JP2010520641A - 貫通ビアによって前面接点に接続された後面接点を有するチップ - Google Patents

Abstract

超小型電子ユニットを提供する。このユニットでは、半導体要素（１００）の前面（１０２）および後面（１１４）が、第１の厚みを有する薄い領域（１０５）および第１の厚みの少なくとも約２倍の厚みを有する厚い領域を画定しているとよい。半導体素子（１１２）は、前面に位置し、前面における複数の第１の導電接点（１１６）が、この素子に接続されているとよい。複数の導電ビア（１２５）が、後面から半導体要素の薄い領域（１０５）を通って第１の導電接点（１１６）に延在しているとよい。複数の第２の導電接点（１３４）を半導体要素（１００）の外部に露出させることができる。複数の導電トレース（１２６）が、これらの第２の導電接点（１３４）を導電ビア（１２５）に接続しているとよい。

Description

［関連出願の相互参照］
本願は、２００７年３月５日に出願された米国仮特許出願第６０／９０５，０９６号の出願日の利益を主張するものであり、その開示内容は引用することにより本明細書の一部をなすものとする。
［発明の分野］

本発明は、超小型電子素子のパッケージング、特に、半導体素子のパッケージングに関するものである。

超小型電子素子および半導体チップの中には、音響変換器、無線周波数エミッタ、または無線周波数検出器のような素子、光電子素子、またはこのような素子の組合せを備えている種類のものがある。このような素子は、典型的には、エネルギー、例えば、音響エネルギー、無線周波数エネルギー、または光波長エネルギーを半導体チップの面に配置された素子に伝達し、またはそれらの素子から伝達させることを可能にするパッケージングを必要としている。

このような素子は、多くの場合、超小型電子素子の前面に露出しているので、通常、埃、他の粒子、汚染物質、または湿気のような要因から保護する必要がある。この理由から、加工の初期段階において、超小型電子素子を、このような超小型電子素子の前面を覆うリッドまたは他の要素と組み合わせると、有利である。

超小型電子システムの種類によっては、極めて小さいパッケージ、すなわち、チップスケールパッケージを有するチップおよびパッケージ化されたチップを回路パネルに取り付けることが望まれている。場合によっては、アセンブリの回路密度を増すために、チップを互いに上下に積層し、相互接続することが望まれている。

量産チップの種類によっては、パッケージングコストを厳密に管理することも必要とされることがある。このような半導体チップをパッケージングするのに用いられる処理は、ウエハまたはウエハの一部の形態にある互いに結合されたままの多くのチップに対して、同時に行うことができる。このような「ウエハレベル」の処理は、典型的には、ウエハの全体に適用される一連の処理によって行われ、この後、ウエハは、個々のチップにダイシングされることになる。有利には、このウエハレベルのパッケージングプロセスは、元の半導体チップと同一の面積寸法を有するパッケージ化チップを製造するので、回路パネルなどへの相互接続をコンパクトにすることができる。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットでは、半導体要素は、前面と、前面から遠く離れた後面とを有している。前面および後面は、第１の厚みを有する薄い領域および第１の厚みの少なくとも約２倍の第２の厚みを有する厚い領域を画定しているとよい。このような超小型電子ユニットでは、半導体要素は、前面における半導体素子、および該素子に接続された、前面における複数の第１の導電接点を備えているとよい。複数の導電ビアが、後面から、半導体要素の薄い領域を通って、第１の導電接点に延在しているとよい。複数の第２の導電接点が、半導体要素の外部に露出され、複数のトレースが、この第２の導電接点を導電ビアに接続するようになっているとよい。

本発明の他の態様によれば、超小型電子ユニットが提供されている。このような超小型電子では、半導体要素は、前面と、前面における半導体素子と、前面から遠く離れた後面とを有している。第１の導電接点が、前面に設けられているとよい。半導体要素は、後面から部分的に半導体要素を通って前面に向かって延在する第１の深さの第１の孔も有しているとよい。第１の孔から第１の導電接点に延在する第２の孔は、第２の深さを有しているとよい。複数の第１の導電ビアが、第２の孔の壁に沿って延在し、第１の導電接点に接触しているとよい。複数の導電性相互接続部が、第１の導電ビアに接続されているとよい。一実施形態では、このような導電性相互接続部は、第１の孔の壁に沿って延在しているとよい。複数の第２の導電接点が、導電性相互接続部に接続されているとよい。一例では、第２の接点は、半導体要素の外部に露出しているとよい。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットは、前面と、前面における半導体要素と、該素子に接続された、前面における複数の第１の導電接点とを有する半導体要素を備えているとよい。半導体要素の前面と向き合っている内面と、内面から遠く離れた外面とを有するリッドが設けられているとよい。第１の深さを有する第１の孔が、外面から少なくとも部分的にリッドを通って内面に向かって延在しているとよい。リッドの内面を半導体要素の前面の上方に支持する支持構造体が設けられているとよい。一例では、支持構造体は、第１の孔と一直線に並んだ第２の孔を有している。第２の孔は、支持構造体を通って、第１の導電接点に延在しているとよい。複数の第１の導電ビアが、第２の孔の壁に沿って延在し、第１の導電接点に接触することができる。複数の第２の導電性ビアが、第１の孔の壁に沿って延在しているとよい。複数の第２の導電接点が、リッドの外部に露出しているとよい。一例では、複数の導電トレースが、第２の導電接点を導電ビアに接続するようになっている。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットは、前面と、前面における半導体素子とを有する半導体要素を備えている。半導体素子に接続された複数の第１の導電接点が、前面に設けられているとよい。超小型電子ユニットは、半導体要素の前面と向き合った内面と、内面から遠く離れた外面とを有するリッドを付加的に備えているとよい。リッドの内面および外面は、第１の厚みを有する薄い領域および第１の厚みの少なくとも約２倍の第２の厚みを有する厚い領域を画定しているとよい。このようなリッドは、外面からリッドの薄い領域を通って第１の導電接点に延在する複数の導電ビアをさらに備えているとよい。このような超小型電子ユニットは、複数の第２の導電接点をさらに備えているとよい。複数の導電トレースが、第２の導電接点を導電ビアに接続するようになっているとよい。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットは、半導体要素の前面と向き合った内面と、内面から遠く離れた外面と、を有するリッドを備えているとよい。複数の導電ビアが、リッド内を通って、第１の導電接点に接触するようになっているとよい。このような超小型電子ユニットは、リッドの外面の上に覆い被さっている複数の第２の導電接点を付加的に備えているとよい。複数の導電トレースが、第２の導電接点を導電ビアに接続するようになっているとよい。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットは、前面と、前面における半導体素子と、前面から遠く離れた後面とを有する半導体要素を備えている。前面導電接点が、前面に露出しているとよい。後面導電接点が、後面に露出しているとよい。複数の導電ビアが、前面導電接点に接続されているとよい。導電ビアは、前面から下方に延在しているとよい。開口が、導電ビアの少なくとも１つと位置合わせされて、後面から下方に延在しているとよい。導体トレースが、導電ビアの少なくとも１つから開口の壁に沿って、上方に延在しているとよい。このような導電トレースは、後面導電接点の少なくとも１つに接続されるようになっているとよい。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットは、前面と、前面における半導体素子と、前面から遠く離れた後面とを有する半導体要素を備えている。後面導電接点が、後面に露出しているとよい。このような超小型電子ユニットでは、複数の導電ビアが、前面から下方に延在しているとよい。開口が、導電ビアの少なくとも１つと位置合わせされて、後面から下方に延在しているとよい。導電バンプを開口内の導電ビアの１つに接合させることができる。このような場合、導電バンプは、導電ビアから、後面によって画定された面の上方の位置まで延在しているとよい。

本発明の一態様によれば、超小型電子ユニットが提供されている。この超小型電子ユニットは、前面と、前面における半導体素子と、前面から遠く離れた後面とを有する半導体要素を備えている。後面導電接点が、後面に露出していてもよい。複数の導電ビアが、前面から下方に延在していてもよい。開口が、導電ビアの少なくとも１つと位置合わせされて、後面から下方に延在するようになっていてもよい。導電バンプを前面における導電ビアの１つに接合させることができる。導電バンプは、例えば、前面から上方に延在するようになっていてもよい。

本発明の他の態様によれば、超小型電子ユニットを製造する方法が提供されている。このような方法は、前面と、前面から遠く離れた後面と、前面における半導体素子とを有する半導体要素を設けることを含んでいるとよい。半導体素子に接続された第１の導電接点が、半導体要素の前面に設けられているとよい。複数の導電ビアが、後面から半導体要素を通って第１の導電接点に延在しているとよい。このような方法は、後面の上に覆い被さる複数の第２の導電接点、および複数の導電トレースを形成することをさらに含んでいるとよい。導電トレースは、第２の導電接点を導電ビアに接続するためのものである。

本発明の他の態様によれば、超小型電子ユニットを製造する方法が提供されている。このような方法では、前面と、前面における半導体素子とを備える半導体要素が設けられることになる。前面における第１の導電接点が、半導体素子に接続されているとよい。半導体要素は、前面から遠く離れた後面と、後面に露出した半導体材料とをさらに備えているとよい。複数の貫通孔が、後面から半導体要素を通って第１の導電接点に延在しているとよい。後面誘電体層が、後面における露出した半導体材料上または貫通孔の壁に沿って、またはその両方に電着されるとよい。第２の導電接点が、後面の上に覆い被さって形成されるとよい。第１の導電接点と接触する複数の導電ビアが、貫通孔内に形成されるとよい。第２の導電接点を導電ビアに接続する複数の導電トレースが形成されるとよい。

本発明の他の実施形態によれば、超小型電子ユニットを製造する方法が提供されている。このような方法は、半導体要素を、半導体要素の前面の上に覆い被さるカバー要素と組み合わせ、ユニットを形成することを含んでいるとよい。半導体要素は、半導体素子に接続された、前面における第１の導電接点を有しているとよい。前面から遠く離れた後面が、設けられているとよい。複数の貫通孔が、後面から半導体要素を通って、第１の導電接点に延在しているとよい。一実施形態では、半導体材料が、後面および貫通孔の壁に露出している。

誘電体層が、後面および貫通孔の壁に沿って、露出した半導体材料の上に覆い被さるように電着されるとよい。誘電体層は、第１の導電接点に接触する導電ビアが貫通孔内に形成されるように、誘電体層の全体にわたって電着されてもよい。複数の第２の導電接点が、後面の上に覆い被さって形成され、複数の導電トレースが、導電ビアを第２の導電接点に接続するようになっているとよい。

本発明の実施形態によるパッケージ化された半導体チップを示す断面図である。 本発明の実施形態による複数のパッケージ化されたチップを同時に製造する方法の一段階を示す断面図である。 本発明の実施形態による製造の一段階を示す断面図および対応する上から見た平面図である。 本発明の実施形態による製造方法の一段階におけるリッド部材の準備を示す断面図および対応する平面図である。 本発明の実施形態による製造の方法の一段階を示す断面図である。 本発明の実施形態による製造の一段階を示す断面図および対応する上から見た平面図である。 本発明の実施形態による製造の一段階を示す平面図である。 本発明の代替的実施形態による製造の一段階を示す平面図である。 本発明の実施形態による製造の一段階を示す断面図、対応する上から見た平面図、および拡大図である。 本発明の実施形態による製造の一段階を示す断面図および上から見た平面図である。 本発明の実施形態による製造の一段階を示す断面図および対応する上から見た平面図である。 本発明の実施形態による製造の一段階を示す断面図および対応する上から見た平面図である。 本発明の実施形態によるカメラモジュールのような光電子素子モジュールを示す断面図である。 本発明の実施形態によるカメラモジュールのような代替的な光電子素子モジュールを示す断面図である。 本発明の実施形態によるカメラモジュールのような代替的な光電子素子モジュールを示す断面図に対応する透視図である。 本発明の実施形態によるカメラモジュールのようなさらに他の代替的な光電子素子モジュールを示す断面図である。 本発明の実施形態によるパッケージ化された半導体チップを備えるアセンブリを示す断面図である。 本発明の他の実施形態によるパッケージ化されたチップを示す断面図である。 図１６Ａに示されているパッケージ化されたチップをさらに示す平面図である。 本発明の他の実施形態によるパッケージ化されたチップを示す断面図である。 本発明のさらに他の実施形態によるパッケージ化されたチップを示す断面図である。 本発明のさらに他の実施形態によるパッケージ化されたチップを示す部分断面図である。 図１９Ａに示されている本発明の実施形態によるパッケージ化されたチップをさらに示す対応する平面図である。 図１９Ａに示されている本発明の実施形態の変更例によるパッケージ化されたチップをさらに示す対応する平面図である。 図１９Ａに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。 図１９Ａに示される本発明の実施形態の変更例によるパッケージ化されたチップを示す部分断面図である。 図１９Ｅに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。 図１９Ａに示されているような実施形態の変更例によるパッケージ化されたチップを示す断面図である。 図２０Ａに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。 本発明の実施形態によるパッケージ化されたチップをさらに示す断面図である。 図２１Ａに示されるパッケージ化されたチップをさらに示す拡大詳細図である。 本発明の実施形態によるパッケージ化されたチップをさらに示す断面図である。 図２２Ａに示されるパッケージ化されたチップをさらに示す拡大詳細図である。 本発明の実施形態による変更例を示すパッケージ化されたチップを示す断面図である。 本発明の実施形態による変更例を示すパッケージ化されたチップを示す断面図である。 本発明の実施形態によるパッケージ化されたチップをさらに示す断面図である。 図２４Ａに示されているパッケージ化されたチップをさらに示す拡大詳細図である。 本発明の実施形態によるパッケージ化されたチップを示す断面図である。 図２５Ａに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。 本発明の実施形態によるパッケージ化されたチップを示す断面図である。 図２６Ａに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。 本発明の実施形態によるパッケージ化されたチップを示す断面図である。 図２７Ａに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。 本発明の実施形態によるパッケージ化されたチップを示す断面図である。 図２８Ａに示されているようなパッケージ化されたチップの複数個を備える積層アセンブリを示す断面図である。

図１は、本発明の実施形態によるパッケージ化された半導体チップ１０の断面図である。図１に示されているように、このパッケージ化されたチップは、半導体チップの前面１０２が下方を向いた方位で示されている。図１に示されているように、このパッケージ化されたチップは、前面１０２および前面から遠く離れた後面１１４を有する半導体チップ１００を備えている。チップ１００の前面は、リッドまたはカバー１０４によって覆われている。リッド１０４は、半導体チップ１００と組み合わされ、パッケージ化されたチップ１０を形成するようになっている。図１に示されているように、半導体チップ１００の前面１０２は、リッド１０４の上を向いた内面１０５に向かって、下向きになっている。半導体チップ１００は、典型的には、１つ以上の半導体素子１１２が前面１０２の下方の素子領域内に配置されている半導体基板を備えている。半導体チップ１００は、基板の上に覆い被さっている複数の誘電体層も備え、この誘電体層内に、導電金属配線層およびビア（図示せず）が配置されている。半導体素子１１２は、チップの前面上および／またはチップの前面と後面との間に配置されている。このパッケージチップは、チップスケールパッケージ（ＣＳＰ）と呼ばれることもある。何故なら、パッケージ化されたチップ１０の（例えば、矢印１０２の方向における）横寸法が、ベアチップの横寸法と殆ど同じだからである。

半導体チップ１００は、典型的には、１つ以上の隔離構造体２０６を介して、リッド１０４に接続されている。この隔離構造体は、接着剤、無機材料または有機材料、および／または接合金属から構成されているとよい。チップから一定間隔離れてリッドを支持する構造体は、本願の出願人が共有する、２００６年１月２３日に出願された米国仮出願第６０／７６１，１７１号および２００６年２月２１に出願された米国仮出願第６０／７７５，０８６号に記載されている。これらの仮出願は、その開示内容を引用することによって本明細書の一部をなすものとする。パッケージ化されたチップは、図１に示されているように、チップの前面１０２とリッド１０４の内面１０５との間に内部空洞１０６を備えているとよい。代替的に、パッケージ化されたチップ１０は、内部空洞を備えずに、構成されていてもよい。空洞が存在する場合、空洞の高さ１０８および横寸法、例えば、横寸法１１０は、典型的には、例えば、リッド１０４を半導体チップ１００と組み合わせるために用いられる構造体２０６の高さおよび横寸法によって決定されることになる。特定の実施形態では、リッド１０４は、ガラスまたはポリマー材料から本質的に構成され、対象となる電磁周波数スペクトルに対して、少なくとも部分的に透過性を有している。リッド１０４は、フィルタ機能をもたらすために、部分的に透過性を有していてもよく、または対象となる周波数範囲に対して本質的に透過性を有していてもよい。

半導体チップ１００内の半導体素子１１２の例として、典型的には、電磁変換素子、例えば、電磁放射線を検出または出力する電磁素子または電気光学素子が挙げられる。半導体素子は、無線周波、および／または赤外線、可視光、および／または紫外線を含む光波長、または高波長スペクトル、例えば、制限されないが、Ｘ線波長を放出または受信するように、設計されているとよい。代替的に、半導体素子１１２は、音響変換素子から構成されていてもよい。このような素子は、媒体、例えば、空気および／または他の流体媒体（気体または液体）を介して受信した音圧波を１つ以上の電気信号に変換し、または１つ以上の信号を音圧波に変換するように設計されている。

特定の実施形態では、パッケージ化されたチップは、チップ１００の半導体素子１１２が画像を取得する撮像領域１０７を備えるセンサユニットである。撮像領域１０７によって取得された画像を表す１つ以上の信号を生成するために、チップ１００内の電子回路（図示せず）が、撮像領域１０７内の半導体素子に接続されている。撮像業界では、この目的を達成するための多くの電子回路がよく知られている。例えば、半導体チップ１００は、クロッキング回路および電荷／電圧変換回路のような従来回路を有する一般的に知られている電荷結合素子（ＣＣＤ）でありうる。

図１から分かるように、半導体チップは、この半導体チップ前面に複数の前面接触パッド１１６を備えている。図１には具体的に示されていないが、素子領域における半導体素子１１２は、前面接触パッド１１６に導電的に接続されている。従って、半導体チップ１００の１つ以上の誘電体層内にまたはその上方に延在する配線を介して、半導体素子に導電的にアクセス可能である。

半導体チップは、後面から角度を付けて配置された表面１２０を有している。図１に示されているように、表面１２０は、後面から直角以外の角度で傾斜しているとよい。この勾配は、穏やかな角度、例えば、後面の法線に対して４５°未満の角度でもよいし、またはより急峻な角度、例えば、法線に対して４５°より大きい角度でもよい。代替的に、表面１２０は、後面に対して直角であってもよい。表面１２０は、低くなった後面１１５で終端している。低くなった後面１１５は、前面１０２から離れた方を向き、半導体チップ１００の薄い領域１０５によって、前面１０２から離間している。

導電ビア１２５が、チップ１００の前面１０２と低くなった後面１１５との間に延在している。この導電ビアは、前面接触パッド１１６と、低くなった後面１１５および表面１２０の上に覆い被さっている導電トレース１２６との間を導電的に相互接続している。導電ビア１２５は、前面と低くなった後面との間に延在する孔１２７内に配置された誘電体層１２２の上に覆い被さっている導電層を含んでいる。前面１０２と低くなった後面との間に、孔１２７の壁が垂直に、すなわち、前面に対して直角に延在している。代替的に、孔１２７は、低くなった後面から前面に向かう方向にテーパが付されていてもよく、この場合、孔は、低くなった後面から離れるにつれて、細くなる。さらに他の代替例では、孔１２７は、前面から低くなった後面に向かう方向にテーパが付されていてもよく、この場合、孔は、前面から深くなるにつれて、細くなる。以下に示される実施形態の各々は、これらの利用可能な孔形状のいずれか１つを有する孔を備えうる。

図１に示されている例では、導電ビア１２５は、チップの接触パッド１１６から孔１２７の壁に沿って上方に延在する導電トレースの形態にあり、これらのトレースは、壁１２０に沿って上方に延在し、後面１１４に続いている。代替的に、導電ビア１２５は、導電材料、例えば、金属で充填された孔１２７の形態でありうる。このような場合、トレース１２６を、ビアのそれぞれから壁１２０に沿って後面１１４上まで延在させることができる。

誘電体層１２２は、好ましくは、コンフォーマルコーティング（conformal coating）された誘電材料から構成されている。好ましくは、コンフォーマルコーティングに裂け目がなく、誘電体層１２２が半導体チップ１００に対して良好な絶縁分離をもたらすようになっているとよい。望ましくは、誘電体層１２２は、十分に低い弾性係数および十分な厚みを有して、この弾性係数と厚みとの積によって、追従性（compliance）をもたらすようなコンプライアント（compliant）層である。具体的には、このようなコンプライアント層によって、接点１２８および接点に取り付けられたトレース１２６がいくらか曲がることが可能になっているとよい。このようにして、パッケージ化されたチップ１０の外部導電バンプ１３４と回路パネル（図示せず）の端子との間の接合は、パッケージ化されたチップ１０と回路パネル（図示せず）との間の熱膨張係数（ＣＴＥ）の不一致による熱歪に良好に耐えることができる。望ましくは、誘電体層１２２の厚みとその弾性係数との積によって得られる追従性の程度は、チップ１００と回路パネルとの間の熱膨張の不一致によって導電バンプに作用する歪みを相殺するのに十分なものでありうる。ＣＴＥの不一致による熱歪への耐性を高めるために、アンダーフィル（図示せず）が誘電体層１３０の露出面とこのような回路パネルとの間に設けられてもよい。

図１をさらに参照すると、導電トレース１２６は、導電ビア１２５を、パッケージ化されたチップ１０の外面の上に覆い被さっている対応するパッケージ接触パッド１２８に導電的に接続している。図１に具体的に示されているように、パッケージ接触パッド１２８は、半導体チップ１００の後面１１４の上に覆い被さっている。導電トレース１２６は、誘電体層１２２の上に覆い被さって、半導体チップの表面１２０および後面１１４の一部にわたって延在している。望ましくは、導電トレース１２６は、チップ１００の個々の前面接触パッド１１６を対応する個々のパッケージ接触パッド１２８に接続している。接触パッド１２８上には、導電バンプ１３４が設けられているとよい。前面と後面との間の超小型電子要素１００の厚み１６０は、典型的には、２００μｍ未満であり、さらに著しく小さくすることができ、例えば、１３０ｎｍ、７０ｎｍ、または７０ｎｍ未満とすることができる。低くされた面１１５と前面１０２との間の超小型電子要素の厚み１６２は、通常、厚み１６０の半分または半分未満である。望ましくは、低くされた面における超小型電子要素の厚み１６２は、厚み１６０の半分よりも著しく小さくなっているとよい。一例では、厚み１６２は、ほぼ１０μｍである。

図１にさらに示されているように、第２の誘電体層１３０が、導電トレース１２６の上に覆い被さり、導電トレース１２６に対して絶縁分離をもたらしている。この層は、パッケージ１０の「外部パッシベーション層」１３０と呼ばれることもある。この第２の誘電体層は、無機誘電材料、有機誘電材料、またはその両方から構成されているとよい。この第２の誘電体は、電着されたコンフォーマルコーティング材、または他の誘電材料、例えば、感光性ポリマー材料、例えば、半田マスク材料から構成されていてもよい。感光性半田マスク材料は、種々の製造業者、特にShipley社およびToyo社から入手可能である。

特定の実施形態では、金属層から構成されているかまたは濡れ性金属層を含む複数の金属層の積層から構成されている金属構造１３２が、パッケージ接触パッド１２８の上に覆い被さり、導電バンプ１３４が、この金属構造１３２の上に覆い被さっている。典型的には、導電バンプ１３４は、半田、錫、または複数の金属を含む共晶混合物のような比較的に低融点を有する可融性金属から構成されている。代替的に、バンプ１３４は、濡れ性金属（例えば、半田または他の可融性金属の融点よりも高い融点を有する銅または他の貴金属または非貴金属）から構成されていてもよい。このような濡れ性金属は、回路パネルのような相互接続要素の対応する特徴部、例えば、可融性金属特徴部に接合され、これによって、パッケージ化チップ１０をこのような相互接続要素に外部的に相互接続することができる。他の代替例では、バンプ１３４は、媒体内に散在する導電材料、例えば、導電ペースト、例えば、金属充填ペースト、半田充填ペースト、または等方性導電接着剤、または異方性導電接着剤から構成されている。

図２を参照すると、半導体チップ１００は、好ましくは、ウエハレベルの処理、すなわち、複数の半導体チップ１００が半導体素子ウエハ１０１の一部または全体として互いに接合されている状態で、これらの半導体チップ１００に対して同時に行われる処理によって、同時にパッケージ化されるとよい。図２に示されている製造のこの段階に達した後、リッド１０４が取り付けられたウエハのアセンブリは、ダイシングレーン１２および図２では見えていないダイシングレーンに沿って、個々のパッケージ化された半導体チップに切断されることになる。

以下、図３Ａ〜図１０Ｂを参照して、複数のパッケージ化されたチップ１０（図１）を同時に製造する方法について説明する。図３Ａに示されているように、半導体素子ウエハまたは複数のチップ１００を含む素子ウエハの一部が、素子領域１１２および前面接点１１６を有するチップ１００の前面１０２をリッド部材１１１に向き合わせて、リッド部材１１１に取り付けられている。望ましくは、リッド部材１１１は、半導体素子ウエハ１０１の横方向寸法と同一の横方向寸法（内面１０５によって画定された面内に延在する方向における寸法）を有している。参照番号１２は、個々のチップ１００間の境界におけるダイシングレーンの位置を示している。ウエハのダイシングレーン１２は、それほど広くなくてもよい。チップ１００の接合パッド１１６の位置は、特定されている必要がなく、通常、接合パッドは、ダイシングレーンから充分に離れている。ダイシングレーンの代表的な幅は、ほぼ４０μｍである。図３Ｂの平面図に示されているように、素子ウエハの後面１０１Ａは、チップの前面１０２の上方に位置している。望ましくは、製造のこの段階では、後面１０１Ａは、素子ウエハの初期厚み２７２だけ、チップの前面１０２から均一に離間している。素子ウエハの下部の接合パッド１１６の位置およびダイシングレーン１２の位置が、素子ウエハの後面１０１Ａから見た対応する平面図（図３Ｂ）に示されている。

図３Ａにさらに示されているように、隔離構造体２０６が、素子ウエハ１０１をリッド部材１１１の内面１０５から上方に距離１０８を隔てて支持している。図３Ｃは、製造の予備段階を示している。この予備段階において、複数の隔離構造体２０６が、ダイシングレーン１２で互いに結合している個々のリッド要素１０４を含むリッド部材１１１の主面から外方に延在して形成されることになる。図３Ｄからよく分かるように、各隔離構造体２０６は、典型的には、元のリッド部材１１１から切断される個々のリッド間の境界に位置する垂直方向を向くダイシングレーン１２および水平方向を向くダイシングレーン１４の両方に沿った矩形の形状を有している。図３Ｄに示されているように、隔離構造体２０６は、「額縁状リング形状」と呼ばれるような形態を有している。前述したように、隔離構造体は、１つ以上の無機誘電材料、有機誘電材料、半導体、１つ以上の金属、金属化合物のような導体、またはこのような材料の組合せをから構成することができる。隔離構造体は、例えば、２００４年９月２４日に出願された米国特許出願第１０／９４９，６７４号または米国仮出願第６０／７６１，１７１号に記載されているように、アディティブな処理またはサブトラクティブな処理、またはこれらの両方によって、製造することができる。なお、これらの開示内容は、引用することにより本明細書の一部をなすものとする。隔離構造体が金属から構成される場合、この隔離構造体は、金属の薄層をスパッタリングするステップ、サブトラクティブなパターンニングを行うステップ、そして、最終金属によって残りの構造体を電気メッキするステップの組合せによって製造することができる。代替的に、隔離構造体は、無電解メッキ、そして、サブトラクティブなパターンニングおよび電気メッキによって形成することもできる。特定の実施形態では、隔離構造体２０６は、例えば、引用することにより本明細書の一部をなすものとする米国仮出願第６０／７７５，０８６号に記載されている方法によって、スパッタリングまたはメッキによって形成された既存の導電層上にポリマーを電気泳動堆積することによって形成されている。

素子ウエハ１０１を図３Ａに示されているようにリッド要素１１１に接合した後、後面１０１Ａから、素子ウエハの厚みを薄くすることができる。後面からの研削、ラッピング、あるいは研磨、またはその組合せを用いて、厚みを薄くすることができる。この厚みを薄くさせるプロセス中、半導体チップの前面の上に覆い被さっているリッド要素１０４は、半導体チップを構造的に支持し、半導体チップの剛性を高め、パッケージ化されたチップを必要に応じてより小さい厚みまで薄くするのに役立つことになる。この段階中に、一例として、素子ウエハの厚みを約７００ｎｍから約１３０ｎｍ以下まで薄くすることができる。

この後、得られた素子ウエハは、図４に示されているように、薄くなった厚みを有し、後面１１４は、厚み２７４だけ、各チップ１００の前面１０２から離れている。次に、図５Ａに示されているように、素子ウエハの後面１１４から前面１０２に向かって下方に延在する凹部２７６が、素子ウエハに形成されることになる。この凹部は、例えば、チップの後面１１４の残すことが望まれる部分にマスク層を形成した後、素子ウエハを選択的にエッチングすることによって形成することができる。例えば、感光層、例えば、フォトレジスト層を堆積させ、後面の一部のみを覆うようにパターン化し、そして、時限式エッチングプロセスを行って、凹部２７６を形成することができる。ダイシングレーン１２と位置整合して、素子ウエハの全体にわたって直線方向２８０に延在するストライプ２７８として、この凹部を形成することができる。図６Ａから最もよく分かるように、望ましくは、垂直方向に延在するダイシングレーンと位置整合して、素子ウエハの垂直レイアウト方向２８０に延在する多数の細長の凹部２７６が、同時に形成されるとよい。垂直方向に延在する凹部２７６は、それぞれのチップ対のダイシングラインに沿ってのみ延在するように、形成されてもよい。この場合、これらの凹部は、垂直方向ダイシングレーン１２と素子ウエハの水平方向レイアウト方向に延在する水平方向ダイシングレーン１４との間の交差点２８２では、チップのコーナ部の上に覆い被さっていなくてもよい。他の例では、水平方向に延在する多数の凹部２８４が、各チップの水平方向ダイシングレーン１４に隣接する接合パッドの上に覆い被さるように形成されてもよい。垂直方向に延在する凹部２７６と水平方向に延在する凹部２８４の両方が、素子ウエハに形成されてもよい。特定の例では、チップの境界を定めるダイシングレーンの１つのみに隣接する接合パッドの上に覆い被さる凹部が形成されてもよい。他の例では、チップの２つのダイシングレーンのみの上に覆い被さるかまたはチップの境界を定める３つ以上のダイシングレーンのみの上に覆い被さる凹部が形成されてもよい。一例では、凹部は、図６Ａに示されているより小さくなっていてもよい。この場合、これらの凹部は、素子ウエハ１０１のダイシングレーン１２に隣接している接合パッドの列のいくつかの接合パッドのみの上に覆い被さることになる。図６Ｂに示されているさらに他の例では、ダイシングレーン１２と並んだ凹部２８６が、素子ウエハ１０１のそれぞれの縁２８８，２９０間に、ストライプとして延在するようになっていてもよい。

図５Ａに特に示されているように、各凹部２７６は、望ましくは、低くなった面５０２を有している。この面５０２は、平坦で、前面１０２から等距離に位置している。後面１１４からこの低くなった面に向かって下方に延在する凹部の壁５０４は、傾斜しているとよい。すなわち、この壁５０４は、図５Ａに特に示されているように、後面１１４の垂直角度（直角）以外の角度で延在しているとよい。湿式エッチングプロセス、例えば、等方性エッチングプロセス、および特にテーパ付きのブレードを用いるソーイング（sawing）を用いて、図５Ａに示されているような傾斜壁５０４を有する凹部を形成することができる。特にレーザダイシング、メカニカルミリングを用いて、傾斜壁を有する凹部を形成することもできる。代替的に、傾斜せずに、これらの壁は、後面１１４から直角に前面１０２に向かって下方に垂直に延在していてもよい。特に、異方性エッチングプロセス、レーザダイシング、レーザドリル加工、機械的な除去プロセス、例えば、ソーイング、ミリング、超音波加工を用いて、本質的に垂直方向の壁を有する凹部を形成してもよい。素子ウエハに凹部を形成した後、フォトレジストのような感光層が、素子ウエハの後部に堆積され、接合パッド１１６と位置整合して低くなった面５０２に重なるマスク開口５０６を形成するようにパターン化されることになる。

そして、図７Ａに示されているように、マスク開口の下に位置する半導体材料を除去するために、マスク開口内に露出する低くなった面５０２の部分にエッチングプロセスが施される。その結果、前面接点１１６と接触して、低くなった面内に延在するビア７０８が形成されることになる。このエッチングプロセスは、望ましくは、酸化物材料を残しながら、半導体材料、例えば、シリコンを選択的にエッチングする方法によって行われる。典型的には、チップの前面接点、例えば、チップの接合パッド１１６は、（中間レベルの誘電体層またはチップに絶縁または隔離をもたらす他の目的の層として作用する）酸化物材料またはパッシベーションに用いられる他の誘電材料からなる１つ以上の層に重なっている。誘電体を残す選択的な方法によって、半導体材料をエッチングすることによって、必要に応じて、素子ウエハを横切る十分なプロセス窓を維持しながら、素子ウエハの全ての位置において半導体材料の厚みを減じるオーバエッチングを行うことができる。選択的なエッチングプロセスが用いられると、好ましくは、図７Ｂの部分拡大図に示されているように、ビア７０８を形成した後、誘電体層７１０、例えば、酸化物層が適所に残ることになる。代替的に、レーザドリル加工またはメカニカルミリングを用いて、ビア７０８を形成することができるが、この場合、前面接点パッドの表面をビア内に露出させることができる。

そして、図８Ａに示されている製造の段階では、誘電体層８２０が、ビアの壁８０４、およびチップの壁５０４および後面１１４に形成されることになる。種々の方法を用いて、このような誘電体層を形成することができる。一例では、流動性を有する誘電材料が、チップ１００を含むウエハ１０１の後面１１４に塗布され、そして、この流動性を有する材料が、「スピンコーティング」作業中にウエハの後面の全体により均一に分布され、続いて、乾燥サイクル、例えば、加熱が施されることになる。他の例では、誘電材料からなる熱可塑性膜が素子ウエハ１０１の後面に施されてもよく、そして、ウエハおよびリッド部材を含むアセンブリが加熱され、これによって、この膜を低くなった面１１５上およびビア７０８内に向かって下方に流動させることができる。他の例では、蒸着を用いて、誘電体層を形成してもよい。

さらに他の例では、リッド要素が取り付けられた素子ウエハを備えるアセンブリが誘電体堆積浴内に浸漬され、誘電体コンフォーマルコーティングまたは層８２０を形成するようになっている。好ましくは、電気泳動堆積技術を利用して、誘電体コンフォーマルコーティングを、アセンブリの露出した導電面および半導電面にのみ堆積されるように、形成するとよい。堆積中、半導体素子ウエハは、所望の電気ポテンシャルに保持され、電極は、異なる所望の電気ポテンシャルに保持された浴内に保持されることになる。そして、アセンブリは、浴内において、適切な条件下で十分な時間にわたって保持され、これによって、素子ウエハの導電性または半導電性の露出面、例えば、制限されないが、後面１１４、凹部の壁５０４、低くなった面５０２、およびビア７０８の壁８０４に沿って、電着された誘電体コンフォーマルコーティング８２０を形成することができる。十分に強力な電場が被覆される表面と浴との間に維持されている限り、電気泳動堆積が生じることになる。電気泳動堆積コーティングは、自己制限的なので、パラメータ、例えば、電圧、堆積の濃度などによって制御されるある厚みに達すると、堆積が停止することになる。電気泳動堆積は、アセンブリの導電性および／または半導電性の外面上に均一なコンフォーマルコーティングを連続的に形成することができる。加えて、電気泳動堆積コーティングは、好ましくは、その誘電（非導電）特性によって、接点１１６を覆って残っている誘電体層７１０には形成されない。換言すれば、電気泳動堆積の特性は、もし誘電材料が十分な厚みを有し、その誘電特性を有しているなら、導体の上に覆い被さっている誘電材料の層上には形成されないことにある。典型的には、電気泳動堆積は、約１０μｍから数１０μｍを超える厚みを有する誘電体層上には生じることがない。

好ましくは、コンフォーマル誘電体層８２０は、陰極エポキシ堆積前駆体から形成されるとよい。代替的に、ポリウレタン堆積前駆体またはアクリル堆積前駆体が用いられてもよい。種々の電気泳動コーティング用前駆体組成物および供給元を以下の表１に列挙する。

図８Ｂは、電気泳動堆積の後、接合パッドの上方のビア７０８が開いた状態にあることを示している。誘電体コンフォーマルコーティングを電気泳動堆積した後、半導体チップの前面接触パッドをパッケージ化されたチップの外側接点に接続する導電トレースを形成する処理が開始されることになる。

次に、図９Ａ，図９Ｂを参照すると、基板に対して、導電トレース１２６およびランド１２８を形成する処理を行うための準備がなされることになる。もし先の処理によって、誘電体層８２０がチップの前面接触パッド１１６を遮っているなら、この段階において、レーザドリル加工、メカニカルミリング、または他の適切な技術を用いて、前面接触パッドに隣接するビアの底を開口することができる。加えて、もしチップの既存の誘電体層７１０（図８Ａ）の一部が接点１１６に重なって残っているなら、このような層をこの段階において除去することができる。このような除去は、例えば、レーザドリル加工、メカニカルミリング、または他の適切な技術によって行うことができる。他の有力な除去技術として、種々の選択的エッチングが挙げられるが、これらの選択的エッチングは、事実上、等方性エッチングまたは異方性エッチングでありうる。異方性エッチングプロセスの例として、イオンの流れがエッチングされる表面に向かって導かれる反応性イオンエッチングプロセスが挙げられる。反応性イオンエッチングプロセスは、一般的に、等方性エッチングプロセスよりも選択性が小さく、イオンが高入射角で衝突した表面がイオン流れの方を向いている表面よりも大きくエッチングされることになる。反応性イオンエッチングプロセスが用いられるとき、望ましくは、マスク層が、誘電体コンフォーマルコーティング８２０の上に覆い被さるように堆積され、ビア７０８と一直線に並ぶ開口が、このマスク層に形成されるとよい。これによって、エッチングプロセス中に誘電体コーティング８２０のビア７０８内に存在する以外の部分が除去されるのを避けることができる。

そして、導電トレース１２６およびランド１２８が、誘電体コンフォーマルコーティング８２０の上に覆い被さるように形成されることになる。トレースおよびランドを形成する例示的な方法では、誘電体コンフォーマルコーティング８２０の上に覆い被さるように、金属層が堆積されるようになっている。代替的に、これらの表面の一部をマスク層によって保護しながら、堆積が行われてもよい。金属層は、好ましくは、主金属層をアセンブリの露出面にスパッタによって堆積させるか、または無電解メッキによって、堆積させるとよい。この段階は、例えば、素子ウエハの後面、壁、および低くなった面へのブランケット堆積によって行われてもよい。一実施形態では、主金属層は、アルミニウムを含んでいるか、または本質的にアルミニウムから構成されている。他の特定の実施形態では、主金属層は、銅を含んでいるか、または本質的に銅から構成されている。さらに他の実施形態では、主金属層は、チタンを含んでいるか、または本質的にチタンから構成されている。主金属層を形成するプロセスにおいて、１つ以上の他の例示的な金属が用いられてもよい。

そして、感光層が主金属層を覆って堆積され、三次元フォトリソグラフィ・パターンニングプロセス、例えば、Badehiに付与された米国特許第５，７１６，７５９号に記載されているプロセスを用いて、主金属をパターン化することになる。なおこの特許の開示内容は、引用することにより本明細書の一部をなすものとする。そして、感光層の残りの部分が除去される。その結果、形成されるべき導電トレースの寸法に対応する個々の導電パターンが形成されることになる。主金属を個々のラインにパターン化した後、感光層が素子ウエハから除去され、電気メッキプロセスを用いて、第２の金属層を主金属層上にメッキし、これによって、前面接触パッド１１６から壁１２０に沿って半導体チップの後面１１４上に延在する個々の導電トレース１２６が形成されることになる。第２の金属の例として、ニッケルまたは他の貴金属が挙げられる。一実施形態では、主金属層上の電気メッキされた第２の金属によって、最終的な導電トレースが得られたことになる。代替的に、耐食性をもたらすために、任意選択的な第３の金属層、例えば、金、プラチナ、またはパラジウムが第２の金属上にメッキされ、これによって、最終的な導電トレースが得られるようになっていてもよい。

続いて、例示的なプロセスでは、付加的な誘電体層２３０が、後面１１４および壁１２０に沿って延在する導電トレース２２６の各々の上に覆い被さるように、堆積されることになる。望ましくは、付加的な誘電体層２３０は、図８Ａ，図８Ｂを参照して前述したような電気泳動堆積プロセスによって、堆積されるとよい。フォトレジスト 酸化物マスク、などを含むパターン化されたマスク層が、接点１２８上に形成される。そして、電気泳動堆積プロセス中、このパターン化されたマスク層によって、得られる誘電体層が接点１２８上に形成されるのを回避することができる。そして、パターン化されたマスク層が除去され、誘電体層２３０の開口内に接点１２８が露出することになる。

代替的に、誘電体層２３０を電気泳動堆積法によって堆積する代わりに、誘電体層は、封止材または半田マスク材料のような感光性の誘電体をスピンコーティングまたは噴霧コーティングによって素子ウエハの後面１１４および壁１２０に向かって形成し、比較的に均一な厚いコーティングを形成することによって形成されてもよい。そして、フォトリソグラフィプロセスによって、接点１２８と位置整合する開口をコンフォーマルな誘電体層２３０に形成することができる。１つ以上のプロセス、例えば、加熱などによって、誘電体層２３０をこの感光性材料の最初の堆積の後に硬化させるとよい。

次に、濡れ性金属層１３２、例えば、「バンプ下地金属化」（ＵＢＭ）が、誘電体層２３０の開口内に、接点１２８の各々と接触して、形成されることになる。１つの例示的なプロセスでは、拡散バリア層、例えば、チタン、タングステン、タンタル、または他の同様の金属を含む導電層が、接点１２８と接触して形成される。そして、第１の濡れ性金属を含む層が、バリア層の上に覆い被さるように堆積されてもよい。このような層は、金属、例えば、ニッケル、銅、または他の金属、望ましくは、貴金属から構成されている。耐食性を高めるために、通常は極めて薄い、例えば、０．１μｍの金の層が、濡れ性金属の最終層として堆積されてもよい。濡れ性金属層が形成された後、導電バンプ１３４が、各接点の上方において濡れ性金属層と接触して形成されることになる。半田、錫、共晶組成物のような可融性金属、または導電ペースト、例えば、特に半田充填または銀充填ペーストから構成される導電バンプが形成されるとよい。導電バンプは、１種または複数種の導電材料を含んでいてもよい。特定の例では、導電バンプは、１種または複数種の貴金属、例えば、銅、ニッケルなどを含みうる。一例では、半田、錫、または共晶物のような可融性金属から構成される球状物を濡れ性金属層１３２上に配置し、そして、これらの導電バンプを加熱し、濡れ性金属層１３２に融着させることによって形成されるとよい。

最終的に、パッケージ化されたチップは、ソーイングまたは他のダイシング法によって、ダイシングレーン１２に沿って互いに切断され、図１０Ａ，図１０Ｂに示されているような個々のパッケージ化されたチップ１０を形成することになる。パッケージ化されたチップを個々のユニットに切断する種々の例示的なプロセスが、（引用することにより本明細書の一部をなすものとする）本願の出願人が共有する米国仮出願第６０／７６１，１７１号および第６０／７７５，９８６号に記載されている。パッケージ化されたチップを切断し、図１０Ａ，図１０Ｂに示されているような個々のパッケージ化チップを形成するために、これらのプロセスのいずれが用いられてもよい。

本発明の実施形態によるカメラモジュール１０３０（図１１）は、センサユニット１０２０を備えている。センサユニット１０２０は、センサユニットの後面、すなわち、半導体チップ１０００の（撮像領域１０２６を支持する前面１０２８と反対側の）表面に配置された接点１０４２を有している。このセンサユニットは、図１を参照して前述したようなものであればよい。同様のセンサユニットおよびカメラモジュールは、本願の出願人が共有する、２００５年１１月２日に出願された米国特許出願第１１／２６５，７２７号および２００５年１２月３０日に出願された米国特許出願第１１／３２２，６１７号（これらは、代理人整理番号ＴＥＳＳＥＲＡ３．０−３８１ＣＩＰおよび３．０−４６４によって、さらに特定されている）に記載されている。これらの開示内容は、引用することにより本明細書の一部をなすものとする。センサユニットの接点１０４２は、半田のような可融導電材料の塊１０８２によって、回路パネル１０７０の端子１０８０に接続されている。

この構成における光学ユニット１０５０は、ターレットまたは支持構造１０５１を備えている。ターレットまたは支持構造１０５１は、１つ以上のレンズまたは他の光学要素１０５８を保持するように配置された取付け部１０５２を有している。支持構造１０５１は、取付け部１０５２から後方に突出する細長ポスト１０６２の形態にある複数の後方要素１０６２も備えている。これらのポストは、後面１０５４を有している。後面１０５４は、センサユニットの基準面に当接するかまたは機械的に係合し、光学ユニットをセンサユニットに対して位置決めするようになっている。図１１に示されている例では、後面１０５４は、撮像領域１０２６の上に覆い被さっている透明カバー１０３４の前面に当接している。代替的に、ターレットまたは支持構造は、チップ１００の撮像領域１０２６に対するターレットの傾斜を制限すると共にチップ１０００に対する光学ユニット１０５０の高さを機械的に設定するために、位置合わせ特徴部、例えば、ポストやピンや凹部などを備えていてもよい。

ポスト１０６２の後面と前面１０３４との間の接続部を水平にし、かつ厚みを均一にすることが望ましい。この目的を達成する他の方法として、金属取付け特徴部およびパッド１０５５が、カバー１０３４の外面１０３６に設けられていてもよい。これらのパッド１０５５は、例えば、拡散接合によって、ポスト１０６２の後面１０５４の金属特徴部に冶金的に接合されるようになっている。代替的に、いくらか薄い接着剤を用いて、ポストの後面をカバーに接合することもできる。

他の実施形態では、ターレットまたは支持構造１０５１は、ポストの代わりに、円筒形状または多面形状の空間を囲むまたは実質的に囲む後方要素を備えている。円筒状の壁または多面状（例えば、箱状）の壁を有するこのような後方要素が設けられる場合、後方要素の後面が、カバー１０３４の外面１０３６に設けられているようなセンサユニットの基準面に当接することになる。

図１２に示されている上記実施形態の変更例では、センサユニット１０２０は、センサユニットの前部、従って、撮像領域１０２８を回路パネル１０７０の後面または底面に向かって前方に向けて、取り付けられている。センサユニットの接点１０４２は、適切なリードまたはワイヤボンド１００２によって、回路パネルの導体１０７６に接続されている。この実施形態では、光学ユニット１０５０の後方要素１０６２は、撮像領域１０２８と一直線に並んだ回路パネルの孔１０７２内に突出している。換言すると、孔１０７２は、光学要素から撮像領域への光経路を含むと共に、後方要素１０６２を収容するのにも十分大きくなっている。同様の構成が、前述したように、前面に接点を有するセンサユニットと共に用いられてもよい。

本発明のさらに他の実施形態によるカメラモジュール（図１３）は、回路パネル９７０の底側または後側に配置された、破線で描かれている、センサユニット９２０を備えている。ここでも、センサユニットのチップの撮像領域は、回路パネルの孔９７２と一直線に並んでいる。この構成における光学ユニット９５０は、１つ以上のレンズまたは他の光学要素９５８を保持するように配置された取付け部９０２を有するターレット（turret）または支持構造９５２を備えている。支持構造９５２は、取付け部９０２から後方に突出する細長ポストの形態にある複数の後方要素９６２も備えている。これらのポストは、回路パネルの開口９７４を貫通し、センサユニットと機械的に係合し、前述したように、光学ユニットをセンサユニットに対して位置決めするようになっている。ここでも、ポストは、ポスト間の間隙、例えば、ポスト９６２ａ，９６２ｂ間の間隙９６３ａを画定している。ここでも、回路パネル９７０は、これらの間隙内に延在しているとよく、従って、センサユニットと光学ユニットとの間に延在しているとよく、これによって、前述したように、センサユニットへの接続を容易にしている。図１３の実施形態では、これらの間隙は、かなりの高さを有している。完成したアセンブリにおける間隙の高さＨ_Ｇは、回路パネル９７０の前面９０１の上方の取付け要素９０２の高さに等しくなっている。高さＨ_Ｇは、望ましくは、約２ｍｍ以上、さらに望ましくは、約５ｍｍ以上、最も好ましくは、約１ｃｍ以上である。各間隙の幅（すなわち、後方要素９６２ａ， ９６２ｂ間の回路パネルに平行の水平距離）も、望ましくは、少なくとも約２ｍｍ、さらに望ましくは、少なくとも約５ｍｍ、最も望ましくは、少なくとも約１ｃｍである。以下にさらに述べるように、このように大きい間隙を設けることによって、完成したアセンブリへの作業を行うために光学要素と孔９７２との間の領域内にアクセスすることが可能になる。この大きな間隙は、アセンブリの全体の高さを大きくすることなく、設けることができる。レンズ９５８のような光学要素とセンサユニットとの間の距離は、システムの光学的特性、例えば、レンズ９５８の焦点距離によって、設定されるものである。従って、レンズは、いずれにしても、回路パネルの前方にかなりの距離を隔てて支持されねばならないからである。

図１３の実施形態によるモジュールまたはアセンブリは、組立の後、１つ以上の間隙を介して、望ましくは、回路パネルの貫通孔９７２も介して、センサユニットへの作業を行うことによって処理することができる。例えば、アセンブリに対して、クリーニング作業を施すことができる。この作業では、クリーニング液、クリーニング用具、またはその両方が、１つ以上の間隙および貫通孔９７２内に挿入され、センサモジュールの表面を洗浄するようになっている。例えば、センサモジュールが、回路パネルの後面または底面に向かって前方を向いているカバーを含んでいる場合、（センサチップの撮像領域と一直線に並んだ領域を含む）孔と一直線に並んだカバーの領域を洗浄することができる。完成したアセンブリに対してこのようなクリーニング作業を行う能力は、アセンブリプロセス中の汚染の影響を弱くするものである。これによって、より高い品質のカメラユニットをもたらすことができると共に、組立中の条件をいくらかの汚染が許容されるように緩和することもできる。例えば、「クリーンルーム」環境を不要とすることができ、または代替的に、安価なより低品質のクリーンルームを用いることができる。さらに他の例では、センサユニットは、別体のカバーを組み込む必要がなく、その代りに、撮像領域およびパッシベーション層を有する「ベア」半導体チップのみから構成されていてもよい。なお、パッシベーション層は、組立プロセス中にベアチップを化学的損傷または機械的損傷から保護するのに有効な薄いコーティングの形態にある。このようなベアの撮像チップは、典型的には、１つ以上の撮像要素の上への埃の堆積を避けるために、取扱い中、極めて厳しい予防策が必要である。カバーを組み込んでいるセンサユニットの場合、これらの要件がいくらか緩和されることになる。しかし、組立後に後クリーングを行うことによって、カバーを組み込んでいないセンサユニットのアセンブリに対しても、これらの要件を緩和させることができる。

本発明のさらに他の実施形態による方法では、センサユニットは、センサユニットの前面の上に覆い被さる犠牲層、例えば、カバーを備えているセンサユニットにおけるそのカバーの外面の上に覆い被さる犠牲層、またはカバーを備えていないセンサユニットにおけるチップの撮像領域の上に覆い被さる犠牲層を備えているとよい。まず、犠牲層が適所に配置されたアセンブリが製造される。そして、この完成したアセンブリに、犠牲層またはセンサユニットの撮像領域と一直線に並んだ犠牲層の少なくとも一部を、孔９７２を通してまたは支持構造９５２の１つ以上の間隙９６３を通して、除去する作業が施されることになる。例えば、犠牲層は、犠牲層を溶解することによって、または犠牲層に機械的に係合させ、その犠牲層をセンサユニットから外に剥離することによって、除去されるとよい。犠牲層の除去によって、その層上に溜まった汚染物を除去することができる。

１つ以上の間隙を通して、他の作業が行われてもよい。例えば、工具を１つ以上の間隙内に挿入し、回路パネルの導体に係合させ、それらの導体をセンサユニットの接点に接合させるようにしてもよい。代替的に、ワイヤボンディング工具を用いて、孔９７２、または１つ以上の付加的な開口９７４、またはこの目的のために回路パネルに設けられた他の開口（図示せず）を通して、導体とセンサユニットとの間に延在するワイヤボンドをもたらすようにしてもよい。

前述したような大きな間隙をもたらすために、ポスト状の後方要素を設けることは、必要不可欠なものではない。例えば、後方要素は、板またはリブの形態であってもよい。また、多数の間隙を設けることは、必要不可欠なものではなく、作業によっては、１つの間隙のみで十分な場合もある。

図１４は、本発明の他の実施形態による光学ユニットまたはカメラモジュールを示している。この実施形態では、センサユニット１１２０は、カバー１１２８の外面１１３８の上に覆い被さっている回路パネル１１７０の端子１１４４に、例えば、半田塊１１４６を介して、導電的に接続された接点１１４２を有している。カバーの壁１１３０は、好ましくは、壁の縁部１１３２の半径が穏やかで、好ましくは、チップの前面１１０２に設けられた一連の第１の接点１１３４と壁１１３０との間の滑らかな移行をもたらすように、傾斜している。一連の導電トレース１１５６が、第１の接点１１３４から壁１１３０に沿ってカバー１１２８の外面１１３８上に延在し、接点１１４２に導電的に接続されている。誘電体コ―ティング１１５８、例えば、好ましくは、電気泳動堆積によって堆積されたエポキシ材料または他のポリマー材料が、導電トレース１１５６の上に覆い被さり、パッシベーション層、例えば、接点１１４２の上方に露出した開口を有する半田マスクとして利用されることになる。

図１２を参照して前述した例におけるように、光学ユニット１１５０は、一連の後方要素１１６２を有している。これらの後方要素１１６２は、光学要素１１５８を支持する構造から後方に延在している。光学要素１１５８の例として、例えば、レンズ、または特に屈折要素または回折要素、フィルタ、反射鏡、および散乱体から選択された他の光学素子が挙げられる。ここでも、後方要素の後面１１６４は、回路パネルの孔１１７２貫通し、カバー１１２８の外面１１３８、またはセンサユニット１１２０の他の基準面と当接または係合するのに適するようになっている。

前述の実施形態では、回路パネルは、センサユニットの撮像領域と一直線になってパネルを貫通する孔を有している。このような孔は、回路パネルに透明領域を形成することになる。他の実施形態では、回路パネルは、センサユニットの撮像領域と一直線に並んだ固体の透明領域を備えている。例えば、回路パネルは、透明な誘電材料から形成されていてもよい。この場合、回路パネルの導体を、透明領域を横切らないように配線することによって、回路パネルの透明領域を簡単に得ることができる。

図１５は、パッケージ化されたチップ１０（図１）の変更例によるパッケージ化されたチップ１５００を示す断面図である。図１５に示されているように、チップの外部接点１５２８は、チップの低くなった面によって画定されたチップの棚１５１５に露出されている。この場合、外部接点１５２８は、半導体チップの縁１５０２に隣接して配置されている。回路パネルのような外部要素への相互接続は、ボンドワイヤ１５３０の第１の端を外部接点１５２８に接続させ、ボンドワイヤ１５３０の第２の端を回路パネル１５４０の端子１５３２に接続させることによって、得られることになる。回路パネルは、チップの光電子要素１５１２、例えば、イメージセンサと位置合わせされた開口１５４２を有している。代替的に、ボンドワイヤに代わって、導電塊、例えば、半田塊、半田ボールなどを用いて、接点１５２８をチップの後面１１４の上方に配置された外部要素に相互接続することもできる。

図１６Ａは、パッケージ化されたチップ１０（図１）の変更例によるパッケージ化されたチップ１６００を示す断面図である。この実施形態では、チップ１６０２の大きい開口１６０４が、チップの厚み１６０６の大部分にわたって延在し、ビア１６０８が、大きな開口１６０４内から前面導電接点１１６に延在している。大きな開口１６０４は、ビア１６０８のそれぞれに重なる孔の形態で設けられてもよいし、または代替的に、図６Ａに示されているように、各チップの接合パッドの１つ以上の列にわたって延在する溝の形態で設けられてもよいし、またはチップを含むウエハの全長にわたって延在する溝（図６Ｂ）の形態で設けられてもよい。望ましくは、ウエハの形態にあるときのチップの厚み１６０６は、図１６Ａに示されているパッケージ化されたチップを形成するステップを実施する前に、その元の厚みから薄くされているとよい。例えば、チップを含む素子チップは、素子ウエハを対応するリッド要素に接合する前に約２００μｍの厚みを有するように、後面からの研磨またはラッピングによって、薄くすることができる。もしウエハをリッド要素に接合した後に、研磨が行われるなら、厚みをさらに一層、例えば、５０μｍの厚みまで薄くすることができる。

図１６Ａに示されている例では、導電トレース１６１０が、チップの接合パッド１１６からビア１６０８の壁および開口１６０４の壁に沿って上方に延在している。代替的に、ビア１６０８を導電材料によって充填することもできる。このような場合、トレース１６１０は、ビアのそれぞれから、いくつかのビアによって共有されている開口１６０４の壁に沿って上方に延在することができる（後面からみた平面図（図１６Ｂ）を参照）。トレース１６１０は、チップ１６０２の後面１６１４の上に覆い被さる位置において外部接点１６２８に接続されている。図１および図１５〜図２４Ｂは、小さい充填ビア１９０８（例えば、図１９Ａ）またはビア（例えば、ビア１６０８）に沿って延在するトレースを有する実施形態を示しているが、いずれの場合も、導電性ビアの代替的な構造と互いに取り換えることが可能である。

代替的に、各大きい開口１６０４がその内部に１つしかビアを有していないとき、ビア１６０８および大きい開口１６０４が、ビア１６０８の壁および開口１６０４の壁に配置された誘電体層１６２０の上に覆い被さる導電材料によって充填されてもよい。

図１７は、図１５を参照して前述した実施形態の変更例によるパッケージ化されたチップを示している。この例は、チップではなく、むしろ任意選択的な透過性リッドが、その縁に隣接する低くなった面によって画定された棚１７１５、および棚上に配置された接点１７２８を有している点において、図１５に示されている例と異なっている。図１７は、１つ以上の誘電体層１７２０，１７２２、例えば、スピンコートされた誘電体、半田マスクなどがリッドの上面にわたって延在し得る実施形態を示している。しかし、もしリッド１７０４が一般的に誘電特性を有しているなら、このような誘電体層は、必要ではなく、大抵の場合、省略されていてもよい。また、図１７に示されているように、リッドの内面１７０６は、支持構造体１７１０によって、チップの前面１７０２から離間されている。望ましくは、ビアは、リッドを含むリッドウエハがチップ１７００を含む素子ウエハに支持構造体１７１０を介在させて接合された後に、形成されるとよい。前述したような種々のエッチングプロセス、ミリングプロセス、レーザプロセス、または機械的ドリル加工プロセスを用いて、リッドおよび支持構造体１７１０に孔１７１４を形成し、接点１７１６を露出させ、そして、ビアが金属化され、接点１７２８やトレース１７０８などが形成されることになる。

図１８は、図１７に示されている実施形態の変更例によるパッケージ化されたチップを示している。この変更例は、図１６Ａ，図１６Ｂに示されている実施形態とも類似性を有している。この実施形態では、リッドの大きな開口１８０４の壁に沿って延在するトレース１８２４は、第１の端において金属化されたビア１８０８に接続され、第２の端においてリッド１８２０の上面１８４４の上に覆い被さっている外部接点１８２８に接続されている。ビアは、支持構造体１８１０を通って、チップの導電接点１８１６まで延在している。外部要素への電気的な相互接続は、外部接点１８２８に取り付けられたボンドワイヤを介して、または半田塊、例えば、半田ボール、バンプ、などによって、得られることになる。

図１９Ａは、本発明の他の実施形態による積層可能なチップスケールのパッケージ化されたチップ１９１０を示す断面図である。パッケージ化されたチップの例として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような特定形式の超小型電子素子が挙げられる。パッケージ化されたチップ１９１０は、チップ１９０１の前面１９０２から内方に延在する導電ビア１９０８が、チップの後面１９１４の大きな開口の壁に沿って延在するトレース１９２４と接続している点において、前述のパッケージ化されたチップ１６００（図１６Ａ）と類似の構造を有している。しかし、パッケージ化されたチップ１９１０は、前面の上に覆い被さるリッドを備えず、導電ビア１９０８は、チップ１９０１の前面に沿って延在する再分配トレース１９１２を経由して接合パッド１９０９に接続されている。図１９Ｂは、このパッケージ化されたチップの後面１９１４から見た対応する平面図である。図１９Ａは、図１９Ｂの線１９Ａ−１９Ａ’に沿った断面図である。図１９Ｂに示されているように、トレース１９２４は、ビア１９０８から大きな開口１９０４の壁１９２６に沿って後面１９１４上まで上方に延在している。トレース１９２４は、チップの後面１９１４の上に覆い被さっている外部接点１９４６に接続されている。図１９Ｃを参照すると、チップ１９０１の前面から見た平面図が示されている。このチップの例として、例えば、ＤＲＡＭが挙げられる。ＤＲＡＭでは、接合パッド１９０９は、典型的には、メモリ回路１９２０間に列をなして設けられている。図１９Ａは、図１９Ｃの線１９Ａ−１９Ａ’に沿った断面図である。前面１９０２の再分配トレース１９１２は、接合パッド１９０９を導電ビア１９０８に接続している。トレースは、図１９Ｂ，１９Ｃに示されているように配置されることが可能である。すなわち、いくつかのトレースは、導電ビアから第１の方向に延在し、他のトレースは、導電ビアから第２の方向に延在し、第２の方向は、第１の方向と逆になっている。このようにして、導電ビアの左側の接合パッドは、いくつかの導電ビアに接続され、導電ビアの右側の接合パッドは、他の導電ビアに接続されている。

図１９Ａを再び参照すると、導電ビア１９０８は、チップの前面１９０２から後面１９１４に向かう方向に小さくなるように、テーパが付されている。これらの導電ビアは、誘電体層１９２２によって、チップの半導体材料から絶縁されている。パッシベーション層１９３０が、導電ビア１９０８を含むチップの前面１９０２の上に覆い被さっている。この誘電体層の開口１９３４から、チップの前面の接点１９３６が露出している。望ましくは、前面接点１９３６は、接合パッド１９０９と位置合わせされていないが、位置合わせされていてもよい。

トレース間に電気的隔離をもたらすと共にパッケージ化されたチップ１９０１に機械的支持をもたらすために、望ましくは、誘電性充填材料１９４０が、大きな開口１９０４内のトレース１９２４の上に覆い被さっている。望ましくは、誘電体層１９４２、例えば、半田マスクが、トレース１９２４の上に覆い被さっている。この誘電体層の開口１９４４から、チップの後面接点１９４６が露出している。

前面接点１９３６および後面接点１９４６の両方を設けることによって、いくつかのパッケージ化されたチップを互いに上下に積層し、パッケージ化されたチップの積層アセンブリ１９５０を形成することができる（図１９Ｄ）。このような構成では、前面接点は、後面接点と一直線に並んでいる。積層アセンブリ内のパッケージ化されたチップの互いに隣接するものの間の接続は、導電塊を介して行われている。前面の誘電体層１９３０および後面の誘電体層１９４２は、相互接続がなされている箇所を除いて、アセンブリ内の互いに隣接するパッケージ化されたチップ１９１０間に電気的隔離をもたらしている。

積層アセンブリ１９５０の利点は、前面接点および後面接点が、パッケージ化されたチップにおける大きい開口１９０４からずれていることにある。従って、パッケージ化されたチップを相互接続するときに積層アセンブリに加えられる圧力は、主に、大きな開口から遠く離れた位置における接点に作用することになる。このような構成は、（大きな開口を形成するために半導体材料を除去したことによって、半導体チップが脆弱になっている可能性がある）パッケージ化されたチップの大きな開口に、圧力が作用するのを回避するのに役立つことになる。

開口からずれた接点を有する１つの有力な利点は、チップの実際の接合パッドと前面接点および後面接点との間に再分配トレースを設けることができることにある。ある形式のメモリ、例えば、ＤＲＡＭのチップ選択特徴では、チップのいくつかの接合パッドが、それらの直上に重なっている他のチップの接合パッドに接続されていないことを必要とする。

図１９Ｅは、図１９Ａ〜図１９Ｃにおいて示されている実施形態の変更例を示す断面図である。この場合、後面接点１９４６’は、後面における大きな開口１９０４の左側および右側の両方に露出している。同様に、前面接点１９３６’は、前面における開口１９０４の左側および右側の両方に露出している。トレース１９２６’が、これらの２つの後面接点１９４６’を同じ導電ビア１９０８に接続している。図１９Ｆは、これに対応する積層アセンブリを示す断面図である。この積層アセンブリでは、導電塊１９５２’が、大きな開口の左側および右側のそれぞれの前面接点を大きな開口の左側および右側のそれぞれの後面接点に接合している。図１９Ｅ，図１９Ｆに示されている構成の他の有力な利益は、パッケージ化されたチップ間のインダクタンスが低減することにある。何故なら、互いに隣接するチップ間に流れる電流は、信号ごとに一組の左右接点内を通るからである。

図２０Ａは、ＤＲＡＭ形式の積層可能なパッケージ化されたチップ１９１０の利点を示す断面図である。ＤＲＡＭ形式の半導体チップは、チップの前面から上方に延在する高アスペクト比トレンチ１９６０の形態にあるキャパシタを備えている。多くの場合、チップの接合パッドは、このようなトレンチキャパシタのアレイ１９６２に近接して配置されている。パッケージ化されたチップ１９１０では、前面接点と後面接点との間の相互接続は、トレンチキャパシタアレイ１９６２からいくらか離れた大きな開口を通して行われるようになっている。図２０Ｂを参照すると、積層体内の互いに隣接するチップ１９１０間の相互接続は、トレンチキャパシタアレイの配置または機能を干渉しないように、チップ内に延在する相互接続部を用いて得られることになる。

導体ビアと大きな開口内のトレースとの間の相互接続は、種々の方法によって達成することができる。図２１Ａは、この相互接続の一例を示している。図２１Ｂの拡大図に示されているように、前面２１０２から上方に延在するように形成された導電ビア２１０８は、金属によって充填されている。例えば、前面から孔をエッチングした後、金属の比較的薄い層をスパッタさせ、孔の壁および底を覆うことができる。そして、電気メッキを用いて、金属充填部を形成することができる。図２１Ｂに示されているように、大きな開口２１０４は、化学エッチング法、例えば、導電ビアを形成している金属を保護しながら半導体材料を選択的にエッチングする方法によって、形成されることになる。開口２１０４をオーバエッチングする結果として、導電ビアの上面２１７０が十分に露出することになる。そして、誘電体層２１２２が形成され、そして、例えば、レーザを用いることによって、開口がビア２１０８の上に覆い被さっている誘電体層に形成されることになる。レーザは、ビアの上面の全体から誘電体層を選択的に除去することができる。何故なら、ビアの上面の誘電体層は、大きな開口の底２１０６の上に覆い被さっている誘電体層の焦点面とは、異なる焦点面にあるからである。続いて、導電トレース２１２４が形成されると、このトレースは、ビア２１０８の上面の全体と接触することになる。

図２２Ａは、相互接続の他の例を示している。図２２Ｂの拡大図に示されているように、大きい開口２２０４は、導電ビアを形成した後、ソーイングによって形成されることになる。そして、誘電体層２２２２が形成された後、レーザを用いることによって、開口が誘電体層内に形成されることになる。この例では、レーザ開口は、誘電体層が開口の底２２０６の半導体材料と接触する箇所における開口の形成を避けるために、寸法が制限されている。

図２３Ａ〜図２３Ｆは、チップの大きな開口内に導電トレースを形成した後、大きな開口を充填する種々の代替例を示す断面図である。図２３Ａに示されているように、導電トレースを形成した後、流動性の誘電性充填材料２３３０が、チップの大きな開口内または後面上に配置または計量供給されることになる。流動性の誘電材料は、例えば、スピンコーティングまたは熱処理によって、開口内に分配され、これによって、充填材料が、開口２３０４を充填し、後面２３１４と略同じ高さの面をもたらすことになる。そして、半田マスク２３３２が、充填材料２３３０およびトレース２３２８の上に覆い被さるように、配置されることになる。この半田マスクの開口から、後面接点２３４６が露出している。図２３Ｂは、代替例を示している。この代替例では、充填材料２３４０は、大きい開口よりも大きい容積を有しているので、後面２３１４の上方に突出することになる。代替的に、充填材料２３４０は、均一に分布されていないとき、後面２３１４の上方に突出することがある。図２３Ｃは、充填材料２３５０の容積が開口２３０４の容積よりも小さいとき、または充填材料２３５０が均一に分布されていないときの他の例を示している。

図２３Ｄは、図２３Ａに示されている例と類似している他の代替例を示している。しかし、この例では、充填材料２３７０が堆積される前に、半田マスク層２３７２が配置されている。図２３Ｅは、図２３Ｂに示されている例と類似している例を示している。しかし、この例では、充填材料２３８０が堆積される前に、半田マスク層２３８２が配置されている。最後に、図２３Ｆは、図２３Ｃに示されている例と類似している例を示している。しかし、この例では、充填材料２３９０が堆積される前に、半田マスク層２３９２が配置されている。

図２４Ａは、図１９Ａ〜図１９Ｃに示されているパッケージ化されたチップの変更例を示す断面図である。図２４Ｂは、図２４Ａの導電ビア２４０８を示す拡大図である。この変更例では、導電ビア２４０８は、チップの前面２４０２に向かう方向に沿って開口内に施されるプロセスによって、形成されるようになっている。この場合のプロセスは、図１６Ａ，図１６Ｂを参照して前述したプロセスに類似している。製造中、前面接点２４３６、トレース２４３２、および誘電体層２４２２を前面に形成した後、チップ２４００を含む素子ウエハを一時的にキャリアウエハ（図示せず）上に前面を下向きにして取り付けることができる。大きな開口を形成した後、例えば、レーザ穿孔、エッチング、メカニカルミリング、などによって、大きな開口内からビア用の孔を形成することができる。孔が形成されるとき、キャリアウエハは、導電トレース２４０２を孔の底の適所に保持するのを助長する機械的な支持を導電トレース２４０２にもたらすことができる。続いて、ビアおよび大きな開口を同時処理によって金属化し、ビアおよび大きな開口内から後面２４１４上に延在する導電トレース２４４２を形成することができる。

図１９Ａ〜図１９Ｃを参照して前述したパッケージされたチップ１９１０の他の変更例として、図２５Ａは、半田ボール２５５０の形態にある露出したチップ対チップ相互接続部を有するチップ２５１０を示している。この実施形態では、半田ボール２５５０は、大きな開口２５０４内の導電ビア２５０８の上面２５１８に接合されている。導電ビアは、例えば、導電トレースを経由して、チップ２５１０の前面２５０２上の接合パッド２５０９または他の接点に導電的に接続されているとよい。パッシベーション層２５２２が、導電トレース２５１２および接合パッド２５０９の上に覆い被さっている。このパッシベーション層２５２２は、導電ビア２５０８と位置合わせされた開口を有している。図２５Ｂは、図２５Ａに示されている複数のチップ２５１０を備える積層アセンブリを示している。各チップは、隣接するチップにそれらの間に位置する半田ボール２５５０を介して相互接続されている。

図２６Ａは、図２５Ａに示されている実施形態の変更例を示している。この変更例では、半田ボール２６５０が、チップの前面２６０２の下方に下向きに突出するように、導電ビア２６０８の底面２６２８に接続されている。図２６Ｂは、複数のチップ２６１０を備える積層アセンブリを示している。複数のチップは、互いに隣接するチップ２６１０間に介在する半田ボール２６５０を介して互いに導電的に接合されている。

図２７Ａは、図２５Ａに示されている実施形態の他の変更例を示している。この変更例では、スタッドバンプ２７５０、例えば、本質的に金または他の金属からなるスタッドバンプが、導電ビア２７０８の上面に接合されている。図２７Ｂは、これに対応する積層アセンブリを示している。この積層アセンブリでは、スタッドバンプ２７５０が、チップの互いに隣接するものを導電的に相互接続している。

図２８は、図２６Ａに示されている実施形態と類似しているさらに他の変形例を示している。この変形例では、スタッドバンプが、チップの前面２８０２から下方に突出するように、導電ビアの底面に接合されている。図２８Ｂは、これに対応する積層アセンブリを示している。この積層アセンブリでは、図２８Ａに示されているチップ２８１０は、スタッドバンプ２８５０によって導電的に相互接続されている。

ここでは本発明を特定の実施形態を参照して説明したが、これらの実施形態は、本発明の原理および用途の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して、多くの修正がなされてもよいし、添付の請求項に記載されているような本発明の精神および範囲から逸脱することなく、他の構成が考案されてもよいことを理解されたい。

例えば、本発明の特定の実施形態では、導電トレースは、半導体チップの前面の導電特徴部からリッドの縁に沿って、または半導体チップを覆っているリッドに形成された開口の壁に沿って、カバー要素の外面上に延在するようになっていてもよい。

Claims (46)

1. 前面と、前記前面から遠く離れた後面とを有する半導体要素であって、前記前面および前記後面は、第１の厚みを有する薄い領域と、前記第１の厚みの少なくとも２倍の第２の厚みを有する厚い領域とを画定しており、前記半導体要素は、前記前面における半導体素子と、前記素子に接続された、前記前面における複数の第１の導電接点と、前記後面から前記半導体要素の前記薄い領域を通って前記第１の導電接点に延在する複数の導電ビアとを備えている、半導体要素と、
   前記半導体要素の外部に露出している複数の第２の導電接点と、
   前記第２の導電接点を前記導電ビアに接続する複数の導電トレースと
   を備えてなる、超小型電子ユニット。
2. 前記第２の導電接点は、前記後面において、前記厚い領域の上に覆い被さっていることを特徴とする請求項１に記載の超小型電子ユニット。
3. 前記半導体素子が配置されている、前記前面の少なくとも一部の上に覆い被さっているカバー要素をさらに備えていることを特徴とする請求項２に記載の超小型電子ユニット。
4. 前記後面の上に覆い被さっている誘電体層をさらに備え、前記第２の導電接点および前記導電トレースは、前記誘電体層の上に覆い被さっていることを特徴とする請求項３に記載の超小型電子ユニット。
5. 前記誘電体層は、追従特性を有していることを特徴とする請求項４に記載の超小型電子ユニット。
6. 請求項５に記載の超小型電子ユニットと、前記第２の導電接点に接合された端子を有する回路とを備えるアセンブリであって、前記誘電体層の弾性係数と前記誘電体層の厚みの積は、前記超小型電子ユニットと前記回路パネルとの間の熱膨張の不一致を相殺するのに十分なものであることを特徴とするアセンブリ。
7. 前記カバー要素は、前記半導体要素の前記前面から遠く離れた外面を有し、前記カバー要素は、前記外面に露出している誘電材料を備えていることを特徴とする請求項６に記載の超小型電子アセンブリ。
8. 前記複数の第２の導電接点は、複数の金属バンプを含んでいることを特徴とする請求項１に記載の超小型電子ユニット。
9. 請求項３に記載の超小型電子ユニットを備えるカメラモジュールであって、前記半導体素子は、撮像領域を備え、前記カメラモジュールは、前記撮像領域と位置合わせされて前記カバー要素に取り付けられた光学要素を有する光学ユニットをさらに備えていることを特徴とするカメラモジュール。
10. 前記半導体要素は、複数のダイシングレーンにおいて互いに接合された複数のチップを備えていることを特徴とする請求項１に記載の超小型電子ユニット。
11. 前記半導体要素は、単一のチップを備えていることを特徴とする請求項１に記載の超小型電子ユニット。
12. 前記半導体要素は、前記前面と前記後面との間に延在する周縁面を有し、前記第２の導電接点は、前記周縁面に隣接して配置されていることを特徴とする請求項１に記載の超小型電子ユニット。
13. 前面と、前記前面における半導体素子と、前記前面における第１の導電接点と、前記前面から遠く離れた後面とを有する半導体要素であって、前記後面から前記半導体要素を部分的に通って前記前面に向かって延在する第１の深さの第１の孔、および前記第１の孔から前記第１の導電接点に延在する第２の深さの第２の孔をさらに有している、半導体要素と、
    前記第２の孔の壁に沿って延在し、前記第１の導電接点に接触する複数の第１の導電ビアと、
    前記第１の導電ビアに接続された複数の導電性相互接続部であって、前記第１の孔の壁に沿って延在する、導電相互接続部と、
    前記導電性相互接続部に接続された複数の第２の導電接点であって、前記半導体要素の外部に露出している、第２の導電接点と
    を備えてなる、超小型電子ユニット。
14. 前記第２の深さは、前記第１の深さよりも小さくなっていることを特徴とする請求項１３に記載の超小型電子ユニット。
15. 前記半導体要素の前記前面の上に覆い被さっているリッドをさらに備えていることを特徴とする請求項１３に記載の超小型電子ユニット。
16. 前面と、前記前面における半導体素子と、前記素子に接続された、前記前面における複数の第１の導電接点とを有する半導体要素と、
    前記半導体要素の前記前面と向き合った内面と、前記内面から遠く離れた外面とを有するリッドであって、前記外面から少なくとも部分的に前記リッドを通って前記内面に向かって延在する第１の深さの第１の孔とを有する、リッドと、
    前記リッドの前記内面を前記半導体要素の前記前面の上方に支持する支持構造体であって、前記支持構造体は、前記第１の孔と一直線に並んだ第２の孔を有し、前記第２の孔は、前記支持構造体を通って前記第１の導電接点に延在している、支持構造体と、
    前記第２の孔の壁に沿って延在し、前記第１の導電接点に接触する複数の第１の導電ビアと、
    前記第１の孔の壁に沿って延在する複数の第２の導電ビアと、
    前記リッドの外部に露出している複数の第２の導電接点と、
    前記第２の導電接点を前記導電ビアに接続する複数の導電トレースと
    を備えてなる、超小型電子ユニット。
17. 前面と、前記前面における半導体素子と、前記素子に接続された、前記前面における複数の第１の導電接点とを有する半導体要素と、
    前記半導要素の前記前面と向き合った内面と、前記内面から遠く離れた外面とを有するリッドであって、前記内面および前記外面は、第１の厚みを有する薄い領域および前記第１の厚みの少なくとも２倍の第２の厚みを有する厚い領域を画成しており、該リッドは、前記外面から該リッドの前記薄い領域を通って延在して前記第１の導電接点に接続する複数の導電ビアをさらに備えている、リッドと、
    複数の第２の導電接点と、
    前記第２の導電接点を前記導電ビアに接続する複数の導電トレースと
    を備えてなる、超小型電子ユニット。
18. 半導体要素の前面と向き合った内面と、前記前面から遠く離れた外面とを有するリッドであって、該リッド内を通って第１の導電接点に接触する複数の導電ビアとを有する、リッドと、
    前記リッドの前記外面の上に覆い被さっている複数の第２の導電接点と、
    前記第２の導電接点を前記導電ビアに接続する複数の導電トレースと
    を備えてなる、超小型電子ユニット。
19. 前面と、前記前面における半導体素子と、前記前面に露出している前面導電接点と、
    前記前面から遠く離れた後面と、前記後面に露出している後面導電接点と、を有する半導体要素と、
    前記前面導電接点に接続された複数の導電ビアであって、前記前面から上方に延在している、複数の導電ビアと、
    前記導電ビアの少なくとも１つと位置合わせされて、前記後面から下方に延在している開口と、
    前記導電ビアの少なくとも１つから前記開口の壁に沿って上方に延在する導電トレースであって、前記後面導電接点の少なくとも１つに接続されている、導電トレースと
    を備えてなる、超小型電子ユニット。
20. 前記前面からの前記導電ビアの最大深さは、前記後面からの前記開口の最大深さより小さくなっていることを特徴とする請求項１９に記載の超小型電子ユニット。
21. 前記開口は、前記複数の導電ビアと位置合わせされており、前記超小型電子ユニットは、複数の前記導電トレースを備え、前記導電トレースの各々は、前記複数の導電ビアの１つを前記複数の後面導電接点の１つに接続していることを特徴とする請求項１９に記載の超小型電子ユニット。
22. 複数の前記超小型電子ユニットを備える積層超小型電子アセンブリであり、前記複数の超小型電子ユニットの各々が請求項１９に記載されているものである、積層超小型電子アセンブリであって、前記超小型電子ユニットのいくつかの前面導電接点が、前記超小型電子ユニットの他のものの後面導電接点に導電的に接続されていることを特徴とする、積層超小型電子アセンブリ。
23. 前記導電トレースおよび前記開口の壁の上に覆い被さっている誘電材料をさらに備えていることを特徴とする請求項１９に記載の超小型電子ユニット。
24. 前記半導体要素は、前記前面から上方に延在するトレンチキャパシタのアレイを備え、前記開口は、前記アレイと位置合わせされていないことを特徴とする請求項１９に記載の超小型電子ユニット。
25. 左側導電トレースおよび右側導電トレースを含む複数の前記導電トレースをさらに備え、前記左側導電トレースの各々は、前記導電ビアを左側後面導電接点に接続し、前記右側導電トレースの各々は、前記導電ビアを右側後面導電接点に接続していることを特徴とする請求項１９に記載の超小型電子ユニット。
26. 前面と、前記前面における半導体素子と、前記前面から遠く離れた後面と、前記後面に露出している後面導電接点とを有する半導体要素と、
    前記前面から上方に延在する複数の導電ビアと、
    前記導電ビアの少なくとも１つと位置合わせされて、前記後面から下方に延在する開口と、
    前記開口内において前記導電ビアの１つに接合された導電バンプであって、前記導電ビアから前記後面によって画定された面の上方の位置まで延在している、導電バンプと
    を備えてなる、超小型電子ユニット。
27. 前記導電バンプは、半田バンプを含んでいることを特徴とする請求項２６に記載の超小型電子ユニット。
28. 前記導電バンプは、スタッドバンプを含んでいることを特徴とする請求項２６に記載の超小型電子ユニット。
29. 複数の超小型電子ユニットを備える積層小型電子アセンブリであり、前記複数の超小型電子ユニットの各々が請求項２６に記載されているものである、積層超小型電子アセンブリであって、前記超小型電子ユニットのいくつかの前記導電バンプは、前記超小型電子ユニットのいくつかの前記前面における前記導電ビアを、前記超小型電子ユニットの他のものの前記開口内で前記導電ビアに接続していることを特徴とする、積層超小型電子アセンブリ。
30. 前面と、前記前面における半導体素子と、前記前面から遠く離れた後面と、前記後面に露出している後面導電接点とを有する半導体要素と、
    前記前面から上方に延在する複数の導電ビアと、
    前記導電ビアの少なくとも１つと位置合わせされて、前記後面から上方に延在する開口と、
    前記前面において前記導電ビアの１つに接合された導電バンプであって、前記前面から下方に延在する導電バンプと
    を備えてなる、超小型電子ユニット。
31. 複数の超小型電子ユニットを備える積層超小型電子アセンブリであり、前記複数の超小型電子ユニットの各々が請求項３０に記載されているものである、積層超小型電子アセンブリであって、前記超小型電子ユニットのいくつかの前記導電バンプは、前記超小型電子ユニットのいくつかの前記前面における前記導電ビアを、前記超小型電子ユニットの他のものの前記開口内で前記導電ビアに接続していることを特徴とする、積層超小型電子アセンブリ。
32. 半導体要素を設けるステップであって、前記半導体要素は、前面と、前記前面から遠く離れた後面と、前記前面における半導体素子と、前記素子に接続された、前記前面における第１の導電接点と、前記後面から前記半導体要素を通って前記第１の導電接点に延在する複数の導電ビアとを有している、半導体要素を設けるステップと、
    前記後面上に覆い被さる複数の第２の導電接点および複数の導電トレースを形成するステップであって、前記導電トレースは、前記第２の導電接点を前記導電ビアに接続している、形成するステップと
    を含んでなる、超小型電子ユニットを製造する方法。
33. 前記半導体要素は、前記第１の導電接点の上に覆い被さっている第１の厚みを有する薄い領域、および第２の厚みを有する厚い領域を備え、前記第２の厚みは、前記第１の厚みの少なくとも２倍になっていることを特徴とする請求項３２に記載の超小型電子ユニットを製造する方法。
34. 前記第２の導電接点を形成する前に、前記半導体要素を、前記前面の上に覆い被さるカバー要素と組み合わせることをさらに含んでいることを特徴とする請求項３３に記載の超小型電子ユニットを製造する方法。
35. 前記第２の導電接点および前記導電トレースを形成する前に、前記後面の上に覆い被さる誘電体層を形成することをさらに含み、前記第２の導電接点および前記導電トレースは、前記誘電体層の上に覆い被さるように形成されることを特徴とする請求項３４に記載の超小型電子ユニットを製造する方法。
36. 半導体要素を設けるステップであって、前記半導体要素は、前面と、前記前面における半導体素子と、前記半導体素子に接続された、前記前面における第１の導電接点と、前記前面から遠く離れた後面と、前記後面に露出している半導体材料と、前記後面から前記半導体要素を通って前記第１の導電接点に延在している複数の貫通孔とを有している、半導体要素を設けるステップと、
    前記後面における前記露出した半導体材料上および前記貫通孔の壁に沿って、後面誘電体層を電着させるステップと、
    前記後面の上に覆い被さる第２の導電接点を形成し、前記貫通孔内において、前記第１の導電接点と接触する複数の導電ビアを形成し、前記第２の導電接点を前記導電ビアに接続する複数の導電トレースを形成するステップと
    を含んでなる、超小型電子ユニットを製造する方法。
37. （ａ）半導体要素を前記半導体要素の前面の上に覆い被さるカバー要素と組み合わせ、ユニットを形成するステップであって、前記半導体要素は、前記半導体素子に接続された、前記前面における第１の導電接点と、前記前面から遠く離れた後面と、前記後面から前記半導体要素を通って前記第１の導電接点に延在する複数の貫通孔とを有し、半導体材料が、前記後面、および前記貫通孔の壁に露出している、ユニットを形成するステップと、
    （ｂ）前記後面および前記貫通孔の壁に沿って、前記露出した半導体材料の上に覆い被さる誘電体層を電着させるステップと、
    （ｃ）前記誘電体層の全体にわたって、（ｉ）前記貫通孔内において、前記第１の導電接点と接触する導電ビアを形成し、（ｉｉ）前記後面の上に覆い被さる複数の第２の導電接点を形成し、（ｉｉｉ）前記導電ビアを前記第２の導電接点に接続する複数の導電トレースを形成するステップと、
    を含んでなる、超小型電子ユニットを製造する方法。
38. 前記カバー要素は、前記半導体要素の前記前面から遠く離れた外面を有し、前記カバー要素は、前記外面に露出している誘電材料を備えていることを特徴とする請求項３７に記載の方法。
39. 前記半導体要素は、前記前面と前記後面との間の第１の厚みを有する第１の部分を備え、前記方法は、前記第１の導電接点の上に覆い被さっている、前記半導体要素の部分を薄くし、前記第１の部分よりも薄い薄肉部を形成するステップであって、前記貫通孔は、前記薄肉部内に延在している、前記第１の部分よりも薄い薄肉部を形成するステップをさらに含んでいることを特徴とする請求項３７に記載の方法。
40. 請求項３９に記載の方法により複数のカバー付きチップユニットを製造する方法であって、（ｄ）前記超小型電子ユニットを複数のダイシングレーンに沿って複数のカバー付きチップユニットに切断するステップをさらに含んでいることを特徴とする方法。
41. 厚みを薄くして前記薄肉部を形成する前記ステップを行う前に、前記第１の部分の厚みを薄くするために、前記半導体要素を前記後面から研磨することをさらに含んでいることを特徴とする請求項３９に記載の方法。
42. 前記半導体要素は、前記第１の導電接点と前記半導体要素の半導体材料との間に配置された前面誘電体層を備えており、前記方法は、前記ステップ（ｃ）を行う前に、前記前面誘電体層が露出するまで、前記半導体要素をエッチングし、前記貫通孔内において前記第１の導電接点の上に覆い被さっている前記前面誘電体層の部分を除去することによって、前記複数の貫通孔を形成することをさらに含んでいることを特徴とする請求項４１に記載の方法。
43. 前記前面誘電体層の一部は、前記ステップ（ｂ）を行った後に除去されることを特徴とする請求項４２に記載の方法。
44. 前記複数の外部接点を形成する前記ステップは、複数の金属バンプを形成することを含んでいることを特徴とする請求項４０に記載の方法。
45. 前記後面誘電体層を電着させる前記ステップは、前記ユニットの外面を液体ポリマー組成物に接触させ、前記液体組成物に電流を印加し、前記後面誘電体層を電気泳動によって堆積させることを含んでいることを特徴とする請求項３７に記載の方法。
46. 前記半導体チップは、撮像領域を有し、前記方法は、前記ユニットを、前記撮像領域に位置合わせされた光学要素を有する光学ユニットと組み合わせ、カメラモジュールを形成することをさらに含み、前記光学要素は、前記カバー要素によって、前記半導体要素から離れていることを特徴とする請求項３９に記載の方法。

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