JP2009129953A - 半導体装置 - Google Patents

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semiconductor
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康弘 中
Nae Kuno
奈柄 久野
Hisafumi Tanie
尚史 谷江
Kunihiko Nishi
邦彦 西
Hiroyuki Tenmyo
浩之 天明
Hiroaki Ikeda
博明 池田
Hideji Miyake
秀治 三宅
Masakazu Ishino
正和 石野
Shiro Uchiyama
士郎 内山
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Micron Memory Japan Ltd
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Hitachi Ltd
Elpida Memory Inc
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Abstract

【課題】半導体素子に設けられた電極の近傍に発生する応力を低減し、半導体素子の破損や、特性不良の発生を防止することができる半導体装置を提供する。
【解決手段】半導体素子６を有する半導体装置において、半導体素子６にはこの半導体素子６の表裏を貫通する電極２が設けられ、この電極２は中空部分を有し、この中空部分には半導体素子６と電極２との間に発生する応力を低減するための応力緩和材１を形成する。例えば、応力緩和材１には、感光性樹脂からなる低弾性体や、ＳｉＯ２、ポリシリコン、導電性ペーストなどの材料を用いる。
【選択図】図１１

Description

本発明は、半導体装置に関し、特に、素子を貫通して設けられた電極（貫通電極）を有する半導体素子（チップ）が実装された半導体装置に適用して有効な技術に関する。
近年の半導体装置への益々の高機能、小型化の要求に対応するため、半導体素子に貫通電極を形成し、複数の半導体素子をバンプを介して積層接続する技術が注目され、開発が進められている。例として、特開平１０−２２３８３３号公報（以下、特許文献１とする）と、特開２００４−１５２８１０号公報（以下、特許文献２とする）を示す。特許文献１，２では、貫通孔内は金属材料で埋められ、電極が形成される。貫通電極を埋める金属材料は、電気特性を考慮すれば、電気抵抗の低い、特許文献２でも挙げられているＣｕが望ましい。
特開平１０−２２３８３３号公報 特開２００４−１５２８１０号公報 エレクトロニクス実装学会誌、Ｖｏｌ．７、Ｎｏ．１（２００４）、ｐｐ．４０−４６
しかし、貫通電極の材料としてＣｕを用いる場合、半導体素子（シリコン）との熱膨張率の差異（Ｃｕの熱膨張率：約１７ｐｐｍ／Ｋ、シリコンの熱膨張率：約３ｐｐｍ／Ｋ）に起因した熱応力の発生が懸念される。特に、半導体素子を他の素子や基板に接続する際に、通常、３００℃近くまで加熱するが、このときに、電極近傍に高い応力が発生し、シリコンにクラックが発生して破損することが懸念される。また、使用時の温度上昇によって、電極近傍に高い応力が生じ、その応力によって半導体素子の電気特性が変化し、特性不良となる可能性も懸念される。
そこで、本発明は、半導体素子に設けられた電極の近傍に発生する応力を低減し、半導体素子の破損や、特性不良の発生を防止することを目的とした半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、代表的なものの概要は、半導体素子を有する半導体装置において、半導体素子にはこの半導体素子の表裏を貫通する電極が設けられ、この電極は中空部分を有し、この中空部分には半導体素子と電極との間に発生する応力を低減するための応力緩和材を形成するようにしたものである。例えば、応力緩和材には、感光性樹脂からなる低弾性体や、ＳｉＯ２、ポリシリコン、導電性ペーストなどの材料を用いるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、代表的なものによって得られる効果は、半導体素子に設けられた電極の近傍に発生する応力を低減し、半導体素子のクラック発生による破損と、応力起因の特性不良の発生を防止することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（本発明の実施の形態の概要）
本発明の実施の形態における半導体装置の概要を、図１〜図１０を用いて説明する。
本実施の形態の半導体装置は、図１に要部を示すように、半導体素子６を有し、この半導体素子６には表裏を貫通する電極２が設けられ、この電極２の中空部分には半導体素子６と電極２との間に発生する応力を低減するための応力緩和材１を形成することにより、応力の低減を図ったものである。以下においては、例えば一例として、半導体素子６にはシリコン、電極２にはＣｕ、応力緩和材１には樹脂からなる低弾性体の一例としての感光性樹脂の他に、ＳｉＯ２、ポリシリコン、導電性ペーストの各材料をそれぞれ用いた場合を説明する。
この図１に要部を示す構造（９は接続用パッド、１０，１１は接続用バンプを示す）の半導体装置について、図２に示す有限要素法のモデルを用いて解析を行い、この解析結果を図３に示す。半導体素子６の材料であるシリコンと応力緩和材１の材料である感光性樹脂の材料定数は、図４に示した値を用いた。電極２の材料であるＣｕは、図５に示した応力−ひずみ線図を用いた（線膨張係数は１７ｐｐｍ／Ｋ、ポアソン比は０．３とした）。応力緩和材１の材料である感光性樹脂は、約３００℃の温度でベークすることにより硬化するため、図６に示した解析履歴の通り、感光性樹脂に相当する要素は３００℃の温度で追加されるように解析を行った。
図３は、電極２の中空部分の応力集中点（特異点）からの、ｘ軸方向（図２参照）への距離に対する応力分布を示したものである。温度が３００℃と２０℃での応力分布をそれぞれ（ａ），（ｂ）に示した。温度が３００℃では、中空部分も含めて全てＣｕにした場合と、Ｃｕの厚さを５μｍ、３μｍ、２μｍにして中空部分を感光性樹脂で埋めた場合で解析し、２０℃ではＣｕの厚さを５μｍ、３μｍ、２μｍにして中空部分を感光性樹脂で埋めた場合で解析を行った。図３の結果から、電極２の中空部分を感光性樹脂で埋めた場合、３００℃での応力が、電極２の中空部分も全てＣｕで形成した場合と比較して、１／２以下まで低下することが明らかである。３００℃での応力は、Ｃｕの厚さが薄いほど低下した。一方、２０℃での応力は、その関係が逆転し、Ｃｕの厚さが薄いほど応力が高くなった。
この原因は、以下のように考えられる。３００℃での応力は、Ｃｕの熱膨張によって発生する、電極２の円周方向の引張り応力である。これに対し、２０℃での応力は、感光性樹脂の収縮によって発生する、電極２の円周方向に垂直な方向に発生する引張り応力である。そのため、この場合、Ｃｕの厚さを厚くした方が応力が低下する。さらに、これらと比較するため、フリップチップのクラック発生事例（非特許文献１：エレクトロニクス実装学会誌、Ｖｏｌ．７、Ｎｏ．１（２００４）、ｐｐ．４０−４６）を解析した。図７に、その解析結果を示した。図７は、クラックが発生した特異点からの、クラックの進行方向に沿った距離に対する応力分布を示したものである。これによれば、特異点からの距離が１μｍにおける応力が、３００ＭＰａ程度以下の場合、クラックが発生しないことが分かる。このことから、図３の応力分布によれば、電極２のＣｕの厚さは、今回検討した、２〜５μｍ程度が適当であると判断できる。
次に、電極２のＣｕの内部を、感光性樹脂以外の材料で埋める場合について検討した。検討したのは、ＳｉＯ２、ポリシリコンと、導電性ペーストの３種である。それぞれの場合の解析履歴を図８に示す。ＳｉＯ２とポリシリコンは、それぞれ、成膜温度が約７００℃と約５００℃であるため、それらの温度を要素追加の温度とした（図８（ａ））。導電性ペーストは、通常、３００℃程度が硬化温度であるため、３００℃を要素追加の温度とした（図８（ｂ））。ＳｉＯ２とポリシリコンの材料定数は、図４に示した値を用いた。導電性ペーストは、Ｃｕ系の材料を想定し、図５に示した特性を用いた（線膨張係数は１７ｐｐｍ／Ｋ、ポアソン比は０．３とした）。
図９（ａ），（ｂ）に、ＳｉＯ２とポリシリコンのそれぞれの場合の解析結果を示した。なお、Ｃｕの厚さは、いずれも３μｍの場合の結果である。また、ＳｉＯ２の場合は、７００℃（ＳｉＯ２形成前とＳｉＯ２形成後）、３００℃、２０℃で解析し、ポリシリコンの場合は、５００℃（ポリシリコン形成前と形成後）、３００℃、２０℃で解析を行った。図９の結果から、ＳｉＯ２、ポリシリコンの両場合とも、図３（ａ）に示した、電極２の中空部分まで全てＣｕで形成した場合と比較して、応力が低下することが確認できる。ただし、ＳｉＯ２の場合は、形成温度が高いことと、真性応力が圧縮であること、かつ、熱膨張率がシリコンよりも低いことの影響により、若干、応力が高めである。ポリシリコンの場合の方が、形成温度が低く、真性応力が引張りであるため、より応力低減量が大きく、有利である。なお、図９（ａ），（ｂ）に示した応力は、いずれも電極２の円周方向の応力である。電極２の厚さが３μｍよりも厚い場合、ＳｉＯ２、ポリシリコンとも形成温度が高いため、その温度で応力が許容値を超える恐れがある。したがって、電極２のＣｕの厚さは、３μｍ以下が望ましい。なお、電極２の厚さの下限値は、電極として機能する厚さがあればよい。
図１０には、導電性ペーストの場合の解析結果を示した。ここでは、Ｃｕの厚さを５μｍ、３μｍ、２μｍにして中空部分を導電性ペーストで埋めた場合で解析を行った。３００℃の温度で硬化後、室温まで冷却したときに発生する応力を示した（３００℃での応力は、図３（ａ）に示した分布と等しい）。ここでの応力は、電極２の円周方向に垂直な方向の応力である。これらは、導電性ペーストの熱収縮によって発生する応力であるため、導電性ペースト塗布前の、Ｃｕ膜の厚さが厚いほど、応力が低く、有利である。ただし、図３（ａ）のように、３００℃での応力は、Ｃｕが厚いほど高くなるので、約５μｍ程度（四捨五入して５μｍ）が適当であると考える。
以上のように検討した解析結果を採用した半導体装置について、以下において、各実施の形態の半導体装置を詳しく説明する。各実施の形態では、例えば後述する図１５や図１６に示すように、複数のチップを基板上に積層接続したパッケージ（モジュール）構造を半導体装置と呼ぶことにする。
（第１の実施の形態）
本発明の第１の実施の形態における半導体装置を、図１１〜図１６を用いて説明する。
図１１に、本実施の形態の半導体装置におけるチップの要部を示し、（ａ）は電極近傍の断面、（ｂ）は（ａ）内に示したＡ−Ｂ切断線における断面を示す。
本実施の形態の半導体装置におけるチップは、半導体素子６を有し、この半導体素子６には表裏を貫通する電極２が設けられ、この電極２の中空部分には応力緩和材１が形成されている。この半導体素子６には、電極２の周りを囲むように絶縁層３が形成されている。また、半導体素子６の裏面は、電極２の部分を除いて絶縁膜４で覆われている。この絶縁膜４で覆われていない電極２の表面には、この電極２に電気的に接続して接続用パッド５が形成されている。また、半導体素子６の表面には、回路素子７が形成され、さらにその最表面は接続用バンプを取付けるパッドの部分を除いて絶縁膜８で覆われている。この絶縁膜８で覆われていない回路素子７の最表面には、この回路素子７の端子に電気的に接続して接続用パッド９が形成され、さらにその表面に接続用バンプ１０，１１が形成されている。
図１２〜図１４に、本実施の形態の半導体装置におけるチップの電極形成プロセスの各工程の断面を示す。
まず、最初の工程では、図１１に示した、電極２の周りのＳｉＯ２の絶縁層３を形成する。これは、電極２のＣｕが、半導体素子６のシリコン内に拡散していくことを防止するための障壁である。まず、図１２（ａ）に示すように、ドライエッチングにより、半導体素子６のシリコンの表面に溝を形成する。その後、図１２（ｂ）のように、溝内にＳｉＯ２を形成する。なお、このときに、より絶縁効果を高めるため、下地にＳｉＮを薄く形成するのが望ましい。この絶縁層３を形成するための溝の外径は２０〜４０μｍ程度、幅は１μｍ程度で、深さは５０〜１００μｍ程度である。
次に、図１２（ｃ）のように、半導体素子６のシリコン表面に、回路素子７を形成する。この回路素子７の形成工程では、１０００℃以上の高温になるプロセスが存在するため、電極２のＣｕの形成は、回路素子７の形成工程後に実施する必要がある。
回路素子７の形成後、図１２（ｄ）のように、回路素子７の最表面を絶縁膜（例えば感光性樹脂）８で覆い、接続用バンプを取付ける接続用パッドの部分をエッチングで開口する。その後、図１３（ｅ）のように、接続用パッド９を形成し、さらにその表面に接続用バンプ１０（１１）を形成する。接続用パッド９は、ＴｉやＣｒなどを下地（拡散防止膜）に、ＣｕやＮｉなどを形成したものである。接続用バンプ１０は、Ｃｕやはんだ（Ｓｎ系金属）で形成する。はんだで形成する場合、Ｃｕははんだ内に拡散しやすいため、接続用パッド９はＮｉが望ましい。はんだ以外の金属のバンプの場合は、バンプの先端部（接続用バンプ１１）に、薄くはんだを形成し、接続性を向上させる場合が考えられる。
接続用バンプ１０（１１）の形成後、図１３（ｆ）のように、半導体素子６のシリコンの裏面側（回路を形成した面の反対側）を研削し、シリコンの厚さを薄くする。できるだけ多数のチップを、総厚さが薄くなるように積層できることが望ましいため、素子１個あたりのシリコンの厚さは、できるだけ薄いことが望ましく、少なくとも５０μｍ程度以下の厚さとする。
次に、図１３（ｇ）のように、研削した半導体素子６の裏面に、ＳｉＮの絶縁膜４を厚さ１μｍ程度で形成する。これは、接続用パッド５のＣｕが、シリコン内に拡散することを防止するための絶縁膜である。ＳｉＯ２でなく、ＳｉＮとするのは、ＳｉＯ２の場合、Ｃｕと接触する部分で、Ｃｕの酸化を招くためである。また、ＳｉＮは、その真性応力（膜応力）の制御が比較的容易である。真性応力が圧縮となるように形成すれば、シリコンのクラック発生を防止するための、コーティング膜としての役割が期待できるため、その点でも有利である。
絶縁膜４の形成後、図１４（ｈ）のように、ドライエッチングで径１０〜３０μｍの貫通孔を形成する。次に、図１４（ｉ）のように、貫通孔の壁面に、厚さ２〜５μｍのＣｕの膜からなる電極２を形成する。なお、このとき、Ｃｕの膜の下地として、ＴｉやＣｒなどを形成すれば、Ｃｕの密着性が向上し、かつ、Ｃｕの拡散防止膜としても働くので、有効である。ここで、貫通孔の径を、ＳｉＯ２からなる絶縁層３の輪よりも小さく形成するのは、貫通孔の位置精度の許容値を拡げ、より容易に貫通孔の形成ができるようにするためである。
電極２の形成後、図１４（ｊ）のように、このＣｕの膜の内部の中空部分に、応力緩和材１として、感光性樹脂などの低弾性体（弾性率が、少なくとも、２０〜３０ＧＰａ以下である材料）や、ＳｉＯ２、ポリシリコン、導電性ペーストなどのいずれかを形成し、応力低減を図る。最後に、図１４（ｋ）のように、積層される他のチップのバンプとの接続を行うための接続用パッド５を電極２の表面に形成する。接続用パッド５は、ＣｕやＮｉなどで形成する。
以上のようにして形成する電極２を、シリコン内に多数設けることで、多数の電極２を有するチップを製造することができる。このチップに設けられる電極２のピッチは、３０〜１００μｍ程度である。
なお、電極２の形状は、図１１では円形としたが、円形以外の、例えば四角形、八角形といった多角形でも構わない。四角形や八角形の方が、極限まで電極ピッチを狭くする場合に、電極の面積をより広く確保できるために効率的である。ただし、多角形のコーナー部で応力集中が発生するため、その点は円形の場合よりも不利になる。
以上のようにして形成した電極２を活用し、複数のチップを基板上に積層接続し、例えば、図１５や図１６に示すようなパッケージ（モジュール）構造の半導体装置を提供することができる。
図１５に示す半導体装置は、複数のチップ（半導体素子６などを含む）を、中空部分に応力緩和材１が形成された電極２を通じて接続用バンプ１０で電気的に接続して基板１３上に積層し、チップ間およびチップと基板１３との間をアンダーフィル１２と呼ばれる樹脂で充填して補強し、最上段のチップの裏面は露出したままの状態で提供する構造である。この半導体装置は、基板１３の裏面にパッケージ接続用バンプ１４が形成され、このパッケージ接続用バンプ１４を通じて外部と接続される積層型の半導体装置である。例えば、基板１３は樹脂、セラミックまたはシリコンなどからなり、パッケージ接続用バンプ１４ははんだなどからなる。
図１６に示す半導体装置は、図１５の半導体装置に対して、最上段のチップの裏面を露出することなく、全体を封止用樹脂１５で封止した状態で提供する構造である。例えば、封止用樹脂１５はエポキシ系樹脂などからなる。
図１５と図１６の半導体装置を比較した場合に、チップの発熱が高く、高い放熱が求められる場合などには図１５の構造が有利である。これに対し、より保護性を高める場合などには、全体を封止した図１６のような構造が必要となる。
以上説明したように、本実施の形態の半導体装置によれば、半導体素子６の表裏を貫通する電極２は中空部分を有し、この中空部分には半導体素子６と電極２との間の熱膨張率の差異に起因した熱応力を低減するための応力緩和材１を形成することで、電極２の近傍に発生する応力を低減できるので、半導体素子６のクラック発生による破損を防止することができる。また、応力の低減によって半導体素子６の電気特性が変化することがないので、応力起因の特性不良の発生も防止することができる。
（第２の実施の形態）
本発明の第２の実施の形態における半導体装置を、図１７を用いて説明する。
図１７に、本実施の形態の半導体装置におけるチップの電極近傍の断面を示す。
本実施の形態の半導体装置におけるチップが、前記第１の実施の形態と異なる点は、積層される他のチップのバンプと接続される接続用パッド５が、電極２の中心軸とはずれた位置に形成される点である。
これは、特に、応力緩和材１として感光性樹脂を電極２内に埋める場合、前記第１の実施の形態のように、接続用パッド５でふたをして感光性樹脂を内部に閉じ込める構造では、感光性樹脂が吸湿していた場合に高温時に水蒸気で破裂することが懸念されるためである。また、感光性樹脂を、電極２の内部にのみ、かつ、電極２の端面と同一の平面をきれいに形成することは複雑な技術を要し、コスト増につながることも、前記第１の実施の形態の懸念事項の一つである。また、電極２の内部をＳｉＯ２で埋める場合も、Ｃｕなどの接続用パッド５を直接その上に形成すれば、ＳｉＯ２の酸素の拡散による酸化が問題となるため、何らかの処理（ＳｉＮの形成など）が必要である。そのため、図１７に示す本実施の形態の構造の方が有利となる。
すなわち、本実施の形態の半導体装置におけるチップは、半導体素子６の裏面側において、半導体素子６の表裏を貫通する電極２の表面には、この電極２の一部に電気的に接続して接続用パッド５が形成されている。特に、この接続用パッド５と電極２とは、接続用パッド５の中心軸と電極２の中心軸とが少なくとも電極２の直径分だけずれた位置に形成されている。さらに、電極２の中空部分に応力緩和材１が形成されている。
また、半導体素子６の表面側には回路素子７が形成され、その最表面の絶縁膜８で覆われていない回路素子７の最表面には、この回路素子７の端子に電気的に接続して接続用パッド９、さらにその表面に接続用バンプ１０，１１が形成されている。この半導体素子６の表面側に形成された接続用バンプ１０，１１は、チップを積層することを考慮して、半導体素子６の裏面側に形成された接続用パッド５の中心軸とほぼ等しくなるように形成されている。
本実施の形態の半導体装置におけるチップの電極形成プロセスでは、接続用パッド５は電極２の内部に応力緩和材１（感光性樹脂、ＳｉＯ２、ポリシリコン、導電性ペースト）を埋める前に形成し、接続用パッド５の形成後に応力緩和材１を形成する。それ以外は、前記第１の実施の形態と同様である。このようにして形成する電極２を、シリコン内に多数設けることで、多数の電極２を有するチップを製造することができる。
本実施の形態の場合、前記第１の実施の形態よりも電極２を形成するために必要となるスペースが大きい。そのため、形成可能な最小バンプピッチが、前記第１の実施の形態よりも大きくなってしまうという点が不利と言える。しなしながら、本実施の形態の半導体装置においては、前述したように前記第１の実施の形態の懸念事項を解決することができるとともに、前記第１の実施の形態と同様に、半導体素子６の表裏を貫通する電極２の中空部分に応力緩和材１を形成することで、電極２の近傍に発生する応力を低減できるので、半導体素子６のクラック発生による破損を防止することができ、また、応力の低減によって半導体素子６の電気特性が変化することがないので、応力起因の特性不良の発生も防止することができる。
（第３の実施の形態）
本発明の第３の実施の形態における半導体装置を、図１８を用いて説明する。
図１８に、本実施の形態の半導体装置におけるチップの電極近傍の断面を示す。
本実施の形態の半導体装置におけるチップは、特に、応力緩和材１として感光性樹脂を用いて電極２の内部を埋める場合を想定したものであり、前記第２の実施の形態に対して半導体素子６の裏面側の構造が異なっている。
すなわち、本実施の形態の半導体装置におけるチップは、半導体素子６の裏面側において、半導体素子６の表裏を貫通する電極２の表面には、この電極２の一部に電気的に接続して接続用パッド５が形成され、さらに、この接続用パッド５の部分を露出して電極２の中空部分を埋めるとともに絶縁膜４を覆うように感光性樹脂が形成されている。
本実施の形態の半導体装置におけるチップの電極形成プロセスでは、感光性樹脂で電極２の内部を埋める工程で、電極２の内部だけを埋めるのではなく、チップの裏面全体を感光性樹脂で覆い、その後、接続用パッド５の部分のみをエッチングで開口させる。それ以外は、前記第２の実施の形態と同様である。このようにして形成する電極２を、シリコン内に多数設けることで、多数の電極２を有するチップを製造することができる。
本実施の形態の半導体装置においても、前記第２の実施の形態と同様に、形成可能な最小バンプピッチが前記第１の実施の形態よりも大きくなってしまうという点が不利と言えるが、前記第１の実施の形態の懸念事項を解決することができるとともに、前記第１の実施の形態と同様に、半導体素子６の表裏を貫通する電極２の中空部分に応力緩和材１を形成することで、電極２の近傍に発生する応力を低減できるので、半導体素子６のクラック発生による破損を防止することができ、また、応力の低減によって半導体素子６の電気特性が変化することがないので、応力起因の特性不良の発生も防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、素子を貫通して設けられた電極を有する半導体素子が実装された半導体装置に利用可能であり、特に複数のチップを基板上に積層接続する積層型の半導体装置に好適である。
本発明の実施の形態の概要において、半導体装置の電極近傍を示す図である。 本発明の実施の形態の概要において、半導体装置を検討するために用いた有限要素法解析モデルを示す図である。 本発明の実施の形態の概要において、（ａ），（ｂ）は半導体装置の電極の中空部分を感光性樹脂で埋めた場合に、電極近傍部に発生する応力分布の解析結果を示す図である。 本発明の実施の形態の概要において、有限要素法の解析に用いた、シリコン、感光性樹脂、ＳｉＯ２、ポリシリコンの材料定数を示す図である。 本発明の実施の形態の概要において、有限要素法の解析に用いた、Ｃｕの応力−ひずみ線図を示す図である。 本発明の実施の形態の概要において、電極の中空部分が感光性樹脂の場合の、解析履歴を示す図である。 本発明の実施の形態の概要において、フリップチップのクラック発生事例に基づき、チップクラック発生限界応力を解析した結果を示す図である。 本発明の実施の形態の概要において、（ａ），（ｂ）は電極の中空部分がＳｉＯ２、ポリシリコンまたは導電性ペーストの場合の、解析履歴を示す図である。 本発明の実施の形態の概要において、（ａ），（ｂ）は電極の中空部分をＳｉＯ２またはポリシリコンで埋めた場合に、電極近傍部に発生する応力分布の解析結果を示す図である。 本発明の実施の形態の概要において、電極の中空部分を導電性ペーストで埋めた場合に、電極近傍部に発生する応力分布の解析結果を示す図である。 本発明の第１の実施の形態の半導体装置において、（ａ），（ｂ）はチップの電極近傍の断面およびＡ−Ｂ切断線における断面を示す図である。 本発明の第１の実施の形態の半導体装置において、（ａ）〜（ｄ）はチップの電極形成プロセスの各工程の断面を示す図である。 本発明の第１の実施の形態の半導体装置において、（ｅ）〜（ｇ）は図１２に続くチップの電極形成プロセスの各工程の断面を示す図である。 本発明の第１の実施の形態の半導体装置において、（ｈ）〜（ｋ）は図１３に続くチップの電極形成プロセスの各工程の断面を示す図である。 本発明の第１の実施の形態の半導体装置において、チップが実装されたパッケージ構造の積層型の半導体装置を示す図である。 本発明の第１の実施の形態の半導体装置において、チップが実装されたパッケージ構造の他の積層型の半導体装置を示す図である。 本発明の第２の実施の形態の半導体装置において、チップの電極近傍の断面を示す図である。 本発明の第３の実施の形態の半導体装置において、チップの電極近傍の断面を示す図である。
符号の説明
１…応力緩和材、２…電極、３…絶縁層、４…絶縁膜、５…接続用パッド、６…半導体素子、７…回路素子、８…絶縁膜、９…接続用パッド、１０…接続用バンプ、１１…接続用バンプ、１２…アンダーフィル、１３…基板、１４…パッケージ接続用バンプ、１５…封止用樹脂。

Claims (15)

  1. 半導体素子を有する半導体装置であって、
    前記半導体素子には、前記半導体素子の表裏を貫通する電極が設けられ、
    前記電極は中空部分を有し、前記中空部分には、前記半導体素子と前記電極との間に発生する応力を低減するための応力緩和材が形成され、
    前記応力緩和材は、樹脂からなる低弾性体であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記電極の周りには、前記電極を囲むように絶縁層が形成されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記半導体素子の裏面は、前記電極の部分を除いて絶縁膜で覆われていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記絶縁膜の材料は、ＳｉＮであることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記電極に接続して前記半導体素子の裏面に形成される接続用パッドを有し、
    前記接続用パッドと前記電極とは、前記接続用パッドの中心軸と前記電極の中心軸とが少なくとも前記電極の直径分だけずれた位置に形成されていることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記低弾性体は、弾性率が２０〜３０ＧＰａ以下であることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記低弾性体は、感光性樹脂からなることを特徴とする半導体装置。
  8. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記応力緩和材の材料は、前記低弾性体に代えて、ＳｉＯ２からなることを特徴とする半導体装置。
  9. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記応力緩和材の材料は、前記低弾性体に代えて、ポリシリコンからなることを特徴とする半導体装置。
  10. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記応力緩和材の材料は、前記低弾性体に代えて、導電性ペーストからなることを特徴とする半導体装置。
  11. 請求項７に記載の半導体装置において、
    前記電極の厚さは、２〜５μｍの範囲であることを特徴とする半導体装置。
  12. 請求項８または９に記載の半導体装置において、
    前記電極の厚さは、３μｍ以下であることを特徴とする半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記電極の厚さは、約５μｍであることを特徴とする半導体装置。
  14. 請求項１〜１３のいずれか１項に記載の半導体装置において、
    前記半導体素子は、基板上に積層して接続されていることを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記基板上に積層された前記半導体素子は、樹脂により封止されていることを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
JP2013004558A (ja) * 2011-06-13 2013-01-07 Seiko Epson Corp 配線基板、赤外線センサー及び貫通電極形成方法
JP2013532903A (ja) * 2010-07-21 2013-08-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属汚染のない基板貫通ビア構造体
US9214374B2 (en) 2011-05-17 2015-12-15 Samsung Electronics Co., Ltd. Semiconductor devices including stress relief structures
JP2016029731A (ja) * 2015-10-02 2016-03-03 セイコーエプソン株式会社 回路基板及びセンサー
JP2020188252A (ja) * 2019-05-13 2020-11-19 ハネウェル・インターナショナル・インコーポレーテッドＨｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ． 貫通シリコンビアの製造

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
CN103178032B (zh) 2007-07-31 2017-06-20 英闻萨斯有限公司 使用穿透硅通道的半导体封装方法
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8674518B2 (en) * 2011-01-03 2014-03-18 Shu-Ming Chang Chip package and method for forming the same
US8519515B2 (en) 2011-04-13 2013-08-27 United Microlectronics Corp. TSV structure and method for forming the same
US8481425B2 (en) 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
JP2012256785A (ja) * 2011-06-10 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
US8822336B2 (en) 2011-06-16 2014-09-02 United Microelectronics Corp. Through-silicon via forming method
US8828745B2 (en) 2011-07-06 2014-09-09 United Microelectronics Corp. Method for manufacturing through-silicon via
US8518823B2 (en) 2011-12-23 2013-08-27 United Microelectronics Corp. Through silicon via and method of forming the same
US8609529B2 (en) 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
US8691600B2 (en) 2012-05-02 2014-04-08 United Microelectronics Corp. Method for testing through-silicon-via (TSV) structures
US8691688B2 (en) 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US8900996B2 (en) 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8525296B1 (en) 2012-06-26 2013-09-03 United Microelectronics Corp. Capacitor structure and method of forming the same
US8912844B2 (en) 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US8716104B1 (en) 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
US8884398B2 (en) 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
US20140332952A1 (en) * 2013-05-09 2014-11-13 United Microelectronics Corp. Semiconductor structure and method for testing the same
US9287173B2 (en) 2013-05-23 2016-03-15 United Microelectronics Corp. Through silicon via and process thereof
US9123730B2 (en) 2013-07-11 2015-09-01 United Microelectronics Corp. Semiconductor device having through silicon trench shielding structure surrounding RF circuit
US9024416B2 (en) 2013-08-12 2015-05-05 United Microelectronics Corp. Semiconductor structure
US8916471B1 (en) 2013-08-26 2014-12-23 United Microelectronics Corp. Method for forming semiconductor structure having through silicon via for signal and shielding structure
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
US9117804B2 (en) 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
US9343359B2 (en) 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
US10157792B2 (en) 2016-10-27 2018-12-18 Nxp Usa, Inc. Through substrate via (TSV) and method therefor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7491582B2 (en) * 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
TWI288448B (en) * 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4426482B2 (ja) * 2005-02-28 2010-03-03 Ｏｋｉセミコンダクタ株式会社 パッケージ基台およびその製造方法、並びにそのパッケージ基台を備えた半導体パッケージ
WO2006123772A1 (ja) * 2005-05-19 2006-11-23 Jsr Corporation ウエハ検査用シート状プローブおよびその応用

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013532903A (ja) * 2010-07-21 2013-08-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属汚染のない基板貫通ビア構造体
US9214374B2 (en) 2011-05-17 2015-12-15 Samsung Electronics Co., Ltd. Semiconductor devices including stress relief structures
KR101828063B1 (ko) 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
JP2013004558A (ja) * 2011-06-13 2013-01-07 Seiko Epson Corp 配線基板、赤外線センサー及び貫通電極形成方法
JP2016029731A (ja) * 2015-10-02 2016-03-03 セイコーエプソン株式会社 回路基板及びセンサー
JP2020188252A (ja) * 2019-05-13 2020-11-19 ハネウェル・インターナショナル・インコーポレーテッドＨｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ． 貫通シリコンビアの製造
JP2022009476A (ja) * 2019-05-13 2022-01-14 ハネウェル・インターナショナル・インコーポレーテッド 貫通シリコンビアの製造
US11430695B2 (en) 2019-05-13 2022-08-30 Quantinuum Llc Through silicon via fabrication
US11776849B2 (en) 2019-05-13 2023-10-03 Quantinuum Llc Through silicon via fabrication
JP7360432B2 (ja) 2019-05-13 2023-10-12 ハネウェル・インターナショナル・インコーポレーテッド 貫通シリコンビアの製造

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