TWI466258B - 電性通透連接及其形成方法 - Google Patents

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TWI466258B TW098112115A TW98112115A TWI466258B TW I466258 B TWI466258 B TW I466258B TW 098112115 A TW098112115 A TW 098112115A TW 98112115 A TW98112115 A TW 98112115A TW I466258 B TWI466258 B TW I466258B
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Shian Jyh Lin
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Description

電性通透連接及其形成方法
本案係指一種電性通透連接，尤指一種形成於基板貫穿通道(TSV)中的電性通透連接。
隨著電子形成技術的發展，越來越多的電子產品係以可攜性、高功能性以及輕薄短小為其發展目標，但這也表示電子產品所搭配的電子晶片之功能及其所包括的電路裝置將越來越多且越來越複雜而精密，然而在這樣微型化的發展趨勢下，儘管目前用於超大型積體電路(VLSI)形成的微影製程(lithographic process)已經來到了奈米(nano)級的45nm、32nm的極限或甚至更小，但為了在有限的晶片面積下積集更大量的積集電路(Integrated Circuit)，促成了三維的晶片堆疊技術的蓬勃發展。
請參照第一圖，其為現有三維晶片堆疊技術的示意圖。在第一圖中，多片核心晶片101a、101b~101n通過接觸11及貫穿連接元件12而彼此電連接，各核心晶片101a、101b~101n可再通過金屬連接30而與電路晶片100電連接，以傳輸或接收控制訊號等，而電路晶片100再通過外部終端103而與其它外部電路電連接，在第一圖中的多片核心晶片101a、101b~101n是經由接觸11而垂直地堆疊，其中接觸11是通過貫穿連接元件12而與各核心晶片101a、101b~101n電連接；以上為現有的三維晶片的堆疊架構，關於現有晶片堆疊技術的資訊可參閱美國專利申請案第US2007/0132085A1號。
但令人遺憾的是，現今半導體工藝邁向微型化，前述的堆疊技術會造成以下的缺失，隨著臨界尺寸(critical dimension)的縮小，接觸11與貫穿連接元件12的尺寸也將隨之收縮到非常微小的奈米級尺寸，此時，只要各核心晶片101a、101b~101n彼此之間的對準稍有偏移，或在晶片的形成過程中，貫穿連接元件12的位置稍有誤差，或者在堆疊的過程中，接觸11的位置稍有錯位等等狀況，都將使得接觸11無法準確地與貫穿連接元件12電連接，導致堆疊後的三維晶片無法正常工作而成為瑕疵品。
職是之故，申請人鑑於習知技術中所產生之缺失，經過悉心試驗與研究，並一本鍥而不捨之精神，終構思出本案「電性通透連接及其形成方法」，能夠克服上述缺點，以下為本案之簡要說明。
鑑於習知技術中存在的缺失，本發明藉由在半導體裝置，如晶圓(wafer)、晶片(chip)或晶粒(die)中形成多個上窄下寬的瓶狀(bottle)的基板貫穿通道(through substrate via，TSV)結構，並在TSV中填入導電材料而形成電性通透連接(conductive through connection)，以晶片為例，當擬堆疊多片晶片時，各晶片之間即可通過形成於TSV中的電性通透連接而彼此電連接以相互傳遞電子訊號，由於本發明之電性通透連接其一端之寬度或直徑小於另一端之寬度或直徑，因此各晶片在堆疊時可容忍較大的對準誤差，藉此能夠克服微型晶片在堆疊時需精密對準或難以精確對準的問題，特別是可克服奈米級晶片在堆疊時的精確對準的問題。值得注意的是，本發明提出的電性通透連接還可穿過銲墊(bond pad)而設置。
根據本發明的第一構想，提出一種形成電性通透連接的方法，用於在一半導體裝置上形成一電性通透連接，該半導體裝置具有一元件層、一介電層及一金屬層，其中該介電層位於該元件層上及該金屬層位於該介電層上，該方法包括步驟：(a)於該半導體裝置上形成一第一溝槽，該第一溝槽自該金屬層延伸入該元件層；(b)在該第一溝槽之下方形成與該第一溝槽相連通之一第二溝槽，其中該第二溝槽之寬度或直徑大於該第一溝槽之寬度或直徑；(c)在位於該元件層中之該第一溝槽及該第二溝槽之側壁上形成一第二介電層；(d)填充一導電材料於該第一溝槽及該第二溝槽中；以及(e)去除該元件層的一部份以露出該導電材料。
較佳地，本發明所提供形成電性通透連接的方法，其中該步驟(a)和該步驟(b)之間更包括下列步驟：(a1)於該第一溝槽之側壁上形成一保護層。
較佳地，本發明所提供形成電性通透連接的方法，其中該步驟(b)和該步驟(c)之間更包括下列步驟：(b1)去除該保護層。
較佳地，本發明所提供形成電性通透連接的方法，其中該步驟(c)和該步驟(d)之間更包括下列步驟：(c1)形成一晶種層於該第一溝槽及該第二介電層上。
較佳地，本發明所提供形成電性通透連接的方法，其中該第二溝槽係透過該保護層蝕刻該第一溝槽之下方而形成。
較佳地，本發明所提供形成電性通透連接的方法，其中該第一溝槽係透過一非等向性蝕刻而形成。
較佳地，本發明所提供形成電性通透連接的方法，其中該第二溝槽係透過一等向性蝕刻而形成。
較佳地，本發明所提供形成電性通透連接的方法，其中該元件層的一部份係透過一化學機械平坦化(CMP)製程而去除。
較佳地，本發明所提供形成電性通透連接的方法，其中該導電材料係透過一物理氣相沉積(PVD)製程或一化學氣相沉積(CVD)製程而填充於該第一溝槽及該第二溝槽。
較佳地，本發明所提供形成電性通透連接的方法，其中該導電材料為一鎢(W)金屬、一多晶矽(poly-silicon)或一銅(Cu)金屬材料。
較佳地，本發明所提供形成電性通透連接的方法，其中該保護層為一氧化鋁(Al2 O3 )或一絕緣介電層(SiO2 、Si3 N4 或SiO2 /Si3 N4 之複合層)。
較佳地，本發明所提供形成電性通透連接的方法，其中該晶種層(seed layer)為一氮化鉭(TaN)層或一氮化鈦(TiN)層。
較佳地，本發明所提供形成電性通透連接的方法，其中該半導體裝置為一晶圓、一晶片或一晶粒。
較佳地，本發明所提供形成電性通透連接的方法，其中該半導體裝置中積集有一邏輯電路、一記憶電路或一類比電路。
較佳地，本發明所提供形成電性通透連接的方法，其中該金屬層為一銲墊或一金屬線路。
根據本發明的第二構想，提出一種形成電性通透連接的方法，用於在一半導體裝置上形成一電性通透連接，該半導體裝置具有一本體層以及一金屬層，其中該金屬層位於該本體層上，該方法包括步驟：(a)貫穿該半導體裝置以及該金屬層而形成一通道，該通道的一端之寬度或直徑大於另一端之寬度或直徑；(b)於位於該本體層中的該通道之側壁上形成一第二介電層；以及(c)於該通道中填入一導電材料而於該通道中形成一電性通透連接。
根據本發明的第三構想，提出一種電性通透連接，其設置於一半導體裝置上，該半導體裝置具有一本體層以及一金屬層，其中該金屬層位於該本體層上，其包括：一導電本體，係貫穿該金屬層以及該本體層，該導電本體的一端之寬度或直徑大於另一端之寬度或直徑。
根據本發明的第四構想，提出一種半導體裝置，其具有一本體層以及一金屬層，其中該金屬層位於該本體層上，其包括：一電性通透連接，係貫穿該金屬層以及該本體層，該電性通透連接的一端之寬度或直徑大於另一端之寬度或直徑。
較佳地，本發明所提供的半導體裝置為一晶圓、一晶片或一晶粒。
本案將可由以下的實施例說明而得到充分瞭解，使得熟習本技藝之人士可以據以完成之，然本案之實施並非可由下列實施案例而被限制其實施型態。其中相同的標號始終代表相同的組件。
以下利用第二圖(a)~(l)來說明本發明之電性通透連接之形成方法的第一實施例。
首先請參照第二圖(a)，首先提供半導體裝置，此半導體裝置可為晶圓、晶片或晶粒，於此實施例中係以晶圓20為例作為半導體裝置，且此晶圓20可為各式邏輯晶片、各式記憶晶片或各式類比晶片，例如Flash晶片或DRAM晶片等，晶圓20上包括了元件層21、介電層22及金屬層23，其排列順序由下至上依序為元件層21、介電層22及金屬層23，而元件層21以及介電層22則構成了本體層，其中元件層21的材料主要為半導體材料如矽，其中積集有積集電路，包括了各式主被動元件、記憶或邏輯胞元(cell)、胞元陣列(array)、多重內連線結構等各種組成積集電路所需的電子元件；而金屬層23為設置於晶圓20表面的銲墊，或是其他設置在晶圓表面用於電性連接的金屬線路；元件層21與金屬層23之間設有介電層22，而元件層21與介電層22構成了本體層。
接著請參照第二圖(b)，在金屬層23上覆蓋一層光罩層24，光罩層24可為正、負光阻或其他半導體製程上常用的光阻材料，或為事先預製的硬式光罩，如圖所示，光罩層24上具有多個溝槽圖案25。
請繼續參照第二圖(c)，將光罩層24上的溝槽圖案25轉移(圖案化)到光罩層24上，於此實施例中是以非等向性蝕刻的方式去除未受到光罩層24所覆蓋的金屬層23、介電層22及元件層21，而在晶圓20上形 成第一溝槽26，如圖所示，第一溝槽26係延伸入元件層21但尚未貫穿元件層21或晶圓20乾蝕刻。待蝕刻完畢後，去除覆蓋於金屬層23上的光罩層24，如第二圖(d)所示。
請繼續參閱第二圖(e)，在第一溝槽26的側壁上形成保護層27，於此實施例中可採用如原子層沉積(ALD)法或化學氣相沉積(CVD)製程在第一溝槽26的側壁上沉積一層氧化鋁(Al2 O3 )或絕緣介電層，如氧化矽(SiO2 )、氮化矽(Si3 N4 )或氧化矽與氮化矽(SiO2 /Si3 N4 )之複合層，以作為保護層27。請繼續參閱第二圖(f)，以濕蝕刻或化學乾蝕刻向下去除第一溝槽26底部處未受到保護層27覆蓋的元件層21，以在第一溝槽26的底部下方形成第二溝槽28。請繼續參閱第二圖(g)，再以等向性蝕刻去除第二溝槽28側壁及底部處的元件層21以擴大第二溝槽28，使得第二溝槽28的寬度或直徑大於第一溝槽26的寬度或直徑。此處，第一溝槽26或第二溝槽28較佳可為矩形或是圓形，然本案第一溝槽26或第二溝槽28並非因此而被限制其實施型態，本實施例中所附之圖式，所顯示者係僅為圓形之圖式。
請繼續參閱第二圖(h)，當第二溝槽28形成之後，去除第一溝槽26的側壁上的保護層27，而形成如圖所示的通道29，但目前此通道29尚未貫穿晶圓20，此通道29主要包括了第一溝槽26及第二溝槽28兩個部分，至此已在晶圓20上形成了一個上窄下寬，有如瓶狀的通道29。值得注意的是，上述第一溝槽26、第二溝槽28或通道29的形成，非僅限於以上所述的方法，其他半導體產業習用的溝槽或通道形成方法均可應用至本發明中用以形成瓶狀的通道29。
請繼續參閱第二圖(i)，接著在位於元件層21中的第一溝槽26及第二溝槽28的表面上形成第二介電層210，於此實施例中可採用如物理氣相沉積(PVD)或CVD製程、ALD製程或其他沉積製程，在位於元件層 21中的第一溝槽26及第二溝槽28的表面上沉積一層氧化物或其他介電材料以作為第二介電層210。
請繼續參閱第二圖(j)，接著在包括第一溝槽26及第二溝槽28的通道29中填入導電材料211，於此實施例中可選擇以PVD或CVD製程，將諸如鎢(W)金屬或多晶矽(poly-silicon)等材料一次地或分多次地填充於通道29中，基本上所填入的導電材料211非僅限於以上所述的材料，隨著半導體製程的不斷改進，適用的導電材料211亦將隨著製程的改進而不斷的改變，其他在現有製程或未來製程當中可適用的導電材料均可被本發明所使用而填入通道29當中。
請繼續參閱第二圖(k)，接著將晶圓20的背面(back side)B以化學機械平坦化(CMP)製程或其他研磨製程，去除部份元件層21上的矽材料或矽基板，直到至少使第二溝槽28中的導電材料211露出為止，如圖所示，至此通道29已貫穿晶圓20而成為TSV，而填充於通道29中的導電材料211則形成了本發明所提出的電性通透連接。請繼續參閱第二圖(l)，接著繼續對金屬層23進行曝光與顯影，以形成銲墊213，如圖所示。
值得注意的是，在上述的第一實施例中，也可以選擇直接對第一溝槽26進行深蝕刻，形成一個深度略相等於上述第一溝槽26以及第二溝槽28之總深度的溝槽，然後在位於金屬層23以及介電層22中的第一溝槽26的側壁上形成形成保護層27，然後再以等向性蝕刻擴大第一溝槽26下半部未受到保護層27所覆蓋的溝槽而形成第二溝槽28。
以下利用第三圖(a)~(d)來說明本發明之電性通透連接之形成方法的第二實施例。
請參閱第三圖(a)，接續第二圖(i)的步驟，由於填入通道29中的導電材料211並非僅限於鎢金屬或多晶矽等材料，還可填入如銅(Cu)材料，但須先在第一溝槽26以及第二介電層210的表面上形成銅的晶種 層(seed layer)212，如圖所示，先在通道29之側壁沉積晶種層212，於此實施例中是選擇以氮化鉭(TaN)或氮化鈦(TiN)作為晶種層212而沉積在通道29的表面。請繼續參閱第三圖(b)，接著選擇以PVD、CVD製程或電鍍的方式，一次或分多次地將導電材料211也就是銅填充於通道29中的晶種層212上，而在通道29中形成由銅所填充的電性通透連接。請繼續參閱第三圖(c)，接著將晶圓20的背面B以CMP或其他研磨製程，去除部份元件層21上的矽材料或矽基板，直至第二溝槽28中的導電材料211露出為止，如圖所示，至此通道29已貫穿晶圓20而成為TSV，而填充於通道29中的導電材料211則形成了本發明所提出的電性通透連接。請繼續參閱第三圖(d)，接著繼續對金屬層23進行曝光與顯影，以形成銲墊213，如圖所示。
以下利用第四圖(a)~(f)來說明本發明之電性通透連接之形成方法的第三實施例。
請參閱第四圖(a)，接續第二圖(h)的步驟，在第一溝槽26及第二溝槽28之表面，形成第二介電層210，於此實施例中可採用如PVD、CVD製程、ALD製程或其他沉積製程，如圖所示，在位於元件層21中的第一溝槽26及第二溝槽28的表面上沉積一層氧化物或其他介電材料以作為第二介電層210。值得注意的是，第四圖(a)中所揭示的第二介電層210是覆蓋於第一溝槽26中的所有側壁，但在第二圖(i)中的第二介電層210，是覆蓋位於元件層21中的第一溝槽26及第二溝槽28的表面。
請繼續參閱第四圖(b)，於通道29中填入鎢金屬或多晶矽等導電材料211，於此實施例中選擇以PVD或CVD製程，將諸如鎢金屬或多晶矽等材料一次或分多次地填充於通道29中。
請繼續參閱第四圖(c)，但由於導電材料211與金屬層23之間隔有一層第二介電層210，因此導電材料211與金屬層23之間無法電連接， 因此須以回蝕的方式除去金屬層23中的導電材料211與第二介電層210而形成凹槽42，如圖所示，於此實施例中的回蝕可採用非等向性蝕刻。請繼續參閱第四圖(d)，接者在凹槽42中重新回填金屬，以使得導電材料211可與金屬層23之間電連接，於此實施例中的回填可採用PVD或CVD製程或其他沉積製程，將鎢金屬或鋁銅(Al-Cu)沉積在凹槽42中而形成回填41，導電材料211可與金屬層23之間可通過回填41而電連接。
請繼續參閱第四圖(e)，接著將晶圓20的背面B以CMP或其他研磨製程，去除部份元件層21上的矽材料或矽基板，直至通道29中的導電材料211露出為止，如圖所示，至此通道29已貫穿晶圓20而成為TSV，而填充於通道29中的導電材料211則形成了本發明所提出的電性通透連接。請繼續參閱第四圖(f)，接著繼續對金屬層23進行曝光、顯影、與蝕刻，以形成銲墊213，如圖所示。
以下利用第五圖(a)~(g)來說明本發明之電性通透連接之形成方法的第四實施例。
請參閱第五圖(a)，接續第二圖(h)的步驟，在第一溝槽26及第二溝槽28之表面，形成第二介電層210，於此實施例中可採用如PVD、CVD製程、ALD製程或其他沉積製程，如圖所示，在位於元件層21中的第一溝槽26及第二溝槽28的表面上沉積一層氧化物或其他介電材料以作為第二介電層210。
請繼續參閱第五圖(b)，由於填入通道29中的導電材料211並非僅限於鎢金屬或多晶矽等材料，還可填入如銅材料，但須先在通道29的表面上形成銅的晶種層212，如圖所示，先在第二介電層210的表面上沉積晶種層212，於此實施例中是選擇以氮化鉭或氮化鈦作為晶種層212而沉積在通道29的表面。
請繼續參閱第五圖(c)，接著選擇以PVD、CVD製程或電鍍的方式， 一次或分多次地將導電材料211也就是銅填充於通道29中的晶種層212上，如圖所示。
請繼續參閱第五圖(d)，但由於導電材料211與金屬層23之間隔有一層第二介電層210，因此導電材料211與金屬層23之間無法電連接，因此須以回蝕的方式除去金屬層23中的導電材料211與第二介電層210而形成凹槽52如圖所示，於此實施例中的回蝕可採用非等向性蝕刻。
請繼續參閱第五圖(e)，接者在凹槽52中重新回填金屬，以使得導電材料211可與金屬層23之間電連接，於此實施例中的回填可採用PVD或CVD製程或其他沉積製程，將鎢金屬或鋁銅沉積在凹槽42中而形成回填51，導電材料211可與金屬層23之間可通過回填51而電連接。
請繼續參閱第五圖(f)，接著將晶圓20的背面B以CMP或其他研磨製程，去除部份元件層21上的矽材料或矽基板，直至通道29中的導電材料211露出為止，如圖所示，至此通道29已貫穿晶圓20而成為TSV，而填充於通道29中的導電材料211則形成了本發明所提出的電性通透連接。請繼續參閱第五圖(g)，接著繼續對金屬層23進行曝光、顯影與蝕刻以形成銲墊213，如圖所示。
以上本發明提出之電性通透連接之形成方法，其具體實施流程圖請參閱第六圖，第六圖中包括了步驟(51)於半導體裝置上形成第一溝槽，第一溝槽自金屬層延伸入元件層；(52)在第一溝槽之下方形成第二溝槽，其中第二溝槽之寬度或直徑大於第一溝槽之寬度或直徑；(53)在位於元件層中之第一溝槽及第二溝槽之側壁上形成第二介電層；(54)填充導電材料於第一溝槽及第二溝槽中；以及(55)自半導體裝置的背面去除元件層的一部份以露出導電材料。
實施以上所述的方法即可在晶圓、晶片或晶粒等的半導體裝置中形成一個電性通透連接的結構，此電性通透連接直接貫穿半導體裝置，且 其一端之寬度或直徑大於另一端之寬度或直徑，其外觀約略近似瓶狀，這個電性通透連接的結構可用來堆疊半導體裝置而組成三維堆疊式半導體裝置。
以第一實施例中所形成的形成電性通透連接結構為例來說明如何利用本發明之電性通透連接來進行半導體裝置的堆疊。
以下以第七圖來說明設置有本發明電性通透連接的半導體裝置其堆疊架構的第五實施例。請參閱第七圖，第七圖中的多個晶圓20分別具有正面(front side)F與背面B，電性通透連接211係貫穿各晶圓20上的正面F與背面B，電性通透連接211在正面F上露出的部分為支撐端211F而在背面B上露出的部分為接觸端211B，以各晶圓20上的電性通透連接211為基準將多個晶圓20彼此對齊，再以金屬黏著劑(metal glue)71將電性通透連接的支撐端211F與接觸端211B黏著，再於晶圓20與晶圓20之間形成填充層(interposer layer)72，如此即完成三維晶片的堆疊。
以下以第八圖來說明設置有本發明電性通透連接的半導體裝置其堆疊架構的第六實施例。請參閱第八圖，第八圖中的多個晶圓20分別具有正面F與背面B，以每一晶圓20上的電性通透連接211為基準將多個晶圓20彼此對齊，再以背對面(back to front)的架構將多個晶圓20彼此垂直堆疊，在每一晶圓20的中間設置接觸81，其可為錫球(Sn ball)或其他電導體，在本案的第三以及四實施例中，回填41以及51可為鋁銅，鋁銅可與錫之間產生非常好的接合效果，以金屬黏著劑71將電性通透連接的支撐端211F與接觸端211B與錫球黏著，再於晶圓20與晶圓20之間形成填充層72，如此即可完成三維晶片的堆疊。上述的堆疊架構可以視晶片設計的需要而重複地將多個晶片垂直堆疊，而形成一個堆疊式半導體晶片。
經由第七圖及第八圖對晶片堆疊架構的說明中可發現，本發明藉由形成具有瓶頸(bottle neck)狀或瓶狀的矽穿孔通道29，同時在矽穿孔通道29中填入導電材料而形成電性通透連接211，通常矽穿孔通道29的深度約介於5~10μm之間，其寬度或直徑約小於0.5μm，當晶圓20採用背對面的架構堆疊時，由於位於面的電性通透連接其支撐端211F的寬度或直徑小於位於背的電性通透連接的接觸端211B的寬度或直徑，因此當晶片堆疊時可容忍較大的對準誤差，也就是晶圓20彼此間可能的對準誤差可以被電性通透連接的接觸端211B所吸收，藉此可克服微型晶片在堆疊時難以精確對準的問題，特別是可克服奈米級晶片在堆疊時難以精確對準的問題。值得注意的是，本發明的實施亦可應用至晶圓或晶粒的堆疊，本實施例中採用晶片為例說明，但本發明之實施非僅限於晶片的堆疊。
值得注意的是，以上所述的堆疊架構並非僅限於晶圓20對晶圓20的堆疊，還包括了晶圓對晶片、晶圓對晶粒、晶片對晶片、晶片對晶粒以及晶粒對晶粒等的堆疊，且以上所述的堆疊架構也不限於兩層，可為多層堆疊，也就是上述的堆疊架構可為選自多個晶圓、多個晶片、多個晶粒或其組合的堆疊。
再者在半導體裝置上佈設本發明的電性通透連接時，以晶片為例，其可佈設在晶片上的適當處，數量不限，或亦可選擇使TSV通過位於晶片表面的銲墊而貫穿晶片，然後再於TSV中形成電性通透連接，此電性通透連接再與銲墊電連接，晶片上通常會設有多個銲墊，但實施時並不需要在每個銲墊下方都設置一個電性通透連接，工程師可依實際狀況或視晶片堆疊的方式來決定每一晶片上電性通透連接設置的數量。
總結而言，本案實為一難得一見，值得珍惜的難得發明，惟以上所述者，僅為本發明之最佳實施例而已，當不能以之限定本發明所實施之 範圍。即大凡依本發明申請專利範圍所作之均等變化與修飾，皆應仍屬於本發明專利涵蓋之範圍內，謹請 貴審查委員明鑑，並祈惠准，是所至禱。
11‧‧‧接觸
12‧‧‧貫穿連接元件
30‧‧‧金屬連接
100‧‧‧電路晶片
101a、101b~101n‧‧‧核心晶片
103‧‧‧外部終端
20‧‧‧晶圓
21‧‧‧元件層
22‧‧‧介電層
23‧‧‧金屬層
24‧‧‧光罩層
25‧‧‧溝槽圖案
26‧‧‧第一溝槽
27‧‧‧保護層
28‧‧‧第二溝槽
29‧‧‧通道
210‧‧‧第二介電層
211‧‧‧導電材料
212‧‧‧晶種層
213‧‧‧銲墊
41‧‧‧回填
42‧‧‧凹槽
51‧‧‧回填
52‧‧‧凹槽
51‧‧‧於該半導體裝置上形成一第一溝槽，該第一溝槽自該金屬層延伸入該元件層
52‧‧‧在該第一溝槽之下方形成一第二溝槽，其中該第二溝槽之寬度或直徑大於該第一溝槽之寬度或直徑
53‧‧‧在位於該元件層中之該第一溝槽及該第二溝槽之側壁上形成一第二介電層
54‧‧‧填充一導電材料於該第一溝槽及該第二溝槽中
55‧‧‧去除該元件層以露出該導電材料
211F‧‧‧支撐端
211B‧‧‧接觸端
F‧‧‧正面
B‧‧‧背面
71‧‧‧金屬黏著劑
72‧‧‧填充層
81‧‧‧接觸
第一圖 係現有三維晶片堆疊技術的示意圖；第二圖(a)~(l) 係分別為本發明之電性通透連接之形成方法的第一實施例的示意圖；第三圖(a)~(d) 係分別為本發明之電性通透連接之形成方法的第二實施例的示意圖；第四圖(a)~(f) 係分別為本發明之電性通透連接之形成方法的第三實施例的示意圖；第五圖(a)及(g) 係分別為本發明之電性通透連接之形成方法的第四實施例的示意圖；第六圖 係為本發明之電性通透連接之形成方法的實施流程圖；第七圖 係為設有本發明電性通透連接的晶片其堆疊架構的第五實施例示意圖；以及第八圖 係為設有本發明電性通透連接的晶片其堆疊架構的第六實施例示意圖。
20．．．晶片
211．．．電性通透連接
211F．．．支撐端
211B．．．接觸端
F．．．面
B．．．背
71．．．金屬黏著劑
72．．．填充層
81．．．接觸

Claims (16)

  1. 一種形成電性通透連接的方法，用於在一半導體裝置上形成一電性通透連接，該半導體裝置具有一元件層、一介電層及一金屬層，其中該介電層位於該元件層上及該金屬層位於該介電層上，該方法包括步驟：(a)於該半導體裝置上形成一第一溝槽，該第一溝槽自該金屬層延伸入該元件層；(b)在該第一溝槽之下方形成與該第一溝槽相連通之一第二溝槽，其中該第二溝槽之寬度或直徑大於該第一溝槽之寬度或直徑；(c)在位於該元件層中之該第一溝槽及該第二溝槽之側壁上形成一第二介電層；(d)填充一導電材料於該第一溝槽及該第二溝槽中；以及(e)去除該元件層的一部份以露出該導電材料。
  2. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該步驟(a)和該步驟(b)之間更包括下列步驟：(a1)於該第一溝槽之側壁上形成一保護層。
  3. 如申請專利範圍第2項所述形成電性通透連接的方法，其中該步驟(b)和該步驟(c)之間更包括下列步驟：(b1)去除該保護層。
  4. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該步驟(c)和該步驟(d)之間更包括下列步驟：(c1)形成一晶種層於該第一溝槽及該第二介電層上。
  5. 如申請專利範圍第2項所述形成電性通透連接的方法，其中該第二溝槽係透過該保護層蝕刻該第一溝槽之下方而形成。
  6. 如申請專利範圍第1、2、4或5項所述的方法，其中該第一溝槽係透過一非等向性蝕刻而形成。
  7. 如申請專利範圍第1或5項所述的方法，其中該第二溝槽係透過一等向性蝕刻而形成。
  8. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該元件層的一部份係透過一化學機械平坦化(CMP)製程而去除。
  9. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該導電材料係透過一物理氣相沉積(PVD)製程或一化學氣相沉積(CVD)製程而填充於該第一溝槽及該第二溝槽。
  10. 如申請專利範圍第1或9項所述形成電性通透連接的方法，其中該導電材料為一鎢(W)金屬、一多晶矽(poly-silicon)或一銅(Cu)金屬材料。
  11. 如申請專利範圍第2或3項所述形成電性通透連接的方法，其中該保護層為一氧化鋁(Al2 O3 )層或一絕緣介電層。
  12. 如申請專利範圍第4項所述形成電性通透連接的方法，其中該晶種層(seed layer)為一氮化鉭(TaN)層或一氮化鈦(TiN)層。
  13. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該半導體裝置為一晶圓、一晶片或一晶粒。
  14. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該半導體裝置中積集有一邏輯電路、一記憶電路或一類比電路。
  15. 如申請專利範圍第1項所述形成電性通透連接的方法，其中該金屬層為一銲墊或一金屬線路。
  16. 一種形成電性通透連接的方法，用於在一半導體裝置上形成一電性通透連接，該半導體裝置具有一本體層以及一金屬層，其中該金屬層位於該本體層上，該方法包括步驟：(a)於該半導體裝置表面形成一溝槽，並於該溝槽內側壁形成保護層，繼續於該溝槽底部蝕刻，以形成一通道穿越該半導體裝置及該金屬層，該通道的一端之寬度或直徑大於另一端之寬度或直徑； (b)於位於該本體層中的該通道之側壁上形成一第二介電層；以及(c)於該通道中填入一導電材料而於該通道中形成一電性通透連接。
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