CN112599474B - 闪存器件制作方法、闪存器件及电子设备 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
本申请公开了一种闪存器件制作方法、闪存器件及电子设备，该方法包括：提供一基板，基板包括第一介质层、第一导接体和第二导接体，第一导接体和第二导接体均设于第一介质层中，且第一导接体的第一端部显露于第一介质层的第一侧，第二导接体的第一端部显露于第一介质层的第二侧，第一导接体的第二端部与第二导接体的第二端部电连接；在第二导接体的第一端部形成字线层，且字线层的第三端部与第二导接体的第一端部接触连接，第二导接体的第一端部的宽度小于或等于字线层的第四端部的宽度；在第二侧形成包裹字线层的第二介质层，得到闪存器件；第二介质层背离第一介质层的一侧显露有字线层的第四端部的端面。这样可以提高闪存器件的可靠度。
Description
技术领域
本申请属于通信技术领域，具体涉及一种闪存器件制作方法、闪存器件及电子设备。
背景技术
在闪存器件的制作工艺中，字线具有最小的特征尺寸，且字线的特征尺寸与导电沟道孔的大小一同决定了闪存器件的存储区域的存储密度；其中，字线一般通过沟道接触孔和后段金属第一接触孔连接至导电沟道孔。然而在实际制作过程中，由于工艺制程中存在的对位误差，会使得相邻字线间的最小距离不可控，且当后段金属第一接触孔的尺寸稍大时，还会进一步降低相邻字线间的最小距离，从而使得闪存器件容易出现介质击穿、漏电流等现象，降低了闪存器件的可靠度。
发明内容
本申请旨在提供一种闪存器件制作方法、闪存器件及电子设备，至少解决现有的闪存器件存在的可靠度差的问题。
为了解决上述技术问题，本申请是这样实现的：
第一方面，本申请实施例提出了一种闪存器件制作方法，包括：
提供一基板，所述基板包括第一介质层、第一导接体和第二导接体，所述第一导接体和所述第二导接体均设于所述第一介质层中，且所述第一导接体的第一端部显露于所述第一介质层的第一侧，所述第二导接体的第一端部显露于所述第一介质层的第二侧，所述第一导接体的第二端部与所述第二导接体的第二端部电连接，所述第一侧和所述第二侧为所述第一介质层的两相背侧；
在所述第二导接体的第一端部形成字线层，且所述字线层的第三端部与所述第二导接体的第一端部接触连接，其中，所述第二导接体的第一端部的宽度小于或等于所述字线层的第三端部的宽度；
在所述第二侧形成包裹所述字线层的第二介质层，得到闪存器件；
其中，所述第二介质层背离所述第一介质层的一侧显露有所述字线层的第四端部的端面。
第二方面，本申请实施例提出了一种闪存器件，包括：第一介质层、第二介质层、第一导接体、字线层和第二导接体，所述第一介质层与所述第二介质层叠设置，所述第一导接体设于所述第一介质层中，所述字线层设于所述第二介质层中；
其中，所述第二导接体位于所述第一导接体与所述字线层之间，且所述第二导接体的第一端部与所述字线层电连接，所述第二导接体的第二端部与所述第一导接体电连接，所述第二导接体的第一端部的宽度小于或者等于所述字线层朝向所述第一介质层的第三端部的宽度。
第三方面，本申请实施例提出了一种电子设备，包括第二方面所述的闪存器件。
在本申请的实施例中，通过将第二导接体的第一端部的宽度设置为小于或等于字线层朝向第一介质层的第三端部的宽度，使得相邻的字线层的第三端部之间的间距可控，即可以调整其间距大小，进而降低字线层与第二导接体的对位误差带来的介质击穿及漏电流的风险，并提升闪存器件的可靠度。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本申请实施例的闪存器件制作方法的流程图；
图2是本申请实施例提供的闪存器件的结构示意图之一；
图3是本申请实施例提供的闪存器件的结构示意图之二；
图4是本申请实施例提供的闪存器件的结构示意图之三；
图5是本申请实施例提供的闪存器件的结构示意图之四；
图6是本申请实施例提供的闪存器件的结构示意图之五；
图7是本申请实施例提供的闪存器件的结构示意图之六；
图8是本申请实施例提供的闪存器件的结构示意图之七；
图9是本申请实施例提供的闪存器件的结构示意图之八；
图10是本申请实施例提供的闪存器件的结构示意图之九；
图11是本申请实施例提供的闪存器件的结构示意图之十。
附图标记：第一介质层10；蚀刻孔11；第一导接体20；第二导接体31；金属层32；导电层40；字线层41；第二介质层50；第三导接体60。
具体实施方式
下面将详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
如图1所示，本申请实施例提供一种闪存器件制作方法，包括以下步骤：
步骤101、提供一基板。
该步骤中，基板用于制作闪存器件。
如图2所示，基板包括第一介质层10、第一导接体20和第二导接体31，第一导接体20和第二导接体31均设于第一介质层10中，且第一导接体20的第一端部显露于第一介质层10的第一侧，第二导接体31的第一端部显露于第一介质层10的第二侧，第一导接体20的第二端部与第二导接体31的第二端部电连接，第一侧和第二侧为第一介质层10的两相背侧。
其中，第一介质层为绝缘材料制成，并具有绝缘特性。
在一种可选的实施例中，可以通过蚀刻的方法，在第一介质层上形成用于设置导电线路的沟槽或者蚀刻孔；然后，通过填充或者沉积的方式在沟槽或者蚀刻孔内形成第一导接体。如图3所示，第一介质层10设有第一导接体20，且第一导接体20的第一端部显露于第一介质层10的第一侧。其中，第一导接体可以是闪存器件的导电沟道孔。
示例性地，如图2所示，可以通过化学气相沉积或物理气相沉积或电镀的方式在第一介质层10上的第二侧的蚀刻孔11中形成第二导接体31，且形成的第二导接体31与第一导接体20电连接。
示例性地，如图4所示，可以通过干法蚀刻的方式，对第一介质层10进行蚀刻，以在第一介质层10的第二侧形成蚀刻孔11。
其中，在对第一介质层进行蚀刻之前，可以通过光刻形成掩模，以便在第一介质层上形成尺寸合适的蚀刻孔，提升蚀刻孔的蚀刻精度。进一步的，在利用干法蚀刻对第一介质层进行蚀刻的过程中，还可以选择适当的蚀刻选择比条件，以提高蚀刻孔的蚀刻精度，并达到提高闪存器件的制作精度。
需要理解的是，在通过化学气相沉积或物理气相沉积或电镀的方式在蚀刻孔中形成第二导接体的过程中，还可以形成如图5所示的金属层32，金属层32覆盖于第一介质层10的第二侧；针对覆盖在第一介质层10的第二侧的金属层32，可以通过化学机械抛光的方式去除，以形成如图2所示的独立的第二导接体31，其中，第二导接体31与第一导接体20电连接。
步骤102、在所述第二导接体的第一端部形成字线层，且所述字线层的第三端部与所述第二导接体的第一端部接触连接。
该步骤中，第二导接体的第一端部的宽度小于或等于字线层的第三端部的宽度。
可以理解的，第二导接体和字线层依次叠置，且两个端面接触。则字线层的第三端部为朝向第一介质层的端部，字线层的第四端部为背离第一介质层的端部。
这样通过将第二导接体的第一端部的宽度设置为小于或等于字线层朝向第一介质层的第三端部的宽度，使得相邻的字线层的第三端部之间的间距可控，即可以调整其间距大小，进而降低字线层与第二导接体的对位误差带来的介质击穿及漏电流的风险。
步骤103、在所述第二侧形成包裹所述字线层的第二介质层，得到闪存器件。
该步骤中，第二介质层的背离第一介质层的一侧显露有字线层的第四端部的端面，以便闪存器件的字线层与其他功能器件进行电连接。
其中，第二介质层可以其他材料特性的介质层，即第一介质层与第二介质层为不同材料特性的介质层，这样通过增加介质层的选择性，可以提升闪存器件的可靠度。
本申请实施方式中，通过将第二导接体的第一端部的宽度设置为小于或等于字线层朝向第一介质层的第三端部的宽度，使得相邻的字线层的第三端部之间的间距可控，即可以调整其间距大小，进而降低字线层与第二导接体的对位误差带来的介质击穿及漏电流的风险；而且，通过增加介质层的选择性，还可以进一步提升闪存器件的可靠度。
可选地，所述在所述第二导接体的第一端部形成字线层，包括：
在所述第一介质层的第二侧形成导电层；
对所述导电层进行蚀刻处理，在所述第二导接体的第一端部形成字线层。
本实施方式中，在形成字线层的过程中，可以先在第二侧形成导电层，然后对导电层进行蚀刻处理，以在第二导接体的第一端部形成字线层。
其中，可以先通过化学气相沉积或物理气相沉积或电镀的方式在第二侧形成得到如图6所示的导电层40；然后通过干法蚀刻或者湿法蚀刻的方式，形成如图7所示的与第二导接体31电连接的字线层41。
其中，在一种可选的实施方式中，所述对所述导电层进行蚀刻处理，在所述第二导接体的第一端部形成字线层，包括：
对所述导电层进行过蚀刻处理，以对部分所述第二导接体以及部分所述第一介质层进行蚀刻；
在所述第二导接体的第一端部形成字线层，且所述第二导接体的第一端部的宽度小于或等于所述字线层的第三端部的宽度；
其中，所述字线层的第三端部朝向所述第一介质层。
可以理解的，在这种情况下，所述第二介质层包裹部分所述第二导接体。
需要理解的是，在本实施方式中，可以对导电层40进行过蚀刻处理，该刻蚀方法不同于步骤102中对第一介质层的蚀刻。其对导电层40的蚀刻直接作用在导电层40上，并对导电层40有一定的过蚀刻量，导电层40本身可以作为下层材料的掩模，而超出导电层40部分的材料则会被蚀刻掉，并形成如图7所示与第二导接体31电连接的字线层41，即经过过刻蚀之后，第二导接体31也至少部分显露，从而保证第二导接体31的第一端部的宽度一定小于等于字线层41的第三端部的宽度。
除此之外，在这种实施方式下，沉积第二介质层50之后，第二介质层处理包裹字线层41之外，还会包裹部分所述第二导接体，如图9所示。
如图8所示，第二导接体31的第一端部的宽度D1小于或者等于字线层41的朝向第一介质层10的宽度D2，即通过将D1设置为小于或者等于D2的值，使得相邻的字线层的第三端部之间的间距可控，即可以调整其间距大小，从而达到降低字线层41与第二导接体31的对位误差带来的介质击穿及漏电流的风险的目的。
可选地，所述在所述第二侧形成包裹所述字线层的第二介质层，得到闪存器件，包括：
在所述第二侧沉积得到第二介质层，所述第二介质层包裹所述字线层；
对所述第二介质层进行打磨处理，以在所述第二介质层的背离所述第一介质层的一侧显露所述字线层第四端部的端面，并得到闪存器件。
其中，可以采用化学机械抛光的方式对多余第二介质层进行打磨处理，以提高打磨效率及打磨精度。
另外，在第二介质层形成的过程中，可以根据工艺需求采取不同的沉积方式，包括但不限于原子层沉积、介质旋涂等方式。
本实施方式中，可以通过采取打磨处理的方式，以将字线层显露于第二介质层的背离第一介质层的一侧，以便闪存器件的字线层与其他功能器件进行电连接。
而且，第二介质层可以是与第一介质层不同材料特性的介质，以满足闪存器件的产品要求。比如，可以选择不同介电常数的材料以增加或者减小耦合特性等，且不同击穿特性的材料，还可以提高闪存器件的可靠度。
其中，可以先形成如图9所示的第二介质层50；然后对多余的第二介质层进行打磨处理，以形成如图10所示的闪存器件。如图10所示，字线层41显露于第二介质层50的背离第一介质层10的一侧。
可选地，所述基板还包括设于所述第一介质层上的第三导接体，所述第三导接体的两端分别电连接所述第一导接体的第二端部与所述第二导接体的第二端部。
本实施方式中，可以在导电沟道孔与导电过孔之间设置第三导接体，以提升第二导接体与第一导接体之间电连接的稳定性。
其中，第三导接体可以是闪存器件的沟道接触孔。
如图11所示，第三导接体60位于第二导接体31和第一导接体20之间，且第三导接体60的两端电连接第二导接体31的第二端部与第一导接体20的第二端部。
如图10所示，本申请实施例提供一种闪存器件，包括：第一介质层10、第二介质层50、第一导接体20、字线层41和第二导接体31，第一介质层10与第二介质层50层叠设置，第一导接体20设于第一介质层10中，字线层41设于第二介质层50中；
其中，第二导接体31位于第一导接体20与字线层41之间，且第二导接体31的第一端部与字线层41电连接，第二导接体31的第二端部与第一导接体20电连接，第二导接体31的第一端部的宽度小于或者等于字线层41朝向第一介质层10的第三端部的宽度。
本实施方式中，通过将第二导接体31的第一端部的宽度设置小于或者等于字线层41的朝向第一介质层10的第三宽度，使得相邻的字线层的第三端部之间的间距可控，即可以调整其间距大小，进而可以降低字线层41与第二导接体31的对位误差带来的介质击穿及漏电流的风险。
其中，本实施方式中的闪存器件，可以采用图1所示的闪存器件制作方式制作而成。
可选地，第二导接体31的第一端部设于第二介质层50中，第二导接体31的第二端部设于第一介质层10中。
如图11所示，闪存器件还包括第三导接体60，第三导接体60位于第二导接体31和第一导接体20之间，且第三导接体60的两端电连接第二导接体31的第二端部与第一导接体20的第二端部。通过设置第三导接体60，可以提高第二导接体31和第一导接体20的电连接的稳定性。
本申请实施例还提供一种电子设备，包括上述闪存器件。
需要说明的是，上述闪存器件实施例的实现方式同样适应于该电子设备的实施例中，并能达到相同的技术效果，在此不再赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
Claims (8)
1.一种闪存器件制作方法，其特征在于，包括：
提供一基板，所述基板包括第一介质层、第一导接体和第二导接体，所述第一导接体和所述第二导接体均设于所述第一介质层中，且所述第一导接体的第一端部显露于所述第一介质层的第一侧，所述第二导接体的第一端部显露于所述第一介质层的第二侧，所述第一导接体的第二端部与所述第二导接体的第二端部电连接，所述第一侧和所述第二侧为所述第一介质层的两相背侧；
在所述第一介质层的第二侧形成导电层，对所述导电层进行过蚀刻处理，以对部分所述第二导接体以及部分所述第一介质层进行蚀刻，在所述第二导接体的第一端部形成字线层，所述第二导接体的第一端部的宽度小于或等于所述字线层的第三端部的宽度，且所述字线层的第三端部与所述第二导接体的第一端部接触连接，其中，所述字线层的第三端部朝向所述第一介质层；
在所述第二侧形成包裹所述字线层的第二介质层，得到闪存器件；
其中，所述第二介质层背离所述第一介质层的一侧显露有所述字线层的第四端部的端面。
2.根据权利要求1所述的方法，其特征在于，所述在所述第二侧形成包裹所述字线层的第二介质层，得到闪存器件，包括：
在所述第二侧沉积得到第二介质层，所述第二介质层包裹所述字线层；
对所述第二介质层进行打磨处理，以在所述第二介质层背离所述第一介质层的一侧显露所述字线层的第四端部的端面，并得到闪存器件。
3.根据权利要求1所述的方法，其特征在于，所述第二介质层包裹部分所述第二导接体。
4.根据权利要求1至3中任一项所述的方法，其特征在于，所述基板还包括设于所述第一介质层上的第三导接体，所述第三导接体的两端分别电连接所述第一导接体的第二端部与所述第二导接体的第二端部。
5.根据权利要求1至4中任一项所述的方法，其特征在于，所述第一介质层与所述第二介质层为不同材料特性的介质层。
6.一种闪存器件，由如权利要求1-5任一项所述的闪存器件制作方法制作而成，其特征在于，包括：第一介质层、第二介质层、第一导接体、字线层和第二导接体，所述第一介质层与所述第二介质层叠设置，所述第一导接体设于所述第一介质层中，所述字线层设于所述第二介质层中；
其中，所述第二导接体位于所述第一导接体与所述字线层之间，且所述第二导接体的第一端部与所述字线层电连接，所述第二导接体的第二端部与所述第一导接体电连接，所述第二导接体的第一端部的宽度小于或者等于所述字线层朝向所述第一介质层的第三端部的宽度。
7.根据权利要求6所述的闪存器件，其特征在于，所述第二导接体至少部分设于所述第二介质层中，所述第二导接体的第二端部设于所述第一介质层中。
8.一种电子设备，其特征在于，包括如权利要求6或7所述的闪存器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011516418.XA CN112599474B (zh) | 2020-12-21 | 2020-12-21 | 闪存器件制作方法、闪存器件及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011516418.XA CN112599474B (zh) | 2020-12-21 | 2020-12-21 | 闪存器件制作方法、闪存器件及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112599474A CN112599474A (zh) | 2021-04-02 |
| CN112599474B true CN112599474B (zh) | 2023-04-07 |
Family
ID=75200037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011516418.XA Active CN112599474B (zh) | 2020-12-21 | 2020-12-21 | 闪存器件制作方法、闪存器件及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112599474B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238970B1 (en) * | 1998-07-02 | 2001-05-29 | Samsung Electronics, Co., Ltd. | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812239B1 (ko) * | 2006-10-19 | 2008-03-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| TWI466258B (zh) * | 2009-04-10 | 2014-12-21 | Nanya Technology Corp | 電性通透連接及其形成方法 |
| KR20110101967A (ko) * | 2010-03-10 | 2011-09-16 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| US10741489B2 (en) * | 2011-09-19 | 2020-08-11 | Texas Instruments Incorporated | Rectangular via for ensuring via yield in the absence of via redundancy |
| US11139203B2 (en) * | 2018-10-22 | 2021-10-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using mask layers to facilitate the formation of self-aligned contacts and vias |
| US11380581B2 (en) * | 2018-11-09 | 2022-07-05 | Globalfoundries U.S. Inc. | Interconnect structures of semiconductor devices having a via structure through an upper conductive line |
| US11114444B2 (en) * | 2019-05-24 | 2021-09-07 | Nanya Technology Corporation | Semiconductor device with conductive cap layer over conductive plug and method for forming the same |
| CN112071803A (zh) * | 2020-09-17 | 2020-12-11 | 长江存储科技有限责任公司 | 一种半导体结构及其制造方法 |
-
2020
- 2020-12-21 CN CN202011516418.XA patent/CN112599474B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238970B1 (en) * | 1998-07-02 | 2001-05-29 | Samsung Electronics, Co., Ltd. | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern |
Also Published As
| Publication number | Publication date |
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| CN112599474A (zh) | 2021-04-02 |
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