TWI681550B - 立體記憶體元件及其製作方法 - Google Patents

Abstract

一種立體記憶體元件包含一基材、複數個導電層、複數個絕緣層、一記憶體層疊結構、一絕緣部、一第二孔洞以及一介電填充柱。該些導電層以及絕緣層彼此交錯堆疊位於基材上以形成一多層堆疊結構。多層堆疊結構具有複數第一孔洞沿第一方向排列，每一第一孔洞穿過該些導電層及絕緣層。記憶體層疊結構具有一第一串列部、一第二串列部以及一底串列部，底串列部連接於第一串列部以及第二串列部之間。絕緣部位於記憶體層疊結構之第一串列部、第二串列部以及底串列部之間。介電填充柱位於絕緣部上，且具有複數個側凸出件分別接觸該些個導電層。

Description

立體記憶體元件及其製作方法

本揭露內容是有關於一種記憶體元件及其製造方法，且特別是有關於一種具有高記憶密度之立體(three dimensional，3D)記憶體元件及其製造方法。

記憶體元件係可攜式電子裝置，例如MP3播放器、數位相機、筆記型電腦、智慧型手機等...中重要的資料儲存元件。隨著各種應用程式的增加及功能的提升，對於記憶體元件的需求，也趨向較小的尺寸、較大的記憶容量。而為了因應這種需求，目前設計者轉而開發一種包含有多個記憶胞階層(multiple plane of memory cells)堆疊的立體記憶體元件，例如垂直通道式(Vertical-Channel，VC)立體NAND快閃記憶體元件。

然而，隨著元件的關鍵尺寸微縮至一般記憶胞技術領域(common memory cel ltechnologies)的極限，如何在更微小的元件尺寸之中，獲得到更高的記憶儲存容量，同時又能兼顧元件的操作穩定性，已成了該技術領域所面臨的重要課題。因此，有需要提供一種先進的立體記憶體元件及其製作 方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種立體記憶體元件，其包含一基材、複數個導電層、複數個絕緣層、一記憶體層疊結構、一絕緣部、一第二孔洞以及一介電填充柱。該些導電層以及絕緣層彼此交錯堆疊位於基材上以形成一多層堆疊結構。多層堆疊結構具有複數個第一孔洞沿第一方向排列，每一第一孔洞穿過該些導電層及該些絕緣層。記憶體層疊結構具有一第一串列部、一第二串列部以及一底串列部，第一串列部位於每一第一孔洞內的側壁的一邊上，第二串列部位於每一第一孔洞內的側壁的另一邊上，底串列部連接於第一串列部以及第二串列部之間。絕緣部沿第一方向延伸，且位於記憶體層疊結構之第一串列部、第二串列部以及底串列部之間。第二孔洞位於絕緣部，且位於二相鄰第一孔洞之間。介電填充柱位於第二孔洞內。

在本說明書的其他實施例中，第二孔洞的內徑大於絕緣部的厚度。

在本說明書的其他實施例中，介電填充柱之每一側凸出件的寬度大於第二孔洞的內徑。

在本說明書的其他實施例中，第一串列部或第二串列部包含一U形通道層與一U形記憶層，U形記憶層包覆於U形通道層外。

在本說明書的其他實施例中，記憶體層疊結構的底串列部位於多層堆疊結構之對應的導電層內。

在本說明書的其他實施例中，立體記憶體元件更包含一埋藏氧化層，其中絕緣部的最底端對準多層堆疊結構之最底層的導電層或對準埋藏氧化層。

在本說明書的其他實施例中，每一個側凸出件位於二個緊鄰的絕緣層之間。

本說明書的另一實施例揭露一種立體記憶體元件的製作方法，其包含以下步驟：交替沈積二種不同的絕緣層位於一基材上，以形成一多層堆疊結構；在多層堆疊結構上沿第一方向蝕刻出複數個第一孔洞，每一個第一孔洞穿越二種不同的絕緣層；在每一個第一孔洞內，形成一記憶體層疊結構，其具有一第一串列部、一第二串列部以及一底串列部，第一串列部位於每一第一孔洞內的側壁的一邊上，第二串列部位於每一第一孔洞內的側壁的另一邊上，底串列部連接於第一串列部以及第二串列部之間；沿第一方向蝕刻一溝渠切割該些第一孔洞；於溝渠內填入介電材料以形成一絕緣部，其位於該些記憶體層疊結構之第一串列部、第二串列部以及底串列部之間；蝕刻一第二孔洞，位於絕緣部，且位於二相鄰第一孔洞之間；蝕刻二種不同的絕緣層其中之一；通過第二孔洞沈積一導體材料而形成複數導電層於剩餘的該些絕緣層之間；蝕刻第二孔洞內過多的導體材料以分離相鄰的導電層；以及沈積一介電填充柱位第二孔洞內。

在本說明書的其他實施例中，立體記憶體元件的製作方法還包含蝕刻二種不同的絕緣層其中之一，直到記憶體層疊結構於第二孔洞內裸露。

在本說明書的其他實施例中，立體記憶體元件的製 作方法還包含蝕刻第二孔洞內過多的導體材料，藉以於第二孔洞內的該些導電層上形成側凹陷。

綜合以上所述，半圓柱形三維半導體記憶體元件在絕緣部上形成的附加孔洞，以去除犧牲絕緣層並用導電閘極層代替。在所有半圓柱形體層疊結構形成後，在兩個不同絕緣層交替堆疊的多層堆疊結構上蝕刻孔洞，以進行閘極置換製程而形成金屬導電層以代替犧牲絕緣層。透過孔洞沉積形成具有側凸出件的介電填充柱以隔開相鄰的導電層。具有金屬閘極層的三維半導體記憶體元件較具有多晶矽閘極層的記憶體元件具備更佳的運作效能。

以下將以實施方式對上述之說明作詳細的描述，並對本發明之技術方案提供更進一步的解釋。

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100‧‧‧半導體記憶元件

100’‧‧‧半導體記憶元件

101‧‧‧基材

102‧‧‧第一孔洞

104‧‧‧第二孔洞

104a‧‧‧外緣

104b‧‧‧凹陷

105‧‧‧埋藏氧化層

107‧‧‧絕緣層

107a‧‧‧空隙

108‧‧‧導電層

108’‧‧‧導電層

109‧‧‧絕緣層

110‧‧‧記憶體層疊結構

111‧‧‧介電填充柱

111a‧‧‧側凸出件

112‧‧‧串列部

112a‧‧‧記憶層

112b‧‧‧通道層

114‧‧‧串列部

114a‧‧‧記憶層

114b‧‧‧通道層

116‧‧‧串列部

116a‧‧‧記憶層

116b‧‧‧通道層

118‧‧‧介電填充柱

119‧‧‧接觸插塞

119a‧‧‧接觸插塞

119b‧‧‧接觸插塞

120‧‧‧絕緣部

120a‧‧‧溝槽

BL‧‧‧位元線

CSL‧‧‧共同源極線

145‧‧‧記憶胞

150‧‧‧方向

160‧‧‧方向

D1‧‧‧內徑

D2‧‧‧內徑

D3‧‧‧寬度

P1‧‧‧間距

P2‧‧‧間距

P3‧‧‧間距

P4‧‧‧間距

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示依照本揭露之一實施例的記憶體多層堆疊結構的上視圖；第2圖係繪示第1圖沿剖面線2-2之記憶體多層堆疊結構的剖面圖；第3圖係繪示依照本揭露之另一實施例的記憶體多層堆疊結構的上視圖；第4~8圖係繪示依照本揭露之某些實施例的半導體記憶元件製造方法於多個步驟中的上視圖； 第4A~8A圖係繪示依照本揭露之某些實施例的半導體記憶元件製造方法於多個步驟中的剖面圖；第4B~8B圖係繪示依照本揭露之某些實施例的半導體記憶元件製造方法於多個步驟中的剖面圖；第4C~8C圖係繪示依照本揭露之某些實施例的半導體記憶元件製造方法於多個步驟中的剖面圖；第9圖依照本揭露之一實施例的半導體記憶元件的部份剖面圖；第10圖依照本揭露之一實施例的半導體記憶元件的立體圖；第11圖係繪示依照本揭露之另一實施例之記憶體多層堆疊結構的剖面圖；以及第12圖依照本揭露之另一實施例的半導體記憶元件的立體圖。

本說明書是提供一種立體記憶體元件的製作方法，可在更微小的元件尺寸之中，獲得到更高的記憶儲存容量，同時又能兼顧元件的操作穩定性。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參 數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請同時參照第1、2圖，第1圖係繪示依照本揭露之一實施例的記憶體多層堆疊結構的上視圖，第2圖係繪示第1圖沿剖面線2-2之記憶體多層堆疊結構的剖面圖。半導體記憶體元件藉由在基材101上交替沉積兩個不同的絕緣層(107,109)以形成多層堆疊結構。

在本說明書的一些實施例中，記憶體元件還可包括在基材101和多層堆疊結構(107,109)之間的埋藏氧化層105。在本實施例中，埋藏氧化層105藉由直接在基材101的表面上進行的熱氧化工藝形成。在本說明書的其他實施例中，埋藏氧化層105可以藉由在基材101的表面上執行的沉積工藝形成。

在本實施例中，兩個不同的絕緣層(107,109)可分別為氮化矽層和氧化矽層。在本發明的其他實施例中，兩個不同的絕緣層可以是兩種介電材料，例如氧化矽、氮化矽、氮氧化矽、矽酸鹽等的其中兩種介電材料。在本說明書的一些實施例中，兩種不同的絕緣層(107,109)選自兩種介電材料，這兩種介電材料對預定蝕刻劑具有相對強的抗蝕刻率和相對弱的抗蝕刻率。

蝕刻步驟沿方向150進行在多層堆疊結構上形成多個第一孔洞102，以形成孔洞陣列，即多排孔洞。每個第一孔洞 102沿著大致垂直於方向150的方向穿過多層堆疊結構(107,109)。多個第一孔洞102可具有O形、橢圓形、蛋形或圓角矩形的圓周，但不限於此。在本說明書的一些實施例中，使用圖案化的硬罩幕(未繪示於圖面)作為蝕刻罩幕進行非等向性蝕刻工藝，例如反應離子蝕刻(anisotropic etching process)工藝，以通過多層堆疊結構對多第一孔洞102進行圖案化。第一孔洞102的蝕刻停止於埋藏氧化層105。在本說明書的一些實施例中，埋藏氧化層105可以用作蝕刻阻止層，用於適當地圖案化多個第一孔洞102。

然後，通過沉積工藝，例如低壓化學氣相沉積工藝(LPCVD)，在每個第一孔洞102中形成記憶體層疊結構110覆蓋於每個第一孔洞102的側壁上。每個記憶體層疊結構110包括：位於每個第一孔洞102的側壁的第一側的串列部112；位於每個第一孔洞102的側壁的相對的第二側的串列部114；以及連接在串列部(112,114)的底端之間的底串列部116。在本說明書的一些實施例中，串列部(112,114,116)可以共同構成U形記憶體層疊結構。

每一個記憶體層疊結構110包含一記憶層(112a,114a,116a)以及一通道層(112b,114b,116b)。在本說明書的一些實施例中，記憶層可以是氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即ONO結構)，但記憶層的結構並不以此為限.在本說明書的其他實施例中，記憶層的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，即ONONO)結構、一矽 -矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，即SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，即BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。在本實施例中，記憶層可以是ONO複合層，通道層可以是一個多晶矽層。

接著，通過沉積介電材料在每個第一孔洞102中形成介電填充柱118，並藉執行平面化工藝(例如化學機械研磨工藝)以去除多餘的介電材料，例如使用多層堆疊結構(107,109)的頂面作為停止層執行平面化工藝。

回蝕工藝接著執行以移除介電填充柱118的頂部以進一步填充接觸插塞119。構成接觸插塞119的導電材料可以是金屬材料(例如，金、銅、鋁、鎢或上述合金)、半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料。

沿著方向150在每一行第一孔洞102上蝕刻溝渠120a，以切割接觸插塞119、介電填充柱118、記憶層和通道層。因此，接觸插塞119被分成兩部分。記憶層和通道層(即記憶體層疊結構110)被切割以形成位於每個第一孔洞102的側壁的第一側上的串列部112、位於的側壁相對的第二側的串列部114，但是 底部串列部116不被溝槽120a切斷並且仍然連接在串列部(112,114)的底端之間。另外，切割串列部(112,114)以形成兩個相對的U形串列部，且每一個串列部(112,114)包括U形記憶層和U形通道層，且U型記憶層包覆於U型通道層外。然後，將介電材料填充到溝槽120a中以形成嵌入每個記憶體層疊結構110的串列部(112,114,116)之間以及介電填充柱118中的絕緣部120。

請參照第3圖，其繪示依照本揭露之另一實施例的記憶體多層堆疊結構的上視圖。為了使閘極更換步驟具有製程窗口，在絕緣部120上和第一孔洞102之間形成另一種類型的第二孔洞104。

第一孔洞102之陣列沿方向150的佈置具有頂頭間距P3，沿方向160的佈置具有頂頭間距P4。間距P3的範圍從大約100奈米至約120奈米，間距P4的範圍從約220奈米至約240奈米。第二孔洞104減小了用於構建記憶體元件的第一孔洞102的空間，換言之，第二孔洞104減低了記憶體元件的密度。在本說明書的一些實施例中，每個第二孔洞104沿方向150佔據的頂頭間距P2與沿著方向150的兩個相鄰第二孔洞104之間的第一孔洞102佔據的頂頭間距P1的比率範圍從約5%至約30%，即P2/P1的比例範圍為約5%至約30%，而能獲得較佳的記憶體元件的密度。在本說明書的一些實施例中，P2/P1的比例約為12.5%，而能獲得較佳的記憶體元件的密度。上述比例範圍可能會因記憶體元件的密度及/或設備的製程能力限制而有所調整，並不限制於此。

在本說明書的一些實施例中，每個第二孔洞104沿 方向160的內徑D2大於絕緣部120沿方向160的寬度。在本說明書的一些實施例中，每個第二孔洞104沿方向150的內徑D1小於每個第一孔洞102沿方向150的內徑。在本說明書的一些實施例中，每個第二孔洞104沿方向160的內徑D2小於每個第一孔洞102沿方向160的內徑。

請同時參照第4~4C圖，第4A圖係繪示沿第4圖之剖面線4A-4A的剖面圖，第4B圖係繪示沿第4圖之剖面線4B-4B的剖面圖，第4C圖係繪示沿第4圖之剖面線4C-4C的剖面圖。

每個第二孔洞104形成在絕緣部120上，以暴露多層堆疊結構(107,109)的側壁。可以通過非等向蝕刻，例如使用反應離子蝕刻工藝(RIE)以圖案化的硬罩幕(未繪示於圖面)作為蝕刻罩幕來蝕刻第二孔洞104。

請同時參照第5~5C圖，第5A圖係繪示沿第5圖之剖面線5A-5A的剖面圖，第5B圖係繪示沿第5圖之剖面線5B-5B的剖面圖，第5C圖係繪示沿第5圖之剖面線5C-5C的剖面圖。通過第二孔洞104執行濕蝕刻工藝以去除多層堆疊結構其中的絕緣層107，直到記憶體層疊結構110的側壁暴露在每個第二孔洞104中。濕蝕刻工藝之蝕刻劑對於絕緣層107的蝕刻速度相較於對於絕緣層109的蝕刻速度快得許多，使得絕緣層109之間的所有絕緣層107幾乎被去除，從而在剩餘的(未蝕刻的)絕緣層109之間形成空隙107a。因此，記憶體層疊結構的側壁，即記憶層(112a,114a)的側壁，暴露在每個第二孔洞104中。填充在第一孔洞102中的U形記憶體層疊結構110用作支撐柱以固定絕緣層109，使得多層絕緣層109不會因其中的空隙107a而坍塌。

請同時參照第6~6C圖，第6A圖係繪示沿第6圖之剖面線6A-6A的剖面圖，第6B圖係繪示沿第6圖之剖面線6B-6B的剖面圖，第6C圖係繪示沿第6圖之剖面線6C-6C的剖面圖。將導體材料沉積、填充到第二孔洞104中的空隙以形成導電層108。每個導電層108應延伸至或接觸記憶體層疊結構110的暴露側壁。導體材料可包括金屬，例如金、銅、鋁、鎢或上述合金。

請同時參照第7~7C圖，第7A圖係繪示沿第7圖之剖面線7A-7A的剖面圖，第7B圖係繪示沿第7圖之剖面線7B-7B的剖面圖，第7C圖係繪示沿第7圖之剖面線7C-7C的剖面圖。執行蝕刻工藝以去除第二孔洞104中的多餘導體材料以使相鄰導電層108彼此間隔開以防止相鄰導電層108之間的橋接。在本說明書的一些實施例中，蝕刻工藝可以包括非等向性蝕刻，並接續著濕蝕刻。非等向蝕刻可以例如是反應離子蝕刻(RIE)工藝，使用圖案化的硬罩幕(未繪示出)作為蝕刻罩幕，蝕刻至第二孔洞104的外緣104a而去除孔洞多餘的導體材料。濕蝕刻用於使得每個第二孔洞104內的導電層108產生側壁的內蝕或凹陷104b，使得相鄰的導電層108可以彼此間隔開以防止橋接。

請同時參照第8~8C圖，第8A圖係繪示沿第8圖之剖面線8A-8A的剖面圖，第8B圖係繪示沿第8圖之剖面線8B-8B的剖面圖，第8C圖係繪示沿第8圖之剖面線8C-8C的剖面圖。沉積介電材料在多第二孔洞104中以形成介電填充柱111。由於每個第二孔洞104都有側凹陷104b，使得填入每個第二孔洞104內的每個介電填充柱111都形成側凸出件111a而能接觸導電層108(請同時參照第9圖)。如第8A圖所示，每個介電填充柱111與絕緣部 120接觸。參見第8圖，每個介電填充柱111沿方向160的寬度D2大於絕緣部120沿方向160的寬度。

請參照第9圖，其繪示第8B圖之部分的放大剖面圖。每個介電填充柱111位於相應的兩個U形記憶體層疊結構110之間。介電填充柱111的每個側凸出件111a夾在緊鄰的兩個絕緣層109之間，並且其側端面與相應的導電層108接觸。每個介電填充柱111沿方向150寬度D3大於第二孔洞104沿方向150的內徑D1。

請參照第10圖，其繪示依照本揭露之一實施例的立體半導體記憶元件100的立體圖。在導電層108形成與U形記憶體層疊結構110的側壁接觸之後，在U形記憶體層疊結構110的交接處上形成多個記憶胞145。記憶胞145可以通過包括在U形記憶體層疊結構中的通道層(112b,114b,116b)串聯以形成U形串列。絕緣部120的最底端對準最底層的導電層108，或絕緣部120的最底端對準埋藏氧化層105。立體記憶體元件100亦可以包括互連層，即位元線BL和共同源極線CSL，以連接到第一孔洞102中的U形記憶體層疊結構110。兩個接觸插塞(119a,119b)形成在每個第一孔洞102的開口端並且分別接觸通道層(112b,114b)。兩個接觸插塞(119a,119b)其中之一者連接到位元線BL，而兩個接觸插塞(119a,119b)其中另一者連接到共同源極線CSL。因此，立體記憶體元件100內的每一記憶胞145均能連接至互連層。

請同時參照第11、12圖，其繪示另一實施例的半導體記憶元件100’的多層堆疊結構的剖面圖與立體圖，其中第11圖係繪示半導體記憶元件100’於閘極更換步驟前的剖面 圖。半導體記憶元件100’不同於半導體記憶元件100在於導電層108’(例如多晶矽半導體)，其位於埋藏氧化層105與多層堆疊結構(107,109)之間，且第一孔洞102的蝕刻停止於導電層108’。在本實施例中，半導體記憶元件100’與半導體記憶元件100基本上使用前述類似的步驟製造，除了在形成多層堆疊結構(107,109)前先形成一導電層108’於其下方，且閘極更換步驟時(例如蝕刻絕緣層107時)導電層108’並未被蝕刻而更換為導電層108層。在本實施例中，記憶體層疊結構110的底串列部116位於多層堆疊結構(108’,108,109)之對應的導電層108’(即底閘極層)內。絕緣部120的最底端對準最底層的導電層108’。

根據前述實施例，半圓柱形三維半導體記憶體元件在絕緣部上形成的附加孔洞，以去除犧牲絕緣層並用導電閘極層代替。在所有半圓柱形體層疊結構形成後，在兩個不同絕緣層交替堆疊的多層堆疊結構上蝕刻孔洞，以進行閘極置換製程而形成金屬導電層以代替犧牲絕緣層。透過孔洞沉積形成具有側凸出件的介電填充柱以隔開相鄰的導電層。具有金屬閘極層的三維半導體記憶體元件較具有多晶矽閘極層的記憶體元件具備更佳的運作效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧孔洞

104‧‧‧孔洞

120‧‧‧絕緣部

150‧‧‧方向

160‧‧‧方向

D1‧‧‧內徑

D2‧‧‧內徑

P1‧‧‧間距

P2‧‧‧間距

P3‧‧‧間距

P4‧‧‧間距

Claims (10)

1. 一種立體記憶體元件，包含：一基材；複數個導電層以及複數個絕緣層，彼此交錯堆疊位於該基材上，以形成一多層堆疊結構，其中該多層堆疊結構具有複數個第一孔洞沿第一方向排列，每一該第一孔洞穿過該些導電層及該些絕緣層；一記憶體層疊結構，具有一第一串列部、一第二串列部以及一底串列部，該第一串列部位於每一該第一孔洞內的側壁的一邊上，該第二串列部位於每一該第一孔洞內的側壁的另一邊上，該底串列部連接於該第一串列部以及該第二串列部之間；以及一絕緣部，沿該第一方向延伸，且位於該記憶體層疊結構之該第一串列部、該第二串列部以及該底串列部之間；一第二孔洞，位於二相鄰該第一孔洞之間；以及一介電填充柱，位於該第二孔洞內。
2. 如申請專利範圍第1項所述之立體記憶體元件，其中該第二孔洞的內徑大於該絕緣部的厚度。
3. 如申請專利範圍第2項所述之立體記憶體元件，其中該介電填充柱具有複數個側凸出件分別接觸該些個導電層。
4. 如申請專利範圍第3項所述之立體記憶體元件，其中該介電填充柱之每一該側凸出件的寬度大於該第二孔洞的內徑。
5. 如申請專利範圍第1項所述之立體記憶體元件，其中該第一串列部或該第二串列部包含一U形通道層與一U形記憶層，該U形記憶層包覆於該U形通道層外。
6. 如申請專利範圍第1項所述之立體記憶體元件，其中該記憶體層疊結構的該底串列部位於該多層堆疊結構之對應的該導電層內。
7. 如申請專利範圍第1項所述之立體記憶體元件，更包含一埋藏氧化層，其中該絕緣部的最底端對準該多層堆疊結構之最底層的該導電層或對準該埋藏氧化層。
8. 如申請專利範圍第1項所述之立體記憶體元件，其中每一個該側凸出件位於緊鄰的二個該絕緣層之間。
9. 一種立體記憶體元件的製作方法，包含：交替沈積二種不同的絕緣層位於一基材上，以形成一多層堆疊結構；在該多層堆疊結構上沿第一方向蝕刻出複數個第一孔洞，每一個該第一孔洞穿越該二種不同的絕緣層；在每一個該第一孔洞內，形成一記憶體層疊結構，其具有 一第一串列部、一第二串列部以及一底串列部，該第一串列部位於每一該第一孔洞內的側壁的一邊上，該第二串列部位於每一該第一孔洞內的側壁的另一邊上，該底串列部連接於該第一串列部以及該第二串列部之間；沿該第一方向蝕刻一溝渠切割該些第一孔洞；於該溝渠內填入介電材料以形成一絕緣部，其位於該些記憶體層疊結構之該第一串列部、該第二串列部以及該底串列部之間；蝕刻一第二孔洞，位於該絕緣部，且位於二相鄰該第一孔洞之間；蝕刻該二種不同的絕緣層其中之一；通過該第二孔洞沈積一導體材料而形成複數導電層於剩餘的該些絕緣層之間；蝕刻該第二孔洞內過多的導體材料以分離相鄰的該些導電層；以及沈積一介電填充柱，位於該第二孔洞內。
10. 如申請專利範圍第9項所述之製作方法，更包含：蝕刻該第二孔洞內過多的導體材料，藉以於該第二孔洞內的該些導電層上形成側凹陷。

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