TWI646634B

TWI646634B - 三維半導體元件及其製造方法

Info

Publication number: TWI646634B
Application number: TW106146459A
Authority: TW
Inventors: 陳暐旻; 林正偉; 黃守偉
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-12-29
Filing date: 2017-12-29
Publication date: 2019-01-01
Also published as: TW201931527A

Abstract

一種三維半導體元件，包括：一基板，具有一陣列區域和一階梯區域；一堆疊結構，具有多層結構(multi-layers)疊置於基板上，且多層結構包括導電層與絕緣層交錯設置於基板上，堆疊結構包括複數個記憶體堆疊形成於基板上並設置於陣列區域中；一導電通道，形成於基板上並設置於陣列區域中，導電通道以垂直於多層結構延伸並向下延伸至基板；一導電插塞(conductive plug)形成於導電通道上方；和一插塞接觸形成於導電插塞上方。導電插塞包括一多晶矽部，形成於導電通道上方且電性連接該導電通道；和一含金屬部(metal-containing portion)，形成於多晶矽部上方，其中插塞接觸係電性連接含金屬部。

Description

三維半導體元件及其製造方法

本發明是有關於一種三維半導體元件及其製造方法，且特別是有關於通道上方之導電插塞包括有一含金屬部(metal-containing portion)且一插塞接觸(plug contact)連接於含金屬部的一種三維半導體元件及其製造方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維反及閘(NAND)型快閃記憶體結構被提出。然而，傳統的三維記憶體元件仍有一些問題需要被解決。

例如，對一三維NAND結構的電性而言，多晶矽插塞和導孔(例如連接導電插塞和多層結構連接器的接觸孔，一般稱之為”VA0”)其表面的歐姆接觸是重要因素之一，其與記憶體的開啟電流(on-current)之電性表現息息相關。為了改善三維半導體元件中記憶體的開啟電流，可對金屬和多晶矽進行表面處理。然而，由於金屬和多晶矽所需進行的表面處理方式不同，因此在進行金屬和多晶矽其中一者的處理時必須遮蔽金屬或多晶矽，而使製程變得複雜和耗費時間。請參照第1圖，其繪示三維半導體元件之記憶體比例和開啟電流之間的關係曲線。若只對金屬(ex：鎢)進行表面處理而不對多晶矽進行表面處理，則會產生尾電流(tail issue)，如曲線(1)-(3)所示。若只對多晶矽進行表面處理而不對金屬進行表面處理，雖然的確改善了尾電流的問題，如曲線(4)所示，但是卻有金屬阻值過高的問題產生。因此，如何改進三維半導體元件的電性表現，例如沒有尾電流又可使金屬達到低阻值，且此三維半導體元件又能以簡單方式製作，實為一大挑戰。

本發明係有關於一種三維半導體元件及其製造方法。實施例中，一導電插塞形成於導電通道(例如垂直的導電通道)上方，且導電插塞包括一多晶矽部形成於導電通道上方且電性連接導電通道，和一含金屬部形成於多晶矽部上方，其中一插塞接觸(plug contact)係著陸於含金屬部上。根據實施例，對於進多晶矽和含金屬之材料(metal-containing material(s))可分別進行完整的表面處理，因而改善三維記憶體結構的電性表現。

根據一實施例，係提出一種三維半導體元件，包括：一基板，具有一陣列區域和一階梯區域；一堆疊結構，具有多層結構(multi-layers)疊置於該基板上，且多層結構包括導電層與絕緣層交錯設置於該基板上，堆疊結構包括複數個記憶體堆疊(cell-stacks)形成於基板上並設置於陣列區域中；一導電通道(conductive channel)，形成於基板上並設置於陣列區域中，導電通道以垂直於多層結構延伸並向下延伸至基板；一導電插塞(conductive plug)，形成於導電通道上方；和一插塞接觸(plug contact)形成於導電插塞上方。其中導電插塞包括一多晶矽部(polysilicon portion)，形成於導電通道上方且電性連接該導電通道；和一含金屬部(metal-containing portion)，形成於多晶矽部上方。插塞接觸係電性連接含金屬部。

根據一實施例，係提出一種三維半導體元件之製造方法，包括：提供一基板，具有一陣列區域和一階梯區域；形成一堆疊結構包括多層結構(multi-layers)於基板上；形成一導電通道於基板上並設置於陣列區域中，導電通道係垂直於多層結構延伸並向下延伸至基板；形成一導電插塞於導電通道上方；和形成一插塞接觸於導電插塞上方，其中導電插塞包括形成於導電通道上方且電性連接導電通道的一多晶矽部(polysilicon portion)，和形成於多晶矽部上方的一含金屬部(metal-containing portion)，且插塞接觸係電性連接於含金屬部。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

10‧‧‧基板

ML’、ML‧‧‧多層結構

S_sub-1~S_sub-N‧‧‧次堆疊

111‧‧‧絕緣層

111T‧‧‧頂部絕緣層

112N‧‧‧暫置層

112‧‧‧導電層

13‧‧‧通道結構

131‧‧‧電荷捕捉層

132‧‧‧導電通道

133‧‧‧介電介質層

135‧‧‧溝槽

14‧‧‧多晶矽插塞

141‧‧‧多晶矽部

142‧‧‧凹槽

143‧‧‧含金屬部

15、161‧‧‧介電層

16‧‧‧狹縫

17、171-173‧‧‧孔洞

181‧‧‧插塞接觸

182‧‧‧狹縫接觸

183‧‧‧接觸孔

CP‧‧‧導電插塞

CS‧‧‧導電狹縫

C_ML‧‧‧多層結構連接器

Aa‧‧‧陣列區域

As‧‧‧階梯區域

t1‧‧‧多晶矽部之厚度

t2‧‧‧含金屬部之厚度

W1‧‧‧第一寬度

W2‧‧‧第二寬度

第1圖繪示三維半導體元件之記憶體比例和開啟電流之間的關係曲線。

第2A~2D圖繪示根據本發明一實施例之三維半導體元件具有一導電插塞之製造方法。

第3A~3D圖繪示根據本發明一實施例，於形成導電插塞之後，形成具有接觸孔的三維半導體元件之製造方法。

在此揭露內容之實施例中，係提出一種三維半導體元件及其製造方法。根據實施例之一種三維半導體元件，一導電插塞(conductive plug)形成於導電通道(例如垂直的導電通道)上方，且導電插塞包括一多晶矽部(polysilicon portion)形成於導電通道上方且電性連接導電通道，和一含金屬部(metal-containing portion)(例如金屬或金屬矽化物)形成於多晶矽部上方，其中一插塞接觸(plug contact)係設置著陸於含金屬部上。根據實施例，導電插塞的含金屬部、導電狹縫(conductive slit)和多層結構連接器(multilayered connectors)都包括(相同或不同)金屬材料，因此在介電層中形成孔洞(vias)以暴露出導電插塞之含金屬部、導電狹縫和多層結構連接器之後，可採用一金屬表面處理(metal surface treatment)(例如金屬鎢的表面處理)同時對這些包括金屬的表面進行處理。再者，根據實施例之方法，亦可在一形成含金屬部之前，對導電插塞的多晶矽部(polysilicon portion)先進行多晶矽表面處理(poly surface treatment)。因此，於實施例之方法，對含金屬部與多晶矽的表面可個別進行完整的表面處理，因而可有效改善應用之三維記憶體元件的電性表現。例如，應用實施例可以避免傳統製法中由於僅作鎢表面處理(缺少多晶矽表面處理)而在開啟電流(on-current)產生的尾電流問題(tail issue)，以及導電狹縫和記憶體閘極(ex：一三維垂直通道(vertical-channel，VC)式之半導體元件的字元線)電阻過高等問題。再者，實施例之方法不會對結構中的相關層和組件造成損傷，且實施例方法亦適合用於製造數量多之堆疊層的三維記憶體元件而毋須採用耗時且昂貴的製造程序。因此，實施例之結構與製法實適合應用於量產。

此揭露內容之實施例其應用十分廣泛，可應用在許多三維堆疊半導體結構之製程，例如是任何具有垂直結構的快閃記憶體、NAND、NOR和非揮發記憶體。舉例來說，實施例可應用在三維垂直通道(VC)式之半導體元件，但本揭露並不以此應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維半導體結構之製造方法及其相關結構。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。

需注意的是，本揭露並非顯示出所有可能的實施例，相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構和製程加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，是為了修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。

第2A~2D圖繪示根據本發明一實施例之三維半導體元件具有一導電插塞之製造方法。首先，提供一基板10，並於基板10上形成具多層結構(multi-layers)ML’的一堆疊結構。如第2A圖所示，目前多層結構ML’包括數層絕緣層(insulating layers)111(例如氧化層)與暫置層(dummy layers)112N(例如氮化矽(SiN)層)交錯設置於基板10上。之後一通道結構(channel structure)13形成於基板10上並設置於陣列區域Aa中，通道結構13係以垂直於多層結構ML’的方式延伸，並向下延伸至基板10。

在形成通道結構13之前，先形成一穿孔(through hole)向下延伸至基板並穿過多層結構ML’。於形成通道結構13之一示例中，一ONO層(i.e.電荷捕捉層(charge trapping layer))係沈積於多層結構ML’上並沿著穿孔側壁沈積；一多晶矽層(i.e.做為一導電通道(conductive channel)的一材料層)係沈積於ONO層上並於穿孔內沿著ONO層側壁沈積；之後沈積絕緣材料(例如氧化物沈積)填滿穿孔內之剩餘空間。之後，進行一蝕刻製程以移除多層結構ML’上方(例如在多層結構ML’之一頂部絕緣層111T的上方)的多晶矽層和ONO層。

於一實施例中，如第2A圖所示，通道結構13包括一電荷捕捉層131(做為一記憶層之用)形成於穿孔側壁、一導電通道132(例如一多晶矽通道層以控制多層結構的導電層)(例如未摻雜之多晶矽)沿著電荷捕捉層131沉積(亦即多晶矽通道層於穿孔內沿著ONO層側壁沈積)，和一介電介質層(dielectric medium layer)133填滿穿孔內之剩餘空間。介電介質層133例如是氧化層或空氣。於一示例中，以一可流動的氧化物(flow able oxide)(例如市售之可流動氧化物FOx®，其為一種常被使用的低介電常數之旋塗介電(spin-on dielectrics)材料)進行沈積而填滿穿孔內之剩餘空間，以做為介電介質層133。再者，一實施例中，做為一記憶層之電荷捕捉層131例如是一ONO層或一ONONO層或一ONONONO層。另外，如第2A圖所示，係形成一溝槽(trench)135於導電通道132上。

值得注意的是，於實施例之示例圖式中，雖然以一通心粉式的通道結構(a macaroni-type channel configuration)做示例(亦即，多晶矽係部分填充以做為穿孔內的一通道層)，但本揭露並不以此為限。多晶矽亦可完全填充於穿孔內做為通道層，以符合實際應用時之需求。因此，本揭露並不特別僅限制於某一特定態樣之應用。

形成溝槽135於導電通道132上方之後，係形成一多晶矽插塞(polysilicon plug)14於溝槽135中，如第2B圖所示。在形成一多晶矽插塞14的一示例中，另一多晶矽層可沈積於於多層結構ML’上並填滿溝槽135，之後回蝕多晶矽層，因而於溝槽135中形成多晶矽插塞14。

然後，移除一部分的多晶矽插塞14以形成一凹槽(recess)142，剩餘的多晶矽則形成一多晶矽部(polysilicon portion)141位於導電通道132和介電介質層133上方，如第2C圖所示。

根據一實施例，其製造方法更包括在形成含金屬部143之前，對多晶矽部141進行一第一表面處理(first surface treatment)，以增進歐姆接觸(ohmic contact)。舉例來說，第一表面處理可以是一濕式蝕刻，例如用稀釋之氢氟酸(氟化氢的水溶液)以清洗殘留在多晶矽部141上的殘餘氧化物。其他可造成氧化物損失(oxide loss)的處理方式亦可能可應用。

之後，形成一含金屬部(metal-containing portion)143於多晶矽部141上方，且含金屬部143填滿凹槽142，如第2D圖所示。因此，包括了多晶矽部141和含金屬部143的一導電插塞(conductive plug)CP因而形成。於一示例中，係令一含金屬層(a metal-containing layer)形成於多層結構上並填滿凹槽142，並以一化學機械研磨(chemical-mechanical polishing，CMP)步驟而移除含金屬層之未沈積於凹槽的部份。之後，沈積一介電層(a dielectric layer)15(例如一氧化層)於導電插塞CP上和多層結構ML’上方。所沈積之介電層15不但覆蓋了導電插塞CP上和多層結構ML’，更提供了足夠的厚度以符合後續進行製程步驟之需求。

於一示例中，含金屬部143包括金屬矽化物(metal silicide)或金屬(metal)，例如矽化鎢(WSi)或鎢(W)，或其他可應用之材料。再者，於一實施例中，含金屬部143係具有一厚度t2在約200Å-400Å範圍之間。於另一實施例，含金屬部143係具有一厚度t2在約200Å-300Å範圍之間，多晶矽部141具有一厚度t1在約300Å-400Å範圍之間。然而，含金屬部143之厚度t2可以大於、等於或小於多晶矽部141的厚度t1，本揭露對此並不多作限制。值得注意的是，這些數值僅提出做為舉例說明之用，而非用以限制本揭露之用。再者，於一示例中，先沈積一阻障層(barrier layer)例如鈦/氮化鈦(Ti/TiN)，再沈積金屬如鎢，以形成含金屬部143。

雖然為了清楚說明，僅在第2A-2D圖中繪示一個導電通道132和一個導電插塞CP於基板10的陣列區域Aa中，但是實際應用時，如技術領域者所知，實包括數個導電通道132和導電插塞CP。另外，於一三維半導體元件中形成實施例之導電插塞以後的一後續製程亦說明如下。

請參照第3A~3D圖，其繪示根據本發明一實施例，於形成導電插塞之後，形成具有接觸孔的三維半導體元件之製造方法。一般來說，一堆疊結構包括複數個記憶體堆疊(cell-stacks)形成於基板10上並設置於陣列區域Aa中，和複數個次堆疊(sub-stacks)形成於基板10上並與一階梯區域As之N個梯級對應設置以分別形成接觸區域(contact regions)。於圖式中，基板10的一陣列區域Aa和一階梯區域As係示例，以做說明之用。

如第3A圖所示，形成一狹縫(slit)16垂直於多層結構ML’延伸並向下延伸至基板10。再者，係透過狹縫16掏空多層結構ML’的暫置層112N(例如氮化矽層)。

將多層結構ML’之暫置層112N置換為導電層(conductive layers)112，之後使位於不同記憶體平面(different cell planes)的該些導電層112相互隔絕，如第3B圖所示。再者，形成一導電材料於狹縫16以形成一導電狹縫(conductive slit)CS，其中第3B圖所示之多層結構ML包括多個導電層112與絕緣層111交錯設置於基板10上。於一示例中，導電狹縫CS的一向下延伸方向係實質上與導電通道132的一向下延伸方向平行。

於一示例中，在移除暫置層(ex：SiN)和沈積一導電材料(i.e.例如鎢)於原先暫置層的位置之後，係回蝕導電材料以隔絕ML位於不同記憶體平面之導電材料間的連接，因而形成多層結構之導電層112於不同的記憶體平面。應用於一三維垂直通道(VC)式之半導體元件時，不同記憶體平面的導電層112係做為閘極電極。之後，在形成導電狹縫CS之前，係沈積一介電層161，例如一氧化層，於狹縫16中以做為一襯裡層，並且密封住位於不同記憶體平面的導電層112之端部。

再者，於一示例中，先沈積一阻障層(barrier layer)例如鈦/氮化鈦(Ti/TiN)於狹縫16之側壁，再沈積一導電材料例如金屬鎢以填滿狹縫16。之後，進行金屬鎢的化學機械研磨(CMP)步驟以形成導電狹縫CS。

於一示例中，係繪示包括N個梯級的階梯區域As，N為大於或等於1的整數，其中堆疊結構之次堆疊(i.e.S_sub-1至S_sub-N)係與階梯區域As之N個梯級對應設置，以分別形成接觸區域(contact regions)。在形成導電狹縫CS後，係形成複數個多層結構連接器(multilayered connectors)C_ML分別連接各個次堆疊之該些導電層的降落區域(landing areas)。之後，於介電層15中形成複數個孔洞(vias)17，例如孔洞171-173，這些孔洞17至少分別暴露出導電插塞CP之含金屬部143、導電狹縫CS和該些多層結構連接器C_ML。如第3C圖所示，孔洞171係暴露出導電插塞CP之含金屬部143，孔洞172係暴露出導電狹縫CS，孔洞173係暴露出多層結構連接器C_ML。

根據一實施例，製造方法可更包括：對含金屬部143、導電狹縫CS和該些多層結構連接器C_ML進行一第二表面處理(second surface treatment)，以增進歐姆接觸(ohmic contact)。例如，第二表面處理可以是一乾式清洗步驟(例如以一電漿乾蝕刻處理方式去除表面雜質)。第二表面處理可有效解決傳統製造方法中所遭遇到如導電狹縫和記憶體閘極(一三維垂直通道(VC)式之半導體元件的字元線)之電阻過高的問題。

之後，如第3D圖所示，沈積一接觸材料(contact material)於孔洞中(如171-173)，以於孔洞171中形成一插塞接觸(plug contact)181而電性連接於含金屬部143，於孔洞172中形成一狹縫接觸(slit contact)182而電性連接於導電狹縫CS，以及於孔洞173中形成複數個接觸孔(contact vias)183以分別電性連接對應之該些多層結構連接器C_ML。

如第3D圖所示，根據實施例之結構，含金屬部143具有一第一寬度(first width)W1，而插塞接觸181具有一第二寬度(second width)W2，且第一寬度W1大於第二寬度W2。第一寬度W1和第二寬度W2係彼此平行，且可在平行於基板10的平面上量測該些寬度。於一實施例，第一寬度W1例如是第二寬度W2的2倍至4倍範圍之間。於另一實施例，第一寬度W1例如是第二寬度W2的2.5倍至3.5倍範圍之間。於一實施例，第一寬度W1例如是第二寬度W2的約3倍。值得注意的是，這些數值僅提出做為舉例說明之用，而非用以限制本揭露之用。

再者，實施例之含金屬部143可包括金屬矽化物(metal silicide)例如矽化鎢(WSi)，或是金屬(metal)例如鎢(W)，或是其他適合應用之材料。其中導電插塞CP之含金屬部143、導電狹縫CS和該些多層結構連接器C_ML可包括相同金屬或不同金屬。於一實施例中，導電插塞CP之含金屬部143和多層結構ML的導電層112(在閘極置換後)係包括相同金屬。於一實施例中，導電狹縫CS和導電插塞CP之含金屬部143包括相同金屬。於一實施例中，導電狹縫CS、含金屬部143、多層結構ML的導電層112和多層結構連接器C_ML可能包括相同金屬或包括相同材料。再者，插塞接觸181、狹縫接觸182和接觸孔183可能和實施例之含金屬部143包括相同金屬或包括相同材料。

根據上述，實施例係提出一種三維半導體結構及其製造方法，其中一導電插塞(conductive plug)形成於導電通道(例如垂直的導電通道)上方，導電插塞包括一多晶矽部(polysilicon portion)形成於導電通道上方且電性連接導電通道，和一含金屬部(metal-containing portion)(例如金屬或金屬矽化物)形成於多晶矽部上方。一插塞接觸(plug contact)係設置著陸於實施例之含金屬部上。實施例之製造方法係利用一自對準多晶矽回蝕方式(a self-aligned polysilicon etching back approach)，以克服傳統對於多晶矽和金屬(例如W)進行表面處理的困難。實施例之自對準多晶矽回蝕方式可先進行多晶矽表面處理(例如對多晶矽部141進行第一表面處理)，並之後對含有金屬的表面進行一金屬表面處理(metal surface treatment)(例如，對所有含有相同或不同金屬材料的含金屬部143、導電狹縫和多層結構連接器之表面同時進行第二表面處理)。因此，根據實施例之製造方法，可對於多晶矽與含金屬部的表面個別進行完整的表面處理，因而可有效改善應用之三維記憶體元件的電性表現。例如獲得更好的開啟電流之性質(ex：沒有尾電流的問題)，並且可維持例如導電狹縫、記憶體閘極(cell gates)和接觸(contacts)於較低的阻值。再者，實施例之方法不會對結構中的相關層和組件造成損傷，且實施例方法亦適合用於製造數量多之堆疊層的三維記憶體元件而毋須採用耗時且昂貴的製造程序。因此，實施例之結構與製法實適合應用於量產。

如上述圖示之結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖示之結構僅為舉例說明之用，而非限制之用。通常知識者當知，應用本揭露之相關結構和步驟過程，例如三維半導體元件中於陣列區域的相關元件和層的排列方式，或製造步驟細節等，都可能以依實際應用樣態所需而可能有相應的調整和變化。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種三維(three-dimensional，3D)半導體元件，包括：一基板，具有一陣列區域(array area)和一階梯區域(staircase area)；一堆疊結構，具有多層結構(multi-layers)疊置於該基板上，且該多層結構包括導電層(conductive layers)與絕緣層(insulating layers)交錯設置於該基板上，該堆疊結構包括複數個記憶體堆疊(cell-stacks)形成於該基板上並設置於該陣列區域中；一導電通道(conductive channel)，形成於該基板上並設置於該陣列區域中，該導電通道以垂直於該多層結構延伸並向下延伸至該基板；一導電插塞(conductive plug)，形成於該導電通道上方，且該導電插塞包括：一多晶矽部(polysilicon portion)，形成於該導電通道上方且電性連接該導電通道；和一含金屬部(metal-containing portion)，形成於該多晶矽部上方；和一插塞接觸(plug contact)，形成於該導電插塞上方且電性連接該含金屬部。
如申請專利範圍第1項所述之三維半導體元件，其中該含金屬部係具有一第一寬度(first width)，該插塞接觸具有一第二寬度(second width)，且該第一寬度大於該第二寬度。
如申請專利範圍第1項所述之三維半導體元件，其中該含金屬部係包括金屬矽化物(metal silicide)或金屬(metal)。
如申請專利範圍第1項所述之三維半導體元件，其中該含金屬部係具有一厚度在200Å-400Å範圍之間。
如申請專利範圍第1項所述之三維半導體元件，其中該含金屬部和該多層結構之該些導電層係包括相同金屬。
如申請專利範圍第1項所述之三維半導體元件，其中該階梯區域包括N個梯級(N steps)，N為大於或等於1的整數，且該堆疊結構更包括複數個次堆疊(sub-stacks)形成於該基板上，且該些次堆疊與該階梯區域之該N個梯級對應設置以分別形成接觸區域(contact regions)，該三維半導體元件更包括：多層結構連接器(multilayered connectors)係分別連接各該些次堆疊之該些導電層的降落區域(landing areas)；和複數個接觸孔(contact vias)，分別形成於該些多層結構連接器上並分別電性連接對應之該些多層結構連接器。
如申請專利範圍第6項所述之三維半導體元件，其中該導電插塞之該含金屬部和該些多層結構連接器係包括相同金屬。
如申請專利範圍第6項所述之三維半導體元件，其中該含金屬部、該插塞接觸、該些多層結構連接器和該些接觸孔係包括相同材料。
一種三維半導體元件之製造方法，包括：提供一基板，具有一陣列區域(array area)和一階梯區域(staircase area)；形成一堆疊結構包括多層結構(multi-layers)於該基板上；形成一導電通道(conductive channel)於該基板上並設置於該陣列區域中，該導電通道以垂直於該多層結構延伸並向下延伸至該基板；形成一導電插塞(conductive plug)於該導電通道上方，且該導電插塞包括：一多晶矽部(polysilicon portion)，電性連接該導電通道；和一含金屬部(metal-containing portion)，形成於該多晶矽部上方；和形成一插塞接觸(plug contact)於該導電插塞上方，其中該插塞接觸係電性連接於該含金屬部。
如申請專利範圍第9項所述之製造方法，其中形成該導電插塞之步驟係包括：形成一溝槽(trench)於該導電通道上；形成一多晶矽插塞(polysilicon plug)於該溝槽中；移除一部分的該多晶矽插塞以形成一凹槽(recess)，剩餘的該多晶矽部係形成於該導電通道上；和形成該含金屬部於該多晶矽部上，且該含金屬部填滿該凹槽，其中該導電插塞包括該多晶矽部和該含金屬部。