TWI802207B

TWI802207B - 三維and快閃記憶體元件及其製造方法

Info

Publication number: TWI802207B
Application number: TW111100524A
Authority: TW
Inventors: 蘇嬿如
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-01-06
Filing date: 2022-01-06
Publication date: 2023-05-11
Also published as: TW202329420A

Abstract

一種三維AND快閃記憶體元件，包括：堆疊結構、通道柱、第一導體柱和第二導體柱以及電荷儲存結構。堆疊結構位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。通道柱，延伸穿過所述堆疊結構。第一導體柱和第二導體柱，位於所述多個通道柱內，且與所述多個通道柱電性連接。所述第一導體柱包括第一金屬矽化物柱，所述第二導體柱包括第二金屬矽化物柱。電荷儲存結構，位於所述多個閘極層與所述通道柱之間。

Description

三維AND快閃記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維AND快閃記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。

本發明提出一種三維AND快閃記憶體元件可以降低源極柱和汲極柱與通道柱之間的接觸電阻。

本發明提出一種三維AND快閃記憶體元件的製造方法可以與現有製程整合而製作出具有低阻值的源極柱和汲極柱，並降低源極柱和汲極柱與通道柱之間的接觸電阻。

本發明的一實施例提出一種三維AND快閃記憶體元件，包括：堆疊結構、通道柱、第一導體柱和第二導體柱以及電荷儲存結構。堆疊結構位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。通道柱，延伸穿過所述堆疊結構。第一導體柱和第二導體柱，位於所述通道柱內，且與所述通道柱電性連接，其中所述第一導體柱包括第一金屬矽化物柱，所述第二導體柱包括第二金屬矽化物柱。電荷儲存結構，位於所述多個閘極層與所述通道柱之間。

本發明的一實施例提出一種三維AND快閃記憶體元件的製造方法，包括：形成堆疊結構於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層。形成通道柱，延伸穿過所述堆疊結構。形成第一附加柱與第二附加柱於所述通道柱內，所述第一附加柱與所述第二附加柱分別與部分所述通道柱電性連接。使所述第一附加柱與所述第二附加柱反應形成第一金屬矽化物柱與第二金屬矽化物柱。將所述多個中間層取代為多個閘極層。形成多個電荷儲存結構，於所述多個閘極層與所述通道柱之間。

基於上述，本發明實施例之三維AND快閃記憶體元件以低阻值的金屬以及金屬矽化物形成源極柱和汲極柱，可降低源極柱和汲極柱的阻值，並降低源極柱和汲極柱與通道柱之間的接觸電阻。

本發明實施例之三維AND快閃記憶體元件的製造方法可以與現有製程整合而製作出具有低阻值的源極柱和汲極柱，並降低源極柱和汲極柱與通道柱之間的接觸電阻。

三維快閃記憶體中通常以摻雜的多晶矽柱來做為源極和汲極。然而，摻雜的多晶矽的阻值較高，且與通道柱之間的接觸電阻也較高。在本發明的一些實施例中，以金屬以及金屬矽化物來做為源極柱和汲極柱，因此，可以降低源極和汲極的阻值，並降低源極和汲極與通道柱之間的接觸電阻。藉此，以提升開啟電流（I _on）。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。

圖1A為包括配置成列及行的垂直AND記憶陣列10的2個區塊BLOCK ⁽ⁱ⁾與BLOCK ⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK ⁽ⁱ⁾中包括記憶陣列A ⁽ⁱ⁾。記憶陣列A ⁽ⁱ⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁾ _m+1）的AND記憶單元20集合。記憶陣列A ⁽ⁱ⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁾ _n與SP ⁽ⁱ⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁾ _n與DP ⁽ⁱ⁾ _n+1），從而使得AND記憶單元20沿共同字元線（例如WL ⁽ⁱ⁾ _m+1）邏輯地配置成一列。

記憶陣列A ⁽ ⁱ ⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ ⁾ _n）的AND記憶單元20集合。記憶陣列A ⁽ⁱ⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ ⁱ ⁾ _m+1與WL ⁽ ⁱ ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n）。因此，記憶陣列A ⁽ⁱ⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ ⁾ _n）邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK ⁽ⁱ⁾中，記憶陣列A ⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n）。第n+1行的AND記憶單元20共用共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）與共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n+1）。

共同的源極柱（例如SP ⁽ ⁱ ⁾ _n）耦接至共同的源極線（例如SL _n）；共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n）耦接至共同的位元線（例如BL _n）。共同的源極柱（例如SP ⁽ ⁱ ⁾ _n+1）耦接至共同的源極線（例如SL _n+1）；共同的汲極柱（例如DP ⁽ ⁱ ⁾ _n+1）耦接至共同的位元線（例如BL _n+1）。

相似地，區塊BLOCK ⁽ⁱ⁺¹⁾包括記憶陣列A ⁽ⁱ⁺¹⁾，其與在區塊BLOCK ⁽ⁱ⁾中的記憶陣列A ⁽ⁱ⁾相似。記憶陣列A ⁽ⁱ⁺¹⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1）的AND記憶單元20集合。記憶陣列A ⁽ⁱ⁺¹⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n與SP ⁽ⁱ⁺¹⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n與DP ⁽ⁱ⁺¹⁾ _n+1）。記憶陣列A ⁽ ⁱ⁺¹ ⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ ⁱ⁺¹ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ⁺¹ ⁾ _n）的AND記憶單元20集合。記憶陣列A ⁽ⁱ⁺¹⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ ⁱ⁺¹ ⁾ _m+1與WL ⁽ ⁱ⁺¹ ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ ⁱ⁺¹ ⁾ _n）與共同的汲極柱（例如DP ⁽ ⁱ⁺¹ ⁾ _n）。因此，記憶陣列A ⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ ⁱ⁺¹ ⁾ _n）與共同汲極柱（例如DP ⁽ ⁱ⁺¹ ⁾ _n）邏輯地配置成一行。

區塊BLOCK ⁽ⁱ⁺¹⁾與區塊BLOCK ⁽ⁱ⁾共用源極線（例如是SL _n與SL _n+1）與位元線（例如BL _n與BL _n+1）。因此，源極線SL _n與位元線BL _n耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶陣列A ⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶陣列A ⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL _n+1與位元線BL _n+1耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶陣列A ⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶陣列A ⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

請參照圖1B至圖1D，記憶陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件（例如電晶體）上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。記憶陣列10可包括閘極堆疊結構52、多個通道柱16、多個第一導體柱（又可稱為源極柱）32a與多個第二導體柱（又可稱為汲極柱）32b和多個電荷儲存結構40。

請參照圖1B，閘極堆疊結構52形成在陣列區（未示出）與階梯區（未示出）的介電基底50上。閘極堆疊結構52包括在介電基底50的表面50s上垂直堆疊的多個閘極層（又稱為字元線）38與多層的絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構（未示出）。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗（未示出）可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1D，記憶陣列10還包括多個通道柱16。通道柱16連續延伸穿過閘極堆疊結構52。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。通道柱16的材料可以是半導體，例如是未摻雜的多晶矽。

請參照圖1B至圖1D，記憶陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面（即XY平面）的方向（即Z方向）上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接該通道柱16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽或是氧化矽。

請參照圖1C與圖1D，電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層（或稱為能隙工程穿隧氧化層）14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分（穿隧層14與電荷儲存層12）在垂直於閘極層38的方向（即Z方向）上連續延伸，而電荷儲存結構40的另一部分（阻擋層36）環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40（穿隧層14、電荷儲存層12與阻擋層36）環繞於閘極層38的周圍。

請參照圖1E，電荷儲存結構40、通道柱16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於或等於2位元）的操作。

在進行操作時，將電壓施加至所選擇的字元線（閘極層）38，例如施加高於對應記憶單元20的相應起始電壓（V _th）時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL _n或BL _n+1（示於圖1B）進入汲極柱32b，並經由導通的通道區流至源極柱32a（例如，在由箭頭60所指示的方向上），最後流到源極線SL _n或SL _n+1（示於圖1B）。

參照圖1B至圖1E，在本發明的一些實施例中，源極柱32a與汲極柱32b各自分別包括金屬矽化物柱、金屬柱、阻障層與金屬層，其製造方法可參照圖2A至圖2L以及圖3A至圖3L詳細說明之。在另一些實施例中源極柱32a與汲極柱32b各自分別包括金屬矽化物柱與金屬層，但不包括金屬柱與阻障層，其製造方法可參照圖4A至圖4F以及圖5A至圖5F詳細說明之。在圖1B以及圖1E僅是以圓形的輪廓示出源極柱32a與汲極柱32b。然而，源極柱與汲極柱的形狀與輪廓可參照圖3L與圖5F所示者，但不以此為限。

圖2A至圖2L是依照本發明的實施例的一種三維AND快閃記憶體元件的製造流程的剖面示意圖。圖3A至圖3L示出圖2A至圖2L的切線III-III’的上視圖。

參照圖2A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。介電基底100包括陣列區與階梯區。於陣列區與階梯區的介電基底100上形成堆疊結構SK1。堆疊結構SK1又可稱為絕緣堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的絕緣層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與絕緣層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為絕緣層104。絕緣層104例如為氧化矽層。中間層106例如為氮化矽層。中間層106可作為犧牲層，在後續的製程中被局部移除之。在本實施例中，堆疊結構SK1具有5層絕緣層104與4層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。

在一些實施例中，在形成堆疊結構SK1之前，在介電基底100上先形成絕緣層101、停止層102與導體層103。絕緣層101例如是氧化矽。停止層102形成在絕緣層中101。停止層102例如是導體圖案，例如是多晶矽圖案。導體層103例如是接地的多晶矽層。導體層103又可以稱為虛設閘極，其可以用來關閉漏電路徑。將堆疊結構SK1圖案化，以在階梯區形成階梯結構。

接著，參照圖2A與圖3A，於陣列區的堆疊結構SK1中形成多個開孔108。在本實施例中，開孔108延伸穿過導體層103，且其底面未暴露出停止層102與絕緣層101，但本發明不限於此。在本實施例中，以上視角度來看，開孔108具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形（未示出）。

參照圖2B與圖3B，在開孔108之中形成保護層110、通道柱116與間隙壁117。保護層110形成在中間層106的側壁。保護層110例如是氧化矽層。通道柱116的材料可為半導體，例如未摻雜多晶矽。間隙壁117例如低溫氧化矽層。保護層110的形成方法例如是熱氧化法。通道柱116與間隙壁117的形成方法例如是在堆疊結構SK1上以及開孔108之中形成通道材料層以及間隙壁材料層。接著，進行回蝕製程，以局部移除通道材料層以及間隙壁材料層，以形成通道柱116與間隙壁117。通道柱116與間隙壁117覆蓋在開孔108的側壁上，裸露出開孔108的底部。通道柱116與間隙壁117可延伸穿過堆疊結構SK1並延伸至絕緣層101中，但不限於此。通道柱116的上視圖例如為環形，且在其延伸方向上（例如垂直介電基底100的方向上）可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀（例如多邊形）的輪廓。保護層110與間隙壁117分別在通道柱116的兩個側壁上。

參照圖2C與圖3C，在堆疊結構SK1上以及開孔108之中填入絕緣填充材料。絕緣填充材料例如是低溫氧化矽。填入開孔108中的絕緣填充材料形成絕緣填充層124且在絕緣填充層124中央會留下一圓形孔隙。然後，進行非等向性蝕刻製程，以使圓形孔隙擴大而形成孔109。在本實施例中，孔109延伸穿過導體層103，且其底面介於停止層102的頂面與底面之間，但本發明不限於此。

參照圖2D與圖3D，在絕緣填充層124上以及孔109之中形成絕緣材料層。然後，進行非等向性蝕刻製程，移除部分的絕緣材料層，以在孔109之中形成絕緣柱128。絕緣柱128的材料與絕緣填充層124的材料不同。絕緣柱128的材料例如是氮化矽。

參照圖2E與圖3E，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔130a與130b。在進行蝕刻的過程中，可以停止層102做為蝕刻停止層。因此，所形成的孔130a與130b從堆疊結構SK1延伸至裸露出停止層102為止。圖案化製程所定義的孔的圖案的輪廓可以與絕緣柱128的輪廓相切。圖案化製程所定義的孔的圖案的輪廓也可超出絕緣柱128的輪廓。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。此外，在一些實施例中，圖案化製程所定義的孔的圖案的輪廓會超出開孔108的輪廓，使得孔130a與130b的上側壁裸露出堆疊結構SK1的部分頂絕緣層104。孔130a與130b的中側壁與下側壁裸露出絕緣層101、絕緣柱128以及間隙壁117。

接著，進行回蝕刻製程，移除孔130a與130b的側壁所裸露的間隙壁117，以裸露出通道柱116的第一區R1與第二區R2。本實施例的通道柱116的第一區R1與第二區R2上將經由自動對準金屬矽化製程形成金屬矽化物柱。若通道柱116的厚度不足，很可能使得第一區R1與第二區R2的全部或大部分的矽反應為金屬矽化物。因此，本實施例還形成附加柱119a和119b，以提供做為進行自動對準金屬矽化製程的矽來源，如圖2F與圖3F所示。

參照圖2F與圖3F，在通道柱116的第一區R1與第二區R2以及停止層102上形成附加柱119a和119b。藉由附加柱119a和119b的形成，可以增加第一區R1與第二區R2的矽的厚度。附加柱119a和119b例如是磊晶矽層，形成的方法例如是通過磊晶成長法從通道柱116的第一區R1與第二區R2以及停止層102分別成長磊晶層直至彼此相連。在一些實施例中，附加柱119a和119b從通道柱116的第一區R1與第二區R2連續延伸至停止層102。本實施例之附加柱119a和119b例如是共形層，分別覆蓋通道柱116的第一區R1與第二區R2以及停止層102上，而未將孔130a與130b填滿。

參照圖2G與圖3G，之後進行自動對準金屬化製程。首先，在堆疊結構SK1以及孔130a與130b之中形成金屬層120。金屬層120覆蓋堆疊結構SK1的頂面與側壁、附加柱119a和119b的表面以及絕緣柱128的頂面與側壁。金屬層120例如是鈦、鈷、鎳、鉑或其組合。金屬層120例如是以原子層沉積法形成，反應的氣體源例如是TiCl ₄。

參照圖2H與圖3H，接著，進行熱製程P1，例如是快速熱氧化製程（RTP），以使金屬層120與附加柱119a和119b反應形成金屬矽化物柱121a與121b。金屬矽化物柱121a與121b的材料例如是矽化鈦（TiSi ₂）、矽化鈷、矽化鎳、矽化鉑或其組合。

參照圖2I與圖3I，在堆疊結構SK1以及孔130a與130b之中形成阻障層（barrier layer）122。阻障層122又可稱為黏著層。阻障層122的材料包括金屬氮化物，例如是氮化鈦、氮化鈷、氮化鎳、氮化鉑或其組合。阻障層122的形成方法例如是對金屬層120以及金屬矽化物柱121a與121b進行表面處理製程P2。表面處理製程P2例如是氮化製程，以使得金屬層120以及金屬矽化物柱121a與121b的表面氮化而形成金屬氮化物。氮化製程例如是電漿製程或是離子植入製程。氮化製程所使用的氣體例如是包括氮氣或氨氣。

參照圖2J與圖3J，在阻障層122上形成金屬層123，並填滿孔130a與130b。金屬層123例如是鎢或是鎢合金。

參照圖2K與圖3K，對金屬層123、阻障層122以及未反應的金屬層120進行回蝕刻製程，以在孔130a形成金屬柱123a、阻障層122a和金屬層120a，並在孔130b中形成金屬柱123b、阻障層122b和金屬層120b。金屬層120a、金屬矽化物柱121a、阻障層122a和金屬柱123a可合稱為導體柱132a。金屬層120b、金屬矽化物柱121b、阻障層122b和金屬柱123b可合稱為導體柱132b。導體柱132a與導體柱132b可做為源極柱與汲極柱，且分別與通道柱116的第一區R1與第二區R2電性連接。導體柱132a與導體柱132b以絕緣柱128彼此分隔。

在本實施例中，金屬柱123a與123b為實體柱，例如是圓形實體柱。阻障層122a、122b環繞包覆金屬柱123a與123b的側壁與底部。金屬矽化物柱121a與121b向彼此的方向延伸且突出於通道柱116的內側壁，與通道柱116的第一區R1與第二區R2電性連接，包覆阻障層122a、122b的一部分側壁與底部，且被絕緣柱128分隔。金屬層120a、120b的材料與金屬柱123a與123b的材料不同，且其包括與金屬矽化物柱121a與121b相同的金屬元素。金屬層120a位於阻障層122a與絕緣填充層124之間，且與金屬矽化物柱121a連接並共同環繞金屬柱123a。金屬層120b位於阻障層122b與絕緣填充層124之間，且與金屬矽化物柱121b連接並共同環繞金屬柱123b。金屬層120a、120b環繞包覆阻障層122a、122b的另一部分的側壁，且被絕緣柱128分隔。金屬矽化物柱121a與121b的阻值小於通道柱116的阻值，且金屬矽化物柱121a與121b的阻值介於通道柱116的阻值與金屬柱123a與123b的阻值之間。金屬矽化物柱121a與121b的體積分別等於或小於金屬柱123a與123b的體積，但不在此限。

之後，參照圖2L與圖3L，在堆疊結構SK1上形成頂蓋絕緣層115。之後，進行取代製程，以將多層中間層106取代為多層閘極層138等。首先，對堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成多個分隔溝槽133。在進行蝕刻製程時，可以絕緣層101或是導體層103做為蝕刻停止層，使得分隔溝槽133裸露出絕緣層101或是導體層103。分隔溝槽133沿著X方向延伸，使陣列區與階梯區的堆疊結構SK1分割成多個區塊TB。

接著，進行蝕刻製程，例如濕式蝕刻製程，以將部分的多層中間層106移除。由於蝕刻製程所採用的蝕刻液（例如是熱磷酸）注入於分隔溝槽133之中，再將所接觸的部分的多層中間層106移除。當通道柱116與分隔溝槽133之間的多層中間層106被移除時，由於保護層110與中間層106的材料不同，因此，保護層110可以做為蝕刻停止層，以保護通道柱116。繼續進行蝕刻製程，藉由時間模式的控制，將大部分的多層中間層106移除，以形成多個水平開口134。之後，移除保護層110。

在多個水平開口134中形成多層穿隧層114、多層電荷儲存層112、多層阻擋層136以及多層閘極層138。穿隧層114例如是氧化矽。電荷儲存層112例如是氮化矽。阻擋層136例如為介電常數大於或等於7的高介電常數的材料，例如氧化鋁（Al ₁O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層138例如是鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層137。阻障層137的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝槽133與水平開口134之中依序形成穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及導體材料層，然後，再進行回蝕刻製程，移除多個分隔溝槽133中的穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及導體材料層，以在多個水平開口134中形成穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138。穿隧層114、電荷儲存層112、與阻擋層136合稱為電荷儲存結構140。至此，形成閘極堆疊結構150。閘極堆疊結構150，設置於介電基底100上，且包括彼此交互堆疊的多層閘極層138與多層絕緣層104。

在分隔溝槽133中形成分隔狹縫SLT。分隔狹縫SLT的形成方法包括在閘極堆疊結構150上以及分隔溝槽133中填入絕緣襯層材料以及導體材料。絕緣材料例如氧化矽。導體材料例如是多晶矽。然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構150上多餘的絕緣襯層材料以及導體材料，以形成襯層142與導體層144。襯層142與導體層144合稱為分隔狹縫SLT。在另一些實施例中，分隔狹縫SLT也可以是全部被絕緣材料填滿，而無任何導體層。在又一些實施例中，分隔狹縫SLT也可以是襯層142，且襯層142包覆著氣隙（air gap）而無任何導體層。

之後，在階梯區中形成接觸窗（未示出）。接觸窗著陸於階梯區的閘極層138的末端，並與其電性連接。

在以上參照圖2A至圖2K以及圖3A至圖3K的實施例中，以金屬矽化物柱、阻障層、金屬柱和金屬層來做為源極柱和汲極柱。在另一些實施例中，源極柱和汲極柱省略金屬柱和阻障層，如圖4A至圖4F以及圖5A至圖5F所示。

參照圖4A與圖5A，依照上述方法形成堆疊結構SK1，並在堆疊結構SK1中形成開孔108。接著，在開口中108中形成保護層110、通道柱116、間隙壁117、絕緣填充層124以及絕緣柱128。之後，進行圖案化製程，以在絕緣填充層124中形成孔130a與130b。接著，進行回蝕刻製程，移除孔130a與130b的側壁所裸露的間隙壁117，以裸露出通道柱116的第一區R1與第二區R2。本實施例將以自動對準金屬矽化製程形成的金屬矽化物來製作源極柱和汲極柱。因此，在孔130a與130b之中需要足夠厚的矽層。因此，本實施例在進行自動對準金屬矽化製程前還形成附加柱219a和219b，如圖4B與圖5B所示。

參照圖4B與圖5B，在孔130a與130b之中形成附加柱219a和219b。在一些實施例中，附加柱219a和219b從通道柱116的第一區R1與第二區R2連續延伸至停止層102。附加柱219a和219b例如是磊晶矽層，形成的方法例如是透過磊晶成長法從通道柱116的第一區R1與第二區R2以及停止層102分別成長磊晶層至彼此相連。而且相較於圖2F所示的附加柱119a和119b，本實施例的附加柱219a和219b成長為具有更大的厚度，占據相當大的孔130a與130b的空間，但未將孔130a與130b填滿。

參照圖4C與圖5C，之後進行自動對準金屬化製程。首先，在堆疊結構SK1以及孔130a與130b中形成金屬層220。金屬層220覆蓋堆疊結構SK1的頂面與側壁、附加柱219a和219b的表面以及絕緣柱128的頂面與側壁，並且填入孔130a與130b的剩餘空間。金屬層220例如是鈦、鈷、鎳、鉑或其組合。金屬層220例如是以原子層沉積法形成，反應的氣體源例如是TiCl ₄。

參照圖4D與圖5D，接著，進行熱製程P1，例如是快速熱氧化製程（RTP），以使金屬層220與附加柱219a和219b反應形成金屬矽化物柱221a與221b。金屬矽化物柱221a與221b的材料例如是矽化鈦（TiSi ₂）、矽化鈷、矽化鎳、矽化鉑或其組合。

參照圖4E與圖5E，對未反應的金屬層220進行回蝕刻製程，以在孔130a中形成金屬層220a，並在孔130b中形成金屬層220b。

金屬層220a與金屬矽化物柱221a可合稱為導體柱232a；金屬層220b與金屬矽化物柱221b可合稱為導體柱232b。導體柱232a與導體柱232b可分別做為源極柱與汲極柱，且分別與通道柱116的第一區R1與第二區R2電性連接。

在本實施例中，金屬矽化物柱221a與221b向彼此的方向延伸，而突出於通道柱116的內側壁，與通道柱116的第一區R1與第二區R2電性連接。金屬矽化物柱221a與221b為實體柱，例如是類圓形的實體柱。在本實施例中，金屬矽化物柱221a與221b的下部的直徑大於金屬矽化物柱221a與221b的上部的直徑。金屬矽化物柱221a與221b的下部被絕緣柱128分隔。金屬矽化物柱221a與221b的上部被絕緣柱128以及金屬層220a、220b分隔。

金屬層220a、220b包括與金屬矽化物柱221a與221b相同的金屬元素。金屬層220a位於金屬矽化物柱221a與絕緣柱128之間以及金屬矽化物柱221a與絕緣填充層124之間。金屬層220b分位於金屬矽化物柱221b與絕緣柱128之間以及金屬矽化物柱221b與絕緣填充層124之間。金屬層220a、220b的側壁與底部被金屬矽化物柱221a與221b包覆，且金屬層220a、220b彼此被絕緣柱128分隔。

金屬矽化物柱221a與221b的阻值小於通道柱116的阻值，且金屬矽化物柱221a與221b的阻值介於通道柱116的阻值與金屬層220a與220b的阻值之間。金屬矽化物柱221a與221b的體積大於或等於金屬層220a、220b的體積，但不限於此。

之後，參照圖4F與圖5F，在堆疊結構SK1上形成頂蓋絕緣層115。之後，進行取代製程，以將多層中間層106取代為多層穿隧層114、多層電荷儲存層112、多層阻擋層136、多層阻障層137以及多層閘極層138。

以上的實施例是以3D AND快閃記憶體來說明。然而，本發明實施例不以此為限，本發明實施例亦可應用於3D NOR快閃記憶體或3D NAND快閃記憶體。

基於上述，本發明實施例之三維AND快閃記憶體元件以低阻值的金屬以及金屬矽化物來製作源極柱和汲極柱，可降低源極柱和汲極柱的阻值，並降低源極柱和汲極柱與通道柱之間的接觸電阻。藉此，以提升開啟電流（I _on）。此外，本發明實施例之三維AND快閃記憶體元件的製造方法可以與現有製程整合而製作出具有低阻值的源極柱和汲極柱，並降低源極柱和汲極柱與通道柱之間的接觸電阻。

10、A ⁽ⁱ⁾、A ⁽ⁱ⁺¹⁾:記憶陣列 12:電荷儲存層 14、114:穿隧層 15、56、156:分隔層 16、116:通道柱 20:記憶單元 24、124:絕緣填充層 28、128:絕緣柱 32a:源極柱/導體柱 32b:汲極柱/導體柱 36、136:阻擋層 38、138:閘極層/字元線 40、140:電荷儲存結構 50、100:介電基底 52、150:閘極堆疊結構 54、101、104:絕緣層 60:箭頭 102:停止層 103:導體層 106、106a:中間層 117:間隙壁108:開孔 110:保護層 112:電荷儲存層 115:頂蓋絕緣層119a、119b、219a、219b:附加柱 120、120a、120b、123、220、220a、220b:金屬層 121a、121b、221a、221b:金屬矽化物柱 122、122a、122b:阻障層 123a、123b:金屬柱 130a、130b:孔 132a、132b:導體柱 133:分隔溝槽 134:水平開口 137:阻障層 142:襯層 144:導體層 BLOCK、BLOCK ⁽ⁱ⁾、BLOCK ⁽ⁱ⁺¹⁾:子區塊 BL _n、BL _n+1:位元線 SP ⁽ ⁱ ⁾ _n、SP ⁽ⁱ⁾ _n+1、SP ⁽ ⁱ⁺¹ ⁾ _n、SP ⁽ⁱ⁺¹⁾ _n+1:源極柱 DP ⁽ⁱ⁾ _n、DP ⁱ⁾ _n+1、DP ⁱ⁺¹⁾ _n、DP ⁽ⁱ⁺¹⁾ _n+1:源極柱 P1:熱製程 P2:氮化製程 SK1:堆疊結構 TB:區塊 WL ⁽ⁱ⁾ _m、WL ⁽ⁱ⁾ _m+1、WL ⁽ⁱ⁺¹⁾ _m、WL ⁽ⁱ⁺¹⁾ _m+1:字元線 X、Y、Z:方向 I-I’、II-II’、III-III’、IV-IV’:切線

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C、圖1D的切線II-II’的上視圖。圖2A至圖2L是依照本發明的實施例的一種三維AND快閃記憶體元件的製造流程的剖面示意圖。圖3A至圖3L示出圖2C至圖2L的切線III-III’的上視圖。圖4A至圖4F是依照本發明的實施例的另一種三維AND快閃記憶體元件的製造流程的剖面示意圖。圖5A至圖5F示出圖4A至圖4F的切線IV-IV’的上視圖。

100:介電基底

101、104:絕緣層

102:停止層

106:中間層

110:保護層

112:電荷儲存層

114:穿隧層

115:絕緣層

116:通道柱

117:間隙壁

128:絕緣柱

132a、132b:導體柱

133:分隔溝槽

134:水平開口

136:阻擋層

137:阻障層

138:閘極層/字元線

142:襯層

144:導體層

III-III’:切線

X、Y、Z:方向

TB:區塊

Claims

一種三維AND快閃記憶體元件，包括：堆疊結構，位於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；通道柱，延伸穿過所述堆疊結構；第一導體柱和第二導體柱，位於所述通道柱內，且與所述通道柱電性連接，其中所述第一導體柱包括第一金屬矽化物柱，所述第二導體柱包括第二金屬矽化物柱；以及電荷儲存結構，位於所述多個閘極層與所述通道柱之間，其中所述第一金屬矽化物柱以及所述第二金屬矽化物柱分別與所述通道柱接觸。
如請求項1所述的三維AND快閃記憶體元件，其中所述第一導體柱更包括第一金屬柱，其中所述第一金屬矽化物柱位於所述通道柱與所述第一金屬柱之間；所述第二導體柱更包括第二金屬柱，其中所述第二金屬矽化物柱位於所述通道柱與所述第二金屬柱之間。
如請求項2所述的三維AND快閃記憶體元件，其中所述第一金屬矽化物柱的電阻值小於或等於所述通道柱的電阻值，所述第二金屬矽化物柱的電阻值小於或等於所述通道柱的電阻值。
如請求項2所述的三維AND快閃記憶體元件，其中所述第一金屬矽化物柱的電阻值介於所述第一金屬柱的電阻值及所述通道柱的電阻值之間。
如請求項2所述的三維AND快閃記憶體元件，其中所述第一金屬矽化物柱的體積小於或等於所述第一金屬柱的體積；所述第二金屬矽化物柱的體積小於或等於所述第二金屬柱的體積。
如請求項2所述的三維AND快閃記憶體元件，其中所述第一導體柱更包括第一阻障層，位於所述第一金屬矽化物柱與所述第一金屬柱之間；以及所述第二導體柱更包括第二阻障層，位於所述第二金屬矽化物柱與所述第二金屬柱之間。
如請求項6所述的三維AND快閃記憶體元件，其中所述第一導體柱更包括第一金屬層，其中所述第一阻障層還位於所述第一金屬層與所述第一金屬柱之間；以及所述第二導體柱更包括第二金屬層，其中所述第二阻障層還位於所述第二金屬層與所述第二金屬柱之間，其中所述第一金屬層與所述第一金屬矽化物柱連接並共同環繞所述第一金屬柱，所述第二金屬層與所述第二金屬矽化物柱連接且共同環繞所述第二金屬柱。
如請求項1所述的三維AND快閃記憶體元件，其中所述第一導體柱更包括第一金屬層，其中所述第一金屬矽化物柱位於所述通道柱與所述第一金屬層之間；所述第二導體柱更包括第二金屬層，其中所述第二金屬矽化物柱位於所述通道柱與所述第二金屬層之間。
如請求項8所述的三維AND快閃記憶體元件，其中所述第一金屬矽化物柱的體積大於或等於所述第一金屬層的體積；所述第二金屬矽化物柱的體積大於或等於所述第二金屬層的體積。
一種三維AND快閃記憶體元件的製造方法，包括：形成堆疊結構於介電基底上，其中所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層；形成通道柱，延伸穿過所述堆疊結構；形成第一附加柱與第二附加柱於所述通道柱內，所述第一附加柱與所述第二附加柱分別與部分所述通道柱電性連接；使所述第一附加柱與所述第二附加柱反應形成第一金屬矽化物柱與第二金屬矽化物柱；將所述多個中間層取代為多個閘極層；以及形成多個電荷儲存結構，於所述多個閘極層與所述通道柱之間，其中所述第一金屬矽化物柱以及所述第二金屬矽化物柱分別與所述通道柱接觸。
如請求項10所述的三維AND快閃記憶體元件的製造方法，其中形成所述第一金屬矽化物柱與所述第二金屬矽化物柱的方法包括：在所述堆疊結構上形成金屬層；進行自動對準金屬矽化反應，以使部分的所述金屬層與所述第一附加柱與所述第二附加柱反應，以形成所述第一金屬矽化物柱與所述第二金屬矽化物柱；以及移除部分未反應的金屬層，以形成第一金屬層，其與所述第一金屬矽化物柱電性連接，並形成第二金屬層，其與所述第二金屬矽化物柱電性連接。
如請求項11所述的三維AND快閃記憶體元件的製造方法，形成所述第一金屬矽化物柱與所述第二金屬矽化物柱的方法包括：在所述堆疊結構上形成金屬層；進行自動對準金屬矽化反應，以使部分的所述金屬層與所述第一附加柱與所述第二附加柱反應，以形成所述第一金屬矽化物柱與所述第二金屬矽化物柱；以及形成第一金屬柱，延伸穿過所述堆疊結構，與所述第一金屬矽化物柱電性連接；以及形成第二金屬柱，延伸穿過所述堆疊結構，與所述第二金屬矽化物柱電性連接。