CN117082869A - 半导体元件、存储器元件及其制造方法 - Google Patents
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Abstract
本发明提供一种存储器元件，可以应用于三维AND快闪存储器元件。存储器元件包括：栅极堆叠结构、掺杂的通道堆叠结构、源极柱与漏极柱以及多个介电结构。栅极堆叠结构位于衬底上。所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。掺杂的通道堆叠结构延伸穿过所述栅极堆叠结构，其中所述掺杂的通道堆叠结构包括彼此间隔开的多个掺杂的通道环。源极柱与漏极柱位于所述掺杂的通道堆叠结构内且分别与所述多个掺杂的通道环电性连接。多个介电结构位于所述多个栅极层与所述多个掺杂的通道环之间。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储器元件及其制造方法。
背景技术
非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人电脑和其他电子设备中。目前业界较常使用的三维存储器包括或非门(NOR)存储器以及与非门(NAND)存储器。此外，另一种三维存储器为与门(AND)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。然而，仍存在许多与三维存储器元件相关的挑战。
发明内容
本发明实施例提出一种存储器元件可以使得多个通道区彼此分离并具有掺杂，以降低漏电流，增加元件裕度(device window)，并提升开启电流。
本发明实施例提出一种存储器元件的制造方法可以与现有工艺整合。
依据本发明实施例的一种存储器元件，包括：栅极堆叠结构、掺杂的通道堆叠结构、源极柱与漏极柱以及多个介电结构。栅极堆叠结构位于衬底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。掺杂的通道堆叠结构延伸穿过所述栅极堆叠结构，其中所述掺杂的通道堆叠结构包括彼此间隔开的多个掺杂的通道环。源极柱与漏极柱延伸穿过所述掺杂的通道堆叠结构，且所述源极柱与所述漏极柱分别与所述多个掺杂的通道环电性连接。多个介电结构位于所述多个栅极层与所述多个掺杂的通道环之间。
依据本发明实施例的一种存储器元件的制造方法，包括以下步骤。形成中间堆叠结构于衬底上，其中所述中间堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二中间层。形成开口于所述中间堆叠结构中。形成通道柱于所述开口的侧壁。于所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱。移除所述多个第一中间层，以形成多个第一水平开口。移除所述多个第一水平开口所裸露出的部分所述通道柱，以形成多个环空间，并蚀刻所述通道柱以形成多个通道环，所述的多个通道环被所述多个环空间分隔开。将多个绝缘层填入所述多个第一水平开口与所述多个环空间中。移除所述多个第二中间层，以形成多个第二水平开口。对所述多个通道环进行掺杂工艺，以使所述多个通道环形成多个掺杂的通道环，其中所述多个掺杂的通道环与填入于所述多个环空间中的所述多个绝缘层彼此交替堆叠成掺杂的通道堆叠结构。将多个栅极层填入于所述多个第二水平开口中，其中所述多个栅极层与填入所述多个第一水平开口的所述多个绝缘层彼此交替成栅极堆叠结构。形成多个介电结构，位于所述多个栅极层与所述多个掺杂的通道环之间。
依据本发明实施例的一种半导体元件，包括：堆叠结构、垂直柱以及二电极柱。所述堆叠结构位于衬底上，其中所述堆叠结构包括多个导体层。所述垂直柱，延伸贯穿所述堆叠结构，其中所述垂直柱包括彼此间隔开的多个通道环，所述多个通道环具有第一掺杂浓度。所述二电极柱，延伸穿过所述堆叠结构。所述二电极柱具有第二掺杂浓度且分别与所述多个通道环电性连接。所述第一掺杂浓度小于所述第二掺杂浓度。
在本发明实施例中，通道环彼此之间以绝缘层物理性分隔开，有助于栅极层控制通道区，因此可以降低存储单元之间的漏电流，增加元件裕度(device window)，提升开启与关闭的电流比(Ion/Ioff)。再者，由于多个通道环是掺杂的，因此可以通过掺杂浓度的改变来调控通道区的阈值电压，增加通道的开启电流。再者，本发明实施例的存储器元件的制造方法可以将在栅极堆叠结构中延伸的通道柱切割成多个彼此分离的通道环并使得通道环被掺杂，且可与现有工艺整合。
附图说明
图1A示出根据一些实施例的3D AND快闪存储器阵列的电路图。
图1B示出图1A中部分的存储阵列的局部三维视图。
图1C与图1D示出图1B的切线I-I’的剖面图。
图1E示出图1B、图1C、图1D的切线II-II’的上视图。
图2A至图2M是依照本发明的实施例的一种半导体元件的制造流程的剖面示意图。
附图标记说明
10：存储器阵列
12、112：电荷存储层/介电结构
14、114：隧穿层
16、116b：掺杂的通道环
28、128：绝缘柱
32a：第一导体柱/源极柱/电极柱
32b：第二导体柱/漏极柱/导体柱/电极柱
36、136：阻挡层
38、138：栅极层
38：字线
40、140：电荷存储结构/介电结构
50、100：介电衬底
50s：表面
52、GSK：栅极堆叠结构
54、101、107、122：绝缘层
54B、122B：主体部
54E、122E：延伸部
60：箭头
102、105：停止层
103、144：导体层
104、106：中间层
108：开孔
109、130a、130b：孔
115：顶盖绝缘层
116：通道柱
116a：通道环
120、134：水平开口
121：环空间
122S：狭缝或孔隙
124：绝缘填充层
132a、132b：导体柱
133：分隔沟槽
135：掺杂层
137：势垒层
142：衬层
150：热工艺
CSK：掺杂的通道堆叠结构
DSK：双重堆叠结构
SK1：中间堆叠结构
SLT：分隔狭缝
I-I’、II-II’：切线
BLOCK、BLOCK(i)、BLOCK(i+1)：区块
BLn、BLn+1：位线
SP(i) n、SP(i) n+1、Sp(i+1) n、SP(i+1)n+1：源极柱
DP(i) n、DP(i) n+1、DP(i+1) n、DP(i+1)n+1：源极柱
WL(i) m、WL(i) m+1、WL(i+1) m、WL(i+1) m+1：字线
X、Y、Z：方向
具体实施方式
图1A示出根据一些实施例的3D AND快闪存储器阵列的电路图。图1B示出图1A中部分的存储阵列的局部三维视图。图1C与图1D示出图1B的切线I-I’的剖面图。图1E示出图1B、图1C与图1D的切线II-II’的上视图。
图1A为包括配置成列及行的垂直AND存储器阵列10的2个区块BLOCK(i)与BLOCK(i+1)的示意图。区块BLOCK(i)中包括存储阵列A(i)。存储阵列A(i)的一列(例如是第m+1列)是具有共同字线(例如WL(i) m+1)的AND存储单元20集合。存储阵列A(i)的每一列(例如是第m+1列)的AND存储单元20对应于共同字线(例如WL(i) m+1)，且耦接至不同的源极柱(例如SP(i) n与Sp(i) n+1)与漏极柱(例如DP(i) n与DP(i) n+1)，从而使得AND存储单元20沿共同字线(例如WL(i)m+1)逻辑地配置成一列。
存储阵列A(i)的一行(例如是第n行)是具有共同源极柱(例如Sp(i) n)与共同漏极柱(例如DP(i) n)的AND存储单元20集合。存储阵列A(i)的每一行(例如是第n行)的AND存储单元20对应于不同字线(例如WL(i) m+1与WL(i) m)，且耦接至共同的源极柱(例如SP(i) n)与共同的漏极柱(例如DP(i) n)。因此，存储阵列A(i)的AND存储单元20沿共同源极柱(例如Sp(i) n)与共同漏极柱(例如DP(i) n)逻辑地配置成一行。在实体布局中，根据所应用的制造方法，行或列可经扭曲，以蜂巢式模式或其他方式配置，以用于高密度或其他原因。
在图1A中，在区块BLOCK(i)中，存储阵列A(i)的第n行的AND存储单元20共用共同的源极柱(例如SP(i) n)与共同的漏极柱(例如DP(i) n)。第n+1行的AND存储单元20共用共同的源极柱(例如SP(i) n+1)与共同的漏极柱(例如DP(i) n+1)。
共同的源极柱(例如SP(i) n)耦接至共同的源极线(例如SLn)；共同的漏极柱(例如DP(i) n)耦接至共同的位线(例如BLn)。共同的源极柱(例如SP(i) n+1)耦接至共同的源极线(例如SLn+1)；共同的漏极柱(例如DP(i) n+1)耦接至共同的位线(例如BLn+1)。
相似地，区块BLOCK(i+1)包括存储阵列A(i+1)，其与在区块BLOCK(i)中的存储阵列A(i)相似。存储阵列A(i+1)的一列(例如是第m+1列)是具有共同字线(例如WL(i+1)m+1)的AND存储单元20集合。存储阵列A(i+1)的每一列(例如是第m+1列)的AND存储单元20对应于共同字线(例如WL(i+1) m+1)，且耦接至不同的源极柱(例如SP(i+1) n与SP(i+1) n+1)与漏极柱(例如DP(i+1) n与DP(i +1) n+1)。存储阵列A(i+1)的一行(例如是第n行)是具有共同源极柱(例如SP(i+1) n)与共同漏极柱(例如DP(i+1) n)的AND存储单元20集合。存储阵列A(i+1)的每一行(例如是第n行)的AND存储单元20对应于不同字线(例如WL(i+1)m+1与WL(i+1) m)，且耦接至共同的源极柱(例如SP(i+1) n)与共同的漏极柱(例如DP(i+1) n)。因此，存储阵列A(i+1)的AND存储单元20沿共同源极柱(例如SP(i +1) n)与共同漏极柱(例如DP(i+1) n)逻辑地配置成一行。
区块BLOCK(i+1)与区块BLOCK(i)共用源极线(例如是SLn与SLn+1)与位线(例如BLn与BLn+1)。因此，源极线SLn与位线BLn耦接至区块BLOCK(i)的AND存储阵列A(i)中的第n行AND存储单元20，且耦接至区块BLOCK(i+1)中的AND存储阵列A(i+1)中的第n行AND存储单元20。同样，源极线SLn+1与位线BLn+1耦接至区块BLOCK(i)的AND存储阵列A(i)中的第n+1行AND存储单元20，且耦接至区块BLOCK(i+1)中的AND存储阵列A(i+1)中的第n+1行AND存储单元20。
请参照图1B至图1D，存储器阵列10可安置于半导体晶粒的内连线结构上，诸如，安置于在半导体衬底上形成的一或多个有源元件(例如晶体管)上方。因此，介电衬底50例如是形成于硅基板上的金属内连线结构上方的介电层，例如氧化硅层。存储器阵列10可包括栅极堆叠结构52、多个掺杂的通道环16、多个第一导体柱(又可称为源极柱或电极柱)32a与多个第二导体柱(又可称为漏极柱或电极柱)32b和多个电荷存储结构40。
请参照图1B，栅极堆叠结构52形成在阵列区(未示出)与阶梯区(未示出)的介电衬底50上。栅极堆叠结构52包括在介电衬底50的表面50s上垂直堆叠的多个栅极层(又称为字线)38与多层的绝缘层54。在Z方向上，这些栅极层38通过设置在其彼此之间的绝缘层54电性隔离。栅极层38在与介电衬底50的表面平行的方向上延伸。阶梯区的栅极层38可具有阶梯结构(未示出)。因此，下部的栅极层38比上部栅极层38长，且下部的栅极层38的末端横向延伸出上部栅极层38的末端。用于连接栅极层38的接触窗(未示出)可着陆于栅极层38的末端，藉以将各层栅极层38连接至各个导线。
请参照图1B至图1D，存储器阵列10还包括绝缘柱28、多个第一导体柱32a与多个第二导体柱32b。在此例中，第一导体柱32a做为源极柱；第二导体柱32b做为漏极柱。第一导体柱32a与第二导体柱32b以及绝缘柱28各自在垂直于栅极层38的表面(即XY平面)的方向(即Z方向)上延伸。第一导体柱32a与第二导体柱32b通过绝缘柱28分隔。第一导体柱32a与第二导体柱32b包括掺杂的多晶硅或金属材料。绝缘柱28例如是氮化硅或是氧化硅。
请参照图1B至图1D，存储器阵列10还包括在Z方向上堆叠的多个掺杂的通道环16。掺杂的通道环16电性连接第一导体柱32a与第二导体柱32b。在一些实施例中，掺杂的通道环16于上视角度来看可具有环形的轮廓。掺杂的通道环16的材料可以是掺杂的半导体材料，例如是掺杂的多晶硅。
请参照图1C与图1D，电荷存储结构(又可称为介电结构)40设置于掺杂的通道环16的侧壁。电荷存储结构40设置于掺杂的通道环16与多层栅极层38之间。电荷存储结构40可以包括隧穿层(或称为能隙工程隧穿氧化层)14、电荷存储层12以及阻挡层36。电荷存储层12位于隧穿层14与阻挡层36之间。在一些实施例中，隧穿层14以及阻挡层36包括氧化硅。电荷存储层12包括氮化硅，或其他包括可以捕捉以电荷的材料。在一些实施例中，如图1C所示，电荷存储结构40的一部分(隧穿层14与电荷存储层12)在垂直于栅极层38的方向(即Z方向)上连续延伸，而电荷存储结构40的另一部分(阻挡层36)环绕于栅极层38的周围。在另一些实施例中，如图1D所示，电荷存储结构40(隧穿层14、电荷存储层12与阻挡层36)环绕于栅极层38的周围。
请参照图1E，电荷存储结构40、掺杂的通道环16以及源极柱32a与漏极柱32b被栅极层38环绕，并且界定出存储单元20。存储单元20可通过不同的操作方法进行1位元操作或2位元操作。举例来说，在对源极柱32a与漏极柱32b施加电压时，由于源极柱32a与漏极柱32b与掺杂的通道环16连接，因此电子可沿着掺杂的通道环16传送并存储在整个电荷存储结构40中，如此可对存储单元20进行1位元的操作。此外，对于利用福勒-诺德汉隧穿(Fowler-Nordheim tunneling)的操作来说，可使电子或是空穴被捕捉在源极柱32a与漏极柱32b之间的电荷存储结构40中。对于源极侧注入(source side injection)、通道热电子(channel-hot-electron)注入或带对带隧穿热载子(band-to-band tunneling hotcarrier)注入的操作来说，可使电子或空穴被局部地捕捉在邻近两个源极柱32a与漏极柱32b中的一者的电荷存储结构40中，如此可对存储单元20进行单位单元(SLC，1位元)或多位单元(MLC，大于或等于2位元)的操作。
在进行操作时，将电压施加至所选择的字线(栅极层)38，例如施加高于对应存储单元20的相应起始电压(Vth)时，与所选择的字线38相交的掺杂的通道环16被导通，而允许电流从位线BLn或BLn+1(示于图1B)进入漏极柱32b，并经由导通的通道区流至源极柱32a(例如，在由箭头60所指示的方向上)，最后流到源极线SLn或SLn+1(示于图1B)。
参照图1C与图1D，在本发明的一些实施例中，绝缘层54包括：多个主体部54B以及多个延伸部54E。多个主体部54B与多个栅极层38彼此交替堆叠形成栅极堆叠结构52。多个延伸部54E与多个主体部54B连接，且与多个掺杂的通道环16交替堆叠形成掺杂的通道堆叠结构CSK。掺杂的通道堆叠结构CSK延伸穿过栅极堆叠结构52。
参照图1C与图1D，从剖面观之，掺杂的通道堆叠结构CSK的掺杂的通道环16不连续延伸穿过栅极堆叠结构52，相邻两个掺杂的通道环16之间彼此以绝缘层54的延伸部54E间隔开。掺杂的通道环16的高度H1可以等于、小于或大于栅极层38的高度H2。高度H1为通道的宽度，高度H2为栅极层38的宽度。当栅极的宽度大于通道的宽度(即：高度H2大于高度HI)时，栅极控制能力更好，亚阈值摆幅较小，单元分布更紧密。当栅极的宽度小于通道的宽度(即：高度H2小于高度H1)时，导通电流增加，操作(读/写)速度提升。
参照图1C与图1D，在本发明的一些实施例中，所述的多个掺杂的通道环16中具有掺质。在一些实施例中，所述多个掺杂的通道环16的掺杂浓度例如是1×1018原子/立方厘米(atom/cm3)至5×1019原子/立方厘米。所述多个掺杂的通道环16的掺质的导电型与所述源极柱32a与所述漏极柱32b的掺质的导电型相同。所述多个掺杂的通道环16的掺杂浓度小于所述源极柱32a与所述漏极柱32b的掺杂浓度。举例来说，所述多个掺杂的通道环16的掺杂浓度是所述源极柱32a与所述漏极柱32b的掺杂浓度的1/50至1/10。
图2A至图2M是依照本发明的实施例的一种半导体元件的制造流程的剖面示意图。半导体元件例如是快闪存储器元件。
参照图2A，提供介电衬底100。介电衬底100例如是形成于硅基板上的金属内连线结构上方的介电层，例如氧化硅层。介电衬底100包括阵列区(未示出)与阶梯区(未示出)。于阵列区与阶梯区的介电衬底100上形成堆叠结构SK1。堆叠结构SK1又可称为中间堆叠结构SK1。在本实施例中，堆叠结构SK1由依序交错堆叠于介电衬底100上的中间层104与中间层106所构成。在其他实施例中，堆叠结构SK1可由依序交错堆叠于介电衬底100上的中间层106与中间层104所构成。此外，在本实施例中，堆叠结构SK1的最上层为中间层104。在本实施例中，堆叠结构SK1具有5层中间层104与4层中间层106，但本发明不限于此。在其他实施例中，可视实际需求来形成更多层的中间层104与更多层的中间层106。中间层104的材料包括半导体材料。中间层106例如为氮化硅，中间层104例如为多晶硅。中间层104与106可作为牺牲层，在后续的工艺中被局部移除之。在一些实施例中，中间层104又可以称为第一中间层104；中间层106又可以称为第二中间层106。
在一些实施例中，在形成堆叠结构SK1之前，在介电衬底100上先形成绝缘层101、停止层102与导体层103。绝缘层101例如是氧化硅。停止层102形成在绝缘层101中。停止层102例如是导体图案，例如是多晶硅图案。导体层103例如是接地的多晶硅层。导体层103又可以称为虚设栅极，其可以用来关闭漏电路径。将堆叠结构SK1图案化，以在阶梯区(未示出)形成阶梯结构(未示出)。
接着，参照图2B，于阵列区的堆叠结构SK1中形成多个开口108。在本实施例中，开口108延伸穿过堆叠结构SK1与导体层103。在本实施例中，以上视角度来看，开口108具有圆形的轮廓(未示出)，但本发明不限于此。在其他实施例中，开口108可具有其他形状的轮廓，例如多边形(未示出)。
参照图2B，在开口108之中形成通道柱116。通道柱116的材料可为半导体，例如未掺杂多晶硅。通道柱116的形成方法例如是在堆叠结构SK1上以及开口108之中形成通道材料隙壁材料。通道材料隙壁材料的形成方法包括化学气相沉积法。接着，进行回蚀工艺，以局部移除通道材料层，以形成通道柱116。通道柱116覆盖在开口108的侧壁上，裸露出开口108的底部。通道柱116可延伸穿过堆叠结构SK1并延伸至绝缘层101中(未示出)。通道柱116在其延伸方向上(例如垂直介电衬底100的方向上)可为连续的。也就是说，通道柱116在其延伸方向上为整体的，并未分成多个不相连的部分。通道柱116的上视图例如为环形(未示出)。在一些实施例中，通道柱116于上视角度来看可具有圆形的轮廓(未示出)，但本发明不限于此。在其他实施例中，通道柱116以上视角度来看也可具有其他形状(例如多边形)的轮廓(未示出)。
参照图2B，在堆叠结构SK1上以及开口108之中填入绝缘填充材料。绝缘填充材料例如是低温氧化硅。填入开口108中的绝缘填充材料形成绝缘填充层124且在绝缘填充层124中央会留下一圆形孔隙。然后，进行非等向性蚀刻工艺，以使圆形孔隙扩大而形成孔109。
参照图2B，在绝缘填充层124上以及孔109之中形成绝缘材料层。然后，进行非等向性蚀刻工艺，移除部分的绝缘材料层，以在孔109之中形成绝缘柱128。绝缘柱128的材料与绝缘填充层124的材料不同。绝缘柱128的材料例如是氮化硅。
参照图2C，进行图案化工艺，例如是光刻胶与蚀刻工艺，以在绝缘填充层124中形成孔130a与130b。在进行蚀刻的过程中，可以停止层102做为蚀刻停止层。因此，所形成的孔130a与130b穿过堆叠结构SK1并延伸至裸露出停止层102为止。图案化工艺所定义的孔的图案的轮廓可以与绝缘柱128的轮廓相切。图案化工艺所定义的孔的图案的轮廓也可超出绝缘柱128的轮廓(未示出)。由于绝缘柱128的蚀刻速率小于绝缘填充层124的蚀刻速率，因此，绝缘柱128几乎不会遭受蚀刻的破坏而保留下来。此外，在一些实施例中，图案化工艺所定义的孔的图案的轮廓会超出开口108的轮廓(未示出)。
参照图2C，在孔130a与130b中形成导体柱(又称为电极柱)132a与132b。导体柱132a与132b可分别做为源极柱与漏极柱，且分别与通道柱116电性连接。导体柱132a与132b可以是在中间层104上以及孔130a与130b中形成导体层，然后再经由回蚀刻而形成。导体柱132a与132b可以是掺杂的多晶硅。
参照图2D，接着，在中间层104、通道柱116、导体柱132a与132b、绝缘柱128上方形成顶盖绝缘层115。顶盖绝缘层115的材料例如是氧化硅。对顶盖绝缘层115与堆叠结构SK1进行图案化工艺，例如是光刻胶与蚀刻工艺，以形成多个分隔沟槽133。在进行蚀刻工艺时，可以绝缘层101做为蚀刻停止层，使得分隔沟槽133裸露出绝缘层101。分隔沟槽133沿着X方向延伸，使阵列区与阶梯区的堆叠结构SK1分割成多个区块(未示出)。
参照图2E，进行蚀刻工艺，例如湿法蚀刻工艺，以将部分的多层中间层104移除。蚀刻工艺所采用的蚀刻液注入于分隔沟槽133之中，且蚀刻液所接触的多层中间层104移除。进行蚀刻工艺，通过时间模式的控制，将大部分的多层中间层104移除，以形成多个水平开口120。蚀刻工艺所采用的蚀刻液例如是碱性蚀刻液，例如是氢氧化胺溶液、TMAH溶液或氢氧化钾溶液。碱性蚀刻液对于氧化硅与氮化硅具有相当高的蚀刻选择性。
参照图2F，之后，进行通道柱116的切割工艺。在一些实施例中，切割工艺包括以下步骤。首先，进行蚀刻工艺，移除多个水平开口120所裸露的通道柱116，以形成多个环空间121。通道柱116被切割成被多个环空间121分隔开的多个通道环116a。多个环空间121裸露出导体柱132a与132b的侧壁。蚀刻工艺所采用的蚀刻液例如是SC1溶液具有较低的蚀刻速率，以更为精准地控制蚀刻工艺。
参照图2G，在多个水平开口120以及多个环空间121中回填多个绝缘层122。绝缘层122的形成方法包括以下步骤。在分隔沟槽133、多个水平开口120以及多个环空间121中回填绝缘材料。之后，进行回蚀刻工艺，以移除分隔沟槽133中的绝缘材料，以裸露出多个中间层106的侧壁，留下在多个水平开口120以及多个环空间121中的多个绝缘层122。每一绝缘层122可以包括彼此连接的主体部122B以及延伸部122E。多个主体部122B位于水平开口120中，与多个中间层106彼此交替堆叠。多个延伸部122E位于多个环空间121中，且与多个通道环116a交替堆叠。在一些实施例中，由于绝缘层122是以回填的方式形成在多个水平开口120以及多个环空间121中，因此在绝缘层122中具有界面、狭缝或孔隙122S。
参照图2H至图2J，在进行取代工艺(用以将多层中间层106取代为多个栅极层138以及多个电荷存储结构140)。之前，先进行通道环116a的掺杂工艺，以形成掺杂的通道环116b。
参照图2H，通道环116a的掺杂工艺包括以下步骤。首先，进行蚀刻工艺，例如湿法蚀刻工艺，以将多层中间层106移除。蚀刻工艺所采用的蚀刻液(例如是热磷酸)注入于分隔沟槽133之中，蚀刻液所接触的多层中间层106被移除。进行蚀刻工艺，通过时间模式的控制，将大部分的多层中间层106移除，以形成多个水平开口134。在导体层103以上的通道环116a的侧壁被多个水平开口134裸露出来。最下方的通道环116a仍被导体层103环绕包覆。
参照图2I，在分隔沟槽133以及多个水平开口134之中形成掺杂层135。在一些实施例中，掺杂层135中的掺质的导电型与导体柱132a与132b中的掺质的导电型相同。举例来说，掺杂层135与导体柱132a与132b中均具有N型掺质。或者，掺杂层135与导体柱132a与132b中均具有P型掺质。在另一些实施例中，掺杂层135中的掺质的导电型与导体柱132a与132b中的掺质的导电型相异。通道环116a的厚度与掺杂层135的厚度的比例如为3∶1至10∶1。掺杂层135的材料例如是掺杂的多晶硅。掺杂层135的形成方法例如是化学气相沉积法。掺杂层135与裸露于多个水平开口134的通道环116a接触。最下方的通道环116a因为被导体层103环绕包覆，因此并与未掺杂层135接触。
参照图2J，进行热工艺150，以使得掺杂层135中的掺质扩散至多个通道环116a之中，以形成多个掺杂的通道环116b。热工艺150例如是快速热回火工艺或是高温炉管工艺。快速热回火工艺的温度例如是摄氏850度至摄氏1050度，进行的时间例如是30秒至90秒。高温炉管工艺的温度例如是摄氏650度至摄氏750度，进行的时间例如是2小时至6小时。
参照图2H，由于掺杂层135中的掺质的导电型与导体柱132a与132b中的掺质的导电型相同，因此多个掺杂的通道环116b中的掺质的导电型与导体柱132a与132b中的掺质的导电型相同。在一些实施例中，掺杂层135与导体柱132a与132b中均具有N型掺质。在另一些实施例中，掺杂层135与导体柱132a与132b中均具有P型掺质。多个掺杂的通道环116b的掺杂浓度小于导体柱132a与132b的掺杂浓度。举例来说，所述多个掺杂的通道环116b的掺杂浓度是导体柱132a与132b的掺杂浓度的1/50至1/10。多个掺杂的通道环116b的掺杂浓度可以经由掺杂层135的厚度与掺杂浓度以及通道环116a的厚度来调整与控制。
举例来说，减小掺杂层135的厚度或浓度，或增加通道环116a的厚度，可以降低所形成的通道环116a的掺杂浓度。在一些实施例中，通道环116a的厚度为200埃，掺杂层135的厚度为25埃且掺杂浓度为3×1020原子/立方厘米(atom/cm3)，在进行热工艺150之后，所形成的多个掺杂的通道环116b的平均掺杂浓度为6×1018原子/立方厘米。在另一些实施例中，通道环116a的厚度为200埃，掺杂层135的厚度为35埃且掺杂浓度为3×1020原子/立方厘米，在进行热工艺150之后，所形成的多个掺杂的通道环116b的平均掺杂浓度为1×1019原子/立方厘米。在又一些实施例中，通道环116a的厚度为100埃，掺杂层135的厚度为35埃且掺杂浓度为3×1020原子/立方厘米，在进行热工艺150之后，所形成的多个掺杂的通道环116b的平均掺杂浓度为2×1019原子/立方厘米。
参照图2K，进行蚀刻工艺以移除掺杂层135，裸露出多个掺杂的通道环116b的侧壁以及多个绝缘层122的表面。蚀刻工艺例如是干法蚀刻工艺、湿法蚀刻工艺或其组合。多个掺杂的通道环116b与多个绝缘层122的多个延伸部122E交替堆叠形成掺杂的通道堆叠结构CSK。
参照图2L，接着，进行取代工艺。在多个水平开口134中形成多层隧穿层114、多层电荷存储层112、多层阻挡层136以及多层栅极层138。隧穿层114例如是氧化硅。电荷存储层112例如是氮化硅。阻挡层136例如为氧化硅或介电常数大于或等于7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。栅极层138例如是钨。在一些实施例中，在形成多层栅极层138之前，还形成势垒层137。势垒层137的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
隧穿层114、电荷存储层112、阻挡层136、势垒层137以及栅极层138的形成方法例如是包括以下步骤。在分隔沟槽133与水平开口134之中依序形成隧穿材料、存储材料、阻挡材料层、势垒材料以及导体材料。然后，再进行回蚀刻工艺，移除多个分隔沟槽133中的隧穿材料、存储材料、阻挡材料、势垒材料以及导体材料，以在多个水平开口134中形成隧穿层114、电荷存储层112、阻挡层136、势垒层137以及栅极层138。隧穿层114、电荷存储层112与阻挡层136合称为电荷存储结构(或介电结构)140。至此，形成栅极堆叠结构GSK。栅极堆叠结构GSK设置于介电衬底100上，且包括彼此交互堆叠的多层栅极层138与多层绝缘层122的主体部122M。栅极堆叠结构GSK与掺杂的通道堆叠结构CSK共同形成双重堆叠结构DSK。
参照图2M，在分隔沟槽133中形成分隔狭缝结构SLT。分隔狭缝结构SLT的形成方法包括在栅极堆叠结构GSK上以及分隔沟槽133中填入绝缘衬层材料以及导体材料。绝缘衬层材料例如氧化硅。导体材料例如是多晶硅。然后经由回蚀刻工艺或是平坦化工艺移除栅极堆叠结构GSK上多的绝缘衬层材料以及导体材料，以形成衬层142与导体层144。衬层142与导体层144合称为分隔狭缝结构SLT。在另一些实施例中，分隔狭缝结构SLT也可以是全部被绝缘材料填满，而无任何导体层。在又一些实施例中，分隔狭缝结构SLT也可以是衬层142，且衬层142中有气隙(air gap)而无任何导体层。
之后，在阶梯区中形成多个接触窗(未示出)。接触窗着陆于阶梯区的栅极层138的末端，并分别与栅极层138电性连接。
本发明实施例的存储器元件的制造方法可以应用于三维AND快闪存储器元件或三维NOR快闪存储器元件，可以将(在栅极堆叠结构中延伸的)通道柱切割成多个通道环并且使得多个通道环被掺杂且可与现有工艺整合。
在本发明实施例中，由于通道环彼此之间以绝缘层物理性分隔开，因此，有助于栅极层控制通道区，因此可以降低存储单元之间的漏电流，增加元件裕度(device window)，提升开启与关闭的电流比(Ion/Ioff)。再者，由于多个通道环是掺杂的，因此可以通过通道区的掺杂浓度的改变来调控元件的阈值电压，增加通道的开启电流，避免被击穿。
Claims (15)
1.一种存储器元件，其特征在于，包括：
栅极堆叠结构，位于衬底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层；
掺杂的通道堆叠结构，延伸穿过所述栅极堆叠结构，其中所述掺杂的通道堆叠结构包括彼此间隔开的多个掺杂的通道环；
源极柱与漏极柱，延伸穿过所述掺杂的通道堆叠结构内，其中所述源极柱与漏极柱分别与所述多个掺杂的通道环电性连接；以及
多个介电结构，位于所述多个栅极层与所述多个掺杂的通道环之间。
2.根据权利要求1所述的存储器元件，其特征在于，所述多个掺杂的通道环的掺质的导电型与所述源极柱与漏极柱的掺质的导电型相同。
3.根据权利要求1所述的存储器元件，其特征在于，所述多个掺杂的通道环的掺杂浓度是所述源极柱与漏极柱的掺杂浓度的1/50至1/10。
4.根据权利要求1所述的存储器元件，其特征在于，所述多个绝缘层包括：
多个主体部，与所述多个栅极层彼此交替堆叠；以及
多个延伸部，与所述多个主体部连接，且与所述多个掺杂的通道环交替堆叠形成所述掺杂的通道堆叠结构。
5.根据权利要求1所述的存储器元件，其特征在于，所述多个绝缘层的至少其中之一具有界面、狭缝或孔隙。
6.一种存储器元件的制造方法，其特征在于，包括：
形成中间堆叠结构于衬底上，其中所述中间堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二中间层；
形成开口于所述中间堆叠结构中；
形成通道柱于所述开口的侧壁；
于所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱；
移除所述多个第一中间层，以形成多个第一水平开口；
移除所述多个第一水平开口所裸露出的部分所述通道柱，以形成多个环空间，并蚀刻所述通道柱以形成多个通道环，所述的多个通道环被所述多个环空间分隔开；
填入多个绝缘层于所述多个第一水平开口与所述多个环空间中；
移除所述多个第二中间层，以形成多个第二水平开口；
对所述多个通道环进行掺杂工艺，以使所述多个通道环形成多个掺杂的通道环，其中所述多个掺杂的通道环与填入于所述多个环空间中的所述多个绝缘层彼此交替堆叠成掺杂的通道堆叠结构；
将多个栅极层填入于所述多个第二水平开口中，其中所述多个栅极层与填入所述多个第一水平开口的所述多个绝缘层彼此交替成栅极堆叠结构；以及
形成多个介电结构，位于所述多个栅极层与所述多个掺杂的通道环之间。
7.根据权利要求6所述的存储器元件的制造方法，其特征在于，进行所述掺杂工艺包括：
填入多个掺杂层于所述多个第二水平开口中；
进行热工艺，以使所述掺杂层中的掺质扩散至所述多个通道环，以形成所述多个掺杂的通道环；以及
移除所述掺杂层。
8.根据权利要求7所述的存储器元件的制造方法，其特征在于，所述掺杂层的掺质的导电型与所述源极柱与漏极柱的掺质的导电型相同。
9.根据权利要求7所述的存储器元件，其特征在于，所述热工艺包括快速热回火工艺或炉管工艺。
10.根据权利要求7所述的存储器元件的制造方法，其特征在于，填入多个绝缘层包括于所述多个绝缘层的至少其中之一形成界面、狭缝或孔隙。
11.一种半导体元件，其特征在于，包括：
堆叠结构，位于衬底上，其中所述堆叠结构包括多个导体层；
垂直柱，延伸贯穿所述堆叠结构，其中所述垂直柱包括彼此间隔开的多个通道环，所述多个通道环具有第一掺杂浓度；以及
二电极柱，延伸穿过所述堆叠结构，其中所述二电极柱具有第二掺杂浓度且分别与所述多个通道环电性连接，所述第一掺杂浓度小于所述第二掺杂浓度。
12.根据权利要求11所述的半导体元件，其特征在于，所述多个通道环的掺质的导电型与所述二电极柱的掺质的导电型相同。
13.根据权利要求11所述的半导体元件，其特征在于，所述第一掺杂浓度是所述第二掺杂浓度的1/50至1/10。
14.根据权利要求11所述的半导体元件，其特征在于，所述堆叠结构包括多个绝缘层与所述多个导体层彼此交替堆叠，且所述多个绝缘层延伸至所述多个通道环之间的间隙。
15.根据权利要求11所述的半导体元件，其特征在于，还包括多个介电结构，位于所述多个通道环的侧壁。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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