CN113169119A - 竖直半导体沟道在漏极选择层级处具有半管状区段的三维存储器器件及其制造方法 - Google Patents
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Abstract
本发明提供一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该交替堆叠定位在衬底(9,10)上方；第一存储器开口填充结构58A，该第一存储器开口填充结构延伸穿过交替堆叠(32,46)，其中该第一存储器开口填充结构(58A)中的每个第一存储器开口填充结构包括相应的第一存储器膜(50)、接触该相应的第一存储器膜(50)的内侧壁的相应的第一竖直半导体沟道(60)以及相应的第一介电芯(62)，该第一介电芯在其下部部分处具有圆形或椭圆形水平横截面形状，并且在其上部部分处具有半圆形或半椭圆形水平横截面形状。
Description
相关申请
本申请要求2019年7月23日提交的美国非临时申请序列号16/519,092的优先权的权益，该非临时申请是2019年2月5日提交的美国非临时申请序列号16/267,592的部分继续申请并要求其优先权的权益。此外，本申请要求2019年2月5日提交的美国非临时申请序列号16/267,625和2019年4月18日提交的美国非临时申请序列号16/388,054的优先权权益，该非临时申请要求2019年2月5日提交的美国非临时申请序列号16/267,592的优先权权益。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及包括漏极选择层级隔离结构的三维存储器器件及其制造方法。
背景技术
每一单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的实施方案，一种三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；第一存储器开口填充结构，该第一存储器开口填充结构延伸穿过交替堆叠，其中第一存储器开口填充结构中的每个第一存储器开口填充结构包括相应的第一漏极区、相应的第一存储器膜、接触相应的第一存储器膜的内侧壁的相应的第一竖直半导体沟道以及相应的第一介电芯；和漏极选择层级隔离结构，该漏极选择层级隔离结构具有沿着第一水平方向延伸并且接触第一存储器开口填充结构的笔直侧壁的一对笔直纵向侧壁。每个第一竖直半导体沟道包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面。
根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；第一存储器开口填充结构，该第一存储器开口填充结构延伸穿过交替堆叠，其中第一存储器开口填充结构中的每个第一存储器开口填充结构包括相应的第一存储器膜、接触相应的第一存储器膜的内侧壁的相应的第一竖直半导体沟道以及相应的第一介电芯，该第一介电芯在其下部部分处具有圆形或椭圆形水平横截面形状，并且在其上部部分处具有半圆形或半椭圆形水平横截面形状；和第二存储器开口填充结构，该第二存储器开口填充结构延伸穿过交替堆叠，其中第二存储器开口填充结构中的每个第二存储器开口填充结构包括相应的第二存储器膜、接触相应的第二存储器膜的内侧壁的相应的第二竖直半导体沟道以及相应的第二介电芯，该第二介电芯在其最顶部表面与其最底部表面之间的任何高度处具有圆形或椭圆形水平横截面形状。
根据本公开的另一个实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；形成存储器开口，所述存储器开口竖直延伸穿过所述交替堆叠；在存储器开口中形成存储器开口填充结构，其中存储器开口填充结构包括第一存储器开口填充结构，该第一存储器开口填充结构被布置为沿着第一水平方向横向延伸并填充两个第一存储器开口行的相邻行对，并且第一存储器开口填充结构中的每个第一存储器开口填充结构包括第一存储器膜、具有下部管状半导体沟道部分和上部半管状半导体沟道部分的第一竖直半导体沟道以及第一介电芯；用导电层替换所述牺牲材料层；形成漏极选择层级沟槽，该漏极选择层级沟槽具有一对笔直侧壁，该笔直侧壁对通过蚀刻第一存储器开口填充结构中的每个第一存储器开口填充结构的上部段而沿着第一水平方向横向延伸；以及在漏极选择层级沟槽的体积中形成漏极选择层级隔离结构。
根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；第一存储器柱结构，该第一存储器柱结构延伸穿过交替堆叠，其中第一存储器柱结构中的每个第一存储器柱结构包括相应的第一存储器膜和相应的第一竖直半导体沟道；介电芯，该介电芯接触第一竖直半导体沟道中的相应一个第一竖直半导体沟道的内侧壁；和漏极选择层级隔离结构，该漏极选择层级隔离结构沿着第一水平方向横向延伸并且在相应二维平坦界面处接触介电芯的笔直侧壁。
根据本公开的另一个实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；形成延伸穿过交替堆叠的存储器柱结构，其中存储器柱结构中的每个存储器柱结构包括相应的存储器膜和相应的竖直半导体沟道，其中存储器柱结构包括被布置成沿着第一水平方向延伸的两行的第一存储器柱结构；通过蚀刻穿过交替堆叠的上部部分和第一存储器柱结构中的每个第一存储器柱结构的第一区域来形成漏极选择层级沟槽，其中漏极选择层级沟槽包括沿着第一水平方向延伸的一对笔直纵向侧壁；用导电层替换所述牺牲材料层；以及在形成导电层之后，在漏极选择层级沟槽的体积中形成漏极选择层级隔离结构。
根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；第一存储器堆叠结构，该第一存储器堆叠结构延伸穿过交替堆叠，其中第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一存储器膜和相应的第一竖直半导体沟道；和漏极选择层级隔离结构，该漏极选择层级隔离结构具有沿着第一水平方向延伸并且接触第一存储器堆叠结构的笔直侧壁的一对笔直纵向侧壁，其中每个第一竖直半导体沟道包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面并且接触漏极选择层级隔离结构。
根据本公开的另一个实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成延伸穿过交替堆叠的存储器堆叠结构，其中该存储器堆叠结构中的每个存储器堆叠结构包括相应的存储器膜和相应的竖直半导体沟道，该竖直半导体沟道包含第一导电类型的掺杂物，其中该存储器堆叠结构包括被布置成沿着第一水平方向延伸的两行的第一存储器堆叠结构；通过蚀刻穿过交替堆叠的上部部分和第一存储器堆叠结构中的每个第一存储器堆叠结构的第一区域来形成漏极选择层级沟槽，其中漏极选择层级沟槽包括沿着第一水平方向延伸的一对笔直纵向侧壁；以及在漏极选择层级沟槽中形成漏极选择层级隔离结构，其中第一存储器堆叠结构内的每个竖直半导体沟道包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面并且接触漏极选择层级隔离结构。
根据本公开的又一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；和第一存储器堆叠结构，该第一存储器堆叠结构延伸穿过交替堆叠，其中第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一存储器膜和相应的第一竖直半导体沟道，其中每个第一竖直半导体沟道包括管状区段、第一半管状区段和第二半管状区段，该管状区段包含第一原子浓度的第一导电类型的掺杂物，该第一半管状区段覆盖在管状区段上面并且包含第一原子浓度的第一导电类型的掺杂物，该第二半管状区段覆盖在管状区段上面并横向邻接到第一半管状区段并且包含第二原子浓度的第一导电类型的掺杂物，该第二原子浓度大于第一原子浓度。
根据本公开的又一个实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成延伸穿过交替堆叠的存储器堆叠结构，其中存储器堆叠结构中的每个存储器堆叠结构包括相应的存储器膜和相应的竖直半导体沟道，该竖直半导体沟道包含第一原子浓度的第一导电类型的掺杂物，其中该存储器堆叠结构包括被布置成沿着第一水平方向延伸的两行的第一存储器堆叠结构；通过形成延伸穿过交替堆叠的上部部分并且在第一存储器堆叠结构的两行之间横向延伸的漏极选择层级沟槽来部分地物理地暴露第一存储器堆叠结构的两行的侧壁的上部部分；以及将第一导电类型的掺杂物注入第一存储器堆叠结构内的竖直半导体沟道的在漏极选择层级沟槽近侧的段中，其中第一存储器堆叠结构内的每个竖直半导体沟道包括管状区段、第一半管状区段和第二半管状区段，该管状区段包含第一原子浓度的第一导电类型的掺杂物，该第一半管状区段覆盖在管状区段上面并且包含第一原子浓度的第一导电类型的掺杂物，该第二半管状区段覆盖在管状区段上面并且横向邻接到第一半管状区段，并且包含第二原子浓度的第一导电类型的掺杂物，该第二原子浓度大于第一原子浓度。
附图说明
图1是根据本公开的第一实施方案的在形成至少一个外围器件和半导体材料层之后的第一示例性结构的示意性竖直剖面图。
图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。
图3是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。
图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图4B是图4A的第一示例性结构的俯视图。之字形竖直平面A-A’是图4A的剖面的平面。
图5A至图5H是根据本公开的第一实施方案的在存储器堆叠结构、任选的介电芯和漏极区形成于其中期间位于第一示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的第一实施方案的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直剖面图。
图7A是根据本公开的第一实施方案的在形成漏极选择层级沟槽之后的第一示例性结构的示意性竖直剖面图。
图7B是图7A的第一示例性结构的局部透视俯视图。之字形竖直平面A-A'是图7A的示意性竖直剖面图的平面。
图8A是根据本公开的第一实施方案的在形成漏极选择层级隔离结构之后的第一示例性结构的示意性竖直剖面图。
图8B是图7A的第一示例性结构的局部透视俯视图。之字形竖直平面A-A’是图7A的示意性竖直剖面图的平面。
图9A是根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。
图9B是图7A的第一示例性结构的局部透视俯视图。之字形竖直平面A-A’是图7A的示意性竖直剖面图的平面。
图10是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图11A至图11D是根据本公开的第一实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。
图12是图11D的处理步骤处的第一示例性结构的示意性竖直剖面图。
图13是根据本公开的第一实施方案的在从背侧沟槽内移除沉积的导电材料之后的第一示例性结构的示意性竖直剖面图。
图14A是根据本公开的第一实施方案的在形成绝缘间隔物和背侧接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图14B是图14A的第一示例性结构的区的放大视图。
图15A是根据本公开的第一实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图15B是图15A的第一示例性结构的俯视图。之字形竖直平面A-A'是图15A的示意性竖直剖面图的平面。
图16是根据本公开的第一实施方案的在形成互连层级介电材料层、附加金属互连结构和接合垫之后的第一示例性结构的竖直剖面图。
图17是根据本公开的第二实施方案的在形成绝缘间隔物和背侧接触通孔结构之后的第二示例性结构的竖直剖面图。
图18是根据本公开的第二实施方案的在移除牺牲平面化止挡件层之后的第二示例性结构的竖直剖面图。
图19A是根据本公开的第二实施方案的在形成漏极选择层级沟槽期间的第二示例性结构的竖直剖面图。
图19B是图19A的第二示例性结构的俯视图。之字形竖直平面A-A’是图19A的示意性竖直剖面图的平面。
图20是根据本公开的第二实施方案的在形成漏极选择层级沟槽之后的第二示例性结构的竖直剖面图。
图21是根据本公开的第二实施方案的在形成漏极选择层级隔离结构和接触层级介电层之后的第二示例性结构的竖直剖面图。
图22A是根据本公开的第二实施方案的在形成附加接触通孔结构之后的第二示例性结构的示意性竖直剖面图。
图22B是图22A的第二示例性结构的俯视图。之字形竖直平面A-A’是图22A的示意性竖直剖面图的平面。
图23是根据本公开的第二实施方案的在形成漏极选择层级沟槽期间的第二示例性结构的另选实施方案的竖直剖面图。
图24是根据本公开的第二实施方案的在形成漏极选择层级沟槽之后的第二示例性结构的另选实施方案的竖直剖面图。
图25A是根据本公开的第三实施方案的在形成交替堆叠和后向阶梯式介电材料部分之后的第三示例性结构的竖直剖面图。
图25B是根据本公开的第三实施方案的过程中源极层级材料层的竖直剖面图。
图26A是根据本公开的第三实施方案的在形成存储器开口和支撑开口之后的第三示例性结构的竖直剖面图。
图26B是图26A的第三示例性结构的俯视图。之字形竖直平面A-A’是图26A的示意性竖直剖面图的平面。
图27是根据本公开的第三实施方案的在形成存储器堆叠结构之后的第三示例性结构的竖直剖面图。
图28A是根据本公开的第三实施方案的在形成漏极选择层级沟槽之后的第三示例性结构的竖直剖面图。
图28B是图28A的第三示例性结构的俯视图。之字形竖直平面A-A’是图28A的示意性竖直剖面图的平面。
图29A是根据本公开的第三实施方案的在形成漏极选择层级隔离沟槽之后的第三示例性结构的竖直剖面图。
图29B是图29A的第三示例性结构的俯视图。之字形竖直平面A-A’是图29A的示意性竖直剖面图的平面。
图30A是根据本公开的第三实施方案的在形成背侧沟槽之后的第三示例性结构的竖直剖面图。
图30B是图30A的第三示例性结构的俯视图。之字形竖直平面A-A’是图30A的示意性竖直剖面图的平面。
图31A至图31E是根据本公开的第三实施方案的在用源极层级材料层替换过程中源极层级材料层期间的背侧沟槽和两个存储器开口填充结构的顺序竖直剖面图。
图32是根据本公开的第三实施方案的在形成背侧凹陷部之后的第三示例性结构的示意性竖直剖面图。
图33是根据本公开的第三实施方案的在形成导电层之后的第三示例性结构的示意性竖直剖面图。
图34是根据本公开的第三实施方案的在形成介质壁结构之后的第三示例性结构的示意性竖直剖面图。
图35A是根据本公开的第三实施方案的在移除牺牲平面化止挡件层之后的第三示例性结构的示意性竖直剖面图。
图35B是图35A的第三示例性结构的俯视图。之字形竖直平面A-A’是图35A的示意性竖直剖面图的平面。
图36是根据本公开的第三实施方案的在形成漏极选择层级凹陷部之后的第三示例性结构的示意性竖直剖面图。
图37A是根据本公开的第三实施方案的在形成漏极选择层级导电层之后的第三示例性结构的示意性竖直剖面图。
图37B是图37A的第三示例性结构的俯视图。之字形竖直平面A-A’是图37A的示意性竖直剖面图的平面。
图38A是根据本公开的第三实施方案的在形成附加接触通孔结构之后的第三示例性结构的示意性竖直剖面图。
图38B是图38A的第三示例性结构的俯视图。之字形竖直平面A-A’是图38A的示意性竖直剖面图的平面。
图39A是根据本公开的第四实施方案的在形成漏极选择层级沟槽之后的第四示例性结构的竖直剖面图。
图39B是图39A的第四示例性结构的俯视图。之字形竖直平面A-A’是图39A的示意性竖直剖面图的平面。
图40A是根据本公开的第四实施方案的在将第一导电类型的掺杂物离子注入到竖直半导体沟道的部分中之后的第四示例性结构的竖直剖面图。
图40B是在图40A的处理步骤处的漏极区的水平剖视图。
图41A是根据本公开的第四实施方案的在形成漏极选择层级隔离结构之后的第四示例性结构的竖直剖面图。
图41B是图41A的第三示例性结构的俯视图。之字形竖直平面A-A’是图41A的示意性竖直剖面图的平面。
图42是根据本公开的第四实施方案的在形成接触层级介电层之后的第四示例性结构的竖直剖面图。
图43A是根据本公开的第四实施方案的在形成附加接触通孔结构之后的第四示例性结构的示意性竖直剖面图。
图43B是图43A的第四示例性结构的俯视图。之字形竖直平面A-A’是图43A的示意性竖直剖面图的平面。
图43C是沿图43A的水平平面C–C'的第四示例性结构的水平剖面图。
图44A是根据本公开的第五实施方案的在形成漏极选择层级沟槽之后的第五示例性结构的竖直剖面图。
图44B是图44A的第五示例性结构的俯视图。之字形竖直平面A-A’是图44A的示意性竖直剖面图的平面。
图45是根据本公开的第五实施方案的在将第一导电类型的掺杂物离子注入到竖直半导体沟道的部分中之后的第四示例性结构的竖直剖面图。
图46是根据本公开的第五实施方案的在形成背侧沟槽之后的第四示例性结构的竖直剖面图。
图47是根据本公开的第五实施方案的在用导电层替换牺牲材料层之后的第四示例性结构的竖直剖面图。
图48是根据本公开的第六实施方案的在形成存储器开口、存储器膜和第一半导体沟道层之后的第五示例性结构的区的竖直剖面图。
图49是根据本公开的第六实施方案的在形成字线层级介电芯之后的第五示例性结构的区的竖直剖面图。
图50是根据本公开的第六实施方案的在图案化字线层级半导体沟道材料之后的第五示例性结构的区的竖直剖面图。
图51是根据本公开的第六实施方案的在图案化存储器膜之后的第五示例性结构的区的竖直剖面图。
图52是根据本公开的第六实施方案的在形成栅极介电层之后的第五示例性结构的区的竖直剖面图。
图53是根据本公开的第六实施方案的在形成漏极选择层级覆盖半导体层之后的第五示例性结构的区的竖直剖面图。
图54是根据本公开的第六实施方案的在移除漏极选择层级覆盖半导体层和栅极介电层的水平部分并通过各向异性蚀刻工艺形成漏极选择层级覆盖半导体部分之后的第五示例性结构的区的竖直剖面图。
图55是根据本公开的第六实施方案的在形成漏极选择层级主体半导体层之后的第五示例性结构的区的竖直剖面图。
图56是根据本公开的第六实施方案的在形成漏极选择层级介电芯、漏极选择层级半导体沟道部分和漏极区之后的第五示例性结构的区的竖直剖面图。
图57是根据本公开的第六实施方案的在形成接触层级介电层之后的第五示例性结构的区的竖直剖面图。
图58是根据本公开的第六实施方案的在形成漏极选择层级沟槽之后的第五示例性结构的区的竖直剖面图。
图59是根据本公开的第六实施方案的在形成半导体氧化物衬垫之后的第五示例性结构的区的竖直剖面图。
图60A是根据本公开的第六实施方案的在形成牺牲漏极选择层级沟槽填充结构和背侧沟槽之后的第五示例性结构的区的竖直剖面图。
图60B是图60A的处理步骤之后的第五示例性结构的竖直剖面图。
图61A是根据本公开的第六实施方案的在形成背侧凹陷部之后的第五示例性结构的区的竖直剖面图。
图61B是图61A的处理步骤之后的第五示例性结构的竖直剖面图。
图62A是根据本公开的第六实施方案的在形成导电层之后的第五示例性结构的区的竖直剖面图。
图62B是沿着图62A的平面B-B'的水平剖面图。
图63A是根据本公开的第六实施方案的在移除沟槽填充导电材料部分之后的第五示例性结构的区的竖直剖面图。
图63B是沿着图63A的平面B-B'的水平剖面图。
图64A是根据本公开的第六实施方案的在形成漏极选择层级隔离结构之后的第五示例性结构的区的竖直剖面图。
图64B是沿着图64A的平面B-B'的水平剖面图。
图65A是根据本公开的第六实施方案的在移除半导体氧化物衬垫之后的另选实施方案的第五示例性结构的区的竖直剖面图。
图65B是沿着图65A的平面B-B'的水平剖面图。
图66A是根据本公开的第六实施方案的在形成漏极选择层级隔离结构之后的第五示例性结构的另选实施方案的区的竖直剖面图。
图66B是沿着图66A的平面B-B'的水平剖面图。
图66C是图66A和图66B的第五示例性结构的另选实施方案的竖直剖面图。
图67A是根据本公开的第七实施方案的在沉积主介电芯材料层之后的第六示例性结构的区的竖直剖面图。
图67B是在图67A中的处理步骤处的第六示例性结构的另一区的竖直剖面图。
图68A是根据本公开的第七实施方案的在形成第一图案化掩模层之后的第六示例性结构的区的竖直剖面图。
图68B是图68A的处理步骤处的第六示例性结构的俯视图。
图69是根据本公开的第七实施方案的在使主介电芯材料层竖直凹陷之后的第六示例性结构的区的竖直剖面图。
图70是根据本公开的第七实施方案的在蚀刻半导体沟道层的物理暴露部分之后的第六示例性结构的区的竖直剖面图。
图71A是根据本公开的第七实施方案的在形成介电芯填充结构之后的第六示例性结构的区的竖直剖面图。
图71B是图71A的处理步骤处的第六示例性结构的俯视图。竖直平面A-A'是图71A的竖直剖面图的平面。
图72A是根据本公开第七实施方案的在通过使介电芯填充结构和主介电芯材料层竖直凹陷来形成介电芯之后的第六示例性结构的区的竖直剖面图。
图72B是图72A的处理步骤处的第六示例性结构的俯视图。竖直平面A-A'是图72A的竖直剖面图的平面。
图72C是根据本公开的第七实施方案的沿着图72B的竖直平面C–C'的第六示例性结构的另一区的竖直剖面图。
图73A是根据本公开的第七实施方案的在形成漏极区之后的第六示例性结构的区的竖直剖面图。
图73B是图73A的处理步骤处的第六示例性结构的俯视图。竖直平面A-A'是图73A的竖直剖面图的平面。
图73C是根据本公开的第七实施方案的沿着图73B的竖直平面C–C'的第六示例性结构的另一区的竖直剖面图。
图74A是根据本公开的第七实施方案的在用导电层替换牺牲材料层之后的第六示例性结构内的区的竖直剖面图。
图74B是根据本公开的第七实施方案的在形成第二图案化掩模层之后的第六示例性结构的区的竖直剖面图。
图74C是图74B的处理步骤处的第六示例性结构的俯视图。竖直平面B–B'是图74B的竖直剖面图的平面。
图75是根据本公开的第七实施方案的在形成漏极选择层级沟槽之后的第六示例性结构的区的竖直剖面图。
图76A是根据本公开的第七实施方案的在形成漏极选择层级隔离结构之后的第六示例性结构的区的竖直剖面图。
图76B是图76A的处理步骤处的第六示例性结构的俯视图。竖直平面A-A'是图76A的竖直剖面图的平面。
图77A是根据本公开的第七实施方案的在形成各种接触通孔结构之后的第六示例性结构的竖直剖面图。
图77B是图77A的处理步骤处的第六示例性结构的俯视图。竖直平面A-A'是图77A的竖直剖面图的平面。
图77C是沿着图77A的平面C-C'的第六示例性结构的区的水平剖面图。
图77D是沿着图77A的平面D-C'的第六示例性结构的区的水平剖面图。
具体实施方式
如上讨论，本公开涉及包括多层级存储器阵列的竖直堆叠的三维存储器器件及其制造方法，在下面描述了其各个实施方案。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的之字形竖直平面或基本上之字形的竖直平面，则第一表面和第二表面彼此“竖直重合”。基本上之字形的竖直平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。之字形竖直平面或基本上之字形的竖直平面沿竖直方向或基本上竖直的方向为笔直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
一般来讲，半导体封装件(或“封装件”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装件或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参见图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包含至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂物的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂物时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂物(即，p型掺杂物和/或n型掺杂物)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可以任选地形成在衬底半导体层9的一部分上。至少一个半导体器件700可包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫来在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以使用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以可选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。用于外围电路的该至少一个半导体器件可以包含随后将形成的存储器器件的驱动器电路，该存储器器件可包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件700上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶部表面可与介电衬垫(761,762)的顶部表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶部表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
可选的半导体材料层10(如果存在的话)可在形成至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶部表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可例如通过化学机械平面化(CMP)移除沉积的半导体材料的位于平面化介电层770的顶部表面上方的部分。在这种情况下，半导体材料层10可具有与平面化介电层770的顶部表面共面的顶部表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可设置在存储器阵列区100和外围器件区200之间。
参考图2，可在衬底(9,10)的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，该第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32均可为绝缘材料层，可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开描述了其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案，但在其他实施方案中，牺牲材料层可形成为导电层。在此类实施方案中，可以省略用于用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70可包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参见图3，可以在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
可以在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100与外围器件区200之间，该外围器件区包含用于外围电路的至少一个半导体器件700。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42可横向延伸得远。平台区可包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。
阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿着第一水平方向hd1形成楼梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。楼梯的每个列可彼此竖直地偏移，使得牺牲材料层42中的每个牺牲材料层在楼梯的相应列中具有物理暴露顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露顶表面。也可以使用与牺牲材料层42的物理暴露表面具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42可以至少沿一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露表面不具有悬伸部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化的光刻材料堆叠作为蚀刻掩模层的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。可穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成存储器开口49。可穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中阶梯式表面下方的部分形成支撑开口19。
存储器开口49可以延伸穿过交替堆叠(32,42)的整体。支撑开口19可以延伸穿过交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶部表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9,10)，该衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶部表面。
存储器开口49可以被布置成沿第一水平方向hd1延伸并且沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开的行。每个行中的存储器开口49可具有均一的行内间距p1，该间距是一行存储器开口49内的一对相邻的存储器开口49之间的中心到中心距离。另外，可以将存储器开口49的行沿第二水平方向hd2布置成具有均一的行间间距p2或行到行间距，该间距是穿过第一行存储器开口49的几何中心的第一竖直平面与穿过与第一行存储器开口49相邻的第二行存储器开口49的几何中心的第二竖直平面之间的距离。在一个实施方案中，存储器开口49可被布置成沿第二水平方向hd2横向间隔开的二维周期性阵列。存储器开口49的每个二维周期性阵列可包括多行存储器开口49，使得每对相邻行的存储器开口49具有均一的行间间距p2。存储器开口49的每个二维周期性阵列内的存储器开口49的行的数量可以在4至32的范围内诸如在8至16的范围内，但是对于存储器开口49的每个二维周期性阵列也可以使用更少和更多数量的行。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的第一示例性结构中的存储器开口49之一。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49可延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11可包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，可以在包括最底部牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。在这种情况下，随后可以通过用导电材料层替换最底部牺牲材料层42来形成源极选择栅极电极。基座沟道部分11可以是晶体管沟道的在随后要在衬底(9,10)中形成的源极区和随后要在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49’可以存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分所接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参见图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和可选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或它们的组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或它们的组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然本公开描述了其中电荷存储层54是单个连续层的一些实施方案，但在其他实施方案中用竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)代替电荷存储层54。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌以及它们的合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或它们的组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
任选的第一半导体沟道层601可包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601可包括非晶硅或多晶硅。第一半导体沟道层601可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。第一半导体沟道层601的厚度可在2nm至10nm的范围内，但是也可使用更小和更大的厚度。存储器腔体49’形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻可选的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52。可以通过该至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶部表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可具有管状配置。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的电荷存储层。
基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理暴露半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的情况下的半导体材料层10)的最顶部表面偏移凹陷距离。隧穿介电层56可以位于电荷存储层54上方。存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的组可构成存储器膜50，该存储器膜包括多个电荷存储区(包括电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602可包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602可包括非晶硅或多晶硅。第二半导体沟道层602可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。第二半导体沟道层602的厚度可在2nm至10nm的范围内，但是也可使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的实施方案中，可将介电芯层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电芯层62L可包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法(诸如低压化学气相沉积(LPCVD))或者通过自平坦化沉积工艺(诸如旋涂)来沉积介电芯层62L。
参考图5G，可例如通过从绝缘帽盖层70的顶部表面上方进行凹陷蚀刻来移除介电芯层62L的水平部分。介电芯层62L的每个剩余部分构成介电芯62。此外，第二半导体沟道层602的定位在绝缘帽盖层70的顶表面上方的水平部分可通过可使用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺来移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56可被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56可共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5H，每个介电芯62的顶部表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶部表面和绝缘帽盖层70的底部表面之间的深度。可通过将掺杂半导体材料沉积在介电芯62上方的每个凹陷区内来形成漏极区63。漏极区63可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电芯62和漏极区63的每种组合可填充相应支撑开口19并且构成支撑柱结构。
参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的第一示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区(包括电荷存储层54)的竖直堆叠，以及可选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的配置来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
每个存储器堆叠结构55可形成在存储器开口49中的相应一个存储器开口中。因此，存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的两行。每行内的存储器堆叠结构55具有均匀的行内间距p1。在一个实施方案中，存储器堆叠结构55可被布置为二维周期性阵列，其中存储器堆叠结构55的每个相邻行对具有均匀的行间间距p2。
参考图7A和图7B，可在交替堆叠(32,42)和存储器堆叠结构55上方形成包括细长开口的图案化蚀刻掩模层307。在一个实施方案中，图案化蚀刻掩模层307可以是通过在交替堆叠(32,42)和存储器堆叠结构55上方施加光致抗蚀剂材料并对其进行光刻图案化而形成的图案化光致抗蚀剂层。图案化蚀刻掩模层307中的每个开口可覆盖在存储器堆叠结构55的相邻行对内的每个存储器堆叠结构55的段上面。每个存储器堆叠结构55(其段位于图案化蚀刻掩模层307中的一个开口的区域内)在本文称为第一存储器堆叠结构55A。存储器堆叠结构55例如通过位于第一存储器堆叠结构55A和第二存储器堆叠结构55B的相邻对之间而完全被图案化蚀刻掩模层307覆盖。根据图案化蚀刻掩模层307中的细长开口的布局，第二存储器堆叠结构55B可存在或可不存在于第一示例性结构中。每个第一存储器堆叠结构55A可仅部分地被图案化蚀刻掩模层307覆盖。因此，第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域可定位在图案化蚀刻掩模层307中的细长开口的区域内，并且第一存储器堆叠结构55B中的每个第一存储器堆叠结构的第二区域可被图案化蚀刻掩模层307覆盖。第一区域可在每个第一存储器堆叠结构55A的整个区域的15％至70％，诸如25％至50％的范围内。
第一存储器堆叠结构55A的上端处的漏极区63在本文称为第一漏极区63A，并且第二存储器堆叠结构55B的上端处的漏极区63在本文称为第二漏极区63B。形成在第一存储器堆叠结构55A内的介电芯62在本文称为第一介电芯62A，并且形成在第二存储器堆叠结构55B内的介电芯62在本文称为第二介电芯62B。
可执行各向异性蚀刻工艺以蚀刻交替堆叠(32,42)的上部部分和第一存储器堆叠结构55A的未掩蔽段。第一存储器堆叠结构55A的未掩蔽段包括第一存储器堆叠结构55A的竖直半导体沟道60和存储器膜50的未被图案化蚀刻掩模层307掩蔽的部分。可通过蚀刻穿过交替堆叠(32,42)的上部部分和第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域，在图案化蚀刻掩模层307内的每个细长开口下方形成漏极选择层级沟槽309。每个漏极选择层级沟槽309可包括沿着第一水平方向hd1延伸的一对笔直纵向侧壁。漏极选择层级沟槽309的深度可被选择为使得漏极选择层级沟槽309竖直延伸穿过位于漏极选择层级(即，随后形成用作漏极选择栅极电极的漏极选择层级导电层的层级)处的每个牺牲材料层。
各向异性蚀刻工艺可蚀刻第一存储器堆叠结构55A的存储器膜50和竖直半导体沟道60的位于图案化蚀刻掩模层307中的细长开口下方的部分。可在形成漏极选择层级沟槽309期间移除每个第一漏极区63A的一部分。每个漏极选择层级沟槽309的该对笔直纵向侧壁可包括第一漏极区63A的剩余部分的笔直侧壁段和介电芯62的笔直侧壁段。存储器堆叠结构55可包括第二存储器堆叠结构55B，该第二存储器堆叠结构在漏极选择层级沟槽309的形成期间用图案化蚀刻掩模层307掩蔽。在漏极选择层级沟槽309的形成期间不蚀刻第二存储器堆叠结构55B的侧壁。因此，第二存储器堆叠结构55B的每个竖直半导体沟道60具有管状构型。可在形成漏极选择层级沟槽309之后例如通过灰化移除图案化蚀刻掩模层307。
参考图8A和图8B，可以例如通过在漏极选择层级沟槽309中沉积介电材料诸如氧化硅来在每个漏极选择层级沟槽309中形成漏极选择层级隔离结构320。可通过平面化工艺从包括绝缘帽盖层70的顶部表面的水平平面上方移除介电材料的多余部分，该平面化工艺可使用凹陷蚀刻和/或化学机械平面化。每个漏极选择层级隔离结构320可包括沿着第一水平方向hd1横向延伸的一对笔直侧壁。每个漏极选择层级隔离结构320可竖直延伸穿过多个牺牲材料层42，该牺牲材料层包括交替堆叠(32,42)内的牺牲材料层42中的最顶部牺牲材料层。第一存储器堆叠结构55A内的每个竖直半导体沟道60可包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构320的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面并且接触漏极选择层级隔离结构320。如本文所用，“管状”元件是指具有管形状的元件。如本文所用，“半管状”元件是指具有通过切掉管状元件的段以在管状元件的剩余部分中提供两个竖直延伸侧壁而获得的形状的元件。
参考图9A和图9B，接触层级介电层73可形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方并且形成在存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上方，并且可被光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直地延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向地延伸，并且可以沿着第二水平方向hd2彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可排列成沿着第一水平方向hd1延伸的行。
漏极选择层级隔离结构320可沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构320可以具有沿垂直于第一水平方向hd1的竖直平面的均一竖直剖面轮廓，该均一竖直剖面轮廓在沿第一水平方向hd1的平移期间不变。每个漏极选择层级隔离结构320接触两行第一存储器堆叠结构55A。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图10和图11A，可例如使用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图9A示出了图8的第一示例性结构的区。背侧凹陷部43可形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所使用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55可提供结构支撑。
每个背侧凹陷部43可以是横向延伸腔体，其横向尺寸大于腔体的竖直范围，换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理暴露表面部分转换成介电材料部分。例如，可使用热转换和/或等离子体转换来将每个基座沟道部分11的表面部分转换成管状介电间隔物216，并且将半导体材料层10的每个物理暴露表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物216可以拓扑同胚于环面，即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物216可包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物216的材料是介电材料。在一个实施方案中，管状介电间隔物216可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图11B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的实施方案中，背侧阻挡介电层44是可选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物216和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过保形沉积工艺诸如原子层沉积(ALD)形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层44可以包括氧化硅层。可以通过保形沉积方法诸如化学气相沉积或原子层沉积来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图11C，金属阻挡层46A可沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参考图11D和图12，金属填充材料可沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在接触层级介电层73的顶部表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以使用含氟前驱气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括定位在竖直相邻的一对电介质材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触层级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被替换为导电层46。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物216横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物216。
参考图13，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方可回蚀连续导电材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，可用导电层46替换牺牲材料层42。
每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，可对于背侧阻挡介电层44的材料选择性地移除连续导电材料层46L。在这种情况下，背侧阻挡介电层44的水平部分可存在于每个背侧沟槽79的底部处。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。可以在移除连续导电材料层46L期间移除平面的介电部分616。背侧腔体79'可存在于每个背侧沟槽79内。
参考图14A和图14B，可以通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不使用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’可存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
通过将电剂注入半导体材料层10的物理暴露表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61可形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
在一个实施方案中，衬底(9,10)可包括半导体材料层10，并且半导体材料层10和第一存储器堆叠结构55A的第一竖直半导体沟道60具有第一导电类型的掺杂。基座沟道部分11可设置在第一竖直半导体沟道60的底端与衬底半导体层9之间，并且具有第二导电类型的掺杂的源极区61可形成在半导体材料层10内并且可与第一存储器堆叠结构55A和基座沟道部分11横向间隔开。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分可构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59可以通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59可以接触源极区61和该多个基座沟道部分11。在交替堆叠(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应背侧腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以将覆盖在交替堆叠(32,46)上面的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果使用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76可延伸穿过交替堆叠(32,46)，并且接触源极区61的顶部表面。在使用背侧阻挡介电层44的实施方案，背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图15A和图15B，附加接触通孔结构(88,86)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构(未示出)可以穿过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
每个漏极接触通孔结构88可接触漏极区63中的下面的漏极区的顶部表面。接触第一漏极区63A的漏极接触通孔结构88可接触第一漏极区63A中的相应一个第一漏极区的侧壁。接触第二漏极区63B的漏极接触通孔结构可仅接触第二漏极区63B中的相应一个第二漏极区的顶部表面。
参考图16，存储器侧介电材料层960可沉积在接触层级介电层73上方。各种存储器侧金属互连结构980可形成在存储器侧介电材料层960内。存储器侧金属互连结构980可包括位线98，该位线覆盖在存储器堆叠结构55上面并且电连接到漏极区63的相应子集。此外，存储器侧金属互连结构980可以包括附加金属通孔结构和附加金属线结构，该附加金属通孔结构和附加金属线结构提供往返于各种下层元件的电气布线，诸如背侧接触通孔结构76、字线接触通孔结构86、位线98以及可根据需要形成的三维存储器器件的其他节点。存储器侧介电材料层960的厚度可以在300nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。
垫腔可以形成在存储器侧金属互连结构980的上部部分中，使得存储器侧金属互连结构980中的相应一个存储器侧金属互连结构暴露在每个垫腔的底部处。在一个实施方案中，垫腔可被布置成一维阵列或二维阵列，并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。导电材料可以沉积在垫腔中以形成各种存储器侧接合垫988。存储器侧接合垫988可形成在存储器侧介电材料层960中，该存储器侧介电材料层形成在交替堆叠(32,46)上方。存储器侧接合垫988可以电连接到存储器堆叠结构55的节点。在一个实施方案中，每个位线98可以电连接到存储器侧接合垫988中的相应一个存储器侧接合垫。第一示例性结构包括存储器管芯900。
在外围设备区200中的至少一个半导体器件700包括用于控制存储器元件的三维阵列中的存储器堆叠结构55的操作的外围电路的实施方案中，存储器堆叠结构55、用作字线的导电层46和三维存储器器件的位线98可由存储器管芯900的外围电路控制。另选地或除此之外，支撑管芯(未示出)可用于控制三维存储器器件的各种节点。在这种情况下，支撑管芯可包括用于控制存储器元件的三维阵列中的存储器堆叠结构55、存储器堆叠结构55、用作字线的导电层46和三维存储器器件的位线98的操作的外围电路。可使用存储器侧接合垫988将支撑管芯接合到存储器管芯900。
参考图17，示出了根据本公开的第二实施方案的可从图6的第一示例性结构得出的第二示例性结构。可在图6的处理步骤之后在绝缘帽盖层70上方形成牺牲平面化止挡件层373。牺牲平面化止挡件层373包括可用作平面化止挡件结构并且与牺牲材料层42的材料不同的材料。在一个实施方案中，牺牲平面化止挡件层373可包括与接触层级介电层73相同的材料。随后，通过执行图9A和图9B的处理步骤，穿过牺牲平面化止挡件层373和交替堆叠(32,42)形成背侧沟槽79。随后，可执行图10、图11A至图11D、图12、图13以及图14A和图14B的处理步骤以提供图17所示的第二示例性结构。
参考图18，可通过执行至少一个平面化工艺来移除第二示例性结构的位于包括绝缘帽盖层70的顶部表面的水平平面上方的部分。牺牲平面化止挡件层373以及绝缘间隔物74和背侧接触通孔结构76的通过化学机械平面化和/或至少一个凹陷蚀刻工艺在包括绝缘帽盖层70的顶部表面的水平平面上方突出的部分。
参考图19A和图19B，可在交替堆叠(32,46)和存储器堆叠结构55上方形成包括细长开口的图案化蚀刻掩模层317。在一个实施方案中，图案化蚀刻掩模层317可以是通过在交替堆叠(32,46)和存储器堆叠结构55上方施加光致抗蚀剂材料并对其进行光刻图案化而形成的图案化光致抗蚀剂层。图案化蚀刻掩模层317中的每个开口可覆盖在存储器堆叠结构55的相邻行对内的每个存储器堆叠结构55的段上面。每个存储器堆叠结构55(其段位于图案化蚀刻掩模层317中的一个开口的区域内)在本文称为第一存储器堆叠结构55A。例如通过位于第一存储器堆叠结构55A的相邻对之间而完全被图案化蚀刻掩模层317覆盖的存储器堆叠结构55在本文称为第二存储器堆叠结构55B。根据图案化蚀刻掩模层317中的细长开口的布局，第二存储器堆叠结构55B可存在或可不存在于第一示例性结构中。每个第一存储器堆叠结构55A可仅部分地被图案化蚀刻掩模层317覆盖。因此，第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域可定位在图案化蚀刻掩模层317中的细长开口的区域内，并且第一存储器堆叠结构55B中的每个第一存储器堆叠结构的第二区域被图案化蚀刻掩模层317覆盖。第一区域可在每个第一存储器堆叠结构55A的整个区域的15％至70％，诸如25％至50％的范围内。
第一存储器堆叠结构55A的上端处的漏极区63在本文称为第一漏极区63A，并且第二存储器堆叠结构55B的上端处的漏极区63在本文称为第二漏极区63B。形成于第一存储器堆叠结构55A内的介电芯62在本文称为第一介电芯62A，并且形成于第二存储器堆叠结构55B内的介电芯62在本文称为第二介电芯62B。
参考图20，可执行各向异性蚀刻工艺以蚀刻交替堆叠(32,46)的上部部分和第一存储器堆叠结构55A的未掩蔽段。第一存储器堆叠结构55A的未掩蔽段可包括第一存储器堆叠结构55A的竖直半导体沟道60和存储器膜50的未被图案化蚀刻掩模层317掩蔽的部分。通过蚀刻穿过交替堆叠(32,46)的上部部分和第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域，在图案化蚀刻掩模层317内的每个细长开口下方形成漏极选择层级沟槽309。每个漏极选择层级沟槽309可包括沿着第一水平方向hd1延伸的一对笔直纵向侧壁。漏极选择层级沟槽309的深度可被选择为使得漏极选择层级沟槽309竖直延伸穿过位于漏极选择层级(即，随后形成用作漏极选择栅极电极的漏极选择层级导电层的层级)处的每个牺牲材料层。
各向异性蚀刻工艺可蚀刻第一存储器堆叠结构55A的存储器膜50和竖直半导体沟道60的位于图案化蚀刻掩模层317中的细长开口下方的部分。可在形成漏极选择层级沟槽309期间移除每个第一漏极区63A的一部分。每个漏极选择层级沟槽309的该对笔直纵向侧壁可包括第一漏极区63A的剩余部分的笔直侧壁段。存储器堆叠结构55可包括第二存储器堆叠结构55B，该第二存储器堆叠结构在漏极选择层级沟槽309的形成期间用图案化蚀刻掩模层317掩蔽。在漏极选择层级沟槽309的形成期间不蚀刻第二存储器堆叠结构55B的侧壁。因此，第二存储器堆叠结构55B的每个竖直半导体沟道60具有管状构型。可在形成漏极选择层级沟槽309之后例如通过灰化移除图案化蚀刻掩模层317。
参考图21，可例如通过在漏极选择层级沟槽309中沉积介电材料诸如氧化硅来在每个漏极选择层级沟槽309中形成漏极选择层级隔离结构320。可通过平面化工艺从包括绝缘帽盖层70的顶部表面的水平平面上方移除介电材料的多余部分，该平面化工艺可使用凹陷蚀刻和/或化学机械平面化。每个漏极选择层级隔离结构320可包括沿着第一水平方向hd1横向延伸的一对笔直侧壁。每个漏极选择层级隔离结构320可竖直延伸穿过多个导电层46，该多个导电层包括交替堆叠(32,46)内的导电层中的最顶部导电层。第一存储器堆叠结构55A内的每个竖直半导体沟道60包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构320的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面并且接触漏极选择层级隔离结构320。
继续参考图21，接触层级介电层73可形成在绝缘层32和导电层46的交替堆叠(32,46)上方并且形成在存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73可包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
参考图22A和图22B，可执行图15A和图15B的处理步骤以形成穿过接触层级介电层73并且任选地穿过后向阶梯式介电材料部分65的附加接触通孔结构(88,86)。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构(未示出)可以穿过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
每个漏极接触通孔结构88可接触漏极区63中的下面的漏极区的顶部表面。接触第一漏极区63A的漏极接触通孔结构88可接触第一漏极区63A中的相应一个第一漏极区的侧壁。接触第二漏极区63B的漏极接触通孔结构可仅接触第二漏极区63B中的相应一个第二漏极区的顶部表面。
参考图23，示出了根据本公开的第二实施方案的第二示例性结构的另选实施方案，其可通过以下操作而从图18的第二示例性结构得出：形成具有与图19A和图19B的图案化蚀刻掩模层相同的图案的图案化蚀刻掩模层317；以及用与图19A和图19B的各向异性蚀刻工艺不同的蚀刻化学物质执行各向异性蚀刻工艺。具体地，可选择各向异性蚀刻工艺的蚀刻化学物质，使得各向异性蚀刻工艺对于存储器膜50的至少一种材料选择性地蚀刻绝缘帽盖层70、绝缘层32、导电层46、漏极区63和介电芯62的未掩蔽部分。例如，电荷存储层54可包含氮化硅，并且各向异性蚀刻工艺可具有对于氮化硅具有选择性的蚀刻化学物质。在这种情况下，存储器膜50的未蚀刻部分可在每个漏极选择层级沟槽309内突出。
参考图24，可通过在图23的处理步骤处执行各向异性蚀刻工艺之后执行各向同性蚀刻工艺来移除第一存储器堆叠结构55A的存储器膜50的位于图案化蚀刻掩模层317中的细长开口下方的部分。在各向同性蚀刻工艺期间，可移除存储器膜50的在漏极选择层级沟槽309内部的突出部分。可选择各向同性蚀刻工艺的蚀刻化学物质以蚀刻存储器膜50的突出部分的材料。例如，可使用湿法蚀刻工艺(其使用了氢氟酸和乙二醇的组合)来各向同性地蚀刻存储器膜50的突出部分。随后可例如通过灰化来移除图案化蚀刻掩模层317。在移除图案化蚀刻掩模层317之后，所得结构可与图20的第二示例性结构基本上相同。随后可执行图21、图22A和图22B的处理步骤，以提供图22A至图22B所示的第二示例性结构。
参考图25A和图25B，根据本公开的第三实施方案的第三示例性结构可通过形成包括介电隔离层768、任选的导电板层6和代替半导体材料层10的过程中源极材料层310'的层堆叠而从图1的第一示例性结构得出。介电隔离层768将过程中源极材料层310’与衬底半导体层9电隔离。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层310'的电流提供高导电性传导路径。
任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层310'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层310'可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
较低源极层级半导体层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。可选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，可选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层310'可形成在衬底(诸如衬底半导体层9)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底的顶部表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。
可以对任选的导电板层6和过程中源极层级材料层310'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层310'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
随后，可通过修改来执行参考图2描述的处理步骤，使得最顶部牺牲材料层42可用漏极选择层级牺牲材料层342替换，并且绝缘帽盖层70可用随后被移除的牺牲绝缘帽盖层370替换。在一个实施方案中，漏极选择层级牺牲材料层342可具有在牺牲材料层42的平均厚度的1.0倍至牺牲材料层42的平均厚度的10倍，诸如牺牲材料层42的平均厚度的2倍至牺牲材料层42的平均厚度的6倍的范围内的厚度，但也可使用更小和更大的厚度。在一个实施方案中，漏极选择层级牺牲材料层342可包括与牺牲材料层42相同的材料。牺牲绝缘覆盖层370可包括与第一实施方案的绝缘帽盖层70相同的材料。
随后，可执行上文参考图3所述的处理步骤以在楼梯区300中形成阶梯式表面。可通过介电材料的沉积和平面化在楼梯区300的阶梯式表面上方形成后向阶梯式介电材料部分65。
参考图26A和图26B，可执行以上参考图4A和图4B所述的处理步骤以形成存储器开口49和支撑开口19。存储器开口49和支撑开口的布局可与第一实施方案中的布局相同。各向异性蚀刻工艺的化学物质可被选择为使得每个存储器开口49延伸穿过任选的源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、源极层级牺牲层104和较低牺牲衬垫103，并且进入较低源极层级半导体层112的上部部分。
参考图27，包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层的层堆叠可以顺序地沉积在存储器开口49和支撑开口19中的每一者中。阻挡介电层52、电荷存储层54和隧穿介电层56中的每一者可具有与第一实施方案中相同的组成和相同的厚度。半导体沟道材料层可具有与第一实施方案的竖直半导体沟道60相同的厚度和相同的组成。介电材料沉积在存储器开口49和支撑开口19中的未填充腔体中，并且竖直凹陷以形成介电芯62。从存储器开口49和支撑开口19的外部移除阻挡介电层52、电荷存储层54和隧穿介电层56、半导体沟道材料层的多余部分。存储器开口49或支撑开口19中的半导体沟道材料层的每个剩余部分构成竖直半导体沟道60。具有第二导电类型的掺杂的半导体材料可沉积在介电芯62上方的凹陷部中以形成漏极区63。
参考图28A和图28B，可在交替堆叠(32,42)和存储器堆叠结构55上方形成包括细长开口的图案化蚀刻掩模层307。在一个实施方案中，图案化蚀刻掩模层307可以是通过在交替堆叠(32,42)和存储器堆叠结构55上方施加光致抗蚀剂材料并对其进行光刻图案化而形成的图案化光致抗蚀剂层。图案化蚀刻掩模层307中的每个开口可覆盖在存储器堆叠结构55的相邻行对内的每个存储器堆叠结构55的段上面。图案化蚀刻掩模层307中的开口设置在随后要形成背侧沟槽的每个区域中。最靠近随后要形成背侧沟槽的区域的每行存储器堆叠结构55部分地暴露在图案化蚀刻掩模层307中的开口中的一个开口下方。
每个存储器堆叠结构55(其段位于图案化蚀刻掩模层307中的一个开口的区域内)在本文称为第一存储器堆叠结构55A。例如通过位于第一存储器堆叠结构55A的相邻对之间而完全被图案化蚀刻掩模层307覆盖的存储器堆叠结构55在本文称为第二存储器堆叠结构55B。根据图案化蚀刻掩模层307中的细长开口的布局，第二存储器堆叠结构55B可存在或可不存在于第一示例性结构中。每个第一存储器堆叠结构55A仅部分地被图案化蚀刻掩模层307覆盖。因此，第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域定位在图案化蚀刻掩模层307中的细长开口的区域内，并且第一存储器堆叠结构55B中的每个第一存储器堆叠结构的第二区域被图案化蚀刻掩模层307覆盖。第一区域可在每个第一存储器堆叠结构55A的整个区域的15％至70％，诸如25％至50％的范围内。与随后要形成背侧沟槽的区域相邻的每行存储器堆叠结构55是一行第一存储器堆叠结构55A。
第一存储器堆叠结构55A的上端处的漏极区63在本文称为第一漏极区63A，并且第二存储器堆叠结构55B的上端处的漏极区63在本文称为第二漏极区63B。形成于第一存储器堆叠结构55A内的介电芯62在本文称为第一介电芯62A，并且形成于第二存储器堆叠结构55B内的介电芯62在本文称为第二介电芯62B。第一存储器堆叠结构55A的每个竖直半导体沟道60A在本文称为第一竖直半导体沟道60，并且第二存储器堆叠结构55B的每个竖直半导体沟道60在本文称为第二竖直半导体沟道60B。第一存储器堆叠结构55A的每个存储器膜50在本文称为第一存储器膜50A，并且第二存储器堆叠结构55B的每个存储器膜50在本文称为第二存储器膜50B。
可执行各向异性蚀刻工艺以蚀刻牺牲绝缘帽盖层370和漏极选择层级牺牲材料层342的未掩蔽部分以及第一存储器堆叠结构55A的未掩蔽段。第一存储器堆叠结构55A的未掩蔽段包括第一存储器堆叠结构55A的竖直半导体沟道(60A,60B)和存储器膜(50A,50B)的未被图案化蚀刻掩模层307掩蔽的部分。通过蚀刻穿过牺牲绝缘覆盖层370和漏极选择层级牺牲材料层342的未掩蔽部分以及第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域(即，第一存储器堆叠结构55A的未掩蔽部分)，可在图案化蚀刻掩模层307内的每个细长开口下方形成漏极选择层级沟槽309。每个漏极选择层级沟槽309可包括沿着第一水平方向hd1延伸的一对笔直纵向侧壁。漏极选择层级沟槽309的深度可被选择为使得漏极选择层级沟槽309竖直延伸穿过牺牲绝缘帽盖层370和漏极选择层级牺牲材料层342，并且不延伸到牺牲材料层42中。
各向异性蚀刻工艺蚀刻第一存储器堆叠结构55A的存储器膜(50A,50B)的位于图案化蚀刻掩模层307中的细长开口下方的部分。可在形成漏极选择层级沟槽309期间移除每个第一漏极区63A的一部分。每个漏极选择层级沟槽309的该对笔直纵向侧壁可包括第一漏极区63A的剩余部分的笔直侧壁段和介电芯(62A,62B)的笔直侧壁段。存储器堆叠结构(55A,55B)可包括第二存储器堆叠结构55B，该第二存储器堆叠结构在漏极选择层级沟槽309的形成期间用图案化蚀刻掩模层307掩蔽。在漏极选择层级沟槽309的形成期间不蚀刻第二存储器堆叠结构55B的侧壁。因此，第二存储器堆叠结构55B的每个竖直半导体沟道(60A,60B)具有管状构型。可在形成漏极选择层级沟槽309之后例如通过灰化移除图案化蚀刻掩模层307。
参考图29A和图29B，可以例如通过在漏极选择层级沟槽309中沉积介电材料诸如氧化硅来在每个漏极选择层级沟槽309中形成漏极选择层级隔离结构320。可通过平面化工艺从包括牺牲绝缘帽盖层370的顶部表面的水平平面上方移除介电材料的多余部分，该平面化工艺可使用凹陷蚀刻和/或化学机械平面化。每个漏极选择层级隔离结构320可包括沿着第一水平方向hd1横向延伸的一对笔直侧壁。每个漏极选择层级隔离结构320可竖直延伸穿过漏极选择层级牺牲材料层342和牺牲绝缘帽盖层370。第一存储器堆叠结构55A内的每个竖直半导体沟道(60A,60B)包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构320的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面并且接触漏极选择层级隔离结构320。
参考图30A和图30B，可在牺牲绝缘帽盖层370上方形成牺牲平面化止挡件层373。牺牲平面化止挡件层373可包括可用作平面化止挡件结构并且与牺牲材料层42的材料不同的材料。在一个实施方案中，牺牲平面化止挡件层373可包括氧化硅，并且可具有在50nm至500nm的范围内的厚度。
可在牺牲平面化止挡件层373上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在存储器堆叠结构(55A,55B)的集群之间的区域中形成开口。可使用各向异性蚀刻穿过牺牲平面化止挡件层373、牺牲绝缘帽盖层370、漏极选择层级牺牲材料层342、交替堆叠(32,42)和/或后向阶梯式介电材料部分65转移光致抗蚀剂层中的图案，以形成背侧沟槽79。背侧沟槽79可延伸到过程中源极层级材料层310'中。例如，背侧沟槽79的底部表面可以是源极层级牺牲层104的凹陷表面。
参考图31A，背侧沟槽间隔物174可形成在每个背侧沟槽79的侧壁上。例如，可以在背侧沟槽79中和牺牲平面化止挡件层373上方沉积保形间隔物材料层，并且可以对其进行各向异性蚀刻以形成背侧沟槽间隔物174。背侧沟槽间隔物174可包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物174可以包含氮化硅。背侧腔体79'可存在于每个背侧沟槽79内。
参考图31B，可在各向同性蚀刻工艺中，将对于背侧沟槽间隔物174、牺牲平面化止挡件层373、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧腔体79’中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物174包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物174以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物174时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一个都包括物理地暴露于源极腔体109的侧壁和底表面。
参考图31C，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理地暴露于源极腔体109。可通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
参考图31D，可在源极腔体109周围的物理暴露半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露半导体表面包括竖直半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的掺杂水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露半导体表面上沉积具有第二导电类型的掺杂的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂物气体可包括掺杂物(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长出掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×1020/cm3至2.0×1021/cm3的范围内，诸如2.0×1020/cm3至8.0×1020/cm3。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物174的内侧壁的底端部分。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠可构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组可构成源极层级材料层310，其替换过程中源极层级材料层310'。
参考图31E，可使用各向同性蚀刻工艺来对于绝缘层32、牺牲平面化止挡件层373、漏极选择层级隔离结构320和源极接触层114选择性地移除背侧沟槽间隔物174。例如，如果背侧沟槽间隔物174包含氮化硅，则可执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物174。在一个实施方案中，可将移除背侧沟槽间隔物174的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层32、漏极选择层级隔离结构320、牺牲平面化止挡件层373和源极接触层114选择性地蚀刻牺牲材料层42。
竖直半导体沟道60可具有第一导电类型的掺杂，并且具有与第一导电类型相反的第二导电类型的掺杂的源极接触层114位于包括衬底半导体层9的衬底上方。源极接触层114可接触竖直半导体沟道60中的每个竖直半导体沟道的底端。
可以执行氧化工艺以将半导体材料的物理暴露表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物衬垫122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。
参考图32，可对于绝缘层32、漏极选择层级隔离结构320、牺牲平面化止挡件层373和源极接触层114、介电半导体氧化物衬垫122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层42。例如，可例如使用各向同性蚀刻工艺，将相对于绝缘层32、漏极选择层级隔离结构320、后向阶梯式介电材料部分65的材料以及存储器膜(50A,50B)的最外层的材料选择性地蚀刻牺牲材料层42的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层42可包括氮化硅，绝缘层32、漏极选择层级隔离结构320、后向阶梯式介电材料部分65和存储器膜(50A,50B)的最外层的材料可包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
背侧凹陷部43可形成在从中移除牺牲材料层42的体积中。背侧凹陷部43中的每个背侧凹陷部可以是横向延伸腔体，其横向尺寸大于腔体的竖直范围，换句话讲，背侧凹陷部43中的每个背侧凹陷部的横向尺寸可大于相应背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的材料的体积中形成。背侧凹陷部43中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷部43可由下面的绝缘层32的顶部表面和上面的绝缘层32的底部表面竖直地界定。在一个实施方案中，背侧凹陷部43中的每个背侧凹陷部可以整个具有均匀高度。可通过牺牲平面化止挡件层373、漏极选择层级隔离结构320和最顶部绝缘层32(即，绝缘层32中最顶部绝缘层)的组合保护漏极选择层级牺牲材料层342免受蚀刻剂的影响。
参考图33，背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部43和背侧沟槽79中以及牺牲平面化止挡件层373上方。背侧阻挡介电层可包括介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部43中、在背侧沟槽79的侧壁上以及在牺牲平面化止挡件层373上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部43中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部43的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可以在背侧凹陷部43中通过沉积至少一种导电材料来形成导电层46。连续金属材料层(未示出)可形成在每个背侧沟槽79的侧壁上并且在牺牲平面化止挡件层373上方。导电层46中的每一个导电层可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一和第二牺牲材料层42可以分别用导电层46替换。具体地，每个牺牲材料层42可用背侧阻挡介电层的任选部分和导电层46替换。背侧腔体可存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从牺牲平面化止挡件层373上方回蚀连续金属材料层的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。导电层46的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿着第一水平方向hd1的非周期性宽度变化和沿着竖直方向的非线性宽度变化。
每个导电层46可以是其中包括开口的导电片。穿过每个导电层46的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层46的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层46可具有比任何下面的导电层46更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层46可具有比任何上面的导电层46更大的面积。
导电层46可用作位于同一层级处的控制栅和字线的组合。在每个导电层46内的控制栅极电极是用于包括存储器堆叠结构(55A,55B)的竖直存储器器件的控制栅极电极。存储器堆叠结构(55A,55B)中的每个存储器堆叠结构包括定位在导电层46的每个层级处的存储器元件的竖直堆叠。导电层46的子集可以包括用于存储器元件的字线。外围器件区200中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(32,46)和竖直延伸穿过至少一个交替堆叠(32,46)的存储器堆叠结构(55A,55B)。
参考图34，可通过保形沉积工艺在背侧沟槽79中并且在牺牲平面化止挡件层373上方形成介电材料。介电材料层可包括例如氧化硅。沉积在背侧沟槽79中的介电材料的每个部分构成介电壁结构376。可例如通过凹陷蚀刻移除牺牲平面化止挡件层373上方的沉积介电材料的水平延伸部分，该凹陷蚀刻可使用例如湿法蚀刻或干法蚀刻。另选地，可在每个背侧沟槽79的周边处形成绝缘间隔物(未示出)，并且可穿过绝缘间隔物中的相应一个绝缘间隔物内的每个介电半导体氧化物衬垫122形成接触源极接触层114的背侧接触通孔结构(未示出)。
参考图35A和图35B，可通过凹陷蚀刻移除牺牲平面化止挡件层373和每个介电壁结构376的上部部分，该凹陷蚀刻可使用各向同性蚀刻工艺诸如使用了氢氟酸的湿法蚀刻工艺。随后可例如通过扩展凹陷蚀刻工艺来移除牺牲绝缘帽盖层370、每个漏极选择层级隔离结构320的上部部分、后向阶梯式介电材料部分65的上部部分以及每个介电壁结构376的附加部分。在一个实施方案中，牺牲平面化止挡件层373、牺牲绝缘帽盖层370、漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376可包括相同的介电材料，该介电材料可以是例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。在这种情况下，凹陷蚀刻工艺可在相同水平平面内提供漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376的凹陷表面。在使牺牲平面化止挡件层373、牺牲绝缘帽盖层370、漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376凹陷之后，可物理地暴露漏极选择层级牺牲材料层342的每个条带的顶部表面。
可对于漏极选择层级牺牲材料层342、漏极区(63A,63B)、竖直半导体沟道(60A,60B)和存储器膜(50A,50B)内的材料层(诸如电荷存储层54)的材料选择性地使用用于使牺牲平面化止挡件层373、牺牲绝缘帽盖层370、漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376凹陷的凹陷蚀刻工艺。例如，凹陷蚀刻工艺可包括使用了稀释氢氟酸的湿法蚀刻工艺。
参考图36，可通过对于漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376的材料，对于漏极区(63A,63B)和竖直半导体沟道(60A,60B)的半导体材料，以及对于存储器膜(50A,50B)的最外层的介电材料(其可为例如阻挡介电层52的氧化硅)选择性地移除漏极选择层级牺牲材料层342来形成漏极选择层级凹陷部343。例如，可使用湿法蚀刻工艺(其使用了热磷酸)来移除漏极选择层级牺牲材料层342。从其中移除漏极选择层级牺牲材料层342的体积构成漏极选择层级凹陷部343。
参考图37A和图37B，可在漏极选择层级凹陷部343中以及漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376上方沉积至少一种导电材料。例如通过凹陷蚀刻来回蚀至少一种沉积的导电材料的覆盖在漏极选择层级隔离结构320、后向阶梯式介电材料部分65和介电壁结构376上面的部分。至少一种导电材料的填充漏极选择层级凹陷部343的部分构成漏极选择层级导电层346。漏极选择层级导电层346可以是在漏极选择层级(即，漏极选择层级电极的层级)处形成的导电层。漏极选择层级导电层346形成为通过漏极选择层级隔离结构320彼此横向电隔离的多个物理分离的指状物。
漏极选择层级导电层346的每个条带沿着第一水平方向hd1横向延伸。漏极选择层级导电层346的每个条带可具有沿着第一水平方向hd1延伸的两对横向起伏的侧壁。漏极选择层级导电层346的条带的每个横向起伏的侧壁可具有平面侧壁段和凹形侧壁段的横向交替序列。漏极选择层级导电层346的每个条带接触两行第一存储器堆叠结构55A。在存在第二存储器堆叠结构55B的情况下，漏极选择层级导电层346的条带可接触一行或多行第二存储器堆叠结构55B。
在一个实施方案中，漏极选择层级导电层346的每个条带可包括漏极选择层级金属衬垫346A和漏极选择层级金属填充部分346B的组合。漏极选择层级金属衬垫346A包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。漏极选择层级金属衬垫346A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。漏极选择层级金属衬垫346A可通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺来沉积，或者通过诸如物理气相沉积(PVD)的非保形沉积工艺来沉积。漏极选择层级金属衬垫346A的厚度可以在2nm至8nm的范围内诸如在3nm至6nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，漏极选择层级金属衬垫346A可以基本上由导电金属氮化物诸如TiN组成。
漏极选择层级金属填充部分346B可以通过保形或非保形沉积方法沉积，其可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、化学镀、电镀或它们的组合。在一个实施方案中，漏极选择层级金属填充部分346B可以基本上由至少一种元素金属组成。漏极选择层级金属填充部分346B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，漏极选择层级金属填充部分346B可以基本上由单个元素金属组成。
漏极选择层级导电层346可形成在绝缘层32中最顶部绝缘层上，并且可作为最顶部导电层添加到交替堆叠(32,46)。不接触背侧沟槽79的每个漏极选择层级隔离结构320可竖直延伸穿过漏极选择层级导电层346，该漏极选择层级导电层是膨胀交替堆叠(32,46,346)内的最顶部导电层。漏极选择层级导电层346的每个条带包括漏极选择层级金属衬垫346A和形成在漏极选择层级金属衬垫346A内的漏极选择层级金属填充部分346B。
参考图38A和图38B，可通过沉积和平面化介电材料诸如氧化硅而在漏极选择层级导电层346上方形成接触层级介电层73。接触层级介电层73接触漏极选择层级导电层346(即，膨胀交替堆叠(32,46,346)的最顶部导电层)的每个条带的漏极选择层级金属衬垫346A和漏极选择层级金属填充部分346B的顶部表面。
可穿过接触层级介电层73并任选地穿过后向阶梯式介电材料部分65形成附加接触通孔结构(88,86)。例如，漏极接触通孔结构88可穿过每个漏极区(63A,63B)上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构(未示出)可以穿过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参考第一、第二和第三示例性结构的所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电层(46和346，如果存在的话)的交替堆叠，该交替堆叠定位在衬底(9和10，如果存在的话)上方；第一存储器堆叠结构55A，该第一存储器堆叠结构延伸穿过交替堆叠(32,46,346)，其中第一存储器堆叠结构55A中的每个第一存储器堆叠结构包括相应的第一存储器膜(50,50A)和相应的第一竖直半导体沟道(60,60A)；和漏极选择层级隔离结构320，该漏极选择层级隔离结构具有沿着第一水平方向hd1延伸并且接触第一存储器堆叠结构55A的笔直侧壁的一对笔直纵向侧壁，其中每个第一竖直半导体沟道(60,60A)包括管状区段和半管状区段，该管状区段位于包括漏极选择层级隔离结构320的底部表面的水平平面下方，该半管状区段覆盖在管状区段上面并且接触漏极选择层级隔离结构320。
在一个实施方案中，第一竖直半导体沟道(60,60A)中的每个第一竖直半导体沟道包括：管状竖直半导体沟道段，该管状竖直半导体沟道段延伸穿过交替堆叠(32,46,346)的位于水平平面下方的第一多个导电层46；和半管状竖直半导体沟道段，该半管状竖直半导体沟道段覆盖在管状竖直半导体沟道段上面并且接触漏极选择层级隔离结构320的笔直纵向侧壁对中的相应一个笔直纵向侧壁。
在一个实施方案中，三维存储器器件包括定位在第一存储器堆叠结构55A中的相应一个第一存储器堆叠结构内的第一介电芯62A，其中第一介电芯62A中的每个第一介电芯包括：圆柱形芯部分，该圆柱形芯部分延伸穿过交替堆叠(32,46,346)的位于水平平面下方的第一多个导电层46；和半圆柱形部分，该半圆柱形部分覆盖在管状竖直半导体沟道段上面并且接触漏极选择层级隔离结构320的笔直纵向侧壁对中的相应一个笔直纵向侧壁。
在一个实施方案中，第一竖直半导体沟道(60,60A)可具有第一导电类型的掺杂；具有第二导电类型的掺杂的第一漏极区63A定位在第一竖直半导体沟道(60,60A)中的每个第一竖直半导体沟道的上端处。
在一个实施方案中，第一漏极区63A中的每个第一漏极区可具有笔直侧壁，该笔直侧壁接触漏极选择层级隔离结构320的笔直纵向侧壁对中的相应一个笔直纵向侧壁。
在一个实施方案中，漏极选择层级隔离结构320可以竖直延伸穿过交替堆叠(32,46,346)内的多个导电层(46或346)，该多个导电层包括导电层中的最顶部导电层。
在一个实施方案中，漏极选择层级隔离结构320可以竖直延伸穿过交替堆叠(32,46,346)内的导电层346中的最顶部导电层；导电层346中的最顶部导电层包括漏极选择层级金属衬垫346A和形成在漏极选择层级金属衬垫346A内的漏极选择层级金属填充部分346B；并且介电层(诸如接触层级介电层73)接触漏极选择层级金属衬垫346A和漏极选择层级金属填充部分346B的顶部表面。
在一个实施方案中，衬底(9,10)包括半导体材料层10；半导体材料层10和第一竖直半导体沟道60具有第一导电类型的掺杂；基座沟道部分11设置在第一竖直半导体沟道60的底端与半导体材料层10之间；并且具有第二导电类型的掺杂的源极区61形成在半导体材料层10内，并且与第一存储器堆叠结构55A和基座沟道部分11横向间隔开。
在一个实施方案中，第一竖直半导体沟道60A可具有第一导电类型的掺杂；具有与第一导电类型相反的第二导电类型的掺杂的源极接触层114位于衬底9上方；并且源极接触层114接触第一竖直半导体沟道60A中的每个第一竖直半导体沟道的底端。
在一个实施方案中，三维存储器器件包括延伸穿过交替堆叠(32,46,346)的第二存储器堆叠结构55B。第二存储器堆叠结构55B包括相应的第二存储器膜(50,50B)和相应的第二竖直半导体沟道(60,60B)；并且每个第二竖直半导体沟道(60,60B)具有管状构型并且延伸穿过交替堆叠(32,46,346)中的每个导电层(46,346)。
在一个实施方案中，第一存储器堆叠结构55A被布置成第一行，该第一行沿着第一水平方向hd1延伸并且在每个第一行内具有均匀的行内间距p1。第二存储器堆叠结构55B被布置成第二行，该第二行沿着第一水平方向hd1延伸并且在每个第二行内具有均匀的行内间距p1。第一存储器堆叠结构55A和第二存储器堆叠结构55B被布置为二维周期性阵列，其中选自第一行和第二行的每个相邻行对具有均匀的行间间距p2。
在一个实施方案中，三维存储器器件还包括一对背侧沟槽79，该对背侧沟槽竖直延伸穿过交替堆叠(32,46,346)并且沿着第一水平方向hd1横向延伸，其中二维周期性阵列和漏极选择层级隔离结构320位于该对背侧沟槽79之间。
在一个实施方案中，三维存储器器件包括：第一漏极区63A，该第一漏极区接触第一竖直半导体沟道(60,60A)中的相应一个第一竖直半导体沟道的上端并且具有半圆柱形状；第二漏极区63B，该第二漏极区接触第二竖直半导体沟道(60,60B)中的相应一个第二竖直半导体沟道的上端并且具有圆柱形状；第一漏极接触通孔结构88，该第一漏极接触通孔结构具有接触第一漏极区63A的最顶部表面的最底部表面；和第二漏极接触通孔结构88，该第二漏极接触通孔结构接触第二漏极区63B中的相应一个第二漏极区的顶部表面和侧壁。
参考图39A和图39B，根据本公开的第四实施方案的第四示例性结构可从图18的第二示例性结构得出。一般来讲，可通过在衬底(9和任选地10)上方形成绝缘层32和间隔物材料层的交替堆叠来提供第四示例性结构。间隔物材料层形成为导电层46，或者形成为牺牲材料层42并且随后被导电层46替换。形成延伸穿过交替堆叠(32,46)的存储器堆叠结构55。存储器堆叠结构55中的每个存储器堆叠结构包括相应的存储器膜50和相应的竖直半导体沟道60，该竖直半导体沟道包含第一原子浓度的第一导电类型的掺杂物。在竖直半导体沟道60中的每个竖直半导体沟道的上端上形成具有与第一导电类型相反的第二导电类型的掺杂的漏极区63。存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的两行。存储器堆叠结构55被布置为二维周期性阵列，其中存储器堆叠结构55的每个相邻行对具有均匀的行间间距p2。存储器堆叠结构55的每个二维周期性阵列可形成在一对背侧沟槽79之间。
在交替堆叠(32,46)和存储器堆叠结构55上方形成包括细长开口的图案化蚀刻掩模层327。在一个实施方案中，图案化蚀刻掩模层327可以是通过在交替堆叠(32,46)和存储器堆叠结构55上方施加光致抗蚀剂材料并对其进行光刻图案化而形成的图案化光致抗蚀剂层。图案化蚀刻掩模层327中的每个开口可覆盖在存储器堆叠结构55的相邻行对内的每个存储器堆叠结构55的段上面。每个存储器堆叠结构55(其段位于图案化蚀刻掩模层327中的一个开口的区域内)在本文称为第一存储器堆叠结构55A。包括第一存储器堆叠结构55A的每个存储器开口填充结构58在本文称为第一存储器开口填充结构58A。例如通过位于第一存储器堆叠结构55A的相邻对之间而完全被图案化蚀刻掩模层327覆盖的存储器堆叠结构55在本文称为第二存储器堆叠结构55B。根据图案化蚀刻掩模层327中的细长开口的布局，第二存储器堆叠结构55B可存在或可不存在于第一示例性结构中。包括第二存储器堆叠结构55B的每个存储器开口填充结构58在本文称为第二存储器开口填充结构58B。
每个第一存储器堆叠结构55A可仅部分地被图案化蚀刻掩模层327覆盖。因此，第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域定位在图案化蚀刻掩模层327中的细长开口的区域内，并且第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第二区域被图案化蚀刻掩模层327覆盖。第一区域可在每个第一存储器堆叠结构55A的整个区域的15％至70％，诸如25％至50％的范围内。
可执行各向异性蚀刻工艺以蚀刻绝缘覆盖层70的未掩蔽部分和位于漏极选择层级处的交替堆叠(32,46)的上层，而不蚀刻存储器堆叠结构55。通过对于存储器开口填充结构58的物理暴露材料部分选择性地蚀刻穿过交替堆叠(32,46)的上部部分，可在图案化蚀刻掩模层327内的每个细长开口下方形成漏极选择层级沟槽309。每个漏极选择层级沟槽309可包括大致沿着第一水平方向hd1延伸的一对横向起伏的纵向侧壁。每个横向起伏的纵向侧壁可包括笔直侧壁段(其为绝缘帽盖层70和交替堆叠(32,46)的上层的侧壁)和凹形侧壁段(其为存储器开口填充结构58的侧壁)的横向交替序列。漏极选择层级沟槽309的深度可被选择为使得漏极选择层级沟槽309竖直延伸穿过位于漏极选择层级(即，导电层用作漏极选择层级栅极电极的层级)处的每个导电层46。存储器堆叠结构55的每个竖直半导体沟道60具有管状构型。
各向异性蚀刻工艺部分地物理地暴露围绕每个漏极选择层级沟槽309的两行第一存储器堆叠结构55A的侧壁的上部部分。每个漏极选择层级沟槽309延伸穿过交替堆叠(32,46)的上部部分，并且在两行第一存储器堆叠结构55A之间横向延伸。存储器堆叠结构55包括部分地暴露于漏极选择层级沟槽309中的相应一个漏极选择层级沟槽的第一存储器堆叠结构55A，并且任选地包括在漏极选择层级沟槽309的形成期间用图案化蚀刻掩模层317掩蔽的第二存储器堆叠结构55B。因此，在形成漏极选择层级沟槽309之后，第二存储器堆叠结构55B的侧壁不被物理地暴露。
参考图40A和图40B，将第一导电类型的掺杂物注入到第一存储器堆叠结构55A内的竖直半导体沟道60的漏极选择层级沟槽309中的相应一个漏极选择层级沟槽近侧的段中。可使用图案化蚀刻掩模层307作为注入掩模来执行成角度离子注入。可选择成角度离子注入工艺的倾斜角，使得第一导电类型的掺杂物被注入竖直半导体沟道60的位于包括位于漏极选择层级沟槽309下方的最顶部导电层46的顶部表面的水平平面上方的部分中。例如，离子注入工艺的倾斜角可在2度至30度，诸如4度至15度的范围内，但也可使用更小和更大的倾斜角。在第一导电类型为p型的情况下，第一导电类型的掺杂物可包括硼原子。在第一导电类型为n型的情况下，第一导电类型的掺杂物可包括磷原子、砷原子和/或锑原子。在一个实施方案中，除了第一导电类型的掺杂物原子之外，还可注入扩散抑制原子诸如碳原子，以减少注入的第一导电类型的掺杂物的扩散。
第一存储器堆叠结构55A内(位于第一存储器开口填充结构58A内)的每个竖直半导体沟道60包括管状区段60T、第一半管状区段60S和第二半管状区段60U，该管状区段包含第一原子浓度的第一导电类型的掺杂物(该第一原子浓度是在第一和第二半导体沟道层(601,602))的形成期间提供的第一导电类型的掺杂物的原子浓度)，该第一半管状区段覆盖在管状区段60T上方并且包括第一原子浓度的第一导电类型的掺杂物，该第二半管状区段覆盖在管状区段60T上面并且横向邻接到第一半管状区段60S，并且包含第二原子浓度的第一导电类型的掺杂物，该第二原子浓度大于第一原子浓度。
在一个实施方案中，第二原子浓度可在第一原子浓度的5倍至第一原子浓度的1.0×105倍的范围内。在非限制性的例示性示例中，第一原子浓度可在1.0×1014/cm3至1.0×1018/cm3的范围内，并且第二原子浓度可在1.0×1017cm3至1.0×1019/cm3的范围内，但对于第一原子浓度和第二原子浓度中的每一者，可使用更小和更大的浓度。在一个实施方案中，每个第一存储器堆叠结构55A的管状区段60T(在第一存储器开口填充结构58A的相应一个第一存储器开口填充结构内)可位于包括漏极选择层级沟槽309的底部表面的水平平面下方。每个管状区段60T、每个第一半管状区段60S和每个第二半管状区段60U可包括从第一半导体沟道层601得出的相应部分和从第二半导体沟道层602得出的相应部分。另外，第二半管状区段60U可包括例如1.0×1015cm3至5.0×1017/cm3范围内的原子浓度的碳原子，并且第一半管状区段60S和管状区段60T可不含碳原子，例如含有低于1.0×1014/cm3的痕量级的碳原子。因此，第二半管状区段60U中的碳原子的原子浓度可为第一半管状区60S中的碳原子的原子浓度的至少10倍，并且为管状区60T中的碳原子的原子浓度的至少10倍。
存储器堆叠结构55可包括延伸穿过交替堆叠体(32,46)的第二存储器堆叠结构55B。第二存储器堆叠结构55B中的每个第二存储器堆叠结构包括相应的第二存储器膜50和相应的第二竖直半导体沟道60，并且每个第二竖直半导体沟道60可包括具有管状构型、延伸穿过交替堆叠(32,46)中的每个导电层46并且在其整个体积中包括第一原子浓度的第一导电类型的掺杂物的一部分。具有管状构型的部分可延伸到包括漏极区63的顶部表面的水平平面。
在一个实施方案中，第一半管状区段60S中的每个第一半管状区段具有不随沿着竖直方向hd1的平移而变化的第一块弧的水平横截面形状，并且第二半管状区段60U中的每个第二半管状区段具有不随沿着竖直方向的平移而变化的第二块弧的水平横截面形状。如本文所用，“块弧”是通过将平面环形形状的方位角范围限制为围绕平面环形形状的几何中心小于360度而获得的形状(即，欧几里得平面内的环的形状)。
在将第一导电类型的掺杂物注入到竖直半导体沟道60的注入段中(即，注入到第二半管状区段60U中)期间，可将第一导电类型的掺杂物附带地注入到第一漏极区63中的每个第一漏极区的段中。第一漏极区63可接触第一半管状区段60S中的相应一个第一半管状区段的上端，接触第二半管状区段60U中的相应一个第二半管状区段的上端，并且具有与第一导电类型相反的第二导电类型的掺杂。在一个实施方案中，第一漏极区63中的每个第一漏极区可包括：第一漏极段631，该第一漏极段基本上由半导体材料和第二导电类型的掺杂物组成并且接触第一半管状区段60S中的相应一个第一半管状区段的上端；和第二漏极段632，该第二漏极段基本上由半导体材料、第二导电类型的掺杂物和第一导电类型的掺杂物组成，并且接触第二半管状区段60U中的相应一个第二半管状区段的上端。第二漏极段632中的第一导电类型的掺杂物的原子浓度小于第二漏极段632中的第二导电类型的掺杂物的原子浓度，并且可小于第二半管状区段60U中的第一导电类型的掺杂物的原子浓度。可在形成漏极选择层级沟槽309之后例如通过灰化移除图案化蚀刻掩模层327。
参考图41A和图41B，可以例如通过在漏极选择层级沟槽309中沉积介电材料诸如氧化硅来在每个漏极选择层级沟槽309中形成漏极选择层级隔离结构322。可通过平面化工艺从包括绝缘帽盖层70的顶部表面的水平平面上方移除介电材料的多余部分，该平面化工艺可使用凹陷蚀刻和/或化学机械平面化。每个漏极选择层级隔离结构322可形成在第一存储器堆叠结构55A的存储器膜50的侧壁上的漏极选择层级沟槽309中。每个漏极选择层级隔离结构320可包括一对横向起伏的侧壁，该对横向起伏的侧壁沿第一水平方向hd1横向延伸并且包括笔直侧壁段和凹形侧壁段的横向交替序列。每个漏极选择层级隔离结构322可竖直延伸穿过位于漏极选择层级处的交替堆叠(32,46)内的每个导电层46。
在一个实施方案中，第一存储器堆叠结构55A可被布置成第一行，该第一行沿着第一水平方向hd1延伸并且在每个第一行内具有均匀的行内间距p1。第二存储器堆叠结构55B被布置成第二行，该第二行沿着第一水平方向hd1延伸并且在每个第二行内具有均匀的行内间距p1。第一存储器堆叠结构55A和第二存储器堆叠结构55B被布置为二维周期性阵列，其中选自第一行和第二行的每个相邻行对具有均匀的行间间距p2。
在一个实施方案中，一对背侧沟槽79可以竖直延伸穿过交替堆叠(32,46)并且沿着第一水平方向hd1横向延伸。存储器堆叠结构55的二维周期性阵列和至少一个漏极选择层级隔离结构322位于该对背侧沟槽79之间。
参考图42，接触层级介电层73可形成在绝缘帽盖层70、漏极选择层级隔离结构322上方，并且形成在存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包含介电材料，诸如氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
参考图43A至图43C，附加接触通孔结构(88,86)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构(未示出)可以穿过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
漏极选择层级栅极电极(其包括导电层46的子集)可与存储器开口填充结构自对准。可在用导电层46替换牺牲材料层42之后执行漏极选择层级栅极电极的分离。用于在漏极选择层级处替换牺牲材料层42的单独处理步骤不是必要的，并且因此可降低总处理成本。漏极选择层级栅极电极通过作为竖直半导体沟道的无源部分的漏极选择层级隔离结构320和第二半管状区段60U彼此横向间隔开。
在一个实施方案中，绝缘层32可包括氧化硅，并且导电层46可包括钨。在这种情况下，可通过使用各向异性蚀刻工艺来执行漏极选择层级沟槽309的形成，该各向异性蚀刻工艺对于存储器开口填充结构58的材料选择性地蚀刻氧化硅和钨。因此，漏极选择层级沟槽309可与存储器开口填充结构58自对准。每个漏极选择层级沟槽309的底部表面可形成在位于最顶部字线和最底部漏极选择层级栅极电极之间的绝缘层32上。将第一导电类型的掺杂物(诸如在第一导电类型为p型的情况下的硼)注入到竖直半导体沟道60的第二半管状区段60U中提高了第二半管状区段60U的阈值电压，从而有效地禁用第二半管状区段60U并防止电流流过其中。换句话讲，施加到相邻漏极选择层级栅极电极的高偏置电压不接通竖直半导体沟道60的第二半管状区段60U，并且在成角度注入工艺期间，通过第二半管状区段60U的泄漏电流被第一导电类型的高剂量掺杂物防止。
漏极选择层级沟槽309的形成提供了第一导电掺杂物到第二半管状区段60U中的注入。成角度注入可以是低能量注入工艺，其减少注入的掺杂物的散落并且减少对竖直半导体沟道60的第一半管状区段60S的电冲击，即，不影响第一半管状区段60S的阈值电压。可在将第一导电类型的掺杂物注入第二半管状区段60U中之前执行高温热退火工艺。因此，在成角度离子注入工艺之后，来自第二半管状区段60U的第一导电类型掺杂物的外扩散可由于减少的热循环而受到限制。因此，第二半管状区段60U的形成对第一半管状区段60S的阈值电压的影响可以是最小的。
可通过多捻离子注入工艺有效地提供第二半管状区段60U的高阈值电压，以使由于几何形状引起的注入掺杂物的遮蔽最小化。可基于第一导电类型的掺杂物的扩散率和后续热预算来优化将第一导电类型的掺杂物注入第二半管状区段60U中的离子注入工艺的剂量、倾斜角和能量。在一些实施方案中，可在离子注入工艺之前至少部分地移除存储器膜50的部分，在这种情况下，可相应地调整离子注入工艺的参数。
参考图44A和图44B，根据本公开的第五实施方案的第五示例性结构可从图6的第一示例性结构得出。一般来讲，可通过在衬底(9和任选地10)上方形成绝缘层32和间隔物材料层的交替堆叠来提供第五示例性结构。间隔物材料层形成为牺牲材料层42，并且随后可用导电层替换。形成延伸穿过交替堆叠(32,42)的存储器堆叠结构55。存储器堆叠结构55中的每个存储器堆叠结构包括相应的存储器膜50和相应的竖直半导体沟道60，该竖直半导体沟道包含第一原子浓度的第一导电类型的掺杂物。在竖直半导体沟道60中的每个竖直半导体沟道的上端上形成具有与第一导电类型相反的第二导电类型的掺杂的漏极区63。存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的两行。存储器堆叠结构55被布置为二维周期性阵列，其中存储器堆叠结构55的每个相邻行对具有均匀的行间间距p2。存储器堆叠结构55的每个二维周期性阵列可形成在一对背侧沟槽79之间。
在交替堆叠(32,42)和存储器堆叠结构55上方形成包括细长开口的图案化蚀刻掩模层327。在一个实施方案中，图案化蚀刻掩模层327可以是通过在交替堆叠(32,42)和存储器堆叠结构55上方施加光致抗蚀剂材料并对其进行光刻图案化而形成的图案化光致抗蚀剂层。图案化蚀刻掩模层327中的每个开口可覆盖在存储器堆叠结构55的相邻行对内的每个存储器堆叠结构55的段上面。每个存储器堆叠结构55(其段位于图案化蚀刻掩模层327中的一个开口的区域内)在本文称为第一存储器堆叠结构55A。包括第一存储器堆叠结构55A的每个存储器开口填充结构58在本文称为第一存储器开口填充结构58A。例如通过位于第一存储器堆叠结构55A的相邻对之间而完全被图案化蚀刻掩模层327覆盖的存储器堆叠结构55在本文称为第二存储器堆叠结构55B。根据图案化蚀刻掩模层327中的细长开口的布局，第二存储器堆叠结构55B可存在或可不存在于第一示例性结构中。包括第二存储器堆叠结构55B的每个存储器开口填充结构58在本文称为第二存储器开口填充结构58B。
每个第一存储器堆叠结构55A仅部分地被图案化蚀刻掩模层327覆盖。因此，第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第一区域定位在图案化蚀刻掩模层327中的细长开口的区域内，并且第一存储器堆叠结构55A中的每个第一存储器堆叠结构的第二区域被图案化蚀刻掩模层327覆盖。第一区域可在每个第一存储器堆叠结构55A的整个区域的15％至70％，诸如25％至50％的范围内。
执行各向异性蚀刻工艺以蚀刻绝缘覆盖层70的未掩蔽部分和位于漏极选择层级处的交替堆叠(32,42)的上层，而不蚀刻存储器堆叠结构55。通过对于存储器开口填充结构58的物理暴露材料部分选择性地蚀刻穿过交替堆叠(32,42)的上部部分，在图案化蚀刻掩模层327内的每个细长开口下方形成漏极选择层级沟槽309。每个漏极选择层级沟槽309可包括大致沿着第一水平方向hd1延伸的一对横向起伏的纵向侧壁。每个横向起伏的纵向侧壁可包括笔直侧壁段(其为绝缘帽盖层70和交替堆叠(32,42)的上层的侧壁)和凹形侧壁段(其为存储器开口填充结构58的侧壁)的横向交替序列。漏极选择层级沟槽309的深度可被选择为使得漏极选择层级沟槽309竖直延伸穿过位于漏极选择层级(即，随后用用作漏极选择层级栅极电极的导电层替换牺牲材料层42的层级)处的每个牺牲材料层42。存储器堆叠结构55的每个竖直半导体沟道60具有管状构型。
各向异性蚀刻工艺的化学物质可对于漏极区63、竖直半导体沟道60和存储器膜50的外层的材料具有选择性。在一个实施方案中，阻挡介电层52可包括氧化铝层作为最外层，并且各向异性蚀刻工艺可对于氧化铝选择性地进行。各向异性蚀刻工艺部分地物理地暴露围绕每个漏极选择层级沟槽309的两行第一存储器堆叠结构55A的侧壁的上部部分。每个漏极选择层级沟槽309延伸穿过交替堆叠(32,42)的上部部分，并且在两行第一存储器堆叠结构55A之间横向延伸。存储器堆叠结构55包括部分地暴露于漏极选择层级沟槽309中的相应一个漏极选择层级沟槽的第一存储器堆叠结构55A，并且任选地包括在漏极选择层级沟槽309的形成期间用图案化蚀刻掩模层317掩蔽的第二存储器堆叠结构55B。因此，在形成漏极选择层级沟槽309之后，第二存储器堆叠结构55B的侧壁不被物理地暴露。
参考图45，可执行图40A和图40B的处理步骤以将第一导电类型的掺杂物注入到第一存储器堆叠结构55A内的竖直半导体沟道60的在漏极选择层级沟槽309中的相应一个漏极选择层级沟槽近侧的段中。第一存储器堆叠结构55A内(位于第一存储器开口填充结构58A内)的每个竖直半导体沟道60包括管状区段60T、第一半管状区段60S和第二半管状区段60U，该管状区段包含第一原子浓度的第一导电类型的掺杂物(该第一原子浓度是在第一和第二半导体沟道层(601,602))的形成期间提供的第一导电类型的掺杂物的原子浓度)，该第一半管状区段覆盖在管状区段60T上方并且包括第一原子浓度的第一导电类型的掺杂物，该第二半管状区段覆盖在管状区段60T上面并且横向邻接到第一半管状区段60S，并且包含第二原子浓度的第一导电类型的掺杂物，该第二原子浓度大于第一原子浓度。
在一个实施方案中，第二原子浓度可在第一原子浓度的5倍至第一原子浓度的1.0×105倍的范围内。在非限制性的例示性示例中，第一原子浓度可在1.0×1014/cm3至1.0×1018/cm3的范围内，并且第二原子浓度可在1.0×1017cm3至1.0×1019/cm3的范围内，但对于第一原子浓度和第二原子浓度中的每一者，可使用更小和更大的浓度。在一个实施方案中，每个第一存储器堆叠结构55A的管状区段60T(在第一存储器开口填充结构58A的相应一个第一存储器开口填充结构内)可位于包括漏极选择层级沟槽309的底部表面的水平平面下方。每个管状区段60T、每个第一半管状区段60S和每个第二半管状区段60U可包括从第一半导体沟道层601得出的相应部分和从第二半导体沟道层602得出的相应部分。另外，第二半管状区段60U可包括例如1.0×1015cm3至5.0×1017/cm3范围内的原子浓度的碳原子，并且第一半管状区段60S和管状区段60T可不含碳原子，例如含有低于1.0×1014/cm3的痕量级的碳原子。因此，第二半管状区段60U中的碳原子的原子浓度可为第一半管状区60S中的碳原子的原子浓度的至少10倍，并且为管状区60T中的碳原子的原子浓度的至少10倍。
存储器堆叠结构55可包括延伸穿过交替堆叠体(32,46)的第二存储器堆叠结构55B。第二存储器堆叠结构55B中的每个第二存储器堆叠结构包括相应的第二存储器膜50和相应的第二竖直半导体沟道60，并且每个第二竖直半导体沟道60可包括具有管状构型、延伸穿过交替堆叠(32,46)中的每个导电层46并且在其整个体积中包括第一原子浓度的第一导电类型的掺杂物的一部分。具有管状构型的部分可延伸到包括漏极区63的顶部表面的水平平面。
在一个实施方案中，第一半管状区段60S中的每个第一半管状区段具有不随沿着竖直方向hd1的平移而变化的第一块弧的水平横截面形状，并且第二半管状区段60U中的每个第二半管状区段具有不随沿着竖直方向的平移而变化的第二块弧的水平横截面形状。如本文所用，“块弧”是通过将平面环形形状的方位角范围限制为围绕平面环形形状的几何中心小于360度而获得的形状(即，欧几里得平面内的环的形状)。
在将第一导电类型的掺杂物注入到竖直半导体沟道60的注入段中(即，注入到第二半管状区段60U中)期间，将第一导电类型的掺杂物附带地注入到第一漏极区63中的每个第一漏极区的段中。第一漏极区63可接触第一半管状区段60S中的相应一个第一半管状区段的上端，接触第二半管状区段60U中的相应一个第二半管状区段的上端，并且具有与第一导电类型相反的第二导电类型的掺杂。在一个实施方案中，第一漏极区63中的每个第一漏极区可包括：第一漏极段631，该第一漏极段基本上由半导体材料和第二导电类型的掺杂物组成并且接触第一半管状区段60S中的相应一个第一半管状区段的上端；和第二漏极段632，该第二漏极段基本上由半导体材料、第二导电类型的掺杂物和第一导电类型的掺杂物组成，并且接触第二半管状区段60U中的相应一个第二半管状区段的上端。第二漏极段632中的第一导电类型的掺杂物的原子浓度小于第二漏极段632中的第二导电类型的掺杂物的原子浓度，并且可小于第二半管状区段60U中的第一导电类型的掺杂物的原子浓度。可在形成漏极选择层级沟槽309之后例如通过灰化移除图案化蚀刻掩模层327。
参考图46，可例如通过在漏极选择层级沟槽309中沉积介电材料诸如氧化硅来在每个漏极选择层级沟槽309中形成漏极选择层级隔离结构322。可通过平面化工艺从包括绝缘帽盖层70的顶部表面的水平平面上方移除介电材料的多余部分，该平面化工艺可使用凹陷蚀刻和/或化学机械平面化。每个漏极选择层级隔离结构322可形成在第一存储器堆叠结构55A的存储器膜50的侧壁上的漏极选择层级沟槽309中。每个漏极选择层级隔离结构320可包括一对横向起伏的侧壁，该对横向起伏的侧壁沿着第一水平方向hd1横向延伸并且包括笔直侧壁段和凹形侧壁段的横向交替序列。每个漏极选择层级隔离结构322可竖直延伸穿过位于漏极选择层级处的交替堆叠(32,46)内的每个导电层46。
在一个实施方案中，第一存储器堆叠结构55A被布置成第一行，该第一行沿着第一水平方向hd1延伸并且在每个第一行内具有均匀的行内间距p1。第二存储器堆叠结构55B被布置成第二行，该第二行沿着第一水平方向hd1延伸并且在每个第二行内具有均匀的行内间距p1。第一存储器堆叠结构55A和第二存储器堆叠结构55B被布置为二维周期性阵列，其中选自第一行和第二行的每个相邻行对具有均匀的行间间距p2。
随后，可执行上文参考图9A和图9B所述的处理步骤以形成接触层级介电层73和背侧沟槽79。
参考图47，可执行图10、图11A至图11D、图12、图13A和图13B的处理步骤，以用导电层46替换牺牲材料层42。随后可执行图14A、图14B、图15A和图15B的处理步骤，以提供与图43A至图43C的结构基本上相同的结构。
参考第四和第五示例性结构的所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘体层32和导电层46的交替堆叠，该交替堆叠定位在衬底(9,10)上方；和第一存储器堆叠结构55A，该第一存储器堆叠结构延伸穿过交替堆叠(32,46)，其中第一存储器堆叠结构55A中的每个第一存储器堆叠结构包括相应的第一存储器膜50和相应的第一竖直半导体沟道60，其中每个第一竖直半导体沟道60包括管状区段60T、第一半管状区段60S和第二半管状区段60U，该管状区段包含第一原子浓度的第一导电类型的掺杂物，该第一半管状区段覆盖在管状区段上面并且包含第一原子浓度的第一导电类型的掺杂物，该第二半管状区段覆盖在管状区段上面并横向邻接到第一半管状区段60S并且包含第二原子浓度的第一导电类型的掺杂物，第二原子浓度大于第一原子浓度。
在一个实施方案中，三维存储器器件包括漏极选择层级隔离结构322，该漏极选择层级隔离结构竖直延伸穿过交替堆叠(32,46)的上部区并且沿着第一水平方向hd1横向延伸，其中第一存储器堆叠结构55A中的每个第一存储器堆叠结构接触漏极选择层级隔离结构322中的相应一个漏极选择层级隔离结构。
在一个实施方案中，每个第一竖直半导体沟道60的管状区段60T位于包括漏极选择层级隔离结构322的底部表面的水平平面下方。
在一个实施方案中，漏极选择层级隔离结构322中的每个漏极选择层级隔离结构包括一对横向起伏的侧壁；并且横向起伏的侧壁中的每个侧壁包括彼此邻接的笔直侧壁段和凹形侧壁段的交替序列。在一个实施方案中，凹形侧壁段中的每个凹形侧壁段接触第一存储器膜50中的相应一个第一存储器膜的外表面。在一个实施方案中，第二半管状区段60U中的每个第二半管状区段与漏极选择层级隔离结构322中的最近侧漏极选择层级隔离结构横向间隔开与第一存储器膜50中的一个第一存储器膜的横向厚度相同的均匀横向间距。
本公开的各种实施方案可用于提供漏极选择层级隔离结构(320,322)，而不干扰存储器堆叠结构(55A,55B)的二维阵列的周期性。接触漏极选择层级隔离结构(320,322)中的相应一个漏极选择层级隔离结构的第一存储器堆叠结构55A和不接触漏极选择层级隔离结构(320,322)中的任一个漏极选择层级隔离结构的任选的第二存储器堆叠结构55B可在同一周期性二维周期性阵列内，从而能够减少存储器器件的三维阵列的占有面积。
参考图48，示出了第五示例性结构的区，该第五示例性结构可通过执行以上参考图5B和图5C所述的处理步骤而从以上参考图4A和图4B所述的第一示例性结构得出。可在每个存储器开口49内和每个支撑开口19内形成存储器膜50和第一半导体沟道层601。绝缘层32和牺牲材料层42的交替堆叠可包括：绝缘层32和牺牲材料层42的第一子集SSI，该第一子集可在随后形成的字线的层级处形成；以及绝缘层32和牺牲材料层42的第二子集SS2，该第二子集可在随后形成的漏极选择栅极电极的层级处形成，即，在漏极选择层级处形成。存储器腔体49'可存在于未填充有存储器膜50和第一半导体沟道层601的存储器开口49内的每个空隙内。
参考图49，可执行上文参考图5D至图5F所述的处理步骤。第一半导体沟道层601和第二半导体沟道层602(如图5E所示)的组合在本文称为字线层级半导体沟道材料层16L。介电材料62W可沉积在存储器腔体49'和支撑开口19的未填充体积中，并且可对于字线层级半导体沟道材料层16L的材料选择性地竖直凹陷到绝缘层32和牺牲材料层42的第一子集SS1与绝缘层32和牺牲材料层42的第二子集SS2之间的高度。在一个实施方案中，绝缘层32和牺牲材料层42的第一子集SS1与绝缘层32和牺牲材料层42的第二子集SS2之间的绝缘层32可具有比第一子集SS1和第二子集32中的绝缘层32更大的厚度，以增加蚀刻介电材料的凹陷蚀刻工艺的工艺裕度。在凹陷蚀刻工艺之后，介电材料的每个剩余部分构成字线层级介电芯62W。
参考图50，可通过对于下面的介电材料层选择性地移除字线层级半导体沟道材料层16L的物理暴露部分来图案化字线层级半导体沟道材料层16L。例如，可使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来移除字线层级半导体沟道材料层16L的物理暴露部分。另选地，可使用干法蚀刻工艺(其使用了气相盐酸)来对于下面的介电材料层选择性地蚀刻字线层级半导体沟道材料层16L的物理暴露部分。存储器开口49中的字线层级半导体沟道材料层16L的每个剩余分立部分构成字线层级半导体沟道部分60W。
参考图51，可通过各向同性蚀刻工艺移除存储器膜50的隧穿介电层56和电荷存储层54，该各向同性蚀刻工艺可包括湿法蚀刻工艺。在一个实施方案中，可对于阻挡介电层52的材料选择性地移除电荷存储层54。在一个实施方案中，隧穿介电层56可包括氧化硅，电荷存储层54可包括氮化硅，并且阻挡介电层52可包括氧化硅。在这种情况下，可通过使用了稀释氢氟酸的湿法蚀刻工艺来对于电荷存储层54选择性地蚀刻隧穿介电层56，并且可通过使用了氢氟酸和甘油的混合物的湿法蚀刻工艺来对于阻挡介电层52选择性地蚀刻电荷存储层54。阻挡介电层52可围绕位于字线层级介电芯62W上方的每个腔体物理地暴露。字线层级开口填充结构58W形成在存储器开口49中的每个存储器开口的下部部分内。每个字线层级开口填充结构58W包括存储器膜50、字线层级半导体沟道部分60W和字线层级介电芯62W。
参考图52，可移除或可不移除阻挡介电层52的在字线层级介电芯62W的顶部表面上方突出的部分。栅极介电材料可保形地直接沉积在绝缘层32和牺牲材料层42的侧壁上以及字线层级介电芯62W的顶部表面上，或者直接沉积在阻挡介电层52的物理地暴露的竖直部分上。沉积的栅极介电材料和阻挡介电层52的任何下面部分(如果有的话)可构成栅极介电层15L。栅极介电层15L可包括氧化硅和/或介电金属氧化物(诸如氧化铝或氧化铪)。栅极介电层15L的厚度可以在1nm至6nm的范围内，但是也可以使用更小和更大的厚度。
参考图53，漏极选择层级覆盖半导体层26L可通过保形沉积方法沉积在栅极介电层15L上方。漏极选择层级覆盖半导体层26L可包括与第一半导体沟道层601相同的材料。漏极选择层级覆盖半导体层26L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
参考图54，可执行各向异性蚀刻工艺以移除漏极选择层级覆盖半导体层26L和栅极介电层15L的水平部分。漏极选择层级覆盖半导体层26L的每个剩余圆柱形部分构成具有大致圆柱形构型的漏极选择层级覆盖半导体部分26。栅极介电层15L的每个剩余竖直部分构成具有大致圆柱形构型的栅极电介质150。每个栅极电介质150横向围绕漏极选择层级覆盖半导体部分26。可通过各向异性蚀刻工艺使每个字线层级介电芯62W的顶部表面竖直凹陷，使得可暴露每个字线层级半导体沟道部分60W的内侧壁的上部部分。
参考图55，可通过保形沉积方法将漏极选择层级主体半导体层36L沉积在漏极选择层级覆盖半导体部分26上、字线层级半导体沟道部分60W的物理暴露表面上以及字线层级介电芯62W的顶部表面上。漏极选择层级主体半导体层36L可包括与第二半导体沟道层602相同的材料。漏极选择层级主体半导体层36L的厚度可在2nm至10nm的范围内，但也可使用更小和更大的厚度。
参考图56，介电材料可沉积在位于存储器开口49内部的腔体中。介电材料可包括氧化硅材料，该氧化硅材料具有比绝缘帽盖层70的材料更高的蚀刻速率。例如，绝缘帽盖层70可包括未掺杂硅酸盐玻璃，并且沉积在存储器开口49内的腔体中的介电材料可包括掺杂硅酸盐玻璃，诸如硼硅酸盐玻璃或硼磷硅酸盐玻璃，或者可包括有机硅酸盐玻璃。可执行回蚀工艺(诸如各向异性蚀刻工艺)以从绝缘帽盖层70的顶部表面上方移除沉积的介电材料的部分，并且使沉积的介电材料竖直凹陷到包括绝缘帽盖层70的顶部表面的水平平面下方。存储器开口49中的沉积的介电材料的每个剩余部分可构成漏极选择层级介电芯62D。具有第二导电类型的掺杂的重掺杂半导体材料可以沉积在覆盖在漏极选择层级介电芯62D上面的凹陷体积中。可从包括绝缘帽盖层70的顶部表面的水平平面上方移除掺杂半导体材料层的多余部分。掺杂半导体材料的每个剩余部分构成漏极区63。覆盖在绝缘帽盖层70的顶部表面上面的漏极选择层级主体半导体层36L的水平部分可在平面化工艺期间被附带地移除。
漏极选择层级覆盖半导体部分26和漏极选择层级主体半导体层36L的剩余部分的每个组合构成漏极选择层级半导体沟道部分60D。每组栅极电介质150、漏极选择层级半导体沟道部分60D、漏极选择层级介电芯62D和漏极区构成漏极选择层级开口填充结构58D。字线层级开口填充结构58W和填充存储器开口49的漏极选择层级开口填充结构58D的每个竖直堆叠构成存储器柱结构(58W,58D)。字线层级半导体沟道部分60W和漏极选择层级半导体沟道部分60D的每个组合构成竖直半导体沟道60。漏极选择层级半导体沟道部分60D中的每个漏极选择层级半导体沟道部分包括底板部分，该底板部分接触字线层级半导体沟道部分60W中的相应一个字线层级半导体沟道部分的环形顶部表面和字线层级介电芯62W中的相应一个字线层级介电芯的顶部表面。漏极选择层级介电芯62W中的一个漏极选择层级介电芯直接形成在底板部分的顶部表面上。
一般来讲，漏极选择层级开口填充结构58D可包括栅极电介质150、漏极选择层级半导体沟道部分60D、漏极选择层级介电芯62D和漏极区63，并且形成在存储器开口49中的每个存储器开口的上部部分内。字线层级开口填充结构58W和漏极选择层级开口填充结构58D的每个竖直堆叠构成存储器柱结构(58W,58D)。存储器柱结构(58W,58D)延伸穿过交替堆叠(32,42)。存储器柱结构(58W,58D)中的每个存储器柱结构可包括相应的存储器膜50和相应的竖直半导体沟道60。存储器柱结构(58W,58D)包括被布置成沿着第一水平方向hd1延伸的两个相邻行的第一存储器柱结构，因为每个存储器柱结构(58W,58D)形成在图4B所示的存储器开口49和支撑开口19中的相应一者内。
参考图57，接触层级介电层73可以通过执行上面参考图9A和图9B描述的处理步骤来形成。
参考图58，可通过对各向异性蚀刻的修改来执行上文参考图7A和图7B所述的处理步骤以形成漏极选择层级沟槽309。当漏极选择层级沟槽309到达交替堆叠(32,42)的层的第二子集SS2的最底部层与交替堆叠(32,42)的层的第一子集SS1的最顶部层之间的深度时，可修改各向异性蚀刻工艺以蚀刻穿过接触层级介电层73并终止各向异性蚀刻工艺。例如，可在交替堆叠(32,42)和存储器柱结构(58W,58D)上方形成包括细长开口的图案化蚀刻掩模层307。在一个实施方案中，图案化蚀刻掩模层307可以是通过在交替堆叠(32,42)和存储器柱结构(58W,58D)上方施加光致抗蚀剂材料并对其进行光刻图案化而形成的图案化光致抗蚀剂层。图案化蚀刻掩模层307中的每个开口可覆盖在每个存储器柱结构(58W,58D)的相邻行对内的每个存储器柱结构(58W,58D)的段上面。每个存储器柱结构(58W,58D)(其段可位于图案化蚀刻掩模层307中的一个开口的区域内)在本文称为第一存储器柱结构(58W,58D)。例如通过位于第一存储器柱结构(58W,58D)的相邻对之间而完全被图案化蚀刻掩模层307覆盖的存储器柱结构(58W,58D)在本文称为第二存储器柱结构(58W,58D)。根据图案化蚀刻掩模层307中的细长开口的布局，第二存储器柱结构(58W,58D)可存在或可不存在于第五示例性结构中。每个第一存储器柱结构(58W,58D)可仅部分地被图案化蚀刻掩模层307覆盖。因此，第一存储器柱结构(58W,58D)中的每个第一存储器柱结构的第一区域可定位在图案化蚀刻掩模层307中的细长开口的区域内，并且第一存储器柱结构(58W,58D)中的每个第一存储器柱结构的第二区域可被图案化蚀刻掩模层307覆盖。第一区域可在每个第一存储器柱结构(58W,58D)的整个区域的15％至70％，诸如25％至50％的范围内。
可执行各向异性蚀刻工艺以蚀刻穿过接触层级介电层73的未掩蔽部分并且穿过交替堆叠(32,42)内的层的第二子集SS2的位于漏极选择层级处的未掩蔽部分。对于部分地位于蚀刻掩模层307中的开口下方的每个存储器柱结构(58W,58D)，可蚀刻每个漏极选择层级半导体沟道部分60D的段和每个漏极选择层级介电芯62D的段。通过蚀刻穿过接触层级介电层73的未掩蔽部分、交替堆叠(32,42)的上部部分以及选自第一存储器柱结构(58W、58D)的每个漏极选择层级开口填充结构58D的第一区域，在图案化蚀刻掩模层307内的每个细长开口下方形成漏极选择层级沟槽309。每个漏极选择层级沟槽309可包括沿着第一水平方向hd1延伸的一对笔直纵向侧壁。漏极选择层级沟槽309的深度可被选择为使得漏极选择层级沟槽309竖直延伸穿过位于漏极选择层级(即，随后形成用作漏极选择栅极电极的漏极选择层级导电层的层级)处的每个牺牲材料层。可在形成漏极选择层级沟槽309之后例如通过灰化移除图案化蚀刻掩模层307。漏极区63和漏极选择层级半导体沟道部分60D的平坦侧壁以及漏极选择层级半导体沟道部分60D的半环形平坦水平表面物理地暴露在每个漏极选择层级沟槽309中。
参考图59，可任选地执行氧化工艺以将物理地暴露的半导体材料部分的表面区域转换成半导体氧化物衬垫312。漏极选择层级半导体沟道部分60D和漏极区63的半导体材料的位于漏极选择层级沟槽309的平坦侧壁下方的物理暴露表面部分以及漏极选择层级半导体沟道部分60D的位于漏极选择层级沟槽309的底部处的半环形平坦水平表面可被氧化成半导体氧化物衬垫312。在一个实施方案中，半导体氧化物衬垫312可包括氧化硅，并且可具有在1nm至10nm的范围内的厚度，但也可使用更小和更大的厚度。半导体氧化物衬垫312随后可用于在后续蚀刻工艺中保护漏极区63和漏极选择层级半导体沟道部分60D。
参考图60A和图60B，牺牲漏极选择层级沟槽填充结构317可沉积在每个漏极选择层级沟槽309中。与接触层级介电层73、绝缘层32和漏极选择层级介电芯62D的材料不同的牺牲材料可沉积在漏极选择层级沟槽309中，并且可通过平面化工艺从包括接触层级介电层73的顶部表面的水平平面上方移除牺牲材料的多余部分。平面化工艺可使用凹陷蚀刻工艺和/或化学机械平面化(CMP)工艺。填充漏极选择层级沟槽309的牺牲材料的每个剩余部分可构成牺牲漏极选择层级沟槽填充结构317。在一个实施方案中，牺牲漏极选择层级沟槽填充结构317可包括牺牲介电材料诸如氮化硅。在一个实施方案中，牺牲漏极选择层级沟槽填充结构317可具有与牺牲材料层42相同的材料。
可执行以上参考图9A和图9B所述的处理步骤形成背侧沟槽79。光致抗蚀剂层(未示出)可以施加在接触层级介电层73上方，并且可被光刻图案化以在存储器柱结构(258A,258B)的集群之间的区域中形成开口。存储器柱结构(258A,258B)包括第一存储器柱结构258A和第二存储器柱结构258B，该第一存储器柱结构接触牺牲漏极选择层级沟槽填充结构317中的相应一个牺牲漏极选择层级沟槽填充结构并由其部分地切割，该第二存储器柱结构不接触牺牲漏极选择层级沟槽填充结构317中的任一个牺牲漏极选择层级沟槽填充结构。存储器柱结构(258A,258B)中的每个存储器柱结构可包括字线层级开口填充结构58W和漏极选择层级开口填充结构58D的竖直堆叠。
光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶部表面竖直延伸至衬底(9,10)的顶部表面(如图9A和图9B所示)，并且横向延伸穿过存储器阵列区100和楼梯区300。该处理步骤处的第六示例性结构可具有与图9A和图9B的第一示例性结构相同的构型，修改之处在于图9A和图9B中的存储器开口58中的每个存储器开口被替换为存储器柱结构(258A,258B)，并且图9A和图9B中的支撑柱结构20中的每个支撑柱结构被替换为与第二存储器柱结构(58W,58D)(即，不接触牺牲漏极选择层级沟槽填充结构317的存储器柱结构(258A,258B))具有相同结构的相应支撑柱结构120。在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向地延伸，并且可以沿着第二水平方向hd2彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器柱结构(258A,258B)可以被布置成沿着第一水平方向hd1延伸的行。
参考图61A和图61B，可例如使用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43可形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料、存储器膜50的最外层的材料和栅极电介质150的外侧壁表面的材料选择性地移除。牺牲漏极选择层级沟槽填充结构317可与牺牲材料层42的移除同时被移除。在一个实施方案中，牺牲材料层42和牺牲漏极选择层级沟槽填充结构317可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42和牺牲漏极选择层级沟槽填充结构317包括氮化硅，则蚀刻工艺可以是将第五示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中所采用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构120、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理暴露表面部分转换成介电材料部分。例如，可使用热转换和/或等离子体转换来将每个基座沟道部分11的表面部分转换成管状介电间隔物216，并且将半导体材料层10的每个物理暴露表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物216可以拓扑同胚于环面，即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物216包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物216的材料是介电材料。在一个实施方案中，管状介电间隔物216可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
一般来讲，可同时移除牺牲材料层42和牺牲漏极选择层级沟槽填充结构317的材料。背侧凹陷部43形成在从中形成牺牲材料层42的体积中。在每个漏极选择层级沟槽309的体积中形成空隙。
参考图62A和图62B，可执行以上参考图11B至图11D所述的处理步骤以形成任选的背侧阻挡介电层(未明确示出)，并且在背侧凹陷部43中、在背侧沟槽79的外围部分中、在接触层级介电层73上方以及在漏极选择层级沟槽309的空隙内部保形地沉积至少一种导电材料。导电层46可形成在背侧凹陷部43中，并且连续导电材料层46L可形成在背侧沟槽79的外围部分处以及接触层级介电层73上方。沟槽导电层447可以形成在漏极选择层级沟槽309的每个空隙内。
参考图63A和图63B，可执行图13的处理步骤以移除连续导电材料层46L和沟槽导电层447。换句话讲，可通过凹陷蚀刻工艺移除漏极选择层级沟槽309的体积内、背侧沟槽79的外围区处以及接触层级介电材料层73上方的导电材料的部分，该凹陷蚀刻工艺可包括各向同性蚀刻工艺和/或各向异性蚀刻工艺。背侧凹陷部中的导电材料的剩余部分构成导电层46。在漏极选择层级处形成的导电层46的子集在本文中称为漏极选择层级导电层446(46)。漏极选择层级导电层446(46)物理地暴露于漏极选择层级沟槽309的体积。
在一个实施方案中，可在移除漏极选择层级沟槽309中的导电材料的各部分之后执行各向同性蚀刻工艺。在这种情况下，漏极选择层级导电层446(46)的侧壁可从绝缘层32的侧壁横向凹陷，该侧壁物理地暴露于漏极选择层级沟槽309。
参考图64A和图64B，可执行以上参考图14A和图14B所述的处理步骤以保形地沉积和绝缘材料层并各向异性地蚀刻绝缘材料层。每个漏极选择层级沟槽309的宽度可小于绝缘材料层的厚度的两倍，并且每个背侧沟槽79的宽度可大于绝缘材料层的厚度的两倍。每个漏极选择层级沟槽309可完全填充有绝缘材料层的材料，并且在每个背侧沟槽79内的绝缘材料层的竖直延伸部分内可存在腔体。可执行各向异性蚀刻工艺以移除绝缘材料层的水平部分。可在每个背侧沟槽79内形成绝缘间隔物74(图14A和图14B所示)，并且可在每个漏极选择层级沟槽309内提供漏极选择层级隔离结构320。每个漏极选择层级隔离结构320可填充漏极选择层级沟槽309中的相应一个漏极选择层级沟槽的空隙的体积。
可执行第一实施方案的后续处理步骤以在背侧沟槽79的剩余体积中形成背侧接触通孔结构76，并且形成各种接触通孔结构(88,86)，如图15A和图15B所示。随后可执行图16的处理步骤。
参考图65A和图65B，通过对于漏极选择层级半导体沟道部分60D和漏极区63的半导体材料选择性地移除半导体氧化物衬垫312，可从图63A和图63B所示的第五示例性结构得出第五示例性结构的另选实施方案。例如，可进行使用稀释氢氟酸的湿法蚀刻工艺。
参考图66A至图66C，可执行以上参考图14A和图14B以及图15A和图15B所述的处理步骤以形成漏极选择层级隔离结构320、绝缘间隔物74、背侧接触通孔结构76以及附加接触通孔结构(88,86)。
参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘体层32和导电层46的交替堆叠，该交替堆叠定位在衬底(9,10)上方；第一存储器柱结构258A，该第一存储器柱结构延伸穿过交替堆叠(32,46)，其中第一存储器柱结构258A(或第一存储器开口填充结构58A)中的每个第一存储器柱结构包括相应的第一存储器膜50和相应的第一竖直半导体沟道60；介电芯(诸如第一至第三实施方案的介电芯62或第五示例性结构的漏极选择层级介电芯62D)，该介电芯接触第一竖直半导体沟道60中的相应一个第一竖直半导体沟道的内侧壁；和漏极选择层级隔离结构320，该漏极选择层级隔离结构沿着第一水平方向hd1横向延伸并且在相应二维平坦界面处接触介电芯(诸如第一实施方案至第三实施方案的介电芯62或第五示例性结构的漏极选择层级介电芯62D)的笔直侧壁。
在一个实施方案中，漏极选择层级隔离结构320在二维水平界面处接触介电芯(诸如第一至第三实施方案的介电芯62或第五示例性结构的漏极选择层级介电芯62D)的平坦水平表面，该二维水平界面可在竖直平面内或在相对于竖直方向具有小于5度的锥角的基本上竖直的平面内。
在一个实施方案中，二维平坦界面中的每个二维平坦界面可邻接到二维水平界面中的相应一个二维水平界面，在该二维水平界面处漏极选择层级隔离结构320的底部表面接触介电芯(诸如第一至第三实施方案的介电芯62或第五示例性结构的漏极选择层级介电芯62D)的水平表面。
在一个实施方案中，漏极选择层级隔离结构320可在包括二维水平界面的水平平面内接触第一竖直半导体沟道60的半环形平坦水平表面。
在一个实施方案中，三维存储器器件可包括漏极区63，该漏极区接触介电芯(诸如第一至第三实施方案的介电芯62或第五示例性结构的漏极选择层级介电芯62D)中的相应一个介电芯的平面顶部表面。
在一个实施方案中，三维存储器器件可包括半导体氧化物衬垫312，该半导体氧化物衬垫包含漏极区63和竖直半导体沟道60的材料的氧化物，接触漏极区63中的相应一个漏极区和竖直半导体沟道60中的相应一个竖直半导体沟道的侧壁，并且接触漏极选择层级隔离结构320。
在一个实施方案中，可不存在半导体氧化物衬垫312，并且漏极区63的侧壁以沿着第一水平方向hd1横向延伸的相应界面接触漏极选择层级隔离结构320。
在一个实施方案中，第一竖直半导体沟道60中的每个第一竖直半导体沟道包括：字线层级半导体沟道部分60W，该字线层级半导体沟道部分竖直延伸穿过导电层46的第一子集，该第一子集位于包括漏极选择层级隔离结构320的底部表面的水平平面下方；和漏极选择层级半导体沟道部分60D，该漏极选择层级半导体沟道部分竖直延伸穿过导电层46的第二子集，该第二子集覆盖在包括漏极选择层级隔离结构320的底部表面的水平平面上面。
在一个实施方案中，漏极选择层级半导体沟道部分60D包括底板部分(即，水平延伸部分，该水平延伸部分由漏极选择层级半导体沟道部分60D的外侧壁的底部周边横向界定)，该底板部分接触介电芯中的相应一个介电芯(诸如漏极选择层级介电芯62D)的底部表面。在一个实施方案中，底板部分接触字线层级半导体沟道部分60W的环形顶部表面和由字线层级半导体沟道部分60W横向围绕的附加介电芯(即，字线层级介电芯62W)的顶部表面。
在一个实施方案中，第一存储器膜50中的每个第一存储器膜包括层堆叠，该层堆叠从外部到内部包括电荷存储层54和隧穿介电层56，该隧穿介电层接触第一竖直半导体沟道60中的相应一个第一竖直半导体沟道；并且第一竖直半导体沟道60中的每个第一竖直半导体沟道接触半圆柱形栅极介电层150，该半圆柱形栅极介电层邻接到第一存储器膜50中的相应一个第一存储器膜的上端并且接触漏极选择层级隔离结构320和导电层46(即漏极选择层级导电层446(46))的子集。
在一个实施方案中，三维存储器器件包括延伸穿过交替堆叠(32,46)的第二存储器柱结构258B，其中：第二存储器柱结构258B中的每个第二存储器柱结构包括相应的第二存储器膜50和相应的第二竖直半导体沟道60；并且每个第二竖直半导体沟道60包括具有管状构型并且延伸穿过交替堆叠(32,46)中的每个导电层46的一部分。
在一个实施方案中，第五示例性结构的第一存储器柱结构258A可被布置成第一行，该第一行沿着第一水平方向hd1延伸并且在每个第一行内具有均匀的行内间距(例如，通过定位在第一示例性结构的第一存储器开口填充结构58A的位置处)；第二存储器柱结构258B可被布置成第二行，该第二行沿着第一水平方向hd1延伸并且在每个第二行内具有均匀的行内间距(例如，通过定位在第一示例性结构的第二存储器开口填充结构58B的位置处)；并且第一存储器柱结构258A和第二存储器柱结构258B可被布置为二维周期性阵列，其中选自第一行和第二行的每个相邻行对具有均匀的行间间距。
本公开的存储器柱结构(258A,258B)可按间距形成为二维周期性阵列，并且漏极选择层级隔离结构320可切穿第一存储器柱结构258A的上部部分，以使漏极选择层级隔离结构320占据的区域最小化，同时提供与漏极选择层级导电层446(46)的电隔离。
参考图67A和图67B，示出了根据本公开的第七实施方案的第一方面的第六示例性结构的第一构型。该结构可通过在每个存储器腔体49'中沉积介电材料而从图5E所示的第一示例性结构得出。介电材料可保形地沉积在存储器腔体49'中以形成连续介电材料层，该连续介电材料层在本文称为主介电芯材料层162L。在一个实施方案中，主介电芯材料层162L可包括介电材料，该介电材料可在后续各向异性蚀刻工艺中相对于绝缘帽盖层70的介电材料提供更大的蚀刻速率。例如，绝缘帽盖层70可包括致密未掺杂硅酸盐玻璃材料(例如，来自TEOS源(“dTEOS”)的致密氧化硅)，并且主介电芯材料层162L可包括掺杂硅酸盐玻璃材料，诸如硼硅酸盐玻璃、磷硅酸盐玻璃或硼磷硅酸盐玻璃或者未致密氧化硅或有机硅酸盐玻璃。在一个实施方案中，主介电芯材料层162L可包括介电材料，该介电材料可对于第二半导体沟道层602的半导体材料被选择性地蚀刻。例如，主介电芯材料层162L可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃诸如硼硅酸盐玻璃。可通过保形沉积方法(诸如低压化学气相沉积(LPCVD))或者通过自平面化沉积工艺(诸如旋涂)来沉积主介电芯材料层162L。
参考图68A和图68B，第一图案化掩模层407可形成于覆盖在交替堆叠(32,42)上面的主介电芯材料层162L的水平部分的平面顶部表面上方。第一图案化掩模层407可为通过光刻曝光和显影进行图案化的光致抗蚀剂层。第一图案化掩模层407包括具有沿着第一水平方向hd1横向延伸的笔直边缘的一组第一线形开口。
位于第一图案化掩模层407的笔直边缘下方的存储器开口49的子集在本文称为第一存储器开口。不位于第一图案化掩模层407的笔直边缘下方的存储器开口49的子集在本文称为第二存储器开口。如本文所用，位于第二元件下面的第一元件位于包括第二元件的最底部表面的水平面下面，并且在平面图中具有区域重叠，该平面图为沿着竖直方向的视图。因此，第一存储器开口具有与第一图案化掩模层407的笔直边缘中的相应一个笔直边缘的区域重叠，并且第二存储器开口不具有与第一图案化掩模层407的笔直边缘中的任一个笔直边缘的任何区域重叠。
穿过第一图案化掩模层407的开口的每个笔直边缘覆盖在沿着第一水平方向hd1布置的第一存储器开口的行上面。第一图案化掩模层407中的矩形开口的一对笔直边缘可覆盖在第六示例性结构的一组所有存储器开口49中的相邻第一存储器开口对上面。
参考图69，可执行各向异性蚀刻工艺以使主介电芯材料层162L的未被第一图案化掩模层407掩蔽的部分竖直凹陷。各向异性蚀刻工艺可采用蚀刻化学物质，该蚀刻化学物质对于第二半导体沟道层602的半导体材料选择性地蚀刻硅酸盐玻璃材料。例如，各向异性蚀刻工艺可采用使用了CHF3/O2、C2F6、C3F8和C5F8/CO/O2/Ar的蚀刻化学物质。对于半导体沟道层(601,602)选择性地各向异性蚀刻主介电芯材料层162L的未掩蔽部分，以形成主介电芯材料层162L的凹陷表面。主介电芯材料层162L的凹陷表面在第一存储器开口内在低于牺牲材料层42的上部子集的最底部表面的深度处形成以便随后用漏极选择层级导电层替换，并且在高于牺牲材料层42的下部子集的最顶部表面的深度处形成以便随后用字线层级导电层(即，用作字线的导电层)替换。随后用漏极选择层级导电层替换的牺牲材料层42的总数可在1至6，诸如2至4的范围内，尽管随后可用漏极选择层级导电层替换更多数量的牺牲材料层42。
半圆柱形腔体49C可形成在每个第一存储器开口的上部部分中，该上部部分位于沿着第一水平方向横向延伸的第一图案化掩模层407的相应纵向边缘下方。两行半圆柱形腔体49C可在第一图案化掩模层407中的每个开口的区域内形成。每个半圆柱形腔体49C可具有竖直或基本上竖直的平面侧壁、竖直或基本上竖直的半圆柱形侧壁以及底部表面，该底部表面可为具有半圆形状的水平表面。如本文所用，“半圆”是指通过用直线切割圆或椭圆使得剩余形状的面积在切割前该形状的面积的20％至80％的范围内而形成的任何形状。如本文所用，“半圆柱形”形状是指通过在水平面内竖直平移半圆而获得的形状。
参考图70，可通过各向同性蚀刻工艺移除半导体沟道层(601,602)的物理暴露部分，该各向同性蚀刻工艺对于存储器膜50选择性地蚀刻半导体沟道层(601,602)的半导体材料。例如，可对于隧穿介电层56的材料选择性地各向同性地蚀刻半导体沟道层(601,602)的半导体材料。例如，如果半导体沟道层(601,602)包括硅，则可执行使用了三甲基-2-羟乙基氢氧化铵(“TMY”)的湿法蚀刻工艺或化学干法蚀刻(“CDE”)以对于隧穿介电层56的材料选择性地移除半导体沟道层(601,602)的半导体材料。隧穿介电层56的外表面和绝缘帽盖层70的最顶部表面可物理地暴露在第一图案化掩模层407中的开口的区域内。在蚀刻半导体沟道层(601,602)之前或之后，可例如通过对于存储器膜50、绝缘帽盖层70和主介电芯材料层162L的材料选择性地灰化来移除第一图案化掩模层407。
参考图71A和图71B，介电芯填充材料可沉积在第一存储器开口(即，包括相应半圆柱形腔体的存储器开口49的子集)中的半圆柱形腔体40C中。介电芯填充材料可包括硅酸盐玻璃材料，该硅酸盐玻璃材料可与主介电芯材料层162L的材料相同或不同。例如，可通过凹陷蚀刻工艺从包括主介电芯材料层162L的最顶部表面的水平平面上方移除介电芯填充材料的多余部分。介电芯填充材料的每个剩余部分构成介电芯填充结构262R。
在一个实施方案中，介电芯填充结构262R可包括介电材料，该介电材料可在后续各向异性蚀刻工艺中相对于绝缘帽盖层70的介电材料提供更大的蚀刻速率。例如，绝缘帽盖层70可包括致密未掺杂硅酸盐玻璃材料，并且介电芯填充结构262R可包括掺杂硅酸盐玻璃材料，诸如硼硅酸盐玻璃、磷硅酸盐玻璃或硼磷硅酸盐玻璃、未致密氧化硅或有机硅酸盐玻璃。在一个实施方案中，介电芯填充结构262R可包括水平延伸的板部分，该水平延伸的板部分覆盖在两行第一存储器开口和两行竖直延伸的半圆柱形介电材料部分上面，该两行竖直延伸的半圆柱形介电材料部分从水平延伸的板部分的底部表面竖直向下延伸到第一存储器开口中的相应一个第一存储器开口中。介电芯填充结构262R不覆盖在第二存储器开口中的任一个第二存储器开口上面也不接触任一个第二存储器开口。
参考图72A至图72C，通过执行各向异性蚀刻工艺，可对于半导体沟道层(601,602)和绝缘帽盖层70的材料选择性地移除覆盖在绝缘帽盖层70上面的主介电芯材料层162L和介电芯填充结构262R的水平部分。此外，可继续各向异性蚀刻工艺以移除位于存储器开口49的上部部分中的主介电芯材料层162L和介电芯填充结构262R的部分。在一个实施方案中，主介电芯材料层162L和介电芯填充结构262R可包括具有比绝缘覆盖层70的材料更高蚀刻速率的介电材料。例如，主介电芯材料层162L和介电芯填充结构262R可包括掺杂硅酸盐玻璃或未致密氧化硅，并且绝缘覆盖层70可包括致密未掺杂硅酸盐玻璃。主介电芯材料层162L和介电芯填充结构262R的凹陷表面可位于包括绝缘帽盖层70的底部表面的水平平面与包括绝缘帽盖层70的顶部表面的水平平面之间。
在使主介电芯材料层162L和介电芯填充结构262R凹陷之后，可通过各向异性蚀刻工艺移除覆盖在绝缘帽盖层70的顶部表面上面的第二半导体沟道层602的水平部分。存储器开口49中的主介电芯材料层162L的每个剩余部分构成主介电芯部分162。第一存储器开口中的介电芯填充结构262R的每个剩余部分构成互补介电芯部分262。互补介电芯部分262中的每个互补介电芯部分直接形成在绝缘层32和牺牲材料层42的相应子集的侧壁上。
第一存储器开口中的主介电芯部分162和互补介电芯部分262的每个组合构成第一介电芯62。第二存储器开口中的每个主要介电芯部分162构成第二介电芯162。相应存储器开口中的第一半导体沟道层和第二半导体沟道层(601,602)的每个剩余部分构成竖直半导体沟道60。竖直半导体沟道60包括形成在第一存储器开口49中的相应一个第一存储器开口中的第一半导体沟道60A。每个第一半导体沟道60A包括下部圆柱形部分和上部半圆柱形部分，如图72A所示。竖直半导体沟道60还包括形成在第二存储器开口49B中的相应一个第二存储器开口中的第二半导体沟道60B。每个第二半导体沟道60B包括圆柱形部分，并且不包括任何半圆柱形部分，如图72C所示。
参考图73A至图73C，具有第二导电类型的掺杂的掺杂半导体材料可沉积在覆盖在第一介电芯62或第二介电芯162上面的腔体中。另选地，可沉积未掺杂半导体材料，之后将第二导电类型的掺杂物(例如，磷或砷)离子注入到未掺杂半导体材料中以形成具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型可与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可通过可采用凹陷蚀刻或化学机械平面化的平面化工艺来移除覆盖在包括绝缘帽盖层70的顶部表面的水平平面上面的掺杂半导体材料的多余部分。接触相应竖直半导体沟道60的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的第二导电类型的掺杂物的原子浓度可在5.0×1018/cm3至2.0×1021/cm3的范围内，但也可采用更小和更大的掺杂物浓度。形成在第一存储器开口中的漏极区63直接形成在相应的第一竖直半导体沟道60和存储器膜50中的相应一个存储器膜的侧壁上。形成在第二存储器开口中的漏极区63直接形成在相应第二竖直半导体沟道60的侧壁上。在一个实施方案中，形成在第二存储器开口中的漏极区63不接触任何存储器膜50。
一般来讲，两个第一存储器开口行内的未被第一图案化掩模层407掩蔽的主介电芯材料层162L、半导体沟道层60和存储器膜50的上部部分可被替换结构(262,63)替换。替换结构(262,63)中的每个替换结构包括次介电芯部分262和漏极区63的组合。包括半导体沟道层60、存储器膜50、漏极区63和介电芯的第一存储器开口填充结构和第二存储器开口填充结构58形成在存储器开口49中。第一存储器开口填充结构58A形成在包括第一介电芯62的每个第一存储器开口49A内，该第一介电芯包括主介电芯部分162和次介电芯部分262的组合。形成在每个存储器开口49B内的第二存储器开口填充结构58B包括由主介电芯部分162组成的第二介电芯162。第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括相应的存储器膜50、半导体沟道层(601,602)的相应剩余部分、主介电芯材料层162L的相应剩余部分以及替换结构(262,63)中的相应一个替换结构。
第一存储器开口填充结构58A和第二存储器开口填充结构58B统称为存储器开口填充结构58。一组第一存储器开口填充结构58A可被布置为沿着第一水平方向hd1横向延伸并填充第一存储器开口的两行的相邻行对。第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括第一存储器膜50、具有下部管状半导体沟道部分和上部半管状半导体沟道部分的第一竖直半导体沟道60，以及第一介电芯62。
参考图74A，使用上文相对于图9A至图14B所述的工艺步骤用导电层46替换牺牲材料层42。具体地，形成背侧沟槽79，通过背侧沟槽79移除牺牲材料层42以形成背侧凹陷部43，并且通过背侧沟槽79在背侧凹陷部43中形成导电层46。可在背侧沟槽中形成任选的源极区61、绝缘间隔物74和背侧接触通孔结构76。
接触层级介电层73可作为毯覆式介电材料层(即，在用导电层46替换牺牲材料层42之前或之后作为未图案化的介电材料层)沉积在绝缘帽盖层70上方。接触层级介电层73可包括介电材料诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。接触层级介电层73的厚度可在50nm至500nm的范围内，但是也可采用更小和更大的厚度。
参考图74B和图74C，可以在接触层级介电层73上方形成第二图案化掩模层417。第二图案化掩模层417可为通过光刻曝光和显影进行图案化的光致抗蚀剂层。第二图案化掩模层417包括一组第二线形开口，该组第二线形开口具有沿着第一水平方向hd1横向延伸的笔直边缘。在一个实施方案中，第二线形开口的边缘可相对于第一图案化掩模层407中的第一线形开口的边缘横向向内偏移，使得第二图案化掩模层417中的每个开口的面积小于第一图案化掩模层407中的对应开口，该对应开口在图68A和图68B的处理步骤处形成于相同区中。
第二图案化掩模层417的笔直边缘覆盖在包含沿着第一水平方向hd1布置的第一存储器开口填充结构58A的相应行的第一存储器开口49A上面。包含第二存储器开口填充结构58B的第二存储器开口49B不位于第二图案化掩模层417中的开口的任何边缘下方。因此，第一存储器开口具有与第二图案化掩模层417的笔直边缘中的相应一个笔直边缘的区域重叠，并且第二存储器开口不具有与第二图案化掩模层417的笔直边缘中的任一个笔直边缘的任何区域重叠。第二图案化掩模层417中的矩形开口的一对笔直边缘可覆盖在第六示例性结构的一组所有存储器开口49中的相邻第一存储器开口对49A上面。
参考图75，可执行非选择性各向异性蚀刻工艺以蚀刻接触层级介电层73、绝缘帽盖层70、交替堆叠(32,46)的上部部分、漏极区63和互补介电芯部分262的未掩蔽部分。各向异性蚀刻工艺包括例如：第一蚀刻步骤，该第一蚀刻步骤蚀刻接触层级介电层73的材料；第二蚀刻步骤，该第二蚀刻步骤对于漏极区63的材料选择性地蚀刻绝缘帽盖层70的材料；第三蚀刻步骤，该第三蚀刻步骤对于交替堆叠(32,46)的材料选择性地蚀刻漏极区63的材料；和蚀刻步骤系列，该蚀刻步骤系列以大致相同的平均蚀刻速率蚀刻穿过交替堆叠(32,46)的上部部分和互补介电芯部分262的材料。交替堆叠(32,46)的上部部分包括漏极选择层级导电层(即，漏极选择电极SGD)46D，但不包括字线层级导电层(即，字线)46W。
在一个实施方案中，各向异性蚀刻工艺不蚀刻竖直半导体沟道60的任何部分。位于包括互补介电芯部分262的底部表面的水平平面上方的第一存储器开口49A中的第一存储器开口填充结构58A的竖直半导体沟道60的剩余部分位于被第二图案化掩模层417掩蔽的区域内。因此，通过各向异性蚀刻工艺移除的材料部分不包括竖直半导体沟道60的部分。
根据本公开的第六实施方案的一个方面，在各向异性蚀刻工艺期间防止或减少竖直半导体沟道60的蚀刻具有为形成在第一存储器开口49中的第一半导体沟道60提供均匀形状的优点。如果竖直半导体沟道60存在于位于第二图案化掩模层417中的开口下方的蚀刻区内(即，漏极选择层级沟槽309中)，则在漏极区63的物理暴露部分的蚀刻和交替堆叠(32,46)的上部部分的后续蚀刻期间，可使竖直半导体沟道60附带地竖直凹陷，从而导致未被第二图案化掩模层417覆盖的区域内的竖直半导体沟道60的剩余部分中的高度发生不期望的变化。通过从随后要通过各向异性蚀刻工艺蚀刻的区(即，漏极选择层级沟槽309)移除竖直半导体沟道60的部分，第一存储器开口49A中的每个第一竖直半导体沟道60的几何形状可以是基本上相同且良好控制的。
漏极选择层级沟槽309可形成在第二图案化掩模层417中的每个开口下方。每个漏极选择层级沟槽309可包括沿着第一水平方向hd1横向延伸的一对纵向侧壁。漏极选择层级沟槽309的每对纵向侧壁可具有均匀的宽度和竖直或基本上竖直的侧壁。每个漏极选择层级沟槽309的底部表面可形成在包括最底部漏极选择层级导电层(即，SGD)46D的底部表面的水平平面下方，并且形成在包括最顶部字线层级导电层(即，字线)46的顶部表面的水平平面上方。漏极选择层级导电层46D的侧壁物理地暴露在每个漏极选择层级沟槽309中。随后可例如通过灰化移除第二图案化掩模层417。
一般来讲，可各向异性地蚀刻替换结构(262,63)的未掩蔽部分和交替堆叠(32,46)的上层的未掩蔽部分以形成漏极选择层级沟槽309。每个漏极选择层级沟槽309包括从中移除替换结构(162,63)的材料和交替堆叠(32,46)的材料的体积。在漏极选择层级沟槽309的形成期间蚀刻第一存储器开口填充结构58A中的每个第一存储器开口填充结构的上部段。每个漏极选择层级沟槽309包括沿着第一水平方向hd1横向延伸的一对笔直纵向侧壁。存储器开口中的主介电芯材料层162L的剩余部分可通过次介电芯部分262的相应剩余部分与漏极选择层级沟槽309间隔开。
参考图76A和图76B，可保形地沉积绝缘材料以填充每个漏极选择层级沟槽309而不填充背侧沟槽79，之后进行平面化(例如，CMP)或回蚀。填充漏极选择层级沟槽309的绝缘材料的每个剩余部分构成漏极选择层级隔离结构320。
参考图77A至图77D，可穿过接触层级介电层73、漏极选择层级隔离结构320和后向阶梯式介电材料部分65形成各种接触通孔结构(88,86)。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构(未示出)可以穿过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。漏极接触通孔结构88的子集可直接接触漏极选择层级隔离结构320中的相应一个漏极选择层级隔离结构。每个漏极接触通孔结构88可接触漏极区63中的下面的漏极区的顶部表面。
在根据本公开的第七实施方案的第二方面的第六示例性结构的另选的第二构型中，上文相对于图67A至图76B所述的步骤以不同顺序执行。在执行图67A和图67B所示的步骤之后，使用上文相对于图5H或图72A至图73所述的步骤形成漏极区63。然后，使用上文相对于图9A至图13或图74A所述的步骤，用导电层46替换牺牲材料层42。然后，在该结构上方形成第一图案化掩模层407，如上文结合图68A至图68B所述。第一图案化掩模层407还填充开口背侧沟槽79。
然后，使用第一图案化掩模层407执行上文相对于图69和图70所述的蚀刻步骤，以移除第一存储器开口填充结构58A中的漏极区63和半导体沟道60的暴露部分两者，而不蚀刻第二存储器开口填充结构58B中的漏极区63和半导体沟道60。然后在所得的开口中形成介电芯填充结构262R，如上文相对于图71A至图71B所述。
然后，使用第二图案化掩模层417执行上文相对于图74B、图74C和图75所述的步骤以形成漏极选择层级沟槽309。然后，在漏极选择层级沟槽309中形成漏极选择层级隔离结构320，如上文相对于图76A和图76B所述。然后，形成各种接触通孔结构(88,86)，如上文相对于图77A至图77D所述。
在第七实施方案的第二方面，漏极区63和半导体沟道60同时蚀刻，而不是如第七实施方案的第一方面中所述单独蚀刻。此外，第一和第二图案化掩模层(407,417)不一定彼此偏移，使得图77C和图77D所示的偏移可被省略，并且漏极区63的边缘可与第一存储器开口填充结构58A中的下面的半导体沟道60的边缘对准。然而，在第七实施方案的第二方面中，在形成漏极选择层级沟槽309之前，半导体沟道60仍然凹陷并且覆盖有介电盖，如第七实施方案的第一方面中那样，以减少或避免过度蚀刻第一存储器开口填充结构58A中的半导体沟道60。
参考所有附图并且根据本公开的各种实施方案，一种三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该交替堆叠定位在衬底(9,10)上方；第一存储器开口填充结构58A，该第一存储器开口填充结构延伸穿过交替堆叠(32,46)，其中第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括相应的第一漏极区63、相应的第一存储器膜50、接触相应的第一存储器膜50的内侧壁的相应的第一竖直半导体沟道60以及相应的第一介电芯62；和漏极选择层级隔离结构320，该漏极选择层级隔离结构具有沿着第一水平方向hd1延伸并且接触第一存储器开口填充结构58A的笔直侧壁的一对笔直纵向侧壁。每个第一竖直半导体沟道60包括管状区段60T和半管状区段60S，该管状区段位于包括漏极选择层级隔离结构320的底部表面的水平平面下方，该半管状区段覆盖在管状区段60T上面，如图77A所示。
在一个实施方案中，该器件还包括第二存储器开口填充结构58B，该第二存储器开口填充结构延伸穿过交替堆叠(32,46)，其中第二存储器开口填充结构58B中的每个第二存储器开口填充结构包括相应的第二漏极区63、相应的第二存储器膜50、接触相应的第二存储器膜50的内侧壁的相应的第二竖直半导体沟道60以及相应的第二介电芯162。
在一个实施方案中，相应的第一介电芯62在其下部部分处具有圆形或椭圆形水平横截面形状并且在其上部部分处具有半圆形或半椭圆形水平横截面形状，而相应的第二介电芯162在其最顶部表面和其最底部表面之间的任何高度处具有圆形或椭圆形水平横截面形状。
在一个实施方案中，漏极选择层级隔离结构320沿着第一水平方向hd1横向延伸并且在欧几里得二维平面内接触第一介电芯62的子集的笔直侧壁。如本文所用，“欧几里得二维平面”是指位于平坦表面内的二维平面。
在一个实施方案中，漏极选择层级隔离结构320接触交替堆叠(32,46)的导电层46的至少两个导电层46的侧壁。在一个实施方案中，背侧阻挡介电层44可位于交替堆叠(32,46)内的绝缘层32和导电层46之的每个竖直相邻对之间，并且背侧阻挡介电层44的半管状部分的一对侧壁接触漏极选择层级隔离结构320，如图77D所示。
在一个实施方案中，漏极选择层级隔离结构320接触两个漏极区63行的侧壁，该两个漏极区行接触第一竖直半导体沟道60中的相应一个第一竖直半导体沟道的顶端。在一个实施方案中，漏极选择层级隔离结构320不直接接触第一竖直半导体沟道60中的任一个第一竖直半导体沟道，如图77C和77D所示(即，第一半导体沟道60的半管状部分60S从漏极选择层级隔离结构320偏移)。
在一个实施方案中，第一竖直半导体沟道60中的每个第一竖直半导体沟道的管状区段60T包括字线层级半导体沟道部分，该字线层级半导体沟道部分竖直延伸穿过导电层46的第一子集，该第一子集位于包括漏极选择层级隔离结构320的底部表面的水平平面下方，如图77A所示。第一竖直半导体沟道60中的每个第一竖直半导体沟道的半管状区段60S包括漏极选择层级半导体沟道部分，该漏极选择层级半导体沟道部分竖直延伸穿过导电层46的第二子集，该第二子集覆盖在包括漏极选择层级隔离结构320的底部表面的水平平面上面。
在一个实施方案中，字线层级半导体沟道部分具有管状水平横截面形状；并且漏极选择层级半导体沟道部分具有半管状水平横截面形状，并且具有与字线层级半导体沟道部分相同的厚度。在一个实施方案中，半管状半导体沟道部分中的每个半管状半导体沟道部分通过第一介电芯62中的相应一个第一介电芯与漏极选择层级隔离结构320横向间隔开。
在一个实施方案中，第一介电芯62的子集内的每个第一介电芯62的上部部分包括：外部上部介电芯部分(即，主介电芯部分162的上部部分)，该外部上部介电芯部分具有圆或椭圆的段的水平横截面形状并且具有与第一介电芯的下部部分相同的材料组成，并且接触第一竖直半导体沟道60中的相应一个第一竖直半导体沟道；以及内部上部介电芯部分(即，第二介电芯部分262)，该内部上部介电芯部分具有接触漏极选择层级隔离结构320的第一笔直侧壁和接触外部上部介电芯部分的第二笔直侧壁。
在一个实施方案中，第一存储器膜50中的每个第一存储器膜包括层堆叠，该层堆叠从外部到内部包括第一电荷存储层54和第一隧穿介电层56，该第一隧穿介电层接触第一竖直半导体沟道60中的相应一个第一竖直半导体沟道；并且第二存储器膜50中的每个第二存储器膜包括层堆叠，该层堆叠从外部到内部包括第二电荷存储层54和第二隧穿介电层56，该第二隧穿介电层接触第二竖直半导体沟道60中的相应一个第二竖直半导体沟道。
在一个实施方案中，第二竖直半导体沟道60中的每个第二竖直半导体沟道在包括导电层46中的最顶部导电层的顶部表面的水平平面与包括第一介电芯62的底部表面的水平平面之间具有管状水平横截面形状。
在一个实施方案中，第一存储器开口填充结构58A被布置成第一行，该第一行沿着第一水平方向hd1延伸并且在沿第一水平方向hd1的每个第一行内具有均匀的行内间距；第二存储器开口填充结构58B被布置成第二行，该第二行沿着第一水平方向hd1延伸并且在每个第二行内具有均匀的行内间距；并且第一存储器开口填充结构58A和第二存储器开口填充结构58B被布置为二维周期性阵列，其中选自第一行和第二行的每个相邻行对具有均匀的行间间距。
参考所有附图并根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘体层32和导电层46的交替堆叠，该交替堆叠定位在衬底(9,10)上方；第一存储器开口填充结构58A，该第一存储器开口填充结构延伸穿过交替堆叠(32,46)，其中该第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括相应的第一存储器膜50、接触该相应的第一存储器膜50的内侧壁的相应的第一竖直半导体沟道60以及相应的第一介电芯62，该第一介电芯在其下部部分处具有圆形或椭圆形水平横截面形状，并且在其上部部分处具有半圆形或半椭圆形水平横截面形状；和第二存储器开口填充结构58B，该第二存储器开口填充结构延伸穿过交替堆叠(32,46)，其中第二存储器开口填充结构58B中的每个第二存储器开口填充结构包括相应的第二存储器膜50、接触相应的第二存储器膜50的内侧壁的相应的第二竖直半导体沟道60以及相应的第二介电芯162，该第二介电芯在其最顶部表面与其最底部表面之间的任何高度处具有圆形或椭圆形水平横截面形状。
在一个实施方案中，可从随后要形成漏极选择层级隔离结构420的区移除竖直半导体沟道60的部分。通过在沟槽309的形成期间避免竖直半导体沟道60的各向异性过蚀刻，可针对每个第一存储器开口填充结构58A均匀地控制竖直半导体沟道60的几何形状，从而为形成在第一存储器开口填充结构58A中的竖直半导体沟道60提供均匀的器件特性。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确地说明，否则词语“包含”或“包括”设想其中词语“基本上由……组成”或词语“由……组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。
Claims (82)
1.权利要求A
一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底上方；
第一存储器堆叠结构，所述第一存储器堆叠结构延伸穿过所述交替堆叠，其中所述第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一存储器膜和相应的第一竖直半导体沟道；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构具有沿着第一水平方向延伸并且接触所述第一存储器堆叠结构的笔直侧壁的一对笔直纵向侧壁，
其中每个第一竖直半导体沟道包括管状区段和半管状区段，所述管状区段位于包括所述漏极选择层级隔离结构的底部表面的水平平面下方，所述半管状区段覆盖在所述管状区段上面并且接触所述漏极选择层级隔离结构。
2.根据权利要求1所述的三维存储器器件，其中所述第一竖直半导体沟道中的每个第一竖直半导体沟道包括：
管状竖直半导体沟道段，所述管状竖直半导体沟道段延伸穿过所述交替堆叠的位于所述水平平面下方的第一多个导电层；和
半管状竖直半导体沟道段，所述半管状竖直半导体沟道段覆盖在所述管状竖直半导体沟道段上面并且接触所述漏极选择层级隔离结构的所述笔直纵向侧壁对中的相应一个笔直纵向侧壁。
3.根据权利要求2所述的三维存储器器件，所述三维存储器器件还包括定位在所述第一存储器堆叠结构中的相应一个第一存储器堆叠结构内的第一介电芯，其中所述第一介电芯中的每个第一介电芯包括：
圆柱形芯部分，所述圆柱形芯部分延伸穿过所述交替堆叠的位于所述水平平面下方的所述第一多个导电层；和
半圆柱形部分，所述半圆柱形部分覆盖在所述管状竖直半导体沟道段上面并且接触所述漏极选择层级隔离结构的所述笔直纵向侧壁对中的相应一个笔直纵向侧壁。
4.根据权利要求2所述的三维存储器器件，其中：
所述第一竖直半导体沟道具有第一导电类型的掺杂；并且
具有第二导电类型的掺杂的第一漏极区定位在第一竖直半导体沟道中的每个第一竖直半导体沟道的上端处。
5.根据权利要求4所述的三维存储器器件，其中所述第一漏极区中的每个第一漏极区具有笔直侧壁，所述笔直侧壁接触所述漏极选择层级隔离结构的所述笔直纵向侧壁对中的相应一个笔直纵向侧壁。
6.根据权利要求1所述的三维存储器器件，其中所述漏极选择层级隔离结构竖直延伸穿过多个导电层，所述多个导电层包括所述交替堆叠内的所述导电层中的最顶部导电层。
7.根据权利要求1所述的三维存储器器件，其中：
所述漏极选择层级隔离结构竖直延伸穿过所述交替堆叠内的所述导电层中的最顶部导电层；
所述导电层中的所述最顶部导电层包括漏极选择层级金属衬垫和嵌入所述漏极选择层级金属衬垫内的漏极选择层级金属填充部分；并且
介电层接触所述漏极选择层级金属衬垫和所述漏极选择层级金属填充部分的顶部表面。
8.根据权利要求1所述的三维存储器器件，其中：
所述衬底包括半导体材料层；
所述半导体材料层和所述第一竖直半导体沟道具有第一导电类型的掺杂；
基座沟道部分设置在所述第一竖直半导体沟道的底端与所述半导体材料层之间；并且
具有第二导电类型的掺杂的源极区嵌入在所述半导体材料层内，并且与所述第一存储器堆叠结构和所述基座沟道部分横向间隔开。
9.根据权利要求1所述的三维存储器器件，其中：
所述第一竖直半导体沟道具有第一导电类型的掺杂；
具有与所述第一导电类型相反的第二导电类型的掺杂的源极接触层定位在所述衬底上方；并且
所述源极接触层接触所述第一竖直半导体沟道中的每个第一竖直半导体沟道的底端。
10.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括延伸穿过所述交替堆叠的第二存储器堆叠结构，
其中：
所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括相应的第二存储器膜和相应的第二竖直半导体沟道；并且
每个第二竖直半导体沟道包括具有管状构型并且延伸穿过所述交替堆叠中的每个导电层的部分。
11.根据权利要求10所述的三维存储器器件，其中：
所述第一存储器堆叠结构被布置成第一行，所述第一行沿着第一水平方向延伸并且在每个第一行内具有均匀的行内间距；
所述第二存储器堆叠结构被布置成第二行，所述第二行沿着所述第一水平方向延伸并且在每个第二行内具有所述均匀的行内间距；并且
所述第一存储器堆叠结构和所述第二存储器堆叠结构被布置为二维周期性阵列，其中所述第一行和所述第二行中的每个相邻行对具有均匀的行间间距。
12.根据权利要求11所述的三维存储器器件，所述三维存储器器件还包括竖直延伸穿过所述交替堆叠并沿着所述第一水平方向横向延伸的一对背侧沟槽，其中所述二维周期性阵列和所述漏极选择层级隔离结构定位在所述背侧沟槽对之间。
13.根据权利要求10所述的三维存储器器件，所述三维存储器器件还包括：
第一漏极区，所述第一漏极区接触所述第一竖直半导体沟道中的相应一个第一竖直半导体沟道的上端并且具有半圆柱形状；
第二漏极区，所述第二漏极区接触所述第二竖直半导体沟道中的相应一个第二竖直半导体沟道的上端并且具有圆柱形状；
第一漏极接触通孔结构，所述第一漏极接触通孔结构具有接触所述第一漏极区的最顶部表面的最底部表面；和
第二漏极接触通孔结构，所述第二漏极接触通孔结构接触所述第二漏极区中的相应一个第二漏极区的顶部表面和侧壁。
14.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
形成延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的存储器膜和相应的竖直半导体沟道，所述竖直半导体沟道包含第一导电类型的掺杂物，其中所述存储器堆叠结构包括被布置成沿着第一水平方向延伸的两行的第一存储器堆叠结构；
通过蚀刻穿过所述交替堆叠的上部部分和所述第一存储器堆叠结构中的每个第一存储器堆叠结构的第一区域来形成漏极选择层级沟槽，其中所述漏极选择层级沟槽包括沿着所述第一水平方向延伸的一对笔直纵向侧壁；以及
在所述漏极选择层级沟槽中形成漏极选择层级隔离结构，其中所述第一存储器堆叠结构内的每个竖直半导体沟道包括：
管状区段，所述管状区段位于包括所述漏极选择层级隔离结构的底部表面的水平平面下方；和
半管状区段，所述半管状区段覆盖在所述管状区段上面并接触所述漏极选择层级隔离结构。
15.根据权利要求14所述的方法，所述方法还包括：
在所述交替堆叠和所述存储器堆叠结构上方形成包括细长开口的图案化蚀刻掩模层，其中所述第一存储器堆叠结构中的每个第一存储器堆叠结构的所述第一区域定位在所述细长开口的区域内，并且所述第一存储器堆叠结构中的每个第一存储器堆叠结构的第二区域被所述图案化蚀刻掩模层覆盖；以及
执行各向异性蚀刻工艺，所述各向异性蚀刻工艺蚀刻所述交替堆叠的所述上部部分以及所述第一存储器堆叠结构的竖直半导体沟道的未被所述图案化蚀刻掩模层掩蔽的至少部分。
16.根据权利要求15所述的方法，其中所述各向异性蚀刻工艺蚀刻所述第一存储器堆叠结构的存储器膜的位于所述图案化蚀刻掩模层中的所述细长开口下方的部分。
17.根据权利要求15所述的方法，所述方法还包括通过在执行所述各向异性蚀刻工艺之后执行各向同性蚀刻工艺来移除所述第一存储器堆叠结构的存储器膜的位于所述细长开口下方的部分。
18.根据权利要求14所述的方法，所述方法还包括：
在所述竖直半导体沟道中的每个竖直半导体沟道的上端上形成具有与所述第一导电类型相反的第二导电类型的掺杂的漏极区，其中所述漏极区包括接触所述第一存储器堆叠结构中的相应一个第一存储器堆叠结构的第一漏极区；以及
在所述漏极选择层级沟槽的形成期间移除每个第一漏极区的一部分，其中所述漏极选择层级沟槽的所述笔直纵向侧壁对包括所述第一漏极区的剩余部分的笔直侧壁段。
19.根据权利要求14所述的方法，其中：
所述存储器堆叠结构包括第二存储器堆叠结构，所述第二存储器堆叠结构在所述漏极选择层级沟槽的形成期间用图案化蚀刻掩模层掩蔽，使得所述第二存储器堆叠结构的侧壁在所述漏极选择层级沟槽的形成期间不被蚀刻；并且
所述第二存储器堆叠结构的每个竖直半导体沟道包括具有管状构型并且延伸穿过所述交替堆叠中的每个导电层的部分。
20.根据权利要求19所述的方法，其中：
所述两行内的所述第一存储器堆叠结构具有均匀的行内间距；
所述第二存储器堆叠结构被布置成沿着所述第一水平方向以所述均匀的行内间距延伸的行；并且
所述第一存储器堆叠结构和所述第二存储器堆叠结构被布置为二维周期性阵列，其中存储器堆叠结构的每个相邻行对具有均匀的行间间距。
权利要求书B
21.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底上方；和
第一存储器堆叠结构，所述第一存储器堆叠结构延伸穿过所述交替堆叠，其中所述第一存储器堆叠结构中的每个第一存储器堆叠结构包括相应的第一存储器膜和相应的第一竖直半导体沟道，
其中每个第一竖直半导体沟道包括管状区段、第一半管状区段和第二半管状区段，所述管状区段包含第一原子浓度的第一导电类型的掺杂物，所述第一半管状区段覆盖在所述管状区段上面并且包含所述第一原子浓度的所述第一导电类型的掺杂物，所述第二半管状区段覆盖在所述管状区段上面并横向邻接到所述第一半管状区段并且包含第二原子浓度的所述第一导电类型的掺杂物，所述第二原子浓度大于所述第一原子浓度。
22.根据权利要求21所述的三维存储器器件，所述三维存储器器件还包括漏极选择层级隔离结构，所述漏极选择层级隔离结构竖直延伸穿过所述交替堆叠的上部区并且沿着第一水平方向横向延伸，其中所述第一存储器堆叠结构中的每个第一存储器堆叠结构接触所述漏极选择层级隔离结构中的相应一个漏极选择层级隔离结构。
23.根据权利要求22所述的三维存储器器件，其中每个第一竖直半导体沟道的所述管状区段位于包括所述漏极选择层级隔离结构的底部表面的水平平面下方。
24.根据权利要求22所述的三维存储器器件，其中：
所述漏极选择层级隔离结构中的每个漏极选择层级隔离结构包括一对横向起伏的侧壁；并且
所述横向起伏的侧壁中的每个侧壁包括彼此邻接的笔直侧壁段和凹形侧壁段的交替序列。
25.根据权利要求23所述的三维存储器器件，其中所述凹形侧壁段中的每个凹形侧壁段接触所述第一存储器膜中的相应一个第一存储器膜的外表面。
26.根据权利要求22所述的三维存储器器件，其中所述第二半管状区段中的每个第二半管状区段与所述漏极选择层级隔离结构中的最近侧漏极选择层级隔离结构横向间隔开与所述第一存储器膜中的一个第一存储器膜的横向厚度相同的均匀横向间距。
27.根据权利要求21所述的三维存储器器件，所述三维存储器器件还包括延伸穿过所述交替堆叠的第二存储器堆叠结构，
其中所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括相应的第二存储器膜和相应的第二竖直半导体沟道；并且
其中每个第二竖直半导体沟道包括具有管状构型、延伸穿过所述交替堆叠中的每个导电层并且包含在其整个体积中所述第一原子浓度的所述第一导电类型的掺杂物的部分。
28.根据权利要求27所述的三维存储器器件，其中：
所述第一存储器堆叠结构被布置成第一行，所述第一行沿着所述第一水平方向延伸并且在每个第一行内具有均匀的行内间距；
所述第二存储器堆叠结构被布置成第二行，所述第二行沿着所述第一水平方向延伸并且在每个第二行内具有所述均匀的行内间距；并且
所述第一存储器堆叠结构和所述第二存储器堆叠结构被布置为二维周期性阵列，其中所述第一行和所述第二行中的每个相邻行对具有均匀的行间间距。
29.根据权利要求28所述的三维存储器器件，所述三维存储器器件还包括竖直延伸穿过所述交替堆叠并沿着所述第一水平方向横向延伸的一对背侧沟槽，其中所述二维周期性阵列和所述漏极选择层级隔离结构定位在所述背侧沟槽对之间。
30.根据权利要求21所述的三维存储器器件，其中：
所述第一半管状区段中的每个第一半管状区段具有第一块弧的水平横截面形状，所述第一块弧不随沿着竖直方向的平移而变化；并且
所述第二半管状区段中的每个第二半管状区段具有第二块弧的水平横截面形状，该第二块弧不随沿着所述竖直方向的平移而变化。
31.根据权利要求21所述的三维存储器器件，所述三维存储器器件还包括第一漏极区，所述第一漏极区接触所述第一半管状区段中的相应一个第一半管状区段的上端，接触所述第二半管状区段中的相应一个第二半管状区段的上端，并且具有与所述第一导电类型相反的第二导电类型的掺杂。
32.根据权利要求31所述的三维存储器器件，其中所述第一漏极区中的每个第一漏极区包括：
第一漏极段，所述第一漏极段基本上由半导体材料和所述第二导电类型的掺杂物组成，并且接触所述第一半管状区段中的所述相应一个第一半管状区段的所述上端；和
第二漏极段，所述第二漏极段基本上由所述半导体材料、所述第二导电类型的掺杂物和所述第一导电类型的掺杂物组成，并且接触所述第二半管状区段中的所述相应一个第二半管状区段的所述上端。
33.根据权利要求21所述的三维存储器器件，其中所述第二原子浓度在所述第一原子浓度的5倍至所述第一原子浓度的1.0x105倍的范围内。
34.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
形成延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的存储器膜和相应的竖直半导体沟道，所述竖直半导体沟道包含第一原子浓度的第一导电类型的掺杂物，其中所述存储器堆叠结构包括被布置成沿着第一水平方向延伸的两行的第一存储器堆叠结构；
通过形成延伸穿过所述交替堆叠的上部部分并且在所述第一存储器堆叠结构的所述两行之间横向延伸的漏极选择层级沟槽来部分地物理地暴露所述第一存储器堆叠结构的所述两行的侧壁的上部部分；以及
将所述第一导电类型的掺杂物注入所述第一存储器堆叠结构内的竖直半导体沟道的在所述漏极选择层级沟槽近侧的段中，其中所述第一存储器堆叠结构内的每个竖直半导体沟道包括管状区段、第一半管状区段和第二半管状区段，所述管状区段包含所述第一原子浓度的所述第一导电类型的掺杂物，所述第一半管状区段覆盖在所述管状区段上面并且包含所述第一原子浓度的所述第一导电类型的掺杂物，所述第二半管状区段覆盖在所述管状区段上面并且横向邻接到所述第一半管状区段，并且包含第二原子浓度的所述第一导电类型的掺杂物，所述第二原子浓度大于所述第一原子浓度。
35.根据权利要求34所述的方法，其中：
所述漏极选择层级沟槽包括一对横向起伏的侧壁；并且
所述横向起伏的侧壁中的每个侧壁包括彼此邻接的笔直侧壁段和凹形侧壁段的交替序列。
36.根据权利要求35所述的方法，所述方法还包括在所述第一存储器堆叠结构的存储器膜的侧壁上在所述漏极选择层级沟槽中形成漏极选择层级隔离结构。
37.根据权利要求34所述的方法，所述方法还包括在所述竖直半导体沟道中的每个竖直半导体沟道的上端上形成具有与所述第一导电类型相反的第二导电类型的掺杂的漏极区，其中：
在将所述第一导电类型的所述掺杂物注入所述竖直半导体沟道的所述段中期间，将所述第一导电类型的掺杂物注入所述第一漏极区中的每个第一漏极区的段中；并且
所述第一漏极区中的每个第一漏极区包括：
第一漏极段，所述第一漏极段基本上由半导体材料和所述第二导电类型的掺杂物组成，并且接触所述第一半管状区段中的所述相应一个第一半管状区段的所述上端；和
第二漏极段，所述第二漏极段基本上由所述半导体材料、所述第二导电类型的掺杂物和所述第一导电类型的掺杂物组成，并且接触所述第二半管状区段中的所述相应一个第二半管状区段的所述上端。
38.根据权利要求34所述的方法，其中：
所述存储器堆叠结构包括第二存储器堆叠结构，所述第二存储器堆叠结构在所述漏极选择层级沟槽的形成期间用图案化蚀刻掩模层掩蔽，使得所述第二存储器堆叠结构的侧壁在所述漏极选择层级沟槽的形成之后不被物理地暴露；并且
所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括相应的第二竖直半导体沟道，所述相应的第二竖直半导体沟道具有管状构型、延伸穿过所述交替堆叠中的每个导电层并且包含在其整个体积中所述第一原子浓度的所述第一导电类型的掺杂物。
39.根据权利要求38所述的方法，其中：
所述两行内的所述第一存储器堆叠结构具有均匀的行内间距；
所述第二存储器堆叠结构被布置成沿着所述第一水平方向以所述均匀的行内间距延伸的行；并且
所述第一存储器堆叠结构和所述第二存储器堆叠结构被布置为二维周期性阵列，其中存储器堆叠结构的每个相邻行对具有均匀的行间间距。
40.根据权利要求34所述的方法，所述方法还包括穿过所述交替堆叠形成一对背侧沟槽，其中：
所述背侧沟槽对沿着所述第一水平方向横向延伸；并且
所述二维周期性阵列和所述漏极选择层级沟槽设置在所述背侧沟槽对之间。
41.根据权利要求34所述的方法，其中在形成所述漏极选择层级沟槽之前或之后，用所述导电层替换所述间隔物材料层。
42.根据权利要求34所述的方法，所述方法还包括将所述第一导电类型的掺杂物与碳一起共注入，其中所述第一导电类型的所述掺杂物包含硼。
权利要求书CIP
43.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底上方；
第一存储器柱结构，所述第一存储器柱结构延伸穿过所述交替堆叠，其中所述第一存储器柱结构中的每个第一存储器柱结构包括相应的第一存储器膜和相应的第一竖直半导体沟道，
介电芯，所述介电芯接触所述第一竖直半导体沟道中的相应一个第一竖直半导体沟道的内侧壁；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构沿着第一水平方向横向延伸并且在相应二维平坦界面处接触所述介电芯的笔直侧壁。
44.根据权利要求43所述的三维存储器器件，其中所述漏极选择层级隔离结构在二维水平界面处接触所述介电芯的平坦水平表面。
45.根据权利要求44所述的三维存储器器件，其中所述二维平坦界面中的每个二维平坦界面邻接到所述二维水平界面中的相应一个二维水平界面。
46.根据权利要求44所述的三维存储器器件，其中所述漏极选择层级隔离结构在包括所述二维水平界面的水平平面内接触所述第一竖直半导体沟道的半环形平坦水平表面。
47.根据权利要求44所述的三维存储器器件，所述三维存储器器件还包括漏极区，所述漏极区接触所述介电芯中的相应一个介电芯的平面顶部表面。
48.根据权利要求47所述的三维存储器器件，所述三维存储器器件还包括半导体氧化物衬垫，所述半导体氧化物衬垫包括所述漏极区的材料的氧化物，接触所述漏极区中的相应一个漏极区的侧壁，并且接触所述漏极选择层级隔离结构。
49.根据权利要求47所述的三维存储器器件，其中所述漏极区的侧壁以沿着所述第一水平方向横向延伸的相应界面接触所述漏极选择层级隔离结构。
50.根据权利要求44所述的三维存储器器件，其中所述第一竖直半导体沟道中的每个第一竖直半导体沟道包括：
字线层级半导体沟道部分，所述字线层级半导体沟道部分竖直延伸穿过所述导电层的第一子集，所述第一子集位于包括所述漏极选择层级隔离结构的底部表面的水平平面下方；和
漏极选择层级半导体沟道部分，所述漏极选择层级半导体沟道部分竖直延伸穿过所述导电层的第二子集，所述第二子集覆盖在包括所述漏极选择层级隔离结构的所述底部表面的所述水平平面上面。
51.根据权利要求50所述的三维存储器器件，其中所述漏极选择层级半导体沟道部分包括底板部分，所述底板部分接触所述介电芯中的相应一个介电芯的底部表面。
52.根据权利要求51所述的三维存储器器件，其中所述底板部分接触所述字线层级半导体沟道部分的环形顶部表面和由所述字线层级半导体沟道部分横向围绕的附加介电芯的顶部表面。
53.根据权利要求43所述的三维存储器器件，其中：
所述第一存储器膜中的每个第一存储器膜包括层堆叠，所述层堆叠从外部到内部包括电荷存储层和隧穿介电层，所述隧穿介电层接触所述第一竖直半导体沟道中的相应一个第一竖直半导体沟道；并且
所述第一竖直半导体沟道中的每个第一竖直半导体沟道接触半圆柱形栅极介电层，所述半圆柱形栅极介电层邻接到所述第一存储器膜中的相应一个第一存储器膜的上端并且接触所述漏极选择层级隔离结构和所述导电层的子集。
54.根据权利要求43所述的三维存储器器件，所述三维存储器器件还包括延伸穿过所述交替堆叠的第二存储器柱结构，
其中：
所述第二存储器柱结构中的每个第二存储器柱结构包括相应的第二存储器膜和相应的第二竖直半导体沟道；并且
每个第二竖直半导体沟道包括具有管状构型并且延伸穿过所述交替堆叠中的每个导电层的部分。
55.根据权利要求54所述的三维存储器器件，其中：
所述第一存储器柱结构被布置成第一行，所述第一行沿着第一水平方向延伸并且在每个第一行内具有均匀的行内间距；
所述第二存储器柱结构被布置成第二行，所述第二行沿着所述第一水平方向延伸并且在每个第二行内具有所述均匀的行内间距；并且
所述第一存储柱结构和所述第二存储器柱结构被布置为二维周期性阵列，其中选自所述第一行和所述第二行的每个相邻行对具有均匀的行间间距。
56.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠；
形成延伸穿过所述交替堆叠的存储器柱结构，其中所述存储器柱结构中的每个存储器柱结构包括相应的存储器膜和相应的竖直半导体沟道，其中所述存储器柱结构包括被布置成沿着第一水平方向延伸的两行的第一存储器柱结构；
通过蚀刻穿过所述交替堆叠的上部部分和所述第一存储器柱结构中的每个第一存储器柱结构的第一区域来形成漏极选择层级沟槽，其中所述漏极选择层级沟槽包括沿着所述第一水平方向延伸的一对笔直纵向侧壁；
用导电层替换所述牺牲材料层；以及在形成所述导电层之后，在所述漏极选择层级沟槽的体积中形成漏极选择层级隔离结构。
57.根据权利要求56所述的方法，所述方法还包括：
在用所述导电层替换所述牺牲材料层之前形成牺牲漏极选择层级沟槽填充结构；以及
通过在形成所述导电层之后从所述漏极选择层级沟槽移除导电材料，在所述漏极选择层级沟槽的体积内形成空隙，其中所述漏极选择层级隔离结构随后填充所述空隙。
58.根据权利要求57所述的方法，所述方法还包括：
同时移除所述牺牲材料层和所述牺牲漏极选择层级沟槽填充结构的材料，其中背侧凹陷部形成在形成所述牺牲材料层的体积中，并且其中所述空隙形成在所述漏极选择层级沟槽的所述体积中；
在所述背侧凹陷部中和通过移除所述牺牲漏极选择层级沟槽填充结构形成的所述空隙中保形沉积导电材料；以及
移除所述漏极选择层级沟槽的所述体积内的所述导电材料的部分，其中所述背侧凹陷部中的所述导电材料的剩余部分构成所述导电层。
59.根据权利要求58所述的方法，所述方法还包括在形成所述空隙之后使用各向同性蚀刻工艺使物理地暴露于所述漏极选择层级沟槽的所述体积的所述导电层的子集横向凹陷，其中所述漏极选择层级隔离结构形成在所述导电层的所述子集的凹陷侧壁上。
60.根据权利要求57所述的方法，其中：
在形成所述漏极选择层级沟槽之后，物理地暴露所述漏极选择层级半导体沟道部分的平坦侧壁和所述漏极选择层级半导体沟道部分的半环形平坦水平表面；并且
所述方法还包括通过氧化位于所述漏极选择层级半导体沟道部分的所述平坦侧壁和所述半环形平坦水平表面下方的所述漏极选择层级半导体沟道部分的半导体材料的表面部分来形成半导体氧化物衬垫，其中所述牺牲漏极选择层级沟槽填充结构形成在所述半导体氧化物部分上。
61.根据权利要求56所述的方法，其中形成所述存储器柱结构包括：
穿过所述交替堆叠形成存储器开口；
在所述存储器开口中的每个存储器开口的下部部分内形成字线层级开口填充结构，所述字线层级开口填充结构包括存储器膜、字线层级半导体沟道部分和字线层级介电芯；以及
在所述存储器开口中的每个存储器开口的上部部分内形成漏极选择层级开口填充结构，所述漏极选择层级开口填充结构包括栅极电介质、漏极选择层级半导体沟道部分和漏极选择层级介电芯，其中字线层级开口填充结构和漏极选择层级开口填充结构的每个竖直堆叠构成存储器柱结构。
62.根据权利要求61所述的方法，其中：
所述漏极选择层级半导体沟道部分中的每个漏极选择层级半导体沟道部分包括底板部分，所述底板部分接触所述字线层级半导体沟道部分中的相应一个字线层级半导体沟道部分的环形顶部表面和所述字线层级介电芯中的相应一个字线层级介电芯的顶部表面；并且
所述漏极选择层级介电芯中的一个漏极选择层级介电芯直接形成在所述底板部分的顶部表面上。
权利要求书CIP2
63.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述交替堆叠定位在衬底上方；
第一存储器开口填充结构，所述第一存储器开口填充结构延伸穿过所述交替堆叠，其中所述第一存储器开口填充结构中的每个第一存储器开口填充结构包括相应的第一漏极区、相应的第一存储器膜、接触所述相应的第一存储器膜的内侧壁的相应的第一竖直半导体沟道以及相应的第一介电芯；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构具有沿着第一水平方向延伸并且接触所述第一存储器开口填充结构的笔直侧壁的一对笔直纵向侧壁，
其中每个第一竖直半导体沟道包括管状区段和半管状区段，所述管状区段位于包括所述漏极选择层级隔离结构的底部表面的水平平面下方，所述半管状区段覆盖在所述管状区段上面。
64.根据权利要求63所述的三维存储器器件，所述三维存储器器件还包括第二存储器开口填充结构，所述第二存储器开口填充结构延伸穿过所述交替堆叠，其中所述第二存储器开口填充结构中的每个第二存储器开口填充结构包括相应的第二漏极区、相应的第二存储器膜、接触所述相应的第二存储器膜的内侧壁的相应的第二竖直半导体沟道以及相应的第二介电芯。
65.根据权利要求63所述的三维存储器器件，其中：
所述相应的第一介电芯在其下部部分具有圆形或椭圆形水平横截面形状，并且在其上部部分具有半圆形或半椭圆形水平横截面形状；并且
所述相应的第二介电芯在其最顶部表面和其最底部表面之间的任何高度处具有圆形或椭圆形水平横截面形状。
66.根据权利要求65所述的三维存储器器件，其中：
所述漏极选择层级隔离结构沿着所述第一水平方向横向延伸并且在欧几里得二维平面内接触所述第一介电芯的子集的笔直侧壁；并且
所述漏极选择层级隔离结构接触所述交替堆叠的所述导电层的至少两个导电层的侧壁。
67.根据权利要求66所述的三维存储器器件，其中所述漏极选择层级隔离结构接触两个漏极区行的侧壁，所述两个漏极区行接触所述第一竖直半导体沟道中的相应一个第一竖直半导体沟道的顶端。
68.根据权利要求67所述的三维存储器器件，其中：
背侧阻挡介电层定位在所述交替堆叠内的绝缘层和导电层的每个竖直相邻对之间；并且
所述背侧阻挡介电层的半管状部分的一对侧壁接触所述漏极选择层级隔离结构。
69.根据权利要求66所述的三维存储器器件，其中所述漏极选择层级隔离结构不直接接触所述第一竖直半导体沟道中的任一个第一竖直半导体沟道。
70.根据权利要求66所述的三维存储器器件，其中：
所述竖直半导体沟道的所述管状区段包括字线层级半导体沟道部分，所述字线层级半导体沟道部分竖直延伸穿过所述导电层的第一子集，所述第一子集位于包括所述漏极选择层级隔离结构的底部表面的水平平面下方；
所述竖直半导体沟道的所述半管状区段包括漏极选择层级半导体沟道部分，所述漏极选择层级半导体沟道部分竖直延伸穿过所述导电层的第二子集，所述第二子集覆盖在包括所述漏极选择层级隔离结构的所述底部表面的所述水平平面上面；
所述字线层级半导体沟道部分具有管状水平横截面形状；并且
所述漏极选择层级半导体沟道部分具有半管状水平横截面形状，并且具有与所述字线层级半导体沟道部分相同的厚度。
71.根据权利要求70所述的三维存储器器件，其中所述半管状半导体沟道部分中的每个半管状半导体沟道部分通过所述第一介电芯中的相应一个第一介电芯与所述漏极选择层级隔离结构横向间隔开。
72.根据权利要求66所述的三维存储器器件，其中所述第一介电芯的所述子集内的每个第一介电芯的所述上部部分包括：
外部上部介电芯部分，所述外部上部介电芯部分具有圆或椭圆的段的水平横截面形状并且具有与所述第一介电芯的所述下部部分相同的材料组成并且接触所述第一竖直半导体沟道中的相应一个第一竖直半导体沟道；和
内部上部介电芯部分，所述内部上部介电芯部分具有接触所述漏极选择层级隔离结构的第一笔直侧壁和接触所述外部上部介电芯部分的第二笔直侧壁。
73.根据权利要求64所述的三维存储器器件，其中：
所述第一存储器膜中的每个第一存储器膜包括层堆叠，所述层堆叠从外部到内部包括第一电荷存储层和第一隧穿介电层，所述第一隧穿介电层接触所述第一竖直半导体沟道中的相应一个第一竖直半导体沟道；并且
所述第二存储器膜中的每个第二存储器膜包括层堆叠，所述层堆叠从外部到内部包括第二电荷存储层和第二隧穿介电层，所述第二隧穿介电层接触所述第二竖直半导体沟道中的相应一个第二竖直半导体沟道。
74.根据权利要求64所述的三维存储器器件，其中所述第二竖直半导体沟道中的每个第二竖直半导体沟道在包括所述导电层中的最顶部导电层的顶部表面的水平平面与包括所述第一介电芯的底部表面的水平平面之间具有管状水平横截面形状。
75.根据权利要求74所述的三维存储器器件，其中：
所述第一存储器开口填充结构被布置成第一行，所述第一行沿着第一水平方向延伸并且在每个第一行内具有均匀的行内间距；
所述第二存储器开口填充结构被布置成第二行，所述第二行沿着所述第一水平方向延伸并且在每个第二行内具有所述均匀的行内间距；并且
所述第一存储器开口填充结构和所述第二存储器开口填充结构被布置为二维周期性阵列，其中选自所述第一行和所述第二行的每个相邻行对具有均匀的行间间距。
76.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠；
形成存储器开口，所述存储器开口竖直延伸穿过所述交替堆叠；
在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构包括第一存储器开口填充结构，所述第一存储器开口填充结构被布置为沿着第一水平方向横向延伸并填充两个第一存储器开口行的相邻行对，并且所述第一存储器开口填充结构中的每个第一存储器开口填充结构包括第一存储器膜、具有下部管状半导体沟道部分和上部半管状半导体沟道部分的第一竖直半导体沟道以及第一介电芯；
用导电层替换所述牺牲材料层；
形成漏极选择层级沟槽，所述漏极选择层级沟槽具有一对笔直侧壁，所述笔直侧壁对通过蚀刻所述第一存储器开口填充结构中的每个第一存储器开口填充结构的上部段而沿着所述第一水平方向横向延伸；以及
在所述漏极选择层级沟槽的体积中形成漏极选择层级隔离结构。
77.根据权利要求76所述的方法，所述方法还包括：
在所述存储器开口中的每个存储器开口内形成存储器膜；
在所述存储器膜上和所述交替堆叠上方形成半导体沟道层；以及
在所述半导体沟道层上形成主介电芯材料层。
78.根据权利要求77所述的方法，所述方法还包括：
在所述主介电芯材料层上方形成第一图案化掩模层，其中所述第一图案化掩模层包括具有笔直边缘的第一线形开口，所述笔直边缘覆盖在所述两个第一存储器开口行中的相应的第一存储器开口行上面；以及
用替换结构替换所述两个第一存储器开口行内未被所述第一图案化掩模层掩蔽的所述主介电芯材料层、所述半导体沟道层和存储器膜的上部部分，其中所述替换结构中的每个替换结构包括次介电芯部分和漏极区的组合，并且其中所述第一存储器开口填充结构中的每个第一存储器开口填充结构包括相应的存储器膜、所述半导体沟道层的相应剩余部分、所述主介电芯材料层的相应剩余部分以及所述替换结构中的相应一个替换结构。
79.根据权利要求78所述的方法，所述方法还包括：
对于所述半导体沟道层选择性地蚀刻所述主介电芯材料层的未掩蔽部分；以及
对于所述存储器膜选择性地蚀刻所述半导体沟道层的物理暴露部分。
80.根据权利要求78所述的方法，其中：
所述第一存储器开口中的所述半导体沟道层的每个剩余部分构成第一竖直半导体沟道；并且
所述漏极区中的每个漏极区直接形成在相应的第一竖直半导体沟道的侧壁和所述存储器膜中的相应一个存储器膜上。
81.根据权利要求78所述的方法，其中形成所述漏极选择层级沟槽包括：
在所述交替堆叠上方形成具有第二线形开口的第二图案化蚀刻掩模层；以及
各向异性地蚀刻所述漏极区的未掩蔽部分、所述替换结构的未掩蔽部分以及所述绝缘层和所述导电层的未掩蔽部分，其中所述漏极选择层级沟槽包括从中各向异性地蚀刻所述替换结构、所述绝缘层和所述导电层的材料的体积。
82.根据权利要求81所述的方法，其中在形成所述漏极选择层级沟槽之后，所述存储器开口中的所述主介电芯材料层的所述剩余部分通过所述次介电芯部分的相应剩余部分与所述漏极选择层级沟槽间隔开。
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