CN113228180A - 具有减小晶圆翘曲布置和结构的存储器管芯及其制造方法 - Google Patents
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Abstract
本发明公开了晶圆上的存储器管芯，该晶圆上的存储器管芯可包括多个存储器块，该多个存储器块包括沿不同方向延伸的位线。每个光刻曝光工艺可包括：第一步骤，其中第一曝光场中的光刻图案沿一个方向取向；和第二步骤，其中第二曝光场中的光刻图案沿另一个方向取向。位线和字线的该不同取向可以改变局部应力方向以减少晶圆变形。三维存储器器件包括一对绝缘层和导电层的交替堆叠以及位于其间的背侧沟槽中的背侧接触组件。该背侧接触组件包括复合非金属核心。
Description
相关申请
本申请要求2019年3月28日提交的美国非临时申请16/367,445以及2019年7月19日提交的部分继续申请16/516,726的优先权权益，这些专利申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及通过三维存储器器件中减小应力的背侧接触通孔结构来减小晶圆翘曲的方法。
背景技术
包括每个单元具有一个位的竖直NAND串的三维存储器器件在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。可以通过用作字线的绝缘层和导电层的交替堆叠在半导体芯片上形成存储器堆叠结构。各种附加结构竖直延伸穿过该交替堆叠。存储器堆叠结构中的材料组成的局部变化可引起应力，该应力使其上形成结构的半导体晶圆变形或翘曲。该变形或翘曲可导致后续处理步骤的困难，这些后续处理步骤可包括芯片接合或封装。
发明内容
根据本公开的一个方面，一种三维存储器器件包括：一对绝缘层和导电层的交替堆叠，该对绝缘层和导电层的交替堆叠位于半导体区上方，并且通过背侧沟槽彼此横向间隔开；存储器堆叠结构，这些存储器堆叠结构延伸穿过该对交替堆叠，每个存储器堆叠结构包含竖直半导体沟道和存储器膜；和背侧接触组件，该背侧接触组件位于该背侧沟槽中。该背侧接触组件包括：隔离介电间隔物，该隔离介电间隔物接触该对交替堆叠；导电衬垫，该导电衬垫接触该隔离介电间隔物的内部侧壁和该半导体区的顶部表面；和复合非金属核心，该复合非金属核心包含由该导电衬垫的下部部分横向包封的至少一个外部介电填充材料部分并且包含接触该至少一个外部介电填充材料部分的内部侧壁的介电核心。
根据本公开的另一个方面，提供了一种形成三维存储器器件的方法，该方法包括：在半导体区上方形成绝缘层和牺牲材料层的竖直交替序列；通过该竖直交替序列形成存储器堆叠结构；通过该竖直交替序列形成背侧沟槽；通过背侧沟槽用导电层替换牺牲材料层；以及在背侧沟槽中的相应一个中形成背侧接触组件，其中背侧接触组件中的每个背侧接触组件包括：隔离介电间隔物，该隔离介电间隔物形成在绝缘层和导电层上；导电衬垫，该导电衬垫形成在该隔离介电间隔物的内部侧壁和该半导体层的顶部表面上；和复合非金属核心，该复合非金属核心包含由该导电衬垫的下部部分横向包封的至少一个外部介电填充材料部分并且包含接触该至少一个外部介电填充材料部分的内部侧壁的介电核心。
根据本公开的一个方面，提供了一种存储器管芯，该存储器管芯包括：至少一个第一平面，该至少一个第一平面包括多个第一存储器块；和至少一个第二平面，该至少一个第二平面包括多个第二存储器块。选自该多个第一存储器块和该多个第二存储器块的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构。该组存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。该至少一个第一平面中的每个第一平面包括沿第一水平方向横向延伸并电连接到竖直半导体沟道的相应子集的相应一组第一位线。该至少一个第二平面中的每个第二平面包括相对于彼此平行并且沿垂直于第一水平方向的第二水平方向横向延伸并且电连接到该至少一个第二平面内的竖直半导体沟道的相应子集的相应一组第二位线。
根据本公开的另一个方面，提供了一种形成存储器管芯的方法。该方法包括：提供一组标线，该组标线包括用于至少一个半导体管芯的多个曝光水平的光刻图案。该组标线内的每个半导体管芯的布局包括用于包括多个第一存储器块的至少一个第一平面的第一子布局和用于包括多个第二存储器块的至少一个第二平面的第二子布局。存储器管芯可以通过执行一系列处理步骤形成在晶圆上，这些处理步骤包括采用该组标线的沉积工艺、蚀刻工艺和光刻图案化工艺，其中存储器管芯是如在该组标线中体现的用于该至少一个半导体管芯的设计的物理具体实施。对于存储器管芯中的每个存储器管芯，选自该多个第一存储器块和该多个第二存储器块的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构，其中该组存储器堆叠结构内的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。该至少一个第一平面中的每个第一平面包括沿第一水平方向横向延伸并电连接到竖直半导体沟道的相应子集的相应一组第一位线；并且该至少一个第二平面中的每个第二平面包括相对于彼此平行并且沿垂直于第一水平方向的第二水平方向横向延伸并且电连接到该至少一个第二平面内的竖直半导体沟道的相应子集的相应一组第二位线。
根据本公开的又一个方面，提供了一种形成存储器管芯的方法。该方法包括：提供包括用于多个半导体管芯的多个曝光水平的光刻图案的一组标线，其中在具有或不具有镜像对称反射的情况下，用于该多个半导体管芯内的至少一个第一类型半导体管芯中的一个的布局与用于该多个半导体管芯内的至少一个第二类型半导体管芯中的一个的布局一致，并且在具有或不具有镜像对称反射的情况下，从该至少一个第一类型半导体管芯中的一个的布局旋转90度或270度；以及通过执行一系列处理步骤在晶圆上形成存储器管芯，这些处理步骤包括采用该组标线的沉积工艺、蚀刻工艺和光刻图案化工艺，其中存储器管芯是如在该组标线中体现的用于该多个半导体管芯中的每个半导体管芯的设计的物理具体实施。每个存储器管芯包括相应一组存储器块；并且存储器块中的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构，其中该组存储器堆叠结构内的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。
根据本公开的再一个方面，提供了一种形成存储器管芯的方法。该方法包括：提供一组标线，该组标线包括用于至少一个半导体管芯的多个曝光水平的光刻图案；以及通过执行一系列处理步骤在晶圆上形成存储器管芯，这些处理步骤包括采用该组标线的沉积工艺、蚀刻工艺和光刻图案化工艺，其中存储器管芯是如在该组标线中体现的用于该至少一个半导体管芯的设计的物理具体实施。光刻图案化步骤中的每一者包括：光致抗蚀剂施加步骤，其中将光致抗蚀剂层施加在晶圆上方；第一光刻曝光步骤，其中光致抗蚀剂层在晶圆上方的多个第一曝光场中在选自该组标线的相应标线中的光刻图案内光刻曝光，同时晶圆相对于第一曝光场的取向围绕穿过晶圆的几何中心的竖直轴以第一旋转角度取向；和第二光刻曝光步骤，其中光致抗蚀剂层在晶圆上方的多个第二曝光场中在选自该组标线的相应标线中的光刻图案内光刻曝光，同时晶圆相对于第二曝光场的取向围绕穿过晶圆的几何中心的竖直轴以第二旋转角度取向。
附图说明
图1示出了根据本公开的第一实施方案的晶圆上的曝光场的布局、曝光场内的存储器管芯的布局以及存储器管芯内的平面的布局的示意图。
图2A示出了可在图1的晶圆上使用的示例性存储器管芯的示意性布局。
图2B示出了可在图1的晶圆上使用的另一个存储器管芯的示意性布局。
图2C示出了可在图1的晶圆上使用的又一个存储器管芯的示意性布局。
图3示出了根据本公开的第二实施方案的晶圆上的曝光场的布局、曝光场内的存储器管芯的布局以及存储器管芯内的平面的布局的示意图。
图4示出了根据本公开的第三实施方案的光刻工艺的第一曝光步骤之后的晶圆上的第一曝光场的布局、第一曝光场内的存储器管芯的布局以及存储器管芯内的平面的布局的示意图。
图5A示出了根据本公开的第三实施方案的光刻工艺的第二曝光步骤之后的晶圆上的第一曝光场和第二曝光场的布局、第一曝光场内的存储器管芯的布局以及第二曝光场内的存储器管芯的布局的示意图。
图5B示出了根据本公开的第三实施方案的存储器管芯内的平面的布局的示意图。
图6是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的第一示例性结构的竖直剖面图。
图7是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。
图8是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。
图9A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图9B是图9A的第一示例性结构的俯视图。竖直平面A-A’是图9A的剖面的平面。
图10A至图10H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间第一示例性结构内的存储器开口的顺序示意性竖直剖面图。
图11是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直剖面图。
图12A是根据本公开的实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。
图12B是图12A的第一示例性结构的局部透视俯视图。
竖直平面A-A’是图12A的示意性竖直剖面图的平面。
图13是根据本公开的实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图14A至图14D是根据本公开的实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。
图15是图14D的处理步骤处的第一示例性结构的示意性竖直剖面图。
图16A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的第一示例性结构的示意性竖直剖面图。
图16B是图16A的第一示例性结构的局部透视俯视图。竖直平面A-A’是图16A的示意性竖直剖面图的平面。
图16C是沿图16B的竖直平面C-C'的第一示例性结构的竖直剖面图。
图17A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直剖面图。
图17B是图17A的第一示例性结构的区的放大视图。
图18A是根据本公开的实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图18B是图18A的第一示例性结构的俯视图。竖直平面A-A’是图19A的示意性竖直剖面图的平面。
图19A是根据本公开的实施方案的在形成位线和附加金属互连结构之后的第一示例性结构的示意性竖直剖面图。
图19B是图19A的第一示例性结构的俯视图。竖直平面A-A’是图19A的示意性竖直剖面图的平面。
图20是根据本公开的实施方案的形成半导体器件、下部级介电层和下部金属互连结构之后的第二示例性结构的竖直剖面图。
图21A是根据本公开的实施方案的在半导体衬底形成过程中源极层级材料层之后的第二示例性结构的竖直剖面图。
图21B是图21A的第二示例性结构的俯视图。铰接竖直平面A-A'是图21A的竖直剖面图的平面。
图21C是沿图21B的竖直平面C-C'的过程中源极层级材料层的放大视图。
图22是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第二示例性结构的竖直剖面图。
图23是根据本公开的实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的第二示例性结构的竖直剖面图。
图24A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的第二示例性结构的竖直剖面图。
图24B是图24A的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图24A的竖直剖面图的平面。
图25是根据本公开的实施方案的在形成各种牺牲填充结构之后的第二示例性结构的竖直剖面图。
图26是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的第二示例性结构的竖直剖面图。
图27A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的第二示例性结构的竖直剖面图。
图27B是沿图27A的水平平面B-B'的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图27A的竖直剖面图的平面。
图28是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的第二示例性结构的竖直剖面图。
图29A至图29D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图30是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的第二示例性结构的竖直剖面图。
图31A是根据本公开的实施方案的在形成柱腔体之后的第二示例性结构的竖直剖面图。
图31B是沿图31A的水平平面B-B'的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图31A的竖直剖面图的平面。
图32是根据本公开的实施方案的在形成介电柱结构之后的第二示例性结构的竖直剖面图。
图33A是根据本公开的实施方案的在形成第一接触层级介电层和背侧沟槽之后的第二示例性结构的竖直剖面图。
图33B是沿图33A的水平平面B-B'的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图33A的竖直剖面图的平面。
图34是根据本公开的实施方案的在形成背侧沟槽间隔物之后的第二示例性结构的竖直剖面图。
图35A至图35E示出了根据本公开的实施方案的在形成源极层级材料层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
图36是根据本公开的实施方案的在形成源极层级材料层之后的第二示例性结构的竖直剖面图。
图37是根据本公开的实施方案的在形成背侧凹陷部之后的第二示例性结构的竖直剖面图。
图38A是根据本公开的实施方案的在形成导电层之后的第二示例性结构的竖直剖面图。
图38B是沿图38A的水平平面B-B'的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图38A的竖直剖面图的平面。
图39是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和外部介电填充材料层之后的第二示例性结构的第一配置的区的竖直剖面图。
图40是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和至少一个外部介电填充材料部分之后的第二示例性结构的第一配置的区的竖直剖面图。
图41是根据本公开的实施方案的在每个背侧沟槽中形成介电核心材料层之后的第二示例性结构的第一配置的区的竖直剖面图。
图42是根据本公开的实施方案的在每个背侧沟槽中形成介电核心之后的第二示例性结构的第一配置的区的竖直剖面图。
图43是根据本公开的实施方案的在每个背侧沟槽上形成导电插头之后的第二示例性结构的第一配置的区的竖直剖面图。
图44是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和至少一个半导体填充材料部分之后的第二示例性结构的第二配置的区的竖直剖面图。
图45是根据本公开的实施方案的在每个背侧沟槽中形成至少一个外部介电填充材料部分之后的第二示例性结构的第二配置的区的竖直剖面图。
图46是根据本公开的实施方案的在每个背侧沟槽中形成介电核心材料层之后的第二示例性结构的第二配置的区的竖直剖面图。
图47是根据本公开的实施方案的在每个背侧沟槽中形成介电核心之后的第二示例性结构的第二配置的区的竖直剖面图。
图48是根据本公开的实施方案的在每个背侧沟槽上形成导电插头之后的第二示例性结构的第二配置的区的竖直剖面图。
图49是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和外部介电填充材料层之后的第二示例性结构的第三配置的区的竖直剖面图。
图50是根据本公开的实施方案的在外部介电填充材料层致密化之后的第二示例性结构的第三配置的区的竖直剖面图。
图51是根据本公开的实施方案的在每个背侧沟槽中形成介电核心材料层之后的第二示例性结构的第三配置的区的竖直剖面图。
图52是根据本公开的实施方案的在每个背侧沟槽中形成介电核心之后的第二示例性结构的第三配置的区的竖直剖面图。
图53是根据本公开的实施方案的在每个背侧沟槽上形成导电插头之后的第二示例性结构的第三配置的区的竖直剖面图。
图54A是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和外部介电填充材料层之后的第二示例性结构的第四配置的第一区的竖直剖面图。
图54B是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和外部介电填充材料层之后的第二示例性结构的第四配置的第二区的竖直剖面图。
图55A是根据本公开的实施方案的在形成图案化蚀刻掩模层之后的第二示例性结构的第四配置的第一区的竖直剖面图。
图55B是根据本公开的实施方案的在形成图案化蚀刻掩模层之后的第二示例性结构的第四配置的第二区的竖直剖面图。
图55C是图55A和图55B的第二示例性结构的第四配置的俯视图。竖直平面A-A'是图55A的竖直剖面平面，并且竖直平面B-B'是图55B的竖直剖面平面。
图56A是根据本公开的实施方案的在每个背侧沟槽中形成外部介电填充材料部分之后的第二示例性结构的第四配置的第一区的竖直剖面图。
图56B是根据本公开的实施方案的在每个背侧沟槽中形成外部介电填充材料部分之后的第二示例性结构的第四配置的第二区的竖直剖面图。
图57A是根据本公开的实施方案的在背侧沟槽中形成介电核心材料层之后的第二示例性结构的第四配置的第一区的竖直剖面图。
图57B是根据本公开的实施方案的在背侧沟槽中形成介电核心材料层之后的第二示例性结构的第四配置的第二区的竖直剖面图。
图58A是根据本公开的实施方案的在每个背侧沟槽中形成介电核心之后的第二示例性结构的第四配置的第一区的竖直剖面图。
图58B是根据本公开的实施方案的在每个背侧沟槽中形成介电核心之后的第二示例性结构的第四配置的第二区的竖直剖面图。
图59A是根据本公开的实施方案的在每个背侧沟槽上形成导电插头之后的第二示例性结构的第四配置的第一区的竖直剖面图。
图59B是根据本公开的实施方案的在每个背侧沟槽上形成导电插头之后的第二示例性结构的第四配置的第二区的竖直剖面图。
图60是根据本公开的实施方案的在每个背侧沟槽中形成隔离介电间隔物、导电衬垫和外部介电填充材料层之后的第二示例性结构的第五配置的区的竖直剖面图。
图61是根据本公开的实施方案的在每个背侧沟槽中在将导电衬垫的外部部分转化成金属氧化物层的氧化工艺之后的第二示例性结构的第一配置的区的竖直剖面图。
图62是根据本公开的实施方案的在每个背侧沟槽中形成介电核心材料层之后的第二示例性结构的第五配置的区的竖直剖面图。
图63是根据本公开的实施方案的在每个背侧沟槽中形成介电核心之后的第二示例性结构的第五配置的区的竖直剖面图。
图64是根据本公开的实施方案的在每个背侧沟槽上形成导电插头之后的第二示例性结构的第五配置的区的竖直剖面图。
图65A是根据本公开的实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的第二示例性结构的竖直剖面图。
图65B是沿图65A的水平平面B-B'的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图65A的竖直剖面图的平面。
图65C是沿图65B的竖直平面C-C'的第二示例性结构的竖直剖面图。
图66A是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的第二示例性结构的竖直剖面图。
图66B是沿图66A的竖直平面B-B'的第二示例性结构的水平剖面图。铰接竖直平面A-A'对应于图66A的竖直剖面图的平面。
图67是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的第二示例性结构的竖直剖面图。
具体实施方式
包括相应存储器膜和相应竖直半导体沟道的存储器堆叠结构通过用作字线的绝缘层和导电层的交替堆叠形成。各种附加结构竖直延伸穿过该交替堆叠。此类附加结构可包括源极接触线、将相邻成对的交替堆叠分开的介电壁结构和/或贯通阵列接触通孔结构。三维阵列器件中的材料组成的局部变化引起使半导体芯片变形的应力，这导致可能包括芯片接合或封装的后续处理步骤的困难。通常，优化工艺条件以使应力最小化。然而，此类优化工艺条件的方法可能无效。此外，单元和CMOS器件的劣化可被视为此类常规方法的副作用。因此，需要一种使由于应力引起的半导体芯片的变形最小化的方法。
如上所讨论，本文所公开的实施方案可涉及通过使用包括三维存储器器件和由其形成的结构的旋转存储器块的应力平衡来减少晶圆翘曲的方法，这些旋转存储器块的各个方面在下文有所描述。各种实施方案可形成各种结构，包括多层级存储器结构，该多层级存储器结果的非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。实施方案结构可被形成为均匀地分布由于存储器堆叠结构中的材料组成在x方向和y方向上的局部变化而产生的应力，以最小化翘曲。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页，这些页是可被选择用于编程的最小单元，即，可在其上执行编程操作的最小单元。
参见图1、图2A、图2B和图2C，示出了晶圆4000上的曝光场3000的布局、曝光场3000内的半导体管芯2000的布局以及半导体管芯2000内的平面(1000A,1000B)的布局。图1示出了晶圆4000上的各种布局，该晶圆可以是可商购获得的半导体衬底。图2A至图2C示出了各种配置的示例性半导体管芯2000内的平面(1000A,1000B)的各种布局。可选择每个半导体管芯2000的布局，使得半导体管芯2000内的多个平面(1000A,1000B)具有沿第一水平方向hd1和垂直于第一水平方向hd2的第二水平方向hd2提供相同机械应力的不同布局。
每个曝光场3000对应于晶圆4000的在光刻曝光工具中的单个照明步骤期间光刻曝光的区域。在采用光刻曝光和显影工艺制造半导体管芯2000的情况下，每个曝光场3000可对应于单个半导体管芯2000的区域，或者可对应于多个半导体管芯2000的区域。在一个实施方案中，曝光场3000可被布置成矩形阵列的子集，使得曝光场3000被布置为适配在晶圆4000的区域内的行和列。矩形阵列的行和列可沿第一水平方向hd1和沿第二水平方向hd2布置。在每个光刻曝光工艺中，光致抗蚀剂层可被施加在晶圆4000上方，并且每个曝光场3000可按顺序光刻曝光。在完成所有曝光场3000的光刻曝光时，光致抗蚀剂层可被显影以在显影的光致抗蚀剂层中产生图案。可采用图案化光致抗蚀剂层执行合适的处理步骤，诸如蚀刻步骤、沉积步骤和/或离子注入步骤。一般来讲，半导体管芯2000的制造使用一系列处理步骤，包括沉积步骤、平面化步骤、光刻图案化步骤和蚀刻步骤。每个光刻图案化步骤使用标线用于光刻曝光。
可提供一组标线来制造半导体管芯2000。该组标线包括用于至少一个半导体管芯2000(诸如存储器管芯)的多个曝光水平的光刻图案。换句话讲，每个曝光场3000可包括用于单个半导体管芯2000的图案，或用于多个半导体管芯2000的图案。
每个半导体管芯2000可包括多个平面(1000A,1000B)。因此，该组标线内的每个半导体管芯2000的每个布局包括用于包括多个第一存储器块的至少一个第一平面1000A的第一子布局和用于包括多个第二存储器块的至少一个第二平面1000B的第二子布局。如本文所用，“子布局”是指具有比布局的整个面积小的面积的布局的子集。根据本公开的一个方面，每个第一平面1000A的子布局不同于每个第二平面1000B的子布局。在半导体管芯2000内存在多个第一平面1000A和多个第二平面1000B的情况下，该多个第一平面1000A中的每个第一平面的子布局可以始终相同，并且该多个第二平面1000B中的每个第二平面的子布局可以始终相同。
在一个实施方案中，存储器管芯可以被制造为半导体管芯2000。存储器管芯2000可通过执行一系列处理步骤在晶圆4000上制造，这些处理步骤包括采用该组标线的沉积工艺、蚀刻工艺和光刻图案化工艺。所制造的存储器管芯2000(即，物理存储器管芯)是如在该组标线中体现的用于该至少一个半导体管芯2000的设计的物理具体实施。
每个第一平面1000A可包括相应多个第一存储器块B1，这些第一存储器块是第一块设计的多个具体实施。每个第二平面1000B可包括相应多个第二存储器块B2，这些第二存储器块是可从第一块设计旋转90度或270度的第二块设计的多个具体实施。在一个实施方案中，分别选自该多个第一存储器块B1和该多个第二存储器块B2的每个存储器块(B1,B2)包括相应一组存储器堆叠结构，该组存储器堆叠结构竖直延伸穿过用于存储器管芯2000中的每个存储器管芯的绝缘层和导电层的相应交替堆叠。该组存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。在后续部分中详细描述了一组存储器堆叠结构的第一示例性结构。
在一些实施方案中，第一平面1000A和第二平面1000B中的每一者可包括存储器阵列区100、邻接存储器阵列区100的阶梯区300以及外围器件区200。存储器阵列区100包括竖直延伸穿过绝缘层和导电层的交替堆叠的相应一组存储器堆叠结构，该堆叠结构体现用于存储器堆叠结构的字线，以及连接到存储器堆叠结构内的竖直半导体沟道的位线。每个阶梯区300包括在其上形成字线接触通孔结构的导电层的阶梯式表面。外围器件区200包括支持存储器堆叠结构内的存储器元件的操作的外围器件。在例示性示例中，平面(1000A或1000B)内的一组外围器件区200可包括：第一外围器件区200A，该第一外围器件区包括位线解码器电路、位线驱动器电路和感测放大器；和第二外围器件区200B，该第二外围器件区包括字线解码器电路和字线驱动器电路。
在一个实施方案中，存储器管芯2000内的该至少一个第一平面1000A中的每个第一平面包括沿第一水平方向hd1(在图2A至图2C的第一平面1000A内表示为“bd”方向)横向延伸并且电连接到竖直半导体沟道的相应子集的相应一组第一位线。该至少一个第二平面1000B中的每个第二平面包括相对于彼此平行并且沿垂直于第一水平方向hd1的第二水平方向hd2(由图2A至图2C的第二平面1000B内的“bd”方向表示)横向延伸并且电连接到该至少一个第二平面1000B内的竖直半导体沟道的相应子集的相应一组第二位线。
每个平面(1000A或1000B)的字线可以垂直于同一平面(1000A或1000B)的位线。在一个实施方案中，存储器管芯2000内的该至少一个第一平面1000A中的每个第一平面包括沿第二水平方向hd2(在图2A至图2C的第一平面1000A内表示为“wd”方向)横向延伸并且体现为第一平面1000A内的相应导电层的相应一组第一字线。该至少一个第二平面1000B中的每个第二平面包括相对于彼此平行并且沿第一水平方向hd1(在图2A至图2C的第二平面1000B内由“wd”方向表示)横向延伸并且体现为第二平面1000B内的相应导电层的相应一组第二字线。
在一个实施方案中，该至少一个第一平面1000A内的导电层包括用于第一存储器块B1中的相应一个的字线并且沿第二水平方向hd2横向延伸，并且该至少一个第二平面1000B内的导电层包括用于第二存储器块B2中的相应一个的字线并且沿第一水平方向hd1横向延伸。
根据本公开的一个方面，每个存储器管芯2000可包括至少一个第一平面1000A和至少一个第二平面1000B，使得沿第一水平方向hd1的横向应力与沿第二水平方向hd2的横向应力平衡。换句话讲，由每个存储器管芯2000沿第一水平方向hd1施加到相邻存储器管芯2000的横向应力的总体量值和类型可与由每个存储器管芯2000沿第二水平方向hd2施加到相邻存储器管芯2000的横向应力的总体量值和类型基本上相同。在这种情况下，晶圆4000沿第一水平方向hd1的变形可具有与晶圆4000沿第二水平方向hd2的变形相同的量值和类型。例如，如果晶圆4000在晶圆4000上的存储器管芯2000的制造期间和之后沿第一水平方向hd1的变形包括在包括第一水平方向hd1的竖直平面内具有曲率半径的晶圆4000的向下弯曲，则晶圆4000在晶圆4000上的存储器管芯2000的制造期间和之后沿第二水平方向hd2的变形还包括在包括第二水平方向hd2的竖直平面内具有相同曲率半径的晶圆4000的向下弯曲。因此，对于晶圆4000，可以避免鞍形变形或沿不同水平方向具有不同曲率半径的变形，并且可以促进存储器管芯2000的后制造处理(诸如管芯的接合组件的形成)。
在一个实施方案中，存储器管芯2000中的每个存储器管芯包括与该至少一个第二平面1000B的总数相同的该至少一个第一平面1000A的总数，并且在具有或不具有镜像对称反射的情况下，该至少一个第二平面1000B中的每个第二平面内的存储器堆叠结构具有从该至少一个第一平面1000A中的一个第一平面内的存储器堆叠结构的布局旋转90度或270度的布局。如本文所用，布局的旋转是指整个布局在包括布局的二维平面内的旋转。如本文所用，镜面对称反射是指关于布局的字线方向或位线方向的反射。在图2A至图2C所示的示例中，存储器管芯2000内的该至少一个第一平面1000A的总数(其与该至少一个第二平面1000B的总数相同)可以是2、3或4。此外，明确设想了其中存储器管芯2000内的该至少一个第一平面1000A的总数可以是1、2、3、4、5、6等的实施方案。
在一个实施方案中，每个存储器管芯2000内的该至少一个第一平面1000A包括多个第一平面1000A，并且每个存储器管芯2000内的该至少一个第二平面1000B包括多个第二平面1000B。每个存储器管芯2000内的该多个第一平面1000A的总面积与每个存储器管芯2000内的该多个第二平面1000B的总面积相同。
在一个实施方案中，每个存储器管芯2000内的该多个第一平面1000A和该多个第二平面1000B的至少子集SS可被布置成相对于穿过该多个第一平面1000A和该多个第二平面1000B的子集的几何中心的竖直轴VA具有反转对称性。每个存储器管芯2000内的该多个第一平面1000A和该多个第二平面1000B的子集SS可包括存储器管芯2000中的所有或少于所有的第一平面1000A和第二平面1000B。如本文所用，“反转对称性”是指采用对称点(诸如穿过一组平面(1000A,1000B)的几何中心的竖直轴VA)作为坐标系的原点生成的所有x坐标和y坐标的符号变化。穿过该多个第一平面1000A和该多个第二平面1000B的相应子集的几何中心的示例性竖直轴VA在图2A至图2C中示出。
在完成晶圆4000上的存储器管芯2000的制造时，存储器管芯2000可通过切片进行切割。采用图1和图2A至图2C所示的布局形成的存储器管芯2000可包括沿每个存储器管芯2000的两个正交方向均衡机械变形的布局特征，这两个正交方向可以是平行于存储器管芯2000的第一对侧壁的水平方向和平行于存储器管芯2000的第二对侧壁的水平方向。
根据本公开的一个方面，通过将晶圆4000上的存储器管芯2000进行切片来提供离散的存储器管芯2000。离散的存储器管芯2000包括：具有多个第一存储器块B1的至少一个第一平面1000A；和具有多个第二存储器块B2的至少一个第二平面1000B。分别选自该多个第一存储器块B1和该多个第二存储器块B2的每个存储器块(B1,B2)包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构。该组存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。该至少一个第一平面1000A中的每个第一平面包括沿第一水平方向hd1(其是相应第一平面1000A中的位线方向“bd”)横向延伸并且电连接到竖直半导体沟道的相应子集的相应一组第一位线。该至少一个第二平面1000B中的每个第二平面包括相对于彼此平行并且沿垂直于第一水平方向hd1的第二水平方向hd2(其是相应第二平面1000B中的位线方向“bd”)横向延伸并且电连接到该至少一个第二平面1000B内的竖直半导体沟道的相应子集的相应一组第二位线。
在一个实施方案中，该至少一个第一平面1000A内的导电层包括用于第一存储器块B1中的相应一个的字线并且沿第二水平方向hd2(其是相应第一平面1000A中的字线方向“wd”)横向延伸。该至少一个第二平面1000B内的导电层包括用于第二存储器块中的相应一个的字线并且沿第一水平方向hd1(其是相应第二平面1000B中的字线方向“wd”)横向延伸。
在一个实施方案中，每个第一平面1000A内的第一存储器块B1通过沿第二水平方向hd2(其是第一平面1000A的字线方向“wd”)横向延伸的第一沟槽(诸如下文将描述的背侧沟槽)彼此横向间隔开，并且每个第二平面1000B内的第二存储器块B2通过沿第一水平方向hd1(其是第二平面1000B的字线方向“wd”)横向延伸的第二沟槽(诸如下文将描述的背侧沟槽)分别彼此横向间隔开。在一个实施方案中，第一位线中的每个第一位线在相应多个第一存储器块B1上方延伸，并且第二位线中的每个第二位线在相应多个第二存储器块B2上方延伸。在图2B所示的一个实施方案中，每个半导体管芯2000可包括输入/输出电路400。在图2C所示的另一个实施方案中，输入/输出电路400可从一些或所有半导体管芯2000中省略。
用于切割晶圆4000上的半导体管芯2000的切割沟道可平行于第一水平方向hd1或第二水平方向hd2。切割之后的每个半导体管芯2000可包括：一对第一侧壁，该对第一侧壁平行于第一水平方向hd1；一对第二侧壁，该对第二侧壁平行于第二水平方向hd2；平坦的顶部表面，该平坦的顶部表面邻接该对第一侧壁中的每个侧壁的上部边缘；和平坦的底部表面，该平坦的底部表面邻接该对第二侧壁中的每个侧壁的下部边缘。
在一个实施方案中，存储器管芯2000包括与该至少一个第二平面1000B的总数相同的该至少一个第一平面1000A的总数，并且该至少一个第二平面1000B中的每个第二平面内的存储器堆叠结构具有从该至少一个第一平面中的一个第一平面内的存储器堆叠结构的布局旋转90度或270度的布局。
参见图3，示出了晶圆4000上的曝光场3000的布局、曝光场3000内的半导体管芯2000的布局以及半导体管芯2000内的平面(1000A,1000B)的布局。晶圆4000可以是市售的半导体衬底。可选择每个曝光场3000的布局，使得曝光场3000内的多个半导体管芯2000具有沿第一水平方向hd1和垂直于第一水平方向hd2的第二水平方向hd2提供相同机械应力的不同取向。每个曝光场3000包括用于至少一个第一类型半导体管芯2000A(其可以是至少一个第一类型存储器管芯)和至少一个第二类型半导体管芯2000B(其可以是至少一个第二类型存储器管芯)的图案。例如，每个曝光场3000内的至少一个第一类型半导体管芯2000A包括一组至少一个第一平面1000A，该组至少一个第一平面包括沿第一水平方向hd1延伸的位线，并且每个曝光场3000内的第二组至少一个半导体管芯2000B包括至少一个第二平面1000B，该至少一个第二平面包括沿第二水平方向hd2延伸的位线。
一般来讲，提供包括用于多个半导体管芯的多个曝光水平的光刻图案的一组标线。在具有或不具有镜像对称反射的情况下，用于该多个半导体管芯2000内的至少一个第一类型半导体管芯2000A中的一个的布局与用于该多个半导体管芯2000内的至少一个第二类型半导体管芯2000B中的一个的布局一致，并且在具有或不具有镜像对称反射的情况下，从该至少一个第一类型半导体管芯2000A中的一个的布局旋转90度或270度。在一个实施方案中，在具有或不具有镜面对称反射的情况下，用于每个第一类型半导体管芯2000A的布局可与用于每个第二类型半导体管芯2000B的布局一致，并且在具有或不具有镜面对称反射的情况下，从用于第一类型半导体管芯2000A的布局旋转90度或270度。
在一个实施方案中，半导体管芯2000可以是存储器管芯2000。存储器管芯2000可通过执行一系列处理步骤形成在晶圆上，这些处理步骤包括采用该组标线的沉积工艺、蚀刻工艺和光刻图案化工艺。存储器管芯2000是如在该组标线中体现的用于该多个半导体管芯2000中的每个半导体管芯的设计的物理具体实施。每个存储器管芯2000包括相应一组存储器块(B1,B2)。存储器块(B1,B2)中的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构。该组存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。存储器管芯2000中的每个存储器管芯包括相对于彼此平行并且电连接到存储器管芯2000中的相应一个内的存储器堆叠结构的相应子集的位线。
在一个实施方案中，用于该至少一个第一类型半导体管芯2000A中的一个的布局中的存储器阵列区内的位线的所有图案沿第一水平方向hd1(其是每个第一类型半导体管芯2000A内的位线方向“bd”)横向延伸，并且用于该至少一个第二类型半导体管芯2000B中的一个的布局中的存储器阵列区内的位线的所有图案沿垂直于第一水平方向hd1的第二水平方向hd2(其是每个第二类型半导体管芯2000B内的位线方向“bd”)横向延伸。
在一个实施方案中，用于该至少一个第一类型半导体管芯2000A中的一个的布局中的存储器阵列区内的字线的所有图案沿第二水平方向hd2(其是每个第一类型半导体管芯2000A内的字线方向“wd”)横向延伸，并且用于该至少一个第二类型半导体管芯2000B中的一个的布局中的存储器阵列区内的字线的所有图案沿第一水平方向hd1(其是每个第二类型半导体管芯2000B内的字线方向“wd”)横向延伸。
在一个实施方案中，曝光场3000中的该多个半导体管芯2000内的该至少一个第一类型半导体管芯2000A包括多个第一类型半导体管芯2000A，并且该多个半导体管芯2000内的该至少一个第二类型半导体管芯2000B包括多个第二类型半导体管芯2000B。曝光场3000中的该多个第一类型半导体管芯2000A的总数可以与曝光场3000中的该多个第二类型半导体管芯2000B的总数相同。曝光场3000中的该多个第一类型半导体管芯2000A的总数可以是2、3、4、5、6等。另选地，曝光场3000中的该多个半导体管芯2000内的该至少一个第一类型半导体管芯2000A包括单个第一类型半导体管芯2000A，并且该多个半导体管芯2000内的该至少一个第二类型半导体管芯2000B包括单个第二类型半导体管芯2000B。
在一个实施方案中，在具有或不具有镜面对称反射的情况下，用于该多个第一类型半导体管芯2000A中的任一个第一类型半导体管芯的每种布局与用于该多个第二类型半导体管芯2000B中的任一个第二类型半导体管芯的布局一致，并且在具有或不具有镜面对称反射的情况下，从用于该多个第二类型半导体管芯2000B中的任一个第二类型半导体管芯的布局旋转90度或270度。
根据本公开的一个方面，每个曝光场3000可包括至少一个第一类型半导体管芯2000A(其可以是至少一个第一类型存储器管芯)和至少一个第二半导体管芯2000B(其可以是至少一个第二类型存储器管芯)，使得沿第一水平方向hd1的横向应力与沿第二水平方向hd2的横向应力平衡。换句话讲，由每个曝光场3000内的一组半导体管芯2000沿第一水平方向hd1施加到相邻曝光场3000内的半导体管芯2000的横向应力的总体量值和类型可与由曝光场3000内的该组半导体管芯2000沿第二水平方向hd2施加到另一个相邻曝光场3000内的半导体管芯2000的横向应力的总体量值和类型基本上相同。在这种情况下，晶圆4000沿第一水平方向hd1的变形可具有与晶圆4000沿第二水平方向hd2的变形相同的量值和类型。例如，如果晶圆4000在晶圆4000上的存储器管芯2000的制造期间和之后沿第一水平方向hd1的变形包括在包括第一水平方向hd1的竖直平面内具有曲率半径的晶圆4000的向下弯曲，则晶圆4000在晶圆4000上的存储器管芯2000的制造期间和之后沿第二水平方向hd2的变形还包括在包括第二水平方向hd2的竖直平面内具有相同曲率半径的晶圆4000的向下弯曲。因此，对于晶圆4000，可以避免鞍形变形或沿不同水平方向具有不同曲率半径的变形，并且可以促进存储器管芯2000的后制造处理(诸如管芯的接合组件的形成)。
参见图4、图5A和图5B，晶圆上的曝光场3000可分为包括第一曝光场3000A的第一组和包括第二曝光场3000B的第二组。第一曝光场3000A的总数可与第二曝光场3000B的总数大致相同。例如，第一曝光场3000A的总数可在第二曝光场3000B的总数的80％至120％的范围内。每个光刻曝光工艺可包括第一步骤，其中第一曝光区3000A的区域以光刻图案曝光，同时晶圆4000相对于晶圆4000的几何中心(诸如包括晶圆4000的圆周的圆的中心)以第一旋转角度(诸如零度)取向；和第二步骤，其中晶圆4000被旋转到第二旋转角度(诸如90度或270度)，该第二旋转角度相对于第一旋转角度从第一旋转角度旋转90度或270度，并且第二曝光区3000B的区域以相同的光刻图案曝光。图4示出了在执行光刻曝光工艺的第一步骤之后和在执行光刻曝光工艺的第二步骤之前的晶圆4000。图5A和5B示出了在执行光刻曝光工艺的第二步骤之后的晶圆4000。
每个曝光场3000包括用于至少一个半导体管芯2000的图案。在第一曝光场3000A内形成的半导体管芯2000被称为第一半导体管芯2000A(其可以是第一存储器管芯)，并且在第二曝光场3000B内形成的半导体管芯2000被称为第二半导体管芯2000B。每个第一半导体管芯2000A包括具有第一存储器块B1的至少一个第一平面1000A，并且每个第二半导体管芯2000B包括具有第二存储器块B2的至少一个第二平面1000B。每个第一存储器块B1可包括沿第一水平方向hd1(其是第一平面1000A中的位线方向“bd”)横向延伸的位线以及沿垂直于第一水平方向hd1的第二水平方向hd2(其是第一平面1000A中的字线方向“wd”)横向延伸的字线。每个第二存储器块B2可包括沿第二水平方向hd2(其是第二平面1000B中的位线方向“bd”)横向延伸的位线以及沿第一水平方向hd1(其是第二平面1000B中的字线方向“wd”)横向延伸的字线。
一般来讲，提供包括用于至少一个半导体管芯2000的多个曝光水平的光刻图案的一组标线。该至少一个半导体管芯2000可包括至少一个存储器管芯2000。存储器管芯2000可通过执行一系列处理步骤形成在晶圆4000上，这些处理步骤包括采用该组标线的沉积工艺、蚀刻工艺和光刻图案化工艺。存储器管芯2000是如在该组标线中体现的用于该至少一个半导体管芯2000的设计的物理具体实施。
光刻图案化步骤中的每个光刻图案化步骤可包括：光致抗蚀剂施加步骤，其中光致抗蚀剂层被施加在晶圆4000上方；第一光刻曝光步骤，其中光致抗蚀剂层在晶圆4000上方的多个第一曝光场3000A中在选自该组标线的相应标线的光刻图案内光刻曝光，同时晶圆4000相对于第一曝光场的取向围绕穿过晶圆4000的几何中心GCW的竖直轴以第一旋转角度取向；和第二光刻曝光步骤，和第二光刻曝光步骤，其中光致抗蚀剂层在晶圆4000上方的多个第二曝光场3000B中在选自该组标线的相应标线中的光刻图案内光刻曝光，同时晶圆4000相对于第二曝光场3000B的取向围绕穿过晶圆4000的几何中心GWC的竖直轴以第二旋转角度取向。第二曝光场3000B在第一光刻曝光步骤期间不光刻曝光，并且第一曝光场在第二光刻曝光步骤期间不光刻曝光。
在一个实施方案中，光刻图案化步骤中的每个光刻图案化步骤包括显影步骤，其中在第一光刻曝光步骤和第二光刻曝光步骤中转移到光致抗蚀剂层中的光刻图案在该多个第一曝光场3000A的区域内和该多个第二曝光场3000B的区域内同时显影。在一个实施方案中，第二旋转角和第一旋转角彼此相差90度或270度。
在一个实施方案中，每个存储器管芯2000包括相应一组存储器块(B1或B2)，存储器块(B1或B2)中的每一者包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构。该组存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。
在一个实施方案中，该多个第一曝光场3000A的总面积可以在晶圆总面积的35％至60％的范围内，并且该多个第二曝光场3000B的总面积在晶圆4000总面积的35％至60％的范围内。第一曝光场3000A的总面积不与第二曝光场3000B的总面积中的任一个重叠。存储器管芯2000中的每个存储器管芯包括多个平面1000。该多个平面1000内的每个平面包括相应多个存储器块(B1或B2)。
图6至图19B示出了可用于实施每个平面1000的区段的第一示例性结构。第一示例性结构的第一多个实例可用于第一平面1000A，使得第一示例性结构的该第一多个实例内的位线方向bd与图1至图5B中的第一水平方向hd1相同，并且第一示例性结构的该第一多个实例内的字线方向wd与图1至图5B中的第二水平方向hd2相同。第一示例性结构的第二多个实例可用于第二平面1000B，使得第一示例性结构的该第二多个实例内的位线方向bd与图1至图5B中的第二水平方向hd2相同，并且第一示例性结构的该第二多个实例内的字线方向wd与图1至图5B中的第一水平方向hd1相同。第一示例性结构的多个实例可以在上述曝光场3000内复制，以提供具有不同位线方向bd的多个平面1000。
参见图6，示出了根据本公开的实施方案的第一示例性结构，其可用于例如制造含有竖直NAND存储器器件的器件结构。第一示例性结构包括承载衬底9和位于承载衬底9的顶部表面上的半导体材料层10。在一个实施方案中，承载衬底9和半导体材料层10可作为可商购获得的单晶半导体晶圆提供。单晶半导体晶圆的表面部分可包括半导体材料层10，并且单晶半导体晶圆的本体部分可包括随后例如通过背侧磨削移除的承载衬底9。承载衬底9和半导体材料层10之间的界面7可位于对应于背侧磨削工艺的目标停止平面的深度。另选地，半导体材料层10可包括设置在承载衬底9上的单晶或多晶半导体材料层，该承载衬底包括与半导体材料层10的材料不同的材料。在这种情况下，承载衬底9可包括绝缘材料(诸如蓝宝石或氧化硅)、导电材料或与半导体材料层10的材料不同的半导体材料。承载衬底9的厚度可足够厚以机械地支撑半导体材料层10和随后在其上形成的结构。例如，承载衬底9可具有在60微米至1,000微米范围内的厚度。半导体材料层10的厚度可以在100nm至5,000nm的范围内，但是也可以使用更小和更大的厚度。半导体材料层10包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0S/cm×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
参见图7，在半导体材料层10的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可以是包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于承载衬底9和半导体材料层10之间的界面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层42(例如控制栅极电极或牺牲材料层)的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开使用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
在另选的实施方案中，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
第一示例性结构可包括：至少一个存储器阵列区100，该区中随后将形成存储器元件的三维阵列；至少一个楼梯区300，该区中随后将形成交替堆叠(32,42)的阶梯式表面；和互连区200，该区中随后将形成延伸穿过交替堆叠(32,42)的层级的互连通孔结构。
参见图8，阶梯式表面在楼梯区300形成，该楼梯区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100和互连区200之间，该外围器件区含有用于外围电路的该至少一个半导体器件。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距半导体材料层10的顶部表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。
阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层42的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿字线方向wd形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少是该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶部表面。在例示性示例中(图8中未示出)，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶部表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶部表面。也可以使用在牺牲材料层42的物理暴露的表面具有相应的一组竖直偏移的三列、四列或更多列楼梯的配置。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列楼梯内的竖直阶梯可沿字线方向wd排列，并且各列楼梯可沿垂直于字线方向wd的位线方向bd布置。在一个实施方案中，字线方向wd可以垂直于存储器阵列区100和楼梯区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶部表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成阶梯式介电材料部分65。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增加的水平横截面积的元件。如果氧化硅用于阶梯式介电材料部分65，则阶梯式介电材料部分65的氧化硅可掺杂有或可不掺杂有掺杂物诸如B、P和/或F。在一个实施方案中，阶梯式介电材料部分65具有随着距承载衬底9的竖直距离而增加的逐步增加的横向范围。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶部表面上方移除介电材料的多余部分。
参见图9A和图9B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶部表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底部表面可以与半导体材料层10的最顶部表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。
图10A至图10H示出了存储器开口49中的结构变化，该存储器开口是图9A和图9B的第一示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参见图10A，示出了图10A和图10B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底部表面相对于半导体材料层10的顶部表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。另选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参见图10B，任选的基座沟道部分(例如，外延基座)11可以形成在每个存储器开口49的底部部分。虽然图10B示出了形成在存储器开口49的底部部分中的基座沟道部分11，但是此类基座沟道部分11可以形成在支撑开口19的底部部分中。在任一种情况下，基座通道部分11可以例如通过选择性外延形成。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶部表面可形成在包括牺牲材料层42的顶部表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶部表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在承载衬底、半导体材料层(9,10)(统称为“衬底”)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在承载衬底9上，该承载衬底可具有第一导电类型的掺杂。
参见图10C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的氮掺杂化合物、它们的合金以及它们的堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或它们的组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且还可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌以及它们的合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或它们的组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参见图10D，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过该至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶部表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。另外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状配置。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可以是电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的实施方案中的半导体材料层10)的最顶部表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参见图10E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。另选地，可以任选地在沉积第二半导体沟道层602之前移除第一半导体沟道层601。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参见图10F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参见图10G，可例如通过从绝缘帽盖层70的顶部表面上方进行凹陷蚀刻或CMP来移除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。另外，第二半导体沟道层602的位于绝缘帽盖层70的顶部表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参见图10H，每个介电核心62的顶部表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶部表面和绝缘帽盖层70的底部表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应的支撑开口19并且构成支撑柱结构20(图10H中未示出)。
参见图11，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的第一示例性结构。可以在图9A和图9B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图9A和图9B的结构的每个支撑开口19内形成支撑柱结构20的实例。支撑柱结构20穿过交替堆叠(32,42)的位于阶梯式表面下方的区和阶梯式介电材料部分65的位于阶梯式表面上方的区形成。每个支撑柱结构20包括：半导体材料部分(即，支撑柱结构20的竖直半导体沟道60)，该半导体材料部分具有与存储器开口填充结构58的竖直半导体沟道60相同的组成；和介电层堆叠(即，支撑柱结构20的存储器膜50)，该介电层堆叠包含与存储器开口填充结构58的每个存储器膜50相同的一组介电材料层。虽然使用所示出的用于存储器堆叠结构的配置来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参见图12A和图12B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻转移穿过接触层级介电层73、交替堆叠(32,42)和/或阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶部表面竖直延伸到衬底半导体材料层10的顶部表面，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可以沿字线方向wd横向延伸，并且可以沿垂直于字线方向wd的位线方向bd彼此横向间隔开。存储器堆叠结构55可被布置成沿字线方向wd延伸的行。漏极选择层级隔离结构72可以沿字线方向wd横向延伸。每个背侧沟槽79可具有不沿纵向方向(即，沿字线方向wd)变化的均匀宽度。每个漏极选择层级隔离结构72可以具有沿垂直于字线方向wd的竖直平面的均匀竖直剖面轮廓，该均匀竖直剖面轮廓不随沿字线方向wd的平移而变化。多行存储器堆叠结构55可以位于相邻对的背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻对的漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可例如通过灰化移除光致抗蚀剂层。
参见图13和图14A，可例如采用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图14A示出了图13的第一示例性结构的区。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可以对绝缘层32的第一材料、接触层级介电层73、绝缘帽盖层70、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料有选择性的方式移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所使用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可以是横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面竖直界定。在一个实施方案中，每个背侧凹陷部43可自始至终具有均匀的高度。
可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以使用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参见图14B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参见图14C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可包括导电金属氮化物材料诸如TiN、TaN、WN或它们的堆叠，或者可包括导电金属碳化物材料诸如TiC、TaC、WC或它们的堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm诸如3nm至6nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参见图14D和图15，金属填充材料沉积在多个背侧凹陷部43中、沉积在背侧沟槽79的侧壁上并且沉积在接触层级介电层73的顶部表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的该至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，可以采用含氟前体气体诸如WF6来沉积金属填充材料层46B。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对电介质材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
参见图16A至图16C，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。
在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。
参见图17A和图17B，可以通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不使用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶部表面可物理暴露在每个背侧沟槽79的底部处。
通过将电掺杂剂注入半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，该至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、它们的合金或它们的堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、它们的合金或它们的堆叠。
可以将覆盖交替堆叠(32,46)的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果使用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果使用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参见图18A和图18B，附加的接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过阶梯式介电材料部分65形成在导电层46上。直通通孔结构8P可穿过阶梯式介电材料部分65形成到半导体材料层10。
参见图19A和图19B，在接触层级介电层73上方形成通孔层级介电层80。可以穿过通孔层级介电层80形成各种连接通孔结构(198,196,194)。例如，位线连接通孔结构198可以形成在漏极接触通孔结构88上，字线连接通孔结构196可以形成在字线接触通孔结构86上，并且外围延伸通孔结构194可以形成在直通通孔结构8P上。
第一线层级介电层90沉积在通孔层级介电层80上方。在第一线层级介电层90中形成各种金属线结构(98、96、94)。金属线结构(98、96、94)在本文中被称为第一线层级金属互连结构。各种金属线结构(98,96,94)包括电连接到相应多个漏极接触通孔结构88(例如，通过字线连接通孔结构196)的位线98、电连接到字线接触通孔结构86中的相应一个(例如，通过位线连接通孔结构198)的字线连接金属互连线96，以及电连接到直通通孔结构8P中的相应一个(例如，通过外围延伸通孔结构194)的外围金属互连线94。
位线98电连接到存储器阵列区100中的存储器堆叠结构55中的竖直半导体沟道60的相应子集的上部端。在一个实施方案中，存储器堆叠结构55被布置成沿字线方向wd延伸的行，并且位线98沿位线方向bd横向延伸。
参见图20，示出了根据本公开的实施方案的第二示例性结构。第二示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764以及覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766。
介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构向和从半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点提供电气布线。较低层级金属互连结构780形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底部表面下方并且任选地接触氮化硅层的底部表面的较低层级金属线结构。
例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。选自第一介电材料层764的每个介电材料层可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极接触的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。
可以在第一介电材料层764(其可以是多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每个较低层级金属互连结构都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶部表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。选自该至少一个第二介电材料层768中的每个第二介电材料层可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，该至少一个第一第二介电材料层768可以包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
参见图21A至图21C，至少一个第二介电层768可以形成为较低层级介电材料层760的附加部件层。金属材料的任选层和半导体材料的层可沉积在该至少一个第二介电材料层768的图案化凹陷部上方或内部，并且被光刻图案化以提供任选的导电板层6和过程中源极层级材料层110'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层110'的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。
任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层110'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层110'可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
较低源极层级半导体层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
过程中源极层级材料层110'可以形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。
可以对任选的导电板层6和过程中源极层级材料层110'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层110'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
可以对任选的导电板层6和过程中源极层级材料层110’进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，楼梯区200可以沿第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可以在存储器阵列区100的区内形成任选的导电板层6和过程中源极层级材料层110'中的附加开口，在存储器阵列区的区中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围器件区400可以邻近楼梯区200提供。
半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。
较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可以被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。
参见图22，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一个交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换工艺的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层110’上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅极电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施方案中，第一绝缘层132可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)形成。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
第一绝缘帽盖层170随后形成在第一交替堆叠(132,142)上方。第一绝缘帽盖层170包括介电材料，该介电材料可以是可用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。
参见图23，可将第一绝缘帽盖层170和第一层交替堆叠(132,142)图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区和第二阶梯式区，在第一阶梯式区中，形成第一阶梯式表面，在第二阶梯式区中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层(未示出)、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底部表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶部表面可在第一阶梯式表面处物理暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶部表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。
层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包括掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可包括未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。
参见图24A和图24B，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110'。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺转移穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图24B中以虚线示出第一交替堆叠(132,142)中的阶梯S的位置。
第一层存储器开口149是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。
第一层支撑开口129是形成在楼梯区200中的开口，并且随后用于形成支撑柱结构。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的子集。
在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或者可以是锥形的。
在蚀刻穿过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可以选择第一各向异性蚀刻工艺的终端部分的化学性质以便以比过程中源极层级材料层110'的平均蚀刻速率更高的蚀刻速率蚀刻穿过该至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层110'中的部件层内的半导体材料具有选择性。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻穿过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地蚀刻到下部源极层级半导体层112中。第一各向异性蚀刻工艺的终端部分可以包含用于蚀刻过程中源极层级材料层110'的各种半导体材料的至少一种蚀刻化学物质。随后可例如通过灰化移除光致抗蚀剂层。
可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包括在稀氢氟酸中具有比第一绝缘层132(其可包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着陆焊盘。
参见图25，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括可随后对于第一绝缘层132和第一牺牲材料层142的材料选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。可选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
可以从第一层交替堆叠(132,142)的最顶部层上方诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶部表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶部表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶部表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶部表面可以与层间介电层180的顶部表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
参见图26，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一交替堆叠(132,142)的顶部表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括不同于第三材料的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是可对于第二绝缘层232的第三材料选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料，这些导电电极可以用作例如竖直NAND器件的控制栅极电极。
在一个实施方案中，每个第二绝缘层232可包括第二绝缘材料，并且每个第二牺牲材料层242可包括第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)形成。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
第二阶梯式区中的第二阶梯式表面可以使用与用于形成第一阶梯式区中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。
随后可以在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。
一般来讲，可以在过程中源极层级材料层110'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在该至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。
可选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232,242)、第二后向阶梯式介电材料部分265、第二绝缘帽盖层270和可选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。
参见图27A和图27B，可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，该图案与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。
可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)和第二后向阶梯式介电材料部分265之间的面间表面。在图27B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。
第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料被同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或者可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。
参见图28，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一和第二绝缘层(132,232)、第一和第二牺牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图29A至图29D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。
参见图29A，示出了图28的第二示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。
参见图29B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包括p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅并且/或者基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中存在腔体49’。
参见图29C，在每个存储器开口中的腔体49’未被半导体沟道材料层60L完全填充的情况下，可将介电核心层沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电核心层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电核心层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电核心层的剩余部分的顶部表面凹陷至第二绝缘帽盖层270的顶部表面和第二绝缘帽盖层270的底部表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图29D，具有第二导电类型的掺杂的掺杂半导体材料可沉积在覆盖在介电核心62上面的腔体中。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶部表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电核心62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参见图30，示出了在形成存储器开口填充结构58之后的第二示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
参见图31A和图31B，可以在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区内形成分立的开口。可以执行各向异性蚀刻以形成竖直互连区腔体585，这些竖直互连区腔体具有延伸穿过第一接触层级介电层280的基本上竖直的侧壁，第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)可以形成在光致抗蚀剂层中的开口的下方。较低层级金属互连结构780的顶部表面可以在每个竖直互连区腔体585的底部处物理暴露。可例如通过灰化移除光致抗蚀剂层。
参见图32，可以通过保形沉积工艺(诸如低压化学气相沉积)或自平面化沉积工艺(诸如旋涂)在竖直互连区腔体585中沉积介电材料诸如氧化硅。可以通过平面化工艺从第一接触层级介电层280的顶部表面上方移除沉积的介电材料的多余部分。竖直互连区腔体585中的介电材料的剩余部分构成互连区介电填充材料部分584。
参见图33A和图33B，可以在第一接触层级介电层280上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过将光致抗蚀剂层(未示出)中的图案转移穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110'中来形成背侧沟槽79。可以移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和过程中源极层级材料层110'的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。虽然示意性地示出背侧沟槽79具有直的侧壁，但应当理解，背侧沟槽79的侧壁可由于各向异性蚀刻工艺的性质而具有宽度变化。具体地讲，第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)的蚀刻部分周围的局部电场变化在背侧沟槽79的竖直剖面轮廓中引入随机变化，这将在稍后讨论。随后可以例如通过灰化移除光致抗蚀剂层。
参见图34和图35A，可以在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物77。例如，可以在背侧沟槽79中以及在第一接触层级介电层280上方沉积保形间隔物材料层，并且可以对其进行各向异性蚀刻以形成背侧沟槽间隔物77。背侧沟槽间隔物77包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物77可以包含氮化硅。
参见图35B，可以在各向同性蚀刻工艺中，将对于第一交替堆叠(132,142)、第二交替堆叠(232,242)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280、较高牺牲衬底105和较低牺牲衬底103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物77包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物77以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物77时，即使较高源极层级半导体层116的侧壁被物理暴露或者即使较低源极层级半导体层112的表面被物理暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的第二示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构包括物理暴露于源极腔体109的侧壁。
参见图35C，可以将一系列各向同性蚀刻剂(诸如湿蚀刻剂)施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
参见图35D，可以在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括竖直半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括第二示例性结构的工艺室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长具有第二导电类型掺杂的掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0×1020/cm3至2.0×1021/cm3(诸如2.0×1020/cm3至8.0×1020/cm3)的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物77的内部侧壁的底部端部分。在一个实施方案中，可以通过从源极腔体109周围的半导体表面选择性地沉积具有第二导电类型掺杂的掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层110，其替换过程中源极层级材料层110'。
参见图35E和图36，可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、第一接触层级介电层280和源极接触层114选择性地移除背侧沟槽间隔物77。例如，如果背侧沟槽间隔物77包含氮化硅，则可以执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物77。在一个实施方案中，可以将移除背侧沟槽间隔物77的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。
可以执行氧化工艺以将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。
参见图37，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124被选择性地移除。例如，可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包括氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将第二示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从其中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶部表面和覆盖在上面的绝缘层(132,232)的底部表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可以整个具有均匀高度。
参见图38A和图38B，背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。该至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。该至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，该至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，该至少一种导电材料可包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的该至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可以通过沉积该至少一种导电材料来在背侧凹陷部(143,243)中形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的可选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的可选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可以物理暴露于相应的背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。
在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146,246)的子集可以用作位于同一层级处的控制栅极和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
参见图39，示出了第二示例性结构的第一配置的背侧沟槽79周围的区。在图33A和图33B的处理步骤中的背侧沟槽的形成期间，可以任选地在第二绝缘帽盖层270和第一接触层级介电层280的层级处形成耐蚀刻介电间隔物171。在这种情况下，每个耐蚀刻介电间隔物171可以包括耐蚀刻介电材料，诸如介电金属氧化物(如，氧化铝)。耐蚀刻介电间隔物171的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。
如上所讨论，在蚀刻第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)的蚀刻部分期间发生的局部电场变化在背侧沟槽79的竖直剖面轮廓中引入随机变化，从而形成背侧沟槽79的侧壁的非竖直表面。例如，每个背侧沟槽79的纵向侧壁可以包括非竖直区段，诸如凹形区段、凸形区段和/或锥形区段。图39示出了一个示例，其中背侧沟槽79的竖直剖面轮廓包括上部锥形区段、包括凹形侧壁区段的上部凸出区段、包括凸形侧壁区段的连接区段、包括附加凹形侧壁区段的下部凸出区段和延伸到下面的半导体区的锥形区段，该锥形区段可包括第二实施方案的源极层级材料层110或位于第一实施方案的衬底(9,10)中的水平半导体沟道59和源极区61。一般来讲，背侧沟槽79可以具有导致形成无空隙填充结构困难的任何不直的轮廓，或者可以具有锥角不足的直的轮廓，这使得难以在其中形成无空隙填充结构。
横向绝缘导电通孔结构可以形成在背侧沟槽79中的每个背侧沟槽中。例如，隔离介电层可以保形地沉积在每个背侧沟槽79中，并且随后可以被各向异性蚀刻以形成隔离介电间隔物172。每个背面沟槽79中的隔离介电间隔物172包括介电材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。各向异性蚀刻工艺以比外部介电填充材料层的较宽部分更大的蚀刻速率蚀刻隔离介电层的较窄部分。因此，在隔离介电间隔物172的形成期间隔离介电层的各向异性蚀刻具有相对于其中形成隔离介电间隔物172的相应背侧沟槽79的侧壁的横向起伏的量值减小隔离介电间隔物172的内部侧壁的横向起伏的量值的效果。半导体区的下面的表面，诸如第二实施方案的源极层级材料层110的源极接触层114的表面或第一实施方案的源极区61的表面，可以在各向异性蚀刻工艺之后物理暴露。每个隔离介电间隔物172的最大横向厚度可以布置在其中形成隔离介电间隔物172的相应背侧沟槽79的最大横向宽度的5％至40％(诸如10％至35％)的范围内。隔离介电间隔物172可具有不直的外部侧壁，并且可具有随着距下面的半导体区(诸如第二实施方案的源极接触层114或第一实施方案的源极区61)的竖直距离而变化的非均匀宽度。每个隔离介电间隔物172可形成在绝缘层32和导电层46的侧壁上的背侧沟槽79中，该绝缘层和导电层构成相邻一对交替堆叠(132,246,232,246)。
随后可通过保形沉积工艺将导电材料沉积在隔离介电间隔物172的内部侧壁上以及下面的半导体区的每个物理暴露表面上，诸如第二实施方案的源极接触层114或第一实施方案的源极区61。导电材料可包括金属材料或重掺杂半导体材料。例如，导电材料可以包括导电金属氮化物材料，诸如TiN、TaN、WN或它们的组合。保形沉积的导电材料形成导电衬垫182，该导电衬垫从源极层级材料层110连续延伸到第一接触层级介电层280的顶部表面并覆盖在第一接触层级介电层280的顶部表面上。导电衬垫182的厚度可以在每个背侧沟槽79的最大横向宽度的1％至30％(诸如3％至20％)的范围内。
在一个实施方案中，导电衬垫182可包括：至少一个锥形区段，其中导电衬垫182的一对内部侧壁之间的横向间隔距离随着距下面的半导体区(诸如源极接触层114或源极区)的竖直距离而增加；和至少一个反向锥形区段，其中导电衬垫182的该对内部侧壁之间的横向间隔距离随着距下面的半导体区(诸如源极接触层114或源极区61)的竖直距离而减小。导电衬垫182可包括至少一个凹形区段，其中导电衬垫182的外部侧壁的一部分在竖直剖面图中具有凹形轮廓；并且/或者可包括至少一个凸形区段，其中导电衬垫182的外部侧壁的一部分在竖直剖面图中具有凸形轮廓。导电衬垫182可整体具有均匀厚度。导电衬垫182可形成在隔离介电间隔物172的内部侧壁上以及下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。
外部介电填充材料层273L可以通过保形沉积工艺形成在背侧沟槽79中。外部介电填充材料层273L包括介电材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。选择外部介电填充材料层273L的厚度，使得在沉积外部介电填充材料层273L之后在每个背侧沟槽79内存在竖直延伸的空隙。每个空隙可具有大致锥形的轮廓，其中空隙的宽度随着距下面的半导体区(诸如源极接触层114或源极区61)的竖直距离而增加。
参见图40，可以执行各向异性蚀刻工艺以使用导电衬垫作为蚀刻停止件来移除覆盖在交替堆叠(132,146,232,246)上面的外部介电填充材料层273L的水平部分以及外部介电填充材料层273L的表面部分。各向异性蚀刻工艺以比外部介电填充材料层273L的较宽部分更大的蚀刻速率蚀刻外部介电填充材料层273L的较窄部分。因此，各向异性蚀刻具有减小背侧沟槽79中的空隙的横向起伏并且向外部介电填充材料层273L的剩余部分的内部侧壁提供更均匀的锥形的效果。外部介电填充材料层273L的介电填充材料的每个剩余部分构成外部介电填充材料部分273。至少一个外部介电填充材料部分273从外部介电填充材料层273L的剩余部分形成在每个背侧沟槽79内。在一个实施方案中，竖直间隔开的多个外部介电填充材料部分273可以形成在背侧沟槽79中。在这种情况下，导电衬垫182的内部侧壁可以物理暴露在竖直相邻的一对外部介电填充材料部分273之间。每个外部介电填充材料部分273可以包括选自无掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的介电填充材料以及/或者基本上由选自无掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的介电填充材料组成。每个外部介电填充材料部分273可以由导电衬垫182的下部部分横向包围并接触该导电衬垫的下部部分。
参见图41，可以保形沉积包括介电核心材料的介电核心材料层274L以填充背侧沟槽79中的每个空隙。介电核心材料可以包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。介电核心材料与外部介电填充材料部分273的介电材料相同或不同。沉积介电核心材料层274L的保形沉积工艺可以是例如低压化学气相沉积(LPCVD)工艺。介电核心材料层274L可以直接沉积在外部介电填充材料部分273的内表面上，并且可以沉积在背侧沟槽79中的导电衬垫182的内部侧壁的物理暴露部分上。
参见图42，介电核心材料可以竖直凹陷，使得导电衬垫182的锥形内表面物理暴露在每个背侧沟槽79的上部区中。可以采用凹陷蚀刻工艺，该凹陷蚀刻工艺可以包括各向异性蚀刻工艺或各向同性蚀刻工艺。凹陷蚀刻工艺可对用作蚀刻停止件的导电衬垫182的材料具有选择性。在一个实施方案中，背侧沟槽79的上部区中的导电衬垫182的每个物理暴露的锥形内表面可以从导电衬垫182的最顶部表面延伸到位于交替堆叠(132,146,232,246)的最顶部表面下方的高度。
背侧沟槽79中的介电核心材料层274L的每个剩余部分构成介电核心274。每个介电核心274由至少一个外部介电填充材料部分273横向包围并且由该至少一个外部介电填充材料部分接触。在一个实施方案中，该至少一个外部介电填充材料部分273包括多个外部介电填充材料部分273，该多个外部介电填充材料部分彼此竖直间隔开并且横向围绕并接触介电核心62。位于背侧沟槽79中的导电衬垫182内部的该组材料部分构成复合非金属核心276，该复合非金属核心可以是包括介电核心274和至少一个外部介电填充材料部分273的复合介电核心。在一个实施方案中，复合非金属核心276由该至少一个外部介电填充材料部分273和介电核心274组成。
参见图43，至少一种导电材料可直接沉积在导电衬垫182的物理暴露表面上和介电核心274的顶部表面上。该至少一种导电材料可包括金属氮化物衬垫材料诸如TiN、TaN和/或WN，以及金属垫材料诸如W、Cu、Ru、Co、Mo、另一种元素金属或金属间合金。沉积的金属氮化物衬垫材料形成金属氮化物衬垫层，并且沉积的金属垫材料形成金属垫材料层。金属垫材料层、金属氮化物衬垫层以及导电衬垫182的水平部分可被图案化，例如通过在金属垫材料层上方施加光致抗蚀剂层并对其进行图案化，并且通过采用蚀刻工艺诸如各向异性蚀刻工艺将光致抗蚀剂层中的图案转移穿过金属垫材料层、金属氮化物衬垫层以及导电衬垫182的水平部分。金属垫材料层的每个图案化部分构成金属垫材料部分178B。金属氮化物衬垫层的每个图案化部分构成金属氮化物衬垫178A。金属垫材料部分178B和金属氮化物衬垫178A的每个邻接组合构成导电插头178。
导电插头178可以形成在每个背侧沟槽79上方。复合非金属核心276接触每个导电插头178的底部表面。复合非金属核心276可以包括由导电衬垫182的下部部分横向包围的至少一个外部介电填充材料部分273，以及接触该至少一个外部介电填充材料部分273的内部侧壁的介电核心274。
填充背侧沟槽79或延伸到背侧沟槽79的体积中的该组所有材料部分构成背侧接触组件186。每个背侧接触组件186可以包括隔离介电间隔物172、导电衬垫182、复合非金属核心276和导电插头178，并且可以由它们组成。复合非金属核心276包括介电核心274和至少一个外部介电填充材料部分273。导电插头178直接形成在导电衬垫182和介电核心274上及其上方。每个导电衬垫182位于隔离介电间隔物172的内部侧壁和下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。在一个实施方案中，导电衬垫182可以基本上由导电金属氮化物组成。
在一个实施方案中，导电衬垫182和导电插头178之间的界面的第一锥角□1大于导电衬垫182和该至少一个外部介电填充材料部分273中的最底部一个之间的界面的第二锥角□2。
在一个实施方案中，导电插头178包括锥形向下突出部分，该锥形向下突出部分接触导电衬垫182的内部锥形侧壁并且在包括交替堆叠(132,146,232,246)中的每个交替堆叠内的最顶部导电层246(诸如第二导电层246中的最顶部一个)的底部表面的水平平面下方竖直延伸。
在一个实施方案中，隔离介电间隔物172包括水平平面上方的竖直外部侧壁区段1722和内部锥形侧壁区段1724，该水平平面包括交替堆叠(132,146,232,246)内的最顶部导电层246。
参见图44，示出了第二示例性结构的第二配置，该第二配置可以通过形成至少一个半导体填充材料部分代替外部介电填充材料层273L从图39所示的第二示例性结构的第一配置导出。可以通过保形沉积保形半导体填充材料层并各向异性蚀刻保形半导体材料层来形成半导体填充材料部分。保形半导体填充材料层包括掺杂半导体材料或未掺杂半导体材料。例如，保形半导体填充材料层可以包括硅、硅-锗合金或复合半导体材料。保形半导体填充材料层可以包括非晶半导体材料(诸如非晶硅)或多晶半导体材料(诸如多晶硅)。各向异性蚀刻工艺蚀刻保形半导体填充材料层的水平部分。背侧沟槽79中的保形半导体填充材料层的剩余部分构成半导体填充材料部分373。半导体填充材料部分373形成在背侧沟槽79中的导电衬垫182上。
用于形成半导体填充材料部分373的各向异性蚀刻工艺以比保形半导体填充材料层的较宽部分更大的蚀刻速率蚀刻保形半导体填充材料层的较窄部分。因此，保形半导体填充材料层的各向异性蚀刻具有相对于相应导电衬垫182的内部侧壁的横向起伏的量值减小半导体填充材料部分373的内部侧壁的横向起伏的量值的效果。
参见图45，半导体填充材料部分373的内部区段可以被转换成介电半导体氧化物材料部分，这些介电半导体氧化物材料部分在本文中被称为外部介电填充材料部分673。每个外部介电填充材料部分673可以包括半导体填充材料部分373的半导体材料的介电氧化物，并且可以基本上由这些半导体填充材料部分的半导体材料的介电氧化物组成。例如，如果半导体填充材料部分包括非晶硅或多晶硅，则外部介电填充材料部分673可以包括热氧化硅。在一些实施方案中，竖直间隔开的多个外部介电填充材料部分673可以形成在背侧沟槽79中。在这种情况下，导电衬垫182的表面可以物理暴露在竖直相邻的一对外部介电填充材料部分673之间。每个背侧沟槽79内的导电衬垫182的底部部分可以完全被该至少一个外部介电填充材料部分673的最底部一个的锥形部分覆盖。
参见图46，可通过执行图41的处理步骤来形成介电核心材料层274L。介电核心材料层274L接触每个外部介电填充材料部分673的内部侧壁和导电衬垫182的物理暴露的内部侧壁。
参见图47，介电核心材料层274L可通过执行图42的凹陷蚀刻工艺而竖直凹陷。背侧沟槽79中的介电核心材料层274L的每个剩余部分构成介电核心274。复合非金属核心376形成在每个背侧沟槽79内。每个复合非金属核心376包括介电核心274、至少一个外部介电填充材料部分673和至少一个半导体填充材料部分373。
参见图48，可执行图43的处理步骤以在背侧沟槽79的每个上部区中形成导电插头178。填充背侧沟槽79或延伸到背侧沟槽79的体积中的该组所有材料部分构成背侧接触组件186。每个背侧接触组件186可以包括隔离介电间隔物172、导电衬垫182、复合非金属核心376和导电插头178，并且可以由它们组成。复合非金属核心376包括介电核心274、至少一个外部介电填充材料部分673和至少一个半导体填充材料部分373。导电插头178直接形成在导电衬垫182和介电核心274上及其上方，并且任选地形成在外部介电填充材料部分673上。每个导电衬垫182位于隔离介电间隔物172的内部侧壁和下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。在一个实施方案中，导电衬垫182可以基本上由导电金属氮化物组成。
参见图49，示出了第二示例性结构的第三配置的区。第二示例性结构的第三配置可与图39所示的第二示例性结构的第一配置相同。
参见图50，可以执行致密化工艺以致密化外部介电填充材料层273L。在一个实施方案中，外部介电填充材料层273L可包括通过采用原硅酸四乙酯(TEOS)的热分解的保形沉积工艺形成的掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。在这种情况下，外部介电填充材料层273L可由未掺杂硅酸盐玻璃层或掺杂硅酸盐玻璃层组成，该掺杂硅酸盐玻璃层包含原子浓度大于0.1％(诸如大于1％)的氢。在这种情况下，可执行热退火工艺作为致密化工艺。外部介电填充材料层273L可被转换成收缩5％至8％的致密外部介电填充材料层473L，并且其中氢的原子浓度相对于沉积的外部介电填充材料层273L中的氢的原子浓度降低至少50％。在压实工艺期间，导电衬垫182(诸如氮化钛衬垫)可与下面的半导体(例如，硅)区(114或61)反应以形成硅化物区，诸如硅化钛区。
参见图51，可通过执行图41的处理步骤来形成介电核心材料层274L。介电核心材料层274L接触每个背侧沟槽79中的致密外部介电填充材料层473L的内部侧壁。
参见图52，介电核心材料层274L和致密外部介电填充材料层473L可以通过执行图42的凹陷蚀刻工艺而竖直凹陷。位于导电衬垫182的上部锥形部分的底部周边上方的介电核心材料层274L和致密外部介电填充材料层473L的部分可通过凹陷蚀刻工艺移除，该凹陷蚀刻工艺可采用各向异性蚀刻工艺或各向同性蚀刻工艺。凹陷蚀刻工艺可对导电衬垫182的材料具有选择性。背侧沟槽79中的介电核心材料层274L的每个剩余部分构成介电核心274。背侧沟槽79中的致密外部介电填充材料层473L的每个剩余部分构成外部介电填充材料部分473，该外部介电填充材料部分可以是连续介电材料部分。复合非金属核心176形成在每个背侧沟槽79内。每个复合非金属核心176包括介电核心274和外部介电填充材料部分473。
参见图53，可执行图43的处理步骤以在背侧沟槽79的每个上部区中形成导电插头178。填充背侧沟槽79或延伸到背侧沟槽79的体积中的该组所有材料部分构成背侧接触组件186。每个背侧接触组件186可以包括隔离介电间隔物172、导电衬垫182、复合非金属核心176和导电插头178，并且可以由它们组成。复合非金属核心176包括介电核心274和外部介电填充材料部分473。导电插头178直接形成在导电衬垫182和介电核心274上及其上方，并且任选地形成在外部介电填充材料部分473上。每个导电衬垫182位于隔离介电间隔物172的内部侧壁和下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。在一个实施方案中，导电衬垫182可以基本上由导电金属氮化物组成。
参见图54A和图54B，示出了在沿背侧沟槽79的纵向方向横向间隔开的两个不同位置处的第二示例性结构的第四配置的竖直剖面图。第二示例性结构的第四配置可以通过增加外部介电填充材料层273L的厚度直到每个背侧沟槽79的锥形最上部分填充在外部介电填充材料层273L内从图39所示的第二示例性结构的第一配置导出。未填充有外部介电填充材料层273L的空隙179V可以存在于背侧沟槽79内。在一个实施方案中，空隙179V可以形成在背侧沟槽79的包括相对的一对凹形侧壁的每个区中。在一个实施方案中，可在背侧沟槽79中形成多个空隙。
参见图55A至图55C，掩模(诸如硬掩模和/或图案化光致抗蚀剂层457)可以施加在外部介电填充材料层273L的顶部表面上方，并且可以光刻图案化以在背侧沟槽79的区域上方形成开口459的行。每行开口459可以与下面的背侧沟槽79的区域重叠，并且可以包括沿每个背侧沟槽79的纵向方向(诸如第一水平方向hd1)横向间隔开的多个开口459。在一个实施方案中，开口459可具有相应矩形形状或任何其他合适的形状。
参见图56A和图56B，可通过各向异性蚀刻工艺蚀刻外部介电填充材料层273L的未掩蔽区。继续各向异性蚀刻工艺，直到由各向异性蚀刻工艺形成的凹陷体积到达嵌入在外部介电填充材料层273L的未掩蔽区域中的最底部空隙179V。导电衬垫182的物理暴露部分用作蚀刻停止件，并且随后可从光致抗蚀剂层457的开口459的区域内移除。背侧腔体279可形成在光致抗蚀剂层457中的开口459的每个区域内。
随后，可例如通过灰化移除光致抗蚀剂层457。可以通过附加各向异性蚀刻工艺移除覆盖在第一接触层级介电层280上面的外部介电填充材料层273L的剩余水平部分。背侧腔体279可在附加各向异性蚀刻工艺期间竖直延伸。保留在背侧沟槽79中的外部介电填充材料层273L的每个剩余部分构成外部介电填充材料部分273。
空隙179V可存在于其中在图55A至图55C的处理步骤中用图案化光致抗蚀剂层457掩蔽外部介电填充材料层273L的区域内。背侧腔体279可在其中在图55A至图55C的处理步骤中用图案化光致抗蚀剂层457掩蔽外部介电填充材料层273L的区域内竖直延伸。每个背侧腔体279竖直延伸穿过在图55A至图55C的处理步骤中存在的空隙的体积，从而消除在图55A至图55C的处理步骤中未用图案化光致抗蚀剂层457掩蔽的区域内的隔离空隙。另外，在其中在图55A至图55C的处理步骤中外部介电填充材料层273L的区域内存在的未被图案化光致抗蚀剂层457掩蔽的空隙可以横向连接到背侧腔体279中的相应一个。
每个外部介电填充材料部分273可以具有沿相应背侧沟槽79的纵向方向的高度调制。外部介电填充材料部分273具有更大高度的位置对应于其中在图55A至图55C的处理步骤中用图案化光致抗蚀剂层457掩蔽外部介电填充材料层273L的区域，并且外部介电填充材料部分273具有较小高度的位置对应于其中在图55A至图55C的处理步骤中外部介电填充材料层273L未被图案化光致抗蚀剂层457掩蔽的区域。
可以从第一接触层级介电层280上方移除导电衬垫182的水平部分。导电衬垫182的上部锥形部分可在其中存在背侧腔体279的区域中被移除。在图55A至图55C的处理步骤中，隔离介电间隔物172、导电衬垫182和外部介电填充材料部分的锥形表面可通过光致抗蚀剂层457物理暴露在开口459的每个区域内。
参见图57A和图57B，介电核心材料层274L可以保形沉积在背侧腔体279和横向连接到背侧腔体279的空隙179V中，并且沉积在第一接触层级介电层280上方。介电核心材料层274L沉积在背侧沟槽79中的外部介电填充材料部分273上。介电核心材料层274L包括介电核心材料，该介电核心材料可包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。介电核心材料与外部介电填充材料部分273的介电材料相同或不同。沉积介电核心材料层274L的保形沉积工艺可以是例如低压化学气相沉积(LPCVD)工艺。介电核心材料层274L至少部分地填充背侧腔体279和横向连接到背侧腔体279的空隙179V中的每一者。在一个实施方案中，由介电核心材料层274L封装的剩余封装空隙179可以存在于背侧沟槽79中的一个或多个背侧沟槽中。介电核心材料层274L可包括填充相应空隙179V的横向突出部分274P，这些相应空隙在图56A和56B的处理步骤中横向连接到背侧腔体279。
参见图58A和图58B，介电核心材料层274L以及外部介电填充材料部分273的覆盖在导电衬垫182的上部锥形部分上面的上部区可通过执行图42的凹陷蚀刻工艺而竖直凹陷。位于导电衬垫182的上部锥形部分的底部周边上方的介电核心材料层274L和外部介电填充材料部分273的部分可通过凹陷蚀刻工艺移除，该凹陷蚀刻工艺可采用各向异性蚀刻工艺或各向同性蚀刻工艺。凹陷蚀刻工艺可对导电衬垫182的材料具有选择性。背侧沟槽79中的介电核心材料层274L的每个剩余部分构成介电核心274。外部介电填充材料部分273可以在凹陷蚀刻工艺期间竖直凹陷，使得导电衬垫182的锥形内部侧壁在对应于在图55A至图55C的处理步骤中未被光致抗蚀剂层457掩蔽的区域的区域中以开口物理暴露。介电核心274可包括一个或多个横向突出部分274P，这些横向突出部分填充在图56A和图56B的处理步骤中横向连接到背侧腔体279的相应空隙。复合非金属核心476形成在每个背侧沟槽79内。每个复合非金属核心476包括介电核心274、外部介电填充材料部分273以及任选地封装在介电核心274内的一个或多个空隙179。
参见图59A和图59B，可执行图43的处理步骤以在背侧沟槽79的每个上部区中形成导电插头178。填充背侧沟槽79或延伸到背侧沟槽79的体积中的该组所有材料部分构成背侧接触组件186。每个背侧接触组件186可以包括隔离介电间隔物172、导电衬垫182、复合非金属核心476和导电插头178，并且可以由它们组成。复合非金属核心476包括介电核心274和外部介电填充材料部分273。介电核心274可将一个或多个空隙179封装在其中。每个空隙179可被相应介电核心274的内表面完全封装。导电插头178直接形成在导电衬垫182、隔离介电间隔物172和介电核心274上及其上方。每个导电衬垫182位于隔离介电间隔物172的内部侧壁和下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。在一个实施方案中，导电衬垫182可以基本上由导电金属氮化物组成。外部介电填充材料部分273可以包括填充有介电核心274的横向突出部分274P的横向延伸的腔体。
参见图60，示出了第二示例性结构的第五配置的区。第二示例性结构的第五配置可与图39所示的示例性结构的第一配置相同。在该实施方案中，层273L可相对较薄，具有5nm至20nm，诸如10nm至15nm的厚度。
参见图61，执行氧化工艺以将导电衬垫182的近侧子层转换成金属氧化物层184。例如，如在图60的处理步骤中形成的导电衬垫182可包括金属氮化物材料，诸如TiN、TaN和/或WN，并且外部介电填充材料层273L可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。氧化工艺提供氧原子，该氧原子扩散穿过外部介电填充材料层273L并与导电衬垫182的近侧部分(即，背侧沟槽79中的内部部分或第一接触层级介电层280上方的上部部分)反应。导电衬垫182的近侧部分被转换成金属氧化物层184。如果导电衬垫182包含TiN，则金属氧化物层184可包含氧化钛(例如，化学计量或非化学计量)。氧化钛可包含一些剩余的氮。剩余的氮化钛导电衬垫182可包含一些氧(例如，可包含氮氧化钛)。金属氧化物层184的厚度可在1nm至60nm的范围内，诸如3nm至20nm，尽管也可采用更小和更大的厚度。导电衬垫182的剩余部分的厚度可以在5nm至120nm的范围内，诸如10nm至60nm，但是也可以采用更小和更大的厚度。导电衬垫182和金属氧化物层184的层叠堆构成复合衬垫叠堆582。
外部介电填充材料层273L可在氧化工艺期间转换成致密外部介电填充材料层473L。致密外部介电填充材料层473L中的氢的原子浓度可以小于沉积的外部介电填充材料层273L中的氢的原子浓度的50％。
参见图62，可通过执行图41的处理步骤来形成介电核心材料层274L。介电核心材料层274L接触每个背侧沟槽79中的致密外部介电填充材料层473L的内部侧壁。
参见图63，介电核心材料层274L和致密外部介电填充材料层473L可以通过执行图42的凹陷蚀刻工艺而竖直凹陷。位于复合衬垫堆叠582的上部锥形部分的底部周边上方的介电核心材料层274L和致密外部介电填充材料层473L的部分可通过凹陷蚀刻工艺移除，该凹陷蚀刻工艺可采用各向异性蚀刻工艺或各向同性蚀刻工艺。凹陷蚀刻工艺可蚀刻金属氧化物层184的物理暴露部分，并且可对导电衬垫182的材料具有选择性。导电衬垫182的锥形侧壁可以在每个背侧沟槽79的上部区中物理暴露。
背侧沟槽79中的介电核心材料层274L的每个剩余部分构成介电核心274。背侧沟槽79中的致密外部介电填充材料层473L的每个剩余部分构成外部介电填充材料部分473，该外部介电填充材料部分可以是连续介电材料部分。复合非金属核心576形成在每个背侧沟槽79内。每个复合非金属核心576包括介电核心274、外部介电填充材料部分473和通过将导电衬垫182的一部分氧化成介电金属氧化物而形成的金属氧化物层184。
参见图64，可执行图43的处理步骤以在背侧沟槽79的每个上部区中形成导电插头178。填充背侧沟槽79或延伸到背侧沟槽79的体积中的该组所有材料部分构成背侧接触组件186。每个背侧接触组件186可以包括隔离介电间隔物172、导电衬垫182、复合非金属核心576和导电插头178，并且可以由它们组成。复合非金属核心576包括介电核心274、外部介电填充材料部分473和介电金属氧化物184，诸如氧化钛。导电插头178直接形成在导电衬垫182和介电核心274上及其上方，并且任选地形成在外部介电填充材料部分473上。每个导电衬垫182位于隔离介电间隔物172的内部侧壁和下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。在一个实施方案中，导电衬垫182可以基本上由导电金属氮化物组成。
参见图65A至图65C，在图43、图48、图53、图59A和图59B或图64的处理步骤中示出第二示例性结构。背侧接触组件186位于背侧沟槽79中并且在包括第一接触层级介电层280的顶部表面的水平平面上方突出。每个背侧接触组件186包括横向绝缘接触通孔结构，该横向绝缘接触通孔结构提供与下面的半导体区(诸如源极接触层114或源极区61)的电接触。隔离介电间隔物172提供与交替堆叠(132,246,232,246)中的导电层(146,246)的电隔离。
一般来讲，背侧接触组件186包括覆盖在背侧沟槽79上面的导电插头178。复合非金属核心(176、276、376、476或576)接触每个导电插头178的底部表面。复合非金属核心(176、276、376、476或576)可以包括由导电衬垫182的下部部分横向包围的至少一个外部介电填充材料部分(273、673或473)，以及接触该至少一个外部介电填充材料部分(273、673或473)的内部侧壁的介电核心274。
填充背侧沟槽79或延伸到背侧沟槽79的体积中的该组所有材料部分构成背侧接触组件186。每个背侧接触组件186可以包括隔离介电间隔物172、导电衬垫182、复合非金属核心(176、276、376、476或576)和导电插头178。复合非金属核心(176、276、376、476或576)包括介电核心274和至少一个外部介电填充材料部分(273,673,473)。导电插头178直接形成在导电衬垫182和介电核心274上及其上方。每个导电衬垫182位于隔离介电间隔物172的内部侧壁和下面的半导体区(诸如源极接触层114或源极区61)的顶部表面上。在一个实施方案中，导电衬垫182可以基本上由导电金属氮化物诸如TiN组成。
在一个实施方案中，导电衬垫182和导电插头178之间的界面的第一锥角□1大于导电衬垫182和该至少一个外部介电填充材料部分273中的最底部一个之间的界面的第二锥角□2。
在一个实施方案中，导电插头178包括锥形向下突出部分，该锥形向下突出部分接触导电衬垫182的内部锥形侧壁并且在包括交替堆叠(132,146,232,246)中的每个交替堆叠内的最顶部导电层246(诸如第二导电层246中的最顶部一个)的底部表面的水平平面下方竖直延伸。
在一个实施方案中，隔离介电间隔物172包括水平平面上方的竖直外部侧壁区段1722和内部锥形侧壁区段1724，该水平平面包括交替堆叠(132,146,232,246)内的最顶部导电层。
参见图66A和图66B，可以在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包括介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案传递穿过第二和第一接触级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。
漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶部表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶部表面上。楼梯区接触通孔结构86可包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。另外，楼梯区接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。
参见图67，可以穿过第二和第一接触层级介电层(282,280)、第二和第一后向阶梯式介电材料部分(265,165)以及漏极侧介电层768到外围器件区400中的较低层级金属互连结构780的第一子集的顶部表面形成外围区通孔腔体。可以穿过互连区介电填充材料部分584和漏极侧介电层768到较低层级金属互连结构780的第二子集的顶部表面形成贯通存储器区通孔腔体。至少一种导电材料可以沉积在外围区通孔腔体中和贯通存储器区通孔腔体中。可以从包括第二接触层级介电层282的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。外围区通孔腔体中的该至少一种导电材料的每个剩余部分构成外围区接触通孔结构488。贯穿存储器区通孔腔体中的该至少一种导电材料的每个剩余部分构成贯穿存储器区通孔结构588。
可以在接触层级介电层(280,282)上方形成至少一个附加介电层，并且可以在该至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，该至少一个附加介电层可包括在接触层级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98，以及接触和/或电连接到阶梯区接触通孔结构86和/或外围区接触通孔结构488和/或直通存储器层级通孔结构588中的至少一者的互连线结构96。字线接触通孔结构(其作为阶梯区接触通孔结构86的子集提供)可以通过较低层级金属互连结构780的子集并且通过外围区接触通孔结构488的子集电连接到字线驱动器电路。
参见所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：一对绝缘层(132,232)和导电层(146,246)的交替堆叠，该对绝缘层和导电层的交替堆叠位于半导体区(诸如源极接触层114或源极区61)上方，并且通过背侧沟槽79彼此横向间隔开；存储器堆叠结构55，这些存储器堆叠结构延伸穿过该对交替堆叠(132,146,232,246)；和背侧接触组件186，该背侧接触组件位于背侧沟槽79中。背侧接触组件186包括接触相应一对交替堆叠(132,146,232,246)的隔离介电间隔物172；导电衬垫182，该导电衬垫接触隔离介电间隔物172的内部侧壁和半导体层的顶部表面；和复合非金属核心(176、276、376、476或576)，该复合非金属核心包括由导电衬垫182的下部部分横向包围的至少一个外部介电填充材料部分(273,673,473)，以及接触该至少一个外部介电填充材料部分(273,673,473)的内部侧壁的介电核心274。
在一个实施方案中，背侧接触组件186还包括接触导电衬垫182和介电核心274的导电插头178。
在一个实施方案中，导电衬垫182和导电插头178之间的界面的第一锥角□1大于导电衬垫182和该至少一个外部介电填充材料部分273中的最底部一个之间的界面的第二锥角□2。
在一个实施方案中，导电插头178包括锥形向下突出部分，该锥形向下突出部分接触导电衬垫182的内部锥形侧壁并且在包括每对交替堆叠(132,146,232,246)内的最顶部导电层(诸如第二导电层246中的最顶部一个)的底部表面的水平平面下方竖直延伸。
在一个实施方案中，隔离介电间隔物172包括水平平面上方的竖直外部侧壁区段1722和内部锥形侧壁区段1724，该水平平面包括该对交替堆叠(132,146,232,246)内的最顶部导电层。
在一个实施方案中，导电衬垫182包含导电金属氮化物。在一个实施方案中，该至少一个外部介电填充材料部分(273,673,473)中的每一者包括选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的介电填充材料。
在一个实施方案中，导电衬垫182包括：至少一个锥形区段，其中导电衬垫182的一对内部侧壁之间的横向间隔距离随着距半导体区(诸如源极接触层114或源极区)的竖直距离而增加；和至少一个反向锥形区段，其中导电衬垫182的该对内部侧壁之间的横向分离距离随着距半导体层的竖直距离而减小。
在一个实施方案中，该至少一个外部介电填充材料部分(273,673,473)包括彼此竖直间隔开的多个外部介电填充材料部分，并且该至少一个外部介电填充材料部分(273,673,473)包括横向围绕并接触介电核心274。
在一个实施方案中，复合非金属核心(176,276)由该至少一个外部介电填充材料部分(273,473)和介电核心274组成。
在一个实施方案中，复合非金属核心376包括具有半导体填充材料的至少一个半导体填充材料部分373，其中该至少一个外部介电填充材料部分673包含半导体填充材料的氧化物。
在一个实施方案中，该至少一个外部介电填充材料部分273包括填充有介电核心274的横向突出部分274P的横向延伸的腔体。在一个实施方案中，背侧接触组件还包括金属氧化物层184。
在一个实施方案中，导电插头178包括：至少一个第一锥形侧壁，该至少一个第一锥形侧壁接触导电衬垫182的相应锥形内部侧壁并且与隔离介电间隔物172横向间隔开(如图59A所示)；和至少一个第二锥形侧壁，该至少一个第二锥形侧壁接触隔离介电间隔物172的上部部分的相应锥形内部侧壁(如图59B所示)。在一个实施方案中，导电插头178的该至少一个第一锥形侧壁包括多个第一锥形侧壁；并且导电插头178的该至少一个第二锥形侧壁包括多个第二锥形侧壁，该多个第二锥形侧壁沿背侧接触组件186的纵向方向与该多个第一锥形侧壁交替。
背侧接触组件186包括复合非金属核心(176、276、376、476或576)，该复合非金属核心包括至少一种非金属材料。复合非金属核心(176、276、376、476或576)可由介电材料部分组成或可包括介电材料部分和半导体材料部分。复合非金属核心(176、276、376、476或576)的非金属材料减小了背侧沟槽79中的机械应力。具体地讲，至少一个外部介电填充材料部分(273,473)和介电核心274中的硅酸盐玻璃材料、任选的半导体填充材料部分373中的半导体材料以及任选的金属氧化物层184中的介电金属氧化物可吸收和/或补偿由交替堆叠(132,146,232,246)中的导电层(146,246)产生的应力。因此，复合非金属核心(176、276、376、476或576)可减小应力和所得的衬底翘曲。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。
Claims (40)
1.一种存储器管芯，包括：
第一平面，所述第一平面包括多个第一存储器块；和
第二平面，所述第二平面包括多个第二存储器块，
其中：
分别选自所述多个第一存储器块和所述多个第二存储器块的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构，其中所述组存储器堆叠结构内的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；
所述第一平面中的每个第一平面包括沿第一水平方向横向延伸并电连接到竖直半导体沟道的相应子集的相应一组第一位线；并且
所述第二平面中的每个第二平面包括相对于彼此平行并且沿垂直于所述第一水平方向的第二水平方向横向延伸并且电连接到所述第二平面内的竖直半导体沟道的相应子集的相应一组第二位线。
2.根据权利要求1所述的存储器管芯，其中：
所述第一平面内的导电层包括用于所述第一存储器块中的相应一个第一存储器块的字线并且沿所述第二水平方向横向延伸；并且
所述第二平面内的导电层包括用于所述第二存储器块中的相应一个第二存储器块的字线并且沿所述第一水平方向横向延伸。
3.根据权利要求2所述的存储器管芯，其中：
每个第一平面内的第一存储器块通过沿所述第二水平方向横向延伸的第一沟槽相对于彼此横向间隔开；
每个第二平面内的第二存储器块通过沿所述第一水平方向横向延伸的第二沟槽相对于彼此横向间隔开；
所述第一位线中的每个第一位线在相应多个第一存储器块上方延伸；并且
所述第二位线中的每个第二位线在相应多个第二存储器块上方延伸。
4.根据权利要求1所述的存储器管芯，其中所述半导体管芯包括：
一对第一侧壁，所述一对第一侧壁平行于所述第一水平方向；
一对第二侧壁，所述一对第二侧壁平行于所述第二水平方向；
平坦的顶部表面，所述平坦的顶部表面邻接所述一对第一侧壁中的每个侧壁的上部边缘；和
平坦的底部表面，所述平坦的底部表面邻接所述一对第二侧壁中的每个侧壁的下部边缘。
5.根据权利要求1所述的存储器管芯，其中：
所述存储器管芯包括与所述第二平面的总数相同总数的所述第一平面；并且
所述第二平面中的每个第二平面内的存储器堆叠结构具有从所述第一平面中的一个第一平面内的存储器堆叠结构的布局旋转90度或270度的布局。
6.一种形成存储器管芯的方法，包括：
提供一组标线，所述一组标线包括用于至少一个半导体管芯的多个曝光水平的光刻图案，其中所述一组标线内的每个半导体管芯的布局包括用于包括多个第一存储器块的至少一个第一平面的第一子布局和用于包括多个第二存储器块的至少一个第二平面的第二子布局；
通过执行一系列处理步骤在晶圆上形成存储器管芯，所述处理步骤包括采用所述一组标线的沉积工艺、蚀刻工艺和光刻图案化工艺，其中所述存储器管芯是如在所述一组标线中体现的用于所述至少一个半导体管芯的设计的物理具体实施，
其中，对于所述存储器管芯中的每个存储器管芯：
分别选自所述多个第一存储器块和所述多个第二存储器块的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构，其中所述组存储器堆叠结构内的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；
所述至少一个第一平面中的每个第一平面包括沿第一水平方向横向延伸并电连接到竖直半导体沟道的相应子集的相应一组第一位线；并且
所述至少一个第二平面中的每个第二平面包括相对于彼此平行并且沿垂直于所述第一水平方向的第二水平方向横向延伸并且电连接到所述至少一个第二平面内的竖直半导体沟道的相应子集的相应一组第二位线。
7.根据权利要求6所述的方法，其中：
所述存储器管芯中的每个存储器管芯包括与所述至少一个第二平面的总数相同总数的所述至少一个第一平面；并且
在具有或不具有镜像对称反射的情况下，所述至少一个第二平面中的每个第二平面内的存储器堆叠结构具有从所述至少一个第一平面中的一个第一平面内的存储器堆叠结构的布局旋转90度或270度的布局。
8.根据权利要求7所述的方法，其中：
每个存储器管芯内的所述至少一个第一平面包括多个第一平面；
每个存储器管芯内的所述至少一个第二平面包括多个第二平面；并且
每个存储器管芯内的所述多个第一平面的总面积与每个存储器管芯内的所述多个第二平面的总面积相同。
9.根据权利要求8所述的方法，其中每个存储器管芯内的所述多个第一平面和所述多个第二平面的至少子集被布置成相对于穿过所述多个第一平面和所述多个第二平面的所述子集的几何中心的竖直轴具有反转对称性。
10.根据权利要求6所述的方法，其中：
所述至少一个第一平面内的导电层包括用于所述第一存储器块中的相应一个第一存储器块的字线并且沿所述第二水平方向横向延伸；并且
所述至少一个第二平面内的导电层包括用于所述第二存储器块中的相应一个第二存储器块的字线并且沿所述第一水平方向横向延伸。
11.一种形成存储器管芯的方法，包括：
提供包括用于多个半导体管芯的多个曝光水平的光刻图案的一组标线，其中在具有或不具有镜像对称反射的情况下，用于所述多个半导体管芯内的至少一个第一类型半导体管芯中的一个第一类型半导体管芯的布局与用于所述多个半导体管芯内的至少一个第二类型半导体管芯中的一个第二类型半导体管芯的布局一致，并且在具有或不具有镜像对称反射的情况下，从所述至少一个第一类型半导体管芯中的所述一个第一类型半导体管芯的所述布局旋转90度或270度；并且
通过执行一系列处理步骤在晶圆上形成存储器管芯，所述处理步骤包括采用所述一组标线的沉积工艺、蚀刻工艺和光刻图案化工艺，其中所述存储器管芯是如在所述一组标线中体现的用于所述多个半导体管芯中的每个半导体管芯的设计的物理具体实施，其中：
每个存储器管芯包括相应一组存储器块；并且
所述存储器块中的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构，其中所述组存储器堆叠结构内的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。
12.根据权利要求11所述的方法，其中所述存储器管芯中的每个存储器管芯包括相对于彼此平行并且电连接到所述存储器管芯中的相应一个存储器管芯内的存储器堆叠结构的相应子集的位线。
13.根据权利要求12所述的方法，其中：
用于所述至少一个第一类型半导体管芯中的所述一个第一类型半导体管芯的所述布局中的存储器阵列区内的所述位线的所有图案沿第一水平方向横向延伸；并且
用于所述至少一个第二类型半导体管芯中的所述一个第二类型半导体管芯的所述布局中的存储器阵列区内的所述位线的所有图案沿垂直于所述第一水平方向的第二水平方向横向延伸。
14.根据权利要求11所述的方法，其中：
所述多个半导体管芯内的所述至少一个第一类型半导体管芯包括多个第一类型半导体管芯；
所述多个半导体管芯内的所述至少一个第二类型半导体管芯包括多个第二类型半导体管芯；并且
所述多个第一类型半导体管芯的总数与所述多个第二类型半导体管芯的总数相同。
15.根据权利要求14所述的方法，其中在具有或不具有镜面对称反射的情况下，用于所述多个第一类型半导体管芯中的任一个第一类型半导体管芯的每种布局与用于所述多个第二类型半导体管芯中的任一个第二类型半导体管芯的布局一致，并且在具有或不具有镜面对称反射的情况下，从用于所述多个第二类型半导体管芯中的任一个第二类型半导体管芯的所述布局旋转90度或270度。
16.一种形成存储器管芯的方法，包括：
提供一组标线，所述一组标线包括用于至少一个半导体管芯的多个曝光水平的光刻图案；
通过执行一系列处理步骤在晶圆上形成存储器管芯，所述处理步骤包括采用所述一组标线的沉积工艺、蚀刻工艺和光刻图案化工艺，其中所述存储器管芯是如在所述一组标线中体现的用于所述至少一个半导体管芯的设计的物理具体实施，
其中所述光刻图案化步骤中的每一者包括：
光致抗蚀剂施加步骤，其中将光致抗蚀剂层施加在所述晶圆上方；
第一光刻曝光步骤，其中所述光致抗蚀剂层在所述晶圆上方的多个第一曝光场中在选自所述一组标线的相应标线中的光刻图案内光刻曝光，同时所述晶圆相对于所述第一曝光场的取向围绕穿过所述晶圆的几何中心的竖直轴以第一旋转角度取向；和
第二光刻曝光步骤，其中所述光致抗蚀剂层在所述晶圆上方的多个第二曝光场中在选自所述一组标线的所述相应标线中的所述光刻图案内光刻曝光，同时所述晶圆相对于所述第二曝光场的取向围绕穿过所述晶圆的所述几何中心的所述竖直轴以第二旋转角度取向。
17.根据权利要求16所述的方法，其中所述光刻图案化步骤中的所述每个光刻图案化步骤包括显影步骤，其中在所述第一光刻曝光步骤和所述第二光刻曝光步骤中转移到所述光致抗蚀剂层中的光刻图案在所述多个第一曝光场的区域内和所述多个第二曝光场的区域内同时显影。
18.根据权利要求16所述的方法，其中所述第二旋转角和所述第一旋转角彼此相差90度或270度。
19.根据权利要求16所述的方法，其中：
每个存储器管芯包括相应一组存储器块；并且
所述存储器块中的每个存储器块包括竖直延伸穿过绝缘层和导电层的相应交替堆叠的相应一组存储器堆叠结构，其中所述组存储器堆叠结构内的每个存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜。
20.根据权利要求16所述的方法，其中：
所述多个第一曝光场的总面积在所述晶圆的总面积的35％至60％的范围内；
所述多个第二曝光场的总面积在所述晶圆的所述总面积的35％至60％的范围内并且不与所述第二曝光场的所述总面积中的任一个总面积重叠；并且
所述存储器管芯中的每个存储器管芯包括多个平面，其中所述多个平面内的每个平面包括相应多个存储器块。
21.一种三维存储器器件，包括：
一对绝缘层和导电层的交替堆叠，所述一对绝缘层和导电层的交替堆叠位于半导体区上方，并且通过背侧沟槽彼此横向间隔开；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述一对交替堆叠，每个存储器堆叠结构包括竖直半导体沟道和存储器膜；和
背侧接触组件，所述背侧接触组件位于所述背侧沟槽中并且包括：
隔离介电间隔物，所述隔离介电间隔物接触所述一对交替堆叠；
导电衬垫，所述导电衬垫接触所述隔离介电间隔物的内部侧壁和所述半导体区的顶部表面；和
复合非金属核心，所述复合非金属核心包括：
至少一个外部介电填充材料部分，所述至少一个外部介电填充材料部分由所述导电衬垫的下部部分横向包封；和
介电核心，所述介电核心接触所述至少一个外部介电填充材料部分的内部侧壁。
22.根据权利要求21所述的三维存储器器件，其中所述背侧接触组件还包括接触所述导电衬垫和所述介电核心的导电插头。
23.根据权利要求22所述的三维存储器器件，其中所述导电衬垫和所述导电插头之间的界面的第一锥角大于所述导电衬垫和所述至少一个外部介电填充材料部分中的最底部一个外部介电填充材料部分之间的界面的第二锥角。
24.根据权利要求22所述的三维存储器器件，其中所述导电插头包括锥形向下突出部分，所述锥形向下突出部分接触所述导电衬垫的内部锥形侧壁并且在包括每对所述交替堆叠内的最顶部导电层的底部表面的水平平面下方竖直延伸。
25.根据权利要求22所述的三维存储器器件，其中所述隔离介电间隔物包括水平平面上方的竖直外部侧壁区段和内部锥形侧壁区段，所述水平平面包括在每对所述交替堆叠内的最顶部导电层。
26.根据权利要求21所述的三维存储器器件，其中所述导电衬垫包含导电金属氮化物。
27.根据权利要求21所述的三维存储器器件，其中所述至少一个外部介电填充材料部分中的每一者包括选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的介电填充材料。
28.根据权利要求27所述的三维存储器器件，其中所述导电衬垫包括：至少一个锥形区段，其中所述导电衬垫的一对内部侧壁之间的横向间隔距离随着距所述半导体区的竖直距离而增加；和至少一个反向锥形区段，其中所述导电衬垫的所述一对内部侧壁之间的所述横向间隔距离随着距所述半导体区的所述竖直距离而减小。
29.根据权利要求27所述的三维存储器器件，其中所述至少一个外部介电填充材料部分包括彼此竖直间隔开的多个外部介电填充材料部分，并且所述至少一个外部介电填充材料部分横向围绕并接触所述介电核心。
30.根据权利要求27所述的三维存储器器件，其中所述复合非金属核心由所述至少一个外部介电填充材料部分和所述介电核心组成。
31.根据权利要求27所述的三维存储器器件，其中所述复合非金属核心包括至少一种半导体填充材料，其中所述至少一个外部介电填充材料部分包括所述半导体填充材料的氧化物。
32.根据权利要求27所述的三维存储器器件，其中所述至少一个外部介电填充材料部分包括填充有所述介电核心的横向突出部分的横向延伸的腔体。
33.根据权利要求27所述的三维存储器器件，其中所述背侧接触组件还包括金属氧化物层。
34.根据权利要求22所述的三维存储器器件，其中所述导电插头包括：
至少一个第一锥形侧壁，所述至少一个第一锥形侧壁接触所述导电衬垫的相应锥形内部侧壁并且与所述隔离介电间隔物横向间隔开；和
至少一个第二锥形侧壁，所述至少一个第二锥形侧壁接触所述隔离介电间隔物的上部部分的相应锥形内部侧壁。
35.一种形成三维存储器器件的方法，包括：
在半导体区上方形成绝缘层和牺牲材料层的竖直交替序列；
通过所述竖直交替序列形成存储器堆叠结构；
通过所述竖直交替序列形成背侧沟槽；
通过所述背侧沟槽用导电层替换所述牺牲材料层；以及
在所述背侧沟槽中的相应一个背侧沟槽中形成背侧接触组件，其中所述背侧接触组件中的每个背侧接触组件包括：
隔离介电间隔物，所述隔离介电间隔物形成在所述绝缘层和所述导电层上；
导电衬垫，所述导电衬垫形成在所述隔离介电间隔物的内部侧壁和所述半导体区的顶部表面上；和
复合非金属核心，所述复合非金属核心包括由所述导电衬垫的下部部分横向包封的至少一个外部介电填充材料部分并且包括接触所述至少一个外部介电填充材料部分的内部侧壁的介电核心。
36.根据权利要求35所述的方法，其中所述背侧接触组件中的每个背侧接触组件还包括导电插头，所述导电插头直接形成在所述导电衬垫和所述介电核心上及其上方。
37.根据权利要求36所述的方法，其中所述导电衬垫包含导电金属氮化物。
38.根据权利要求37所述的方法，还包括通过所述至少一个外部介电填充材料部分部分地氧化所述导电衬垫以在所述导电金属氮化物上形成金属氧化物层。
39.根据权利要求36所述的方法，还包括：
在每个导电衬垫上沉积选自无掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的介电填充材料；以及
各向异性地蚀刻所述介电填充材料，其中所述介电填充材料的每个剩余部分构成所述外部介电填充材料部分。
40.根据权利要求39所述的方法，还包括：
将介电核心材料沉积在所述背侧沟槽中的所述外部介电填充材料部分上；
使所述介电核心材料竖直凹陷，其中所述介电核心材料的每个剩余部分构成所述介电核心中的一个介电核心；
在所述背侧沟槽中的所述导电衬垫上形成半导体填充材料部分；
将所述半导体填充材料部分的内部区段转换成外部介电填充材料部分；以及
通过沉积介电核心材料并使其竖直凹陷，在所述外部介电填充材料部分上形成介电核心。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |