KR20210013671A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 셀 영역 및 연결 영역이 정의된 기판 상에 배치된 적층체; 상기 셀 영역에서 상기 적층체를 관통하는 복수의 채널 구조체들;및 상기 적층체에 마련된 복수의 슬릿들;을 포함할 수 있다. 상기 적층체는 상기 셀 영역 및 상기 연결 영역에서 서로 이격하여 적층된 복수의 제1 절연막들; 상기 셀 영역 및 상기 슬릿과 인접한 상기 연결 영역의 가장자리외곽에서 상기 제1 절연막들과 교대로 배치되는 사이에 제공되는 전극막들; 상기 슬릿과 인접하지 않은 이격된 상기 연결 영역의 중심부에서 상기 제1 절연막들 사이에 제공과 교대로 배치되는 복수의 제2 절연막들;을 포함할 수 있다. 상기 연결 영역의 외곽과 상기 중심부 간 경계에서 상기 슬릿들 간 간격은 상기 셀 영역에서 상기 슬릿들 간 간격보다 크고, 상기 연결 영역에서 상기 제2 전극막들과 상기 제2 절연막들은 서로 동일한 층에 배치된 것끼리 서로 접할 수 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들은 공정 단순화에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예들은 전술한 반도체 메모리 장치의 제조방법을 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역 및 연결 영역이 정의된 기판 상에 배치된 적층체; 상기 셀 영역에서 상기 적층체를 관통하는 복수의 채널 구조체들;및 상기 적층체에 마련된 복수의 슬릿들;을 포함할 수 있다. 상기 적층체는 상기 셀 영역 및 상기 연결 영역에서 서로 이격하여 적층된 복수의 제1 절연막들; 상기 셀 영역 및 상기 슬릿과 인접한 상기 연결 영역의 가장자리외곽에서 상기 제1 절연막들과 사이에 제공 교대로 배치되는 복수의 전극막들; 상기 슬릿과 인접하지 않은 이격된 상기 연결 영역의 중심부에서 상기 제1 절연막들과 교대로 배치 사이에 제공되는 복수의 제2 절연막들;을 포함할 수 있다. 상기 연결 영역에서 상기 슬릿들 간 간격이 상기 셀 영역에서 상기 슬릿들 간 간격보다 크고, 상기 연결 영역의 외곽과 상기 중심부 간 경계에서 상기 제2 전극막들과 상기 제2 절연막들이 서로 동일한 층에 배치된 것끼리 서로 접할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 기판 상에 배치된 메모리 구조체;및 제2 기판 상에 배치된 로직 구조체;를 포함할 수 있다. 상기 메모리 구조체는 상기 제1 기판의 셀 영역 및 연결 영역 상에 배치된 적층체; 상기 셀 영역에서 상기 적층체를 관통하는 복수의 채널 구조체들;및 상기 적층체에 마련된 복수의 슬릿들;을 포함할 수 있다. 상기 적층체는 상기 셀 영역 및 상기 연결 영역에서 상에 서로 이격하여 적층된 복수의 제1 절연막들; 상기 셀 영역 및 상기 슬릿과 인접한 상기 연결 영역의 가장자리외곽에서 상기 제1 절연막들 사이에과 교대로 배치 제공되는 복수의 전극막들; 상기 슬릿과 인접하지 않은이격된 상기 연결 영역의 중심부에서 상기 제1 절연막들 사이에 제공과 교대로 배치되는 복수의 제2 절연막들;을 포함할 수 있다. 상기 연결 영역에서 상기 슬릿들 간 간격이 상기 셀 영역에서 상기 슬릿들 간 간격보다 클 수 있다. 상기 연결 영역의 외곽과 상기 중심부 간 경계에서 상기 제2 전극막들과 상기 제2 절연막들은 서로 동일한 층에 배치된 것끼리 서로 접할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법은, 셀 영역 및 연결 영역을 갖는 기판 상에 복수의 제1 절연막들과 복수의 제2 절연막들을 번갈아 적층하여 예비 적층체를 형성하는 단계; 상기 예비 적층체를 관통하는 복수의 슬릿들을 형성하되, 상기 연결 영역에서 상기 슬릿들 간 간격을 상기 셀 영역에서 상기 슬릿들 간 간격보다 크게 형성하는 단계; 상기 제2 절연막들을 제거하기 위한 식각액을 상기 슬릿을 통해 주입하여 상기 셀 영역의 제2 절연막들을 제거하되 상기 셀 영역과 상기 연결 영역의 상기 슬릿들 간 간격 차이에 의하여 상기 슬릿과 인접한 상기 연결 영역의 외곽에서 상기 제2 절연막들이 제거되고 상기 슬릿과 인접하지 않은이격된 상기 연결 영역의 중심부에 상기 제2 절연막들을이 잔류시키되는 단계; 상기 제2 절연막들이 제거된 공간에 전극막들을 형성하는 단계;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 식각 베리어 없이 컨택 플러그의 배치를 위한 공간을 구성할 수 있다. 따라서, 식각 베리어 형성을 위한 제조 단계들, 예컨대 식각 베리어로 사용되는 물질을 형성하는 단계, 컨택 플러그가 배치되는 영역을 덮는 마스크 패턴을 형성하는 단계, 마스크 패턴에 의해 노출된 식각 베리어를 제거하는 단계, 식각 베리어 제거 후에 남아 있는 마스크 패턴을 제거하는 단계를 생략할 수 있다. 따라서, 제조 시간 및 제조 비용을 줄일 수 있고, 제조 공정 동안에 발생되는 불량을 줄이어 수율 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이다.
도 4는 도 3의 A-A'라인에 따른 단면도이다.
도 5는 도 3의 B-B' 라인에 따른 단면도이다.
도 6은 도 3의 C-C' 라인에 따른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 7b는 도 7a의 D-D'라인에 따른 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 8b는 도 8a의 E-E'라인에 따른 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치들을 도시한 평면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 12은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 13는 도 12의 F-F' 라인에 따른 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 15는 도 14의 G-G' 라인에 따른 단면도이다.
도 16a 내지 도 16c는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 17a 내지 도 20a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 순서에 따라서 도시한 평면도들이다.
도 17b 내지 도 20b는 도 17a 내지 도 20a의 H-H'라인에 따른 단면도들이다.
도 17c 내지 도 20c는 도 17a 내지 도 20a의 I-I'라인에 따른 단면도들이다.
도 21a 내지 도 25a는 본 발명과 관련된 반도체 메모리 장치를 제조 순서에 따라서 도시한 평면도들이다.
도 21b 내지 도 25b는 도 21a 내지 도 25a의 J-J'라인에 따른 단면도들이다.
도 26은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는, 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)를 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 로우 디코더(121)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 4는 도 3의 A-A'라인에 따른 단면도이고, 도 5는 도 3의 B-B' 라인에 따른 단면도이고, 도 6은 도 3의 C-C' 라인에 따른 단면도이다.
도 3을 참조하면, 반도체 메모리 장치는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 영역(CAR)은 제1 방향(FD)을 따라서 배치되는 제1 셀 영역(CAR1) 및 제2 셀 영역(CAR2)을 포함할 수 있다. 연결 영역(CNR)은 제1 셀 영역(CAR1)과 제2 셀 영역(CAR2) 사이에 배치될 수 있다.
제1,제2 셀 영역(CAR1,CAR2) 및 연결 영역(CNR) 상에 적층체(10)가 배치될 수 있다. 제1,제2 셀 영역(CAR1,CAR2)에 적층체(10)를 수직적으로 관통하는 복수의 채널 구조체들(CH)이 마련될 수 있다. 채널 구조체들(CH)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열될 수 있다.
제1,제2 셀 영역(CAR1,CAR2) 및 연결 영역(CNR)에서 적층체(10)에 제1 방향(FD)을 따라서 신장되는 제1 슬릿들(S1)이 마련될 수 있다. 제1 슬릿들(S1)은 적층체(10) 및 채널 구조체들(CH)을 메모리 블록(BLK) 단위로 분리할 수 있다. 메모리 블록들(BLK)은 제1 슬릿들(S1)의 연장 방향인 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 배열될 수 있다. 비록, 본 실시예에서는 제1 슬릿들(S1)이 적층체(10) 및 채널 구조체들(CH)를 메모리 블록(BLK) 단위로 분리하는 경우를 나타내었으나, 제1 슬릿들(S1)은 메모리 블록(BLK)보다 작은 단위로 적층체(10) 및 채널 구조체들(CH)를 분리할 수도 있다.
제1,제2 셀 영역(CAR1,CAR2)에서 인접한 제1 슬릿들(S1) 사이에 적어도 하나의 제2 슬릿(S2)이 마련될 수 있다. 제2 슬릿(S2)은 제1 방향(FD)을 따라서 신장되는 라인 형태를 가질 수 있다. 제2 슬릿(S2)은 제1,제2 셀 영역(CAR1,CAR2)에만 제공되고, 연결 영역(CNR)에는 제공되지 않는다. 제2 슬릿(S2)은 제1,제2 셀 영역(CAR1,CAR2)에서 적층체(10) 및 채널 구조체들(CH)을 메모리 블록(BLK)보다 작은 단위로 분리할 수 있다. 예컨대, 제2 슬릿(S2)은 제1,제2 셀 영역(CAR1,CAR2)에서 적층체(10) 및 채널 구조체들(CH)을 셀 스트링(cell string) 단위로 분리할 수 있다.
제1,제2 셀 영역(CAR1,CAR2)에 마련된 슬릿들, 즉 제1,제2 슬릿들(S1,S2) 사이의 간격은 제1 간격(D1)일 수 있다. 연결 영역(CNR)에 마련된 슬릿들, 즉 제1 슬릿들(S1) 사이의 간격은 제2 간격(D2)일 수 있다. 본 실시예에서, 제2 간격(D2)은 메모리 블록(BLK)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 제1,제2 셀 영역(CAR1,CAR2)에서 인접한 제1 슬릿들(S1) 사이에 적어도 하나의 제2 슬릿(S2)이 배치되므로, 제1,제2 셀 영역(CAR1,CAR2)에 마련된 슬릿들(S1,S2) 사이의 간격(D1)은 제2 간격(D2)보다 작다.
적층체(10)는 슬릿들(S1,S2)과 인접하지 않은 이격된 연결 영역(CNR)의 중심부에 절연 구역(IS)을 포함할 수 있다. 절연 구역(IS)은 제1,제2 슬릿들(S1,S2)과 소정 간격 이격하여 배치될 수 있다. 적층체(10)를 구성하는 물질은 절연 구역(IS)의 내부와 절연 구역(IS)의 외부에서 서로 다를 수 있다.
도 3 내지 도 6을 참조하면, 절연 구역(IS) 내부에서 적층체(10)는 제1 절연막들(12)과 제2 절연막들(14)이 번갈아 적층된 구조를 가질 수 있다. 제1 절연막들(12)과 제2 절연막들(14)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 절연막들(12)은 층간절연용 절연 물질로 형성될 수 있고, 제2 절연막들(14)은 희생막으로서 이용되며 제1 절연막들(12)에 대한 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 제1 절연막들(12)은 실리콘 산화막으로 형성될 수 있고, 제2 절연막들(14)은 실리콘 질화막으로 형성될 수 있다.
절연 구역(IS) 외부에서 적층체(10)는 제1 절연막들(12)과 전극막들(16)이 번갈아 적층된 구조를 가질 수 있다. 전극막들(16)은 도전 물질을 포함할 수 있으며, 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
전극막들(16)은 도 1을 참조로 하여 설명된 로우 라인들(RL)을 구성할 수 있다. 전극막들(16) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인들(SSL)을 구성할 수 있다. 최상부로부터 적어도 하나의 층은 드레인 선택 라인들(DSL)을 구성할 수 있다. 소스 선택 라인들(SSL)과 드레인 선택 라인들(DSL) 사이의 전극막들(16)은 워드 라인들(WL)을 구성할 수 있다.
연결 영역(CNR)에서 드레인 선택 라인들(DSL)이 제거될 수 있다. 드레인 선택 라인들(DSL)은 연결 영역(CNR)에서 절단될 수 있다. 이에 따라 제1 셀 영역(CAR1)의 드레인 선택 라인들(DSL)과 제2 셀 영역(CAR2)의 드레인 선택 라인들(DSL)은 서로 분리될 수 있다. 소스 선택 라인들(SSL) 및 워드 라인들(WL)은 연결 영역(CNR)에서 절단되지 않을 수 있다. 제1 셀 영역(CAR1)의 소스 선택 라인들(SSL) 및 워드 라인들(WL)과 제2 셀 영역(CAR2)의 소스 선택 라인들(SSL) 및 워드 라인들(WL)은 동일한 층에 배치된 것끼리 서로 연결될 수 있다.
제1 절연막들(12)은 제1,제2 셀 영역(CAR1,CAR2) 및 연결 영역(CNR) 상에 서로 이격하여 적층될 수 있다. 제2 절연막들(14)은 절연 구역(IS)에서 제1 절연막들(12) 사이에 제공될 수 있다. 전극막들(16)은 절연 구역(IS) 외부에서 제1 절연막들(12) 사이에 제공될 수 있다. 절연 구역(IS)의 경계에서 제2 절연막들(14)과 전극막들(16)은 서로 동일한 층에 배치된 것끼리 서로 접할 수 있다.
기판(1) 상에 제1 층간절연막(20)이 형성되어 적층체(10)를 덮을 수 있다. 채널 구조체들(CH)은 제1,제2 셀 영역(CAR1,CAR2)에서 제1 층간절연막(20) 및 적층체(10)를 수직적으로 관통할 수 있다.
채널 구조체들(CH) 각각은 채널층(30) 및 게이트 절연층(32)을 포함할 수 있다. 채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(30)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트절연층(32)은 채널층(30)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(32)은 도시하지 않았지만 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극들(16)이 채널 구조체들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 형성될 수 있다.
제1 슬릿(S1)은 제1,제2 셀 영역(CAR1,CAR2) 및 연결 영역(CNR)에서 제1 층간절연막(20) 및 적층체(10)를 수직적으로 관통할 수 있다.
제2 슬릿(S2)은 제1,제2 셀 영역(CAR1,CAR2)에서 제1 층간절연막(20) 및 적층체(10)를 수직적으로 관통할 수 있다. 제1,제2 셀 영역(CAR1,CAR2)에서 인접한 제1 슬릿들(S1) 사이에 제2 슬릿(S2)이 적어도 하나 이상 제공될 수 있다. 제2 슬릿(S2)은 연결 영역(CNR)에는 제공되지 않는다. 제1,제2 셀 영역(CAR1,CAR2)에 마련된 슬릿들(S1,S2) 사이의 간격은 제1 간격(D1)일 수 있다. 연결 영역(CNR)에 마련된 슬릿들(S1) 사이의 간격은 제1 간격(D1)보다 큰 제2 간격(D2)일 수 있다.
이후에 도 17a 내지 도 20c를 참조로 하여 설명되는 바와 같이, 기판(1) 상에 제1 절연막들(12)과 제2 절연막들(14)을 번갈아 적층하고, 슬릿들(S1,S2)을 형성한 후에, 슬릿들(S1,S2)을 통해서 제2 절연막들(14)을 제거할 수 있는 식각액을 주입하는 습식 식각 공정을 수행하여 제1,제2 셀 영역(CAR1,CAR2)의 제2 절연막들(14)을 제거하고, 제2 절연막들(14)이 제거된 공간에 도전 물질을 채워 넣어 전극막들(16)이 형성될 수 있다.
습식 식각 공정시에 식각액이 슬릿들(S1,S2)을 통해 주입되므로 슬릿들(S1,S2)에 인접한 제2 절연막들(14)은 제거되는 반면, 슬릿들(S1,S2)에 인접하지 않은과 이격된 제2 절연막들(14)은 제거되지 않을 것이다. 연결 영역(CNR)에서 슬릿들(S1)간 간격(D2)이 셀 영역(CAR)에서 슬릿들(S1,S2)간 간격(D1)보다 크므로, 셀 영역(CAR)의 제2 절연막들(14)이 제거되는 동안에 슬릿들(S1,S2)과 인접한 연결 영역(CNR) 주변부외곽의 제2 절연막들(14)은 제거되지만, 슬릿들(S1,S2)과 인접하지 않은이격된 연결 영역(CNR) 중심부의 제2 절연막들(14)은 제거되지 않고 남을 것이다.
남아있는 제2 절연막들(14)은 제1 절연막들(12)과 함께 절연 구역(IS)을 정의할 수 있다. 절연 구역(IS)은 셀 영역(CAR)의 제2 절연막들(14)을 제거하기 위한 습식 식각 공정에서 제거되는 제2 절연막들(14)의 폭만큼 슬릿들(S1,S2)과 이격될 수 있다.
절연 구역(IS)이 위치하는 연결 영역(CNR)의 중심부에서 제1 층간절연막(20) 및 적층체(10)를 수직적으로 관통하는 적어도 하나의 컨택 플러그(CP)가 마련될 수 있다. 컨택 플러그들(CP)은 절연 구역(IS)의 제1,제2 절연막들(12,14)을 수직적으로 관통할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 7b는 도 7a의 D-D'라인에 따른 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 층간절연막(20) 상에 제2 층간절연막(22)이 마련되어 채널 구조체들(CH) 및 컨택 플러그들(CP)의 상부면을 덮을 수 있다. 제2 층간절연막(22)은 실리콘 산화물로 형성될 수 있다.
제2 층간절연막(22) 상에 비트 라인들(BL) 및 제1,제2 배선들(W1,W2)이 배치될 수 있다.
비트 라인들(BL)은 셀 영역(CAR) 상에서 제2 방향(SD)으로 신장되며, 제1 방향(FD)을 따라서 배열될 수 있다. 도면의 간소화를 위하여 도 7a에서는 하나의 비트 라인(BL)만 도시하였으나, 제1 방향(FD) 따라서 복수의 비트 라인들(BL)이 배치되는 것으로 이해되어야 할 것이다.
비트 라인들(BL) 하부에는 제2 층간절연막(22)을 관통하는 비트 라인 컨택들(BLC)이 배치되어 비트 라인들(BL)과 채널 구조체들(CH)의 채널층들(30) 간을 전기적으로 연결할 수 있다.
제1 배선들(W1) 하부에는 제2 층간절연막(22)을 관통하는 제1 컨택들(C1)이 마련되어 제1 배선들(W1)과 컨택 플러그들(CP) 간을 전기적으로 연결할 수 있다.
제2 배선들(W2)은 제1 셀 영역(CAR1)의 드레인 선택 라인들(DSL)과 제2 셀 영역(CAR2)의 드레인 선택 라인들(DSL) 간을 연결하는 전기적 경로를 제공하기 위한 것으로, 제2 배선들(W2)의 일단부들은 제2 컨택들(C2)을 통해서 제1 셀 영역(CAR1)의 드레인 선택 라인들(DSL)에 연결되고, 제2 배선들(W2)의 타단부들은 제2 컨택들(C2)을 통해서 제2 셀 영역(CAR2)의 드레인 선택 라인들(DSL)에 연결될 수 있다. 제1 셀 영역(CAR1)의 드레인 선택 라인들(DSL)과 제2 셀 영역(CAR2)의 드레인 선택 라인들(DSL)은 제2 배선들(W2)을 통해서 제1 방향(FD)에서 동일선 상에 배치된 것끼리 서로 연결될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 8b는 도 8a의 E-E'라인에 따른 단면도이다.
도 8a 및 도 8b를 참조하면, 전극층들(16) 중 상부로부터 적어도 하나 또는 둘 이상의 전극층들(16)이 드레인 선택 라인들(DSL)을 구성할 수 있다. 연결 영역(CNR)에서 드레인 선택 라인들(DSL)이 제거되어 제1 셀 영역(CAR1)의 드레인 선택 라인들(DSL)과 제2 셀 영역(CAR2)의 드레인 선택 라인들(DSL)이 서로 분리될 수 있다.
제1,제2 셀 영역(CAR1, CAR2)에서 드레인 선택 라인들(DSL) 각각은 그것의 상부에 위치하는 다른 드레인 선택 라인(DSL)에 의해 노출되는 패드 영역을 가질 수 있다. 제2 컨택들(C2)은 패드 영역들에 랜딩될 수 있다. 적층체(10)는 드레인 선택 라인들(DSL)의 패드 영역들에 의해 제공되는 계단 구조(ST)를 가질 수 있다. 계단 구조(ST)는 연결 영역(CNR)과 인접한 제1,제2 셀 영역(CAR1,CAR2)의 가장자리에 배치될 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도들이다.
도 9를 참조하면, 드레인 선택 라인들(DSL)은 제1,제2 셀 영역(CAR1,CAR2)으로부터 연결 영역(CNR)의 가장자리로 연장될 수 있다. 드레인 선택 라인들(DSL)은 서로 다른 길이로 연장되어, 연결 영역들(CNR)에서 드레인 선택 라인들(DSL) 각각은 그것의 상부에 위치하는 다른 드레인 선택 라인(DSL)에 의해 노출되는 패드 영역을 가질 수 있다. 적층체(10)는 제1,제2 셀 영역(CAR1,CAR2)과 인접한 연결 영역(CNR)의 가장자리에서 드레인 선택 라인들(DSL)의 패드 영역들에 의해 제공되는 계단 구조(ST)를 가질 수 있다.
본 실시예에 의하면, 계단 구조(ST)가 셀 영역(CAR)에 배치되지 않고 연결 영역(CNR)에 배치되므로, 계단 구조(ST)로 인한 셀 영역(CAR)의 면적 손실을 방지할 수 있다. 따라서, 셀 영역(CAR)에서 메모리 셀들의 배치에 사용 가능한 면적을 늘릴 수 있으므로 동일한 셀 영역(CAR) 내에 보다 많은 수의 메모리 셀들을 배치하는 것이 가능하게 되어 집적도 향상에 기여할 수 있다.
도 10을 참조하면, 드레인 선택 라인들(DSL)은 절연 구역(IS)과 제1 방향(FD)에서 동일선 상에 배치되는 부분은 제거되고, 절연 구역(IS)과 제1 방향(FD)에서 동일선 상에 배치되지 않는 부분은 제거되지 않을 수 있다. 이에 따라, 드레인 선택 라인들(DSL) 중 일부는 연결 영역(CNR)에서 절단되지 않을 수 있다.
일부 드레인 선택 라인들(DSL)은 제1 셀 영역(CAR1)에서 연결 영역(CNR)을 가로질러 제2 셀 영역(CNR2)으로 연장될 수 있다. 이러한 드레인 선택 라인들(DSL)은 제2 배선(W2) 및 제2 컨택들(C2)을 필요로 하지 않는다.
한정된 면적에 많은 수의 배선 및 컨택을 형성하는 경우, 배선 공정 및 컨택 공정의 마진이 감소되어 공정 불량이 발생할 수 있다. 본 실시예에 의하면, 제2 배선(W2) 및 제2 컨택(C2)의 개수를 줄일 수 있으므로 제2 배선(W2) 및 제2 컨택(C2) 형성 공정의 마진을 개선하여 공정 불량을 억제시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 11을 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함하는 로직 구조체(P)가 메모리 구조체(C)의 하부에 배치될 수 있다.
메모리 구조체(C)의 구조는 앞서 도 3 내지 도 7b를 참조로 하여 설명된 것과 실질적으로 동일한 구조를 가질 수 있다.
로직 구조체(P)는 제2 기판(2) 상에 배치된 로직 회로(40)를 포함할 수 있다. 제2 기판(2)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 회로(40)는 소자분리막(2A)에 의해 정의된 활성 영역 상에 배치된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(40)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(40)는 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 구성할 수 있다.
제2 기판(2) 상에 층간절연막(51A-51D)이 마련되어 로직 회로(40)를 덮을 수 있다. 층간절연막(51A-51D)은 순차로 적층된 제3 내지 제6 층간절연막들을 포함할 수 있다. 제3 내지 제6 층간절연막들(51A-51D)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다.
제3 내지 제5 층간절연막들(51A-51D) 상에 배선들(52A-52C)이 배치될 수 있다. 배선들(52A-52C)은 제3 층간절연막들(51A) 상에 배치되는 제3 배선들(52A), 제4 층간절연막들(51B) 상에 배치되는 제4 배선들(52B), 그리고 제5 층간절연막들(51C) 상에 배치되는 제5 배선들(52C)을 포함할 수 있다. 컨택들(53)은 제3 내지 제5 층간절연막들(51A-51C)을 관통하여 로직 회로(40)와 제3 배선들(52A) 사이, 서로 다른 층에 배치된 배선들(52A-52C) 사이를 전기적으로 연결할 수 있다.
컨택 플러그들(CP)는 제1 층간절연막(20), 절연 구역(IS)의 제1,제2 절연막들(12,14), 제1 기판(1)을 관통하여 로직 구조체(P)에 연결될 수 있다. 컨택 플러그들(CP)는 로직 구조체(P)의 제6 층간절연막(51D)을 관통하여 제5 배선들(52C)에 연결될 수 있다. 컨택 플러그들(CP)과 제1 기판(1) 사이에는 측벽 절연막(1A)이 형성되어 컨택 플러그들(CP)과 제1 기판(1) 간을 전기적으로 분리할 수 있다. 측벽 절연막(1A)은 컨택 플러그들(CP)와 제1 기판(1) 사이에서 컨택 플러그들(CP)를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 측벽 절연막(1A)은 실리콘 산화물로 구성될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 13은 도 12의 F-F' 라인에 따른 단면도이다.
도 12을 참조하면, 반도체 메모리 장치는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 영역(CAR)은 제2 방향(SD)을 따라서 배치되는 제1 셀 영역(CAR1) 및 제2 셀 영역(CAR2)을 포함할 수 있다. 연결 영역(CNR)은 제1 셀 영역(CAR1)과 제2 셀 영역(CAR2) 사이에 배치될 수 있다.
제1,제2 셀 영역(CAR1,CAR2) 및 연결 영역(CNR) 상에 적층체(10)가 배치될 수 있다. 제1,제2 셀 영역(CAR1,CAR2)에 적층체(10)를 수직적으로 관통하는 복수의 채널 구조체들(CH)이 마련될 수 있다.
제1,제2 셀 영역(CAR1,CAR2) 및 연결 영역(CNR)에 제1 방향(FD)을 따라서 신장되는 슬릿들(S)이 마련되어 적층체(10)를 복수개로 분리할 수 있다. 제1,제2 셀 영역(CAR1,CAR2)에서 슬릿들(S) 사이의 간격은 제1 간격(D1)일 수 있다. 연결 영역(CNR)에서 슬릿들(S) 사이의 간격은 제2 간격(D2)일 수 있으며, 이는 제1 간격(D1)보다 크다. 적층체(10)는 슬릿(S)과 인접하지 않는 이격된 연결 영역(CNR)의 중심부에서 절연 구역(IS)을 가질 수 있다.
적층체(10) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 연장되고 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL)은 비트 라인 컨택들(도 13의 BLC)을 통해서 채널 구조체들(CH)에 연결될 수 있다. 제2 방향(SD)을 따라서 일렬로 배치된 채널 구조체들(CH)은 하나의 비트 라인(BL)에 공통으로 연결될 수 있다. 절연 구역(IS)에서 적층체(10)를 수직적으로 관통하는 컨택 플러그들(CP)이 마련될 수 있다.
적층체(10)를 구성하는 물질은 절연 구역(IS)의 내부와 절연 구역(IS)의 외부에서 서로 다를 수 있다.
도 12 및 13을 참조하면, 절연 구역(IS) 내부에서 적층체(10)는 제1 절연막들(12)과 제2 절연막들(14)이 번갈아 적층된 구조를 가질 수 있다. 제1 절연막들(12)과 제2 절연막들(14)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 절연막들(12)은 층간절연용 절연 물질로 형성될 수 있고, 제2 절연막들(14)은 희생막으로서 이용되며 제1 절연막들(12)에 대한 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 제1 절연막들(12)은 실리콘 산화막으로 형성될 수 있고, 제2 절연막들(14)은 실리콘 질화막으로 형성될 수 있다.
절연 구역(IS) 외부에서 적층체(10)는 제1 절연막들(12)과 전극막들(16)이 번갈아 적층된 구조를 가질 수 있다. 전극막들(16)은 도전 물질을 포함할 수 있으며, 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
기판(1) 상에 제1 층간절연막(20)이 마련되어 적층체(10)를 덮을 수 있다. 채널 구조체들(CH) 및 컨택 플러그들(CP)은 제1 층간절연막(20) 및 적층체(10)을 수직적으로 관통할 수 있다.
제1 층간절연막(20) 상에 제2 층간절연막(22)이 마련되어 채널 구조체들(CH) 및 컨택 플러그들(CP)의 상부면을 덮고 슬릿들(S)을 채울 수 있다.
비트 라인들(BL)은 제2 층간절연막(22) 상에 배치될 수 있다. 비트 라인들(BL)은 제2 층간절연막(22)을 관통하는 비트 라인 컨택들(BLC)을 통해서 채널 구조체들(CH)의 채널층(30)에 연결될 수 있다. 비트 라인들(BL)은 제2 층간절연막(22)을 관통하는 제1 컨택(C1)을 통해서 컨택 플러그(CP)에 연결될 수 있다.
반도체 메모리 장치는 PUC 구조를 가질 수 있다. 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123) 포함하는 로직 구조체(P)가 메모리 구조체(C)의 하부에 배치될 수 있다.
로직 구조체(P)는 제2 기판(2) 상에 배치된 로직 회로(40)를 포함할 수 있다. 로직 회로(40)는 소자분리막(2A)에 의해 정의된 활성 영역 상에 배치된 트랜지스터들(TRPB)을 포함할 수 있다. 연결 영역(CNR)에 배치된 트랜지스터들(TRPB)는 페이지 버퍼 회로(122)를 구성할 수 있다.
자세히 도시하지 않았지만, 페이지 버퍼 회로(122)를 구성하는 트랜지스터들(TRPB)은 연결 영역(CNR)에 비트 라인들(BL)의 배열 방향인 제1 방향(FD)을 따라서 배치될 수 있다. 페이지 버퍼 회로(122)를 구성하는 트랜지스터들(TRPB)의 적어도 일부는 연결 영역(CNR)의 절연 구역(IS)과 수직 방향으로 중첩될 수 있다.
컨택 플러그들(CP)은 제1 기판(1)을 관통하여 트랜지스터들(TRPB)에 전기적으로 연결된 제5 배선들(52C)에 접속될 수 있다. 컨택 플러그들(CP)은 비트 라인들(BL)과 페이지 버퍼 회로(122) 사이를 연결하는 전기적 경로를 제공할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 15는 도 14의 G-G' 라인에 따른 단면도이다.
도 14를 참조하면, 반도체 메모리 장치는 셀 영역(CAR), 연결 영역(CNR) 및 슬리밍 영역(SR)을 포함할 수 있다. 연결 영역(CNR) 및 슬리밍 영역(SR)은 제2 방향(SD)을 따라서 배치될 수 있다. 셀 영역(CAR)은 제1 방향(FD)에서 연결 영역(CNR) 및 슬리밍 영역(SR)과 인접하여 배치될 수 있다. 제2 방향(SD)에서 셀 영역(CAR)의 폭은 제2 방향(SD)에서 연결 영역(CNR)의 폭 및 제2 방향(SD)에서 슬리밍 영역(SR)의 폭보다 클 수 있다.
셀 영역(CAR), 연결 영역(CNR) 및 슬리밍 영역(SR) 상에 적층체(10)가 배치될 수 있다. 셀 영역(CAR)에 적층체(10)를 수직적으로 관통하는 복수의 채널 구조체들(CH)이 마련될 수 있다.
셀 영역(CAR), 연결 영역(CNR) 및 슬리밍 영역(SR)에서 적층체(10)에 슬릿들(S)이 마련될 수 있다.
셀 영역(CAR)에 마련된 슬릿들(S) 사이의 간격은 제1 간격(D1)일 수 있다. 연결 영역(CNR)에 마련된 슬릿들(S) 사이의 간격은 제2 간격(D2)일 수 있다. 슬리밍 영역(SR)에 마련된 슬릿들(S) 사이의 간격은 제3 간격(D3)일 수 있다. 제2 간격(D2)은 제1 간격(D1) 및 제3 간격(D3)보다 크다.
적층체(10)는 슬릿들(S)과 인접하지 않은이격된 연결 영역(CNR)의 중심부에 절연 구역(IS)을 구비할 수 있다. 적층체(10)를 구성하는 물질은 절연 구역(IS)의 내부와 절연 구역(IS)의 외부에서 서로 다를 수 있다.
도 14 및 15를 참조하면, 절연 구역(IS) 내부에서 적층체(10)는 제1 절연막들(12)과 제2 절연막들(14)이 번갈아 적층된 구조를 가질 수 있다. 제1 절연막들(12)과 제2 절연막들(14)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 절연막들(12)은 층간절연용 절연 물질로 형성될 수 있고, 제2 절연막들(14)은 희생막으로서 이용되며 제1 절연막들(12)에 대한 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 제1 절연막들(12)은 실리콘 산화막으로 형성될 수 있고, 제2 절연막들(14)은 실리콘 질화막으로 형성될 수 있다.
절연 구역(IS) 외부에서 적층체(10)는 제1 절연막들(12)과 전극막들(16)이 번갈아 적층된 구조를 가질 수 있다. 전극막들(16)은 도전 물질을 포함할 수 있으며, 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
전극막들(16)은 중 최하부로부터 적어도 하나의 층은 소스 선택 라인들(SSL)을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인들(DSL)을 구성할 수 있다. 소스 선택 라인들(SSL)과 드레인 선택 라인들(DSL) 사이의 전극막들(16)은 워드 라인들(WL)을 구성할 수 있다.
전극막들(16)은 셀 영역(CAR)으로부터 슬리밍 영역(SR)으로 서로 다른 길이로 연장될 수 있다. 슬리밍 영역(SR)에서 전극막들(16) 각각은 그것의 상부에 위치하는 다른 전극막(16)에 의해 노출되는 패드 영역을 가질 수 있다. 슬리밍 영역(SR)에서 적층체(10)는 전극막들(16)의 패드 영역들에 의해 제공되는 계단 구조(ST')를 가질 수 있다.
전극막들(16)의 패드 영역 상에 제3 컨택들(C3)이 각각 배치될 수 있다. 제3 컨택들(C3)은 제2,제1 층간절연막(22,20) 및 패드 영역 상부의 제1 절연막(12)을 관통하여 전극막들(16)에 각각 연결될 수 있다. 제2 층간절연막(22) 상에 제3 배선들(W3)이 마련되어 제3 컨택들(C3)에 연결될 수 있다.
반도체 메모리 장치는 PUC 구조를 가질 수 있다. 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123) 포함하는 로직 구조체(P)가 메모리 셀 어레이(110)를 포함하는 메모리 구조체(C)의 하부에 배치될 수 있다.
로직 구조체(P)는 제2 기판(2) 상에 배치된 로직 회로(40)를 포함할 수 있다. 로직 회로(40)는 소자분리막(2A)에 의해 정의된 활성 영역 상에 배치되는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 로우 디코더(121)를 구성하는 패스 트랜지스터(TRXDEC)를 포함할 수 있다. 패스 트랜지스터(TRXDEC)의 적어도 일부는 연결 영역(CNR)에서 절연 구역(IS)과 수직 방향으로 중첩될 수 있다.
컨택 플러그(CP)는 제1 층간절연막(20), 절연 구역(IS)의 제1,제2 절연막들(12,14), 제1 기판(1) 및 제6 층간절연막(51D)을 관통하여, 패스 트랜지스터(TRXDEC)에 연결된 제5 배선(52C)에 연결될 수 있다. 컨택 플러그들(CP)은 전극막들(20)과 패스 트랜지스터들(TRXDEC) 간을 연결하는 전기적 경로를 제공할 수 있다.
도 16a 내지 도 16c는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 16a를 참조하면, 제2 층간절연막(22) 상에 절연막(24)이 마련되어 비트 라인들(BL) 및 배선(W1)을 덮을 수 있다. 도 16a에는 비트 라인들(BL) 및 컨택 플러그(CP)에 연결되는 배선(W1)만을 나타내었으나, 제2 층간절연막(22) 상에는 전극층들(20)에 연결되는 배선들을 포함하여 다수의 배선들이 마련될 수 있다. 절연막(24) 상에 수직 비아들(Vd)을 통해 비트 라인들(BL) 및 배선(W1)에 각각 연결되는 제1 패드들(PAD1)이 마련될 수 있다. 절연막(24) 상에 절연막(26)이 형성되어 제1 패드들(PAD1)의 상부면을 노출하고 측면을 덮을 수 있다.
도 16b를 참조하면, 로직 구조체(P)의 제6 층간절연막(51D) 상에 제2 패드들(PAD2)가 마련될 수 있다. 제2 패드들(PAD2)은 메모리 구조체(C)의 제1 패드들(PAD1)에 대응할 수 있다. 제2 패드들(PAD2)의 하부에는 제6 층간절연막(51D)을 관통하는 수직 비아들(Ve)이 형성되어 제2 패드들(PAD2)과 제5 배선들(52C) 간을 연결할 수 있다. 제6 층간절연막(51D) 상에 절연막(51E)이 마련되어 제2 패드들(PAD2)의 상부면을 노출하고 측면을 덮을 수 있다.
도 16a를 다시 참조하면, 제1 기판(1)의 하부면에 컨택 플러그(CP)에 연결되는 제3 패드(PAD3)가 배치될 수 있다. 도시하지 않았지만, 제1 기판(1)의 하부면에는 절연막이 마련되어 제3 패드(PAD3)와 제1 기판(1)간을 분리할 수 있다. 제1 기판(1)의 하부면에 보호막(60)이 형성되어 제3 패드(PAD3)의 상부면을 노출하고 측면을 덮을 수 있다.
도 16c를 참조하면, 제2 패드들(PAD2)이 제1 패드들(PAD1)과 마주하도록 도 16b에 도시된 구조물이 상하 반전된 후에 도 16a에 도시된 구조물 상에 적층될 수 있다. 제2 패드들(PAD2) 및 이들에 대응하는 제1 패드들(PAD1)이 서로 연결되어, 메모리 구조체(C)에 포함된 메모리 셀들과 로직 구조체(P)의 로직 회로 사이를 연결하는 전기적인 경로가 형성될 수 있다.
본 실시예에 의하면, 로직 구조체(P)가 메모리 구조체(C)의 상부에 배치될 수 있다. 이러한 구조의 반도체 장치를 POC(Peri Over Cell) 구조로 정의할 수 있다.
도 17a 내지 도 20c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다. 구체적으로, 도 17a 내지 도 20a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 순서에 따라서 도시한 평면도들이고, 도 17b 내지 도 20b는 도 17a 내지 도 20a의 H-H'라인에 따른 단면도들이고, 도 17c 내지 도 20c는 도 17a 내지 도 20a의 I-I'라인에 따른 단면도들이다.
도 17a 및 도 17c를 참조하면, 셀 영역(CAR) 및 연결 영역(CNR)이 정의된 기판(1) 상에 제1 절연막들(12) 및 제2 절연막들(14)이 서로 번갈아 적층되어 예비 적층체(10A)가 형성될 수 있다.
기판(1)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제1 절연막들(12)과 제2 절연막들(14)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 절연막들(12)은 층간절연용 절연 물질로 형성될 수 있고, 제2 절연막들(14)은 희생막으로서 이용되며 제1 절연막들(12)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 절연막들(12)은 실리콘 산화막으로 형성될 수 있고, 제2 절연막들(14)은 실리콘 질화막으로 형성될 수 있다.
그 다음, 사진 식각 공정으로 연결 영역(CNR)의 최상부 제1 절연막(12) 및 최상부 제2 절연막(14)이 제거될 수 있다. 최상부 제2 절연막(14)은 이후 도전 물질로 치환되어 드레인 선택 라인들을 구성할 수 있다. 비록, 본 실시예에서는 최상부의 제2 절연막(14)만 식각되는 경우를 나타내나, 드레인 선택 라인들의 적층 수에 따라서 상부로부터 2층 이상의 제2 절연막들(14)이 식각될 수도 있다.
그 다음, 기판(1) 상에 예비 적층체(10A)를 덮는 제1 층간절연막(20)이 형성될 수 있다. 제1 층간절연막(20)은 실리콘 산화막으로 형성될 수 있다. 이어, 제1 층간절연막(20) 및 예비 적층체(10A)를 수직적으로 관통하는 채널 구조체들(CH)이 형성될 수 있다.
도 18a 내지 도 18c를 참조하면, 제1 층간절연막(20) 및 채널 구조체들(CH) 상에 슬릿 예정 부위를 노출하는 개구들을 갖는 마스크 패턴(PR)이 형성될 수 있다. 셀 영역(CAR)에서 마스크 패턴(PR)의 개구들 사이의 간격은 제1 간격(D1)일 있다. 연결 영역(CNR)에서 마스크 패턴(PR)의 개구들 사이의 간격은 제2 간격(D2)일 수 있으며, 이는 제1 간격(D1)보다 크다.
이어서, 마스크 패턴(PR)을 식각 마스크로 이용하여 예비 적층체(10A)를 식각하여 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 형성할 수 있다.
제1 슬릿들(S1)은 예비 적층체(10A)를 메모리 블록(BLK) 단위로 분리할 수 있다. 제2 슬릿들(S2)은 예비 적층체(10A)를 메모리 블록(BLK)보다 작은 단위로 분리할 수 있다. 제1 슬릿들(S1)은 연결 영역(CNR) 및 셀 영역(CAR)에 형성될 수 있고, 제2 슬릿들(S2)은 셀 영역(CAR)에만 형성될 수 있다. 셀 영역(CAR)에서 슬릿들(S1,S2) 사이의 간격은 제1 간격(D1)과 실질적으로 동일할 수 있다. 연결 영역(CNR)에서 슬릿들(S1) 사이의 간격은 제2 간격(D2)과 실질적으로 동일할 수 있다. 마스크 패턴(PR)은 포토레지스트로 형성될 수 있으며, 슬릿들(S1,S2)을 형성한 이후에 제거될 수 있다.
도 19a 내지 도 19c를 참조하면, 셀 영역(CAR)의 제2 절연막들(14)을 제거하기 위한 습식 식각 공정이 수행될 수 있다. 습식 식각 공정이 수행되는 동안에 제2 절연막들(14)을 제거할 수 있는 식각액이 슬릿들(S1,S2)을 통해서 주입될 수 있다. 식각액이 슬릿들(S1,S2)을 통해 주입되므로 슬릿들(S1,S2)에 인접한 제2 절연막들(14)이 제거될 것이다. 연결 영역(CNR)에서 슬릿들(S1)간 간격(D2)이 셀 영역(CAR)에서 슬릿들(S1,S2)간 간격(D1)보다 크므로, 셀 영역(CAR)의 제2 절연막들(14)이 제거된 이후에도 슬릿들(S1,S2)과 인접하지 않은이격된 연결 영역(CNR) 중심부의 제2 절연막들(14)은 제거되지 않고 남을 것이다. 남아있는 제2 절연막들(14)은 상,하부의 제1 절연막들(12)과 함께 절연 구역(IS)을 정의할 수 있다.
도 20a 내지 도 20c를 참조하면, 제2 절연막들(14)이 제거된 공간에 도전 물질을 채워 넣어 전극막들(16)이 형성될 수 있다. 전극막들(16)로 사용되는 도전 물질은 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 이에 따라, 셀 영역(CAR) 및 연결 영역(CNR) 주변부외곽의 제2 절연막들(14)은 전극막들(16)로 치환될 수 있다.
그 다음, 제1 층간절연막(20) 및 절연 구역(IS)의 제1,제2 절연막들(12,14)을 수직적으로 관통하는 컨택 플러그(CP)가 형성될 수 있다. 절연 구역(IS)의 제1,제2 절연막들(12,14)은 컨택 플러그(CP)가 배치되는 공간을 제공할 수 있다.
도 21a 내지 도 25b는 본 발명과 관련된 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다. 구체적으로, 도 21a 내지 도 25a는 본 발명과 관련된 반도체 메모리 장치를 제조 순서에 따라서 도시한 평면도들이고, 도 21b 내지 도 25b는 도 21a 내지 도 25a의 J-J'라인에 따른 단면도들이다.
도 21a 및 도 21b를 참조하면, 셀 영역(CAR) 및 연결 영역(CNR)이 정의된 기판(1) 상에 제1 절연막들(12) 및 제2 절연막들(14)이 번갈아 적층되어 예비 적층체(10A)가 형성될 수 있다. 그 다음, 기판(1) 상에 예비 적층체(10A)를 덮는 제1 층간절연막(20)이 형성되고, 셀 영역(CAR)에 제1 층간절연막(20) 및 예비 적층체(10A)를 관통하는 채널 구조체들(CH)이 형성될 수 있다.
그 다음, 제1 층간절연막(20) 및 채널 구조체들(CH) 상에 제1 마스크 패턴(PR1)이 형성되고, 제1 마스크 패턴(PR1)을 식각 마스크로 이용하여 예비 적층체(10A)를 식각하여 제3 슬릿들(S3) 및 제4 슬릿들(S4)이 형성될 수 있다.
제3 슬릿들(S3)은 연결 영역(CNR)에 배치되며 평면적으로 폐루프 형태를 가질 수 있다. 제4 슬릿들(S4)은 셀 영역(CAR) 및 연결 영역(CNR)에서 제1 방향(FD)을 따라서 신장되며 예비 적층체(10A) 및 채널 구조체들(CH)을 복수개로 분리할 수 있다. 연결 영역(CNR)에 마련되는 슬릿들(S3,S4) 사이의 간격은 셀 영역(CAR)에 마련된 슬릿들(S4) 사이의 간격과 비슷하거나 또는 그 보다 작을 수 있다. 제1 마스크 패턴(PR1)은 슬릿들(S3,S4)을 형성한 이후에 제거될 수 있다.
도 22a 및 도 22b를 참조하면, 슬릿들(S3,S4)을 채우는 식각 베리어(EB)가 형성될 수 있다. 식각 베리어(EB)는 제2 절연막(14)을 제거하기 위한 식각액에 대하여 식각 내성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 제2 절연막(14)이 질화물로 이루어진 경우, 식각 배리어(EB)는 실리콘 산화물로 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 연결 영역(CNR)의 제1 층간절연막(20) 및 제3 슬릿들(S3)에 채워진 식각 베리어(EB)를 덮고, 연결 영역(CNR)의 제4 슬릿들(S3)에 채워진 식각 베리어(EB) 및 셀 영역(CAR)를 노출하는 제2 마스크 패턴(PR2)이 형성될 수 있다.
그 다음, 제2 마스크 패턴(PR2)을 식각 마스크로 이용한 식각 공정으로 식각 베리어(EB)가 제거될 수 있다. 이에 따라, 제4 슬릿들(S4)에 채워진 식각 베리어(EB)가 제거되고, 연결 영역(CNR)의 제3 슬릿들(S4)에 채워진 식각 베리어(EB)가 남겨질 수 있다. 제2 마스크 패턴(PR2)은 식각 베리어(EB)를 제거한 이후에 제거될 수 있다.
도 24a 내지 도 24b를 참조하면, 제2 절연막들(14)을 제거하기 위한 습식 식각 공정이 수행될 수 있다. 습식 식각 공정이 진행되는 동안에 제2 절연막들(14)을 제거할 수 있는 식각액이 제4 슬릿들(S4)을 통해서 주입될 수 있다.
식각 베리어(EB)는 식각액에 대한 식각 내성을 갖는 물질로 구성되므로 식각 베리어(EB)에 의해 둘러싸인 내부의 제2 절연막들(14)은 제거되지 않고 남겨질 것이다. 남아있는 제2 절연막들(14)은 상,하부의 제1 절연막들(12)과 함께 절연 구역(IS)을 정의할 수 있다. 절연 구역(IS)은 식각 베리어(EB)에 의해 둘러싸인 영역으로 정의될 수 있다.
도 25a 내지 도 25b를 참조하면, 제2 절연막들(14)이 제거된 공간에 도전 물질을 채워 넣어 전극막들(16)이 형성되고, 절연 구역(IS)의 제1,제2 절연막들(12,14) 및 제1 층간절연막(20)을 수직적으로 관통하는 컨택 플러그(CP)가 형성될 수 있다.
도 21a 내지 도 25b를 참조로 하여 설명한 바와 같이, 절연 구역(IS)을 정의하기 위해서 식각 베리어(EB)를 형성하는 경우에는 식각 베리어(EB)로 사용되는 물질을 형성하는 공정, 제2 마스크 패턴(PR2)을 형성하는 공정, 제2 마스크 패턴(PR2)에 의해 노출된 식각 베리어(EB)를 제거하는 공정, 식각 베리어(EB) 제거 후에 남아 있는 제2 마스크 패턴(PR2)을 제거하는 공정 등을 수행해야 할 것이다.
시장 요인의 결과로서 구매자들은 반도체 메모리 장치의 가격에 매우 민감하다. 제조 공정에 있어서 제조 단계들의 수를 줄이는 것은 제조 시간 및 제조 비용을 줄이는데 있어서 매우 중요한 요인이다. 그리고, 제조 단계들을 줄이어 공정을 단순화함으로써 제조 공정 동안에 생성되는 불량을 줄일 수 있다.
본 실시예들에 의하면, 연결 영역(CNR)의 슬릿들간 간격(D2)을 셀 영역(CAR)의 슬릿들(S1,S2)간 간격(D1)보다 크게 구성하여 셀 영역(CAR)의 제2 절연막들(14)을 제거하기 위한 습식 식각 공정에서 슬릿들(S1,S2)과 인접하지 않은이격된 연결 영역(CNR) 중심부에서 제2 절연막들(14)이 제거되는 것을 방지하여 컨택 플러그(CP)의 배치를 위한 절연 구역(IS)을 구성할 수 있다. 즉, 본 실시예에 의하면 식각 베리어를 형성하지 않고서도 절연 구역(IS)을 구성할 수 있다. 따라서, 식각 베리어를 형성하는데 필요한 제조 단계들, 예컨대 식각 베리어로 사용되는 물질을 형성하는 단계, 컨택 플러그가 배치되는 영역을 덮는 마스크 패턴을 형성하는 단계, 마스크 패턴에 의해 노출된 식각 베리어를 제거하는 단계, 식각 베리어 제거 후에 남아 있는 마스크 패턴을 제거하는 단계를 생략할 수 있으며, 이에 따라 제조 시간 및 제조 비용을 줄일 수 있고, 제조 공정 동안 발생되는 불량을 줄이어 수율 향상에 기여할 수 있다.
도 26은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 27을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 셀 영역 및 연결 영역이 정의된 기판 상에 배치된 적층체;
    상기 셀 영역에서 상기 적층체를 관통하는 복수의 채널 구조체들;및
    상기 적층체에 마련된 복수의 슬릿들;을 포함하며,
    상기 적층체는 상기 셀 영역 및 상기 연결 영역 상에 서로 이격하여 적층된 복수의 제1 절연막들;
    상기 셀 영역 및 상기 슬릿과 인접한 상기 연결 영역의 가장자리외곽에서 상기 제1 절연막들과 사이에 제공되는교대로 배치되는 복수의 전극막들;
    상기 슬릿과 인접하지 않은 이격된 상기 연결 영역의 중심부에서 상기 제1 절연막들 사이에 제공되는과 교대로 배치되는 복수의 제2 절연막들;을 포함하고,
    상기 연결 영역에서 상기 슬릿들 간 간격이 상기 셀 영역에서 상기 슬릿들 간 간격보다 크고, 상기 연결 영역의 외곽과 상기 중심부 간 경계에서 상기 제2 전극막들과 상기 제2 절연막들이 서로 동일한 층에 배치된 것끼리 서로 접하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 연결 영역의 중심부에서 상기 제1,제2 절연막들을 관통하는 컨택 플러그들을 더 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 적층체 상에 배치되며 복수의 비트 라인 컨택들을 통해서 상기 채널 구조체들에 연결되는 복수의 비트 라인들을 더 포함하며,
    상기 비트 라인들은 제1 방향과 교차되는 제2 방향으로 연장되고 상기 제1 방향을 따라서 배열되는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 셀 영역은 상기 제1 방향으로 서로 인접하여 배치되는 제1 셀 영역 및 제2 셀 영역을 포함하고, 상기 연결 영역은 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치되고,
    상기 슬릿들은 상기 제1,제2 셀 영역 및 상기 연결 영역에서 상기 제1 방향으로 연장되며 상기 제2 방향을 따라서 배열되는 복수의 제1 슬릿들;및
    상기 제1,제2 셀 영역에서 상기 제1 방향으로 연장되며 인접한 상기 제1 슬릿들 사이에 적어도 하나 이상 제공되는 복수의 제2 슬릿들;을 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 슬릿들은 상기 적층체 및 상기 채널 구조체들을 메모리 블록 단위로 분리하는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제2 슬릿들은 상기 제1,제2 셀 영역에서 상기 적층체 및 상기 채널 구조체들을 상기 메모리 블록보다 작은 단위로 분리하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 전극막들은 최상부로부터 적어도 하나의 층에 배치된 복수의 드레인 선택 라인들, 최하부로부터 적어도 하나의 층에 배치된 복수의 소스 선택 라인들, 상기 드레인 선택 라인들과 상기 소오스 선택 라인들 사이에 배치된 복수의 복수의 워드 라인들을 포함하며,
    상기 드레인 선택 라인들의 적어도 하나는 상기 연결 영역에서 절단된 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 적층체는 상기 연결 영역과 인접한 상기 제1,제2 셀 영역의 가장자리외곽에서 상기 드레인 선택 라인들의 패드 영역들을 노출하는 계단 구조를 갖는 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 적층체는 상기 제1,제2 셀 영역과 인접한 상기 연결 영역의 가장자리외곽에서 상기 드레인 선택 라인들의 패드 영역들을 노출하는 계단 구조를 갖는 반도체 메모리 장치.
  10. 제3 항에 있어서, 상기 셀 영역은 상기 제2 방향으로 서로 인접하여 배치되는 제1 셀 영역 및 제2 셀 영역을 포함하고, 상기 연결 영역은 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치되고,
    상기 슬릿들은 상기 제1 방향으로 연장되며 상기 제2 방향을 따라서 배열되는 반도체 메모리 장치.
  11. 제3 항에 있어서, 상기 연결 영역과 상기 제2 방향으로 인접하여 배치되는 슬리밍 영역을 더 포함하고,
    상기 셀 영역은 상기 연결 영역 및 상기 슬리밍 영역과 상기 제1 방향으로 인접하여 배치되고,
    상기 전극막들은 상기 셀 영역으로부터 상기 제1 방향을 따라서 상기 슬리밍 영역으로 서로 다른 길이로 연장되며 각각 상부에 위치하는 다른 전극막에 의해 노출되는 패드 영역을 구비하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 슬리밍 영역에서 상기 슬릿들 사이의 간격이 상기 연결 영역에서 상기 슬릿들 사이의 간격보다 작은 반도체 메모리 장치.
  13. 제1 기판 상에 배치된 메모리 구조체;및
    제2 기판 상에 배치되는 로직 구조체;를 포함하며,
    상기 메모리 구조체는 상기 제1 기판의 셀 영역 및 연결 영역 상에 배치된 적층체;
    상기 셀 영역에서 상기 적층체를 관통하는 복수의 채널 구조체들;및
    상기 적층체에 마련된 복수의 슬릿들;을 포함하고,
    상기 적층체는 상기 셀 영역 및 상기 연결 영역에서 상에 서로 이격하여 적층된 복수의 제1 절연막들;
    상기 셀 영역 및 상기 슬릿과 인접한 상기 연결 영역의 가장자리외곽에서 상기 제1 절연막들 사이에 제공되는과 교대로 배치되는 복수의 전극막들;
    상기 슬릿과 인접하지 않은이격된 상기 연결 영역의 중심부에서 상기 제1 절연막들 사이에 제공되는과 교대로 배치되는 복수의 제2 절연막들;을 포함하고,
    상기 연결 영역에서 상기 슬릿들 간 간격이 상기 셀 영역에서 상기 슬릿들 간 간격보다 크고,
    상기 연결 영역의 외곽과 상기 중심부 간 경계에서 상기 제2 전극막들과 상기 제2 절연막들은 서로 동일한 층에 배치된 것끼리 서로 접하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 제1 기판은 상기 로직 구조체 상에 배치되고,
    상기 연결 영역의 중심부에서 상기 적층체 및 상기 제1 기판을 관통하여 상기 로직 구조체에 연결되는 컨택 플러그를 더 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 로직 구조체는 상기 제2 기판 상에 배치되는 로직 회로;
    상기 로직 회로를 덮는 복수의 층간절연막들;
    상기 층간절연막들 상에 배치된 복수의 배선들;을 포함하며,
    상기 컨택 플러그는 상기 배선들의 어느 하나에 연결되는 반도체 메모리 장치.
  16. 제13 항에 있어서, 상기 메모리 구조체는 상기 적층체 상부에 배치되는 복수의 제1 패드들을 포함하고,
    상기 로직 구조체는 상기 제2 기판 상에 배치되는 로직 회로 및 상기 로직 회로의 상부에 배치되며 상기 로직 회로들에 연결된 복수의 제2 패드들을 포함하고,
    상기 제1 패드들과 상기 제2 패드들이 서로 본딩되는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 연결 영역의 중심부에서 상기 적층체 및 상기 제1 기판을 관통하며 상기 제1 패드들에 연결되는 복수의 컨택 플러그들;및
    상기 제1 기판의 하부에 배치되며 상기 컨택 플러그들에 연결되는 복수의 제3 패드들;을 더 포함하는 반도체 메모리 장치.
  18. 셀 영역 및 연결 영역을 갖는 기판 상에 복수의 제1 절연막들과 복수의 제2 절연막들을 번갈아 적층하여 예비 적층체를 형성하는 단계;
    상기 예비 적층체를 관통하는 복수의 슬릿들을 형성하되, 상기 연결 영역에서 상기 슬릿들간 간격을 상기 셀 영역에서 상기 슬릿들 간 간격보다 크게 형성하는 단계;
    상기 제2 절연막들을 제거하기 위한 식각액을 상기 슬릿들을 통해 주입하여 상기 셀 영역의 제2 절연막들을 제거하되, 상기 셀 영역과 상기 연결 영역의 상기 슬릿들 간 간격 차이에 의하여 상기 슬릿과 인접한 상기 연결 영역의 외곽에서 상기 제2 절연막들이 제거되고 상기 슬릿들과 인접하지 않은이격된 상기 연결 영역의 중심부에 상기 제2 절연막들을 잔류시키는이 잔류되는 단계;
    상기 제2 절연막들이 제거된 공간에 전극막들을 형성하는 단계;를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제18 항에 있어서, 상기 전극막들을 형성하는 단계 후에 상기 연결 영역의 중심부에 배치된 상기 제1,제2 절연막들을 관통하는 컨택 플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  20. 제18 항에 있어서, 상기 제2 절연막들은 상기 제1 절연막들에 대하여 식각 선택비를 갖는 절연 물질로 구성되는 반도체 메모리 장치의 제조방법.
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