KR20170131945A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치는 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조; 교대로 적층된 더미 층간 절연막들 및 더미 희생 절연막들과, 상기 더미 희생 절연막들 각각의 내부에 형성되어 일렬로 적층된 제1 더미 도전링들을 포함하고, 상기 제1 구조 상에 배치된 더미 버퍼 적층체; 상기 더미 버퍼 적층체를 관통하고, 상기 제1 더미 도전링들로 둘러싸인 주변 콘택홀; 및 상기 주변 콘택홀 내부에 배치되고, 상기 주변 회로에 연결되도록 연장된 주변 콘택 플러그를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURNG METHOD OF THE SAME}
본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 셀 어레이를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 메모리 셀들의 동작을 제어하기 위한 주변회로를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 메모리 셀 어레이가 제안된 바 있다.
본 발명의 실시 예는 제조 공정을 단순화 할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치는 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조; 교대로 적층된 더미 층간 절연막들 및 더미 희생 절연막들과, 상기 더미 희생 절연막들 각각의 내부에 형성되어 일렬로 적층된 제1 더미 도전링들을 포함하고, 상기 제1 구조 상에 배치된 더미 버퍼 적층체; 상기 더미 버퍼 적층체를 관통하고, 상기 제1 더미 도전링들로 둘러싸인 주변 콘택홀; 및 상기 주변 콘택홀 내부에 배치되고, 상기 주변 회로에 연결되도록 연장된 주변 콘택 플러그를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조; 서로 동일한 높이에 배치되며 서로 다른 적층 구조로 형성된 소스 적층체 및 더미 소스 적층체를 포함하고, 상기 제1 구조 상에 배치된 제2 구조; 서로 분리된 셀 적층체 및 더미 버퍼 적층체를 포함하고, 상기 제2 구조 상에 배치된 제3 구조; 및 상기 더미 버퍼 적층체 및 상기 더미 소스 적층체를 관통하고, 상기 주변 회로에 전기적으로 연결된 주변 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 영역 및 제2 영역을 포함하는 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조를 형성하는 단계; 상기 제1 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제2 영역 상의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 더미 기둥을 형성하는 단계; 상기 제1 더미 기둥을 제거하여 주변 콘택홀을 노출하는 단계; 상기 주변 콘택홀 내부를 채우는 슬릿 절연막을 형성하는 단계; 및 상기 슬릿 절연막을 관통하여 상기 주변 회로에 전기적으로 연결되도록 연장된 주변 콘택 플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 주변 회로에 연결된 주변 콘택 플러그가 배치될 영역을 제공하는 주변 콘택홀은 더미 기둥을 형성하는 과정에서 1차적으로 정의할 수 있다. 더미 기둥 형성 과정은 제1 물질막들 및 제2 물질막들을 제거함으로써 진행될 수 있고, 더미 기둥은 슬릿을 형성하는 과정에서 제거될 수 있다. 이로써, 주변 콘택 플러그를 형성하는 과정에서 제1 물질막들 및 제2 물질막들을 제거할 필요가 없으므로, 본 발명의 실시 예는 주변 콘택 플러그 형성 공정을 단순화할 수 있다.
도 1은 반도체 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 반도체 장치의 제1 영역 및 제2 영역을 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 셀 적층체 및 더미 버퍼 적층체를 각각 나타내는 평면도들이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 단면도들이다.
도 5 내지 도 11c는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(10) 및 주변 회로(20)를 포함한다. 반도체 장치(100)는 불휘발성 메모리 장치 일 수 있다. 반도체 장치(100)는 낸드 플래시 메모리 장치 일 수 있다.
메모리 셀 어레이(10)는 행 라인들(RL)을 통해 어드레스 디코더(21)에 연결된다. 메모리 셀 어레이(10)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(23)에 연결된다.
메모리 셀 어레이(10)는 다수의 메모리 블록들을 포함한다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함한다. 셀 스트링들 각각은 기판 위에 적층되는 다수의 메모리 셀들을 포함한다. 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 메모리 셀들은 채널막을 통해 직렬로 연결되어 셀 스트링을 형성할 수 있다.
주변 회로(20)는 어드레스 디코더(21), 전압 발생기(22), 읽기 및 쓰기 회로(23), 입출력 버퍼(24) 및 제어 로직(25)을 포함한다.
어드레스 디코더(21)은 제어 로직(25)의 제어에 응답하여 동작한다. 어드레스 디코더(21)은 행 라인들(RL)을 통해 메모리 셀 어레이(10)에 연결되고, 행 라인들(RL)을 제어하도록 구성된다. 행 라인들(RL)은 메모리 셀 어레이(10)를 구성하는 셀 적층체들의 드레인 셀렉트 라인들, 워드 라인들 및 소스 셀렉트 라인들 및 소스 적층체의 소스 라인을 포함한다.
어드레스 디코더(21)는 제어 로직(25)로부터 어드레스(ADDR)를 수신한다.
어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(21)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(21)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
전압 발생기(22)는 제어 로직(25)의 제어에 응답하여 동작한다. 전압 발생기(22)는 반도체 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 내부 전원 전압은 어드레스 디코더(21), 읽기 및 쓰기 회로(23), 입출력 버퍼(24) 및 제어 로직(25)에 제공되어 반도체 장치(100)의 동작 전압으로서 사용된다.
읽기 및 쓰기 회로(23)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결된다. 읽기 및 쓰기 회로(23)은 제어 로직(25)의 제어에 응답하여 비트 라인들(BL)을 제어하도록 구성된다.
제어 로직(25)은 어드레스 디코더(21), 전압 발생기(22), 읽기 및 쓰기 회로(23), 그리고 입출력 버퍼(24)에 연결된다. 제어 로직(25)은 입출력 버퍼(24)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(25)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(25)은 어드레스(ADDR)를 어드레스 디코더(21)에 전송한다.
입출력 버퍼(24)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(25)에 전달한다. 또한, 입출력 버퍼(24) 는 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(23)에 전달하고, 또는 읽기 및 쓰기 회로(23)로부터 수신된 데이터(DATA)를 외부로 출력하도록 구성된다.
주변 회로(20)는 상술한 동작을 수행할 수 있도록 다수의 구동 트랜지스터들 및 레지스터들을 포함할 수 있다. 집적도 향상을 위해, 주변 회로(20)의 일부는 메모리 셀 어레이(10)에 중첩되어 배치될 수 있고, 메모리 셀 어레이(10)은 3차원으로 배열된 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(10) 및 주변 회로(20)는 제1 영역 및 제2 영역을 포함하는 기판 상에 배치된다.
도 2a 및 도 2b는 반도체 장치의 제1 영역 및 제2 영역을 설명하기 위한 도면들이다.
도 2a를 참조하면, 반도체 장치는 제1 영역(A1) 및 제2 영역(A2)을 갖는 기판을 포함할 수 있다. 메모리 셀 어레이(10)는 기판의 제1 영역(A1) 위에 배치될 수 있다. 주변회로(20)는 메모리 셀 어레이(10)에 중첩되지 않는 제2 영역(A2) 위에 배치될 수 있다. 집적도 향상을 위해 주변회로(20)의 일부는 제1 영역(A1) 위에 배치될 수 있다. 이 경우, 주변회로(20)의 일부는 메모리 셀 어레이(10) 아래에 배치되고, 메모리 셀 어레이(10) 중첩될 수 있다.
도 2b를 참조하면, 주변회로(20)는 메모리 셀 어레이(10)에 비중첩된 제1 회로(20A) 및 메모리 셀 어레이(10)에 중첩된 제2 회로(20B)를 포함할 수 있다.
제1 회로(20A) 및 제2 회로(20B) 각각은 메모리 셀 어레이(10)의 동작을 위한 구동 트랜지스터들 및 레지스터들을 포함할 수 있다. 제1 회로(20A)는 제2 회로(20B)와 연결될 수 있다. 제1 회로(20A) 및 제2 회로(20B)는 연결 구조들을 경유하여, 메모리 셀 어레이(10)에 각각 연결되거나, 서로 연결될 수 있다. 연결 구조들은 더미 버퍼 적층체를 관통하는 주변 콘택 플러그에 연결될 수 있다. 더미 버퍼 적층체는 메모리 셀 어레이(10)를 구성하는 셀 적층체들과 분리된 구조물이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 셀 적층체 및 더미 버퍼 적층체를 각각 나타내는 평면도들이다.
도 3a를 참조하면, 셀 적층체들(CS)은 슬릿(SI)에 의해 분리될 수 있다. 셀 적층체들(CS) 각각은 기판의 제1 영역(도 2a의 A1) 상에 교대로 적층된 층간 절연막들 및 도전 패턴들과, 층간 절연막들 및 도전 패턴들을 관통하는 셀 기둥들(CPL)을 포함할 수 있다.
셀 적층체들(CS) 각각의 적어도 일단은 도전 패턴들의 각층이 노출될 수 있도록 계단 구조(SW)로 형성될 수 있다. 계단 구조(SW)를 통해 노출된 도전 패턴들의 일단들은 셀 콘택 플러그들(193A)에 각각 연결될 수 있다.
도 3a는 셀 적층체들(CS) 각각의 일부 영역을 도시하고 있다. 도면에 도시하진 않았으나, 셀 적층체들(CS) 각각의 최상층에 배치된 최상층 도전 패턴들은 드레인 분리 슬릿에 의해 드레인 셀렉트 라인들로 분리될 수 있다. 또한, 셀 기둥들(CPL)은 셀 기둥들(CPL) 위에 배치되는 비트 라인들(미도시)에 연결될 수 있다.
도 3b를 참조하면, 더미 버퍼 적층체(DM)는 셀 적층체들(도 3a의 CS)과 분리되어 형성될 수 있다. 더미 버퍼 적층체(DM)는 기판의 제2 영역(도 2a의 A2) 상에 교대로 적층된 더미 층간 절연막들 및 더미 도전 패턴들과, 더미 희생 절연막들 각각의 내부에 형성되어 일렬로 적층된 제1 더미 도전링들(171DR1)을 포함할 수 있다. 제1 더미 도전링들(171DR1) 각각의 외벽은 더미 희생 절연막들로 각각 둘러싸일 수 있다.
더미 층간 절연막들은 도 3a에서 상술한 층간 절연막들과 동일한 레벨들에 각각 배치될 수 있다. 더미 희생 절연막들 및 제1 더미 도전링들(171DR1)은 도 3a에서 상술한 도전 패턴들과 동일한 레벨들에 각각 배치될 수 있다.
더미 버퍼 적층체(DM)는 주변 콘택홀들(PH)에 의해 관통될 수 있다. 주변 콘택홀들(PH) 각각의 내경은 제1 더미 도전링들(171DR1) 각각의 내경과 유사하거나, 동일하게 형성될 수 있다. 주변 콘택홀들(PH)은 도 3a에 도시된 셀 기둥들(CPL)보다 넓은 지름으로 형성될 수 있다.
주변 회로에 전기적으로 연결되는 주변 콘택 플러그들(193B)은 주변 콘택홀들(PH) 각각의 내부에 배치될 수 있다. 주변 콘택 플러그들(193B)은 주변 콘택홀들(PH)보다 좁은 지름으로 형성될 수 있다.
도 3a 및 도 3b에서 상술한 셀 적층체들(CS) 및 더미 버퍼 적층체(DM)은 주변회로와 연결 구조들을 포함하는 제1 구조 및 소스 적층체와 더미 소스 적층체를 포함하는 제2 구조 위에 형성될 수 있다. 이하, 도 4를 참조하여 제1 구조 및 제2 구조와, 제2 구조 위에 배치되는 셀 적층체들(CS) 및 더미 버퍼 적층체(DM)에 대해 보다 구체적으로 설명한다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 단면도들이다. 보다 구체적으로, 도 4는 도 3a에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ', 도 3b에 도시된 선 Ⅲ-Ⅲ'를 따라 절취하여 나타낸 단면도들이다.
도 4를 참조하면, 반도체 장치는 제1 구조(ST1), 제1 구조(ST1) 상에 배치된 제2 구조(ST2), 제2 구조(ST2) 상에 형성된 제3 구조(ST3)를 포함할 수 있다.
제1 구조(ST1)는 기판(101), 및 기판(101) 상에 배치되어 주변 회로를 구성하는 구동 트랜지스터들(TR) 및 레지스터(119)를 포함할 수 있다. 구동 트랜지스터들(TR)은 기판(101)의 제1 영역(도 2a의 A1) 및 제2 영역(도 2a의 A2) 상에 배치될 수 있다. 제1 구조(ST1)는 연결 구조들(LS)을 더 포함할 수 있다.
구동 트랜지스터들(TR) 각각은 게이트 패턴(105) 및 게이트 패턴(105) 양측의 기판(101) 내에 불순물을 주입하여 형성되고 소스 영역 또는 드레인 영역으로 이용되는 접합 영역들(101J)을 포함할 수 있다. 구동 트랜지스터들(TR) 중 일부는 접합 영역들(101J)을 공유할 수 있다. 구동 트랜지스터들(TR) 중 또 다른 일부는 기판(101) 내부에 형성된 소자 분리막(103)에 의해 전기적으로 분리될 수 있다. 구동 트랜지스터들(TR)은 제1 절연막(121)으로 덮일 수 있다.
구동 트랜지스터들(TR)은 다양한 구조로 형성된 연결 구조들(LS)에 연결될 수 있다. 연결 구조들(LS) 각각은 적어도 하나의 콘택 플러그 및 적어도 하나의 라우팅 배선을 포함할 수 있다. 예를 들어, 연결 구조들(LS) 각각은 제1 콘택 플러그(111), 제1 콘택 플러그(111)의 상면에 접촉된 제1 라우팅 배선(113), 제1 라우팅 배선(113)의 상면에 접촉된 제2 콘택 플러그(115), 및 제2 콘택 플러그(115) 상면에 접촉된 제2 라우팅 배선(117)을 포함할 수 있다. 제1 콘택 플러그(111)는 제1 절연막(121)을 관통하여 구동 트랜지스터들(TR) 중 어느 하나의 접합 영역(101J)에 접촉되거나, 구동 트랜지스터들(TR) 중 어느 하나의 게이트 패턴(105)에 접촉될 수 있다. 제1 라우팅 배선(113)은 제1 콘택 플러그(111)를 덮도록 제1 절연막(121) 상에 배치된 제2 절연막(123)을 관통할 수 있다. 제1 라우팅 배선(113)은 제1 콘택 플러그(111)를 경유하여 구동 트랜지스터들(TR) 중 어느 하나에 전기적으로 연결될 수 있다. 제2 콘택 플러그(115)는 제1 라우팅 배선(113)을 덮도록 제2 절연막(123) 상에 배치된 제3 절연막(125)을 관통할 수 있다. 제2 콘택 플러그(115)는 제1 라우팅 배선(113) 및 제1 콘택 플러그(111)를 경유하여 구동 트랜지스터들(TR) 중 어느 하나에 전기적으로 연결될 수 있다. 제2 라우팅 배선(117)은 제2 콘택 플러그(115)를 덮도록 제3 절연막(125) 상에 배치된 제4 절연막(127)을 관통할 수 있다. 제2 라우팅 배선(117)은 제2 콘택 플러그(115), 제1 라우팅 배선(113), 제1 콘택 플러그(111)를 경유하여 구동 트랜지스터들(TR) 중 어느 하나에 전기적으로 연결될 수 있다. 제2 라우팅 배선(117)은 제4 절연막(127) 상에 배치된 제5 절연막(129)으로 덮일 수 있다.
제5 절연막(129) 상에 레지스터(119)가 형성될 수 있다. 레지스터(119)는 폴리 실리콘막으로 형성될 수 있다. 레지스터(119)는 기판(101)의 제2 영역(도 2a의 A2) 상에 배치될 수 있다. 레지스터(119)는 제4 절연막(129) 상에 배치된 제6 절연막(131)을 관통할 수 있다. 레지스터(119)는 제6 절연막(131) 상에 형성된 제7 절연막(133)으로 덮일 수 있다.
제2 구조(ST2)는 상술한 제1 구조(ST1) 상에 배치된다. 예를 들어, 제2 구조(ST2)는 제7 절연막(133) 상에 배치될 수 있다. 제2 구조(ST2)는 동일한 높이에 배치되고, 서로 다른 물질들의 적층 구조로 형성된 소스 적층체(SR) 및 더미 소스 적층체(DS)를 포함할 수 있다.
보다 구체적으로, 소스 적층체(SR)는 제1 소스 도전막(141) 및 제2 소스 도전막(185)을 포함할 수 있다. 제1 소스 도전막(141)은 제2 소스 도전막(185)의 성장 시드층 역할을 할 수 있는 물질로 형성될 수 있으며, 예를 들어 폴리 실리콘막으로 형성될 수 있다. 제2 소스 도전막(185)은 제1 소스 도전막(141)의 상면에 접촉되고, 제1 소스 도전막(141) 상에 배치될 수 있다. 제2 소스 도전막(185)은 채널막(167)에 도펀트를 공급할 수 있는 도프트 실리콘막으로 형성될 수 있다. 소스 적층체(SR)는 기판(101)의 제1 영역(도 2a의 A1) 상에 배치된다. 소스 적층체(SR)는 제1 구조(ST1)와 셀 적층체(CS) 사이에 배치된다.
더미 소스 적층체(DS)는 제1 소스 도전막(141), 보호막(143), 및 소스 희생막(145)을 포함할 수 있다. 보호막(143)은 소스 적층체(SR)의 제2 소스 도전막(185)이 배치될 공간을 개구하기 위한 식각 공정을 진행하는 동안 제1 소스 도전막(141)을 보호하기 위한 물질로 형성될 수 있다. 예를 들어, 보호막(143)은 산화막으로 형성될 수 있다. 보호막(143)은 더미 소스 적층체(DS)의 제1 소스 도전막(141) 상에 잔류된다. 소스 희생막(145)은 언도프트 실리콘막으로 형성될 수 있다.
더미 소스 적층체(DS)는 주변 콘택 플러그들(193B)에 의해 관통될 수 있다. 보다 구체적으로, 주변 콘택 플러그들(193B)은 더미 소스 적층체(DS)를 관통하는 소스 관통 절연막들(147)을 관통할 수 있다. 더미 소스 적층체(DS)는 기판(101)의 제2 영역(도 2a의 A2) 상에 배치된다. 더미 소스 적층체(DS)는 제1 구조(ST1)와 더미 버퍼 적층체(DM) 사이에 배치된다.
제3 구조(ST3)는 상술한 제1 구조(ST1) 및 제2 구조(ST2) 상에 배치된다. 제3 구조(ST3)는 서로 분리된 셀 적층체(CS) 및 더미 버퍼 적층체(DM)를 포함할 수 있다. 셀 적층체(CS) 및 더미 버퍼 적층체(DM)는 동일한 높이에 배치될 수 있다. 셀 적층체(CS)는 기판(101)의 제1 영역(도 2a의 A1) 상에 배치되고, 더미 버퍼 적층체(DM)는 기판(101)의 제2 영역(도 2a의 A2) 상에 배치된다.
셀 적층체(CS)는 교대로 적층된 층간 절연막들(151) 및 도전 패턴들(171G)과, 층간 절연막들(151) 및 도전 패턴들(171G)을 관통하는 셀 기둥들(CPL)을 포함한다. 셀 기둥들(CPL)은 소스 적층체(SR)의 일부를 관통하도록 소스 적층체(SR) 내부로 연장될 수 있다. 셀 기둥들(CPL) 각각은 제2 소스 도전막(185)에 접촉된 채널막(167), 채널막(167)을 감싸고 제2 소스 도전막(185)에 의해 분리된 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)을 포함할 수 있다.
채널막(167)은 층간 절연막들(151) 및 도전 패턴들(171G)을 관통하고, 소스 적층체(SR)의 일부를 관통하도록 소스 적층체(SR) 내부로 연장될 수 있다. 보다 구체적으로, 채널막(167)은 제2 소스 도전막(185)을 관통하고, 제1 소스 도전막(141) 내부로 연장될 수 있다. 제2 소스 도전막(185)은 채널막(167)의 측벽에 접촉되어 채널막(167)을 감싼다. 채널막(167)은 중공형(hollow type)으로 형성되거나, 셀 기둥들(CPL) 각각의 중심 영역을 완전히 채울 수 있다. 채널막(167)이 중공형으로 형성된 경우, 셀 기둥들(CPL) 각각은 채널막(167)의 중심 영역을 채우는 코어 절연막(CO)을 더 포함할 수 있다. 코어 절연막(CO)은 채널막(167)보다 낮은 높이로 형성될 수 있다. 이 경우, 셀 기둥들(CPL) 각각은 코어 절연막(CO) 상에 배치되고, 채널막(167)의 상단으로 둘러싸이며, 채널막(167)의 내벽에 접촉된 캡핑 도전막(CAP)을 더 포함할 수 있다. 캡핑 도전막(CAP)은 도프트 실리콘막으로 형성될 수 있다. 채널막(167)은 실리콘막 등 반도체막으로 형성될 수 있다.
제1 메모리 패턴(ML1)은 층간 절연막들(151) 및 도전 패턴들(171G)과 채널막(167) 사이에 배치된다. 제2 메모리 패턴(ML2)은 제1 소스 도전막(141)과 채널막(167) 사이에 배치된다. 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)은 제2 소스 도전막(185)에 의해 서로 분리된다. 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2) 각각은 채널막(167)의 외벽 상에 형성된 터널 절연막(165), 터널 절연막(165)의 외벽 상에 형성된 데이터 저장막(163) 및 데이터 저장막(163)의 외벽 상에 형성된 블로킹 절연막(161)을 포함한다. 터널 절연막(165)은 전하의 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(163)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 블로킹 절연막(161)은 전하 차단이 가능한 산화막으로 형성될 수 있다.
셀 적층체(CS)의 도전 패턴들(171G)은 소스 셀렉트 트랜지스터들(SST)의 게이트들, 메모리 셀들(MC)의 게이트들, 및 드레인 셀렉트 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 소스 셀렉트 트랜지스터들(SST)에 연결된 도전 패턴들(171G)은 소스 셀렉트 라인들로 정의되고, 메모리 셀들(MC)에 연결된 도전 패턴들(171G)는 워드 라인들로 정의되고, 드레인 셀렉트 트랜지스터들(DST)에 연결된 도전 패턴들(171G)은 드레인 셀렉트 라인들로 정의될 수 있다. 다수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터들(SST)과 드레인 셀렉트 트랜지스터들(DST) 사이에 적층된다. 채널막(167)의 연장 방향을 따라 일렬로 적층된 메모리 셀들(MC) 아래에 하나 또는 2 이상의 소스 셀렉트 트랜지스터들(SST)이 적층될 수 있다. 채널막(167)의 연장 방향을 따라 일렬로 적층된 메모리 셀들(MC) 위에 하나 또는 2 이상의 드레인 셀렉트 트랜지스터들(DST)이 적층될 수 있다. 채널막(167)의 연장 방향을 따라 일렬로 적층된 소스 셀렉트 트랜지스터들(SST), 메모리 셀들(MC), 및 드레인 셀렉트 트랜지스터들(DST)은 채널막(167)에 의해 전기적으로 연결되어 셀 스트링을 형성한다.
셀 적층체(CS)는 계단형으로 패터닝된 단부를 포함할 수 있다. 셀 적층체(CS)는 계단형 단부를 덮는 평탄화 절연막(169)으로 덮일 수 있다. 셀 적층체(CS) 및 평탄화 절연막(169)은 슬릿 절연막(187)에 의해 관통될 수 있다. 슬릿 절연막(187)은 제2 소스 도전막(185) 상면까지 연장될 수 있다. 슬릿 절연막(187)은 평탄화 절연막(169)을 덮도록 연장될 수 있다. 슬릿 절연막(187)은 다수의 셀 적층체들(CS) 사이를 구분짓거나, 셀 적층체들(CS) 각각을 관통하여 형성될 수 있다.
셀 적층체들(CS) 각각의 측벽과 슬릿 절연막(187) 사이에 절연 스페이서(181)가 더 형성될 수 있다.
슬릿 절연막(187) 및 평탄화 절연막(169)은 비트 라인 콘택 플러그(195)에 의해 관통될 수 있다. 비트 라인 콘택 플러그(195)는 채널막(167)에 접촉되거나, 캡핑 도전막(CAP)에 접촉된다. 도면에 도시하지 않았으나, 비트 라인 콘택 플러그(195)는 비트 라인에 접촉되고, 비트 라인은 비트 라인 콘택 플러그(195) 위에 배치될 수 있다.
슬릿 절연막(187) 및 평탄화 절연막(169)은 셀 콘택 플러그들(193A)에 의해 관통될 수 있다. 셀 콘택 플러그들(193A)은 셀 적층체들(CS) 각각의 계단형 단부를 통해 노출된 도전 패턴들(171G)에 각각 접촉될 수 있다. 셀 콘택 플러그들(193A)은 층간 절연막들(151)을 더 관통할 수 있다. 도면에 도시하진 않았으나, 셀 콘택 플러그들(193A)은 상부 라우팅 배선들에 연결될 수 있다. 상부 라우팅 배선들은 셀 콘택 플러그들(193A) 상에 배치될 수 있다.
더미 버퍼 적층체(DM)는 교대로 적층된 층간 절연막들(151) 및 희생 절연막들(153)과, 희생 절연막들(153) 각각의 내부에 형성되고 일렬로 적층된 제1 더미 도전링들(171DR1)을 포함한다.
더미 버퍼 적층체(DM)의 층간 절연막들(151) 및 희생 절연막들(153)은 더미로서 기판(101)의 제2 영역(도 2a의 A2) 위에 잔류된다. 더미 버퍼 적층체(DM)의 층간 절연막들(151) 및 희생 절연막들(153)은 평탄화 공정 등을 진행하는 과정에서 발생할 수 있는 로딩 효과(loading effect)를 줄일 수 있는 버퍼 역할을 할 수 있다. 더미 버퍼 적층체(DM)의 층간 절연막들(151)은 셀 적층체들(CS)의 층간 절연막들(151)과 동일 레벨들에 배치될 수 있다. 더미 버퍼 적층체(DM)의 희생 절연막들(153)은 셀 적층체들(CS)의 도전 패턴들(171G)과 동일 레벨들에 배치될 수 있다.
제1 더미 도전링들(171DR1)은 셀 적층체들(CS)의 도전 패턴들(171G)과 동일한 물질로 형성될 수 있고, 동일한 레벨들에 배치될 수 있다. 제1 더미 도전링들(171DR1)은 주변 콘택홀들(PH) 각각을 둘러싸고, 중심축이 일치되도록 일렬로 적층된다. 더미 버퍼 적층체(DM)의 층간 절연막들(151)은 희생 절연막들(153)보다 주변 콘택홀들(PH)을 향하여 더 돌출된다. 제1 더미 도전링들(171DR1)은 희생 절연막들(153)보다 주변 콘택홀들(PH)을 향하여 더 돌출된 층간 절연막들(151)의 돌출부들 사이에 배치된다. 제1 더미 도전링들(171DR1)의 중심홀은 주변 콘택홀들(PH)에 중첩된다.
주변 콘택홀들(PH)은 소스 관통 절연막들(147)에 중첩된다. 주변 콘택 플러그들(193B)이 배치될 영역을 넓히기 위해, 주변 콘택홀들(PH)의 지름은 셀 기둥들(CPL) 및 채널막(CH)의 지름보다 크게 형성될 수 있다.
식각 정지 패턴(149P)은 더미 버퍼 적층체(DM)와 더미 소스 적층체(DS) 사이에 배치될 수 있다. 식각 정지 패턴(149P)은 주변 콘택홀들(PH)을 형성하는 과정에서 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있으며, 예를 들어 알루미늄 산화막(Al2O3)으로 형성될 수 있다.
제2 더미 도전링(171DR2)은 식각 정지 패턴(149P)과 동일한 레벨에 배치되고, 일렬로 적층된 제1 더미 도전링들(171DR1)에 중첩된다. 제2 더미 도전링(171DR2)은 제1 더미 도전링들(171DR1) 및 도전 패턴들(171G)과 동일한 물질로 형성된다. 제2 더미 도전링(171DR2)의 중심축은 일렬로 적층된 제1 더미 도전링들(171DR1)의 중심축들과 일치한다. 제2 더미 도전링(171DR2)의 중심축은, 주변 콘택홀들(PH) 중 어느 하나와 중첩된다. 다시 말해, 주변 콘택홀들(PH)은 식각 정지 패턴(149P)을 파고들어 형성된 제2 더미 도전링들(171DR2)로 각각 둘러싸인다.
제1 더미 도전링들(171DR1) 및 제2 더미 도전링들(171DR2)은 본 발명의 실시 예에 따른 반도체 장치의 제조 공정의 특성 상, 주변 콘택홀들(PH)의 주위에 잔류될 수 있다.
평탄화 절연막(169) 및 슬릿 절연막(187)은 더미 버퍼 적층체(DM)를 덮도록 연장될 수 있다. 슬릿 절연막(187)은 주변 콘택홀들(PH) 내부로 연장될 수 있다. 다시 말해, 슬릿 절연막(187)은 더미 버퍼 적층체(DM)를 관통하도록 연장될 수 있다. 슬릿 절연막(187)은 주변 콘택홀들(PH) 측벽 상에 배치된 절연 스페이서(181) 상에 형성될 수 있다.
주변 콘택홀들(PH) 내부로 연장된 슬릿 절연막(187)은 주변 콘택 플러그들(193B)에 의해 관통될 수 있다. 주변 콘택 플러그들(193B)은 주변 콘택홀들(PH) 내부에 배치되므로, 제1 및 제2 더미 도전링들(171DR1, 171DR2)로 감싸일 수 있다. 주변 콘택 플러그들(193B)은 주변 콘택홀들(PH) 하부에 배치된 소스 관통 절연막들(147)을 관통하도록 연장되어 레지스터(119)에 연결되거나, 연결구조들(LS) 중 어느 하나에 연결될 수 있다. 연결 구조들(LS) 중 어느 하나에 연결된 주변 콘택 플러그(193B)는 연결 구조(LS)를 경유하여 구동 트랜지스터들(TR) 중 어느 하나에 전기적으로 연결될 수 있다. 주변 콘택 플러그들(193B)은 레지스터(119) 및 연결 구조들(LS) 중 적어도 어느 하나에 연결될 수 있도록 제7 절연막(133), 제6 절연막(131), 및 제5 절연막(129) 중 적어도 어느 하나를 더 관통할 수 있다. 주변 콘택 플러그들(193B) 각각과 더미 버퍼 적층체(DM)의 측벽 사이에 슬릿 절연막(187) 및 절연 스페이서(181)가 배치되더라도, 주변 콘택홀들(PH)의 지름을 셀 기둥들(CPL)의 지름보다 크게 형성하여, 주변 콘택 플러그들(193B) 각각의 저항을 낮출 수 있다.
도면에 도시하진 않았으나, 주변 콘택 플러그들(193B)은 상부 라우팅 배선들에 연결될 수 있다. 상부 라우팅 배선들은 주변 콘택 플러그들(193B) 상에 배치될 수 있다.
이하, 도 5 내지 도 11c를 참조하여 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명한다. 도 5, 도 6a 내지 도 6d, 도 8c, 도 9a 내지 도 9d, 도 10a 및 도 10b, 및 도 11a 내지 도 11c는 도 4에서와 동일한 절취선들을 따라 절취한 단면도들이다.
도 5는 제1 구조(ST1), 제1 소스 적층체(SR1), 및 더미 소스 적층체(DS)를 형성하는 공정을 설명하기 위한 단면도이다.
도 5를 참조하면, 먼저, 기판(101) 상에 제1 구조(ST1)를 형성한다. 기판(101)은 제1 영역(도 2a의 A1) 및 제2 영역(도 2a의 A2)을 포함한다. 제1 구조(ST1)는 주변 회로를 구성하는 구동 트랜지스터들(TR) 및 레지스터(119)와, 구동 트랜지스터들(TR)에 연결되는 연결 구조들(LS)을 포함한다. 구동 트랜지스터들(TR), 레지스터(119) 및 연결 구조들(LS)은 도 4에서 상술한 구조로 형성될 수 있다. 구동 트랜지스터들(TR) 중 일부는 기판(101) 내부에 형성된 소자 분리막(103)에 의해 전기적으로 분리될 수 있다. 구동 트랜지스터들(TR) 중 또 다른 일부는 접합 영역(101J)을 공유할 수 있다.
제1 구조(ST1)를 형성하는 단계는 구동 트랜지스터들(TR)을 형성하는 단계, 구동 트랜지스터들(TR)을 덮는 제1 절연막(121)을 형성하는 단계; 제1 절연막(121) 상에 순차로 적층된 제2 내지 제4 절연막(123, 125, 127) 내부에 연결 구조들(LS)을 형성하는 단계; 연결 구조들(LS)을 덮도록 제4 절연막(127) 상에 제5 절연막(129)을 형성하는 단계; 제5 절연막(129) 상에 레지스터(119)에 의해 관통되는 제6 절연막(131)을 형성하는 단계; 및 제6 절연막(131) 상에 제7 절연막(133)을 형성하는 단계를 포함할 수 있다.
연결 구조들(LS)은 다층의 도전막들로 형성될 수 있다. 레지스터(119)는 레지스터 도전막을 패터닝하여 형성되거나, 다마신 공정으로 형성될 수 있다.
주변회로를 포함하는 제1 구조(ST1)를 형성한 후, 제1 구조(ST1) 상에 예비 소스 적층체를 형성한다. 예비 소스 적층체는 제1 소스 도전막(141), 및 제1 소스 도전막(141) 상에 적층된 소스 희생막(145)을 포함한다. 예비 소스 적층체는 제1 소스 도전막(141) 및 소스 희생막(145) 사이에 배치된 보호막(143)을 더 포함할 수 있다.
제1 소스 도전막(141)은 도전물로 형성된다. 제1 소스 도전막(141)은 후속에서 제2 소스 도전막의 성장 시드층으로 이용될 수 있는 도전물로 형성될 수 있다. 예를 들어, 제1 소스 도전막(141)은 폴리 실리콘으로 형성될 수 있다. 제1 소스 도전막(141)은 소스 라인의 저항을 낮추기 위해 금속막 및 폴리 실리콘막이 적층된 다중층막으로 형성될 수 있다. 금속막은 폴리 실리콘막보다 저항이 낮은 물질을 포함할 수 있으며, 예를 들어, 텅스텐을 포함할 수 있다.
보호막(143)은 소스 희생막(145)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 보호막(143)은 산화물로 형성될 수 있다.
소스 희생막(145)은 후속 공정에서 선택적으로 제거 가능한 물질로 형성될 수 있다. 예를 들어, 소스 희생막(145)은 폴리 실리콘으로 형성될 수 있다.
이 후, 예비 소스 적층체를 관통하는 소스 관통 절연막들(147)을 형성한다. 소스 관통 절연막들(147) 중 일부는 예비 소스 적층체를 제1 소스 적층체(SR1) 및 더미 소스 적층체(DS)로 분리할 수 있다. 제1 소스 적층체(SR1)는 기판(101)의 제1 영역(도 2a의 A1)에 잔류하고, 더미 소스 적층체(DS)는 기판(101)의 제2 영역(도 2a의 A2)에 잔류한다. 소스 관통 절연막들(147) 중 또 다른 일부는 주변 콘택 플러그들이 관통될 영역에서 더미 소스 적층체(DS)를 관통하도록 더미 소스 적층체(DS) 내부에 형성된다. 소스 관통 절연막들(147)을 형성하는 단계는, 예비 소스 적층체 상에 소스 분리 마스크 패턴을 형성하는 단계, 소스 분리 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 예비 소스 적층체를 식각하는 단계; 소스 분리 마스크 패턴을 제거하는 단계; 예비 소스 적층체의 식각 영역이 절연물로 채워지도록 절연물을 증착하는 단계; 및 예비 소스 적층체의 상면이 노출되도록 절연물의 표면을 평탄화하는 단계를 포함할 수 있다.
선택적으로, 식각 정지막(149)은 제1 소스 적층체(SR1) 및 더미 소스 적층체(DS) 상에 소스 관통 절연막들(147)을 덮도록 형성될 수 있다. 식각 정지막(149)은 후속에서 형성될 제1 물질막들 및 제2 물질막들과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(149)은 알루미늄 산화막(Al2O3)으로 형성될 수 있다.
도 6a 내지 도 6d는 예비 셀 적층체 및 예비 더미 버퍼 적층체를 형성하는 공정을 설명하기 위한 단면도들이다. 이하의 도면에서, 도시의 편의를 위해 연결 구조들의 최상층 패턴과, 그 상부에 배치되는 구조물 위주로 도시하였다.
도 6a를 참조하면, 제1 물질막들 및 제2 물질막들을 교대로 적층하여, 제1 소스 적층체(SR1) 및 더미 소스 적층체(DS) 상에 예비 적층체(PS)를 형성한다. 제1 물질막들은 층간 절연막들(151)로 이용될 수 있고, 제2 물질막들은 희생 절연막들(151)로 이용될 수 있다. 층간 절연막들(151)은 실리콘 산화막으로 형성될 수 있고, 희생 절연막들(151)은 실리콘 질화막으로 형성될 수 있다.
도 5에서 상술한 공정에서 식각 정지막(도 5의 149)이 형성된 경우, 예비 적층체(PS)는, 식각 정지막을 패터닝하여 식각 정지 패턴(149P)을 형성한 후, 식각 정지 패턴(149P)을 덮도록 형성될 수 있다. 식각 정지 패턴(149P)은 기판의 제1 영역(도 2a의 A1) 상의 식각 정지막 일부를 제거함으로써 형성될 수 있다. 식각 정지 패턴(149P)은 기판의 제2 영역(도 2a의 A2)에 잔류하고, 슬릿 영역에 중첩될 수 있다. 슬릿 영역은 도 7을 참조하여 후술하기로 한다.
도 6b를 참조하면, 예비 적층체(PS) 상에 홀 마스크 패턴(155)을 형성한다. 홀 마스크 패턴(155)은 기판의 제1 영역 및 제2 영역을 개구하는 홀들을 포함할 수 있다.
홀 마스크 패턴(155)을 식각 베리어로 이용한 식각 공정으로 예비 적층체(PS)을 식각한다. 본 발명의 실시 예는 홀 마스크 패턴(155)의 홀들 분포가 기판의 제1 영역(도 2a의 A1) 위에서 연속성을 가지며 균일해질 수 있도록 홀 마스크 패턴(155)을 정의한다. 또한, 본 발명의 실시 예는 홀 마스크 패턴(155)에 의해 기판의 제2 영역(도 2a의 A2) 위에서 소스 관통 절연막들(147)이 개구될 수 있도록 홀 마스크 패턴(155)을 정의한다.
상술한 홀 마스크 패턴(155)의 홀들 배치에 따르면, 홀 마스크 패턴(155)을 식각 베리어로 이용한 식각 공정에 의해 예비 적층체(PS)를 관통하는 스트링 홀들(SH), 더미 홀들(DH), 및 주변 콘택홀들(PH)이 형성된다. 예비 적층체(PS)를 식각하는 동안, 식각 정지 패턴(149P)은 에치 스톱퍼(etch stopper) 역할을 할 수 있다. 홀 마스크 패턴(155)의 홀들은 기판의 제1 영역(도 2a의 A1) 위에서 연속성을 가지며 균일하게 배치되므로, 예비 적층체(PS)를 식각하는 동안 홀 마스크 패턴(155)의 홀들을 통해 제1 영역(도 2a의 A1) 위에 배치된 예비 적층체(PS)의 식각량이 균일해질 수 있다. 이에 따라, 본 발명의 실시 예는 스트링 홀들(SH)의 크기를 슬릿 영역으로부터 이격 거리와 관계없이 균일하게 형성할 수 있다.
스트링 홀들(SH)은 슬릿 영역에 의해 구분되는 다수의 매트릭스 홀 그룹들로 구분될 수 있다. 더미 홀들(DH)은 홀 마스크 패턴(155)의 홀들을 기판의 제1 영역(도 2a의 A1) 위에서 균일하게 배치한 결과, 슬릿 영역에 배치된다. 더미 홀들(DH)은 서로 이웃한 스트링 홀들(SH) 사이에 1열 또는 2열 이상 배치될 수 있다.
주변 콘택홀들(PH)은 스트링 홀들(SH)을 형성하는 동안 형성되므로, 주변 콘택홀들(PH)을 형성하기 위한 마스크 공정이 추가되지 않는다. 이로써, 본 발명의 실시 예는 공정을 단순화할 수 있다.
더미 홀들(DH) 및 주변 콘택홀들(PH)은 식각 정지 패턴(149P)에 중첩되고, 스트링 홀들(SH)은 식각 정지 패턴(149P)에 비중첩된다. 더미 홀들(DH) 및 스트링 홀들(SH)은 기판의 제1 영역(도 2a의 A1) 위에 배치되고, 주변 콘택홀들(PH)은 기판의 제2 영역(도 2a의 A2) 위에 배치된다. 더미 홀들(DH)과 스트링 홀들(SH)은 동일하거나, 유사한 지름을 갖는다. 주변 콘택홀들(PH)은 더미 홀들(DH) 및 스트링 홀들(SH)보다 큰 지름을 가지고, 소스 관통 절연막들(147)에 중첩된다.
도 6c를 참조하면, 스트링 홀들(SH), 더미 홀들(DH), 및 주변 콘택홀들(PH)을 통해 노출된 식각 정지 패턴(149P), 제1 소스 적층체(SR1) 및 소스 관통 절연막들(147)을 식각한다. 스트링 홀들(SH)은 제1 소스 적층체(SR1)의 내부로 연장된다. 더미 홀들(DH)은 식각 정지 패턴(149P)을 관통하고, 제1 소스 적층체(SR1) 내부로 연장된다. 주변 콘택홀들(PH)은 식각 정지 패턴(149P)을 관통하고, 소스 관통 절연막들(147) 내부로 연장될 수 있다.
식각 정지 패턴(149P), 제1 소스 적층체(SR1) 및 소스 관통 절연막들(147)을 식각한 후, 홀 마스크 패턴(도 6b의 155)을 스트립 공정 및 세정 공정을 이용하여 제거할 수 있다.
도 6d를 참조하면, 스트링 홀들(도 6c의 SH) 내부를 채우는 셀 기둥들(CP), 주변 콘택홀들(도 6c의 PH) 내부를 채우는 제1 더미 기둥들(DP1) 및 더미 홀들(도 6c의 DH) 내부를 채우는 제2 더미 기둥들(DP2)을 동시에 형성한다.
셀 기둥들(CP), 제1 더미 기둥들(DP1) 및 제2 더미 기둥들(DP2)의 배열 및 지름은 스트링 홀, 주변 콘택홀들 및 더미홀들의 배열 및 지름을 따른다. 구체적으로, 셀 기둥들(CP)은 슬릿 영역에 의해 구분되는 다수의 매트릭스 기둥 그룹들로 구분될 수 있다. 제2 더미 기둥들(DP2)은 슬릿 영역에 배치된다. 제2 더미 기둥들(DP2)은 서로 이웃한 셀 기둥들(CP) 사이에 1열 또는 2열 이상 배치될 수 있다. 셀 기둥들(CP) 및 제2 더미 기둥들(DP2)은 기판의 제1 영역(도 2a의 A1) 위에 배치된 제1 물질막들 및 제2 물질막들을 관통한다. 셀 기둥들(CP)은 제1 소스 적층체(SR1)의 소스 희생막(145) 및 보호막(143)을 관통하고, 제1 소스 도전막(141) 내부로 연장된다. 제2 더미 기둥들(DP2)은 식각 정지 패턴(149P)과, 제1 소스 적층체(SR1)의 소스 희생막(145) 및 보호막(143)을 관통하고, 제1 소스 도전막(141) 내부로 연장된다.
제1 더미 기둥들(DP1)은 셀 기둥들(CP1) 및 제2 더미 기둥들(DP2)보다 넓은 지름을 갖는다. 제1 더미 기둥들(DP1)은 기판의 제2 영역(도 2a의 A2) 위에 배치된 제1 물질막들 및 제2 물질막들을 관통한다. 제1 더미 기둥들(DP1)은 식각 정지 패턴(149P)을 관통하고, 더미 소스 적층체(DS)를 관통하는 소스 관통 절연막들(147) 내부로 연장될 수 있다.
셀 기둥들(CP), 제1 더미 기둥들(DP1) 및 제2 더미 기둥들(DP2) 각각은 채널막(167) 및 채널막(167)을 감싸는 다층막(ML)을 포함할 수 있다. 채널막(167)은 다층막(ML)에 의해 정의된 공간을 완전히 채우는 반도체막으로 형성되거나, 다층막(ML)의 표면 상에 라이너 타입의 반도체막으로 형성될 수 있다. 채널막(167)이 라이너 타입으로 형성된 경우, 라이너 타입의 채널막(167)에 의해 개구된 영역은 코어 절연막(CO)으로 채워질 수 있다. 코어 절연막(CO)의 일부는 제거되어, 라이너 타입의 채널막(167)보다 낮은 높이로 잔류될 수 있다. 이 경우, 캡핑 도전막(CAP)이 코어 절연막(CO) 상에 배치될 수 있다. 캡핑 도전막(CAP)은 라이너 타입의 채널막(167) 상단으로 둘러싸이고, 라이터 타입의 채널막(167)에 접촉되고, 도프트 실리콘막으로 형성될 수 있다.
다층막(ML)은 채널막(167)을 감싸는 터널 절연막(165), 터널 절연막(165)을 감싸는 데이터 저장막(163), 및 데이터 저장막(163)을 감싸는 블로킹 절연막(161)을 포함한다.
이어서, 제1 물질막들 및 제2 물질막들을 식각하여 계단 구조(SW)를 형성한다.
상술한 공정들에 따르면, 예비 셀 적층체(CPS)는 제1 소스 적층체(SR1) 상에 교대로 적층되고 계단 구조(SW)로 패터닝된 단부를 가지고 셀 기둥들(CPS) 및 제2 더미 기둥들(DP2)에 의해 관통되는 제1 물질막들 및 제2 물질막들로 구성된다. 예비 더미 버퍼 적층체(DPS)는 소스 관통 절연막들(147)에 의해 관통되는 더미 소스 적층체(DS) 상에 교대로 적층되고 제1 더미 기둥들(DP1)로 관통되는 제1 물질막들 및 제2 물질막들로 구성된다.
도 7은 슬릿 영역(SIA)과 예비 셀 적층체(CPS)를 관통하는 셀 기둥들(CP) 및 제2 더미 기둥들(DP2)의 배치를 설명하기 위한 평면도이다.
도 7을 참조하면, 셀 기둥들(CP)은 슬릿 영역(SIA)을 사이에 두고 구분된 제1 매트릭스 기둥 그룹(PM1) 및 제2 매트릭스 기둥 그룹(PM2)을 포함할 수 있다. 제1 및 제2 매트릭스 기둥 그룹들(PM1 및 PM2) 각각의 셀 기둥들(CP)은 지그재그로 배치될 수 있으며, 계단 구조(SW)로 패터닝 된 예비 셀 적층체(CPS)를 관통한다.
제2 더미 기둥들(DP2)은 제1 매트릭스 기둥 그룹(PM1) 및 제2 매트릭스 기둥 그룹(PM2) 사이의 예비 셀 적층체(CPS)를 관통하고, 슬릿 영역(SIA)에 배치된다.
도 8a 내지 도 8c는 트렌치-홀 마스크 패턴(MK) 형성 공정을 설명하기 위한 도면들이다. 구체적으로, 도 8a는 기판의 제1 영역(도 2a의 A1) 위에 배치된 트렌치-홀 마스크 패턴(MK)의 일부 형태를 나타내는 평면도이다. 도 8b는 기판의 제2 영역(도 2a의 A2) 위에 배치된 트렌치-홀 마스크 패턴(MK)의 일부 형태를 나타내는 평면도이다. 도 8c는 도 8a에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ', 도 8b에 도시된 선 Ⅲ-Ⅲ'를 따라 절취하여 나타낸 단면도들이다. 설명의 편의를 위해, 도 8a에 평탄화 절연막(169)을 표시하지 않았다.
도 8a 내지 도 8c를 참조하면, 트렌치-홀 마스크 패턴(MK)을 형성하기 전, 평탄화 절연막(169)이 예비 셀 적층체(CPS) 및 예비 더미 버퍼 적층체(DPS)를 덮도록 형성된다. 이 후, 트렌치-홀 마스크 패턴(MK)이 평탄화 절연막(169) 상에 배치된다.
트렌치-홀 마스크 패턴(MK)은 트렌치(T) 및 홀들(OH)을 포함한다. 트렌치(T)는 다수의 제2 더미 기둥들(DP2)을 개구하도록 일 방향을 따라 연장된다. 보다 구체적으로 트렌치(T)는 슬릿 영역(도 7의 SIA)을 따라 연장된다. 홀들(OH)은 제1 더미 기둥들(DP1)을 각각 개구할 수 있도록 배치된다. 트렌치-홀 마스크 패턴(MK)은 셀 기둥들(CP)을 덮도록 트렌치(T) 양측의 제1 영역을 차단한다. 트렌치(T)는 식각 정지 패턴(149P)을 개구한다.
도 9a 내지 도 9d는 셀 적층체(CS) 및 더미 버퍼 적층체(DPS) 형성 공정을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 도 8a 내지 도 8c에서 상술한 트렌치-홀 마스크 패턴(MK)을 식각 베리어로 이용한 식각 공정으로 평탄화 절연막(169)을 식각하여 제1 및 제2 더미 기둥들(DP1, DP2)을 노출한다. 이 때, 트렌치-홀 마스크 패턴(MK)에 의해 정의되는 트렌치 및 홀들이 평탄화 절연막(169) 내부에 정의된다. 제2 더미 기둥들(DP2)은 평탄화 절연막(169) 내부에 정의된 트렌치에 의해 노출되고, 제1 더미 기둥들(DP1)은 평탄화 절연막(169) 내부에 정의된 홀들에 의해 각각 노출된다.
이어서, 제1 더미 기둥들(DP1) 및 제2 더미 기둥들(DP2) 각각을 습식 식각 공정 및 불산(HF)을 이용한 세정 공정으로 동시에 제거한다. 이 때, 캡핑 도전막(CAP), 코어 절연막(CO), 채널막(167), 및 터널 절연막(165)이 제거될 수 있다. 이 후, 트렌치-홀 마스크 패턴이 제거되거나, 제거되지 않고 잔류될 수 있다.
이 후, 제1 더미 기둥들(DP1) 및 제2 더미 기둥들(DP2) 각각의 데이터 저장막(163) 및 블로킹 절연막(161)을 제거함으로써, 도 9b에 도시된 바와 같이 더미홀들(DH) 및 주변 콘택홀들(PH)이 개구된다. 더미홀들(DH) 및 주변 콘택홀들(PH)을 개구하기 위해, 제1 더미 기둥들(DP1) 및 제2 더미 기둥들(DP2)을 제거하는 공정을 진행하는 동안, 더미홀들(DH) 주위의 제1 물질막들 (즉, 층간 절연막들(151))의 일부가 더미홀들(DH) 형상을 따라 제거될 수 있다.
도 9c를 참조하면, 트렌치-홀 마스크 패턴 또는 평탄화 절연막(169)의 트렌치를 통해 노출된 슬릿 영역의 제1 물질막들 및 제2 물질막들(즉, 도 9b의 층간 절연막들(151) 및 희생 절연막들(153))을 제거한다. 이로써, 기판의 제1 영역(도 2a의 A1) 상에 슬릿(SI)이 형성된다. 이 후, 트렌치-홀 마스크 패턴이 잔류된 경우, 트렌치-홀 마스크 패턴을 제거할 수 있다.
이어서, 슬릿을 통해 제1 영역의 제2 물질막들(즉, 희생 절연막들(153))을 제거하여 게이트 영역들(GA)을 개구한다. 이 때, 주변 콘택홀들(PH)을 통해 노출된 제2 영역의 제2 물질막들(즉, 희생 절연막들(153)) 각각의 일부가 제거되어 제1 링 영역들(RA1)이 개구될 수 있다. 또한, 제2 물질막들이 제거되는 동안, 슬릿(SI) 저면에서 노출된 식각 정지 패턴(149P)이 제거되고, 주변 콘택홀들(PH)을 통해 노출된 제2 영역의 식각 정지 패턴(149P)의 일부가 제거될 수 있다. 이에 따라, 슬릿(SI)은 소스 희생막(145)을 노출시키도록 연장되며, 제2 링 영역들(RA2)이 주변 콘택홀들(PH)로부터 식각 정지 패턴(149P)을 향해 연장된 제2 링 영역들(RA2)이 정의된다. 제2 링 영역들(RA2)은 제1 링 영역들(RA1)에 중첩된다.
게이트 영역들(GA), 제1 링 영역들(RA1) 및 제2 링 영역들(RA2)은 도 9d에 도시된 바와 같이 제3 물질막들로 채워진다. 제3 물질막들은 도전물일 수 있다. 보다 구체적으로, 제3 물질막들은 게이트 영역들(GA)을 채우는 도전 패턴들(171G), 제1 링 영역들(RA1)을 채우는 제1 더미 도전링들(171DR1), 제2 링 영역들(RA2)을 채우는 제2 더미 도전링들(171DR2)로 구분될 수 있다. 제3 물질막들은 텅스텐등 저항이 낮은 도전물을 포함할 수 있다.
도 9a 내지 도 9d에서 상술한 일련의 공정에 따르면, 슬릿(SI)에 의해 관통되는 셀 적층체(CS)가 기판의 제1 영역(도 2a의 A1) 상에 배치되고, 주변 콘택홀들(PH)에 의해 관통되는 더미 버퍼 적층체(DM)가 기판의 제2 영역(도 2a의 A2) 상에 배치된다. 셀 적층체(CS)는 셀 기둥들(CP)을 감싸며 교대로 적층된 제1 물질막들 및 제3 물질막들을 포함한다. 더미 버퍼 적층체(DM)는 교대로 적층된 제1 물질막들 및 제2 물질막들과 주변 콘택홀들(PH) 각각의 측벽으로부터 제2 물질막들의 측벽을 향하여 연장된 제3 물질막들을 포함한다. 셀 적층체(CS) 및 더미 버퍼 적층체(DM)는 슬릿(SI) 및 주변 콘택홀들(PH)을 통해 예비 셀 적층체 및 예비 더미 버퍼 적층체의 제2 물질막들을 제3 물질막들로 대체함으로써 형성된다. 예비 더미 버퍼 적층체의 제2 물질막들을 제3 물질막들로 대체하는 동안 예비 더미 버퍼 적층체 하부의 식각 정지 패턴(149P)의 일부가 주변 콘택홀들(PH)을 통해 제3 물질막들로 대체될 수 있다.
셀 적층체(CS)는 식각 정지 패턴(149P)에 비중첩되고, 더미 버퍼 적층체(DM)는 식각 정지 패턴(149P)에 중첩될 수 있다.
도 10a 및 도 10b는 제2 소스 적층체(SR2)를 형성하는 공정을 설명하기 위한 단면도들이다. 제2 소스 적층체(SR2)는 도 4에서 상술한 소스 적층체(SR)에 대응된다.
도 10a를 참조하면, 슬릿(SI)의 측벽 및 주변 콘택홀들(PH)의 측벽들 상에 각각 스페이서 절연막들(181)을 형성한다. 스페이서 절연막들(181)은 셀 적층체(CS) 또는 더미 버퍼 적층체(DM)를 실링(sealing)하며, 후속 소스 희생막 제거 공정 동안, 베리어 역할을 할 수 있는 물질로 형성될 수 있다. 예를 들어, 스페이서 절연막들(181)은 질화막으로 형성될 수 있다.
이어서, 스페이서 절연막들(181)에 의해 셀 적층체(CS) 및 더미 버퍼 적층체(DM)가 보호된 상태에서 셀 적층체(CS) 하부의 소스 희생막을 제거한다. 이 때, 더미 소스 적층체(DS)는 노출되지 않으므로, 적층 구조를 유지할 수 있다.
개구부(SA)는 소스 희생막이 제거된 영역에 정의될 수 있다. 이어서, 개구부(SA)를 통해 셀 적층체(CS) 하부의 보호막, 셀 기둥들(CP) 각각의 블로킹 절연막(161)의 일부, 데이터 저장막(163)의 일부, 및 터널 절연막(165)의 일부를 제거한다. 이로써, 개구부(SA)는 셀 기둥들(CP) 각각의 측벽을 향하여 연장되어 셀 기둥들(CP) 각각의 채널막(167) 측벽을 노출할 수 있고, 제1 소스 도전막(141)을 노출할 수 있다. 또한, 셀 기둥들(CP) 각각의 블로킹 절연막(161), 데이터 저장막(163), 및 터널 절연막(165)은 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다.
이 후, 개구부(SA)를 도전물로 채움으로써, 도 10b에 도시된 바와 같이 채널막(167) 및 제1 소스 도전막(141)은 연결시키는 제2 소스 도전막(185)이 형성된다. 제2 소스 도전막(185)은 채널막(167) 및 제1 소스 도전막(141)에 접촉되어 채널막(167) 및 제1 소스 도전막(141)으로부터 성장된 막일 수 있다. 또는 제2 소스 도전막(185)은 개구부(SA) 내부에 도전막을 증착함으로써 형성될 수 있다.
도 10a 및 도 10b에서 상술한 일련의 공정들을 통해 제1 소스 도전막(141) 및 제2 소스 도전막(185)을 포함하는 제2 소스 적층체(SR2)가 기판의 제1 영역(도 2a의 A1) 상에 형성된다. 제2 소스 적층체(SR2)를 형성하는 동안 더미 소스 적층체(DS)의 적층 구조는 유지될 수 있다.
제2 소스 적층체(SR2) 형성 후, 슬릿(SI) 및 주변 콘택홀들(PH)이 채워지도록 평탄화 절연막(169) 상에 슬릿 절연막(187)을 형성한다.
도 11a 내지 도 11c는 콘택 플러그들(193A, 193B, 195) 형성하는 공정을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 슬릿 절연막(187) 상에 콘택홀 마스크 패턴(191)을 형성한다. 콘택홀 마스크 패턴(191)은 셀 적층체(CS)의 도전 패턴들(171G)을 계단 구조 상에 개구하고, 주변 콘택홀들(PH)을 개구한다.
이어서, 콘택홀 마스크 패턴(191)을 식각 베리어로 이용한 식각 공정으로 슬릿 절연막(187), 평탄화 절연막(169) 및 소스 관통 절연막들(147) 식각하여 셀 콘택홀들(CTH) 및 인사이드 홀들(HIH)이 형성된다. 셀 콘택홀들(CTH)은 셀 적층체(CS)의 계단 구조를 이루는 도전 패턴들(171G)을 각각 노출하도록 연장될 수 있다. 인사이드 홀들(HIH)은 주변 콘택홀들(PH) 각각의 내부에 배치되어, 레지스터(119)를 노출하도록 연장되거나, 연결 구조들(LS) 중 어느 하나를 노출하도록 연장될 수 있다.
인사이드 홀들(HIH)이 배치될 영역에서의 예비 적층 구조 및 예비 소스 적층 구조가 이전 공정들을 통해 미리 제거된 상태이므로, 인사이드 홀들(HIH)은 셀 콘택홀들(CTH)과 함께 하나의 마스크 공정을 이용하여 형성될 수 있다.
콘택홀 마스크 패턴(191)은 셀 콘택홀들(CTH) 및 인사이드 홀들(HIH) 형성 후, 제거될 수 있다.
도 11b를 참조하면, 도 11a에서 상술한 셀 콘택홀들(CTH) 및 인사이드 홀들(HIH) 각각을 도전물로 채운다. 이로써, 주변회로의 레지스터(119)에 직접 접촉되거나, 주변회로에 전기적으로 연결된 연결 구조들(LS) 중 적어도 어느 하나에 직접 접촉된 주변 콘택 플러그들(193B)이 인사이드 홀들(HIH) 내부에 형성된다. 또한, 셀 적층체(CS)의 도전 패턴들(171G)에 직접 접촉된 셀 콘택 플러그들(193A)이 셀 콘택홀들(CTH) 내부에 형성된다. 본 발명의 실시 예에 따르면, 셀 콘택 플러그들(193A) 및 주변 콘택 플러그들(193B)은 동시에 형성된다.
도 11c를 참조하면, 비트 라인 콘택 플러그들(195)은 슬릿 절연막(187) 및 평탄화 절연막(169)을 관통하여 캡핑 도전막들(CAP)에 직접 접촉되도록 형성될 수 있다. 이 후, 비트 라인들 및 상부 라우팅 배선들 등을 형성하기 위한 공지의 후속 공정들이 실시될 수 있다.
본 발명의 실시 예에 따르면, 주변 콘택홀에 인접한 제2 물질막들의 일부가 제3 물질막들로 대체되므로, 본 발명의 실시 예에 따른 반도체 장치는 주변 콘택홀을 감싸는 더미 도전링들을 포함할 수 있다.
본 발명의 실시 예에 따르면, 주변 콘택홀에 의해 관통되는 더미 버퍼 적층체 하부에 배치된 더미 소스 적층체의 소스 희생막이 소스 도전막으로 대체되지 않는다. 이에 따라, 반도체 장치의 더미 소스 적층체는 셀 적층체 하부의 소스 적층체와 다른 물질의 적층구조로 형성될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 4에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 주변 회로 위에 배치되고 일렬로 적층된 더미 도전링들을 포함하는 더미 버퍼 적층체 및 더미 도전링들의 중심홀들 내부로 연장되어 주변 회로에 전기적으로 연결된 주변 콘택 플러그를 포함할 수 있다. 또한, 메모리 소자(1120)는 주변 회로와 셀 적층체 사이에 배치된 소스 적층체, 및 주변 회로와 더미 버퍼 적층체 사이에 배치되고 소스 적층체와 다른 적층 구조로 형성된 더미 소스 적층체를 포함할 수 있다. 메모리 소자(1120)는 도 6a 내지 도 11c에서 상술한 공정들을 이용하여 형성될 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 12를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 기판 A1: 제1 영역
A2: 제2 영역 ST1: 제1 구조
ST2: 제2 구조 ST3: 제3 구조
151: 층간 절연막(제1 물질막) 153: 희생 절연막(제2 물질막)
171G: 도전 패턴(제3 물질막) 171DR1: 제1 더미 도전링(제3 물질막)
171DR2: 제2 더미 도전링(제3 물질막) DM: 더미 버퍼 적층체
CS: 셀 적층체 PH: 주변 콘택홀
193A: 셀 콘택 플러그 193B: 주변 콘택 플러그
DS: 더미 소스 적층체 SR: 소스 적층체
147: 소스 관통 절연막 141: 제1 소스 도전막
185: 제2 소스 도전막 143: 보호막
145: 소스 희생막 149P: 식각 정지 패턴
119: 레지스터 TR: 구동 트랜지스터
LS: 연결 구조 CP: 셀 기둥
DP1: 제1 더미 기둥 DP2: 제2 더미 기둥
167: 채널막
ML1: 제1 메모리 패턴 ML2: 제2 메모리 패턴
SI: 슬릿 181: 스페이서 절연막
187: 슬릿 절연막

Claims (36)

  1. 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조;
    교대로 적층된 더미 층간 절연막들 및 더미 희생 절연막들과, 상기 더미 희생 절연막들 각각의 내부에 형성되어 일렬로 적층된 제1 더미 도전링들을 포함하고, 상기 제1 구조 상에 배치된 더미 버퍼 적층체;
    상기 더미 버퍼 적층체를 관통하고, 상기 제1 더미 도전링들로 둘러싸인 주변 콘택홀; 및
    상기 주변 콘택홀 내부에 배치되고, 상기 주변 회로에 연결되도록 연장된 주변 콘택 플러그를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 구조와 상기 더미 버퍼 적층체 사이에 배치된 더미 소스 적층체; 및
    상기 주변 콘택홀 하부에서 상기 더미 소스 적층체를 관통하고, 상기 주변 콘택 플러그에 의해 관통되는 소스 관통 절연막을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 더미 소스 적층체는
    제1 소스 도전막;
    상기 제1 소스 도전막 상에 형성된 보호막; 및
    상기 보호막 상에 형성된 소스 희생막을 포함하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 더미 소스 적층체와 상기 더미 버퍼 적층체 사이에 배치된 식각 정지 패턴; 및
    상기 식각 정지 패턴과 동일한 레벨에 배치되고, 상기 제1 더미 도전링에 중첩된 제2 더미 도전링을 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 주변회로는 상기 주변 콘택 플러그에 연결된 레지스터를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 주변회로는 상기 주변 콘택 플러그에 연결된 연결 구조를 경유하여 상기 주변 콘택 플러그에 전기적으로 연결된 구동 트랜지스터를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    교대로 적층된 층간 절연막들 및 도전 패턴들과, 상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 셀 기둥을 포함하고, 상기 제1 구조 상에 상기 더미 버퍼 적층체와 동일한 높이에 배치된 셀 적층체; 및
    상기 제1 구조와 상기 셀 적층체 사이에 배치되고, 상기 셀 기둥에 의해 관통되는 일부를 포함하는 소스 적층체를 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 소스 적층체는,
    제1 소스 도전막; 및
    상기 제1 소스 도전막 상에 배치되고, 상기 셀 기둥에 의해 관통되고, 상기 셀 기둥의 채널막에 접촉된 제2 소스 도전막을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 셀 기둥은
    상기 층간 절연막들 및 상기 도전 패턴들과, 상기 제2 소스 도전막을 관통하고, 상기 제1 소스 도전막 내부로 연장된 상기 채널막;
    상기 층간 절연막들 및 상기 도전 패턴들과 상기 채널막 사이에 배치된 제1 메모리 패턴; 및
    상기 제2 소스 도전막에 의해 상기 제1 메모리 패턴으로부터 분리되고, 상기 채널막과 상기 제1 소스 도전막 사이에 배치된 제2 메모리 패턴을 포함하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 주변 콘택홀은 상기 셀 기둥보다 넓은 지름으로 형성된 반도체 장치.
  11. 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조;
    서로 동일한 높이에 배치되며 서로 다른 적층 구조로 형성된 소스 적층체 및 더미 소스 적층체를 포함하고, 상기 제1 구조 상에 배치된 제2 구조;
    서로 분리된 셀 적층체 및 더미 버퍼 적층체를 포함하고, 상기 제2 구조 상에 배치된 제3 구조; 및
    상기 더미 버퍼 적층체 및 상기 더미 소스 적층체를 관통하고, 상기 주변 회로에 전기적으로 연결된 주변 콘택 플러그를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 주변회로는 상기 주변 콘택 플러그에 연결된 레지스터를 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 주변회로는 상기 주변 콘택 플러그에 연결된 연결 구조를 경유하여 상기 주변 콘택 플러그에 전기적으로 연결된 구동 트랜지스터를 포함하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 소스 적층체는
    제1 소스 도전막; 및
    상기 제1 소스 도전막 상에 배치된 제2 소스 도전막을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 셀 적층체는
    상기 제2 소스 도전막 상에 교대로 적층된 층간 절연막들 및 도전 패턴들; 및
    상기 층간 절연막들, 상기 도전 패턴들, 및 상기 제2 소스 도전막을 관통하여 상기 제1 소스 도전막 내부로 연장된 채널막을 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 채널막을 감싸며 상기 층간 절연막들 및 상기 도전 패턴들과 상기 채널막 사이에 배치된 제1 메모리 패턴;
    상기 제2 소스 도전막에 의해 상기 제1 메모리 패턴으로부터 분리되고, 상기 채널막을 감싸며 상기 제1 소스 도전막과 상기 채널막 사이에 배치된 제2 메모리 패턴을 더 포함하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 더미 소스 적층체는
    제1 소스 도전막;
    상기 제1 소스 도전막 상에 형성된 보호막; 및
    상기 보호막 상에 형성된 소스 희생막을 포함하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 더미 버퍼 적층체는
    상기 더미 소스 적층체 상에 교대로 적층된 더미 층간 절연막들 및 더미 희생 절연막들; 및
    상기 더미 희생 절연막들 각각의 내부에 형성되어 일렬로 적층되고, 상기 주변 콘택 플러그를 감싸는 제1 더미 도전링들을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 더미 소스 적층체와 상기 더미 버퍼 적층체 사이에 배치된 식각 정지 패턴; 및
    상기 식각 정지 패턴과 동일한 레벨에 배치되고, 상기 제1 더미 도전링에 중첩된 제2 더미 도전링을 더 포함하는 반도체 장치.
  20. 제 11 항에 있어서,
    상기 더미 소스 적층체를 관통하고, 상기 주변 콘택 플러그에 의해 관통되는 소스 관통 절연막;
    상기 제3 구조를 덮도록 상기 제3 구조 상에 배치되고, 상기 셀 적층체 및 상기 더미 버퍼 적층체를 관통하도록 연장되고, 상기 주변 콘택 플러그에 의해 관통되는 슬릿 절연막; 및
    상기 셀 적층체의 측벽들과 상기 슬릿 절연막 사이 및 상기 더미 버퍼 적층체의 측벽과 상기 주변 콘택 플러그 사이에 배치된 절연 스페이서들을 더 포함하는 반도체 장치.
  21. 제1 영역 및 제2 영역을 포함하는 기판 및 상기 기판 상에 배치된 주변회로를 포함하는 제1 구조를 형성하는 단계;
    상기 제1 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제2 영역 상의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 더미 기둥을 형성하는 단계;
    상기 제1 더미 기둥을 제거하여 주변 콘택홀을 노출하는 단계;
    상기 주변 콘택홀 내부를 채우는 슬릿 절연막을 형성하는 단계; 및
    상기 슬릿 절연막을 관통하여 상기 주변 회로에 전기적으로 연결되도록 연장된 주변 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1 더미 기둥은
    상기 제1 영역 상의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 셀 기둥들, 및 상기 셀 기둥들 사이에 배치된 적어도 하나의 제2 더미 기둥과 동시에 형성되는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 더미 기둥은 상기 셀 기둥들 및 상기 제2 더미 기둥보다 큰 지름으로 형성되는 반도체 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 제1 더미 기둥은 상기 제2 더미 기둥과 동시에 제거되는 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제1 더미 기둥 및 상기 제2 더미 기둥을 제거하는 단계는,
    상기 제1 더미 기둥을 개구하는 홀 및 상기 제2 더미 기둥을 개구하도록 일 방향을 따라 연장된 트렌치를 포함하고, 상기 셀 기둥들을 덮도록 상기 트렌치 양측의 상기 제1 영역을 차단하는 마스크 패턴을 상기 제1 물질막들 및 상기 제2 물질막들 상에 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제1 더미 기둥 및 상기 제2 더미 기둥을 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 트렌치를 통해 노출된 상기 제1 영역의 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 슬릿을 형성하는 단계; 및
    상기 셀 기둥들을 감싸며 상기 슬릿에 의해 관통되는 셀 적층체가 상기 제1 영역 상에 형성되고, 상기 주변 콘택홀에 의해 관통되며 적층된 제1 더미 도전링들을 포함하는 더미 버퍼 적층체가 상기 제2 영역 상에 형성되도록, 상기 슬릿을 통해 노출된 상기 제1 영역의 상기 제2 물질막들과 상기 주변 콘택홀을 통해 노출된 상기 제2 물질막들의 일부를 제3 물질막들로 대체하는 단계; 및
    상기 슬릿의 측벽 및 상기 주변 콘택홀의 측벽 상에 스페이서 절연막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 슬릿 절연막은
    상기 스페이서 절연막들을 형성하는 단계 이 후, 상기 슬릿을 채우도록 형성되는 반도체 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 셀 적층체는 상기 셀 기둥들을 감싸며 교대로 적층된 상기 제1 물질막들 및 상기 제3 물질막들을 포함하고,
    상기 더미 버퍼 적층체는 교대로 적층된 상기 제1 물질막들 및 상기 제2 물질막들과, 상기 주변 콘택홀의 측벽으로부터 상기 제2 물질막들의 측벽을 향하여 연장되어 상기 제1 더미 도전링들을 구성하는 상기 제3 물질막들을 포함하는 반도체 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 셀 적층체의 상기 제3 물질막들 각각에 접촉된 셀 콘택 플러그들을 상기 주변 콘택 플러그와 동시에 형성하는 반도체 장치의 제조방법.
  30. 제 26 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 교대로 적층하는 단계 이전,
    상기 제1 구조 상에 식각 정지막을 형성하는 단계; 및
    상기 제1 영역 상의 상기 식각 정지막 일부를 제거하여 식각 정지 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 셀 적층체는 상기 식각 정지 패턴에 비중첩되고,
    상기 더미 버퍼 적층체는 상기 식각 정지 패턴에 중첩되고,
    상기 트렌치는 상기 식각 정지 패턴을 개구하도록 형성되는 반도체 장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 트렌치에 의해 개구된 상기 식각 정지 패턴의 일부는 상기 슬릿을 형성하는 동안 제거되고,
    상기 더미 버퍼 적층체에 중첩된 상기 식각 정지 패턴의 일부는 상기 제2 물질막들의 일부를 상기 제3 물질막들로 대체하는 동안, 상기 제3 물질막으로 형성된 제2 더미 도전링으로 대체되는 반도체 장치의 제조방법.
  33. 제 22 항에 있어서,
    상기 셀 기둥들, 상기 제1 더미 기둥, 및 상기 제2 더미 기둥 각각은
    채널막, 상기 채널막을 감싸는 터널 절연막, 상기 터널 절연막을 감싸는 데이터 저장막, 상기 데이터 저장막을 감싸는 블로킹 절연막을 포함하는 반도체 장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 교대로 적층하는 단계 이전,
    제1 소스 도전막 및 상기 제1 소스 도전막 상에 적층된 소스 희생막을 포함하는 예비 소스 적층체를 형성하는 단계; 및
    상기 예비 소스 적층체를 관통하여 제1 소스 적층체 및 더미 소스 적층체의 경계와, 상기 더미 소스 적층체 내부에 소스 관통 절연막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  35. 제 34 항에 있어서,
    상기 셀 기둥들은 상기 제1 소스 적층체의 상기 제1 소스 도전막 내부로 연장되고,
    상기 제1 더미 기둥은 상기 더미 소스 적층체를 관통하는 상기 소스 관통 절연막 내부로 연장된 반도체 장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 제1 소스 적층체의 상기 소스 희생막을 제거하여 상기 셀 기둥들 각각의 측벽을 노출하는 개구부를 형성하는 단계;
    상기 셀 기둥들 각각의 상기 채널막의 측벽이 노출되도록 상기 개구부를 통해 상기 셀 기둥들 각각의 상기 블로킹 절연막, 상기 데이터 저장막, 및 상기 터널 절연막을 제거하는 단계; 및
    상기 셀 기둥들 각각의 상기 채널막의 측벽에 접촉되도록 상기 개구부의 내부에 제2 소스 도전막을 채움으로써, 제2 소스 적층체를 형성하는 단계를 더 포함하고,
    상기 제2 소스 적층체를 형성하는 동안, 상기 더미 소스 적층체의 적층 구조는 유지되는 반도체 장치의 제조방법.
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