KR20190132742A - 지지대를 갖는 3d 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자는 기판 상의 하부 도전층을 포함한다. 상기 하부 도전층 상에 대체 도전성 라인이 배치된다. 상기 대체 도전성 라인을 관통하는 매립 트렌치가 제공된다. 상기 대체 도전성 라인 상에 배치되고 상기 매립 트렌치 내에 연장된 지지대가 제공된다. 상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 채널 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 분리 트렌치가 배치된다.

Description

지지대를 갖는 3D 반도체 소자 및 그 형성 방법{3D SEMICONDUCTOR DEVICE INCLUDING SUPPORTER AND METHOD OF FORMING THE SAME}
지지대를 갖는 3D 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 필요에 의하여 3차원 적층 구조를 채택한 메모리 소자가 연구되고 있다. 기판 상에 희생층 및 적층구조체가 차례로 형성될 수 있다. 상기 희생층을 제거하여 갭 영역이 형성될 수 있다. 상기 갭 영역 내에 대체 전극(replacement electrode)이 형성될 수 있다. 상기 갭 영역을 형성하는 공정은 상기 적층구조체의 무너짐과 같은 다양한 난관에 봉착하고 있다.
본 개시의 실시예들에 따른 과제는 공정을 단순화하면서 안정된 구조를 갖는 3D 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 하부 도전층을 포함한다. 상기 하부 도전층 상에 대체 도전성 라인(replacement conductive line)이 배치된다. 상기 대체 도전성 라인을 관통하는 매립 트렌치가 제공된다. 상기 대체 도전성 라인 상에 배치되고 상기 매립 트렌치 내에 연장된 지지대가 제공된다. 상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 채널 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 분리 트렌치가 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 패드 영역을 갖는 기판을 포함한다. 상기 기판 상에 하부 도전층이 배치된다. 상기 하부 도전층 상의 상기 패드 영역 내에 배치된 몰드 층이 제공된다. 상기 하부 도전층 상의 상기 셀 영역 내에 배치되고 상기 몰드 층과 실질적으로 동일한 레벨에 형성된 대체 도전성 라인이 제공된다. 상기 대체 도전성 라인 및 상기 몰드 층을 관통하는 다수의 매립 트렌치가 배치된다. 상기 대체 도전성 라인 및 상기 몰드 층 상에 배치되고 상기 다수의 매립 트렌치 내에 연장된 지지대가 제공된다. 상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 셀 채널 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하는 더미 채널 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 다수의 분리 트렌치가 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 상기 셀 영역에 인접한 패드 영역을 갖는 기판을 포함한다. 상기 기판 상에 하부 도전층이 배치된다. 상기 하부 도전층 상의 상기 패드 영역 내에 배치된 몰드 층이 제공된다. 상기 하부 도전층 상의 상기 셀 영역 내에 배치되고 상기 몰드 층과 실질적으로 동일한 레벨에 형성된 대체 도전성 라인이 제공된다. 상기 몰드 층을 관통하는 제1 확장부 매립 트렌치가 배치된다. 상기 제1 확장부 매립 트렌치와 떨어지고 상기 몰드 층을 관통하는 제2 확장부 매립 트렌치가 배치된다. 상기 대체 도전성 라인 및 상기 몰드 층 상에 배치되고 상기 제1 확장부 매립 트렌치 및 상기 제2 확장부 매립 트렌치 내에 연장된 지지대가 제공된다. 상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 다수의 셀 채널 구조체가 배치된다. 상기 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하고 상기 제1 확장부 매립 트렌치 및 상기 제2 확장부 매립 트렌치 사이에 배치된 다수의 더미 채널 구조체가 제공된다. 상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 다수의 분리 트렌치가 배치된다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 기판 상에 하부 도전층을 형성하는 것을 포함한다. 상기 하부 도전층 상에 몰드 층을 형성한다. 상기 몰드 층을 관통하는 매립 트렌치를 형성한다. 상기 몰드 층을 덮고 상기 매립 트렌치 내에 연장된 지지대를 형성한다. 상기 지지대 상에 다수의 절연층 및 다수의 희생층이 번갈아 적층된 예비 적층 구조체를 형성한다. 상기 예비 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하는 채널 구조체를 형성한다. 상기 예비 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하는 분리 트렌치를 형성한다. 상기 몰드 층을 제거하여 캐비티를 형성한다. 상기 캐비티 내에 대체 도전성 라인을 형성한다. 상기 다수의 희생층을 제거하여 다수의 갭 영역을 형성한다. 상기 다수의 갭 영역 내에 다수의 도전층을 형성한다. 상기 지지대 상에 번갈아 적층된 상기 다수의 절연층 및 상기 다수의 도전층은 적층 구조체를 구성한다.
본 개시의 실시예들에 따르면, 지지대, 대체 도전성 라인, 및 적층구조체를 갖는 3D 반도체 소자가 제공된다. 상기 지지대는 지지 판, 지지 패턴, 및 지지 바아를 포함할 수 있다. 상기 지지대는 상기 대체 도전성 라인을 형성하는 공정이 수행되는 동안 상기 적층구조체의 손상을 방지하는 역할을 할 수 있다. 공정을 단순화하면서 안정된 구조를 갖는 3D 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 2및 도 3은 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 단면도들이고, 도 4 내지 도 11은 도 2의 일 부분을 상세히 보여주는 확대도들이다.
도 12 내지 도 14, 도 16, 및 도 18은 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 레이아웃들이다.
도 15, 도 17, 및 도 19 내지 도 22는 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 단면도들이다.
도 23 내지 도 25, 도 28 내지 도 35, 및 도 42 내지 도 46은 본 개시에 따른 실시예로서, 3D 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 26 및 도 27은 도 25의 일 부분을 상세히 보여주는 확대도들이며, 도 36 내지 도 41은 도 35의 일 부분을 상세히 보여주는 확대도들이다.
도 1은 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 레이아웃(layout)이고, 도 2 및 도 3은 상기 3D 반도체 소자를 설명하기 위한 단면도들이다. 도 2는 도 1의 절단선 I-I', II-II', III-III', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도일 수 있으며, 도 3은 도 1의 절단선Ⅴ-Ⅴ' 에 따라 취해진 단면도일 수 있다. 도 4 및 도 5는 도 2의 E3 부분을 상세히 보여주는 확대도들이고, 도 6, 도 8, 및 도 10은 도 2의 E1 부분을 상세히 보여주는 확대도들이며, 도 7, 도 9, 및 도 11은 도 2의 E2 부분을 상세히 보여주는 확대도들이다. 본 개시의 실시예에 따른 3D 반도체 소자는 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 몰드 층(29), 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47), 지지 패턴(31P, 31AP, 32P, 32AP), 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 제1 트랜지스터(81), 제2 트랜지스터(82), 및 다수의 분리 트렌치(88, 89, 90)를 포함할 수 있다.
상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)는 다수의 제1 셀 매립 트렌치(31), 제1 스트래핑(strapping) 매립 트렌치(31A), 다수의 제2 셀 매립 트렌치(32), 제2 스트래핑 매립 트렌치(32A), 제3 셀 매립 트렌치(33), 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 제3 확장부 매립 트렌치(43), 제4 확장부 매립 트렌치(44), 제5 확장부 매립 트렌치(45), 제6 확장부 매립 트렌치(46), 및 제7 확장부 매립 트렌치(47)를 포함할 수 있다.
상기 지지 패턴(31P, 31AP, 32P, 32AP)은 다수의 제1 셀 지지 패턴(31P), 제1 스트래핑(strapping) 지지 패턴(31AP), 다수의 제2 셀 지지 패턴(32P), 및 제2 스트래핑 지지 패턴(32AP)을 포함할 수 있다. 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 제3 셀 지지 바아(33B), 제1 확장부 지지 바아(41B), 제2 확장부 지지 바아(42B), 제3 확장부 지지 바아(43B), 제4 확장부 지지 바아(44B), 제5 확장부 지지 바아(45B), 제6 확장부 지지 바아(46B), 및 제7 확장부 지지 바아(47B)를 포함할 수 있다.
상기 다수의 분리 트렌치(88, 89, 90)는 제1 분리 트렌치(88), 제2 분리 트렌치(89), 및 제3 분리 트렌치(90)를 포함할 수 있다.
도 2를 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 기판(21), 제1 웰(23), 제2 웰(24), 하부 도전층(25), 몰드 층(29), 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43), 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B), 소자분리층(53), 갭 충진층(54), 적층 구조체(60), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 제1 트랜지스터(81), 제2 트랜지스터(82), 식각 정지 층(83), 제1 층간 절연층(85), 다수의 분리 트렌치(88, 89, 90), 제2 층간 절연층(87), 대체 도전성 라인(93), 불순물 영역(97), 절연 스페이서(103), 트렌치 매립층(105), 제3 층간 절연층(106), 선택 라인 분리 패턴(107), 제4 층간 절연층(108), 다수의 서브-비트 플러그(sub-bit plug; 113), 다수의 서브-비트 라인(sub-bit line; 115), 제5 층간 절연층(121), 다수의 비트 플러그(bit plug; 123), 및 비트 라인(bit line; 125)을 포함할 수 있다.
상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B)는 지지판(50), 지지 패턴(31P, 32P), 및 지지 바아(33B, 41B, 42B, 43B)를 포함할 수 있다. 상기 적층 구조체(60)는 번갈아 가며 적층된 다수의 절연층(61) 및 다수의 도전층(95)을 포함할 수 있다. 상기 다수의 셀 채널 구조체(69C) 및 상기 다수의 더미 채널 구조체(69D)의 각각은 정보 저장 패턴(64), 채널 패턴(65), 코어 패턴(66), 및 제1 패드(67)를 포함할 수 있다. 상기 채널 패턴(65)은 상기 코어 패턴(66)의 외측을 둘러쌀 수 있다. 상기 정보 저장 패턴(64)은 상기 채널 패턴(65)의 외측을 둘러쌀 수 있다. 상기 기판은 셀 영역(CEL), 상기 셀 영역(CEL)의 측면에 연속된 패드 영역(EXT), 및 상기 셀 영역(CEL) 및 상기 패드 영역(EXT)의 외측에 배치된 주변 영역(PERI)을 포함할 수 있다.
도 3을 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 기판(21), 하부 도전층(25), 몰드 층(29), 다수의 매립 트렌치(41, 42, 43), 지지대(50, 41B, 42B, 43B), 적층 구조체(60), 다수의 더미 채널 구조체(69D), 제1 층간 절연층(85), 다수의 분리 트렌치(88, 89), 제2 층간 절연층(87), 불순물 영역(97), 절연 스페이서(103), 트렌치 매립층(105), 제3 층간 절연층(106), 선택 라인 분리 패턴(107), 제4 층간 절연층(108), 및 제5 층간 절연층(121)을 포함할 수 있다.
도 4를 참조하면, 다수의 셀 채널 구조체(69C) 및 다수의 더미 채널 구조체(69D)의 각각은 정보 저장 패턴(64), 채널 패턴(65), 및 코어 패턴(66)을 포함할 수 있다. 상기 정보 저장 패턴(64)은 터널 절연층(64T), 전하 저장층(64E), 제1 블로킹 층(64B), 및 제2 블로킹 층(64B2)을 포함할 수 있다.
도 5를 참조하면, 정보 저장 패턴(64)은 터널 절연층(64T), 전하 저장층(64E), 및 제1 블로킹 층(64B)을 포함할 수 있다.
도 6을 참조하면, 다수의 제2 셀 매립 트렌치(32)는 대체 도전성 라인(93)을 관통할 수 있다. 다수의 제2 셀 지지 패턴(32P)은 상기 다수의 제2 셀 매립 트렌치(32) 내에 형성될 수 있다. 제2 분리 트렌치(89)는 다수의 절연층(61), 갭 충진층(54), 상기 다수의 제2 셀 지지 패턴(32P)을 관통할 수 있다. 상기 다수의 제2 셀 지지 패턴(32P)의 하단은 하부 도전층(25)에 직접적으로 접촉될 수 있다. 상기 다수의 제2 셀 지지 패턴(32P)은 지지판(50)에 연속될 수 있다. 상기 제2 분리 트렌치(89)의 하부에 불순물 영역(97)이 배치될 수 있다. 상기 불순물 영역(97)은 상기 하부 도전층(25) 내에 형성될 수 있다. 상기 대체 도전성 라인(93)은 정보 저장 패턴(64)을 관통하여 채널 패턴(65)의 측면에 직접적으로 접촉될 수 있다. 상기 대체 도전성 라인(93)은 상기 지지판(50) 및 상기 채널 패턴(65) 사이와 상기 하부 도전층(25) 및 상기 채널 패턴(65) 사이에 연장될 수 있다.
도 7을 참조하면, 제2 확장부 매립 트렌치(42)는 몰드 층(29)을 관통할 수 있다. 상기 제2 확장부 매립 트렌치(42) 내에 제2 확장부 지지 바아(42B)가 형성될 수 있다. 상기 제2 확장부 지지 바아(42B)의 하단은 상기 하부 도전층(25)에 직접적으로 접촉될 수 있다. 상기 몰드 층(29)은 상기 하부 도전층(25) 및 지지판(50) 사이에 보존될 수 있다. 상기 몰드 층(29)은 하부 몰드 층(29A), 중간 몰드 층(29M), 및 상부 몰드 층(29C)을 포함할 수 있다
도 1 내지 도 7을 다시 한번 참조하면, 일 실시예에서, 상기 기판(21)의 내부 또는 상기 기판(21) 상에 상기 하부 도전층(25)이 배치될 수 있다. 상기 하부 도전층(25)은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에 형성될 수 있다. 상기 셀 영역(CEL) 내의 상기 하부 도전층(25) 상에 상기 대체 도전성 라인(93)이 배치될 수 있다. 상기 패드 영역(EXT) 내의 상기 하부 도전층(25) 상에 상기 몰드 층(29)이 배치될 수 있다. 상기 대체 도전성 라인(93)은 상기 몰드 층(29)과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)는 상기 대체 도전성 라인(93) 및 상기 몰드 층(29)을 관통할 수 있다. 상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 대체 도전성 라인(93) 및 상기 몰드 층(29) 상에 형성되고 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47) 내에 연장될 수 있다.
상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 상에 상기 다수의 절연층(61) 및 상기 다수의 도전층(95)이 번갈아 적층된 상기 적층 구조체(60)가 배치될 수 있다. 상기 다수의 셀 채널 구조체(69C)는 상기 적층 구조체(60), 상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)의 적어도 일부, 및 상기 대체 도전성 라인(93)을 관통할 수 있다. 상기 다수의 더미 채널 구조체(69D)는 상기 적층 구조체(60), 상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)의 적어도 일부, 및 상기 몰드 층(29)을 관통할 수 있다. 상기 적층 구조체(60), 상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B), 상기 대체 도전성 라인(93) 및 상기 몰드 층(29)을 관통하는 상기 다수의 분리 트렌치(88, 89, 90)가 배치될 수 있다. 일 실시예에서, 상기 다수의 셀 채널 구조체(69C)의 각각은 채널 구조체로 해석될 수 있다.
상기 다수의 제1 셀 매립 트렌치(31), 상기 제1 스트래핑 매립 트렌치(31A), 상기 다수의 제2 셀 매립 트렌치(32), 상기 제2 스트래핑 매립 트렌치(32A), 및 상기 제3 셀 매립 트렌치(33)는 상기 셀 영역(CEL) 내에 형성될 수 있다. 상기 제1 확장부 매립 트렌치(41), 상기 제2 확장부 매립 트렌치(42), 상기 제3 확장부 매립 트렌치(43), 상기 제4 확장부 매립 트렌치(44), 상기 제5 확장부 매립 트렌치(45), 상기 제6 확장부 매립 트렌치(46), 및 상기 제7 확장부 매립 트렌치(47)는 상기 패드 영역(EXT) 내에 형성될 수 있다.
상기 다수의 제1 셀 매립 트렌치(31)는 서로 떨어지고 행 방향으로 선형 정렬될 수 있다. 상기 제1 스트래핑 매립 트렌치(31A)는 상기 다수의 제1 셀 매립 트렌치(31) 사이에 형성될 수 있다. 상기 제1 스트래핑 매립 트렌치(31A)의 폭은 상기 다수의 제1 셀 매립 트렌치(31)의 각각보다 클 수 있다. 상기 다수의 제2 셀 매립 트렌치(32)는 상기 다수의 제1 셀 매립 트렌치(31)와 떨어지고 평행하게 정렬될 수 있다. 상기 다수의 제2 셀 매립 트렌치(32)는 서로 떨어지고 행 방향으로 선형 정렬될 수 있다. 상기 제2 스트래핑 매립 트렌치(32A)는 상기 다수의 제2 셀 매립 트렌치(32) 사이에 형성될 수 있다. 상기 제3 셀 매립 트렌치(33)는 상기 다수의 제1 셀 매립 트렌치(31) 및 상기 다수의 제2 셀 매립 트렌치(32) 사이에 형성될 수 있다. 상기 제3 셀 매립 트렌치(33)는 상기 다수의 제1 셀 매립 트렌치(31) 및 상기 다수의 제2 셀 매립 트렌치(32) 사이의 중심에 정렬될 수 있다. 상기 제3 셀 매립 트렌치(33)는 바아 모양 또는 그루브 모양일 수 있다.
상기 제1 확장부 매립 트렌치(41), 상기 제2 확장부 매립 트렌치(42), 상기 제3 확장부 매립 트렌치(43), 상기 제4 확장부 매립 트렌치(44), 상기 제5 확장부 매립 트렌치(45), 상기 제6 확장부 매립 트렌치(46), 및 상기 제7 확장부 매립 트렌치(47)의 각각은 바아 모양 또는 그루브 모양일 수 있다. 상기 제1 확장부 매립 트렌치(41)는 상기 다수의 제1 셀 매립 트렌치(31)와 동일한 행 방향 연장선 상에 정렬될 수 있다. 상기 제2 확장부 매립 트렌치(42)는 상기 다수의 제2 셀 매립 트렌치(32)와 동일한 행 방향 연장선 상에 정렬될 수 있다. 상기 제2 확장부 매립 트렌치(42)는 상기 제1 확장부 매립 트렌치(41)와 떨어지고 평행하게 정렬될 수 있다. 상기 제3 확장부 매립 트렌치(43)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제2 확장부 매립 트렌치(42) 사이에 형성될 수 있다. 상기 제3 확장부 매립 트렌치(43)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제2 확장부 매립 트렌치(42) 사이의 중심에 정렬될 수 있다. 상기 제3 확장부 매립 트렌치(43)는 상기 제3 셀 매립 트렌치(33)와 동일한 행 방향 연장선 상에 정렬될 수 있다. 상기 제3 확장부 매립 트렌치(43)는 상기 제3 셀 매립 트렌치(33)와 연통될 수 있다.
상기 제4 확장부 매립 트렌치(44) 및 상기 제5 확장부 매립 트렌치(45)는 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 사이의 경계에 인접하게 형성될 수 있다. 상기 제4 확장부 매립 트렌치(44)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제3 확장부 매립 트렌치(43) 사이에 형성될 수 있다. 상기 제4 확장부 매립 트렌치(44)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제3 확장부 매립 트렌치(43)와 연통될 수 있다. 상기 제5 확장부 매립 트렌치(45)는 상기 제2 확장부 매립 트렌치(42) 및 상기 제3 확장부 매립 트렌치(43) 사이에 형성될 수 있다. 상기 제5 확장부 매립 트렌치(45)는 상기 제2 확장부 매립 트렌치(42) 및 상기 제3 확장부 매립 트렌치(43)와 연통될 수 있다.
상기 제6 확장부 매립 트렌치(46) 및 상기 제7 확장부 매립 트렌치(47)는 상기 패드 영역(EXT)의 가장자리에 인접하게 형성될 수 있다. 상기 제6 확장부 매립 트렌치(46) 및 상기 제7 확장부 매립 트렌치(47)는 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 사이의 경계에서 상대적으로 먼 곳에 배치될 수 있다. 상기 제6 확장부 매립 트렌치(46)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제3 확장부 매립 트렌치(43) 사이에 형성될 수 있다. 상기 제6 확장부 매립 트렌치(46)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제3 확장부 매립 트렌치(43)와 연통될 수 있다. 상기 제6 확장부 매립 트렌치(46)는 상기 제4 확장부 매립 트렌치(44)와 대향할 수 있다. 상기 제7 확장부 매립 트렌치(47)는 상기 제2 확장부 매립 트렌치(42) 및 상기 제3 확장부 매립 트렌치(43) 사이에 형성될 수 있다. 상기 제7 확장부 매립 트렌치(47)는 상기 제2 확장부 매립 트렌치(42) 및 상기 제3 확장부 매립 트렌치(43)와 연통될 수 있다. 상기 제7 확장부 매립 트렌치(47)는 상기 제5 확장부 매립 트렌치(45)와 대향할 수 있다.
상기 다수의 셀 채널 구조체(69C)는 상기 다수의 제1 셀 매립 트렌치(31) 및 상기 다수의 제2 셀 매립 트렌치(32) 사이에 배치될 수 있다. 상기 다수의 더미 채널 구조체(69D)는 상기 제1 확장부 매립 트렌치(41) 및 상기 제2 확장부 매립 트렌치(42) 사이에 배치될 수 있다.
상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 지지 판(50), 상기 지지 패턴(31P, 31AP, 32P, 32AP), 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)를 포함할 수 있다. 상기 지지 판(50)은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에 형성될 수 있다. 상기 지지 판(50)은 상기 대체 도전성 라인(93) 및 상기 몰드 층(29) 상에 배치될 수 있다. 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)내에 배치되고 상기 지지 판(50)에 연속될(in continuity with) 수 있다.
상기 다수의 분리 트렌치(88, 89, 90)는 상기 지지대(50, 31P, 32P, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)를 관통할 수 있다. 상기 다수의 분리 트렌치(88, 89, 90)는 상기 지지 판(50), 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)의 적어도 일부를 관통할 수 있다.
상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 지지 판(50)과 동일한 물질을 포함할 수 있다. 상기 지지 판(50), 상기 지지 패턴(31P, 31AP, 32P, 32AP), 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 폴리실리콘을 포함할 수 있다. 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)의 하단들은 상기 하부 도전층(25)에 직접적으로 접촉될 수 있다. 상기 대체 도전성 라인(93)은 상기 하부 도전층(25) 및 상기 지지 판(50)에 직접적으로 접촉될 수 있다. 상기 대체 도전성 라인(93)은 상기 정보 저장 패턴(64)을 관통하여 상기 채널 패턴(65)의 측면에 직접적으로 직접적으로 접촉될 수 있다.
상기 다수의 제1 셀 지지 패턴(31P), 상기 제1 스트래핑 지지 패턴(31AP), 상기 다수의 제2 셀 지지 패턴(32P), 및 상기 제2 스트래핑 지지 패턴(32AP)은 상기 다수의 제1 셀 매립 트렌치(31), 상기 제1 스트래핑 매립 트렌치(31A), 상기 다수의 제2 셀 매립 트렌치(32), 및 상기 제2 스트래핑 매립 트렌치(32A) 내에 배치될 수 있다. 상기 제3 셀 지지 바아(33B), 상기 제1 확장부 지지 바아(41B), 상기 제2 확장부 지지 바아(42B), 상기 제3 확장부 지지 바아(43B), 상기 제4 확장부 지지 바아(44B), 상기 제5 확장부 지지 바아(45B), 상기 제6 확장부 지지 바아(46B), 및 상기 제7 확장부 지지 바아(47B)는 상기 제3 셀 매립 트렌치(33), 상기 제1 확장부 매립 트렌치(41), 상기 제2 확장부 매립 트렌치(42), 상기 제3 확장부 매립 트렌치(43), 상기 제4 확장부 매립 트렌치(44), 상기 제5 확장부 매립 트렌치(45), 상기 제6 확장부 매립 트렌치(46), 및 상기 제7 확장부 매립 트렌치(47) 내에 배치될 수 있다.
상기 제1 분리 트렌치(88)는 상기 다수의 제1 셀 지지 패턴(31P), 상기 제1 스트래핑 지지 패턴(31AP), 및 상기 제1 확장부 지지 바아(41B)를 관통할 수 있다. 상기 제2 분리 트렌치(89)는 상기 다수의 제2 셀 지지 패턴(32P), 상기 제2 스트래핑 지지 패턴(32AP), 및 상기 제2 확장부 지지 바아(42B)를 관통할 수 있다. 상기 제3 분리 트렌치(90)는 상기 제3 확장부 지지 바아(43B)의 일부분을 관통할 수 있다.
도 8을 참조하면, 다수의 제2 셀 지지 패턴(32P) 및 하부 도전층(25) 사이에 하부 몰드 층(29A)이 부분적으로 보존될 수 있다. 상기 대체 도전성 라인(93)은 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 연장될 수 있다. 절연 스페이서(103)는 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 연장될 수 있다. 상기 하부 몰드 층(29A)은 상기 절연 스페이서(103) 및 상기 대체 도전성 라인(93) 사이에 개재될 수 있다.
도 9를 참조하면, 하부 몰드 층(29A)은 제2 확장부 지지 바아(42B) 및 하부 도전층(25) 사이에 연장될 수 있다. 절연 스페이서(103)는 상기 제2 확장부 지지 바아(42B) 및 상기 하부 도전층(25) 사이에 연장될 수 있다.
도 10을 참조하면, 다수의 제2 셀 지지 패턴(32P) 및 하부 도전층(25) 사이에 하부 몰드 층(29A)이 부분적으로 보존될 수 있다. 상기 대체 도전성 라인(93)은 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 연장될 수 있다.
도 11을 참조하면, 하부 몰드 층(29A)은 제2 확장부 지지 바아(42B) 및 하부 도전층(25) 사이에 연장될 수 있다.
일 실시예에서, 도 8 내지 도 11에 도시된 바와 유사하게, 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 하부 도전층(25) 사이와 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 부분적으로 보존될 수 있다.
도 12 내지 도 14는 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 레이아웃들이고, 도 15는 도 14의 절단선 Ⅵ-Ⅵ'에 따라 취해진 단면도일 수 있다.
도 12를 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 몰드 층(29), 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45), 지지 패턴(31P, 31AP, 32P, 32AP), 지지 바아(33B, 41B, 42B, 43B, 44B, 45B), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 및 다수의 분리 트렌치(88, 89, 90)를 포함할 수 있다.
상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45)는 다수의 제1 셀 매립 트렌치(31), 제1 스트래핑 매립 트렌치(31A), 다수의 제2 셀 매립 트렌치(32), 제2 스트래핑 매립 트렌치(32A), 제3 셀 매립 트렌치(33), 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 제3 확장부 매립 트렌치(43), 제4 확장부 매립 트렌치(44), 및 제5 확장부 매립 트렌치(45)를 포함할 수 있다. 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B)는 제3 셀 지지 바아(33B), 제1 확장부 지지 바아(41B), 제2 확장부 지지 바아(42B), 제3 확장부 지지 바아(43B), 제4 확장부 지지 바아(44B), 및 제5 확장부 지지 바아(45B)를 포함할 수 있다.
도 13을 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 몰드 층(29), 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43), 지지 패턴(31P, 31AP, 32P, 32AP), 지지 바아(33B, 41B, 42B, 43B), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 및 다수의 분리 트렌치(88, 89, 90)를 포함할 수 있다.
상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43)는 다수의 제1 셀 매립 트렌치(31), 제1 스트래핑 매립 트렌치(31A), 다수의 제2 셀 매립 트렌치(32), 제2 스트래핑 매립 트렌치(32A), 제3 셀 매립 트렌치(33), 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 및 제3 확장부 매립 트렌치(43)를 포함할 수 있다. 상기 지지 바아(33B, 41B, 42B, 43B)는 제3 셀 지지 바아(33B), 제1 확장부 지지 바아(41B), 제2 확장부 지지 바아(42B), 및 제3 확장부 지지 바아(43B)를 포함할 수 있다.
도 14 및 도 15를 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 몰드 층(29), 다수의 매립 트렌치(31, 31A, 32, 32A, 41, 42, 43, 44, 45, 46, 47), 지지 패턴(31P, 31AP, 32P, 32AP), 지지 바아(41B, 42B, 43B, 44B, 45B, 46B, 47B), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 및 다수의 분리 트렌치(88, 89, 90)를 포함할 수 있다.
상기 다수의 매립 트렌치(31, 31A, 32, 32A, 41, 42, 43, 44, 45, 46, 47)는 다수의 제1 셀 매립 트렌치(31), 제1 스트래핑 매립 트렌치(31A), 다수의 제2 셀 매립 트렌치(32), 제2 스트래핑 매립 트렌치(32A), 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 제3 확장부 매립 트렌치(43), 제4 확장부 매립 트렌치(44), 제5 확장부 매립 트렌치(45), 제6 확장부 매립 트렌치(46), 및 제7 확장부 매립 트렌치(47)를 포함할 수 있다.
상기 지지 패턴(31P, 31AP, 32P, 32AP)은 다수의 제1 셀 지지 패턴(31P), 제1 스트래핑 지지 패턴(31AP), 다수의 제2 셀 지지 패턴(32P), 및 제2 스트래핑 지지 패턴(32AP)을 포함할 수 있다. 상기 지지 바아(41B, 42B, 43B, 44B, 45B, 46B, 47B)는 제1 확장부 지지 바아(41B), 제2 확장부 지지 바아(42B), 제3 확장부 지지 바아(43B), 제4 확장부 지지 바아(44B), 제5 확장부 지지 바아(45B), 제6 확장부 지지 바아(46B), 및 제7 확장부 지지 바아(47B)를 포함할 수 있다.
도 16은 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 레이아웃이고, 도 17은 도 16의 절단선 Ⅶ-Ⅶ'에 따라 취해진 단면도이다.
도 16 및 도 17을 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 몰드 층(29), 다수의 매립 트렌치(33, 41, 42, 43, 44, 45, 46, 47), 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 및 다수의 분리 트렌치(88, 89, 90)를 포함할 수 있다.
상기 다수의 매립 트렌치(33, 41, 42, 43, 44, 45, 46, 47)는 제3 셀 매립 트렌치(33), 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 제3 확장부 매립 트렌치(43), 제4 확장부 매립 트렌치(44), 제5 확장부 매립 트렌치(45), 제6 확장부 매립 트렌치(46), 및 제7 확장부 매립 트렌치(47)를 포함할 수 있다. 일 실시예에서, 상기 제3 셀 매립 트렌치(33)는 셀 매립 트렌치로 지칭될 수 잇다.
상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 제3 셀 지지 바아(33B), 제1 확장부 지지 바아(41B), 제2 확장부 지지 바아(42B), 제3 확장부 지지 바아(43B), 제4 확장부 지지 바아(44B), 제5 확장부 지지 바아(45B), 제6 확장부 지지 바아(46B), 및 제7 확장부 지지 바아(47B)를 포함할 수 있다.
도 18은 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 레이아웃이고, 도 19는 도 18의 절단선 Ⅷ-Ⅷ'에 따라 취해진 단면도이다.
도 18 및 도 19를 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 몰드 층(29), 다수의 매립 트렌치(41, 42, 43, 44, 45, 46, 47), 지지 바아(41B, 42B, 43B, 44B, 45B, 46B, 47B), 다수의 셀 채널 구조체(69C), 다수의 더미 채널 구조체(69D), 제1 트랜지스터(81), 제2 트랜지스터(82), 및 다수의 분리 트렌치(88, 89, 90)를 포함할 수 있다.
상기 다수의 매립 트렌치(41, 42, 43, 44, 45, 46, 47)는 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 제3 확장부 매립 트렌치(43), 제4 확장부 매립 트렌치(44), 제5 확장부 매립 트렌치(45), 제6 확장부 매립 트렌치(46), 및 제7 확장부 매립 트렌치(47)를 포함할 수 있다. 상기 지지 바아(41B, 42B, 43B, 44B, 45B, 46B, 47B)는 제1 확장부 지지 바아(41B), 제2 확장부 지지 바아(42B), 제3 확장부 지지 바아(43B), 제4 확장부 지지 바아(44B), 제5 확장부 지지 바아(45B), 제6 확장부 지지 바아(46B), 및 제7 확장부 지지 바아(47B)를 포함할 수 있다.
도 20 내지 도 22는 본 개시에 따른 실시예로서, 3D 반도체 소자를 설명하기 위한 단면도들이다.
도 20을 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 기판(21), 하부 도전층(25), 다수의 매립 트렌치(31, 32, 33), 지지대(50, 31P, 32P, 33B), 갭 충진층(54), 제1 적층 구조체(60), 제2 적층 구조체(160), 다수의 제1 셀 채널 구조체(69C), 다수의 제2 셀 채널 구조체(169C), 다수의 분리 트렌치(88, 89), 제2 층간 절연층(87), 대체 도전성 라인(93), 불순물 영역(97), 절연 스페이서(103), 트렌치 매립층(105), 제3 층간 절연층(106), 선택 라인 분리 패턴(107), 제4 층간 절연층(108), 다수의 서브-비트 플러그(113), 다수의 서브-비트 라인(115), 제5 층간 절연층(121), 다수의 비트 플러그(123), 및 비트 라인(125)을 포함할 수 있다. 본 개시의 실시예에 따른 3D 반도체 소자는 더블-스택(double-stack) 구조를 포함하는 것으로 해석될 수 있다.
상기 제2 적층 구조체(160)는 번갈아 가며 적층된 다수의 제2 절연층(161) 및 다수의 제2 도전층(195)을 포함할 수 있다. 상기 다수의 제1 셀 채널 구조체(69C)는 제1 정보 저장 패턴(64), 제1 채널 패턴(65), 제1 코어 패턴(66), 및 제1 패드(67A)를 포함할 수 있다. 상기 다수의 제2 셀 채널 구조체(169C)는 제2 정보 저장 패턴(164), 제2 채널 패턴(165), 제2 코어 패턴(166), 및 제2 패드(167)를 포함할 수 있다. 상기 제2 채널 패턴(165)은 상기 제1 패드(67A)를 경유하여 상기 제1 채널 패턴(65)에 접속될 수 있다. 일 실시예에서, 상기 제1 패드(67A)는 생략될 수 있다.
도 21을 참조하면, 다수의 제1 셀 채널 구조체(69C)는 제1 정보 저장 패턴(64), 제1 채널 패턴(65), 및 제1 코어 패턴(66)을 포함할 수 있다. 다수의 제2 셀 채널 구조체(169C)는 제2 정보 저장 패턴(164), 제2 채널 패턴(165), 제2 코어 패턴(166), 및 제2 패드(167)를 포함할 수 있다. 상기 제2 채널 패턴(165)은 상기 제1 채널 패턴(65)에 접속될 수 있다. 상기 제2 코어 패턴(166)은 상기 제1 코어 패턴(66)에 접속될 수 있다.
도 22를 참조하면, 본 개시의 실시예에 따른 3D 반도체 소자는 기판(21), 주변 층간 배선(217), 주변 회로 배선(219), 하부 도전층(225), 다수의 매립 트렌치(31, 32, 33), 지지대(50, 31P, 32P, 33B), 소자분리층(53), 갭 충진층(54), 적층 구조체(60), 다수의 셀 채널 구조체(69C), 다수의 트랜지스터(212), 식각 정지 층(213), 하부 층간 절연층(215), 다수의 분리 트렌치(88, 89), 제2 층간 절연층(87), 대체 도전성 라인(93), 불순물 영역(97), 절연 스페이서(103), 트렌치 매립층(105), 제3 층간 절연층(106), 선택 라인 분리 패턴(107), 제4 층간 절연층(108), 다수의 서브-비트 플러그(113), 다수의 서브-비트 라인(115), 제5 층간 절연층(121), 다수의 비트 플러그(123), 및 비트 라인(125)을 포함할 수 있다. 상기 지지대(50, 31P, 32P, 33B)는 지지판(50), 지지 패턴(31P, 32P), 및 지지 바아(33B)를 포함할 수 있다. 본 개시의 실시예에 따른 3D 반도체 소자는 시오피(cell on peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
일 실시예에서, 상기 트렌치 매립층(105)은 절연층을 포함할 수 있다. 상기 대체 도전성 라인(93)은 상기 하부 도전층(225)을 경유하여 상기 주변 회로 배선(219)에 전기적으로 접속될 수 있다. 상기 하부 도전층(225)은 서로 다른 도전형을 갖는 다수의 반도체 층을 포함할 수 있다.
도 23 내지 도 25, 도 28 내지 도 35, 및 도 42 내지 도 46은 3D 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다. 도 26 및 도 27은 도 25의 일 부분을 상세히 보여주는 확대도들이고, 도 36, 도 38, 및 도 40은 도 35의 E4 부분을 상세히 보여주는 확대도들이며, 도 37, 도 39, 및 도 41은 도 35의 E5 부분을 상세히 보여주는 확대도들이다. 도 23 내지 도 25, 도 28 내지 도 35, 및 도 42 내지 도 46은 도 1의 절단선 I-I', II-II', III-III', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도일 수 있다.
도 1 및 도 23을 참조하면, 기판(21) 내의 소정 영역에 제1 웰(23), 제2 웰(24), 및 하부 도전층(25)이 형성될 수 있다. 상기 제2 웰(24) 및 상기 하부 도전층(25)의 상면을 식각하여 아래로 리세스할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를들면, 상기 기판(21)은 P형 단결정 실리콘 웨이퍼일 수 있다. 상기 제1 웰(23), 상기 제2 웰(24), 및 상기 하부 도전층(25)은 P형 또는 N형일 수 있다. 상기 제2 웰(24)은 상기 제1 웰(23)과 동일한 도전형이거나 다른 도전형일 수 있다. 상기 하부 도전층(25)은 상기 제1 웰(23) 또는 상기 제2 웰(24)과 동시에 형성된 동일한 도전형일 수 있다. 예를들면, 상기 하부 도전층(25)은 P형 단결정 실리콘을 포함할 수 있다.
상기 기판(21)은 셀 영역(CEL), 상기 셀 영역(CEL)의 측면에 연속된 패드 영역(EXT), 및 상기 셀 영역(CEL) 및 상기 패드 영역(EXT)의 외측에 배치된 주변 영역(PERI)을 포함할 수 있다. 상기 하부 도전층(25)은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에 형성될 수 있다. 일 실시예에서, 상기 하부 도전층(25)은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에서 상기 기판(21) 상을 덮도록 한정될 수 있다. 일 실시예에서, 상기 하부 도전층(25)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 제1 웰(23) 및 상기 제2 웰(24)은 상기 주변 영역(PERI) 내에 형성될 수 있다. 상기 제2 웰(24) 및 상기 하부 도전층(25)의 상면을 식각하는 공정은 버퍼층 형성 공정 및 패터닝 공정을 포함할 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 제2 웰(24) 및 상기 하부 도전층(25)의 상면들은 상기 제1 웰(23)의 상면보다 낮은 레벨에 형성될 수 있다.
도 1 및 도 24를 참조하면, 제1 게이트 유전층(27), 제2 게이트 유전층(28), 및 몰드 층(29)이 형성될 수 있다. 상기 몰드 층(29)은 차례로 적층된 하부 몰드 층(29A), 중간 몰드 층(29M), 및 상부 몰드 층(29C)을 포함할 수 있다.
상기 몰드 층(29)은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에서 상기 하부 도전층(25) 상을 덮도록 형성될 수 있다. 상기 몰드 층(29)은 산화물, 질화물, 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 몰드 층(29)은 상기 하부 도전층(25)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 중간 몰드 층(29M)은 상기 하부 도전층(25), 상기 하부 몰드 층(29A), 및 상기 상부 몰드 층(29C)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하부 몰드 층(29A)은 실리콘 산화물을 포함할 수 있으며, 상기 중간 몰드 층(29M)은 실리콘 질화물을 포함할 수 있고, 상기 상부 몰드 층(29C)은 실리콘 산화물을 포함할 수 있다. 상기 중간 몰드 층(29M)의 두께는 상기 하부 몰드 층(29A) 또는 상기 상부 몰드 층(29C)보다 두꺼울 수 있다.
상기 제1 웰(23) 상에 상기 제1 게이트 유전층(27)이 형성될 수 있으며, 상기 제2 웰(24)상에 상기 제2 게이트 유전층(28)이 형성될 수 있다. 상기 제2 게이트 유전층(28)의 두께는 상기 제1 게이트 유전층(27)보다 두꺼울 수 있다. 일 실시예에서, 상기 제1 게이트 유전층(27)은 상기 하부 몰드 층(29A) 또는 상기 상부 몰드 층(29C)과 동시에 형성된 실질적으로 동일한 두께의 동일한 물질층을 포함할 수 있다. 상기 제2 게이트 유전층(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 25를 참조하면, 상기 몰드 층(29)을 패터닝하여 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)가 형성될 수 있다. 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)는 다수의 제1 셀 매립 트렌치(31), 제1 스트래핑 매립 트렌치(31A), 다수의 제2 셀 매립 트렌치(32), 제2 스트래핑 매립 트렌치(32A), 제3 셀 매립 트렌치(33), 제1 확장부 매립 트렌치(41), 제2 확장부 매립 트렌치(42), 제3 확장부 매립 트렌치(43), 제4 확장부 매립 트렌치(44), 제5 확장부 매립 트렌치(45), 제6 확장부 매립 트렌치(46), 및 제7 확장부 매립 트렌치(47)를 포함할 수 있다.
도 26을 참조하면, 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)의 각각은 상기 몰드 층(29)을 완전히 관통할 수 있다. 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)의 바닥들에 상기 하부 도전층(25)의 상면이 노출될 수 있다. 예를들면, 상기 다수의 제1 셀 매립 트렌치(31)의 각각은 상기 상부 몰드 층(29C), 상기 중간 몰드 층(29M), 및 상기 하부 몰드 층(29A)을 차례로 관통할 수 있으며, 상기 다수의 제1 셀 매립 트렌치(31)의 바닥들에 상기 하부 도전층(25)의 상면이 노출될 수 있다.
도 27을 참조하면, 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)의 각각은 상기 몰드 층(29)을 부분적으로 관통할 수 있다. 일 실시예에서, 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)의 바닥들에 상기 하부 몰드 층(29A)의 상면이 노출될 수 있다. 예를들면, 상기 다수의 제1 셀 매립 트렌치(31)의 각각은 상기 상부 몰드 층(29C) 및 상기 중간 몰드 층(29M)을 관통할 수 있으며, 상기 다수의 제1 셀 매립 트렌치(31)의 바닥들에 상기 하부 몰드 층(29A)의 상면이 노출될 수 있다.
도 1 및 도 28을 참조하면, 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)가 형성될 수 있으며, 상기 주변 영역(PERI) 내에 주변 게이트 전극층(51)이 형성될 수 있다.
상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 몰드 층(29)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 폴리실리콘을 포함할 수 있다. 상기 게이트 전극층(51)은 상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)와 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 게이트 전극층(51)은 상기 제1 게이트 유전층(27) 및 상기 제2 게이트 유전층(28) 상에 형성될 수 있다.
상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 지지판(50), 지지 패턴(31P, 31AP, 32P, 32AP), 및 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)를 포함할 수 있다. 상기 지지판(50)은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT) 내에서 상기 몰드 층(29) 상을 덮을 수 있다. 상기 지지 패턴(31P, 31AP, 32P, 32AP), 및 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 지지판(50)의 측면에 연속될 수 있다. 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47) 내에 형성될 수 있다. 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)의 바닥들 및 측벽들에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 하부 도전층(25)의 상면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 하부 몰드 층(29A)의 상면에 직접적으로 접촉될 수 있다.
상기 지지 패턴(31P, 31AP, 32P, 32AP)은 상기 다수의 제1 셀 매립 트렌치(31) 내에 형성된 다수의 제1 셀 지지 패턴(31P), 상기 제1 스트래핑 매립 트렌치(31A) 내에 형성된 제1 스트래핑 지지 패턴(31AP), 상기 다수의 제2 셀 매립 트렌치(32) 내에 형성된 다수의 제2 셀 지지 패턴(32P), 및 상기 제2 스트래핑 매립 트렌치(32A) 내에 형성된 제2 스트래핑 지지 패턴(32AP)을 포함할 수 있다. 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)는 상기 제3 셀 매립 트렌치(33) 내에 형성된 제3 셀 지지 바아(33B), 상기 제1 확장부 매립 트렌치(41) 내에 형성된 제1 확장부 지지 바아(41B), 상기 제2 확장부 매립 트렌치(42) 내에 형성된 제2 확장부 지지 바아(42B), 상기 제3 확장부 매립 트렌치(43) 내에 형성된 제3 확장부 지지 바아(43B), 상기 제4 확장부 매립 트렌치(44) 내에 형성된 제4 확장부 지지 바아(44B), 상기 제5 확장부 매립 트렌치(45) 내에 형성된 제5 확장부 지지 바아(45B), 상기 제6 확장부 매립 트렌치(46) 내에 형성된 제6 확장부 지지 바아(46B), 및 상기 제7 확장부 매립 트렌치(47) 내에 형성된 제7 확장부 지지 바아(47B)를 포함할 수 있다.
도 1 및 도 29를 참조하면, 상기 주변 영역(PERI) 내에 소자분리층(53)이 형성될 수 있으며, 상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 상에 상기 다수의 매립 트렌치(31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47)를 채우는 갭 충진층(54)이 형성될 수 있다. 상기 소자분리층(53) 및 상기 갭 충진층(54)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 갭 충진층(54) 및 상기 지지판(50)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 1 및 도 30을 참조하면, 상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 및 상기 갭 충진층(54) 상에 다수의 절연층(61) 및 다수의 희생층(62)이 번갈아 가며 반복적으로 적층된 예비 적층구조체(60T)가 형성될 수 있다. 상기 다수의 희생층(62)은 상기 다수의 절연층(61)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 다수의 절연층(61)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 다수의 희생층(62)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 예비 적층구조체(60T)의 최하층은 상기 다수의 절연층(61)의 최하층일 수 있으며, 상기 예비 적층구조체(60T)의 최상층은 상기 다수의 절연층(61)의 최상층일 수 있다. 상기 예비 적층구조체(60T)는 상기 주변 영역(PERI) 내에 연장될 수 있다.
도 1 및 도 31을 참조하면, 패터닝 공정을 이용하여 상기 패드 영역(EXT) 내의 상기 예비 적층구조체(60T)가 부분적으로 리세스될 수 있다. 상기 패드 영역(EXT) 내의 상기 예비 적층구조체(60T)가 부분적으로 리세스되는 동안, 상기 주변 영역(PERI) 내의 상기 예비 적층구조체(60T)는 모두 제거될 수 있다. 상기 주변 영역(PERI) 내에 제1 소스/드레인 영역들(71), 제2 소스/드레인 영역들(72), 제1 하부 게이트 전극(73), 제2 하부 게이트 전극(74), 제1 상부 게이트 전극(75), 제2 상부 게이트 전극(76), 제1 캐핑 패턴(77), 제2 캐핑 패턴(78), 제1 게이트 스페이서(79), 제2 게이트 스페이서(80), 및 식각 정지 층(83)이 형성될 수 있다. 상기 제1 게이트 유전층(27)은 상기 제1 웰(23) 및 제1 하부 게이트 전극(73) 사이에 보존될 수 있다. 상기 제2 게이트 유전층(28)은 상기 제2 웰(24) 및 제2 하부 게이트 전극(74) 사이에 보존될 수 있다.
상기 식각 정지 층(83) 및 상기 예비 적층구조체(60T) 상에 제1 층간 절연층(85)이 형성될 수 있다. 상기 제1 층간 절연층(85)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 층간 절연층(85)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 제1 층간 절연층(85) 및 상기 예비 적층구조체(60T)의 상면은 실질적으로 동일한 평면 상에 노출될 수 있다. 상기 제1 층간 절연층(85)은 상기 패드 영역(EXT) 내의 상기 예비 적층구조체(60T) 상을 덮을 수 있다.
상기 셀 영역(CEL)내에 다수의 셀 채널 구조체(69C) 및 상기 패드 영역(EXT) 내에 다수의 더미 채널 구조체(69D)가 형성될 수 있다. 상기 다수의 셀 채널 구조체(69C) 중 몇몇은 상기 예비 적층구조체(60T), 상기 지지판(50), 및 상기 몰드 층(29)을 완전히 관통하고 상기 하부 도전층(25) 내에 침투할 수 있다. 상기 다수의 셀 채널 구조체(69C) 중 다른 몇몇은 상기 예비 적층구조체(60T) 및 상기 제3 셀 지지 바아(33B)를 완전히 관통하고 상기 하부 도전층(25) 내에 침투할 수 있다. 상기 다수의 더미 채널 구조체(69D) 중 몇몇은 상기 제1 층간 절연층(85), 상기 예비 적층구조체(60T), 상기 지지판(50), 및 상기 몰드 층(29)을 완전히 관통하고 상기 하부 도전층(25) 내에 침투할 수 있다. 상기 다수의 더미 채널 구조체(69D) 중 다른 몇몇은 상기 제1 층간 절연층(85), 상기 예비 적층구조체(60T), 및 상기 제3 확장부 지지 바아(43B)를 완전히 관통하고 상기 하부 도전층(25) 내에 침투할 수 있다.
상기 다수의 셀 채널 구조체(69C) 및 상기 다수의 더미 채널 구조체(69D)의 각각은 정보 저장 패턴(64), 채널 패턴(65), 코어 패턴(66), 및 제1 패드(67)를 포함할 수 있다. 상기 채널 패턴(65)은 상기 코어 패턴(66)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 패드(67)는 상기 채널 패턴(65)의 상부에 형성될 수 있다. 상기 코어 패턴(66)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 채널 패턴(65)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 예를들면, 상기 채널 패턴(65)은 P형 폴리실리콘 층을 포함할 수 있다. 상기 제1 패드(67)는 상기 채널 패턴(65)에 직접적으로 접촉될 수 있다. 상기 제1 패드(67)는 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 예를들면, 상기 제1 패드(67)는 N형 폴리실리콘 층을 포함할 수 있다. 일 실시예에서, 상기 제1 패드(67)는 드레인 영역의 역할을 할 수 있다. 일 실시예에서, 상기 제1 패드(67)는 금속 실리사이드, 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
상기 정보 저장 패턴(64)은 상기 채널 패턴(65)의 외측을 둘러쌀 수 있다. 일 실시예에서, 도 5에 도시된 바와 같이 상기 정보 저장 패턴(64)은 터널 절연층(64T), 전하 저장층(64E), 및 제1 블로킹 층(64B)을 포함할 수 있다. 상기 터널 절연층(64T)은 상기 채널 패턴(65)에 직접적으로 접촉될 수 있다. 상기 전하 저장층(64E)은 상기 터널 절연층(64T) 및 상기 제1 블로킹 층(64B) 사이에 개재될 수 있다. 상기 제1 블로킹 층(64B)은 상기 예비 적층구조체(60T) 및 상기 전하 저장층(64E) 사이에 배치될 수 있다. 일 실시예에서, 상기 터널 절연층(64T)은 실리콘 산화물을 포함할 수 있으며, 상기 전하 저장층(64E)은 실리콘 질화물을 포함할 수 있고, 상기 제1 블로킹 층(64B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다.
상기 제1 웰(23), 상기 제1 게이트 유전층(27), 상기 제1 소스/드레인 영역들(71), 상기 제1 하부 게이트 전극(73), 상기 제1 상부 게이트 전극(75), 상기 제1 캐핑 패턴(77), 및 상기 제1 게이트 스페이서(79)는 제1 트랜지스터(81)를 구성할 수 있다. 상기 제1 트랜지스터(81)는 저-전압 트랜지스터일 수 있다. 상기 제2 웰(24), 상기 제2 게이트 유전층(28), 상기 제2 소스/드레인 영역들(72), 상기 제2 하부 게이트 전극(74), 상기 제2 상부 게이트 전극(76), 상기 제2 캐핑 패턴(78), 및 상기 제2 게이트 스페이서(80)는 제2 트랜지스터(82)를 구성할 수 있다. 상기 제2 트랜지스터(82)는 고-전압 트랜지스터일 수 있다.
도 1 및 도 32를 참조하면, 상기 예비 적층구조체(60T) 및 상기 제1 층간 절연층(85) 상에 제2 층간 절연층(87)이 형성될 수 있다. 상기 제2 층간 절연층(87)은 상기 다수의 셀 채널 구조체(69C) 및 상기 다수의 더미 채널 구조체(69D) 상을 덮을 수 있다. 상기 제2 층간 절연층(87)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 층간 절연층(87), 상기 제1 층간 절연층(85), 상기 예비 적층구조체(60T), 및 상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)를 패터닝하여 다수의 분리 트렌치(88, 89, 90)가 형성될 수 있다. 상기 다수의 분리 트렌치(88, 89, 90)는 제1 분리 트렌치(88), 제2 분리 트렌치(89), 및 제3 분리 트렌치(90)를 포함할 수 있다.
상기 제2 분리 트렌치(89)는 상기 제1 분리 트렌치(88)와 평행할 수 있다. 상기 제1 분리 트렌치(88) 및 상기 제2 분리 트렌치(89)의 각각은 상기 셀 영역(CEL) 및 상기 패드 영역(EXT)을 가로지를 수 있다. 상기 제1 분리 트렌치(88)는 상기 다수의 제1 셀 매립 트렌치(31), 상기 제1 스트래핑 매립 트렌치(31A), 및 상기 제1 확장부 매립 트렌치(41)와 중첩될 수 있다. 상기 제2 분리 트렌치(89)는 상기 다수의 제2 셀 매립 트렌치(32), 상기 제2 스트래핑 매립 트렌치(32A), 및 상기 제2 확장부 매립 트렌치(42)와 중첩될 수 있다. 상기 제3 분리 트렌치(90)는 상기 제1 분리 트렌치(88) 및 상기 제2 분리 트렌치(89) 사이에 형성될 수 있다. 상기 제3 분리 트렌치(90)는 상기 패드 영역(EXT) 내에 배치될 수 있다. 상기 제3 분리 트렌치(90)는 상기 패드 영역(EXT)의 가장자리에서 상기 셀 영역(CEL)을 향하여 배치될 수 있다. 상기 제3 분리 트렌치(90)는 상기 제3 확장부 매립 트렌치(43)와 부분적으로 중첩될 수 있다.
도 1 및 도 33을 참조하면, 상기 다수의 분리 트렌치(88, 89, 90)의 측벽들에 측벽 스페이서들(91)이 형성될 수 있다. 상기 측벽 스페이서들(91)을 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 측벽 스페이서들(91)은 상기 몰드 층(29)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 측벽 스페이서들(91)은 폴리실리콘을 포함할 수 있다. 상기 다수의 분리 트렌치(88, 89, 90)는 상기 제2 층간 절연층(87), 상기 제1 층간 절연층(85), 상기 예비 적층구조체(60T), 및 상기 지지대(50, 31P, 31AP, 32P, 32AP, 33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)를 관통할 수 있다.
상기 셀 영역(CEL)에 있어서, 상기 제1 분리 트렌치(88) 및 상기 제2 분리 트렌치(89)는 상기 지지판(50)을 관통하여 상기 몰드 층(29)이 노출될 수 있다. 상기 셀 영역(CEL)에 있어서, 상기 제1 분리 트렌치(88) 및 상기 제2 분리 트렌치(89)는 상기 다수의 제1 셀 지지 패턴(31P), 상기 제1 스트래핑 지지 패턴(31AP), 상기 다수의 제2 셀 지지 패턴(32P), 및 상기 제2 스트래핑 지지 패턴(32AP)을 관통하여 상기 하부 도전층(25)이 노출될 수 있다. 상기 패드 영역(EXT)에 있어서, 상기 제1 분리 트렌치(88), 상기 제2 분리 트렌치(89), 및 상기 제3 분리 트렌치(90)는 상기 제1 확장부 지지 바아(41B), 상기 제2 확장부 지지 바아(42B), 및 상기 제3 확장부 지지 바아(43B)를 관통하여 상기 하부 도전층(25)이 노출될 수 있다.
도 1 및 도 34를 참조하면, 상기 셀 영역(CEL)에 있어서, 상기 중간 몰드 층(29M)을 제거하여 예비 캐비티(29MC)가 형성될 수 있다. 상기 패드 영역(EXT)에 있어서, 상기 몰드 층(29)은 보존될 수 있다.
도 1 및 도 35를 참조하면, 상기 셀 영역(CEL)에 있어서, 상기 몰드 층(29)을 제거하여 캐비티(29G)가 형성될 수 있다. 상기 패드 영역(EXT)에 있어서, 상기 몰드 층(29)은 보존될 수 있다.
도 36을 참조하면, 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B)의 하면은 상기 하부 도전층(25)에 직접적으로 접촉될 수 있다. 예를들면, 상기 다수의 제2 셀 지지 패턴(32P)의 하면은 상기 하부 도전층(25)에 직접적으로 접촉될 수 있다. 상기 셀 영역(CEL)에 있어서, 상기 몰드 층(29)을 제거하여 상기 캐비티(29G)를 형성하는 동안 상기 정보 저장 패턴(64)이 부분적으로 제거되어 상기 채널 패턴(65)의 측면이 노출될 수 있다. 상기 정보 저장 패턴(64)이 부분적으로 제거되어 상기 지지판(50) 및 상기 채널 패턴(65) 사이에 제1 언더컷 영역(UC1)이 형성될 수 있다. 상기 제1 언더컷 영역(UC1)은 상기 캐비티(29G)에 연통될 수 있다.
도 37을 참조하면, 상기 패드 영역(EXT)에 있어서, 상기 몰드 층(29) 및 상기 다수의 분리 트렌치(88, 89, 90) 사이에 상기 제1 확장부 지지 바아(41B), 상기 제2 확장부 지지 바아(42B), 및 상기 제3 확장부 지지 바아(43B)가 보존될 수 있다. 상기 셀 영역(CEL)에 상기 캐비티(29G)를 형성하는 동안 상기 제1 확장부 지지 바아(41B), 상기 제2 확장부 지지 바아(42B), 및 상기 제3 확장부 지지 바아(43B)는 상기 패드 영역(EXT)의 상기 몰드 층(29)이 제거되는 것을 방지하는 역할을 할 수 있다. 상기 몰드 층(29)은 상기 패드 영역(EXT) 내에 보존될 수 있다.
도 38을 참조하면, 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 하부 도전층(25) 사이와 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다. 예를들면, 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다. 상기 셀 영역(CEL)에 있어서, 상기 몰드 층(29)을 제거하여 상기 캐비티(29G)를 형성하는 동안 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 하부 도전층(25) 사이에 제2 언더컷 영역(UC2) 및 제3 언더컷 영역(UC3)이 형성될 수 있다. 예를들면, 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 상기 제2 언더컷 영역(UC2) 및 상기 제3 언더컷 영역(UC3)이 형성될 수 있다. 상기 제2 언더컷 영역(UC2)은 상기 캐비티(29G)에 연통될 수 있다. 상기 제3 언더컷 영역(UC3)은 상기 제2 분리 트렌치(89)에 연통될 수 있다.
도 39를 참조하면, 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다. 상기 패드 영역(EXT)에 있어서, 상기 제1 확장부 지지 바아(41B) 및 상기 하부 도전층(25) 사이와, 상기 제2 확장부 지지 바아(42B) 및 상기 하부 도전층(25) 사이와, 상기 제3 확장부 지지 바아(43B) 및 상기 하부 도전층(25) 사이에 제4 언더컷 영역(UC4)이 형성될 수 있다. 예를들면, 상기 제4 언더컷 영역(UC4)은 상기 제2 분리 트렌치(89)에 연통될 수 있다.
도 40을 참조하면, 상기 측벽 스페이서들(91)은 상기 하부 도전층(25)에 직접적으로 접촉될 수 있다. 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 하부 도전층(25) 사이와 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다. 예를들면, 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다. 상기 셀 영역(CEL)에 있어서, 상기 몰드 층(29)을 제거하여 상기 캐비티(29G)를 형성하는 동안 상기 지지 패턴(31P, 31AP, 32P, 32AP) 및 상기 하부 도전층(25) 사이에 제2 언더컷 영역(UC2)이 형성될 수 있다. 예를들면, 상기 다수의 제2 셀 지지 패턴(32P) 및 상기 하부 도전층(25) 사이에 상기 제2 언더컷 영역(UC2)이 형성될 수 있다. 상기 제2 언더컷 영역(UC2)은 상기 캐비티(29G)에 연통될 수 있다.
도 41을 참조하면, 상기 지지 바아(33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다. 예를들면, 상기 패드 영역(EXT)에 있어서, 상기 제2 확장부 지지 바아(42B) 및 상기 하부 도전층(25) 사이에 상기 하부 몰드 층(29A)이 보존될 수 있다.
도 1 및 도 42를 참조하면, 상기 캐비티(29G) 내에 대체 도전성 라인(93)이 형성될 수 있다. 상기 대체 도전성 라인(93)은 상기 채널 패턴(65)의 측면에 직접적으로 접촉될 수 있다. 상기 대체 도전성 라인(93)은 N형 또는 P형 폴리실리콘과 같은 도전물을 포함할 수 있다. 일 실시예에서, 상기 대체 도전성 라인(93)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 대체 도전성 라인(93)은 상기 몰드 층(29)과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 대체 도전성 라인(93)은 시에스엘(common source line; CSL)에 해당될 수 있다. 상기 대체 도전성 라인(93)은 상기 다수의 분리 트렌치(88, 89, 90)의 내부와 상기 제2 층간 절연층(87) 상을 덮을 수 있다.
도 1 및 도 43을 참조하면, 상기 대체 도전성 라인(93)을 부분적으로 제거하고 상기 측벽 스페이서들(91)을 제거하여 상기 다수의 분리 트렌치(88, 89, 90)가 노출될 수 있다. 상기 다수의 희생층(62)을 제거하여 상기 다수의 분리 트렌치(88, 89, 90)에 연통된 다수의 갭 영역(62G)이 형성될 수 있다.
도 1 및 도 44를 참조하면, 상기 다수의 갭 영역(62G) 내에 다수의 도전층(95)이 형성될 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 절연층(61) 및 상기 다수의 도전층(95)은 적층 구조체(60)를 구성할 수 있다. 상기 다수의 도전층(95)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 도전층(95)을 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 다수의 분리 트렌치(88, 89, 90)의 바닥에 상기 하부 도전층(25)이 노출될 수 있다.
일 실시예에서, 도 4에 도시된 바와 같이 상기 정보 저장 패턴(64)은 터널 절연층(64T), 전하 저장층(64E), 제1 블로킹 층(64B), 및 제2 블로킹 층(64B2)을 포함할 수 있다. 상기 제2 블로킹 층(64B2)은 상기 다수의 도전층(95) 및 상기 제1 블로킹 층(64B) 사이에 개재될 수 있다. 상기 제2 블로킹 층(64B2)은 상기 다수의 도전층(95) 각각의 상면 및 하면 상에 연장될 수 있다. 상기 제2 블로킹 층(64B2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 45를 참조하면, 상기 다수의 분리 트렌치(88, 89, 90)의 바닥에 노출된 상기 하부 도전층(25) 내에 불순물 영역들(97)이 형성될 수 있다. 상기 다수의 분리 트렌치(88, 89, 90)의 측벽들에 절연 스페이서(103)가 형성될 수 있다. 상기 다수의 분리 트렌치(88, 89, 90) 내에 트렌치 매립층(105)이 형성될 수 있다. 일 실시예에서, 상기 불순물 영역들(97)은 N형 불순물들을 포함할 수 있다. 상기 절연 스페이서(103)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 트렌치 매립층(105)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 트렌치 매립층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 1 및 도 46을 참조하면, 상기 제2 층간 절연층(87) 상에 제3 층간 절연층(106)이 형성될 수 있다. 상기 제3 층간 절연층(106) 및 상기 제2 층간 절연층(87)을 관통하고 상기 적층 구조체(60)를 부분적으로 관통하는 선택 라인 분리 패턴(107)이 형성될 수 있다. 일 실시예에서, 상기 선택 라인 분리 패턴(107)은 상기 다수의 도전층(95)중 최상층 및 그 아래층을 관통할 수 있다. 상기 선택 라인 분리 패턴(107)은 상기 제3 셀 매립 트렌치(33) 및 상기 제3 확장부 매립 트렌치(43)의 상부에 정렬될 수 있다. 상기 제3 층간 절연층(106) 및 상기 제2 층간 절연층(87)을 관통하여 상기 다수의 셀 채널 구조체(69C)에 접속된 다수의 서브-비트 플러그(113)가 형성될 수 있다. 상기 제3 층간 절연층(106) 상에 제4 층간 절연층(108)이 형성될 수 있다. 상기 제4 층간 절연층(108) 내에 상기 다수의 서브-비트 플러그(113)에 접속된 다수의 서브-비트 라인(115)이 형성될 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 다수의 서브-비트 라인(115) 상에 제5 층간 절연층(121)이 형성될 수 있다. 상기 제5 층간 절연층(121) 내에 상기 다수의 서브-비트 라인(115)에 접속된 다수의 비트 플러그(123)가 형성될 수 있다. 상기 제5 층간 절연층(121) 상에 상기 다수의 비트 플러그(123)에 접속된 비트 라인(125)이 형성될 수 있다. 상기 제3 층간 절연층(106), 상기 선택 라인 분리 패턴(107), 상기 제4 층간 절연층(108), 및 상기 제5 층간 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 다수의 서브-비트 플러그(113), 상기 다수의 서브-비트 라인(115), 상기 다수의 비트 플러그(123), 및 상기 비트 라인(125)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23, 24: 웰 25: 하부 도전층
27, 28: 게이트 유전층 29: 몰드 층 29A: 하부 몰드 층
29M: 중간 몰드 층 29C: 상부 몰드 층 29G: 캐비티
31, 31A, 32, 32A, 33, 41, 42, 43, 44, 45, 46, 47: 매립 트렌치
31P, 31AP, 32P, 32AP: 지지 패턴
33B, 41B, 42B, 43B, 44B, 45B, 46B, 47B: 지지 바아
50: 지지판 53: 소자분리층 60: 적층 구조체
60T: 예비 적층구조체 61: 절연층 62: 희생층
64: 정보 저장 패턴 64T: 터널 절연층 64E: 전하 저장층
64B, 64B2: 블로킹 층 65: 채널 패턴 66: 코어 패턴
67: 제1 패드 69C: 셀 채널 구조체 69D: 더미 채널 구조체
71, 72: 소스/드레인 영역 73, 74, 75, 76: 게이트 전극
81, 82: 트랜지스터 85, 87, 106, 108, 121: 층간 절연층
88, 89, 90: 분리 트렌치 91: 측벽 스페이서
93: 대체 도전성 라인 95: 도전층 97: 불순물 영역
103: 절연 스페이서 105: 트렌치 매립층 107: 선택 라인 분리 패턴
123: 비트 플러그 125: 비트 라인

Claims (20)

  1. 기판 상의 하부 도전층;
    상기 하부 도전층 상의 대체 도전성 라인(replacement conductive line);
    상기 대체 도전성 라인을 관통하는 매립 트렌치;
    상기 대체 도전성 라인 상에 배치되고 상기 매립 트렌치 내에 연장된 지지대;
    상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체;
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 채널 구조체; 및
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 분리 트렌치를 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 지지대는
    상기 대체 도전성 라인 상의 지지 판; 및
    상기 매립 트렌치 내에 배치되고 상기 지지 판에 연속된(in continuity with) 지지 패턴을 포함하는 반도체 소자.
  3. 제2 항에 있어서, 상기 분리 트렌치는 상기 지지 패턴을 관통하는 반도체 소자.
  4. 제2 항에 있어서, 상기 지지 패턴은 상기 지지 판과 동일한 물질을 포함하는 반도체 소자.
  5. 제2 항에 있어서, 상기 지지 패턴 및 상기 지지 판은 폴리실리콘을 포함하는 반도체 소자.
  6. 제2 항에 있어서, 상기 지지 패턴의 하단은 상기 하부 도전층에 직접적으로 접촉된 반도체 소자.
  7. 제2 항에 있어서, 상기 대체 도전성 라인은 상기 하부 도전층 및 상기 지지 판에 직접적으로 접촉된 반도체 소자.
  8. 제2 항에 있어서, 상기 지지 패턴 및 상기 하부 도전층 사이에 하부 몰드 층을 더 포함하는 반도체 소자.
  9. 제1 항에 있어서, 상기 채널 구조체는
    코어 패턴;
    상기 코어 패턴의 외측을 둘러싸는 채널 패턴; 및
    상기 채널 패턴의 외측을 둘러싸는 정보 저장 패턴을 포함하되,
    상기 대체 도전성 라인은 상기 정보 저장 패턴을 관통하여 상기 채널 패턴의 측면에 직접적으로 접촉된 반도체 소자.
  10. 셀 영역 및 패드 영역을 갖는 기판;
    상기 기판 상의 하부 도전층;
    상기 하부 도전층 상의 상기 패드 영역 내에 배치된 몰드 층;
    상기 하부 도전층 상의 상기 셀 영역 내에 배치되고 상기 몰드 층과 동일한 레벨에 형성된 대체 도전성 라인;
    상기 대체 도전성 라인 및 상기 몰드 층을 관통하는 다수의 매립 트렌치;
    상기 대체 도전성 라인 및 상기 몰드 층 상에 배치되고 상기 다수의 매립 트렌치 내에 연장된 지지대;
    상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체;
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 셀 채널 구조체;
    상기 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하는 더미 채널 구조체; 및
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 다수의 분리 트렌치를 포함하는 반도체 소자.
  11. 제10 항에 있어서, 상기 지지대는
    지지 판;
    상기 셀 영역의 상기 다수의 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 지지 패턴; 및
    상기 패드 영역의 상기 다수의 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 지지 바아를 포함하는 반도체 소자.
  12. 제11 항에 있어서, 상기 다수의 분리 트렌치는 상기 지지 패턴 및 상기 지지 바아를 관통하는 반도체 소자.
  13. 셀 영역 및 상기 셀 영역에 인접한 패드 영역을 갖는 기판;
    상기 기판 상의 하부 도전층;
    상기 하부 도전층 상의 상기 패드 영역 내에 배치된 몰드 층;
    상기 하부 도전층 상의 상기 셀 영역 내에 배치되고 상기 몰드 층과 동일한 레벨에 형성된 대체 도전성 라인;
    상기 몰드 층을 관통하는 제1 확장부 매립 트렌치;
    상기 제1 확장부 매립 트렌치와 떨어지고 상기 몰드 층을 관통하는 제2 확장부 매립 트렌치;
    상기 대체 도전성 라인 및 상기 몰드 층 상에 배치되고 상기 제1 확장부 매립 트렌치 및 상기 제2 확장부 매립 트렌치 내에 연장된 지지대;
    상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체;
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 다수의 셀 채널 구조체;
    상기 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하고 상기 제1 확장부 매립 트렌치 및 상기 제2 확장부 매립 트렌치 사이에 배치된 다수의 더미 채널 구조체; 및
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 다수의 분리 트렌치를 포함하는 반도체 소자.
  14. 제13 항에 있어서, 상기 지지대는
    상기 대체 도전성 라인 및 상기 몰드 층 상의 지지 판;
    상기 제1 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제1 확장부 지지 바아; 및
    상기 제2 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제2 확장부 지지 바아를 포함하는 반도체 소자.
  15. 제14 항에 있어서, 상기 제1 확장부 매립 트렌치 및 상기 제2 확장부 매립 트렌치 사이에 배치되고 상기 몰드 층을 관통하는 제3 확장부 매립 트렌치; 및
    상기 제3 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제3 확장부 지지 바아를 더 포함하는 반도체 소자.
  16. 제15 항에 있어서, 상기 제1 확장부 매립 트렌치 및 상기 제3 확장부 매립 트렌치 사이에 배치되고 상기 몰드 층을 관통하는 제4 확장부 매립 트렌치;
    상기 제4 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제4 확장부 지지 바아;
    상기 제2 확장부 매립 트렌치 및 상기 제3 확장부 매립 트렌치 사이에 배치되고 상기 몰드 층을 관통하는 제5 확장부 매립 트렌치; 및
    상기 제5 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제5 확장부 지지 바아를 더 포함하되,
    상기 제4 확장부 매립 트렌치 및 상기 제5 확장부 매립 트렌치는 상기 셀 영역 및 상기 패드 영역의 경계에 인접한 반도체 소자.
  17. 제16 항에 있어서, 상기 제4 확장부 매립 트렌치는 상기 제1 확장부 매립 트렌치 및 상기 제3 확장부 매립 트렌치에 연통되고,
    상기 제5 확장부 매립 트렌치는 상기 제2 확장부 매립 트렌치 및 상기 제3 확장부 매립 트렌치에 연통된 반도체 소자.
  18. 제16 항에 있어서, 상기 제1 확장부 매립 트렌치 및 상기 제3 확장부 매립 트렌치 사이에 배치되고 상기 몰드 층을 관통하는 제6 확장부 매립 트렌치;
    상기 제6 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제6 확장부 지지 바아;
    상기 제2 확장부 매립 트렌치 및 상기 제3 확장부 매립 트렌치 사이에 배치되고 상기 몰드 층을 관통하는 제7 확장부 매립 트렌치; 및
    상기 제7 확장부 매립 트렌치 내에 배치되고 상기 지지 판에 연속된 제7 확장부 지지 바아를 더 포함하되,
    상기 제6 확장부 매립 트렌치는 상기 제4 확장부 매립 트렌치와 대향하고, 상기 제7 확장부 매립 트렌치는 상기 제5 확장부 매립 트렌치와 대향하는 반도체 소자.
  19. 기판 상의 하부 도전층;
    상기 하부 도전층 상의 대체 도전성 라인;
    상기 대체 도전성 라인을 관통하는 매립 트렌치;
    상기 대체 도전성 라인 상에 배치되고 상기 매립 트렌치 내에 연장된 지지대;
    상기 지지대 상에 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체;
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 채널 구조체; 및
    상기 적층 구조체, 상기 지지대, 및 상기 대체 도전성 라인을 관통하는 분리 트렌치를 포함하되,
    상기 매립 트렌치는 상기 분리 트렌치와 떨어진 반도체 소자.
  20. 기판 상에 하부 도전층을 형성하고,
    상기 하부 도전층 상에 몰드 층을 형성하고,
    상기 몰드 층을 관통하는 매립 트렌치를 형성하고,
    상기 몰드 층을 덮고 상기 매립 트렌치 내에 연장된 지지대를 형성하고,
    상기 지지대 상에 다수의 절연층 및 다수의 희생층이 번갈아 적층된 예비 적층 구조체를 형성하고,
    상기 예비 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하는 채널 구조체를 형성하고,
    상기 예비 적층 구조체, 상기 지지대, 및 상기 몰드 층을 관통하는 분리 트렌치를 형성하고,
    상기 몰드 층을 제거하여 캐비티를 형성하고,
    상기 캐비티 내에 대체 도전성 라인을 형성하고,
    상기 다수의 희생층을 제거하여 다수의 갭 영역을 형성하고,
    상기 다수의 갭 영역 내에 다수의 도전층을 형성하는 것을 포함하되,
    상기 지지대 상에 번갈아 적층된 상기 다수의 절연층 및 상기 다수의 도전층은 적층 구조체를 구성하는 반도체 소자 형성 방법.
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