CN110518015A - 包括支撑物的3d半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件包括在衬底上的下导电层。导电线在下导电层上。提供在导电线中的掩埋沟槽。提供在导电线上并在掩埋沟槽中延伸的支撑物。包括交替堆叠的多个绝缘层和多个导电层的堆叠结构在支撑物上。提供穿过堆叠结构、支撑物和导电线的沟道结构。提供穿过堆叠结构、支撑物和导电线的隔离沟槽。

Description

包括支撑物的3D半导体器件及其形成方法
技术领域
按照本发明构思的示例实施方式的器件和方法涉及包括支撑物的三维(3D)半导体器件及其形成方法。
背景技术
部分地由于半导体器件中的高集成度的益处，已经研究了采用三维堆叠结构的存储器件。在这样的结构中，牺牲层和堆叠结构可以顺序地形成在衬底上。可以通过去除牺牲层来形成间隙区域。可以在间隙区域中形成置换电极。在形成间隙区域的过程中可能发生各种困难，例如堆叠结构的坍塌。
发明内容
本发明构思的示例实施方式针对提供一种3D半导体器件以及形成其的方法，该3D半导体器件具有利用简化工艺的稳定结构。
根据本发明构思的示例实施方式，提供一种半导体器件，该半导体器件包括在衬底上的下导电层。导电线在下导电层上。提供在导电线中的掩埋沟槽。提供在导电线上并在掩埋沟槽中延伸的支撑物。包括交替堆叠的多个绝缘层和多个导电层的堆叠结构在支撑物上。提供穿过堆叠结构、支撑物和导电线的沟道结构。提供穿过堆叠结构、支撑物和导电线的隔离沟槽。
根据本发明构思的示例实施方式，提供一种半导体器件，该半导体器件包括具有单元区域和焊盘区域的衬底。下导电层在衬底上。提供在焊盘区域中在下导电层上的模层。提供在单元区域中在下导电层上并且在与模层基本相同水平处的导电线。提供在导电线和模层中的多个掩埋沟槽。提供在导电线和模层上并在所述多个掩埋沟槽中延伸的支撑物。包括交替堆叠的多个绝缘层和多个导电层的堆叠结构在支撑物上。提供穿过堆叠结构、支撑物和导电线的单元沟道结构。提供穿过堆叠结构、支撑物和模层的虚设沟道结构。提供穿过堆叠结构、支撑物和导电线的多个隔离沟槽。
根据本发明构思的示例实施方式，提供一种半导体器件，该半导体器件包括具有单元区域和与单元区域相邻的焊盘区域的衬底。下导电层在衬底上。提供在焊盘区域中在下导电层上的模层。提供在单元区域中在下导电层上且在与模层基本相同的水平处的导电线。提供在模层中的第一延伸掩埋沟槽。提供与第一延伸掩埋沟槽间隔开且在模层中的第二延伸掩埋沟槽。提供支撑物，该支撑物在导电线和模层上并在第一延伸掩模沟槽和第二延伸掩模沟槽中延伸。提供堆叠结构，该堆叠结构包括在支撑物上交替堆叠的多个绝缘层和多个导电层。提供穿过堆叠结构、支撑物和导电线的多个单元沟道结构。提供穿过第一延伸掩埋沟槽和第二延伸掩埋沟槽之间的堆叠结构、支撑物和模层的多个虚设沟道结构。提供穿过堆叠结构、支撑物和导电线的多个隔离沟槽。
根据本发明构思的示例实施方式，一种半导体器件可以包括：在衬底上的下导电层；在下导电层上的导电线；在导电线中的掩埋沟槽；在导电线上并在掩埋沟槽中延伸的支撑物；堆叠结构，包括在支撑物上交替堆叠的多个绝缘层和多个导电层；沟道结构，穿过堆叠结构、支撑物和导电线；和隔离沟槽，穿过堆叠结构、支撑物和导电线。掩埋沟槽可以与隔离沟槽间隔开。
根据本发明构思的示例实施方式，提供一种形成半导体器件的方法，该方法包括在衬底上形成下导电层。在下导电层上形成模层。在模层中形成沟槽。形成在模层上并在沟槽中延伸的支撑物。在支撑物上形成包括交替堆叠的多个绝缘层和多个牺牲层的初级堆叠结构。形成穿过初级堆叠结构、支撑物和模层的沟道结构。形成穿过初级堆叠结构、支撑物和模层的隔离沟槽。通过去除模层形成空腔。在空腔中形成导电线。通过去除所述多个牺牲层形成多个间隙区域。在所述多个间隙区域中形成多个导电层。在支撑物上交替堆叠的所述多个绝缘层和所述多个导电层构成堆叠结构。
附图说明
图1是用于描述根据本发明构思的一示例实施方式的3D半导体器件的布局图。
图2和图3是用于描述根据本发明构思的示例实施方式的3D半导体器件的剖视图，图4至图11是详细地显示图2的一部分的放大图。
图12至图14、图16和图18是用于描述根据本发明构思的示例实施方式的3D半导体器件的布局图。
图15、图17和图19至图22是用于描述根据本发明构思的示例实施方式的3D半导体器件的剖视图。
图23至25、图28至图35和图42至图46是用于描述根据本发明构思的一示例实施方式的形成3D半导体器件的方法的剖视图。
图26和图27是详细地显示图25的一部分的放大图，图36至图41是详细地显示图35的一部分的放大图。
具体实施方式
图1是用于描述根据本发明构思的一示例实施方式的3D半导体器件的布局图，图2和图3是用于描述3D半导体器件的剖视图。图2是沿图1的线I-I'、II-II'、III-III'和IV-IV'截取的剖视图，图3是沿图1的线V-V'截取的剖视图。图4和图5是详细地显示图2的部分E3的放大图，图6、图8和图10是详细地显示图2的部分E1的放大图，图7、图9和图11是详细地显示图2的部分E2的放大图。根据本发明构思的示例实施方式的3D半导体器件可以包括诸如竖直NAND(VNAND)或3D快闪存储器的非易失性存储器。
参考图1，根据本发明构思的示例实施方式的3D半导体器件可以包括模层29、多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47、支撑图案31P、31AP、32P和32AP、支撑条33B、41B、42B、43B、44B、45B、46B和47B、多个单元沟道结构69C、多个虚设沟道结构69D、第一晶体管81、第二晶体管82和多个隔离沟槽88、89和90。
多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47可以包括多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、第三单元掩埋沟槽33、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47。
支撑图案31P、31AP、32P和32AP可以包括多个第一单元支撑图案31P、第一捆扎支撑图案31AP、多个第二单元支撑图案32P和第二捆扎支撑图案32AP。支撑条33B、41B、42B、43B、44B、45B、46B和47B可以包括第三单元支撑条33B、第一延伸支撑条41B、第二延伸支撑条42B、第三延伸支撑条43B、第四延伸支撑条44B、第五延伸支撑条45B、第六延伸支撑条46B和第七延伸支撑条47B。
多个隔离沟槽88、89和90可以包括第一隔离沟槽88、第二隔离沟槽89和第三隔离沟槽90。
参考图2，根据本发明构思的示例实施方式的3D半导体器件可以包括衬底21、第一阱23、第二阱24、下导电层25、模层29、多个掩埋沟槽31、31A、32、32A、33、41、42和43、支撑物50、31P、32P、33B、41B、42B和43B、器件隔离层53、间隙填充层54、堆叠结构60、多个单元沟道结构69C、多个虚设沟道结构69D、第一晶体管81、第二晶体管82、蚀刻停止层83、第一层间绝缘层85、多个隔离沟槽88、89和90、第二层间绝缘层87、置换导电线93、杂质区97、绝缘间隔物103、沟槽掩埋层105、第三层间绝缘层106、选择线分隔图案107、第四层间绝缘层108、多个子位插塞113、多条子位线115、第五层间绝缘层121、多个位插塞123、以及位线125。
支撑物50、31P、32P、33B、41B、42B和43B可以包括支撑板50、支撑图案31P和32P以及支撑条33B、41B、42B和43B。堆叠结构60可以包括交替堆叠的多个绝缘层61和多个导电层95。多个单元沟道结构69C和多个虚设沟道结构69D中的每个可以包括信息存储图案64、沟道图案65、芯图案66和第一焊盘67。沟道图案65可以在芯图案66的外侧上(例如，围绕芯图案66的外侧)。信息存储图案64可以在沟道图案65的外侧上(例如，围绕沟道图案65的外侧)。如图1所示，衬底21可以包括单元区域CEL、邻近单元区域CEL(例如，与单元区域CEL的侧表面连续)的焊盘区域EXT、和设置在单元区域CEL和焊盘区域EXT外部的外围区域PERI。
参考图3，根据本发明构思的示例实施方式的3D半导体器件可以包括衬底21、下导电层25、模层29、多个掩埋沟槽41、42和43、支撑物50、41B、42B和43B、堆叠结构60、多个虚设沟道结构69D、第一层间绝缘层85、多个隔离沟槽88和89、第二层间绝缘层87、杂质区97、绝缘间隔物103、沟槽掩埋层105、第三层间绝缘层106、选择线隔离图案107、第四层间绝缘层108和第五层间绝缘层121。
参考图4，多个单元沟道结构69C和多个虚设沟道结构69D中的每个可以包括信息存储图案64、沟道图案65和芯图案66。信息存储图案64可以包括隧道绝缘层64T、电荷存储层64E、第一阻挡层64B和第二阻挡层64B2。
参考图5，在一些实施方式中，信息存储图案64可以包括隧道绝缘层64T、电荷存储层64E和第一阻挡层64B，但是可以省略第二阻挡层64B2。
参考图6，多个第二单元掩埋沟槽32可以穿过置换导电线93。多个第二单元支撑图案32P可以形成在多个第二单元掩埋沟槽32中。第二隔离沟槽89可以穿过多个绝缘层61、间隙填充层54和多个第二单元支撑图案32P。多个第二单元支撑图案32P的下端可以与下导电层25直接接触。多个第二单元支撑图案32P可以与支撑板50连续(例如，成一体)。杂质区97可以设置在第二隔离沟槽89下方。杂质区97可以形成在下导电层25中。置换导电线93可以穿过信息存储图案64以与沟道图案65的侧表面直接接触。置换导电线93可以在支撑板50和沟道图案65之间以及在下导电层25和沟道图案65之间延伸。尽管被称为置换导电线93，但术语“置换”仅用于识别目的，并不旨在要求导电线的任何特定特性。置换导电线93也可以被称为导电线。
参考图7，第二延伸掩埋沟槽42可以穿过模层29。第二延伸支撑条42B可以形成在第二延伸掩埋沟槽42中。第二延伸支撑条42B的下端可以与下导电层25直接接触。模层29可以保留在下导电层25和支撑板50之间。模层29可包括下模层29A、中间模层29M和上模层29C。
再次参考图1至图7，在一些实施方式中，下导电层25可以设置在衬底21内或衬底21上。下导电层25可以形成在单元区域CEL和焊盘区域EXT中。置换导电线93可以设置在单元区域CEL中的下导电层25上。模层29可以设置在焊盘区域EXT中的下导电层25上。置换导电线93可以形成在与模层29基本相同的水平。多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47可以穿过置换导电线93和模层29。支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B可以形成在置换导电线93和模层29上，并且可以在多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47中延伸。由于支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B可以在多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47中延伸，所以它们在图1中示出为与相同的指示符相关联。
其中多个绝缘层61和多个导电层95交替堆叠的堆叠结构60可以设置在支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B上。多个单元沟道结构69C可以穿过堆叠结构60、支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B中的至少一些、以及置换导电线93。多个虚设沟道结构69D可以穿过堆叠结构60、支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B中的至少一些以及模层29。多个隔离沟槽88、89和90可以设置为穿过堆叠结构60、支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B、置换导电线93和模层29。在一些实施方式中，多个单元沟道结构69C中的每个可以被解释为沟道结构。
多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A和第三单元掩埋沟槽33可以形成在单元区域CEL中。第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47可以形成在焊盘区域EXT中。
多个第一单元掩埋沟槽31可以彼此间隔开并且在行方向上彼此(例如，线性地)对准。第一捆扎掩埋沟槽31A可以形成在多个第一单元掩埋沟槽31中的一些之间。第一捆扎掩埋沟槽31A的(例如，在行方向上的)宽度可以大于多个第一单元掩埋沟槽31中的每个的宽度。多个第二单元掩埋沟槽32可以与多个第一单元掩埋沟槽31间隔开并且平行于多个第一单元掩埋沟槽31。多个第二单元掩埋沟槽32可以彼此间隔开并且在行方向上彼此(例如，线性地)对准。第二捆扎掩埋沟槽32A可以形成在多个第二单元掩埋沟槽32中的第二单元掩埋沟槽32之间。第三单元掩埋沟槽33可以形成在多个第一单元掩埋沟槽31和多个第二单元掩埋沟槽32之间。在一些实施方式中，第三单元掩埋沟槽33可以在多个第一单元掩埋沟槽31和多个第二单元掩埋沟槽32之间，并且在一些实施方式中，在多个第一单元掩埋沟槽31和多个第二单元掩埋沟槽32之间居中。第三单元掩埋沟槽33可以具有条形或凹槽形状。
第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47中的每个可以具有条形或凹槽形状。第一延伸掩埋沟槽41可以在行方向上与多个第一单元掩埋沟槽31在相同的延伸线上对准。第二延伸掩埋沟槽42可以在行方向上与多个第二单元掩埋沟槽32在相同的延伸线上对准。第二延伸掩埋沟槽42可以与第一延伸掩埋沟槽41间隔开并平行于第一延伸掩埋沟槽41。第三延伸掩埋沟槽43可以形成在第一延伸掩埋沟槽41和第二延伸掩埋沟槽42之间。在一些实施方式中，第三延伸掩埋沟槽43可以在第一延伸掩埋沟槽41和第二延伸掩埋沟槽42之间，并且在一些实施方式中，在第一延伸掩埋沟槽41和第二延伸掩埋沟槽42之间居中。第三延伸掩埋沟槽43可以在行方向上与第三单元掩埋沟槽33在相同的延伸线上对准。第三延伸掩埋沟槽43可以与第三单元掩埋沟槽33连通(例如，连接)。
第四延伸掩埋沟槽44和第五延伸掩埋沟槽45可以与单元区域CEL和焊盘区域EXT之间的边界相邻地形成。第四延伸掩埋沟槽44可以形成在第一延伸掩埋沟槽41和第三延伸掩埋沟槽43之间。第四延伸掩埋沟槽44可以与第一延伸掩埋沟槽41和第三延伸掩埋沟槽43连通(例如，连接)。第五延伸掩埋沟槽45可以形成在第二延伸掩埋沟槽42和第三延伸掩埋沟槽43之间。第五延伸掩埋沟槽45可以与第二延伸掩埋沟槽42和第三延伸掩埋沟槽43连通(例如，连接)。
第六延伸掩埋沟槽46和第七延伸掩埋沟槽47可以与焊盘区域EXT的边缘相邻地形成。在一些实施方式中，第六延伸掩埋沟槽46和第七延伸掩埋沟槽47可以与焊盘区域EXT的与单元区域CEL和焊盘区域EXT之间的边界相反的边缘相邻地形成。第六延伸掩埋沟槽46和第七延伸掩埋沟槽47可以设置在距单元区域CEL和焊盘区域EXT之间的边界相对较远的距离处。第六延伸掩埋沟槽46可以形成在第一延伸掩埋沟槽41和第三延伸掩埋沟槽43之间。第六延伸掩埋沟槽46可以与第一延伸掩埋沟槽41和第三延伸掩埋沟槽43连通(例如，连接)。第六延伸掩埋沟槽46可以与第四延伸掩埋沟槽44相对。第七延伸掩埋沟槽47可以形成在第二延伸掩埋沟槽42和第三延伸掩埋沟槽43之间。第七延伸掩埋沟槽47可以与第二延伸掩埋沟槽42和第三延伸掩埋沟槽43连通(例如，连接)。第七延伸掩埋沟槽47可以与第五延伸掩埋沟槽45相对。
多个单元沟道结构69C可以设置在多个第一单元掩埋沟槽31和多个第二单元掩埋沟槽32之间。多个虚设沟道结构69D可以设置在第一延伸掩埋沟槽41和第二延伸掩埋沟槽42之间。
支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B可包括支撑板50、支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B。支撑板50可以形成在单元区域CEL和焊盘区域EXT中。支撑板50可以设置在置换导电线93和模层29上。支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以设置在多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47中，并且可以与支撑板50连续(例如，成一体)。
多个隔离沟槽88、89和90可以穿过支撑物50、31P、32P、33B、41B、42B、43B、44B、45B、46B和47B。多个隔离沟槽88、89和90可以穿过支撑板50、支撑图案31P、31AP、32P和32AP、以及支撑条33B、41B、42B、43B、44B、45B、46B和47B中的至少一些。
支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可包括与支撑板50相同的材料。例如、支撑板50、支撑图案31P、31AP、32P和32AP、以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以包括多晶硅。支撑图案31P、31AP、32P和32AP的下端以及支撑条33B、41B、42B、43B、44B、45B、46B和47B的下端可以与下导电层25直接接触。置换导电线93可以与下导电层25和支撑板50直接接触。置换导电线93可以穿过信息存储图案64以与沟道图案65的侧表面直接接触。
多个第一单元支撑图案31P、第一捆扎支撑图案31AP、多个第二单元支撑图案32P和第二捆扎支撑图案32AP可以分别设置在多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元沟槽掩埋沟槽32和第二捆扎掩埋沟槽32A中。第三单元支撑条33B、第一延伸支撑条41B、第二延伸支撑条42B、第三延伸支撑条43B、第四延伸支撑条44B、第五延伸支撑条45B、第六延伸支撑条46B和第七延伸支撑条47B可分别设置于第三单元掩埋沟槽33、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47中。
第一隔离沟槽88可以穿过多个第一单元支撑图案31P、第一捆扎支撑图案31AP和第一延伸支撑条41B。第二隔离沟槽89可以穿过多个第二单元支撑图案32P、第二捆扎支撑图案32AP和第二延伸支撑条42B。第三隔离沟槽90可以穿过第三延伸支撑条43B的一部分。
参考图8，在一些实施方式中，下模层29A可以部分地保留在多个第二单元支撑图案32P和下导电层25之间。置换导电线93可以在多个第二单元支撑图案32P和下导电层25之间延伸。绝缘间隔物103可以在多个第二单元支撑图案32P和下导电层25之间延伸。下模层29A可以插置在绝缘间隔物103和置换导电线93之间。
参考图9，在一些实施方式中，下模层29A可以在第二延伸支撑条42B和下导电层25之间延伸。绝缘间隔物103可以在第二延伸支撑条42B和下导电层25之间延伸。
参考图10，在一些实施方式中，下模层29A可以部分地保留在多个第二单元支撑图案32P和下导电层25之间。置换导电线93可以在多个第二单元支撑图案32P和下导电层25之间延伸。
参考图11，在一些实施方式中，下模层29A可以在第二延伸支撑条42B和下导电层25之间延伸。
在一些实施方式中，类似于图8至图11，下模层29A可以部分地保留在支撑图案31P、31AP、32P和32AP与下导电层25之间以及支撑条33B、41B、42B、43B、44B、45B、46B和47B与下导电层25之间。
图12至图14是用于描述根据示例实施方式的3D半导体器件的布局图，图15是沿图14的线VI-VI'截取的剖视图。
参考图12，根据本发明构思的示例实施方式的3D半导体器件可以包括模层29、多个掩埋沟槽31、31A、32、32A、33、41、42、43、44和45、支撑图案31P、31AP、32P和32AP、支撑条33B、41B、42B、43B、44B和45B、多个单元沟道结构69C、多个虚设沟道结构69D、以及多个隔离沟槽88、89和90。
多个掩埋沟槽31、31A、32、32A、33、41、42、43、44和45可以包括多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、第三单元掩埋沟槽33、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44和第五延伸掩埋沟槽45。支撑条33B、41B、42B、43B、44B和45B可包括第三单元支撑条33B、第一延伸支撑条41B、第二延伸支撑条42B、第三延伸支撑条43B、第四延伸支撑条44B和第五延伸支撑条45B。如图12中所示，图12的实施方式可以不包括图1中所示的至少第六延伸掩埋沟槽46、第七延伸掩埋沟槽47、第六延伸支撑条46B和第七延伸支撑条47B。
参考图13，根据本发明构思的示例实施方式的3D半导体器件可以包括模层29、多个掩埋沟槽31、31A、32、32A、33、41、42和43、支撑图案31P、31AP、32P和32AP、支撑条33B、41B、42B和43B、多个单元沟道结构69C、多个虚设沟道结构69D、以及多个隔离沟槽88、89和90。
多个掩埋沟槽31、31A、32、32A、33、41、42和43可以包括多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、第三单元掩埋沟槽33、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42和第三延伸掩埋沟槽43。支撑条33B、41B、42B和43B可包括第三单元支撑条33B、第一延伸支撑条41B、第二延伸支撑条42B和第三延伸支撑条43B。如图13中所示，图13的实施方式可以不包括图12中所示的至少第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第四延伸支撑条44B和第五延伸支撑条45B。
参考图14和图15，根据本发明构思的示例实施方式的3D半导体器件可以包括模层29、多个掩埋沟槽31、31A、32、32A、41、42、43、44、45、46和47、支撑图案31P、31AP、32P和32AP、支撑条41B、42B、43B、44B、45B、46B和47B、多个单元沟道结构69C、多个虚设沟道结构69D和多个隔离沟槽88、89和90。
多个掩埋沟槽31、31A、32、32A、41、42、43、44、45、46和47可以包括多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47。
支撑图案31P、31AP、32P和32AP可以包括多个第一单元支撑图案31P、第一捆扎支撑图案31AP、多个第二单元支撑图案32P和第二捆扎支撑图案32AP。支撑条41B、42B、43B、44B、45B、46B和47B可包括第一延伸支撑条41B、第二延伸支撑条42B、第三延伸支撑条43B、第四延伸支撑条44B、第五延伸支撑条45B、第六延伸支撑条46B和第七延伸支撑条47B。如图14和图15所示，图14和15的实施方式可以不包括图1和2中所示的至少第三单元掩埋沟槽33和第三单元支撑条33B。
图16是用于描述根据示例实施方式的3D半导体器件的布局图，图17是沿图16的线VII-VII'截取的剖视图。
参考图16和图17，根据本发明构思的示例实施方式的3D半导体器件可以包括模层29、多个掩埋沟槽33、41、42、43、44、45、46和47、支撑条33B、41B、42B、43B、44B、45B、46B和47B、多个单元沟道结构69C、多个虚设沟道结构69D、以及多个隔离沟槽88、89和90。
多个掩埋沟槽33、41、42、43、44、45、46和47可以包括第三单元掩埋沟槽33、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47。在一些实施方式中，第三单元掩埋沟槽33可以被称为单元掩埋沟槽。
支撑条33B、41B、42B、43B、44B、45B、46B和47B可包括第三单元支撑条33B、第一延伸支撑条41B、第二延伸支撑条42B、第三延伸支撑条43B、第四延伸支撑条44B、第五延伸支撑条45B、第六延伸支撑条46B和第七延伸支撑条47B。如图16和图17所示，图16和图17的实施方式可以不包括图1和图2中示出的至少所述多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、所述多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、所述多个第一单元支撑图案31P、第一捆扎支撑图案31AP、所述多个第二单元支撑图案32P和第二捆扎支撑图案32AP。
图18是用于描述根据示例实施方式的3D半导体器件的布局图，图19是沿图18的线VIII-VIII'截取的剖视图。
参考图18和图19，根据本发明构思的示例实施方式的3D半导体器件可以包括模层29、多个掩埋沟槽41、42、43、44、45、46和47、支撑条41B、42B、43B、44B、45B、46B和47B、多个单元沟道结构69C、多个虚设沟道结构69D以及多个隔离沟槽88、89和90。
多个掩埋沟槽41、42、43、44、45、46和47可以包括第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47。支撑条41B、42B、43B、44B、45B、46B和47B可包括第一延伸支撑条41B、第二延伸支撑条42B、第三延伸支撑条43B、第四延伸支撑条44B、第五延伸支撑条45B、第六延伸支撑条46B和第七延伸支撑条47B。如图18和19所示，图18和图19的实施方式可以不包括图1和图2中示出的至少所述多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、所述多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、第三单元掩埋沟槽33、所述多个第一单元支撑图案31P、第一捆扎支撑图案31AP、所述多个第二单元支撑图案32P、第二捆扎支撑图案32AP和第三单元支撑条33B。
图20至图22是用于描述根据本发明构思的示例实施方式的3D半导体器件的剖视图。
参考图20、根据本发明构思的示例实施方式的3D半导体器件可以包括衬底21、下导电层25、多个掩埋沟槽31、32和33、支撑物50、31P、32P和33B、间隙填充层54、第一堆叠结构60、第二堆叠结构160、多个第一单元沟道结构69C、多个第二单元沟道结构169C、多个隔离沟槽88和89、第二层间绝缘层87、置换导电线93、杂质区97、绝缘间隔物103、沟槽掩埋层105、第三层间绝缘层106、选择线分隔图案107、第四层间绝缘层108、多个子位插塞113、多个子位线115、第五层间绝缘层121、多个位插塞123和位线125。根据本发明构思的示例实施方式的3D半导体器件可以被解释为包括双堆叠结构。
第二堆叠结构160可以包括交替堆叠的多个第二绝缘层161和多个第二导电层195。多个第一单元沟道结构69C可以包括第一信息存储图案64、第一沟道图案65、第一芯图案66和第一焊盘67A。多个第二单元沟道结构169C可以包括第二信息存储图案164、第二沟道图案165、第二芯图案166和第二焊盘167。第二沟道图案165可以经由第一焊盘67A连接到第一沟道图案65。在一些实施方式中，可以省略第一焊盘67A。
参考图21，多个第一单元沟道结构69C可以包括第一信息存储图案64、第一沟道图案65和第一芯图案66。多个第二单元沟道结构169C可以包括第二信息存储图案164、第二沟道图案165、第二芯图案166和第二焊盘167。第二沟道图案165可以连接到第一沟道图案65。第二芯图案166可以连接到第一芯图案66。
参考图22，根据本发明构思的一示例实施方式的3D半导体器件可以包括衬底21、外围层间互连217、外围电路互连219、下导电层225、多个掩埋沟槽31、32和33、支撑物50、31P、32P和33B、器件隔离层53、间隙填充层54、堆叠结构60、多个单元沟道结构69C、多个晶体管212、蚀刻停止层213、下层间绝缘层215、多个隔离沟槽88和89、第二层间绝缘层87、置换导电线93、杂质区97、绝缘间隔物103、沟槽掩埋层105、第三层间绝缘层106、选择线分隔图案107、第四层间绝缘层108、多个子位插塞113、多个子位线115、第五层间绝缘层121、多个位插塞123和位线125。支撑物50、31P、32P和33B可包括支撑板50、支撑图案31P和32P、以及支撑条33B。根据本发明构思的示例实施方式的3D半导体器件可以被解释为包括外围上单元(COP)结构。
在一些实施方式中，沟槽掩埋层105可以包括绝缘层。置换导电线93可以经由下导电层225电连接到外围电路互连219。下导电层225可以包括具有不同导电类型的多个半导体层。
图23至图25、图28至图35以及图42至图46是用于描述根据本发明构思的实施方式的形成3D半导体器件的方法的剖视图。图26和图27是详细示出图25的一部分的放大图，图36、图38和图40是详细示出图35的部分E4的放大图，图37、图39和图41是详细示出图35的一部分E5的放大图。图23至图25、图28至图35和图42至图46是沿图1中的线I-I'、II-II'、III-III'和IV-IV'截取的剖视图。
参考图1和图23，可以在衬底21中的预定区域中形成第一阱23、第二阱24和下导电层25。可以蚀刻第二阱24的上表面和下导电层25的上表面以使其向下凹陷。
衬底21可以包括半导体衬底，诸如硅晶片或绝缘体上硅(SOI)晶片。例如，衬底21可以是P型单晶硅晶片。第一阱23、第二阱24和下导电层25可以是P型或N型导电类型。第二阱24可以是与第一阱23相同的导电类型或与第一阱23不同的导电类型。下导电层25可以是与第一阱23或第二阱24相同的导电类型，所述第一阱23或第二阱24可以与下导电层25同时形成。例如，下导电层25可以包括P型单晶硅。
衬底21可以包括单元区域CEL、与单元区域CEL的侧表面相邻(例如，连续)的焊盘区域EXT、以及设置在单元区域CEL和焊盘区域EXT外部的外围区域PERI。下导电层25可以形成在单元区域CEL和焊盘区域EXT中。在一些实施方式中，下导电层25可以被限定为在单元区域CEL和焊盘区域EXT中的衬底21上(例如，覆盖单元区域CEL和焊盘区域EXT中的衬底21)。在一些实施方式中，下导电层25可以包括诸如多晶硅的半导体层。第一阱23和第二阱24可以形成在外围区域PERI中。蚀刻第二阱24和下导电层25的上表面的工艺可以包括缓冲层形成工艺和图案化工艺，但是为了简洁起见，将省略缓冲层形成工艺和图案化工艺。第二阱24的上表面和下导电层25的上表面可以形成在比第一阱23的上表面低的水平。
参考图1和图24，可以形成第一栅极电介质层27、第二栅极电介质层28和模层29。模层29可包括顺序堆叠的下模层29A、中间模层29M和上模层29C。
模层29可以形成为在单元区域CEL和焊盘区域EXT中的下导电层25上，并且在一些实施方式中，覆盖单元区域CEL和焊盘区域EXT中的下导电层25。模层29可包括例如氧化物、氮化物、半导体或其组合。模层29可以包括相对于下导电层25具有蚀刻选择性的材料。中间模层29M可以包括相对于下导电层25、下模层29A和上模层29C具有蚀刻选择性的材料。例如，下模层29A可以包括硅氧化物，中间模层29M可以包括硅氮化物，上模层29C可以包括硅氧化物。中间模层29M可以比下模层29A或上模层29C厚。
第一栅极电介质层27可以形成在第一阱23上，第二栅极电介质层28可以形成在第二阱24上。第二栅极电介质层28可以比第一栅极电介质层27厚。在一些实施方式中，第一栅极电介质层27可以包括与具有与下模层29A或上模层29C(其可以与第一栅极电介质层27同时形成)基本相同的厚度的材料层相同的材料层。第二栅极电介质层28可包括例如硅氧化物、硅氮化物、硅氧氮化物、高K电介质材料或其组合。
参考图1和图25，可以图案化模层29，从而可以形成多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47。多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47可包括多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A、多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A、第三单元掩埋沟槽33、第一延伸掩埋沟槽41、第二延伸掩埋沟槽42、第三延伸掩埋沟槽43、第四延伸掩埋沟槽44、第五延伸掩埋沟槽45、第六延伸掩埋沟槽46和第七延伸掩埋沟槽47。
参考图26，多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47中的每一个可以完全穿过模层29。下导电层25的上表面可以在多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47的底部暴露。图26示出了第一单元掩埋沟槽31之一的示例。例如，多个第一单元掩埋沟槽31中的每个可以穿过上模层29C、中间模层29M和下模层29A，并且下导电层25的上表面可以在多个第一单元掩埋沟槽31的底部暴露。
参考图27，多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47中的每个可以部分地穿过模层29。在一些实施方式中，下模层29A的上表面可以在多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47的底部暴露。图27示出了第一单元掩埋沟槽31之一的示例。例如，多个第一单元掩埋沟槽31中的每个可以穿过上模层29C和中间模层29M，并且下模层29A的上表面可以在多个第一单元掩埋沟槽31的底部暴露。
参考图1和图28，可以在单元区域CEL和焊盘区域EXT中形成支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B，并且可以在外围区域PERI中形成外围栅电极层51。
支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B可以包括相对于模层29具有蚀刻选择性的材料。例如，支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B可以包括多晶硅。外围栅电极层51可以包括与支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B(其可以与外围栅电极层51同时形成)的材料相同的材料。外围栅电极层51可以形成在第一栅极电介质层27和第二栅极电介质层28上。
支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B可包括支撑板50、支撑图案31P、31AP、32P和32AP、以及支撑条33B、41B、42B、43B、44B、45B、46B和47B。支撑板50可以在单元区域CEL和焊盘区域EXT中的模层29上，并且在一些实施方式中，覆盖单元区域CEL和焊盘区域EXT中的模层29。支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以与支撑板50的侧表面连续(例如，成一体)。支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以形成在所述多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47中。支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以与多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47的底部和侧壁直接接触。在一些实施方式中，支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以与下导电层25的上表面直接接触。在一些实施方式中，支撑图案31P、31AP、32P和32AP以及支撑条33B、41B、42B、43B、44B、45B、46B和47B可以与下模层29A的上表面直接接触。
支撑图案31P、31AP、32P和32AP可以包括形成在多个第一单元掩埋沟槽31中的多个第一单元支撑图案31P、形成在第一捆扎掩埋沟槽31A中的第一捆扎支撑图案31AP、形成在多个第二单元掩埋沟槽32中的多个第二单元支撑图案32P、以及形成在第二捆扎掩埋沟槽32A中的第二捆扎支撑图案32AP。支撑条33B、41B、42B、43B、44B、45B、46B和47B可包括形成在第三单元掩埋沟槽33中的第三单元支撑条33B、形成在第一延伸掩埋沟槽41中的第一延伸支撑条41B、形成在第二延伸掩埋沟槽42中的第二延伸支撑条42B、形成在第三延伸掩埋沟槽43中的第三延伸支撑条43B、形成在第四延伸掩埋沟槽44中的第四延伸支撑条44B、形成在第五延伸掩埋沟槽45中的第五延伸支撑条45B、形成在第六延伸掩埋沟槽46中的第六延伸支撑条46B、形成在第七延伸掩埋沟槽47中的第七延伸支撑条47B。
参考图1和图29，可以在外围区域PERI中形成器件隔离层53，并且可以在支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B上形成间隙填充层54，其可以填充多个掩埋沟槽31、31A、32、32A、33、41、42、43、44、45、46和47。器件隔离层53和间隙填充层54中的每个可以包括绝缘材料，诸如例如硅氧化物、硅氮化物、硅氮氧化物或其组合。间隙填充层54和支撑板50的上表面可以在基本相同的表面暴露。
参考图1和图30，可以在支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B以及间隙填充层54上形成其中多个绝缘层61和多个牺牲层62交替堆叠的初级堆叠结构60T。多个牺牲层62可以包括相对于多个绝缘层61具有蚀刻选择性的材料。例如，多个绝缘层61可以包括诸如硅氧化物的氧化物，多个牺牲层62可以包括诸如硅氮化物的氮化物。初级堆叠结构60T中的最下层可以是多个绝缘层61中的最下层，初级堆叠结构60T中的最上层可以是多个绝缘层61中的最上层。初级堆叠结构60T可以延伸到外围区域PERI中。
参考图1和图31，可以使用图案化工艺使焊盘区域EXT中的初级堆叠结构60T部分地凹陷。虽然焊盘区域EXT中的初级堆叠结构60T是部分凹陷的，但是可以完全去除外围区域PERI中的初级堆叠结构60T。第一源极/漏极区71、第二源极/漏极区72、第一下栅电极73、第二下栅电极74、第一上栅电极75、第二上栅电极76、第一覆盖图案77、第二覆盖图案78、第一栅极间隔物79、第二栅极间隔物80和蚀刻停止层83可以在外围区域PERI中形成。第一栅极电介质层27可以保留在第一阱23和第一下栅电极73之间。第二栅极电介质层28可以保留在第二阱24和第二下栅电极74之间。
可以在蚀刻停止层83和初级堆叠结构60T上形成第一层间绝缘层85。第一层间绝缘层85可以包括氧化物，例如硅氧化物。形成第一层间绝缘层85的工艺可以包括薄膜形成工艺和平坦化工艺。第一层间绝缘层85的上表面和初级堆叠结构60T的上表面可以在基本相同的表面处暴露。第一层间绝缘层85可以在焊盘区域EXT中的初级堆叠结构60T上，并且在一些实施方式中，覆盖焊盘区域EXT中的初级堆叠结构60T。
多个单元沟道结构69C可以形成在单元区域CEL中，并且多个虚设沟道结构69D可以形成在焊盘区域EXT中。多个单元沟道结构69C中的一些可以完全穿过初级堆叠结构60T、支撑板50和模层29，并且可以形成在下导电层25内。多个单元沟道结构69C中的其他单元沟道结构可以完全穿过初级堆叠结构60T和第三单元支撑条33B，并且可以形成在下导电层25内。多个虚设沟道结构69D中的一些可以完全穿过第一层间绝缘层85、初级堆叠结构60T、支撑板50和模层29，并且可以形成在下导电层25内。多个虚设沟道结构69D中的其他虚设沟道结构可以完全穿过第一层间绝缘层85、初级堆叠结构60T和第三延伸支撑条43B，并且可以形成在下导电层25内。
多个单元沟道结构69C和多个虚设沟道结构69D中的每个可包括信息存储图案64、沟道图案65、芯图案66和第一焊盘67。沟道图案65可以在芯图案66的侧表面和底部上(例如，围绕芯图案66的侧表面和底部)。第一焊盘67可以形成在沟道图案65上方。芯图案66可以包括绝缘材料，诸如例如硅氧化物、硅氮化物、硅氮氧化物或其组合。沟道图案65可以包括半导体层，诸如例如多晶硅。例如，沟道图案65可以包括P型多晶硅层。第一焊盘67可以与沟道图案65直接接触。第一焊盘67可以包括半导体层，诸如例如多晶硅。例如，第一焊盘67可以包括N型多晶硅层。在一些实施方式中，第一焊盘67可以用作漏极区。在一些实施方式中，第一焊盘67可以包括导电材料，诸如例如金属硅化物、金属、金属氮化物、金属氧化物或其组合。
信息存储图案64可以在沟道图案65的外侧上(例如，围绕沟道图案65的外侧)。在一些实施方式中，如图5所示，信息存储图案64可以包括隧道绝缘层64T、电荷存储层64E和第一阻挡层64B。隧道绝缘层64T可以与沟道图案65直接接触。电荷存储层64E可以插置在隧道绝缘层64T和第一阻挡层64B之间。第一阻挡层64B可以设置在初级堆叠结构60T和电荷存储层64E之间。在一些实施方式中，隧道绝缘层64T可以包括例如硅氧化物，电荷存储层64E可以包括例如硅氮化物，第一阻挡层64B可以包括例如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料或其组合。
第一阱23、第一栅极电介质层27、第一源极/漏极区71、第一下栅电极73、第一上栅电极75、第一覆盖图案77和第一栅极间隔物79可以构成第一晶体管81。第一晶体管81可以是低压晶体管。第二阱24、第二栅极电介质层28、第二源极/漏极区72、第二下栅电极74、第二上栅电极76、第二覆盖图案78和第二栅极间隔物80可以构成第二晶体管82。第二晶体管82可以是高压晶体管。
参考图1和图32，可以在初级堆叠结构60T和第一层间绝缘层85上形成第二层间绝缘层87。第二层间绝缘层87可以在多个单元沟道结构69C和多个虚设沟道结构69D上(例如，覆盖多个单元沟道结构69C和多个虚设沟道结构69D)。第二层间绝缘层87可以包括氧化物，诸如例如硅氧化物。第二层间绝缘层87、第一层间绝缘层85、初级堆叠结构60T和支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B可以被图案化以使得可以形成多个隔离沟槽88、89和90。多个隔离沟槽88、89和90可以包括第一隔离沟槽88、第二隔离沟槽89和第三隔离沟槽90。
第二隔离沟槽89可以平行于第一隔离沟槽88。第一隔离沟槽88和第二隔离沟槽89中的每个可以交叉单元区域CEL和焊盘区域EXT。第一隔离沟槽88可以与多个第一单元掩埋沟槽31、第一捆扎掩埋沟槽31A和第一延伸掩埋沟槽41交叠。第二隔离沟槽89可以与多个第二单元掩埋沟槽32、第二捆扎掩埋沟槽32A和第二延伸掩埋沟槽42交叠。第三隔离沟槽90可以形成在第一隔离沟槽88和第二隔离沟槽89之间。第三隔离沟槽90可以设置在焊盘区域EXT中。第三隔离沟槽90可以在焊盘区域EXT的边缘处朝向单元区域CEL设置。第三隔离沟槽90可以与第三延伸掩埋沟槽43部分地交叠。
参考图1和图33，可以在多个隔离沟槽88、89和90的侧壁处形成侧壁间隔物91。形成侧壁间隔物91的工艺可包括薄膜形成工艺和各向异性蚀刻工艺。侧壁间隔物91可以包括相对于模层29具有蚀刻选择性的材料。例如，侧壁间隔物91可以包括多晶硅。多个隔离沟槽88、89和90可以穿过第二层间绝缘层87、第一层间绝缘层85、初级堆叠结构60T、支撑物50、31P、31AP、32P、32AP、33B、41B、42B、43B、44B、45B、46B和47B。
在单元区域CEL中，第一隔离沟槽88和第二隔离沟槽89可以穿过支撑板50，使得模层29可以暴露。在单元区域CEL中，第一隔离沟槽88和第二隔离沟槽89可以穿过多个第一单元支撑图案31P、第一捆扎支撑图案31AP、多个第二单元支撑图案32P和第二捆扎支撑图案32AP，使得下导电层25可以暴露。在焊盘区域EXT中，第一隔离沟槽88、第二隔离沟槽89和第三隔离沟槽90可穿过第一延伸支撑条41B、第二延伸支撑条42B和第三延伸支撑条43B，使得下导电层25可以暴露。
参考图1和图34，在单元区域CEL中，可以通过去除中间模层29M形成初级空腔29MC。模层29可以保留在焊盘区域EXT中。
参考图1和图35，在单元区域CEL中，可以通过去除模层29形成空腔29G。模层29可以保留在焊盘区域EXT中。
参考图36，支撑图案31P、31AP、32P和32AP的下表面以及支撑条33B、41B、42B、43B、44B、45B、46B和47B的下表面可以与下导电层25直接接触。例如，多个第二单元支撑图案32P的下表面可以与下导电层25直接接触。在单元区域CEL中，当去除模层29以形成空腔29G时，可以部分地去除信息存储图案64，使得沟道图案65的侧表面可以暴露。可以部分地去除信息存储图案64，从而可以在支撑板50与沟道图案65之间形成第一底切区域UC1。第一底切区域UC1可以与空腔29G连通(例如，连接到空腔29G)。
参考图37，在焊盘区域EXT中，第一延伸支撑条41B、第二延伸支撑条42B和第三延伸支撑条43B可以保留在模层29与多个隔离沟槽88、89和90之间。当空腔29G形成在单元区域CEL中时，第一延伸支撑条41B、第二延伸支撑条42B和第三延伸支撑条43B可以防止焊盘区域EXT中的模层29被去除。模层29可以保留在焊盘区域EXT中。
参考图38，下模层29A的部分可以保留在支撑图案31P、31AP、32P和32AP与下导电层25之间以及在支撑条33B、41B、42B、43B、44B、45B、46B和47B与下导电层25之间。例如，下模层29A的部分可以保留在多个第二单元支撑图案32P和下导电层25之间。在单元区域CEL中，当去除模层29以形成空腔29G时，可以在支撑图案31P、31AP、32P和32AP与下导电层25之间形成第二底切区域UC2和第三底切区域UC3。例如，第二底切区域UC2和第三底切区域UC3可以形成在多个第二单元支撑图案32P和下导电层25之间。第二底切区域UC2可以与空腔29G连通(例如，连接到空腔29G)。第三底切区域UC3可以与第二隔离沟槽89连通(例如，连接到第二隔离沟槽89)。
参考图39，下模层29A可以保留在支撑条33B、41B、42B、43B、44B、45B、46B和47B与下导电层25之间。在焊盘区域EXT中，第四底切区域UC4可以形成在第一延伸支撑条41B和下导电层25之间、在第二延伸支撑条42B和下导电层25之间以及在第三延伸支撑条43B和下导电层25之间。例如，第四底切区域UC4可以与第二隔离沟槽89连通(例如，连接到第二隔离沟槽89)。
参考图40，在一些实施方式中，侧壁间隔物91可以与下导电层25直接接触。下模层29A的部分可以保留在支撑图案31P、31AP、32P和32AP与下导电层25之间以及在支撑条33B、41B、42B、43B、44B、45B、46B和47B与下导电层25之间。例如，下模层29A的部分可以保留在多个第二单元支撑图案32P和下导电层25之间。在单元区域CEL中，当去除模层29以形成空腔29G时，第二底切区域UC2可以形成在支撑图案31P、31AP、32P和32AP与下导电层25之间。例如，第二底切区域UC2可以形成在多个第二单元支撑图案32P和下导电层25之间。第二底切区域UC2可以与空腔29G连通(例如，连接到空腔29G)。例如，与图38相比，可以不形成第三底切区域UC3。
参考图41，下模层29A可以保留在支撑条33B、41B、42B、43B、44B、45B、46B和47B与下导电层25之间。例如，在焊盘区域EXT中，下模层29A可以保留在第二延伸支撑条42B和下导电层25之间。例如，与图39相比，可以不形成第四底切区域UC4。
参考图1和图42，可以在空腔29G中形成置换导电线93。置换导电线93可以与沟道图案65的侧表面直接接触。置换导电线93可以包括导电材料，诸如例如，N型多晶硅或P型多晶硅。在一些实施方式中，置换导电线93可包括例如金属、金属硅化物、金属氮化物、金属氧化物或其组合。置换导电线93可以形成在与模层29基本相同的水平处。在一些实施方式中，置换导电线93可以被提供为公共源极线(CSL)。置换导电线93可以在第二层间绝缘层87上(例如，覆盖第二层间绝缘层87)并且在多个隔离沟槽88、89和90的内部。
参考图1和图43，可以部分地去除置换导电线93并且可以去除侧壁间隔物91，使得多个隔离沟槽88、89和90可以暴露。可以通过去除多个牺牲层62来形成与多个隔离沟槽88、89和90连通(例如，连接到多个隔离沟槽88、89和90)的多个间隙区域62G。
参考图1和图44，可以在多个间隙区域62G中形成多个导电层95。交替且重复地堆叠的多个绝缘层61和多个导电层95可以构成堆叠结构60。多个导电层95可以包括例如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合。形成多个导电层95的工艺可以包括薄膜形成工艺和各向异性蚀刻工艺。下导电层25可以在多个隔离沟槽88、89和90的底部暴露。
在一些实施方式中，如图4所示，信息存储图案64可以包括隧道绝缘层64T、电荷存储层64E、第一阻挡层64B和第二阻挡层64B2。第二阻挡层64B2可以插置在多个导电层95和第一阻挡层64B之间。第二阻挡层64B2可以在多个导电层95中的每个的上表面和下表面上延伸。第二阻挡层64B2可以包括例如硅氧化物、硅氮化物、硅氮氧化物、高K电介质材料或其组合。
参考图1和图45，可以在多个隔离沟槽88、89和90的底部暴露的下导电层25中形成杂质区97。可以在多个隔离沟槽88、89和90的侧壁处形成绝缘间隔物103。可以在多个隔离沟槽88、89和90中形成沟槽掩埋层105。在一些实施方式中，杂质区97可以包括N型杂质。绝缘间隔物103可以包括例如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料，高K电介质材料或其组合。沟槽掩埋层105可以包括例如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合。在一些实施方式中，沟槽掩埋层105可以包括例如绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料、高K电介质材料或其组合。
参考图1和图46，可以在第二层间绝缘层87上形成第三层间绝缘层106。可以形成穿过第三层间绝缘层106和第二层间绝缘层87并且部分地穿过堆叠结构60的选择线分隔图案107。在一些实施方式中，选择线分隔图案107可以穿过多个导电层95中的最上层和在最上层下面的层。选择线分隔图案107可以设置在第三单元掩埋沟槽33和第三延伸掩模沟槽43上方。可以形成穿过第三层间绝缘层106和第二层间绝缘层87以连接到多个单元沟道结构69C的多个子位插塞113。可以在第三层间绝缘层106上形成第四层间绝缘层108。可以在第四层间绝缘层108中形成连接到多个子位插塞113的多个子位线115。
再次参考图1和图2，可以在多个子位线115上形成第五层间绝缘层121。可以在第五层间绝缘层121中形成连接到多个子位线115的多个位插塞123。可以在第五层间绝缘层121上形成连接到多个位插塞123的位线125。第三层间绝缘层106、选择线分隔图案107、第四层间绝缘层108和第五层间绝缘层121可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料或其组合。多个子位插塞113、多个子位线115、多个位插塞123和位线125可以包括例如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合。
根据本发明构思的示例实施方式，提供了一种包括支撑物、置换导电线和堆叠结构的3D半导体器件。支撑物可以包括支撑板、支撑图案和/或支撑条。在执行形成置换导电线的工艺时，支撑物可以减少和/或防止对堆叠结构的损坏。可以利用简化工艺实现具有稳定结构的3D半导体器件。
将理解，尽管在这里使用术语“第一”、“第二”等来描述本发明构思的示例实施方式中的构件、区域、层、部分、区段、组件和/或元件，但是构件、区域、层、部分、区段、组件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区域、部分、区段、组件或元件与另一个构件、区域、部分、区段、组件或元件区分开。因此，在不脱离本发明构思的范围的情况下，下面描述的第一构件、区域、部分、区段、组件或元件也可以被称为第二构件、区域、部分、区段、组件或元件。例如、第一元件也可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件，而不脱离本发明构思的范围。
在这里，为了描述的方便，可以使用空间关系术语，诸如“在……下方”、“在……下面”、“下”、“在……上方”、“上”等，来描述一个元件或特征与另外的元件(们)或特征(们)如图中所示的关系。将理解，除了图中所示的取向之外，空间关系术语旨在还涵盖在使用或操作中装置的其它不同取向。例如，如果图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“下面”的元件将被取向为“在”其他元件或特征“之上”。因此，示例性术语“在……下方”可以涵盖之上和之下两种取向。装置可以以其他方式取向(旋转90度或在其他取向)，并且相应地解释在这里使用的空间关系描述符。
这里使用的术语仅用于描述特定实施方式的目的，不旨在限制示例实施方式。如这里所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，如果在这里使用术语“包含”、“包含……的”、“包括”和/或“包括……的”，表明所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或更多个其他特征、整数、步骤、操作、元件、组件和/或组的存在或添加。
除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还将理解，诸如在常用词典中定义的那些术语应该被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且将不被理解为理想化或过度形式化的解释，除非在此明确定义。
当可以不同地实现某个示例实施方式时，可以与所描述的顺序不同地执行特定工艺顺序。例如，两个连续描述的工艺可以被基本上同时执行或者以与所描述的顺序相反的顺序执行。
在附图中，可以预期作为例如制造技术和/或公差的结果的所示形状的变化。因此，本发明构思的示例实施方式不应被解释为限于这里示出的区域的特定形状，而是可以被解释为包括例如由制造工艺导致的形状的偏差。例如，被示出为矩形形状的蚀刻区域可以是圆化的或特定的弯曲形状。因此，附图中示出的区域本质上是示意性的，附图中示出的区域的形状旨在示出装置的区域的特定形状，而不旨在限制本发明构思的范围。如这里所使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。诸如“至少一个”的表述一列元素之前时，修饰整列元素而不修饰该列中的个别元素。
将理解，当一个元件被称为“连接”或“联接”到另一个元件时，它可以直接连接或联接到另一个元件，或者可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接联接”到另一个元件时，不存在居间元件。用于描述元件或层之间的关系的其他词语应以类似的方式解释(例如，“在......之间”与“直接在......之间”，“相邻”与“直接相邻”，“在......上”与“直接在......上”)。
相同的数字始终表示相同的元件。因此，即使在相应的附图中既没有提及也没有描述，也可以参考其他附图描述相同或相似的数字。而且，可以参考其他附图来描述没有用附图标记表示的元件。
尽管已经参考附图描述了本发明构思的实施方式，但是本领域技术人员应该理解，在不脱离本发明构思的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述实施方式应仅被认为是描述性的，而不是为了限制的目的。
本申请要求享有2018年5月21日在韩国知识产权局提交的第10-2018-0057636号韩国专利申请的优先权和权益，其整个公开通过引用被合并于此。

Claims (25)

1.一种半导体器件，包括：
在衬底上的下导电层；
在所述下导电层上的导电线；
在所述导电线中的掩埋沟槽；
在所述导电线上并在所述掩埋沟槽中延伸的支撑物；
堆叠结构，包括交替堆叠在所述支撑物上的多个绝缘层和多个导电层；
沟道结构，穿过所述堆叠结构、所述支撑物和所述导电线；和
隔离沟槽，穿过所述堆叠结构、所述支撑物和所述导电线。
2.根据权利要求1所述的半导体器件，其中所述支撑物包括：
在所述导电线上的支撑板；和
在所述掩埋沟槽中且与所述支撑板连接的支撑图案。
3.根据权利要求2所述的半导体器件，其中所述隔离沟槽穿过所述支撑图案。
4.根据权利要求2所述的半导体器件，其中所述支撑图案包括与所述支撑板相同的材料。
5.根据权利要求2所述的半导体器件，其中所述支撑图案和所述支撑板包括多晶硅。
6.根据权利要求2所述的半导体器件，其中所述支撑图案的下端与所述下导电层直接接触。
7.根据权利要求2所述的半导体器件，其中所述导电线与所述下导电层和所述支撑板直接接触。
8.根据权利要求2所述的半导体器件，还包括在所述支撑图案和所述下导电层之间的下模层。
9.根据权利要求1所述的半导体器件，其中所述沟道结构包括：
芯图案；
在所述芯图案外侧上的沟道图案；和
在所述沟道图案的外侧上的信息存储图案，
其中所述导电线穿过所述信息存储图案以与所述沟道图案的侧表面直接接触。
10.一种半导体器件，包括：
衬底，包括单元区域和焊盘区域；
下导电层，在所述衬底上；
模层，在所述焊盘区域中在所述下导电层上；
导电线，在所述单元区域中在所述下导电层上并且在与所述模层基本相同的水平处；
多个掩埋沟槽，在所述导电线和所述模层中；
支撑物，在所述导电线和所述模层上并且在所述多个掩埋沟槽中延伸；
堆叠结构，包括在所述支撑物上交替堆叠的多个绝缘层和多个导电层；
单元沟道结构，其穿过所述堆叠结构、所述支撑物和所述导电线；
虚设沟道结构，其穿过所述堆叠结构、所述支撑物和所述模层；和
多个隔离沟槽，其穿过所述堆叠结构、所述支撑物和所述导电线。
11.根据权利要求10所述的半导体器件，其中所述支撑物包括：
支撑板；
支撑图案，在所述单元区域中的所述多个掩埋沟槽中并与所述支撑板连接；和
支撑条，在所述焊盘区域中的所述多个掩埋沟槽中并与所述支撑板连接。
12.根据权利要求11所述的半导体器件，其中所述多个隔离沟槽中的至少一个穿过所述支撑图案和所述支撑条。
13.一种半导体器件，包括：
衬底，包括单元区域和与所述单元区域相邻的焊盘区域；
下导电层，在所述衬底上；
模层，在所述焊盘区域中在所述下导电层上；
导电线，在所述单元区域中在所述下导电层上并且在与所述模层基本相同的水平处；
第一延伸掩埋沟槽，在所述模层中；
第二延伸掩埋沟槽，与所述第一延伸掩埋沟槽间隔开并在所述模层中；
支撑物，在所述导电线和所述模层上并在所述第一延伸掩模沟槽和所述第二延伸掩模沟槽中延伸；
堆叠结构，包括在所述支撑物上交替堆叠的多个绝缘层和多个导电层；
多个单元沟道结构，其穿过所述堆叠结构、所述支撑物和所述导电线；
多个虚设沟道结构，其穿过在所述第一延伸掩埋沟槽和所述第二延伸掩埋沟槽之间的所述堆叠结构、所述支撑物和所述模层；和
多个隔离沟槽，其穿过所述堆叠结构、所述支撑物和所述导电线。
14.根据权利要求13所述的半导体器件，其中所述支撑物包括：
支撑板，在所述导电线和所述模层上；
第一延伸支撑条，在所述第一延伸掩埋沟槽中并与所述支撑板连接；和
第二延伸支撑条，在所述第二延伸掩埋沟槽中并与所述支撑板连接。
15.根据权利要求14所述的半导体器件，还包括：
第三延伸掩埋沟槽，在所述第一延伸掩埋沟槽和所述第二延伸掩埋沟槽之间的所述模层中；和
第三延伸支撑条，在所述第三延伸掩埋沟槽中并与所述支撑板连接。
16.根据权利要求15所述的半导体器件，还包括：
第四延伸掩埋沟槽，在所述第一延伸掩埋沟槽和所述第三延伸掩埋沟槽之间的所述模层中；
第四延伸支撑条，在所述第四延伸掩埋沟槽中并与所述支撑板连接；
第五延伸掩埋沟槽，在所述第二延伸掩埋沟槽和所述第三延伸掩埋沟槽之间的所述模层中；和
第五延伸支撑条，在所述第五延伸掩埋沟槽中并与所述支撑板连接，
其中，所述第四延伸掩埋沟槽和所述第五延伸掩埋沟槽与所述单元区域和所述焊盘区域之间的边界相邻。
17.根据权利要求16所述的半导体器件，其中：
所述第四延伸掩埋沟槽连接到所述第一延伸掩埋沟槽和所述第三延伸掩埋沟槽；以及
所述第五延伸掩埋沟槽连接到所述第二延伸掩埋沟槽和所述第三延伸掩埋沟槽。
18.根据权利要求16所述的半导体器件，还包括：
第六延伸掩埋沟槽，在所述第一延伸掩埋沟槽和所述第三延伸掩埋沟槽之间的所述模层中；
第六延伸支撑条，在所述第六延伸掩埋沟槽中并与所述支撑板连接；
第七延伸掩埋沟槽，在所述第二延伸掩埋沟槽和所述第三延伸掩埋沟槽之间的所述模层中；和
第七延伸支撑条，在所述第七延伸掩埋沟槽中并与所述支撑板连接，
其中所述第六延伸掩埋沟槽与所述第四延伸掩埋沟槽相对，并且所述第七延伸掩埋沟槽与所述第五延伸掩埋沟槽相对。
19.根据权利要求18所述的半导体器件，其中：
所述第六延伸掩埋沟槽连接到所述第一延伸掩埋沟槽和所述第三延伸掩埋沟槽；以及
所述第七延伸掩埋沟槽连接到所述第二延伸掩埋沟槽和所述第三延伸掩埋沟槽。
20.根据权利要求15所述的半导体器件，还包括：
多个第一单元掩埋沟槽，在所述导电线中并在所述第一延伸掩埋沟槽的延长线上对齐；
多个第一单元支撑图案，在所述多个第一单元掩埋沟槽中并与所述支撑板连接；
多个第二单元掩埋沟槽，在所述导电线中并在所述第二延伸掩埋沟槽的延长线上对齐；和
多个第二单元支撑图案，在所述多个第二单元掩埋沟槽中并与所述支撑板连接。
21.一种半导体器件，包括：
在衬底上的下导电层；
在所述下导电层上的导电线；
在所述导电线中的掩埋沟槽；
在所述导电线上并在所述掩埋沟槽中延伸的支撑物；
堆叠结构，包括在所述支撑物上交替堆叠的多个绝缘层和多个导电层；
沟道结构，穿过所述堆叠结构、所述支撑物和所述导电线；和
隔离沟槽，穿过所述堆叠结构、所述支撑物和所述导电线，
其中所述掩埋沟槽与所述隔离沟槽间隔开。
22.根据权利要求21所述的半导体器件，其中所述支撑物包括：
在所述导电线上的支撑板；和
在所述掩埋沟槽中并与所述支撑板连接的支撑条。
23.根据权利要求22所述的半导体器件，其中所述隔离沟槽与所述支撑条间隔开。
24.一种形成半导体器件的方法，包括：
在衬底上形成下导电层；
在所述下导电层上形成模层；
在所述模层中形成沟槽；
形成在所述模层上并在所述沟槽中延伸的支撑物；
在所述支撑物上形成包括交替堆叠的多个绝缘层和多个牺牲层的初级堆叠结构；
形成穿过所述初级堆叠结构、所述支撑物和所述模层的沟道结构；
形成穿过所述初级堆叠结构、所述支撑物和所述模层的隔离沟槽；
去除所述模层以形成空腔；
在所述空腔中形成导电线；
去除所述多个牺牲层以形成多个间隙区域；和
在所述多个间隙区域中形成多个导电层，
其中在所述支撑物上交替堆叠的所述多个绝缘层和所述多个导电层构成堆叠结构。
25.根据权利要求24所述的形成半导体器件的方法，其中所述支撑物包括：
在所述导电线上的支撑板；和
在所述沟槽中并配置为与所述支撑板连接的支撑图案。
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