CN107017261A - 半导体器件 - Google Patents

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Abstract

半导体器件被提供。半导体器件包括多个栅极电极。半导体器件包括相邻于多个栅极电极的沟道结构。半导体器件包括在沟道结构和多个栅极电极之间的多个电荷存储段。还提供形成半导体器件的方法。

Description

半导体器件
技术领域
本公开涉及半导体器件。
背景技术
半导体器件的更高的集成度可以用于响应消费者对于优良性能和便宜价格的需求。在半导体器件的情况下，由于它们的集成度可以是决定产品价格的因素，所以提高的集成度会是有利的。在通常的二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元占据的面积决定，所以集成度主要受精细图案形成技术的水平影响。然而，通常用于提高图案精细度的极其昂贵的工艺设备会对二维或平面半导体器件的提高的集成度设置实际的限制。
为了克服这样的限制，已经提出了包括三维布置的存储单元的三维(3D)半导体器件。然而，在实现3D半导体存储器件的低成本、批量生产上(特别是在保持或超越它们的2D对应物的操作可靠性的3D器件的批量制造上)存在相当大的制造障碍。
发明内容
本发明构思的某些实施方式提供一种具有改善的可靠性的半导体存储器件。
本发明构思的某些实施方式提供一种制造高度可靠的半导体存储器件的减小风险的方法。
根据本发明构思的某些实施方式的半导体器件可以包括基板。半导体器件可以包括在基板上的栅极结构。栅极结构可以包括堆叠在基板上且在垂直方向上彼此间隔开的多个栅极线。半导体器件可以包括在基板和栅极结构之间的下绝缘图案。半导体器件可以包括沟道结构，其延伸穿过栅极结构且进入下绝缘图案中。半导体器件可以包括在沟道结构和该多个栅极线之间的多个电荷存储图案。半导体器件可以包括在沟道结构和下绝缘图案之间的下电荷存储图案。电荷存储图案可以通过相邻的栅极线之间的第一凹陷区域彼此间隔开。而且，下电荷存储图案可以通过下绝缘图案和栅极结构之间的第二凹陷区域而与该多个电荷存储图案中的最近的一个间隔开。
根据某些实施方式的半导体器件可以包括基板。半导体器件可以包括在基板上的栅极结构。栅极结构可以包括堆叠在基板上且在垂直方向上彼此间隔开的多个栅极线。半导体器件可以包括在栅极结构上的上绝缘图案。半导体器件可以包括在上绝缘图案和栅极结构中且联接到基板的沟道结构。半导体器件可以包括在沟道结构和该多个栅极线之间的多个电荷存储图案。半导体器件可以包括在沟道结构和上绝缘图案之间的上电荷存储图案。该多个电荷存储图案可以通过相邻的栅极线之间的第一凹陷区域彼此间隔开。而且，上电荷存储图案可以通过上绝缘图案与栅极结构之间的第二凹陷区域而与栅极结构间隔开。
根据某些实施方式的半导体器件可以包括基板。半导体器件可以包括下绝缘图案。半导体器件可以包括栅极结构，该栅极结构包括多个栅极线。半导体器件可以包括上绝缘图案。下绝缘图案、栅极结构和上绝缘图案可以顺序地堆叠在基板上。半导体器件可以包括填充下绝缘图案、栅极线和上绝缘图案之间的间隔的绝缘层。半导体器件可以包括在上绝缘图案、栅极结构和下绝缘图案中的沟道结构。半导体器件可以包括在沟道结构和下绝缘图案之间的下电荷存储图案。半导体器件可以包括在沟道结构和该多个栅极线之间的多个电荷存储图案。半导体器件可以包括在沟道结构和上绝缘图案之间的上电荷存储图案。
根据某些实施方式的制造半导体器件的方法可以包括在基板上形成下栅极层。该方法可以包括在下栅极层上交替且重复地堆叠第一绝缘层和栅极层。每个栅极层的第一厚度可以比下栅极层的第二厚度薄。该方法可以包括形成穿过第一绝缘层、栅极层和下栅极层的沟道孔以暴露基板的表面的一部分。该方法可以包括在沟道孔中形成电荷存储层和沟道结构。该方法可以包括用栅极线置换栅极层。该方法可以包括用下绝缘图案置换下栅极层。而且，该方法可以包括选择性地图案化电荷存储层以在沟道结构和栅极线之间形成电荷存储图案以及在沟道结构和下绝缘图案之间形成下电荷存储图案。
根据某些实施方式的半导体器件可以包括多个栅极电极的叠层(stack)。半导体器件可以包括邻近多个栅极电极的相应侧壁的沟道结构。半导体器件可以包括在沟道结构和多个栅极电极的相应侧壁之间的多个不连续的电荷存储段(charge storage segment)。半导体器件可以包括交叠所述叠层的位线。半导体器件可以包括在位线和叠层之间的绝缘材料。半导体器件可以包括在沟道结构和绝缘材料的侧壁之间的电荷存储材料。电荷存储材料和绝缘材料可以处于半导体器件的没有任何栅极电极的水平面处。
附图说明
示例性实施方式将从以下结合附图的简要描述而被更清楚地理解。附图表示如这里描述的非限定性的示例性实施方式。
图1是示意性地示出根据本发明构思的某些实施方式的三维半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的某些实施方式的三维半导体存储器件的单元区域的平面图。
图3是示出根据本发明构思的某些实施方式的三维半导体存储器件的一部分(例如，图2的单元阵列区域)的平面图。
图4是沿着图3的线I-I'剖取的截面图。
图5A是图4的部分/区域“M”的放大截面图，图5B是图4的部分/区域“N”的放大截面图。
图6、8、11、13、15、18、20、23和25是示出根据本发明构思的某些实施方式的制造三维半导体存储器件的方法的平面图。
图7、12、14、16A、19和24A是分别沿着图6、11、13、15、18和23的线I-I'剖取的截面图。
图9和10是沿着图8的线I-I'剖取的截面图。
图17是沿着图15的线I-I'剖取的截面图。
图21A和22A是沿着图20的线I-I'剖取的截面图。
图26A和27A是沿着图25的线I-I'剖取的截面图。
图16B、21B、22B、24B、26B和27B是分别示出图16A、21A、22A、24A、26A和27A的区域“M”的放大截面图。
图22C是图22A的部分/区域“L”的放大截面图。
图26C是示出图2的接触区域的截面图。
具体实施方式
图1是示意性地示出根据本发明构思的某些实施方式的三维半导体存储器件的单元阵列的电路图。
参照图1，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。
公共源极线CSL可以是设置在基板上的导电图案或形成在基板中的杂质区域。在某些实施方式中，公共源极线CSL可以是提供在基板上并与基板垂直地间隔开的导电图案(例如金属线)。位线BL可以是提供在基板上并与基板垂直地间隔开的导电图案(例如金属线)。在某些实施方式中，位线BL可以提供为交叉公共源极线CSL并可以与公共源极线CSL垂直地间隔开。位线BL可以被二维地布置，并且多个单元串CSTR可以并联连接到每个位线BL。单元串CSTR可以共同地连接到公共源极线CSL。例如，多个单元串CSTR可以设置在位线BL和公共源极线CSL之间。多个公共源极线CSL可以二维地提供在基板上。在某些实施方式中，公共源极线CSL可以被施加有相同的电压。可选地，公共源极线CSL可以彼此分隔开，并可以因而被独立地控制。
每个单元串CSTR可以包括联接到公共源极线CSL的接地选择晶体管GST、联接到位线BL的串选择晶体管SST以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。此外，接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以共同地连接到接地选择晶体管GST的源极区域。此外，至少一个接地选择线GSL、多个字线WL0-WL3和多个串选择线SSL可以设置在公共源极线CSL和位线BL之间，并可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅极电极。此外，每个存储单元晶体管MCT可以包括数据存储元件。
图2是示出根据本发明构思的某些实施方式的三维半导体存储器件的单元区域的平面图。
参照图2，半导体基板100可以包括单元阵列区域CAR和提供在单元阵列区域CAR附近的接触区域CTR。多个叠层ST可以提供在半导体基板100上以在第一方向D1上彼此平行地延伸。多个沟道结构CS可以提供为穿过每个叠层ST。每个叠层ST可以包括栅极结构GS，栅极结构GS由垂直堆叠在半导体基板100上的多个栅极线155组成。这将在下面更详细地描述。
每个叠层ST可以被提供为具有在接触区域CTR上的阶梯结构，并且该阶梯结构可以将栅极线155电连接到周边电路。换言之，叠层ST的垂直高度可以在从接触区域CTR朝向单元阵列区域CAR的方向上增大。例如，叠层ST可以在接触区域CTR中具有倾斜的轮廓。
位线BL可以提供在叠层ST上以交叉叠层ST并在第二方向D2上延伸。每个位线BL可以电连接到多个沟道结构CS。
沟道结构CS可以被提供为穿过叠层ST，并可以电连接到半导体基板100。当在平面图中观看时，沟道结构CS可以设置为在第一方向D1上形成Z字形布置。
公共源极区域DP可以被提供。公共源极区域DP可以在第一方向D1上且彼此平行地延伸。叠层ST和公共源极区域DP可以交替且重复地布置在第二方向D2上。
阱拾取区域15可以提供在叠层ST周围。阱拾取区域15可以提供为相邻于栅极线155中的最下面的一个栅极线155的侧壁。阱拾取区域15可以设置为彼此间隔开。阱拾取区域15可以具有与半导体基板100的阱区域相同的导电类型。
图3是示出根据本发明构思的某些实施方式的三维半导体存储器件的一部分(例如图2的单元阵列区域CAR)的平面图。图4是沿着图3的线I-I'剖取的截面图。图5A是图4的部分/区域“M”的放大截面图，图5B是图4的部分/区域“N”的放大截面图。
参照图3、4、5A和5B，构成栅极结构GS的多个栅极线155可以堆叠在基板100上。栅极线155可以是字线WL。基板100可以是硅基板、锗基板或硅锗基板。基板100可以包括用杂质掺杂的公共源极区域DP。公共源极区域DP可以为在第一方向D1上延伸的线形结构，并可以布置在交叉第一方向D1的第二方向D2上。
在某些实施方式中，可以提供多个栅极结构GS，但是在下文，栅极结构GS之一将被描述为栅极结构GS的代表性示例。当在平面图中观看时，栅极结构GS可以是在第一方向D1上延伸的线形结构。沟槽TR可以形成在基板100上且在栅极结构GS的两侧。公共源极区域DP可以分别提供在沟槽TR中。每个沟槽TR可以被提供为在第二方向D2上具有第一宽度L1。
栅极结构GS的栅极线155可以堆叠/布置在第三方向D3上并可以彼此垂直地间隔开，该第三方向D3垂直于第一方向D1和第二方向D2两者。每个栅极线155可以具有第二厚度L2。这里，第二厚度L2可以小于第一宽度L1。底部栅极线155(G)可以进一步提供在每个栅极结构GS和基板100之间。
在某些实施方式中，底部栅极线155(G)可以用作参照图1描述的接地选择晶体管GST的栅极电极。每个栅极结构GS还可以包括顶部栅极线155(S)，其可以用作参照图1描述的串选择晶体管SST的栅极电极。位于底部栅极线155(G)和顶部栅极线155(S)之间的栅极线155可以用作参照图1描述的存储单元晶体管MCT的栅极电极。栅极线155可以由金属(例如钨)、金属氮化物和金属硅化物中的至少一种形成，或者包括金属(例如钨)、金属氮化物和金属硅化物中的至少一种。
下绝缘层105可以提供在基板100和底部栅极线155(G)之间，并且第一绝缘层110可以提供在底部栅极线155(G)和栅极结构GS之间。下绝缘层105可以由硅氮化物层和高k介电层(例如铝氧化物或铪氧化物)中的至少一种形成，或者包括硅氮化物层和高k介电层(例如铝氧化物或铪氧化物)中的至少一种。第一绝缘层110可以由硅氧化物形成或者包括硅氧化物。下绝缘层105可以比第一绝缘层110薄。
下绝缘图案183可以提供在第一绝缘层110(以及底部栅极线155(G))和栅极结构GS之间，上绝缘图案185可以提供在顶部栅极线155(S)上。当在平面图中观看时，下绝缘图案183和上绝缘图案185的每个可以为沿着栅极结构GS或在第一方向D1上延伸的线形结构。下绝缘图案183可以具有第三厚度L3，上绝缘图案185可以具有第四厚度L4。第三厚度L3和第四厚度L4可以彼此不同或彼此相等。下绝缘图案183和上绝缘图案185可以由硅氧化物形成或者包括硅氧化物。
第三厚度L3和第四厚度L4两者可以小于第一宽度L1。另一方面，如果第三厚度L3和第四厚度L4两者大于或等于第一宽度L1，则孔隙可能形成在下绝缘图案183和上绝缘图案185中。
第三厚度L3和第四厚度L4两者可以大于第二厚度L2。另一方面，如果第三厚度L3和第四厚度L4小于或等于第二厚度L2，则会形成栅极线155，而不是下绝缘图案183和上绝缘图案185。在此情况下，短路可能发生在下半导体图案LSP和位线插塞BPLG上，如将在下面描述的。
下半导体图案LSP可以提供在基板100上。在某些实施方式中，下半导体图案LSP可以是基板100的上部。下半导体图案LSP可以从基板100的顶表面向上延伸，并可以穿过下绝缘层105、底部栅极线155(G)和第一绝缘层110。每个下半导体图案LSP可以部分地插入到下绝缘图案183的底部中。换言之，下半导体图案LSP可以具有位于下绝缘图案183的底表面和顶表面之间的顶表面。
下半导体图案LSP可以由导电类型与基板100的导电类型相同的半导体材料形成，或者包括导电类型与基板100的导电类型相同的半导体材料。在某些实施方式中，下半导体图案LSP可以是利用基板100作为籽晶层生长的外延图案。在此情况下，下半导体图案LSP可以具有单晶结构或多晶结构。
多个沟道结构CS可以穿过上绝缘图案185、栅极结构GS和下绝缘图案183而电连接到基板100。当在平面图中观看时，沟道结构CS可以布置在第一方向D1上。在某些实施方式中，沟道结构CS可以设置为具有在第一方向D1上的Z字形布置。
每个沟道结构CS可以包括沟道柱135和在沟道柱135上的导电垫137。沟道柱135可以提供为覆盖栅极结构GS的内表面。沟道柱135可以为顶部敞开的管或通心粉的结构。沟道柱135可以具有与下半导体图案LSP的顶表面直接接触的底部。导电垫137可以具有与上绝缘图案185的顶表面基本上共平面的顶表面。
沟道柱135可以处于非掺杂状态或者可以被掺杂为具有与基板100相同的导电类型。例如，沟道柱135可以包括具有多晶结构或单晶结构的半导体材料(例如硅)。沟道柱135的内在/内部空间可以填充有绝缘间隙填充图案150。导电垫137可以由掺杂的半导体材料和导电材料中的至少一种形成，或者包括掺杂的半导体材料和导电材料中的至少一种。例如，导电垫137可以由硅层形成，该硅层被掺杂为具有与基板100相同的导电类型。
在下文，栅极结构GS的栅极线155之间的间隙区域将被称为第四凹陷区域RS4。栅极结构GS和下绝缘图案183之间以及栅极结构GS和上绝缘图案185之间的间隙区域也可以被称为第四凹陷区域RS4。第二绝缘层190可以提供为填充第四凹陷区域RS4。
电荷存储/储存图案CTP可以提供在沟道结构CS和栅极线155之间。下电荷存储图案CTPa可以提供在沟道结构CS和下绝缘图案183之间，上电荷存储图案CTPb可以提供在沟道结构CS和上绝缘图案185之间。上电荷存储图案CTPb可以插设在导电垫137的侧壁和上绝缘图案185的内侧壁之间，并且在某些实施方式中，它可以在第三方向D3上延伸。电荷存储图案CTP以及下电荷存储图案CTPa和上电荷存储图案CTPb可以通过第四凹陷区域RS4彼此垂直地间隔开。由于电荷存储图案CTP在第三方向D3上彼此间隔开，所以可以阻止/防止电荷存储图案CTP中存储的电荷(例如数据)移动或扩散到其它的电荷存储图案CTP中。
下电荷存储图案CTPa和上电荷存储图案CTPb以及下绝缘图案183和上绝缘图案185可以处于半导体器件的没有任何栅极线155的水平面(例如在第二方向D2上延伸的水平面/平面)。具体地，可以采用下绝缘图案183和上绝缘图案185而不是(即代替)栅极线155。电荷存储图案CTP、下电荷存储图案CTPa和上电荷存储图案CTPb可以在这里被称为各自不连续的电荷存储段。例如，每个电荷存储图案CTP可以在第三方向D3上相对于其它的电荷存储图案CTP是不连续的。而且，下电荷存储图案CTPa和/或上电荷存储图案CTPb可以在这里被称为电荷存储材料。
阻挡图案BLP可以提供在电荷存储图案CTP和栅极线155之间。阻挡图案BLP可以分别提供在下电荷存储图案CTPa与下绝缘图案183之间以及在上电荷存储图案CTPb与上绝缘图案185之间。沟道结构CS和栅极线155之间的阻挡图案BLP可以延伸以至少部分地覆盖栅极线155的顶表面和底表面。沟道结构CS和下绝缘图案183之间的阻挡图案BLP可以延伸以覆盖下绝缘图案183的顶表面。沟道结构CS和上绝缘图案185之间的阻挡图案BLP可以延伸以覆盖上绝缘图案185的底表面。阻挡图案BLP可以通过第四凹陷区域RS4彼此垂直地间隔开。
再次参照图5A和图5B，隧道层TL可以插设在沟道结构CS和电荷存储图案CTP之间以及在沟道结构CS与下电荷存储图案CTPa和上电荷存储图案CTPb之间。隧道层TL可以提供为直接覆盖沟道结构CS的侧壁。换言之，隧道层TL可以为具有敞开的顶部和底部的管形或通心粉形结构。
在某些实施方式中，沟道柱135可以包括第一半导体柱SP1和第二半导体柱SP2，它们彼此连接并构成单一体。第一半导体柱SP1可以提供为围绕第二半导体柱SP2的外侧壁。第二半导体柱SP2可以包括底部，其穿过第一半导体柱SP1的底部并直接连接到下半导体图案LSP。换言之，第二半导体柱SP2可以提供为穿过隧道层TL、下电荷存储图案CTPa和阻挡图案BLP。
沟道柱135和下绝缘图案183之间的阻挡图案BLP可以被提供为直接覆盖下半导体图案LSP的顶表面的一部分。隧道层TL可以被提供为直接覆盖第一半导体柱SP1的底表面。下电荷存储图案CTPa可以包括第一部分P1，其插设在沟道柱135的侧壁和下绝缘图案183的内侧壁之间并在第三方向D3上延伸。此外，下电荷存储图案CTPa还可以包括第二部分P2，其插设在基板100和沟道柱135之间并平行于基板100的顶表面延伸。
每个电荷存储图案CTP可以用作快闪存储器件的存储元件的一部分/部分。换言之，电荷存储图案CTP可以配置为在其中存储电荷。电荷存储图案CTP中存储的数据可以采用由沟道柱135和栅极线155之间的电压差引起的福勒-诺德海姆(Fowler-Nordheim(FN))隧道效应改变。
在某些实施方式中，电荷存储图案CTP以及下电荷存储图案CTPa和上电荷存储图案CTPb可以由硅氮化物层、硅氮氧化物层或富硅的氮化物层形成，或者包括硅氮化物层、硅氮氧化物层或富硅的氮化物层。隧道层TL可以由带隙大于电荷存储图案CTP的带隙的材料形成，或者包括带隙大于电荷存储图案CTP的带隙的材料。例如，隧道层TL可以包括硅氧化物层。在某些实施方式中，阻挡图案BLP可以由硅氧化物形成或者包括硅氧化物。
栅极阻挡图案GBP可以插设在阻挡图案BLP和栅极线155之间。栅极阻挡图案GBP可以保护栅极线155中的金属性材料而不扩散到阻挡图案BLP中/防止栅极线155中的金属性材料扩散到阻挡图案BLP中。栅极阻挡图案GBP可以包括各种金属氧化物材料(例如铝氧化物或铪氧化物)中的至少一种。
再次参照图3和图4，第三绝缘层120可以提供在上绝缘图案185上。在某些实施方式中，第二绝缘层190可以提供为覆盖第三绝缘层120的侧壁。此外，第二绝缘层190可以提供为覆盖栅极结构GS的外侧壁。层间绝缘层195可以提供在第三绝缘层120上。第二绝缘层190和第三绝缘层120以及层间绝缘层195中的每个可以包括硅氧化物层或由硅氧化物层形成。
公共源极线CSL可以提供在第二绝缘层190的两侧并可以分别电连接到公共源极区域DP。当在平面图中观看时，公共源极线CSL可以设置在栅极结构GS之间并可以在第一方向D1上延伸。
位线BL可以提供在层间绝缘层195上以交叉栅极结构GS。位线BL可以通过位线插塞BPLG连接到导电垫137中的对应的一个。公共源极线CSL、位线插塞BPLG和位线BL可以由金属性材料(例如钨、铝或铜)中的至少一种形成，或者包括金属性材料(例如钨、铝或铜)中的至少一种。
图6、图8、图11、图13、图15、图18、图20、图23和图25是示出根据本发明构思的某些实施方式的制造三维半导体存储器件的方法的平面图。
图7、图12、图14、图16A、图19和图24A是分别沿着图6、图11、图13、图15、图18和图23的线I-I'剖取的截面图。
图9和图10是沿着图8的线I-I'剖取的截面图。
图17是沿着图15的线I-I'剖取的截面图。
图21A和图22A是沿着图20的线I-I'剖取的截面图。
图26A和图27A是沿着图25的线I-I'剖取的截面图。
图16B、图21B、图22B、图24B、图26B和图27B是分别示出图16A、图21A、图22A、图24A、图26A和图27A的区域“M”的放大截面图。图22C是图22A的部分/区域“L”的放大截面图。图26C是示出图2的接触区域CTR的截面图。
参照图6和图7，栅极层151和第一绝缘层110可以交替且重复地沉积在基板100上以形成分层结构TS。基板100可以是硅基板、锗基板或硅锗基板。
下绝缘层105可以形成为覆盖基板100的顶表面。下绝缘层105可以由相对于栅极层151和第一绝缘层110具有高蚀刻选择性的材料形成。例如，下绝缘层105可以由硅氮化物层和高k介电层(例如铝氧化物或铪氧化物)中的至少一种形成，或者包括硅氮化物层和高k介电层(例如铝氧化物或铪氧化物)中的至少一种。下绝缘层105可以形成为比栅极层151和第一绝缘层110的每个薄。之后，分层结构TS可以形成在下绝缘层105上。
分层结构TS可以包括下栅极层151a和上栅极层151b，它们分别是与栅极层151中的最下面的层和最上面的层相邻的层。此外，分层结构TS还可以包括在上栅极层151b上的掩模层151c。
下栅极层151a可以形成为具有第三厚度L3，上栅极层151b可以形成为具有第四厚度L4。掩模层151c可以形成为具有大于下栅极层151a的第三厚度L3或上栅极层151b的第四厚度L4的厚度。
栅极层151可以形成为具有基本上相同的厚度。例如，每个栅极层151可以形成为具有第二厚度L2。这里，第二厚度L2可以小于(即薄于)第三厚度L3和第四厚度L4。第一绝缘层110可以形成为具有基本上相同的厚度。
分层结构TS可以采用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。栅极层151、下栅极层151a和上栅极层151b以及掩模层151c可以由多晶硅层形成或者包括多晶硅层。第一绝缘层110可以由硅氧化物层形成或者包括硅氧化物层。
参照图8和图9，沟道孔CH可以形成为穿过分层结构TS从而暴露基板100。当在平面图中观看时，沟道孔CH可以形成为在第一方向D1上形成Z字形布置。
沟道孔CH的形成可以包括：在分层结构TS上形成掩模图案，其中形成限定沟道孔CH的位置和形状的开口；以及采用该掩模图案作为蚀刻掩模来蚀刻分层结构TS。掩模图案可以由相对于栅极层151和第一绝缘层110具有高蚀刻选择性的材料形成。可以进行蚀刻工艺从而以过蚀刻的方式蚀刻基板100的顶表面。因此，基板100的顶表面可以凹陷。作为蚀刻工艺的结果，沟道孔CH可以形成为具有比其上部宽度小的下部宽度。接下来，可以去除掩模图案。
参照图8和图10，下半导体图案LSP可以形成为分别填充沟道孔CH的下部区域。下半导体图案LSP可以通过选择性外延生长(SEG)工艺形成，其中由沟道孔CH暴露的基板100用作籽晶层。在此情况下，下半导体图案LSP和基板100可以连续地彼此连接，从而形成单个半导体结构。
下半导体图案LSP可以为柱形结构，其从基板100的顶表面向上延伸并填充沟道孔CH的下部区域。例如，每个下半导体图案LSP可以提供为覆盖下绝缘层105的内侧壁、栅极层151中的至少一个的内侧壁以及第一绝缘层110中的至少一个的内侧壁。下半导体图案LSP可以具有位于下栅极层151a的底表面和顶表面之间的顶表面。
下半导体图案LSP可以具有单晶结构或多晶结构。下半导体图案LSP可以由硅形成或者包括硅。下半导体图案LSP可以形成为具有与基板100基本上相同的导电类型。例如，下半导体图案LSP可以在选择性外延生长期间用杂质原位地掺杂。在某些实施方式中，在形成下半导体图案LSP之后，杂质可以被注入到下半导体图案LSP中。
参照图11和图12，可以进行剪裁工艺以横向蚀刻第一绝缘层110的由沟道孔CH暴露的内侧壁。因此，第一凹陷区域RS1可以形成在栅极层151之间。剪裁工艺可以以各向同性的方式进行，因此第一绝缘层110可以横向地凹陷至/在相同的深度。
如图11所示，处于相同水平面的第一凹陷区域RS1可以彼此连接。换言之，第一绝缘层110可以不提供在相邻的沟道孔CH之间。
参照图13和图14，阻挡层140可以形成为共形地覆盖第一凹陷区域RS1和沟道孔CH。之后，牺牲层160可以形成在阻挡层140上以填充第一凹陷区域RS1和沟道孔CH。牺牲层160可以形成为完全填充提供有阻挡层140的第一凹陷区域RS1。然而，牺牲层160可以形成为部分地填充沟道孔CH。阻挡层140可以由硅氧化物层形成或包括硅氧化物层，牺牲层160可以由n型多晶硅层形成或包括n型多晶硅层。
参照图15、图16A和图16B，牺牲层160可以被部分地蚀刻以在第一凹陷区域RS1中形成牺牲图案161。换言之，蚀刻牺牲层160的工艺可以进行以从沟道孔CH去除牺牲层160并在每个第一凹陷区域RS1中留下/提供牺牲层160的一部分(例如，剩余部分)。牺牲图案161可以在垂直或第三方向D3上彼此间隔开。当在平面图中观看时，每个牺牲图案161可以具有圆形形状。牺牲图案161中的处于相同水平面的那些(即牺牲图案161中的共平面的那些)可以彼此连接，从而形成围绕沟道孔CH的单一体。
牺牲层160的部分蚀刻可以包括氧化牺牲层160的暴露表面以形成氧化物层。之后，氧化物层可以被选择性去除以在第一凹陷区域RS1中留下/提供牺牲图案161。
之后，电荷存储层145可以形成为共形地覆盖沟道孔CH的内侧壁和下半导体图案LSP的顶表面。电荷存储层145可以形成为部分地填充每个沟道孔CH。在与栅极层151相邻的区域，电荷存储层145可以形成为直接覆盖阻挡层140。电荷存储层145可以由硅氮化物层、硅氮氧化物层或富硅的氮化物层形成。再次参照图16B，隧道层TL可以共形地形成在电荷存储层145上。隧道层TL可以由硅氧化物形成。
在形成电荷存储层145和隧道层TL之后，沟道层130可以形成为穿过隧道层TL、电荷存储层145和阻挡层140的底部，这里，沟道层130可以连接到下半导体图案LSP。沟道层130可以形成为部分地填充沟道孔CH。换言之，沟道层130可以形成为具有小于沟道孔CH的半径的沉积厚度。沟道层130可以通过ALD和CVD工艺之一形成，并可以由半导体材料(例如，多晶硅层、单晶硅层或非晶硅层)形成。
例如，沟道层130的形成可以包括形成第一半导体层以直接覆盖隧道层TL。之后，第一半导体层、隧道层TL、电荷存储层145和阻挡层140可以被各向异性地蚀刻以部分地暴露下半导体图案LSP的顶表面。接下来，第二半导体层可以形成为覆盖第一半导体层和下半导体图案LSP的暴露的顶表面(例如，见图5B)。第一半导体层和第二半导体层可以构成沟道层130。
第一半导体层可以保护隧道层TL、电荷存储层145和阻挡层140的被其覆盖的部分在各向异性蚀刻工艺中不被蚀刻/防止隧道层TL、电荷存储层145和阻挡层140的被其覆盖的部分在各向异性蚀刻工艺中被蚀刻。因此，隧道层TL、电荷存储层145和阻挡层140的每个可以具有插设在沟道层130和下半导体图案LSP之间的底部。此外，作为各向异性蚀刻工艺的结果，分层结构TS的顶表面可以被暴露。因此，隧道层TL和电荷存储层145可以局部地形成在每个沟道孔CH中。
参照图15和图17，绝缘间隙填充图案150可以形成在沟道层130上。例如，绝缘间隙填充层可以形成为完全填充沟道孔CH。绝缘间隙填充层可以由可通过玻璃上旋涂(SOG)技术形成的各种绝缘材料中的至少一种或硅氧化物层形成。之后，沟道层130和绝缘间隙填充层可以垂直地凹陷以分别在沟道孔CH中形成沟道柱135和绝缘间隙填充图案150。每个沟道柱135可以形成为具有顶部敞开的管子或通心粉结构。
此外，导电垫137可以分别形成在沟道柱135上并连接到沟道柱135。导电垫137可以通过用导电材料填充沟道柱135和绝缘间隙填充图案150的凹陷区域而形成。例如，导电垫137可以由硅层形成，该硅层被掺杂为具有与基板100相同的导电类型。沟道柱135和导电垫137可以构成沟道结构CS。之后，可以对分层结构TS的上部进行平坦化工艺，并且掩模层151c和其下的第一绝缘层110可以在平坦化工艺期间被去除。
参照图18和图19，分层结构TS可以被图案化以形成在第一方向D1上延伸的线形分层图案TP。在图案化工艺期间，沟槽TR可以形成在基板100的上部中且在分层图案TP的两侧。每个沟槽TR可以形成为在第二方向D2上具有第一宽度L1。第一宽度L1可以大于参照图7描述的第三厚度L3和第四厚度L4。
具体地，分层结构TS的图案化可以包括：在分层结构TS上形成掩模图案(例如第三绝缘层120)以限定沟槽TR的位置和形状；以及采用该掩模图案(例如第三绝缘层120)作为蚀刻掩模来蚀刻分层结构TS。
参照图20、图21A和图21B，栅极结构GS可以通过用栅极线155置换栅极层151而形成。下绝缘层105和第一绝缘层110之间的栅极层151也可以用栅极线155置换。然而，下栅极层151a和上栅极层151b可以被完全去除以分别形成第二凹陷区域RS2和第三凹陷区域RS3。
具体地，栅极层151以及下栅极层151a和上栅极层151b可以分别被选择性地和完全地去除。接下来，导电层可以被共形地形成以填充通过去除栅极层151形成的栅极区域以及通过去除下栅极层151a和上栅极层151b形成的第二凹陷区域RS2和第三凹陷区域RS3。导电层可以由金属(例如钨)、金属氮化物和金属硅化物中的至少一种形成，或者包括金属(例如钨)、金属氮化物和金属硅化物中的至少一种。另外，如之前参照图7所述的，下栅极层151a的厚度L3和上栅极层151b的厚度L4可以大于每个栅极层151的厚度L2。因此，导电层可以形成为完全填充栅极区域，但是部分地填充第二凹陷区域RS2和第三凹陷区域RS3。例如，在第二凹陷区域RS2和第三凹陷区域RS3中，导电层可以具有旋转的“U”形截面。
接下来，导电层可以被各向同性地蚀刻直到导电层从第二凹陷区域RS2和第三凹陷区域RS3完全去除。这里，在各向同性蚀刻工艺期间，栅极区域中的导电层可以仅在第二方向D2上被蚀刻，因此，即使导电层从第二凹陷区域RS2和第三凹陷区域RS3完全去除，导电层的部分也可以保留在栅极区域中。导电层的保留在栅极区域中的部分可以用作栅极线155。作为各向同性蚀刻工艺的结果，栅极线155的外侧壁可以朝向沟道结构CS凹陷。也就是，与第一绝缘层110的外侧表面相比(即相对于第一绝缘层110的外侧表面)，栅极线155的外侧壁可以更靠近沟道结构CS。
在去除栅极层151中的最下面的层之后并且在形成导电层之前，栅极绝缘层GI可以分别形成在下半导体图案LSP的暴露的侧壁上。例如，可以对下半导体图案LSP的暴露的侧壁进行氧化工艺，并且在此情况下，栅极绝缘层GI可以由氧化物材料(例如硅氧化物)形成。
再次参照图21B，在形成导电层之前，栅极阻挡层GBL可以共形地形成在基板100上。在此情况下，栅极阻挡层GBL可以插设在阻挡层140和栅极线155之间。此外，栅极阻挡层GBL可以延伸以覆盖第一绝缘层110和第三绝缘层120的外侧壁。栅极阻挡层GBL可以由例如铝氧化物或铪氧化物形成。
如果下栅极层151a和上栅极层151b形成为具有与栅极层151基本上相同的厚度，则栅极线155可能形成在第二凹陷区域RS2和第三凹陷区域RS3中。在此情况下，由于第二凹陷区域RS2中的栅极线155将会相邻于下半导体图案LSP，所以短路可能形成在其间。类似地，短路可能形成在第三凹陷区域RS3中的栅极线155和将形成在导电垫137上的位线插塞BPLG之间。然而，在根据本发明构思的某些实施方式的制造方法中，下栅极层151a和上栅极层151b可以形成得比栅极层151厚，因此，可以阻止/防止栅极线形成在第二凹陷区域RS2和第三凹陷区域RS3中。因而，可以减小工艺风险或者阻止/防止短路发生。
参照图20、图22A和图22B，第四绝缘层180可以形成为覆盖图21A的结构。第四绝缘层180可以形成为填充第二凹陷区域RS2和第三凹陷区域RS3。第四绝缘层180可以由例如硅氧化物形成。
如之前参照图19所述的，沟槽TR可以形成为具有比下栅极层151a的第三厚度L3和上栅极层151b的第四厚度L4大的第一宽度L1。因此，第四绝缘层180可以形成为完全填充第二凹陷区域RS2和第三凹陷区域RS3。如果沟槽TR的第一宽度L1小于下栅极层151a的第三厚度L3和上栅极层151b的第四厚度L4，则会难以用第四绝缘层180填充第二凹陷区域RS2和第三凹陷区域RS3，因为沟槽TR被预先填充。例如，结构缺陷(例如孔隙)可能形成在第二凹陷区域RS2和第三凹陷区域RS3中。
第四绝缘层180的与第一绝缘层110相邻的部分可以被蚀刻以暴露第一绝缘层110的外侧壁上的栅极阻挡层GBL。在某些实施方式中，通过另外地沉积绝缘层并控制蚀刻配方，当第四绝缘层180被蚀刻时，直接覆盖第三绝缘层120的栅极阻挡层GBL可以被保护/防止其被暴露。
参照图23、图24A和图24B，栅极阻挡层GBL可以被选择性地蚀刻以形成栅极阻挡图案GBP。例如，可以进行栅极阻挡层GBL的蚀刻以暴露第一绝缘层110的外侧壁。在某些实施方式中，由于之前参照图22C描述的第四绝缘层180，覆盖第三绝缘层120的表面的栅极阻挡层GBL可以被保护/防止被蚀刻。
之后，第一绝缘层110和阻挡层140可以顺序地凹陷以暴露牺牲图案161的外侧壁。这里，第四绝缘层180的剩余部分可以被蚀刻。例如，由于第四绝缘层180、第一绝缘层110和阻挡层140都包括硅氧化物，所以它们可以通过执行一次蚀刻工艺而凹陷。在该凹陷工艺期间，第三绝缘层120可以被形成在其上的栅极阻挡层GBL保护。
在凹陷工艺期间，阻挡层140可以被部分地蚀刻以形成阻挡图案BLP。阻挡图案BLP可以彼此垂直地间隔开，使牺牲图案161插设在其间。可以进行凹陷工艺以在第二凹陷区域RS2和第三凹陷区域RS3中留下/提供第四绝缘层180，结果，下绝缘图案183和上绝缘图案185可以分别形成在第二凹陷区域RS2和第三凹陷区域RS3中。在某些实施方式中，可以进行凹陷工艺以部分地暴露每个栅极线155。
参照图25和图26A至图26C，牺牲图案161可以被去除以形成第四凹陷区域RS4。例如，第四凹陷区域RS4可以形成在栅极线155之间、在栅极结构GS和下绝缘图案183之间以及在栅极结构GS和上绝缘图案185之间。
由于如上所述，牺牲图案161彼此连接以形成围绕沟道结构CS的单一体，所以可以去除牺牲图案161的全部，即使当仅牺牲图案161的侧壁暴露在阻挡图案BLP之间时。换言之，由于第一凹陷区域RS1形成为彼此连接，所以可以去除牺牲图案161的全部，而与牺牲图案161的暴露部分的位置无关。
如图26C所示，栅极线155之间的第一绝缘层110可以保留在参照图2描述的接触区域CTR上。例如，由于沟道孔CH不形成在接触区域CTR上，所以牺牲图案161可以不形成在接触区域CTR上。因此，尽管第一绝缘层110被部分地凹陷，但是它们的大部分/区域可以保留在接触区域CTR上。
与前述的制造工艺不同，在完全去除第一绝缘层110之后去除牺牲图案161的情况下，会没有能够将栅极线155支撑在接触区域CTR上的层。因此，存在堆叠为彼此间隔开的栅极线155崩塌的风险。相反地，在根据本发明构思的某些实施方式的制造方法中，第一绝缘层110可以保留在接触区域CTR上，因此，可以保护栅极线155而不崩塌/防止栅极线155崩塌。
参照图25、图27A和图27B，电荷存储层145的被第四凹陷区域RS4暴露的部分可以被蚀刻以形成电荷存储图案CTP。例如，电荷存储图案CTP可以局部地形成在栅极线155和沟道结构CS之间。在某些实施方式中，电荷存储图案CTP可以通过第四凹陷区域RS4垂直地彼此间隔开。
下电荷存储图案CTPa可以形成在沟道结构CS和下绝缘图案183之间，上电荷存储图案CTPb可以形成在沟道结构CS和上绝缘图案185之间。下电荷存储图案CTPa和上电荷存储图案CTPb可以不邻近栅极线155，与电荷存储图案CTP不同。
再次参照图3、图4、图5A和图5B，第二绝缘层190可以形成在图27A的结构上。第二绝缘层190可以形成为填充第四凹陷区域RS4的全部。此外，第二绝缘层190可以覆盖栅极线155的暴露的外部。第二绝缘层190可以形成为覆盖第三绝缘层120的侧壁。由于第二绝缘层190可以填充位于栅极线155之间的第四凹陷区域RS4，所以第二绝缘层190可以被称为栅极间绝缘层。
在形成第二绝缘层190之前或之后，公共源极区域DP可以形成在沟槽TR中。公共源极区域DP可以通过离子注入工艺形成。公共源极区域DP可以形成为具有与下半导体图案LSP不同的导电类型。换言之，公共源极区域DP与基板100一起可以构成pn结。
接下来，公共源极线CSL可以形成在第二绝缘层190的两侧。每个公共源极线CSL可以连接到公共源极区域DP。层间绝缘层195可以形成在公共源极线CSL和第三绝缘层120上。位线插塞BPLG可以形成为穿过层间绝缘层195和第三绝缘层120。位线插塞BPLG可以电连接到导电垫137中的相应一个。位线BL可以形成在位线插塞BPLG上。每个位线BL可以形成为将多个位线插塞BPLG连接到彼此。
根据本发明构思的某些实施方式，半导体存储器件可以包括彼此垂直间隔开的电荷存储图案。因此，可以阻止/防止存储在电荷存储图案中的电荷或数据扩散或移动到相邻的电荷存储图案。取代栅极线，下绝缘图案和上绝缘图案可以分别提供在沟道结构的下部和上部附近。因此，可以阻止/防止短路发生在基板或接触插塞上。
此外，在根据本发明构思的某些实施方式的制造方法中，栅极线之间的绝缘层可以在形成电荷存储图案期间在接触区域中仅被部分地去除。因此，可以保护接触区域上的栅极线不崩塌/防止接触区域上的栅极线崩塌。
以上公开的主题应被认为是说明性的，而不是限制性的，并且权利要求旨在覆盖落入实际精神和范围内的所有这样的修改、增加和其它的实施方式。因此，至法律允许的最大程度，该范围将由权利要求及其等同物的最宽可允许解释来确定，而不应受以上具体描述的限制或限定。
本申请要求于2015年11月2日在韩国知识产权局提交的韩国专利申请第10-2015-0153269号的优先权，其全部内容通过引用结合于此。

Claims (23)

1.一种半导体器件，包括：
基板；
栅极结构，在所述基板上，所述栅极结构包括堆叠在所述基板上且在垂直方向上彼此间隔开的多个栅极线；
下绝缘图案，在所述基板和所述栅极结构之间；
沟道结构，延伸穿过所述栅极结构并延伸到所述下绝缘图案中；
多个电荷存储图案，在所述沟道结构和所述多个栅极线之间；以及
下电荷存储图案，在所述沟道结构和所述下绝缘图案之间，
其中所述电荷存储图案通过相邻的所述栅极线之间的第一凹陷区域而彼此间隔开，并且
其中所述下电荷存储图案通过所述下绝缘图案和所述栅极结构之间的第二凹陷区域而与所述多个电荷存储图案中的最近的一个间隔开。
2.如权利要求1所述的半导体器件，其中所述下电荷存储图案包括：
第一部分，在所述沟道结构的侧壁和所述下绝缘图案的侧壁之间，所述第一部分在所述垂直方向上延伸；和
第二部分，在所述基板和所述沟道结构之间，所述第二部分在与所述基板的顶表面平行的方向上延伸。
3.如权利要求1所述的半导体器件，其中所述沟道结构包括在所述垂直方向上位于所述下绝缘图案的底表面和顶表面之间的底表面。
4.如权利要求1所述的半导体器件，还包括填充所述第一凹陷区域和所述第二凹陷区域的绝缘层。
5.如权利要求1所述的半导体器件，其中：
所述下绝缘图案包括第一厚度；
每个所述栅极线包括第二厚度；并且
所述第一厚度比所述第二厚度厚。
6.如权利要求5所述的半导体器件，
其中所述基板包括在其顶部并相邻于所述栅极结构的一侧的沟槽，并且其中所述沟槽包括大于所述第一厚度的宽度。
7.如权利要求1所述的半导体器件，还包括在所述沟道结构和所述下电荷存储图案之间以及在所述沟道结构和所述电荷存储图案之间的隧道层，
其中所述隧道层接触所述沟道结构的侧壁。
8.如权利要求1所述的半导体器件，还包括分别在所述下绝缘图案和所述下电荷存储图案之间以及在所述栅极线和所述电荷存储图案之间的阻挡图案。
9.如权利要求8所述的半导体器件，其中所述阻挡图案之一延伸到所述多个栅极线中的相邻一个的顶表面和底表面上。
10.如权利要求1所述的半导体器件，
其中所述基板包括突出超过所述基板的表面的下半导体图案，并且
其中所述沟道结构接触所述下半导体图案的顶表面。
11.如权利要求10所述的半导体器件，还包括在所述基板和所述下绝缘图案之间的接地选择线，
其中所述下半导体图案延伸穿过所述接地选择线。
12.一种半导体器件，包括：
基板；
下绝缘图案、包括多个栅极线的栅极结构和上绝缘图案，顺序地堆叠在所述基板上；
绝缘层，填充所述下绝缘图案、所述多个栅极线和所述上绝缘图案之间的间隔；
沟道结构，在所述上绝缘图案、所述栅极结构和所述下绝缘图案中；
下电荷存储图案，在所述沟道结构和所述下绝缘图案之间；
多个电荷存储图案，在所述沟道结构和所述多个栅极线之间；以及
上电荷存储图案，在所述沟道结构和所述上绝缘图案之间，
其中所述下电荷存储图案、所述多个电荷存储图案和所述上电荷存储图案通过插设在其间的所述绝缘层而彼此垂直地间隔开。
13.如权利要求12所述的半导体器件，其中所述下电荷存储图案包括：
第一部分，在所述沟道结构的侧壁和所述下绝缘图案的侧壁之间，所述第一部分在垂直方向上延伸；和
第二部分，在所述基板和所述沟道结构之间，所述第二部分在与所述基板的顶表面平行的方向上延伸。
14.如权利要求12所述的半导体器件，其中所述上电荷存储图案在所述沟道结构的侧壁和所述上绝缘图案的侧壁之间并在垂直方向上延伸。
15.如权利要求12所述的半导体器件，其中所述上绝缘图案和所述下绝缘图案分别包括第一厚度和第二厚度，它们比所述多个栅极线中的任何一个厚。
16.如权利要求12所述的半导体器件，还包括隧道层，在以下之间：
所述沟道结构和所述上电荷存储图案；
所述沟道结构和所述多个电荷存储图案；以及
所述沟道结构和所述下电荷存储图案，
其中所述隧道层接触所述沟道结构的侧壁。
17.如权利要求12所述的半导体器件，还包括：
第一阻挡层，在所述上绝缘图案和所述上电荷存储图案之间；
第二阻挡层，在所述多个栅极线之一和所述多个电荷存储图案中的相邻一个之间；以及
第三阻挡层，在所述下绝缘图案和所述下电荷存储图案之间。
18.如权利要求12所述的半导体器件，
其中所述基板包括突出超过所述基板的表面的下半导体图案，并且
其中所述沟道结构接触所述下半导体图案的顶表面。
19.一种半导体器件，包括：
多个栅极电极的叠层；
沟道结构，相邻于所述多个栅极电极的相应侧壁；
多个不连续的电荷存储段，在所述沟道结构和所述多个栅极电极的相应侧壁之间；
位线，交叠所述叠层；
绝缘材料，在所述位线和所述叠层之间；以及
电荷存储材料，在所述沟道结构和所述绝缘材料的侧壁之间，其中所述电荷存储材料和所述绝缘材料处于所述半导体器件的没有任何栅极电极的水平面处。
20.如权利要求19所述的半导体器件，
其中所述绝缘材料比所述多个栅极电极中的任何一个更厚。
21.如权利要求19所述的半导体器件，还包括基板，其中：
所述绝缘材料包括上绝缘层；
所述半导体器件还包括在所述基板和所述叠层之间的下绝缘层；
所述电荷存储材料包括最上面的电荷存储段；并且
所述半导体器件还包括在所述沟道结构和所述下绝缘层的侧壁之间的最下面的电荷存储段。
22.如权利要求21所述的半导体器件，还包括栅极间绝缘层，所述栅极间绝缘层具有在所述多个栅极电极中的相邻的栅极电极之间的厚度，该厚度比所述上绝缘层的厚度薄并且比所述下绝缘层的厚度薄。
23.如权利要求22所述的半导体器件，其中：
所述沟道结构包括多个沟道结构当中的在所述基板的第一区域上的一个；
所述基板还包括通过所述基板中的沟槽而与所述第一区域间隔开一距离的第二区域，所述距离大于所述上绝缘层的厚度并且大于所述下绝缘层的厚度；并且
所述半导体器件还包括：
第一栅极层，在所述基板的所述第二区域上；
第二栅极层，堆叠在所述第一栅极层上；以及
绝缘层，在所述第一栅极层和所述第二栅极层之间，其中所述绝缘层的宽度比所述第一栅极层的宽度更窄并且比所述第二栅极层的宽度更窄。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110071113A (zh) * 2018-01-23 2019-07-30 旺宏电子股份有限公司 三维非易失性存储器及其制造方法
CN110289267A (zh) * 2018-03-19 2019-09-27 三星电子株式会社 其中具有垂直延伸的沟道结构的存储器件及其制造方法
CN110518015A (zh) * 2018-05-21 2019-11-29 三星电子株式会社 包括支撑物的3d半导体器件及其形成方法
CN111418065A (zh) * 2017-12-27 2020-07-14 美光科技公司 存储器单元、存储器阵列以及形成存储器阵列的方法
CN111952320A (zh) * 2019-05-15 2020-11-17 力晶积成电子制造股份有限公司 非挥发性存储器结构
CN113690247A (zh) * 2020-05-19 2021-11-23 爱思开海力士有限公司 包含铁电层的三维结构的半导体器件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102447489B1 (ko) * 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
KR102472561B1 (ko) * 2015-10-01 2022-12-01 삼성전자주식회사 반도체 메모리 소자
KR102342853B1 (ko) * 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
KR102399462B1 (ko) * 2017-07-25 2022-05-18 삼성전자주식회사 수직형 메모리 장치
US10424593B2 (en) * 2018-01-09 2019-09-24 Macronix International Co., Ltd. Three-dimensional non-volatile memory and manufacturing method thereof
KR102618907B1 (ko) * 2018-11-22 2023-12-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
JP2021034486A (ja) * 2019-08-21 2021-03-01 キオクシア株式会社 半導体記憶装置
CN110729300A (zh) * 2019-10-17 2020-01-24 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102504650B1 (ko) * 2020-10-21 2023-02-28 한양대학교 산학협력단 집적도를 개선하는 3차원 플래시 메모리 및 그 제조 방법
WO2022080842A1 (ko) * 2020-10-13 2022-04-21 한양대학교 산학협력단 3차원 플래시 메모리, 그 제조 방법 및 그 동작 방법
KR102493068B1 (ko) * 2020-10-13 2023-01-30 한양대학교 산학협력단 듀얼 게이트 구조의 3차원 플래시 메모리 및 그 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278193A1 (en) * 2008-05-09 2009-11-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20100171163A1 (en) * 2009-01-05 2010-07-08 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices including select gate patterns having different work function from cell gate patterns
US20110316064A1 (en) * 2010-06-24 2011-12-29 Jung Ho Kim Semiconductor Memory Devices And Methods Of Forming The Same
US20130270643A1 (en) * 2012-04-16 2013-10-17 Juyul Lee Three-dimensional semiconductor memory devices and methods of fabricating the same
CN104241294A (zh) * 2014-09-16 2014-12-24 华中科技大学 一种非易失性三维半导体存储器及其制备方法
CN104253130A (zh) * 2013-06-27 2014-12-31 三星电子株式会社 半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
KR20110090056A (ko) * 2010-02-02 2011-08-10 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
EP2589070B1 (en) * 2010-06-30 2019-11-27 SanDisk Technologies LLC Ultrahigh density vertical nand memory device and method of making thereof
KR20140009189A (ko) 2010-10-18 2014-01-22 아이엠이씨 수직 반도체 메모리 장치 및 이를 제조하는 방법
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
JP5593283B2 (ja) 2011-08-04 2014-09-17 株式会社東芝 半導体記憶装置及びその製造方法
KR20130102893A (ko) 2012-03-08 2013-09-23 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US8969945B2 (en) 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR102082321B1 (ko) * 2013-08-13 2020-02-27 삼성전자주식회사 반도체 장치 및 그 제조방법
KR101551578B1 (ko) * 2014-06-19 2015-09-09 한양대학교 산학협력단 3차원 적층 메모리 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278193A1 (en) * 2008-05-09 2009-11-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20100171163A1 (en) * 2009-01-05 2010-07-08 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices including select gate patterns having different work function from cell gate patterns
US20110316064A1 (en) * 2010-06-24 2011-12-29 Jung Ho Kim Semiconductor Memory Devices And Methods Of Forming The Same
US20130270643A1 (en) * 2012-04-16 2013-10-17 Juyul Lee Three-dimensional semiconductor memory devices and methods of fabricating the same
CN104253130A (zh) * 2013-06-27 2014-12-31 三星电子株式会社 半导体器件
CN104241294A (zh) * 2014-09-16 2014-12-24 华中科技大学 一种非易失性三维半导体存储器及其制备方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111418065A (zh) * 2017-12-27 2020-07-14 美光科技公司 存储器单元、存储器阵列以及形成存储器阵列的方法
US11950422B2 (en) 2017-12-27 2024-04-02 Micron Technology, Inc. Memory cells, memory arrays, and methods of forming memory arrays
CN110071113A (zh) * 2018-01-23 2019-07-30 旺宏电子股份有限公司 三维非易失性存储器及其制造方法
CN110071113B (zh) * 2018-01-23 2021-04-02 旺宏电子股份有限公司 三维非易失性存储器及其制造方法
CN110289267A (zh) * 2018-03-19 2019-09-27 三星电子株式会社 其中具有垂直延伸的沟道结构的存储器件及其制造方法
CN110289267B (zh) * 2018-03-19 2023-10-17 三星电子株式会社 其中具有垂直延伸的沟道结构的存储器件及其制造方法
CN110518015A (zh) * 2018-05-21 2019-11-29 三星电子株式会社 包括支撑物的3d半导体器件及其形成方法
CN110518015B (zh) * 2018-05-21 2023-08-29 三星电子株式会社 包括支撑物的3d半导体器件及其形成方法
CN111952320A (zh) * 2019-05-15 2020-11-17 力晶积成电子制造股份有限公司 非挥发性存储器结构
CN113690247A (zh) * 2020-05-19 2021-11-23 爱思开海力士有限公司 包含铁电层的三维结构的半导体器件

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US20170125428A1 (en) 2017-05-04
KR102483985B1 (ko) 2023-01-04
US9960171B2 (en) 2018-05-01
CN107017261B (zh) 2022-03-01
KR20170051842A (ko) 2017-05-12

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