CN110391249A - 三维半导体存储器件 - Google Patents

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Abstract

一种三维半导体存储器件，可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括依次堆叠在所述衬底的表面上并从所述单元阵列区域延伸到所述连接区域的多个栅电极；第一源极导电图案，所述第一源极导电图案在所述单元阵列区域上位于所述电极结构与所述衬底之间；以及单元垂直半导体图案和第一虚设垂直半导体图案，所述单元垂直半导体图案和所述第一虚设垂直半导体图案穿透所述电极结构和所述第一源极导电图案，并延伸到所述衬底中。所述单元垂直半导体图案可以接触所述第一源极导电图案。所述第一虚设垂直半导体图案可以与所述第一源极导电图案电绝缘。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求2018年4月23日在韩国知识产权局提交的韩国专利申请No.10-2018-0046731的优先权，该申请的全部内容通过引用全部并入本文。
技术领域
本发明构思的实施例涉及三维半导体存储器件，更具体地，涉及具有增强的可靠性和集成度的三维半导体存储器件。
背景技术
半导体器件可以高度集成以满足高性能和低制造成本。由于半导体器件的集成可能是决定产品价格的重要因素，因此可能越来越多地需要高度集成。典型的二维或平面半导体存储器件的集成可以主要由单位存储单元所占据的面积决定，使得其可能会极大地受到形成精细图案的技术水平的影响。然而，提高图案精细度所需的极其昂贵的处理设备可能会对提高二维或平面半导体存储器件的集成形成实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些实施例提供了具有增强的可靠性和集成度的三维半导体存储器件。
根据本发明构思的一些实施例，三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括依次堆叠在所述衬底的表面上并沿第一方向从所述单元阵列区域延伸到所述连接区域的多个栅电极，所述第一方向平行于所述衬底的顶表面；第一源极导电图案，所述第一源极导电图案在所述单元阵列区域上位于所述电极结构与所述衬底之间；以及位于所述单元阵列区域上的单元垂直半导体图案和第一虚设垂直半导体图案，所述单元垂直半导体图案和所述第一虚设垂直半导体图案穿透所述电极结构和所述第一源极导电图案，并延伸到所述衬底中。所述单元垂直半导体图案可以接触所述第一源极导电图案。所述第一虚设垂直半导体图案可以与所述第一源极导电图案电绝缘。
根据本发明构思的一些实施例，三维半导体存储器件可以包括：电极结构，所述电极结构包括依次堆叠在衬底上的多个栅电极；源极结构，所述源极结构位于所述电极结构与所述衬底之间；位线，所述位线位于所述电极结构上；以及虚设垂直半导体图案，所述虚设垂直半导体图案穿透所述电极结构和所述源极结构并延伸到所述衬底中。所述虚设垂直半导体图案与所述位线电绝缘并且与所述源极结构电绝缘。
根据本发明构思的一些实施例，三维半导体存储器件可以包括：电极结构，所述电极结构包括依次堆叠在衬底上的多个栅电极；单元垂直半导体图案，所述单元垂直半导体图案位于所述衬底上；源极结构，所述源极结构位于所述电极结构与所述衬底之间；以及源极接触插塞，所述源极接触插塞穿透所述电极结构并电连接到所述源极结构。所述单元垂直半导体图案可以穿透所述电极结构并穿透所述源极导电图案。所述源极接触插塞的底表面可以具有不平坦的结构。
附图说明
图1是示出根据本发明构思的一些实施例的三维半导体存储器件的简化配置的示意图。
图2是示出根据本发明构思的一些实施例的三维半导体存储器件的单元阵列的电路图。
图3是示出根据本发明构思的一些实施例的三维半导体存储器件的俯视图。
图4是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。
图5是示出根据本发明构思的一些实施例的三维半导体存储器件的详细俯视图。
图6A是示出图4的部分P1的放大图。
图6B是示出根据本发明构思的一些实施例的源极接触插塞与第二支撑图案之间的连接关系的分解透视图。
图7A至图7J的横截面视图示出制造具有图4的横截面的三维半导体存储器件的操作方法。
图8是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。
图9是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。
图10是示出图9的截面P2的放大图。
图11A至图11E的横截面视图示出了制造具有图9的横截面的三维半导体存储器件的操作方法。
图12是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。
图13是示出根据本发明构思的一些实施例的三维半导体存储器件的详细俯视图。
图14是根据本发明构思的一些实施例的沿着图13的线C-C’截取的横截面视图。
图15是根据本发明构思的一些实施例的沿着图13的线C-C’截取的横截面视图。
图16是示出根据本发明构思的一些实施例的三维半导体存储器件的详细俯视图。
图17是根据本发明构思的一些实施例的沿着图16的线D-D’截取的横截面视图。
图18是根据本发明构思的一些实施例的沿着图16的线D-D’截取的横截面视图。
具体实施方式
现在将参考附图详细描述本发明构思的一些实施例，以帮助清楚地解释本发明构思的各个方面。
图1是示出根据本发明构思的一些实施例的三维半导体存储器件的简化配置的示意图。
参照图1，三维半导体存储器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行译码器区域ROW DCR、页面缓冲器区域PBR、列译码器区域COL DCR和控制电路区域。在一些实施例中，连接区域CNR可以位于单元阵列区域CAR与行译码器区域ROWDCR之间。
单元阵列区域CAR可以包括由多个存储单元组成的存储单元阵列。在一些实施例中，存储器单元阵列可以包括多个存储块，每个存储块是数据擦除单元。每个存储块可以包括三维排列的存储单元、电连接到存储单元的多条字线以及电连接到存储单元的多条位线。
行译码器区域ROW DCR可以包括选择存储单元阵列的字线的行译码器，并且连接区域CNR可以包括将存储单元阵列电连接到行译码器的路由结构。根据地址信息，行译码器可以选择存储单元阵列的字线中的一条。响应于来自控制电路的控制信号，行译码器可以向所选字线和未选字线提供字线电压。
页面缓冲器区域PBR可以包括读取存储在存储单元中的数据的页面缓冲器。根据操作模式，页面缓冲器可以临时存储要存储在存储单元中的数据或者感测存储在存储单元中的数据。页面缓冲器可以在编程模式下用作写入驱动器电路，在读取模式下用作读出放大器电路。
列译码器区域COL DCR可以包括连接到存储单元阵列的位线的列译码器。列译码器可以在页面缓冲器与外部设备(例如，存储控制器)之间提供数据传输路径。
图2是示出根据本发明构思的一些实施例的三维半导体存储器件的单元阵列的电路图。
参照图2，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0至BL2以及公共源极线CSL与位线BL0至BL2之间的多条单元串CSTR。
单元串CSTR可以沿着第一方向D1和第二方向D2二维布置，并且可以沿着第三方向D3延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。
位线BL0到BL2中的每一条位线可以具有并联连接到该位线的多条单元串CSTR。单元串CSTR可以共同连接到公共源极线CSL。例如，如图所示，多条单元串CSTR中的每一条单元串可以位于位线BL0至BL2中的一条位线与公共源极线CSL之间。在一些实施例中，公共源极线CSL可以是二维布置的多条公共源极线CSL。公共源极线CSL可以被提供相同的电压或者被彼此独立地电控制。
在一些实施例中，每条单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元晶体管MCT、接地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。
在一些实施例中，每条单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，并且第二串选择晶体管SST2可以耦接(couple)到位线BL0至BL2中一条位线。在一些实施例中，每条单元串CSTR可以包括一个串选择晶体管。在一些实施例中，类似于第一串选择晶体管SST1和第二串选择晶体管SST2，接地选择晶体管GST可以包括在每条单元串CSTR中串联连接的多个MOS晶体管。
单元串CSTR可以包括距公共源极线CSL不同距离的多个存储单元晶体管MCT。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与接地选择晶体管GST之间。擦除控制晶体管ECT可以连接在接地选择晶体管GST与公共源极线CSL之间。每条单元串CSTR还可以包括虚设单元晶体管DMC，其中一个虚设单元晶体管连接在第一串选择晶体管SST1与最上面的一个存储单元晶体管MCT之间，另一个虚设单元晶体管连接在接地选择晶体管GST与最下面的一个存储单元晶体管之间。
在一些实施例中，第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多条字线WL0至WLn控制，并且虚设单元晶体管DMC可以由虚设字线DWL控制。接地选择晶体管GST可以由接地选择线GSL0、GSL1和GSL2中一条接地选择线控制，并且擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以共同连接到擦除控制晶体管ECT的源极。
存储单元晶体管MCT可以包括距离公共源极线CSL基本相同距离的栅电极，这些栅电极共同连接到字线WL0至WLn以及DWL中一条字线，使得这些栅电极可以处于等电位状态。在一些实施例中，可以独立地控制位于距公共源极线CSL基本相同距离处的不同行或列的存储单元晶体管MCT的栅电极。
接地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以沿着第一方向D1延伸，并且可以在第二方向D2上彼此间隔开。接地选择线GSL0至GSL2可以位于距公共源极线CSL基本相同的水平高度处，并且可以彼此电分离。串选择线SSL1可以位于距公共源极线CSL基本相同的水平高度处，并且可以彼此电分离。串选择线SSL2可以位于距公共源极线CSL基本相同的水平高度处，并且可以彼此电分离。公共擦除控制线ECL可以控制包括在不同单元串CSTR中的擦除控制晶体管ECT。在擦除模式下，擦除控制晶体管ECT可能产生栅极感应漏极泄漏(GILD)。
图3是示出根据本发明构思的一些实施例的三维半导体存储器件的俯视图。图4是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。图5是示出根据本发明构思的一些实施例的三维半导体存储器件的详细俯视图。特别地，当从图4的第一源极导电图案SCP1的高度观察时，图5可以对应于三维半导体存储器件的详细俯视图。图6A是示出图4的部分P1的放大图。图6B是示出根据本发明构思的一些实施例的源极接触插塞与第二支撑图案之间的连接关系的分解透视图。
参照图3和图4，衬底10可以包括单元阵列区域CAR和连接区域CNR。连接区域CNR可以位于单元阵列区域CAR的边缘处。衬底10可以是半导体材料(例如，硅晶片)、绝缘材料(例如，玻璃)和被绝缘材料覆盖的半导体或导体中的一种。衬底10可以例如掺杂有第一导电类型的杂质。
根据一些实施例的三维半导体存储器件可以包括衬底10上的电极结构ST，并且还可以包括电极结构ST与衬底10之间的源极结构SC。单元阵列区域CAR可以包括多个单元垂直半导体图案VS和多个第一虚设垂直半导体图案DVS1。垂直半导体图案VS和DVS1可以穿透电极结构ST和源极结构SC，并且可以延伸到衬底10中。电极结构ST内的第一虚设垂直半导体图案DVS1可以沿着第一方向D1线性排列。第一虚设垂直半导体图案DVS1可以位于电极结构ST的中央。单元数据存储图案DSP可以位于单元垂直半导体图案VS与电极结构ST之间。第一虚设数据存储图案DSPd1可以位于第一虚设垂直半导体图案DVS1与电极结构ST之间。
电极结构ST可以沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸，并且可以在连接区域CNR上具有阶梯结构。电极结构ST可以位于在第一方向D1上延伸的源极接触插塞CSPLG之间。由绝缘材料制成的绝缘间隔物SS可以位于源极接触插塞CSPLG与电极结构ST之间。源极接触插塞CSPLG可以包括例如选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。
电极结构ST可以包括沿着垂直于第一方向D1和第二方向D2的第三方向D3(或垂直方向)堆叠的栅电极EGE、GGE、CGE和SGE。电极结构ST的栅电极EGE、GGE、CGE和SGE中的每一个栅电极可以具有在第一方向D1上的长度，该长度可以随着距衬底10的距离增加而减小，并且电极结构ST可以具有随着距单元阵列区域CAR的距离增加而减小的高度。栅电极EGE、GGE、CGE和SGE中的每一个栅电极可以在连接区域CNR上具有焊盘部分。
在一些实施例中，栅极层间介电层12可以位于栅电极EGE、GGE、CGE和SGE之间。栅电极EGE、GGE、CGE和SGE可以包括例如选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。栅极层间介电层12可以包括氧化硅层或低k介电层。
栅电极EGE、GGE、CGE和SGE可以包括擦除控制栅电极EGE、接地选择栅电极GGE、单元栅电极CGE和串选择栅电极SGE。擦除控制栅电极EGE、接地选择栅电极GGE和串选择栅电极SGE可以各自具有两层或更多层。栅电极EGE、GGE、CGE和SGE之间的间隔(即，在第三方向D3上的距离)可以根据需要进行调整。例如，接地选择栅电极GGE与其最邻近的单元栅电极CGE之间的间隔可以大于单元栅电极CGE之间的间隔。串选择栅电极SGE与其最邻近的单元栅电极CGE之间的间隔可以大于单元栅电极CGE之间的间隔。
擦除控制栅电极EGE可以与源极结构SC相邻。擦除控制栅电极EGE可以用作产生栅极感应漏极泄漏(GIDL)的擦除控制晶体管(参见图2的ECT)的栅电极。接地选择栅电极CGE可以用作控制公共源极线(见图2的CSL)和单元垂直半导体图案VS之间的电连接的接地选择晶体管(见图2的GST)的栅电极。
各单元栅电极CGE可以位于距衬底10的顶表面不同的水平高度(即，在第三方向D3上的距离)处。单元栅电极CGE可以用作存储单元晶体管和虚设单元晶体管(参见图2的MCT和DMC)的控制栅极(参见图2的WL0至WLn和DWL)。
在一些实施例中，分离绝缘图案可以位于第一虚设垂直半导体图案DVS1的上部之间。串选择栅电极SGE可以被沿着第一方向D1线性布置的第一虚设垂直半导体图案DVS1以及第一虚设垂直半导体图案DVS1的上部之间的隔离绝缘图案分成两部分。例如，串选择栅电极SGE的分割部分可以在第二方向D2上彼此间隔开。串选择栅电极SGE可以用作第二串选择晶体管(图2的SST2)的栅电极，其控制位线BL与单元垂直半导体图案VS之间的电连接。
在单元阵列区域CAR上，源极结构SC可以位于电极结构ST与衬底10之间。源极结构SC可以平行于衬底10的顶表面。源极结构SC可以包括依次堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以直接接触第一源极导电图案SCP1的顶表面。第一源极导电图案SCP1可以由例如掺杂有第二导电类型的杂质的多晶硅形成。第二导电类型可以与第一导电类型相反。第二源极导电图案SCP2可以由例如掺杂杂质的多晶硅或未掺杂杂质的多晶硅形成。掺杂在第二源极导电图案SCP2中的杂质可以具有第二导电类型。第二导电类型的杂质可以是或包括例如磷(P)或砷(As)。
参照图3、图4、图5、图6A和图6B，第一支撑图案341可以位于第一虚设数据存储图案DSPd1与第一源极导电图案SCP1之间。当在俯视图中观察时，第一支撑图案341可以具有沿着第一方向D1延伸的线性形状，并且可以围绕与该线性形状相交的第一虚设垂直半导体图案DVS1。在电极结构ST内，第一支撑图案341可以将第一源极导电图案SCP1分成两部分。第一绝缘图案350a可以位于第一支撑图案341与第二源极导电图案SCP2之间。第一支撑图案341可以具有横向突出超过第一绝缘图案350a的边缘的侧壁。
第二支撑图案342可以位于衬底10与源极接触插塞CSPLG的一部分之间。第一支撑图案341和第二支撑图案342可以由例如掺杂碳的多晶硅形成。第二支撑图案342可以具有岛状，并且多个第二支撑图案342可以沿着第一方向D1彼此间隔开。第二绝缘图案350b可以位于第二支撑图案342与第二源极导电图案SCP2之间。第二支撑图案342可以具有横向突出超过第二绝缘图案350b的边缘的侧壁。
源极接触插塞CSPLG的底表面15可以具有不平坦结构。例如，源极接触插塞CSPLG的底表面15可以具有随底表面15的位置而变化的高度。例如，如图4和图6B所示，源极接触插塞CSPLG可以被配置为使得接触第二支撑图案342的底表面15可以高于接触衬底10的底表面15。衬底10可以包括源极接触插塞CSPLG下方的掺杂区域13。掺杂区域13也可以在第二支撑图案342中。掺杂区域13的高度可以随其位置而变化。例如，第二支撑图案342处的掺杂区域13可以高于任何其它位置处的掺杂区域13。掺杂区域13可以例如掺杂有第二导电类型的杂质。掺杂区域13以及源极结构SC的至少第一源极导电图案SCP1可以对应于图2的公共源极线CSL。
第二源极导电图案SCP2可以延伸以覆盖连接区域CNR。在连接区域CNR上，第三支撑图案343可以位于第二源极导电图案SCP2与衬底10之间。第三支撑图案343可以覆盖连接区域CNR。第三支撑图案343可以由掺杂碳的多晶硅形成。第三绝缘图案350c可以位于第三支撑图案343与第二源极导电图案SCP2之间。第一绝缘图案350a、第二绝缘图案350b和第三绝缘图案350c可以由诸如氧化硅层、氮化硅层或氮氧化硅层的绝缘材料形成。
在连接区域CNR上，多个第二虚设垂直半导体图案DVS2可以穿透电极结构ST、第二源极导电图案SCP2、第三绝缘图案350c和第三支撑图案343，并且可以延伸到衬底10中。第二虚设数据存储图案DSPd2可以位于第二虚设垂直半导体图案DVS2与第三支撑图案343之间以及第二虚设垂直半导体图案DVS2与第二源极导电图案SCP2之间。在连接区域CNR上，第二虚设垂直半导体图案DVS2可以穿透栅电极EGE、GGE、CGE和SGE的焊盘部分。第二虚设垂直半导体图案DVS2的宽度可以大于单元垂直半导体图案VS的宽度以及第一虚设垂直半导体图案DVS1的宽度。
单元数据存储图案DSP可以具有中空状或管状。单元数据存储图案DSP可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。单元数据存储图案DSP可以不位于第一源极导电图案SCP1与单元垂直半导体图案VS之间。单元垂直半导体图案VS可以接触第一源极导电图案SCP1。单元数据存储图案DSP的底端可以高于第二源极导电图案SCP2的底表面。单元垂直半导体图案VS与衬底10之间可以设置有位于第一源极导电图案SCP1下方的剩余单元数据存储图案DSPr。剩余单元数据存储图案DSPr可以包括剩余隧道绝缘层TILr、剩余电荷存储层CILr和剩余阻挡绝缘层BLKr。剩余单元数据存储图案DSPr的顶端可以低于第一支撑图案341的底表面。
第一虚设数据存储图案DSPd1和第二虚设数据存储图案DSPd2中的每一个虚设数据存储图案可以具有大致U形的横截面。第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以与源极结构SC绝缘。第一虚设垂直半导体图案DVS1可以通过第一虚设数据存储图案DSPd1与第一源极导电图案SCP1和第二源极导电图案SCP2绝缘。第二虚设垂直半导体图案DVS2可以通过第二虚设数据存储图案DSPd2与第一源极导电图案SCP1和第二源极导电图案SCP2绝缘。第一虚设数据存储图案DSPd1和第二虚设数据存储图案DSPd2中的每一个虚设数据存储图案可以包括虚设隧道绝缘层TILd、虚设电荷存储层CILd和虚设阻挡绝缘层BLKd。
第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以在器件工作期间被浮置而不被提供电压。当第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2中的至少一个虚设垂直半导体图案与源极结构SC接触时，从第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2中的至少一个虚设垂直半导体图案到源极结构SC可能发生泄漏电流。这种泄漏电流可能会在器件工作期间引起问题。然而，根据本发明构思的一些实施例，由于第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以与源极结构SC绝缘，所以第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以在器件工作期间令人满意地被浮置，并且可以基本上防止泄漏电流路径。
隧道绝缘层TIL、剩余隧道绝缘层TILr和虚设隧道绝缘层TILd可以是或包括例如氧化硅层。阻挡绝缘层BLK、剩余阻挡绝缘层BLKr和虚设阻挡绝缘层BLKd可以是或包括高k介电层，例如氧化铝层或氧化铪层。电荷存储层CIL、剩余电荷存储层CILr和虚设电荷存储层CILd可以是或包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和层叠陷阱层中的至少一种。
第一源极导电图案SCP1可以包括在单元垂直半导体图案VS与第二源极导电图案SCP2之间延伸的上延伸部SCP1u、在单元垂直半导体图案VS与衬底10之间延伸的下延伸部SCP1b、以及在第一支撑图案341与第二源极导电图案SCP2之间或在第二支撑图案342与第二源极导电图案SCP2之间延伸的侧延伸部SCP1s。上延伸部SCP1u、下延伸部SCP1b和侧延伸部SCP1s可以具有圆角表面(rounded surface)。
单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以具有空心杯状。掩埋绝缘图案VI可以位于单元垂直半导体图案VS、第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2中的每一个中。掩埋绝缘图案VI可以由例如氧化硅层形成。
衬底10上可以设置有平坦化绝缘层110，该平坦化绝缘层110覆盖连接区域CNR上的电极结构ST的端部。平坦化绝缘层110可以具有基本平坦的顶表面。平坦化绝缘层110可以包括单个绝缘层或多个堆叠的绝缘层，例如氧化硅层和/或低k介电层。第二虚设垂直半导体图案DVS2可以穿透平坦化绝缘层110。
单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以包括半导体材料，例如硅(Si)、锗(Ge)或其混合物。单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以是或可以包括掺杂杂质的半导体或未掺杂杂质的本征半导体。单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以包括多晶半导体材料。
包括半导体材料的单元垂直半导体图案VS可以用作擦除控制晶体管ECT、串选择晶体管SST和接地选择晶体管GST以及存储单元晶体管MCT的沟道，这些晶体管ECT、SST、GST和MCT已经参照图2进行了讨论。位线导电焊盘BLPAD可以设置在单元垂直半导体图案VS、第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2的上部中的每一个上。位线导电焊盘BLPAD可以是掺杂区域或者由导电材料形成。单元垂直半导体图案VS上的位线导电焊盘BLPAD可以连接到位线BL。第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2上的位线导电焊盘BLPAD可以不连接到位线BL。
例如，如图6A所示，水平绝缘图案HL可以位于数据存储图案DSP、DSPd1和DSPd2与栅电极EGE、GGE、CGE和SGE的侧壁之间。水平绝缘图案HL可以从栅电极EGE、GGE、CGE和SGE的侧壁延伸到栅电极EGE、GGE、CGE和SGE的顶表面和底表面上。在一些实施例中，水平绝缘图案HL可以包括用作NAND闪存器件的数据存储层的一部分的电荷存储层和隧道绝缘层。或者，在一些实施例中，水平绝缘图案HL可以仅包括阻挡绝缘层。
平坦化绝缘层110上可以设置有依次堆叠并覆盖电极结构ST、单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2的第一层间介电层121和第二层间介电层123。第二层间介电层123上的位线BL可以通过位线接触插塞BPLG电连接到对应的单元垂直半导体图案VS。
根据本发明构思的一些实施例的三维半导体存储器件可以不包括对接接触插塞，垂直半导体图案VS、DVS1和DVS2通过对接接触插塞连接到衬底10。主要由选择性外延生长形成的对接接触插塞的高度分布可能导致器件性能恶化。由于高度集成减小了垂直半导体图案VS、DVS1和DVS2的宽度，因此将垂直半导体图案VS、DVS1和DVS2连接到对接接触插塞可能变得越来越困难。根据本发明构思，可以不包括对接接触插塞以避免由此引起的问题。此外，根据本发明构思，单元垂直半导体图案VS的侧壁可以接触源极结构SC，使得与提供有对接接触插塞的情况相比，器件可以更可靠地运行。
图7A至图7J的横截面视图示出了制造具有图4的横截面的三维半导体存储器件的操作方法。
参照图7A，衬底10可以被制备成包括单元阵列区域CAR和连接区域CNR。可以在衬底10的整个表面上形成第一半导体层340。第一半导体层340可以由例如不掺杂杂质的多晶硅层形成。衬底10可以掺杂有第一导电类型的杂质。可以在第一半导体层340上形成第一掩模层MP1。第一掩模层MP1可以具有限制单元阵列区域CAR上的第一支撑图案341和第二支撑图案342的位置的开口。第一掩模层MP1可以暴露连接区域CNR。第一掩模层MP1可以由对第一半导体层340表现出蚀刻选择性的材料形成，该材料可以包括氧化硅层、氮化硅层、氮氧化硅层、光刻胶层、非晶碳层(ACL)和旋涂硬掩模(SOH)层中的至少一种。第一掩模层MP1可以用作掩模来执行离子注入工艺，以将碳部分地掺杂到第一半导体层340中。因此，可以形成第一支撑图案341、第二支撑图案342和第三支撑图案343。
参照图7B，可以去除第一掩模层MP1。可以在第一半导体层340以及第一支撑图案341、第二支撑图案342和第三支撑图案343上依次堆叠蚀刻停止层350和第二半导体层360。蚀刻停止层350可以由包括例如氧化硅层和氮化硅层中的至少一层的单层或多层形成。第二半导体层360可以由掺杂多晶硅层或未掺杂多晶硅层形成。可以在第二半导体层360上交替堆叠栅极层间介电层12和牺牲层22，因此可以形成模制结构100。栅极层间介电层12可以由例如氧化硅层形成。牺牲层22可以由例如氮化硅层形成。可以执行多次蚀刻工艺，使得模制结构100可以形成为在其末端具有阶梯结构。可以在衬底10的整个表面上形成平坦化绝缘层110，然后可以执行化学机械抛光(CMP)工艺以将平坦化绝缘层110保留在连接区域CNR上。
参考图7C，在单元阵列区域CAR上，单元垂直半导体图案VS可以形成为穿透模制结构100、第二半导体层360、蚀刻停止层350、第一半导体层340以及衬底10的一部分，并且单元数据存储图案DSP可以形成为围绕单元垂直半导体图案VS的侧壁。同时，第一虚设垂直半导体图案DVS1可以形成为穿透模制结构100、第二半导体层360、蚀刻停止层350、第一支撑图案341以及衬底10的一部分，并且第一虚设数据存储图案DSPd1可以形成为围绕第一虚设垂直半导体图案DVS1的侧壁。同时，在连接区域CNR上，第二虚设垂直半导体图案DVS2可以形成为穿透平坦化绝缘层110、模制结构100的端部、第二半导体层360、蚀刻停止层350、第三支撑图案343以及衬底10的一部分，并且第二虚设数据存储图案DSPd2可以形成为围绕第二虚设垂直半导体图案DVS2的侧壁。第一支撑图案341可以将第一虚设数据存储图案DSPd1与第一半导体层340分离。可以在单元垂直半导体图案VS、第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2的上部中的每一个上形成位线导电焊盘BLPAD。可以在模制结构100和平坦化绝缘层110上形成第一层间介电层121。
参照图7D，在单元阵列区域CAR上，可以蚀刻第一层间介电层121、模制结构100、第二半导体层360和蚀刻停止层350以形成暴露第一半导体层340和第二支撑图案342的第一凹槽112。牺牲间隔物114可以形成为覆盖第一凹槽112的侧壁。牺牲间隔物114可以由包括例如氧化硅层和氮化硅层中的至少一层的单层或多层形成。
参照图7E，可以去除暴露于第一凹槽112的第一半导体层340以形成第一空白空间116。第一半导体层340可以通过例如各向同性蚀刻工艺被去除。当去除第一半导体层340时，第一支撑图案341、第二支撑图案342和第三支撑图案343可能由于其中掺杂的碳而不被去除。第一空白空间116可以暴露第一支撑图案341的侧壁、第二支撑图案342的侧壁和第三支撑图案343的侧壁、蚀刻停止层350的底表面、衬底10的顶表面以及单元数据存储图案DSP的下部侧壁。相反，第一虚设数据存储图案DSPd1和第二虚设数据存储图案DSPd2的侧壁可以不被暴露，而是被第一支撑图案341和第三支撑图案343覆盖。在图7E所示的操作中，第一支撑图案341、第二支撑图案342和第三支撑图案343可以防止模制结构100塌陷。特别地，与仅存在第一支撑图案341的情况相比，第二支撑图案342和第三支撑图案343可以增强抗塌陷性。
参照图7E和图7F，可以去除牺牲间隔物114以暴露第一凹槽112的侧壁。可以使用各向同性蚀刻工艺来去除牺牲间隔物114。也可以去除蚀刻停止层350的一部分，以部分地暴露第二半导体层360的底表面和侧表面，并形成第一绝缘图案350a、第二绝缘图案350b和第三绝缘图案350c。此外，也可以部分地去除单元数据存储图案DSP以暴露单元垂直半导体图案VS的侧壁。单元数据存储图案DSP可以在其位于与第一支撑图案341、第二支撑图案342和第三支撑图案343所在高度相同的高度处的部分上被完全去除，使得剩余单元数据存储图案DSPr可以保留在衬底10的顶表面的下方。衬底10还可以在其上部侧壁上部分地被暴露。在该操作中，第二半导体层360可以用作蚀刻停止层，以防止对栅极层间介电层12中最下面的一个栅极层间介电层的蚀刻。
参照图7F和图7G，可以在衬底10的整个表面上共形地形成第三半导体层118。第三半导体层118可以是或包括例如掺杂有与衬底10的第一导电类型相反的第二导电类型的杂质的多晶硅层。第三半导体层118可以填充第一空白空间116。在一些实施例中，可以在第三半导体层118中形成气隙或接缝。第三半导体层118可以共形地形成在第一凹槽112的侧壁上和第一层间介电层121上。
参照图7G和图7H，可以从第一凹槽112的侧壁和底表面以及从第一层间介电层121去除第三半导体层118。去除第三半导体层118可以暴露第一凹槽112的底表面上的第二支撑图案342的顶表面、第一凹槽112的底表面上的衬底10的顶表面、第一凹槽112的侧壁以及第一层间介电层121的顶表面。
参照图7H和图7I，可以对暴露在第一凹槽112侧壁上的牺牲层22执行去除工艺，因此可以在栅极层间介电层12之间形成第二空白空间24。第二空白空间24可以暴露栅极层间介电层12的顶表面和底表面。在连接区域CNR上，第二空白空间24可以暴露平坦化绝缘层110的侧壁。单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以防止栅极层间介电层12塌陷。
参照图7I、图7J和图6A，可以在衬底10的整个表面上共形地形成水平绝缘层。可以沉积导电层以填充第二空白空间24和第一凹槽112。可以执行蚀刻工艺以从第一凹槽112去除水平绝缘层和导电层，因此在第一凹槽112的底表面上，第二支撑图案342以及衬底10的顶表面可以被暴露。因此，可以形成水平绝缘图案HL和栅电极EGE、GGE、CGE和SGE。可以执行离子注入工艺以在衬底10和第二支撑图案342中形成暴露在第一凹槽112的底表面上的掺杂区域13。可以在第一凹槽112的侧壁上形成绝缘间隔物SS，并且可以沉积和蚀刻导电层以形成填充第一凹槽112的源极接触插塞CSPLG。
随后，参照图4，可以形成第二绝缘层113、位线接触插塞BPLG和位线BL。
图8是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。
参考图8，根据一些实施例的三维半导体存储器件可以被配置成使得源极接触插塞CSPLG可以穿透第二支撑图案342并接触衬底10。例如，第二支撑图案342可以位于源极接触插塞CSPLG与第一源极导电图案SCP1之间。与图6B所示不同，图8所示的源极接触插塞CSPLG可以具有其高度恒定的底表面，而与底表面的位置无关。掺杂区域13可以不形成在第二支撑图案342中，而是形成在衬底10中。掺杂区域13可以具有恒定的高度，而不管其位置如何。
下面描述制造图8的三维半导体存储器件的方法。在参照图7I和图7J讨论的操作中，在从第一凹槽112去除水平绝缘层和导电层之后，暴露在第一凹槽112的底表面上的第二支撑图案342可以被另外蚀刻以暴露衬底10的顶表面。可以在暴露在第一凹槽112的底表面上的衬底10中形成掺杂区域13。其它后续过程可以与参照图7J和图4讨论的过程相同或相似。
图9是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。图10是示出图9的横截面P2的放大横截面视图。
参照图9和图10，根据一些实施例的三维半导体存储器件可以被配置成使得源极结构SC可以包括第一源极导电图案SCP1和第二源极导电图案SCP2，并且还包括第一源极导电图案SCP1下方的第三源极导电图案SCP3。第三源极导电图案SCP3可以由例如掺杂有第二导电类型的杂质的多晶硅层形成。源极接触插塞CSPLG可以接触第三源极导电图案SCP3。三维半导体存储器件可以不包括图4的掺杂区域13。第一辅助绝缘图案30a可以位于第一支撑图案341与第三源极导电图案SCP3之间。第一支撑图案341的侧壁可以横向突出超过第一辅助绝缘图案30a的边缘。第二辅助绝缘图案30b可以位于第二支撑图案342与第三源极导电图案SCP3之间。第二支撑图案342的侧壁可以横向突出超过第二辅助绝缘图案30b的边缘。第三源极导电图案SCP3可以覆盖整个连接区域CNR。在连接区域CNR上，第三辅助绝缘图案30c可以位于第三源极导电图案SCP3与第三支撑图案343之间。
在一些实施例中，单元垂直半导体图案VS以及第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2可以穿透第三源极导电图案SCP3并延伸到衬底10中。第一虚设数据存储图案DSPd1和第二虚设数据存储图案DSPd2可以分别将第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2与第三源极导电图案SCP3分隔开。剩余单元数据存储图案DSPr的顶端可以低于第三源极导电图案SCP3的顶表面。
如图10所示，第一源极导电图案SCP1可以包括顶部延伸部SCP1u、底部延伸部SCP1b、上部横向延伸部SCP1su和下部横向延伸部SCP1sb。顶部延伸部SCP1u可以在单元垂直半导体图案VS与第二源极导电图案SCP2之间延伸。底部延伸部SCP1b可以在单元垂直半导体图案VS与第三源极导电图案SCP3之间延伸。上部横向延伸部SCP1su可以在第一支撑图案341与第二源极导电图案SCP2之间或者在第二支撑图案342与第二源极导电图案SCP2之间延伸。下部横向延伸部SCP1sb可以在第一支撑图案341与第三源极导电图案SCP3之间或者在第二支撑图案342与第三源极导电图案SCP3之间延伸。延伸部SCP1u、SCP1b、SCP1su和SCP1sb可以具有圆角表面。其它配置和操作可以与参照图1至图5讨论的配置和操作相同或相似。
图11A至图11E的横截面视图示出了制造具有图9横截面的三维半导体存储器件的操作方法。
参照图11A，可以在包括单元阵列区域CAR和连接区域CNR的衬底10上依次堆叠辅助半导体层370和辅助蚀刻停止层30。辅助半导体层370可以由例如掺杂有第二导电类型杂质的多晶硅层形成。辅助蚀刻停止层30可以由包括氧化硅层和氮化硅层中的至少一层的单层或多层形成。可以在辅助蚀刻停止层30上形成第一半导体层340。第一半导体层340可以由例如不掺杂杂质的多晶硅层形成。可以在第一半导体层340上形成第一掩模层MP1。第一掩模层MP1可以用作掩模来执行离子注入工艺，以将碳部分地掺杂到第一半导体层340中。因此，可以形成第一支撑图案341、第二支撑图案342和第三支撑图案343。
参照图11B，可以执行与参照图7B至图7D讨论的工艺相同或相似的工艺，以形成模制结构100、平坦化绝缘层110、单元垂直半导体图案VS、第一虚设垂直半导体图案DVS1和第二虚设垂直半导体图案DVS2、单元数据存储图案DSP、第一虚设数据存储图案DSPd1和第二虚设数据存储图案DSPd2、第一层间介电层121、第一凹槽112和牺牲间隔物114。
参照图11C，可以去除暴露于第一凹槽112的第一半导体层340以形成第一空白空间116。第一半导体层340可以通过例如各向同性蚀刻工艺被去除。当去除第一半导体层340时，第一支撑图案341、第二支撑图案342和第三支撑图案343可能由于其中掺杂的碳而不被去除。第一空白空间116可以暴露第一支撑图案341的侧壁、第二支撑图案342的侧壁和第三支撑图案343的侧壁、蚀刻停止层350的底表面、辅助蚀刻停止层30的顶表面以及单元数据存储图案DSP的下部侧壁。
参照图11D，可以去除牺牲间隔物114以暴露第一凹槽112的侧壁。也可以去除蚀刻停止层350的一部分，以部分地暴露第二半导体层360的底部和侧表面，并形成第一绝缘图案350a、第二绝缘图案350b和第三绝缘图案350c。也可以去除辅助蚀刻停止层30的一部分，以部分地暴露辅助半导体层370的顶表面和侧表面，并形成第一辅助绝缘图案30a、第二辅助绝缘图案30b和第三辅助绝缘图案30c。此外，也可以部分地去除单元数据存储图案DSP以暴露单元垂直半导体图案VS的侧壁。单元数据存储图案DSP可以在其位于与第一支撑图案341、第二支撑图案342和第三支撑图案343所在高度相同的高度处的部分上被完全去除，使得剩余单元数据存储图案DSPr可以保留在衬底10的顶表面的下方。
参照图11E，可以在衬底10的整个表面上共形地形成第三半导体层118。第三半导体层118可以是或包括例如掺杂有第二导电类型杂质的多晶硅层。第三半导体层118可以填充第一空白空间116。随后可以执行参照图7G至图7J以及图4所讨论的工艺。可以不形成掺杂区域13。
图12是根据本发明构思的一些实施例的沿着图3的线A-A’和B-B’截取的横截面视图。
参照图12，根据一些实施例的三维半导体存储器件可以被配置成使得源极接触插塞CSPLG可以穿透第二支撑图案342和第二辅助绝缘图案30b并且接触第三源极导电图案SCP3。与图9所示不同，源极接触插塞CSPLG可以具有其高度恒定的底表面，而与底表面的位置无关。
图13是示出根据本发明构思的一些实施例的三维半导体存储器件的详细俯视图。特别地，当从图14或图15所示的第一源极导电图案SCP1的高度观察时，图13可以对应于三维半导体存储器件的详细俯视图。图14是根据本发明构思的一些实施例的沿着图13的线C-C’截取的横截面视图。
参照图13和图14，当在俯视图中观察时，第一支撑图案341可以在第一方向D1上延伸，并且部分地接触与第一虚设垂直半导体图案DVS1相邻的单元垂直半导体图案VS的侧壁。当在俯视图中观察时，第一支撑图案341与单元垂直半导体图案VS之间的单元数据存储图案DSP可以具有半圆形形状。第二支撑图案342可以在第二方向D2上延伸，并且部分地接触与源极接触插塞CSPLG相邻的单元垂直半导体图案VS的侧壁。当在俯视图中观察时，第二支撑图案342与单元垂直半导体图案VS之间的单元数据存储图案DSP可以具有四分之一弧形状。
如图14所示，与第一虚设垂直半导体图案DVS1相邻的单元数据存储图案DSP可以不被分离。因此，剩余单元数据存储图案DSPr可以不存在于与第一虚设垂直半导体图案DVS1相邻的单元垂直半导体图案VS的下方。与第一虚设垂直半导体图案DVS1相邻的单元数据存储图案DSP可以接触第二源极导电图案SCP2、第一绝缘图案350a、第一支撑图案341和衬底10。其它配置和操作可以与参照图1至图6B讨论的那些配置和操作相同或相似。
图15是根据本发明构思的一些实施例的沿着图13的线C-C’截取的横截面视图。图15示出了将图10和图14的实施例组合在一起的实施例。
参照图13和图15，与第一虚设垂直半导体图案DVS1相邻的单元数据存储图案DSP可以接触第二源极导电图案SCP2、第一绝缘图案350a、第一支撑图案341、第一辅助绝缘图案30a和第三源极导电图案SCP3。其它配置可以与参照图15和图10讨论的那些配置相同或相似。
图16是示出根据本发明构思的一些实施例的三维半导体存储器件的详细俯视图。特别地，当从图17或图18所示的第一源极导电图案SCP1的高度观察时，图16可以对应于三维半导体存储器件的详细俯视图。图17是根据本发明构思的一些实施例的沿着图16的线D-D’截取的横截面视图。
参照图16和图17，当在俯视图中观察时，第一支撑图案341的侧壁的一部分可以在第二方向D2上延伸，并且部分地接触与第一虚设垂直半导体图案DVS1相邻的单元垂直半导体图案VS的侧壁。当在俯视图中观察时，第一支撑图案341的侧壁可以具有不平坦的结构。当在俯视图中观察时，第一支撑图案341与单元垂直半导体图案VS之间的单元数据存储图案DSP可以具有四分之一弧形状。第二支撑图案342可以在第一方向D1和第二方向D2上延伸，并且部分地接触与源极接触插塞CSPLG相邻的单元垂直半导体图案VS的侧壁。当在俯视图中观察时，第二支撑图案342与单元垂直半导体图案VS之间的单元数据存储图案DSP可以具有半圆形。
如图17所示，与源极接触插塞CSPLG相邻的单元数据存储图案DSP可以不被分离。因此，剩余单元数据存储图案DSPr可以不存在于与源极接触插塞CSPLG相邻的单元垂直半导体图案VS的下方。与源极接触插塞CSPLG相邻的单元数据存储图案DSP可以接触第二源极导电图案SCP2、第二绝缘图案350b、第二支撑图案342和衬底10。
图18是根据本发明构思的一些实施例的沿着图16的线D-D’截取的横截面视图。图18示出了将图10和图17的实施例组合在一起的实施例。
参照图18和图16，与源极接触插塞CSPLG相邻的单元数据存储图案DSP可以接触第二源极导电图案SCP2、第二绝缘图案350b、第二支撑图案342、第二辅助绝缘图案30b和第三源极导电图案SCP3。其它配置可以与参照图17和图10讨论的那些配置相同或相似。
根据本发明构思的一些实施例的三维半导体存储器件可以包括与源极结构绝缘的虚设垂直半导体图案。结果，在器件工作期间，虚设垂直半导体图案可以令人满意地被浮置，并且可以防止泄漏电流路径。
根据本发明构思的一些实施例的三维半导体存储器件可以包括支撑图案，以防止模制结构在三维半导体存储器件的制造过程中塌陷。
尽管已经结合附图中所示的本发明构思的实施例描述了本发明构思，但是本领域技术人员应当理解，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域技术人员显而易见的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构包括依次堆叠在所述衬底的表面上并沿第一方向从所述单元阵列区域延伸到所述连接区域的多个栅电极，所述第一方向平行于所述衬底的顶表面；
第一源极导电图案，所述第一源极导电图案在所述单元阵列区域上位于所述电极结构与所述衬底之间；以及
单元垂直半导体图案和第一虚设垂直半导体图案，所述单元垂直半导体图案和所述第一虚设垂直半导体图案位于所述单元阵列区域上，穿透所述电极结构和所述第一源极导电图案，并延伸到所述衬底中，
其中，所述单元垂直半导体图案接触所述第一源极导电图案，并且
其中，所述第一虚设垂直半导体图案与所述第一源极导电图案电绝缘。
2.根据权利要求1所述的三维半导体存储器件，还包括：
第一虚设数据存储图案，所述第一虚设数据存储图案位于所述第一虚设垂直半导体图案与所述第一源极导电图案之间，并且接触所述第一虚设垂直半导体图案；以及
第一支撑图案，第一支撑图案位于所述第一虚设数据存储图案与所述第一源极导电图案之间。
3.根据权利要求2所述的三维半导体存储器件，还包括：
源极接触插塞，所述源极接触插塞与所述单元垂直半导体图案间隔开，穿透所述电极结构，并电连接到所述第一源极导电图案；以及
第二支撑图案，所述第二支撑图案与所述源极接触插塞相邻。
4.根据权利要求3所述的三维半导体存储器件，其中，所述第二支撑图案位于所述源极接触插塞与所述衬底之间。
5.根据权利要求3所述的三维半导体存储器件，其中，所述第二支撑图案位于所述源极接触插塞与所述第一源极导电图案之间。
6.根据权利要求3所述的三维半导体存储器件，其中，所述源极接触插塞具有沿所述第一方向从所述单元阵列区域延伸到所述连接区域中的线性形状，
其中，所述源极接触插塞的底表面具有不平坦的结构。
7.根据权利要求2所述的三维半导体存储器件，还包括位于所述第一源极导电图案与所述电极结构之间的第二源极导电图案，所述第二源极导电图案接触所述第一源极导电图案，
其中，所述第二源极导电图案和所述第一支撑图案彼此间隔开。
8.根据权利要求7所述的三维半导体存储器件，还包括位于所述第一源极导电图案与所述衬底之间的第三源极导电图案，所述第三源极导电图案接触所述第一源极导电图案，
其中，所述第三源极导电图案和所述第一支撑图案彼此间隔开。
9.根据权利要求7所述的三维半导体存储器件，还包括位于所述第二源极导电图案与所述第一支撑图案之间的绝缘图案，
其中，所述第一支撑图案的侧壁横向突出超过所述绝缘图案的边缘。
10.根据权利要求2所述的三维半导体存储器件，
其中，所述单元垂直半导体图案包括接触所述第一源极导电图案的多个单元垂直半导体图案，
其中，所述三维半导体存储器件还包括多个单元数据存储图案，每个所述单元数据存储图案接触所述多个单元垂直半导体图案中的相应一个单元垂直半导体图案的侧壁，并且
其中，所述多个单元数据存储图案中的至少一个单元数据存储图案与所述第一支撑图案相邻并接触所述第一支撑图案。
11.根据权利要求10所述的三维半导体存储器件，其中，从所述三维半导体存储器件的俯视图角度来看，接触所述第一支撑图案的所述至少一个单元数据存储图案在所述第一支撑图案的高度处限定弧形。
12.根据权利要求2所述的三维半导体存储器件，其中，从所述三维半导体存储器件的俯视图角度来看，所述第一支撑图案限定了沿所述第一方向朝向所述连接区域延伸的线性形状。
13.根据权利要求12所述的三维半导体存储器件，其中，从所述俯视图角度来看，所述第一支撑图案的侧表面具有不平坦的结构。
14.根据权利要求1所述的三维半导体存储器件，还包括位于所述连接区域上的第二虚设垂直半导体图案，所述第二虚设垂直半导体图案穿透所述电极结构的端部并延伸到所述衬底中，
其中，所述第二虚设垂直半导体图案与所述第一源极导电图案电绝缘。
15.根据权利要求14所述的三维半导体存储器件，还包括：
第二虚设数据存储图案，所述第二虚设数据存储图案接触所述第二虚设垂直半导体图案的侧表面；以及
第三支撑图案，所述第三支撑图案与所述第二虚设数据存储图案相邻。
16.根据权利要求15所述的三维半导体存储器件，其中，所述第三支撑图案覆盖所述连接区域。
17.一种三维半导体存储器件，包括：
电极结构，所述电极结构包括依次堆叠在衬底上的多个栅电极；
源极结构，所述源极结构位于所述电极结构与所述衬底之间；
位线，所述位线位于所述电极结构上；以及
虚设垂直半导体图案，所述虚设垂直半导体图案穿透所述电极结构和所述源极结构并延伸到所述衬底中，所述虚设垂直半导体图案与所述位线和所述源极结构电绝缘。
18.根据权利要求17所述的三维半导体存储器件，还包括穿透所述电极结构和所述源极结构并延伸到所述衬底中的单元垂直半导体图案，所述单元垂直半导体图案与所述虚设垂直半导体图案间隔开，
其中，所述单元垂直半导体图案的侧表面接触所述源极结构。
19.一种三维半导体存储器件，包括：
电极结构，所述电极结构包括依次堆叠在衬底上的多个栅电极；
源极结构，所述源极结构位于所述电极结构与所述衬底之间；
单元垂直半导体图案，所述单元垂直半导体图案位于所述衬底上，穿透所述电极结构和所述源极结构；以及
源极接触插塞，所述源极接触插塞穿透所述电极结构并电连接到所述源极结构，
其中，所述源极接触插塞的底表面具有不平坦的结构。
20.根据权利要求19所述的三维半导体存储器件，还包括位于所述源极接触插塞与所述衬底之间的支撑图案。
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