CN106169477A - 包括阻挡层的存储器件 - Google Patents

包括阻挡层的存储器件 Download PDF

Info

Publication number
CN106169477A
CN106169477A CN201610341241.1A CN201610341241A CN106169477A CN 106169477 A CN106169477 A CN 106169477A CN 201610341241 A CN201610341241 A CN 201610341241A CN 106169477 A CN106169477 A CN 106169477A
Authority
CN
China
Prior art keywords
layer
insulating film
interlayer insulating
barrier layer
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610341241.1A
Other languages
English (en)
Other versions
CN106169477B (zh
Inventor
郑元皙
李虎基
陈尚佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106169477A publication Critical patent/CN106169477A/zh
Application granted granted Critical
Publication of CN106169477B publication Critical patent/CN106169477B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

本发明提供一种存储器件，该存储器件包括单元区域和邻近单元区域的外围电路区域。多个栅电极层和绝缘层层叠在衬底上于单元区域中，并且多个电路器件在外围电路区域中。第一层间绝缘层在衬底上于外围电路区域中并且覆盖所述多个电路器件，第二层间绝缘层在衬底上于单元区域和外围电路区域中。阻挡层在所述多个电路器件上于第一和第二层间绝缘层之间。阻挡层在第一层间绝缘层的上表面上，阻挡层的一侧表面由第二层间绝缘层覆盖。

Description

包括阻挡层的存储器件
技术领域
本发明构思涉及包括阻挡层的存储器件和制造包括阻挡层的存储器件的方法。
背景技术
电子产品被不断地小型化，同时被要求处理愈发大量的数据。因此，需要增大这样的电子产品中使用的半导体存储器件的集成。为了增进半导体存储器件的集成，已经提出了具有与平面晶体管结构相反的垂直晶体管结构的存储器件。
发明内容
根据本发明构思的一些实施方式的存储器件包括阻挡层，该阻挡层既能在器件制造期间充当蚀刻停止层，还能减少或者防止移动电荷流入设置在外围电路区域中的电路器件。
根据本发明构思的一些实施方式，一种存储器件可以包括：单元区域，其包括在垂直于衬底的上表面的方向上延伸的沟道区域、以及层叠在衬底上以靠近沟道区域的多个栅电极层和绝缘层；外围电路区域，其靠近单元区域，并且包括设置在衬底上的多个电路器件和设置在所述多个电路器件上的阻挡层；以及层间绝缘层，其包括设置在衬底上于外围电路区域中并且覆盖所述多个电路器件的第一层间绝缘层、以及设置在衬底上于单元区域和外围电路区域中的第二层间绝缘层。阻挡层设置在第一层间绝缘层的上表面上，阻挡层的一侧表面由外围电路区域中的第二层间绝缘层覆盖。
根据本发明构思的更多的实施方式，一种存储器件可以包括：衬底；沟道区域，其在垂直于衬底的上表面的方向上延伸；多个栅电极层，其层叠在衬底上靠近沟道区域；多个电路器件，其在衬底上设置为靠近所述多个栅电极层；第一层间绝缘层，其覆盖所述多个电路器件，并且包括基本上平行于衬底的上表面的第一表面和连接第一表面和衬底的上表面的第二表面；阻挡层，其设置在第一表面和第二表面上；以及第二层间绝缘层，其设置在阻挡层和所述多个栅电极层上。
所述多个栅电极层可以包括第一栅电极层，存储器件可以包括在第一栅电极层和衬底之间的第一绝缘层。第二阻挡层可以包括用于形成第一栅电极层的牺牲层的一部分。
第一绝缘层的一部分可以在第二阻挡层和第一层间绝缘层之间。在一些实施方式中，第一绝缘层的一部分可以在第一阻挡层和第一层间绝缘层之间。第一阻挡层可以包括用于形成第一栅电极层的牺牲层的一部分。
根据本发明构思的更多的实施方式的一种存储器件包括：单元区域，其包括层叠在衬底上的多个交替的栅电极层和绝缘层；外围电路区域，其邻近于单元区域并且包括在衬底上的多个电路器件；第一层间绝缘层，其在衬底上于外围电路区域中并且覆盖所述多个电路器件；阻挡层，其在第一层间绝缘层的上表面上；以及第二层间绝缘层，其在衬底上于单元区域和外围电路区域中。第二层间绝缘层覆盖外围电路区域中的第一层间绝缘层，阻挡层在第一层间绝缘层和第二层间绝缘层之间，阻挡层的面向单元区域的侧表面由第二层间绝缘层覆盖。
附图说明
由以下结合附图的详细说明，本发明构思的以上和其它方面、特征和优点将被更清楚地理解，其中：
图1是示出根据本发明构思的一示例性实施方式的存储器件的示意性的框图；
图2A至2C是根据本发明构思的一示例性实施方式的存储器件中包括的存储单元阵列的电路图；
图3是示出根据本发明构思的一示例性实施方式的存储器件的结构的平面图；
图4至8是示出根据本发明构思的示例性实施方式的存储器件的结构的透视图；
图9A至9M是示出制造图4中示出的存储器件的方法的图；
图10A至10F是示出制造图5中示出的存储器件的方法的图；
图11A至11G是示出制造图6中示出的存储器件的方法的图；
图12A至12G是示出制造图7中示出的存储器件的方法的图；
图13A至13F是示出制造图8中示出的存储器件的方法的图；以及
图14和15是示出根据本发明构思的一示例性实施方式的包括存储器件的电子设备的框图。
具体实施方式
现在将参照附图详细描述本发明构思的示例性实施方式。
然而，本发明构思可以以许多不同的形式例示，并且不应该被解释为限于本文中阐述的具体实施方式。更确切地，这些实施方式被提供从而本公开将会透彻和完全，并且将充分地传达本发明构思的范围给本领域技术人员。
附图中，为了清楚，元件的形状和尺度可以被夸大，并且相同的附图标记将始终被用来表示相同的或者相似的元件。
图1是示出根据本发明构思的一示例性实施方式的存储器件的示意性的框图。
参见图1，根据本发明构思的该示例性实施方式的存储器件10可以包括存储单元阵列20、驱动电路30、读/写电路40和控制电路50。
存储单元阵列20可以包括多个存储单元，所述多个存储单元可以被布置成多个行和列。存储单元阵列20中包括的所述多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL、地选择线GSL等等被连接至驱动电路30，并且通过位线BL被连接至读/写电路40。在一些示例性实施方式中，布置在相同行上的多个存储单元可以被连接至相同的字线WL，布置在相同列中的多个存储单元可以被连接至相同的位线BL。
存储单元阵列20中包括的所述多个存储单元可以被分成多个存储块。每个存储块可以包括多个字线WL、多个串选择线SSL、多个地选择线GSL、多个位线BL和至少一个公共源极线CSL。
驱动电路30和读/写电路40可以由控制电路50操作。在一些示例性实施方式中，驱动电路30可以通过从外部接收地址信息ADDR并且解码收到的地址信息ADDR，选择连接到存储单元阵列的字线WL、公共源极线CSL、串选择线SSL和地选择线GSL中的至少一部分。驱动电路30可以包括用于字线WL、串选择线SSL和公共源极线CSL中的每一个的驱动电路。
读/写电路40可以根据从控制电路50得到的命令，选择连接到存储单元阵列20的位线BL的至少一部分。读/写电路40可以读取连接到位线BL的选取部分的存储单元中存储的数据，或者在连接到位线BL的选取部分的存储单元中写入。为了进行上述操作，读/写电路40可以包括诸如页面缓冲器、输入/输出缓冲器和数据锁存器的电路。
控制电路50可以响应于从外部传输的控制信号CTRL，控制驱动电路30和读/写电路40的操作。当存储单元阵列20中存储的数据被读取时，控制电路50可以控制驱动电路30的操作，从而将用于该读出操作的电压提供至待读取数据存储于其中的字线WL。当用于该读出操作的电压被提供给特定的字线WL时，控制电路50可以控制读/写电路40来读取连接到被供给用于该读出操作的电压的字线WL的存储单元中存储的数据。
同时，当数据将被写入存储单元阵列20时，控制电路50可以控制驱动电路30的操作，从而提供用于写入操作的电压至数据将被写入其中的字线WL。当用于写入操作的电压被提供给特定的字线WL时，控制电路50可以控制读/写电路40来写数据至连接到被供给用于写入操作的电压的字线WL的存储单元。
图2A至2C是根据本发明构思的一示例性实施方式的存储器件中包括的存储单元阵列的等效电路图。
参见图2A，根据本发明构思的该示例性实施方式的存储单元阵列可以包括多个存储单元串S。每一存储单元串S包括彼此串联连接的n个存储单元器件MC1至MCn、以及分别连接至存储单元器件MC1至MCn的两端的地选择晶体管GST和串选择晶体管SST。
彼此串联连接的n个存储单元器件MC1至MCn可以被分别连接到用于选择存储单元器件MC1至MCn中的至少一部分的字线WL1至WLn。
地选择晶体管GST的栅极端子可以被连接至地选择线GSL，地选择晶体管GST的源极端子可以被连接至公共源极线CSL。串选择晶体管SST的栅极端子可以被连接至串选择线SSL，串选择晶体管SST的源极端子可以被连接至存储单元器件MCn的漏极端子。在图2A中，一个地选择晶体管GST和一个串选择晶体管SST被连接至彼此串联连接的n个存储单元器件MC1至MCn。然而，多个地选择晶体管GST或者多个串选择晶体管SST可以被连接至n个存储单元器件MC1至MCn，或者地选择晶体管GST或者串选择晶体管SST可以具有与n个存储单元器件MC1至MCn不同的结构。
例如，参见图2B中示出的存储单元阵列的等效电路图，多个地选择晶体管GST1和GST2以及多个串选择晶体管SST1和SST2可以被包括在一个存储单元串S中。此外，参见图2C，和存储单元器件MC1至MCn不同，地选择晶体管GST'和串选择晶体管SST'可以不包括浮栅。
串选择晶体管SST的漏极端子可以被连接至多个位线BL1至BLm。当信号通过串选择线SSL被施加到串选择晶体管SST的栅极端子时，通过位线BL1至BLm施加的信号被传输到彼此串联连接的n个存储单元器件MC1至MCn，数据读取或者数据写入操作可以被进行。此外，当信号通过地选择线GSL被施加至连接到公共源极线CSL的地选择晶体管GST的栅极端子时，n个存储单元器件MC1至MCn中存储的电荷被完全地去除的擦除操作可以被执行。
图3是示出根据本发明构思的一示例性实施方式的存储器件的结构的平面图。
参见图3，根据本发明构思的该示例性实施方式的存储器件100可以包括单元区域C和外围电路区域P。在一些示例性实施方式中，单元区域C可以包括：单元阵列区域CA，其中形成多个沟道区域110；以及连接区域CT，其中多个栅电极层131至136(总地表示为130)被连接至多个接触插塞170至176(总地表示为170)。同时，外围电路区域P可以被形成在单元区域C的连接区域CT的外部区域中，并且多个电路器件诸如多个水平晶体管可以被设置在外围电路区域P中。
在单元区域C中，可以设置多个存储单元、以及电连接至存储单元的多个位线190和栅电极层130。所述多个栅电极层130可以包括导电材料并且在一个方向上延伸。在图3中，所述多个栅电极层130被示为在X轴方向上延伸。所述多个位线190可以在另一方向上延伸，该另一方向与所述多个栅电极层130延伸的方向交叉。在图3中，所述多个位线190被示为在与X轴方向交叉的Y轴方向上延伸。
所述多个栅电极层130可以在垂直于由X轴和Y轴定义的X-Y平面的Z轴方向上层叠，并且形成字线。在Z轴方向上设置在相同高度的一些栅电极层130可以通过多个互连线181至186(总地表示为180)彼此电连接。为了通过互连线180连接在Z轴方向上设置在相同高度的栅电极层130，多个在Z轴方向上延伸的接触插塞170可以被形成。
所述多个沟道区域110可以在所述多个栅电极层130中以之字形布置，并且每个沟道区域110可以被电连接至位线190。因为所述多个沟道区域110在栅电极层130中以之字形布置，所以栅电极层130中设置的沟道区域110的数目可以增加。
连接区域CT布置在单元阵列区域CA和外围电路区域P之间。在连接区域CT中，可以设置在一个方向(X轴方向)上从单元阵列区域CA延伸的所述多个栅电极层130和连接到所述多个栅电极层130的所述多个接触插塞170。在垂直于X-Y平面的Z轴方向上从最下面的栅电极层131朝最上面的栅电极层136，在相同的方向上延伸的所述多个栅电极层中的每一个的长度可以逐渐地缩短预定的量。因为从最下面的栅电极层131朝最上面的栅电极层136，在该方向上延伸的所述多个栅电极层中的每一个的长度逐渐地缩短，所以台阶可以形成在所述多个栅电极层130中的每一个与栅电极层130层叠的方向上相邻的栅电极层130之间。
外围电路区域P可以布置在连接区域CT外。在外围电路区域P中，可以设置用于操作存储单元的电路、用于读取存储单元中存储的信息的电路等等。在一些示例性实施方式中，外围电路区域P可以包括多个电路器件，并且外围电路区域P中包括的所述多个电路器件可以包括一个或更多个水平晶体管。
图4至8是示出根据本发明构思的示例性实施方式的存储器件的结构的透视图。
图4是示出根据本发明构思的一示例性实施方式的存储器件100的结构的透视图。在一些示例性实施方式中，图4中示出的存储器件100可以示出图3中示出的存储器件100的沿线I-I'截取的截面。在图4中，可以省略图2A至2C和图3中示出的存储单元中包括的一些元件。例如，在图4中可以省略图3中示出的位线190和互连线180。
参见图4，存储器件100可以包括：在Z轴方向上层叠在衬底105的上表面上的多个栅电极层131至136(总地表示为130)；以及布置在所述多个栅电极层130之间的多个绝缘层141至147(总地表示为140)。所述多个栅电极层130和所述多个绝缘层140可以在一个方向(图4中的X轴方向)上延伸。单元区域C可以进一步包括在Z轴方向上延伸并且靠近所述多个栅电极层130和所述多个绝缘层140的沟道区域110。沟道区域110可以被形成在具有圆形横截面的空腔中，并且嵌入绝缘层113可以形成在沟道区域110内，沟道区域110具有其中心部分是空的环形形状。导电层115可以形成在沟道区域110上，并且位线190(参考图3)可以通过导电层115被连接至沟道区域110。导电层115被提供作为漏极区域。
包括阻挡层162、电荷存储层164和隧道层166的栅绝缘层可以被设置在沟道区域110和栅电极层130之间。根据存储器件100的结构，阻挡层162、电荷存储层164和隧道层166全部可以被布置来围绕栅电极层130。换句话说，栅绝缘层的一部分可以在平行于沟道区域110的Z轴方向上延伸从而被布置在沟道区域110外部，并且栅绝缘层的其它部分可以被布置来围绕栅电极层130。在图4中示出的示例性实施方式中，电荷存储层164和隧道层166被布置在沟道区域110的外部以在平行于沟道区域110的Z轴方向上延伸，并且阻挡层162被布置为围绕栅电极层130。
阻挡层162可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或者高k电介质材料。高电介质材料可以是以下之一：铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)。当阻挡层162包括高k电介质材料时，术语“高k”可以被解释为具有阻挡层162的介电常数比隧道层166的介电常数高的含意。
同时，阻挡层162可以选择性地包括多个具有不同的介电常数的层。通过将具有相对低介电常数的层布置来比具有相对高介电常数的层更靠近沟道区域110，诸如势垒的高度的能带可以被控制，从而改善存储器件100的特性，诸如存储器件100的擦除特性。
电荷存储层164可以是电荷俘获层或者浮栅导电层。当电荷存储层164是浮栅时，它可以通过使用例如低压化学气相淀积(LPCVD)方法沉积多晶硅来形成。当电荷存储层164是电荷俘获层时，它可以包括SiO2、Si3N4、SiON、HfO2、ZrO2、Ta2O3、TiO2、HfAlxOy、HfTaxOy、HfSixOy、AlxNy和AlGaxNy中的至少一种。
隧道层166可以包括SiO2、Si3N4、SiON、HfO2、HfSixOy、Al2O3和ZrO2中的至少一种。
栅电极层130和绝缘层140中的每一个可以自在Z轴方向上层叠在不同位置的其它栅电极层130和其它绝缘层140延伸不同的长度以形成多个阶梯状台阶。由在X轴方向上延伸不同长度的所述多个栅电极层130和绝缘层140形成的台阶可以提供多个焊盘区域。在图4中，绝缘层140被示为在每个焊盘区域中在Z轴方向上布置在栅电极层130上。相反，在一些实施方式中，栅电极层130可以被布置为比绝缘层140高。
外围电路区域P可以是限定在单元区域C的外围区域中的区域，多个电路器件可以设置在外围电路区域中。外围电路区域P中设置的所述多个电路器件可以提供图1中示出的驱动电路30、读/写电路40和控制电路50，并且可以包括一个或更多个水平晶体管200和210。虽然两个水平晶体管200和210被示出在图4中，但是水平晶体管200和210的数目可以不局限于此。
参见图4，外围电路区域P中包括的水平晶体管200和210中的每一个可以包括水平栅绝缘层201、水平栅电极202、水平源电极203和水平漏电极204。水平源电极203和水平漏电极204的位置可以被交换而与图4中示出的相反，水平栅电极202可以包括多晶硅、金属(例如钨或者钼)和金属硅化物中的至少一种。在其它示例性实施方式中，水平栅电极202可以具有多晶硅层和金属硅化物层层叠的结构。
封盖层205和栅间隔物206被分别布置在水平栅电极202的上表面和侧表面。布置在水平栅电极202的上表面的封盖层205可以包括硅氮化物，布置在水平栅电极202的侧表面的栅间隔物206可以包括硅氮化物和硅氧化物中的至少一种。
在一些示例性实施方式中，封盖层205和栅间隔物206可以在单个工艺中被同时形成。在水平栅电极202被形成之后，硅氧化物层可以使用中间温度氧化物(MTO)沉积工艺在水平栅电极202上被沉积至具有500至的厚度。然后，沉积在水平栅电极202上的硅氧化物层使用回蚀刻工艺被蚀刻，以形成封盖层205和栅间隔物206。
包括硅氧化物层等等的器件保护层230可以设置在封盖层205和栅间隔物206上，器件隔离层220可以被设置在水平源电极203和水平漏电极204外面。器件保护层230可以通过使用MTO工艺沉积硅氧化物层至具有约的厚度来形成。
与单元区域C中连接到接触插塞170的栅电极层130相似，水平栅电极202可以被连接至外围接触插塞240。然而，水平栅电极202、器件隔离层220和外围接触插塞240的布置可以不限于图4中示出的配置。
根据本发明构思的示例性实施方式的存储器件100可以包括在单元区域C和外围电路区域P中设置在衬底105上的层间绝缘层150。层间绝缘层150可以包括第一层间绝缘层153和第二层间绝缘层155。第一层间绝缘层153可以覆盖外围电路区域P中的多个水平晶体管200和210。在一些示例性实施方式中，第一层间绝缘层153可以仅形成在外围电路区域P中。特别地，第一层间绝缘层153可以仅形成在外围电路区域P的设置水平晶体管200和210的部分中。第一层间绝缘层153可以填充所述多个水平晶体管200和210之间形成的间隔。因此，第一层间绝缘层153可以包括具有优秀间隙填充性能的材料，诸如高密度等离子体(HDP)氧化物层。
第二层间绝缘层155可以设置在衬底105上遍及单元区域C和外围电路区域P。在单元区域C中，第二层间绝缘层155可以形成在焊盘区域上，焊盘区域由在同一方向(例如图4中的X轴方向)上延伸不同长度的多个栅电极层130和绝缘层140形成。在外围电路区域P中，第二层间绝缘层155可以形成在第一层间绝缘层153上。
第二层间绝缘层155可以通过物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、亚大气压化学气相沉积(SACVD)工艺、低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺等等形成。在一些示例性实施方式中，第二层间绝缘层155可以包括具有较高沉积速率的正硅酸乙酯(TEOS)氧化物层。然而，第二层间绝缘层155的间隙填充能力可以小于第一层间绝缘层153的间隙填充能力。
阻挡层250可以被设置在第一层间绝缘层153和第二层间绝缘层155之间。阻挡层250可以包括不同于层间绝缘层的材料而且相对于层间绝缘层的材料具有蚀刻选择性的材料，诸如硅氮化物。阻挡层250可以用来防止水平晶体管200和210因制造存储器件的工艺期间层间绝缘层150的过度蚀刻而被损伤。此外，阻挡层250可以减少或者防止移动电荷流入水平晶体管200和210。因为阻挡层250被布置在第一层间绝缘层153上，所以阻挡层250可以具有基本上平行于衬底105的上表面的表面。此外，阻挡层250可以仅形成在外围电路区域P中。
在制造存储器件100的过程中，阻挡层250可以在水平晶体管200和210、器件保护层230和第一层间绝缘层153被形成之后形成。在一些示例性实施方式中，阻挡层250可以通过以第一层间绝缘层153填充水平晶体管200和210之间的间隔并且借助进行化学机械抛光(CMP)工艺平坦化第一层间绝缘层153的上表面来形成。因为水平晶体管200和210之间的间隔首先以具有优秀的间隙填充性能的第一层间绝缘层153填充，所以水平晶体管200和210之间的间隔中空隙的产生可以被减少或者防止。同时，因为第二层间绝缘层155在阻挡层250形成之后形成，所以在外围电路区域P中，阻挡层250的至少一个侧表面255可以由第二层间绝缘层155覆盖。
与第二层间绝缘层155相比较，第一层间绝缘层153可以具有相对小的厚度。例如，第一层间绝缘层153的厚度可以等于第二层间绝缘层155的厚度的约1/20至约1/10。根据存储器件100中包括的多个栅电极层130和绝缘层140的厚度以及层叠的栅电极层130和绝缘层140的数目，层间绝缘层150中包括的第一层间绝缘层153和第二层间绝缘层155的厚度可以在衬底各处不同。
第二层间绝缘层155可以通过在焊盘区域形成之后进行的单个工艺形成。因此，第二层间绝缘层155可以遍及单元区域C和外围电路区域P具有相同的质量。
同时，在图4中示出了四个存储单元MC1至MC4、一个串选择晶体管SST和一个地选择晶体管GST，但是本实施方式不局限于此，存储单元的数目以及串选择晶体管SST和地选择晶体管GST的数目可以更多或者更少。此外，存储单元MC1至MC4、串选择晶体管SST和地选择晶体管GST被示为具有相同的结构，但是串选择晶体管SST和地选择晶体管GST可以具有与存储单元MC1至MC4不同的结构。例如，设置在栅电极层130之间的绝缘层140以及串选择晶体管SST、地选择晶体管GST和存储单元MC1至MC4中包括的栅电极层130可以具有彼此不同的结构。
图5是示出根据本发明构思的一示例性实施方式的存储器件100'的透视图。
根据本发明构思的图5中示出的示例性实施方式的存储器件100'中包括的一些部件可以类似于图4中示出的存储器件100。然而，在本发明构思的图5中示出的示例性实施方式中，层间绝缘层150可以包括第一层间绝缘层153、第二层间绝缘层155'和第三层间绝缘层157。
第二层间绝缘层155'可以设置在第一层间绝缘层153和栅电极层130之间，并且可以包括与第一层间绝缘层153相似的具有优秀的间隙填充性能的HDP氧化物层。第二层间绝缘层155'的上表面相对于阻挡层250的上表面可以是共面的，并且第三层间绝缘层157可以设置在第二层间绝缘层155'和阻挡层250的上表面上。在图5中示出的示例性实施方式中，阻挡层250的至少一个侧表面255可以被第二层间绝缘层155'覆盖。
图6是透视图，其示出根据与图4和5中示出的那些不同的本发明构思的示例性实施方式的存储器件300。
参见图6，沟道区域310、存储单元MC1至MC4、串选择晶体管SST、地选择晶体管GST、多个栅电极层331至336(总地表示为330)、以及分别连接到所述多个栅电极层330的多个接触插塞371至376(总地表示为370)可以类似于根据图4和5中示出的示例性实施方式的存储器件100和100'。然而，在图6中示出的示例性实施方式中，第一层间绝缘层353可以具有与多个水平晶体管400和410的形状对应的弯曲表面。此外，形成在第一层间绝缘层353的上表面上的阻挡层450也可以具有弯曲表面。
类似于图4和5中示出的示例性实施方式，参见图6，在Z轴方向上层叠的所述多个栅电极层330和所述多个绝缘层340可以在一个方向(X轴方向)上延伸以提供焊盘区域。最上面的栅电极层336和绝缘层347延伸为在水平(X轴)方向上具有最短的长度，最靠近衬底305的上表面设置的最下面的栅电极层331以及绝缘层341和342可以延伸为在水平方向上具有最长的长度。与其它绝缘层342至347相比较具有相对小的厚度的绝缘层341可以额外形成在垂直方向上最下面的栅电极层331与衬底305之间。
在外围电路区域P中，所述多个水平晶体管400和410可以被设置为电路器件，并且水平晶体管400和410中的每一个可以包括水平栅绝缘层401、水平栅电极402、水平源电极403和水平漏电极404。水平源电极403和水平漏电极404的位置可以与图6中示出的位置相反，并且器件隔离层420可以被设置在水平源电极403和水平漏电极404外。外围电路区域P中设置的水平晶体管400可以被连接至外围接触插塞441和442(总地表示为440)。
第二层间绝缘层355可以设置在第一层间绝缘层353上。第二层间绝缘层355可以覆盖第一层间绝缘层353和阻挡层450，尤其是外围电路区域P中阻挡层450的至少一个侧表面455。当如图6中示出的示例性实施方式所示，第一层间绝缘层353和阻挡层450的上表面具有与水平晶体管400和410对应的弯曲表面时，形成第一层间绝缘层353之后用于平坦化第一层间绝缘层353的上表面的CMP工艺可以被省略。因此，同根据图4和5中示出的示例性实施方式的存储器件100和100'比较起来，工艺步骤可以被减少。
第一层间绝缘层353可以包括具有优秀的间隙填充性能的层诸如HDP氧化物层，第二层间绝缘层355可以包括具有高沉积速率的材料诸如TEOS氧化物。填充多个水平晶体管400和410之间的间隔的第一层间绝缘层353可以包括具有优秀的间隙填充性能的HDP氧化物层。与第一层间绝缘层353相比较具有较大的体积的第二层间绝缘层355可以包括具有高沉积速率的材料诸如TEOS氧化物，从而减少形成层间绝缘层350所需的时间的总量，同时减少/避免器件400、410附近层间绝缘层350中间隙的形成。在一些示例性实施方式中，第一层间绝缘层353的厚度与第二层间绝缘层355的厚度的比可以是约1:10至约1:20，但是不局限于此。所述比可以根据层叠的栅电极层330的数目和/或栅电极层330的厚度改变。
图7是透视图，其示出根据与图4至6不同的示例性实施方式的存储器件500。参见图7，根据本发明构思的示例性实施方式的存储器件500可以包括在Z轴方向上交替地层叠在衬底505的上表面上的多个栅电极层531至536(总地表示为530)和多个绝缘层541至547(总地表示为540)。在单元区域C中，穿过所述多个栅电极层530和绝缘层540至衬底505的空腔可以被形成，沟道区域510可以形成在空腔中。
所述多个栅电极层530和所述多个绝缘层540中的每一个可以在X轴方向上延伸以形成台阶，焊盘+区域可以通过以不同的长度延伸的栅电极层530和绝缘层540形成。在每个焊盘区域中，每个栅电极层530可以被连接至多个接触插塞570中相应的接触插塞570。绝缘层540被示为设置在图7中的焊盘区域中的栅电极层530上。然而，在一些实施方式中，栅电极层530可以在焊盘区域中被设置在绝缘层540上。
存储器件500可以包括具有第一层间绝缘层553和第二层间绝缘层555的层间绝缘层550。第一层间绝缘层553可以设置在外围电路区域P中以覆盖水平晶体管600和610，第二层间绝缘层555可以被设置在第一层间绝缘层553上在单元区域C和外围电路区域P中。因为第一层间绝缘层553包括具有优秀的间隙填充性能的HDP氧化物层，所以第一层间绝缘层553可以填充所述多个水平晶体管600和610之间的间隔。
存储器件500可以包括设置在外围电路区域P中的阻挡层650。阻挡层650可以不延伸到单元区域C中。阻挡层650可以包括第一阻挡层653和第二阻挡层657，第一阻挡层653和第二阻挡层657被设置在第一层间绝缘层553的不同的表面上。例如，第一阻挡层653可以布置在第一层间绝缘层553的上表面上，第二阻挡层657可以布置在第一层间绝缘层553的面向单元区域C的侧表面上。因为阻挡层650被布置在第一层间绝缘层553的上表面和侧表面两者上，所以可以更有效地减少/防止移动电荷流入水平晶体管600和610。第一阻挡层653可以用来减少/防止移动电荷至水平晶体管600和610内的流入，并且还可以防止层间绝缘层550被过度地蚀刻，否则层间绝缘层550的过度蚀刻可能导致形成接触插塞570和640的工艺期间对水平晶体管600和610的损伤。
阻挡层650可以包括具有相对于层间绝缘层550的蚀刻选择性的材料，诸如硅氮化物等等。第一阻挡层653和第二阻挡层657可以彼此分开，第一阻挡层653的至少一个侧表面655以及上表面可以被第二层间绝缘层555覆盖。在一些示例性实施方式中，第二阻挡层657可以通过部分地保留用于形成第一栅电极层531的牺牲层来形成，第一栅电极层531设置为在Z轴方向上最靠近衬底505的上表面。因此，第二阻挡层657的一端的厚度可以基本上与第一绝缘层541的厚度和第一栅电极层531的厚度的总和相同。即，在第二阻挡层657的所述一端，第二阻挡层657的上表面相对于第一栅电极层531的上表面可以基本上共面。
此外，在垂直方向上(在Z方向上)被布置在最下层的第一绝缘层541可以部分地保留在第二阻挡层657和第一层间绝缘层553之间。这将在下面参照图12A至12G被描述。
图8是透视图，其示出根据与图4至7不同的示例性实施方式的存储器件700。参见图8，根据本发明构思的示例性实施方式的存储器件700可以包括在Z轴方向上交替地层叠在衬底705的上表面上的多个栅电极层731至736(总地表示为730)和多个绝缘层741至747(总地表示为740)。在单元区域C中，穿过所述多个栅电极层730和绝缘层740至衬底705的空腔可以被形成，沟道区域710可以形成在空腔中。
所述多个栅电极层730和所述多个绝缘层740可以延伸为在X轴方向上具有彼此不同的长度以形成台阶，焊盘区域可以通过延伸不同长度的栅电极层730和绝缘层740形成。然而在一些实施方式中，栅电极层730可以被分别连接到多个接触插塞771至776(总地表示为770)。在图8中，绝缘层740被示为在焊盘区域中被设置在栅电极层730上。在焊盘区域中，栅电极层730可以被设置在绝缘层740上。
存储器件700可以包括具有第一层间绝缘层753和第二层间绝缘层755的层间绝缘层750。第一层间绝缘层753可以被设置在外围电路区域P中以覆盖水平晶体管800和810，并且可以包括第一部分753a和第二部分753b。第一部分753a可以通过在形成水平晶体管800和810、器件隔离层820和器件保护层830之后沉积HDP氧化物层形成。第二部分753b可以通过保留Z轴方向上最下面的第一绝缘层741的至少一部分形成。
阻挡层850可以形成在第一层间绝缘层753上。阻挡层850可以减少/防止层间绝缘层750在形成接触插塞770和840的工艺期间被过度地蚀刻，同时可以减少/防止移动的电荷流入水平晶体管800和810。阻挡层850可以包括第一阻挡层853和第二阻挡层857。第一阻挡层853可以被设置在第一层间绝缘层753的上表面上，第二阻挡层857可以被设置在第一层间绝缘层753的侧表面上。类似图7中示出的示例性实施方式，因为阻挡层850被设置在第一层间绝缘层753的上表面和侧表面两者上，所以可以更有效地减少/防止移动的电荷流入水平晶体管800和810。此外，有时，阻挡层850可以通过部分地保留用于在第一层间绝缘层753上形成第一栅电极层731的牺牲层来形成。因此，在第二阻挡层857的一端，第二阻挡层857的上表面相对于第一栅电极层731的上表面可以是基本上共面的。
第一阻挡层853和第二阻挡层857可以通过保留用于形成栅电极层730的牺牲层的至少一部分形成。以下将参照图13A至13F描述形成阻挡层850的方法。第二层间绝缘层755可以设置在第一层间绝缘层753和阻挡层850上。第二层间绝缘层755可以包括诸如TEOS氧化物层的材料，该材料具有高沉积速率从而缩短形成层间绝缘层750需要的工艺时间。第二层间绝缘层755可以覆盖阻挡层850的至少一个侧面859。
以下参照图9至13描述制造图4至8中示出的存储器件的方法。
图9A至9M是示出制造图4中示出的存储器件100的方法的图。图9A至9M是按照工艺步骤的沿图4中的透视图中的X轴方向截取的横截面视图。
参见图9A，根据本发明构思的示例性实施方式的存储器件100可以包括单元区域C和外围电路区域P。外围电路区域P可以包括多个电路器件，所述多个电路器件可以包括如图9A中所示形成在衬底105上的水平晶体管200和210。
水平晶体管200和210中的每一个可以包括通过杂质注射工艺形成的水平源电极203和水平漏电极204、以及形成在衬底105上的水平栅电极202。水平栅电极202可以由多晶硅、金属或者多晶硅和金属硅化物的叠层结构形成，并且水平栅绝缘层201可以设置在水平栅电极202和衬底105之间。封盖层205可以形成在水平栅电极202的上表面上，栅间隔物206可以形成在水平栅电极202的侧表面上。封盖层205和栅间隔物206可以通过使用MTO工艺沉积硅氧化物层等等并且进行回蚀刻工艺，被形成在水平栅电极202上。在封盖层205和栅间隔物206形成之后，水平源电极203和水平漏电极204可以通过离子注入工艺形成。
器件隔离层220可以形成在水平源电极203和水平漏电极204的外面。其中形成水平晶体管200的沟道区域的有源区可以由衬底105中的器件隔离层220限定。当外围电路区域P包括所述多个水平晶体管200和210时，器件隔离层220可以形成在水平晶体管200和210之间。此外，器件保护层230可以被形成在水平晶体管200和器件隔离层220上。器件保护层230可以使用MTO工艺以硅氧化物层形成，并且可以具有约的厚度。
然后，参见图9B，用于形成第一层间绝缘层153的第一氧化物层151可以形成在衬底105上。第一氧化物层151可以包括具有优秀的间隙填充性能的HDP氧化物层。在第一氧化物层151形成之后，第一氧化物层151的上表面可以例如使用抛光工艺平坦化。
参见图9C，起始阻挡层251可以形成在第一氧化物层151上。起始阻挡层251可以被提供以形成阻挡层250，并且形成在第一氧化物层151上遍及单元区域C和外围电路区域P。然后，参见图9D，除外围电路区域P的至少一部分之外，第一氧化物层151和起始阻挡层251可以从衬底的每个区域被去除，从而第一层间绝缘层153和阻挡层250可以被形成。
参见图9E，多个绝缘层141至147(总地表示为140)和多个牺牲层121至126(总地表示为120)可以被交替地层叠在衬底105上。牺牲层120可以由相对于绝缘层140具有蚀刻选择性的材料形成。即，牺牲层120可以包括可以相对于绝缘层140被优先地蚀刻的材料。这样的蚀刻选择性可以由牺牲层120的蚀刻速率与绝缘层140的蚀刻速率的比定量地表示。例如，绝缘层140可以是硅氧化物层和硅氮化物层中的至少一种。牺牲层120可以是从硅层、硅氧化物层、碳化硅层和硅氮化物层选出的一种，其不同于绝缘层140。例如，当绝缘层140是硅氧化物层时，牺牲层120可以是硅氮化物层。
根据本发明构思的多种实施方式，所述多个绝缘层140可以具有不同的厚度。例如，所述多个绝缘层140当中在Z轴(垂直)方向上最下面的绝缘层141可以具有比其它绝缘层142至147相对小的厚度，并且最上面的绝缘层147可以具有比其它绝缘层141至146相对大的厚度。即，绝缘层140和牺牲层120的厚度可以不限于图9E中描述的厚度，并且可以按需要以多种方式被更改。进一步，构成绝缘层140和牺牲层120的层的数目可以按需要以多种方式被更改。
然后，参见图9F，所述多个牺牲层120和绝缘层140可以被蚀刻以形成具有台阶结构的焊盘区域。为了在Z轴方向上彼此邻近的牺牲层120和绝缘层140之间形成如图9F中所示的台阶，预定的掩模层可以形成在交替地层叠在衬底105上的所述多个牺牲层120和绝缘层140上，并且由掩模层暴露的牺牲层120和绝缘层140可以被蚀刻。牺牲层120和绝缘层140可以通过若干次在修剪掩模层的同时蚀刻由掩模层暴露的牺牲层120和绝缘层140，被顺序地蚀刻。因而，如图9F中示出的所述多个台阶可以被形成。
在一些示例性实施方式中，每一绝缘层140和每一牺牲层120可以配成一对，并且每对绝缘层140和牺牲层120可以在相同的方向(例如X轴方向)上延伸相同的长度。此外，延伸至相同的长度的绝缘层141可以被进一步设置在Z轴方向上最下面的牺牲层121下面。
在台阶结构形成之后，如图9G中所示，第二层间绝缘层155可以形成在第一层间绝缘层153和阻挡层250上。如图4中所示，第二层间绝缘层155可以覆盖阻挡层250的上表面和至少一个侧表面255。
第二层间绝缘层155可以形成在衬底105上遍及单元区域C和外围电路区域P。即，第二层间绝缘层155可以被设置在单元区域C中的衬底105或者具有台阶结构的所述多个绝缘层140和牺牲层120上，并且在外围电路区域P中的覆盖衬底105和/或水平晶体管200和210的第一层间绝缘层153和阻挡层250上。
因为第二层间绝缘层155比第一层间绝缘层153具有更大的体积，所以第二层间绝缘层153可以用TEOS氧化物层被有效地形成。通过以具有出色的沉积速率的TEOS氧化物层形成第二层间绝缘层155，在形成第二层间绝缘层155的工艺中，工艺时间可以减少并且工艺效率可以提高。
在层间绝缘层150被形成之后，沟道区域110可以如图9H所示地形成。为了形成沟道区域110，开口可以被形成为在Z轴方向上穿过所述多个绝缘层140和牺牲层120。在一些示例性实施方式中，取决于沟道区域110的数目，可以形成多个开口，并且所述多个开口可以在垂直于Z轴的X-Y平面上按照之字形布置从而彼此间隔开。与参照图9F描述的形成台阶结构的方法相似，所述多个开口可以通过使用掩模层仅暴露将形成所述多个开口的区域并且各向异性地蚀刻暴露的区域来形成。所述多个开口中的每一个可以暴露衬底105的上表面，或者可以凹进衬底105预定深度。
通过原子层沉积(ALD)或者化学气相沉积(CVD)方法，电荷存储层164和隧道层166可以被形成在所述多个开口中的每一个的内壁和底表面上。电荷存储层164和隧道层166可以自邻近于所述多个牺牲层120和绝缘层140的区域被顺序地层叠，并且沟道区域110可以形成在隧道层166的内表面上。沟道区域110可以具有例如所述多个开口中的每一个的宽度或者直径的1/50至1/5的范围内的预定厚度。类似于电荷存储层164和隧道层166，沟道区域110可以通过ALD或者CVD方法形成。同时，在所述多个开口中的每一个的底表面上，沟道区域110可以直接接触衬底105并且电连接至衬底105。
沟道区域110的内侧可以以嵌入绝缘层113填充。选择性地，在嵌入绝缘层113被形成以前，可以额外地进行氢退火工艺，在该工艺中，包括形成于其上的沟道区域110的结构在含氢或者含氘气氛中热处理。通过所述氢退火工艺，存在于沟道区域110中的许多晶体缺陷可以被排除。
上述结构与图4中示出的示例性实施方式相应，并且沟道区域110能以不同的结构形成。例如，刚在用于形成沟道区域110的所述多个开口被形成以后，沟道区域110可以被形成而不形成电荷存储层164和隧道层166，然后嵌入绝缘层113可以形成在沟道区域110的内表面上。如同阻挡层162，隧道层166和电荷存储层164可以在栅电极层130形成之前形成，并且设置在阻挡层162的外表面上以围绕栅电极层130。
接着，可以进行平坦化工艺以去除覆盖最上面的层间绝缘层150的不必要的半导体材料和绝缘材料。接下来，嵌入绝缘层113的上部可以用蚀刻工艺被部分地去除，然后用于形成导电层115的材料可以沉积在去除的部分上。接下来，可以再进行平坦化工艺以形成导电层115。导电层115可以被提供作为漏极区域。
当沟道区域110被形成时，可以通过去除所述多个牺牲层120如图9I所示地形成多个水平开口Th。随着所述多个牺牲层120被去除，所述多个水平开口Th可以被形成在绝缘层140之间。所述多个栅电极层130可以通过在所述多个水平开口Th中沉积导电材料来形成。
参见图9J，阻挡层162和栅电极层131至136(总地表示为130)可以形成在水平开口Th中。当阻挡层162和栅电极层130顺序地在水平开口Th中形成时，如同电荷存储层164和隧道层166，阻挡层162可以通过ALD、CVD或者物理气相沉积(PVD)工艺形成。因为阻挡层162在栅电极层130形成以前形成，所以阻挡层162可以具有围绕栅电极层130的形式，如图9J中所示。栅电极层130可以由导电材料诸如钨(W)形成。
当阻挡层162和栅电极层130被形成时，用于形成接触插塞170的多个垂直开口Tv和Tv'可以通过在平行于沟道区域110的Z轴方向上执行蚀刻工艺来形成，如图9K所示。形成所述多个垂直开口Tv和Tv'的蚀刻工艺可以包括：形成掩模层，该掩模层中与垂直开口Tv和Tv'对应的区域是敞开的；以及相对于所述多个栅电极层130，选择性地蚀刻第二层间绝缘层155和所述多个绝缘层140。通过相对于所述多个栅电极层130中包括的材料选择性地蚀刻第二层间绝缘层155和所述多个绝缘层140中包括的材料，可以形成分别延伸至栅电极层130和水平栅电极202的垂直开口Tv和Tv'，如图9K所示。在一些示例性实施方式中，由于高的高宽比，垂直开口Tv和Tv'可以有具有倾斜侧表面的锥形结构，从而接近衬底105时其宽度减小。同时，阻挡层250可以用于防止层间绝缘层150在形成垂直开口Tv和Tv'的工艺期间被过度蚀刻。因此，可以防止水平晶体管200和210由于层间绝缘层150的过度蚀刻而被损坏。
在用于形成所述多个垂直开口Tv和Tv'的掩模层被去除之后，可以通过以导电材料填充所述多个垂直开口Tv和Tv'而形成接触插塞171至176(总地表示为170)以及241和242(总地表示为240)，如图9L所示。如同栅电极层130，接触插塞170和230可以包括导电材料诸如钨W。设置在单元区域C中的接触插塞170中的每一个可以穿过位于台阶结构中的上部上的绝缘层140从而电连接至栅电极层130。用于形成被电连接至栅电极层130的接触插塞170的垂直开口Tv可以延伸以具有能够穿过围绕栅电极层130的阻挡层162的深度。外围电路区域P中连接到水平晶体管200和210的水平栅电极202的外围接触插塞240可以正好连接到水平栅电极202或者在Y轴方向上相对于水平栅电极202交错。
接下来，参见图9M，多个互连线181至186(总地表示为180)可以形成在单元区域C中设置的所述多个接触插塞170上，位线190可以形成在沟道区域110上设置的导电层115上。所述多个互连线180可以在平行于位线190的方向上或者在与所述多个栅电极层130延伸的方向交叉的方向上形成。所述多个互连线180可以将形成在Z轴方向上的相同高度处的栅电极层130中的至少一些彼此电连接。此外，导电焊盘280和281可以形成在外围接触插塞240上。
图10A至10F是示出制造图5中示出的存储器件100'的方法的图。图10A至10F可以是按照工艺顺序自图5的透视图的Y轴方向获得的横截面视图。参照图10A至10F描述的制造存储器件100'的方法可以与参照图9A至9M描述的制造存储器件100的方法共用一些工艺。
参见图10A，多个水平晶体管200和210、第一层间绝缘层153、阻挡层250可以形成在外围电路区域P中的衬底105上。所述多个水平晶体管200和210中的每一个可以包括水平源电极203、水平漏电极204和水平栅电极202。水平栅绝缘层201可以形成在水平栅电极202与衬底105之间，封盖层205可以形成在水平栅电极202的上表面上，栅间隔物206可以形成在水平栅电极202的侧表面上。在封盖层205和栅间隔物206形成之后，水平源电极203和水平漏电极204可以通过离子注入工艺形成。
器件隔离层220可以设置在水平源电极203和水平漏电极204的外面。当外围电路区域P包括多个水平晶体管200和210时，器件隔离层220可以设置在水平晶体管200和210之间。此外，器件保护层230可以被形成在水平晶体管200和210以及器件隔离层220上。器件保护层230可以使用MTO工艺由硅氧化物层形成，并且可以具有约的厚度。
第一层间绝缘层153和阻挡层250可以形成在所述多个水平晶体管200和210上。第一层间绝缘层153和阻挡层250可以使用与依照参照图9B至9D描述的示例性实施方式的方法相同或类似的方法形成。
接下来，参见图10B，一些绝缘层141至143以及一些牺牲层121和122可以形成在衬底105上。绝缘层141至143以及牺牲层121和122可以形成在衬底105上遍及单元区域C和外围电路区域P。绝缘层141至143以及牺牲层121和122可以被如图10C所示地蚀刻以提供具有台阶结构的焊盘区域。
参见图10C，沿着垂直方向(Z轴方向)更靠近衬底105设置的牺牲层121和122以及绝缘层141至143可以在X轴方向上延伸得相对更长。为了形成如图10C所示的台阶结构，可以通过若干次在剪裁掩模层的同时蚀刻由掩模层暴露的牺牲层121和122以及绝缘层141至143，蚀刻被掩模层暴露的牺牲层120和绝缘层140。
当台阶结构被形成时，第二层间绝缘层155'可以如图10D所示地形成。与参照图4以及9A至9M描述的存储器件100不同地，根据本发明构思的示例性实施方式的第二层间绝缘层155'可以形成在所述多个绝缘层141至143与第一层间绝缘层153之间。与第一层间绝缘层153相似，第二层间绝缘层155'可以包括具有出色的间隙填充性能的HDP氧化物层。参见图5，第二层间绝缘层155'可以覆盖阻挡层250的至少一个侧表面255。
第二层间绝缘层155'可以通过在单元区域C和外围电路区域P上沉积HDP氧化物层并且抛光HDP氧化物层使得第二层间绝缘层155'的上表面相对于阻挡层250的上表面是基本上共面的来如图10D所示地被形成。第三绝缘层143的上表面相对于第二层间绝缘层155'和阻挡层250的上表面可以是共面的。
接下来，参见图10E，其它的牺牲层123至126以及其它的绝缘层144至147可以又被形成在第二层间绝缘层155'、阻挡层250和第三绝缘层143上。当牺牲层123至126以及绝缘层144至147被形成时，具有层叠结构的焊盘区域可以通过蚀刻牺牲层123至126以及绝缘层144至147形成，并且第三层间绝缘层157可以形成在其上，如图10F所示。
因此，可以如图10F所示地形成多个焊盘区域，其中多个牺牲层121至126(总地表示为120)和绝缘层141至147(总地表示为140)在X轴方向上以彼此不同的长度延伸。此外，层间绝缘层150可以包括第一至第三层间绝缘层153、155'和157。第三层间绝缘层157可以具有比第一和第二层间绝缘层153和155'更大的体积，因此可以包括具有高沉积速率的TEOS氧化物层。
当焊盘区域和层间绝缘层150被如图10F所示地形成时，沟道区域110、多个栅电极层130、阻挡层162、电荷存储层164、隧道层166以及接触插塞170和240可以通过与参照图9H至9M描述的方法相似的方法形成。
图11A至11G是示出制造图6中示出的存储器件300的方法的图。图11A至11G可以是按照工艺顺序自图6的透视图的Y轴方向获得的横截面视图。
参见图11A，根据本发明构思的示例性实施方式的存储器件300可以包括单元区域C和外围电路区域P。外围电路区域P可以包括多个电路器件，所述多个电路器件可以包括形成在衬底305上的水平晶体管400和410，如图11A所示。水平晶体管400和410中的每一个可以包括水平源电极403、水平漏电极404和水平栅电极402。封盖层405、水平栅绝缘层401和栅间隔物406可以分别形成在水平栅电极402的上表面、下表面和侧表面上，并且器件隔离层420可以形成在水平晶体管400和410之间。包括使用MTO工艺沉积的硅氧化物层的器件保护层430可以形成在水平晶体管400和410上。
接下来，参见图11B，用于形成第一层间绝缘层353的第一氧化物层351可以形成在衬底305上。第一氧化物层351可以包括具有优秀的间隙填充性能的HDP氧化物层。与图9B中示出的示例性实施方式不同地，在图11B中示出的示例性实施方式中可以省略用于平坦化第一氧化物层351的上表面的抛光工艺(CMP)。
参见图11C，起始阻挡层451可以形成在第一氧化物层351上。起始阻挡层451可以是被提供以在随后的工艺中形成阻挡层450的层，并且可以形成在第一氧化物层351上遍及单元区域C和外围电路区域P。接下来，参见图11D，通过从除外围电路区域P的至少一部分以外的区域去除第一氧化物层351和起始阻挡层451，可以形成第一层间绝缘层353和阻挡层450。因为抛光第一氧化物层351的上表面的工艺被省略，所以在外围电路区域P中第一层间绝缘层353的上表面和阻挡层450的上表面可以具有与水平晶体管400和410的栅电极对应的弯曲形状。
参见图11E，多个绝缘层341至347(总地表示为340)和多个牺牲层321至326(总地表示为320)可以被交替地形成在衬底305上。牺牲层320可以由相对于绝缘层340具有蚀刻选择性的材料形成。即，牺牲层320可以包括能相对于绝缘层340被优先地蚀刻的材料。例如，当绝缘层340包括硅氧化物时，牺牲层320可以由硅氮化物形成。
接下来，参见图11F，交替地层叠在衬底305上的所述多个牺牲层320和绝缘层340可以被蚀刻以形成具有台阶结构的焊盘区域。为了形成Z轴方向上彼此邻近的牺牲层320和绝缘层340之间的台阶结构，如图11F中所示，预定的掩模层可以形成在交替地层叠在衬底305上的所述多个牺牲层320和绝缘层340上，并且由掩模层暴露的牺牲层320和绝缘层340可以被蚀刻。通过若干次在剪裁掩模层的同时蚀刻由掩模层暴露的牺牲层320和绝缘层340，由掩模层暴露的牺牲层320和绝缘层340可以被顺序地蚀刻以形成如图11F中示出的多个台阶。
在台阶结构形成之后，如图11G中所示，第二层间绝缘层355可以形成在第一层间绝缘层353和阻挡层450上。如图6所示，第二层间绝缘层355可以覆盖阻挡层450的上表面和至少一个侧表面455。为了减少工艺时间，第二层间绝缘层355可以由具有高沉积速率的TEOS氧化物层形成。
在焊盘区域和层间绝缘层350被如图11G所示地形成之后，沟道区域310、嵌入绝缘层313、多个栅电极层330、阻挡层362、电荷存储层364、隧道层366、以及接触插塞370和440可以通过与参照图9H至9M描述的方法相似的方法形成。
图12A至12G是示出制造图7中示出的存储器件500的方法的图。图12A至12G可以是按照工艺顺序自图7的透视图的X轴方向获得的横截面视图。
参见图12A，多个水平晶体管600和610可以形成在外围电路区域P中的衬底505上。与上述示例性实施方式相似，器件隔离层620可以形成在所述多个水平晶体管600和610之间。水平晶体管600和610中的每一个可以包括水平源电极603、水平漏电极604、水平栅电极602、水平栅绝缘层601、封盖层605和栅间隔物606。包括硅氧化物的器件保护层630可以形成在水平晶体管600和610上。
参见图12B，第一氧化物层551可以形成在衬底505上。第一氧化物层551可以被提供以形成第一层间绝缘层553，并且可以填充外围电路区域P中水平晶体管600和610之间的间隔。因此，第一氧化物层551可以由具有优秀的间隙填充性能的HDP氧化物层形成。第一氧化物层551可以具有与水平晶体管600和610对应的弯曲上表面，并且第一氧化物层551的弯曲上表面可以通过抛光(CMP)工艺被平坦化，如图12B中所示。
接下来，参见12C，起始阻挡层651可以形成在第一氧化物层551的上表面上。与第一氧化物层551相似，起始阻挡层651可以遍及单元区域C和外围电路区域P形成。接下来，如图12D中所示，第一层间绝缘层553和第一阻挡层653可以通过如图12D所示地仅在外围电路区域P的一部分中保留第一氧化物层551和起始阻挡层651来形成。
在第一层间绝缘层553和第一阻挡层653被形成之后，多个牺牲层521至526(总地表示为520)和多个绝缘层541至547(总地表示为540)可以如图12E中所示地形成在衬底505上。所述多个牺牲层520和所述多个绝缘层540可以由具有相对于彼此的蚀刻选择性的材料形成。例如，所述多个牺牲层520可以由硅氮化物形成，并且所述多个绝缘层540可以由硅氧化物形成。所述多个牺牲层520和所述多个绝缘层540可以具有相同的厚度或者不同的厚度。例如，在最靠近衬底505处设置的第一绝缘层541的厚度可以比其它绝缘层542至547更薄。
接下来，参见图12F，所述多个牺牲层520和绝缘层540可以被蚀刻以形成具有台阶结构的多个焊盘区域。掩模层可以形成在所述多个牺牲层520和绝缘层540上，并且可以若干次蚀刻由掩模层暴露的区域。因此，多个牺牲层520和绝缘层540可以被蚀刻以具有如图12F中示出的结构。
仍然参见图12F，在形成台阶结构之后，牺牲层520和绝缘层540的在垂直方向(Z轴方向)上相对更靠近衬底505设置的部分可以保留在邻近于单元区域C的外围电路区域P中。在这种情况下，牺牲层520的一部分可以部分地保留在第一层间绝缘层553的侧表面上，并且可以充当第二阻挡层657，如图12F中所示。与第一阻挡层653相似，第二阻挡层657可以起减少/防止移动电荷流入水平晶体管600和610的作用。此外，绝缘层540的一部分可以部分地保留在第二阻挡层657和第一层间绝缘层553之间。在形成垂直开口以形成接触插塞570和640的工艺期间，阻挡层653可以起减少/防止外围电路区域P中的过度蚀刻的作用。
在图12F中，第二层间绝缘层657被示为包括单个层，并且通过保留在垂直方向(Z轴方向)上最下面的第一牺牲层521上来形成，但是不局限于此。即，当在垂直方向上更靠近衬底505设置的第一和第二牺牲层521和522被保留时，绝缘层542的一部分可以存在于第二阻挡层657中包括的多个层之间。
为了更有效地防止移动电荷流入水平晶体管600和610，用于形成所述多个焊盘区域的诸如蚀刻时间的蚀刻条件可以被调整以允许部分绝缘层540和牺牲层520保留在第一层间绝缘层553的侧表面上。然而，绝缘层540和牺牲层520的在第一层间绝缘层553的侧表面上的部分可以与在单元区域C中提供焊盘区域的所述多个绝缘层540和牺牲层520分隔开。
接下来，参见图12G，第二层间绝缘层555可以形成在衬底505上。因为第二层间绝缘层555具有比第一层间绝缘层553更大的体积，所以第二层间绝缘层555可以包括具有高沉积速率的TEOS氧化物层以减少工艺时间。因为第二层间绝缘层555可以遍及单元区域C和外围电路区域P形成，所以第一阻挡层653和第二阻挡层657的一侧的至少部分可以被第二层间绝缘层555覆盖，如图7中所示。
如图12G所示，当层间绝缘层550被形成时，沟道区域510、嵌入绝缘层513、多个栅电极层530、阻挡层562、电荷存储层564、隧道层566、以及接触插塞570和640可以通过与参照图9H至9M描述的方法相似的方法形成。
图13A至13F是示出制造图8中示出的存储器件700的方法的图。图13A至13F可以是按照工艺顺序自图8的透视图的X轴方向获得的横截面视图。
首先，多个水平晶体管800和810可以形成在衬底705的外围电路区域P上。所述多个水平晶体管800和810可以具有与上述其它示例性实施方式的结构相似的结构。例如，水平栅绝缘层801、水平栅电极802、水平源电极803、水平漏电极804、封盖层805、栅间隔物806、器件隔离层820和器件保护层830可以具有与以上描述的水平栅绝缘层201、水平栅电极202、水平源电极203、水平漏电极204、封盖层205、栅间隔物206、器件隔离层220和器件保护层230类似的结构。
接下来，参见图13B，第一氧化物层751可以形成在衬底705上。第一氧化物层751可以被提供以形成第一层间绝缘层753，并且可以包括具有优秀的间隙填充性能的HDP氧化物层以填充外围电路区域P中水平晶体管600和610之间的间隔。第一氧化物层751的上表面可以具有与水平晶体管800和810对应的弯曲表面，并且可以使用CMP工艺如图13B中所示地被平坦化。
参见图13C，第一氧化物层751可以从除外围电路区域P的至少一部分之外的每个区域去除，从而第一层间绝缘层753可以被形成。为了形成第一层间绝缘层753，显露单元区域C和外围电路区域P的靠近单元区域C的部分的掩模层可以形成在第一氧化物层751上，并且蚀刻工艺可以被进行。
在第一层间绝缘层753被形成之后，多个牺牲层721至726(总地表示为720)和多个绝缘层741至747(总地表示为740)可以如图13D所示地形成。所述多个牺牲层720和所述多个绝缘层740可以被交替地层叠在衬底705上，并且可以在外围电路区域P中第一层间绝缘层753开始处具有弯曲区域。
接下来，参见图13E，所述多个牺牲层720和所述绝缘层740可以被蚀刻以形成多个焊盘区域。图13E中示出的焊盘区域可以通过在所述多个牺牲层720和绝缘层740上形成预定的掩模层并且选择性地蚀刻由掩模层暴露的区域来形成。特别是，根据图13中示出的示例性实施方式，所述多个牺牲层720和绝缘层740的至少一部分可以保留在靠近单元区域C的外围电路区域P中。
参见图13E，部分第一绝缘层741和部分第一牺牲层721可以保留在第一层间绝缘层753的上表面和侧表面上。用于形成所述多个焊盘区域的诸如蚀刻时间的蚀刻条件可以被调整，以允许部分第一绝缘层741和部分第一牺牲层721保留在第一层间绝缘层753的上表面和侧表面上。第一牺牲层721可以包括硅氮化物，因此可以用来防止移动电荷流入水平晶体管800和810。即，第一牺牲层721的保留在第一层间绝缘层753的上表面和侧表面上的部分可以分别被提供作为第一阻挡层853和第二阻挡层857。
参见图13E，阻挡层850可以包括第一阻挡层853和第二阻挡层857，并且可以通过保留第一牺牲层721的在外围单元区域P中的部分形成。在图13E中，第一阻挡层853和第二阻挡层857被示为彼此连接。然而，取决于用于形成所述多个焊盘区域的蚀刻条件，第一阻挡层853和第二阻挡层857可以在第一层间绝缘层753的拐角处彼此分开。此外，阻挡层850可以与保留在单元区域C中的所述多个牺牲层720和绝缘层740分离以提供焊盘区域。
在图13E中，第一阻挡层853和第二阻挡层857中的每一个被示为具有单个层。然而，取决于用于形成所述多个焊盘区域的蚀刻条件，第一阻挡层853和第二阻挡层857中的每一个可以具有多个层。即，第一牺牲层721和第二牺牲层722或者牺牲层720的更多层可以保留在第一层间绝缘层753的上表面和侧表面上，以被提供作为第一阻挡层853和第二阻挡层857。阻挡层850可以通过调整用于形成焊盘区域的工艺条件以有意地保留牺牲层720的一部分来形成，或者可以用牺牲层720的该部分在形成焊盘区域的工艺期间保留在第一层间绝缘层753的上表面和侧表面上的方式自然地形成。
在阻挡层850被形成之后，第二层间绝缘层755可以形成在衬底705上。参见图13F，第二层间绝缘层755可以遍及单元区域C和外围电路区域P形成，并且可以覆盖最上面的绝缘层747的上表面。第二层间绝缘层755可以由TEOS氧化物层形成以减少工艺时间。
在焊盘区域和层间绝缘层750被如图13F所示地形成之后，沟道区域710、嵌入绝缘层713、多个栅电极层730、阻挡层762、电荷存储层764、隧道层766、以及接触插塞770和接触插塞841和842(总地表示为840)可以通过与参照图9H至9M描述的方法相似的方法形成。
图14是示出根据本发明构思的一示例性实施方式的包括存储器件的存储设备的框图。
参见图14，根据本发明构思的一示例性实施方式的存储设备1000可以包括与主机HOST通信的控制器1010、以及存储数据的存储器1020-1、1020-2和1020-3。存储器1020-1、1020-2和1020-3中的每一个可以包括根据本发明构思的上述各种示例性实施方式的存储器件100、300、500或者700。
与控制器1010通信的主机HOST可以是其中安装存储设备1000的各种电子设备，例如智能电话、数码照相机、台式PC、膝上型计算机或者媒体播放机。控制器1010可以从主机HOST接收用于数据读取或者写入的请求，以产生用于写入数据到存储器1020-1、1020-2和1020-3或者从存储器1020-1、1020-2和1020-3读出数据的命令CMD。
如图14中所示，在存储设备1000中，一个或更多个存储器1020-1、1020-2和1020-3可以被并行连接至控制器1010。通过将所述多个存储器1020-1、1020-2和1020-3并行连接至控制器1010，具有大容量的存储设备1000诸如固态驱动器(SSD)可以被实现。
图15是框图，其示出根据本发明构思的一示例性实施方式的包括存储器件的电子设备。
参见图15，根据本发明构思的一示例性实施方式的电子设备2000可以包括通信单元2010、输入2020、输出2030、存储器2040和处理器2050。
通信单元2010可以包括有线/无线通信模块，诸如无线因特网模块、近距离通信模块、GPS模块或者移动通信模块。通信单元2010中包括的有线/无线通信模块可以通过各种通信标准被连接至外部通信网络以发送和接收数据。
输入2020是提供给用户以控制电子设备2000的操作的模块，并且包括机械开关、触摸屏、话音识别模块等等。此外，输入2020可以包括轨迹球、激光指示器鼠标或者手指鼠标，并且可以进一步包括用户能在其中输入数据的各种传感器模块。
输出2030可以以音频或者视频形式输出由电子设备2000处理过的信息。存储器2040可以存储用于处理器2050的处理或者控制的程序、数据等等。存储器2040可以包括根据本发明构思的上述各种示例性实施方式的存储器件100、300、500或者700的一个或更多个。处理器2050可以通过根据所要求的操作发送命令至存储器2040来写数据或者读出数据。
存储器2040可以嵌入在电子设备2000中或者通过单独的接口与处理器2050通信。当存储器2040通过单独的接口与处理器2050通信时，处理器2050可以通过各种接口标准诸如SD、SDHC、SDXC、MICRO SD或者USB写数据到存储器2040或者从存储器2040读出数据。
处理器2050可以控制电子设备2000中包括的每个单元的操作。处理器2050可以进行与语音电话、视频电话或者数据通信相关的控制或者处理操作、或者进行用于多媒体回放和管理的控制或者处理操作。此外，处理器2050可以处理通过输入2020自用户发送的输入，并且通过输出2030输出其结果。进一步，处理器2050可以将控制电子设备2000的操作所需的数据写入到存储器2040，或者从存储器2040读取该数据，如以上描述那样。
如上所述，根据本发明构思的示例性实施方式，通过形成覆盖外围电路区域中的多个电路器件的第一层间绝缘层，然后在第一层间绝缘层的上表面上形成阻挡层，存储器件可以简化形成层间绝缘层的工艺，以及可以防止多个电路器件的栅电极之间空隙的产生。
虽然以上已经显示和描述了示例性实施方式，但是对本领域技术人员明显的是，能进行修改和变更而不脱离如权利要求定义的本发明的范围。
本申请要求2015年5月22日在韩国知识产权局提出的第10-2015-0072074号韩国专利申请的优先权和权益，其公开通过引用合并于此。

Claims (20)

1.一种存储器件，包括：
衬底，其包括单元区域；
多个栅电极层和绝缘层，其层叠在所述衬底上于所述单元区域中；
外围电路区域，其邻近于所述单元区域，并且包括所述衬底上的多个电路器件和所述多个电路器件上的阻挡层；以及
层间绝缘层，其包括在所述衬底上于所述外围电路区域中并且覆盖所述多个电路器件的第一层间绝缘层、以及在所述衬底上于所述单元区域和所述外围电路区域中的第二层间绝缘层，
其中所述阻挡层在所述第一层间绝缘层的上表面上，并且其中所述阻挡层的面向所述单元区域的侧表面由所述外围电路区域中的所述第二层间绝缘层覆盖。
2.如权利要求1所述的存储器件，其中所述阻挡层仅设置在所述外围电路区域中。
3.如权利要求1所述的存储器件，其中所述阻挡层基本上平行于所述衬底的上表面。
4.如权利要求1所述的存储器件，其中所述第一层间绝缘层和所述阻挡层具有在所述衬底对面的与所述多个电路器件对应的弯曲上表面。
5.如权利要求1所述的存储器件，其中所述阻挡层在所述第一层间绝缘层和所述第二层间绝缘层之间。
6.如权利要求1所述的存储器件，其中所述第一层间绝缘层包括高密度等离子体氧化物层，所述第二层间绝缘层包括正硅酸乙酯氧化物层。
7.如权利要求1所述的存储器件，其中所述阻挡层包括与所述第一层间绝缘层和所述第二层间绝缘层不同的材料。
8.如权利要求1所述的存储器件，其中所述第一层间绝缘层包括基本上平行于所述衬底的上表面的第一表面和从所述第一表面延伸到所述衬底的所述上表面的第二表面，以及
所述第二表面与所述第二层间绝缘层接触。
9.如权利要求8所述的存储器件，其中所述第二表面相对于所述阻挡层的所述侧表面是共面的。
10.如权利要求8所述的存储器件，其中所述阻挡层的至少一部分在所述第二表面上。
11.一种存储器件，包括：
衬底，其具有上表面并且包括沟道区域；
多个栅电极层，其层叠在所述衬底上于所述沟道区域中；
多个电路器件，其在所述衬底上邻近所述多个栅电极层；
第一层间绝缘层，其在所述多个电路器件上，并且包括基本上平行于所述衬底的所述上表面的第一表面和从所述第一表面延伸到所述衬底的所述上表面的第二表面；
阻挡层，其在所述第一层间绝缘层的所述第一表面和所述第二表面上；以及
第二层间绝缘层，其在所述阻挡层上和在所述多个栅电极层上。
12.如权利要求11所述的存储器件，其中所述阻挡层包括在所述第一表面上的第一阻挡层和在所述第二表面上的第二阻挡层。
13.如权利要求12所述的存储器件，其中所述第一阻挡层和所述第二阻挡层彼此分离。
14.如权利要求12所述的存储器件，其中所述第一阻挡层和所述第二阻挡层彼此连接。
15.如权利要求12所述的存储器件，其中所述第二阻挡层包括在垂直于所述衬底的所述上表面的方向上层叠的多个层。
16.如权利要求12所述的存储器件，其中所述多个栅电极层包括第一栅电极层，其中所述存储器件包括在所述第一栅电极层和所述衬底之间的第一绝缘层，以及其中所述第二阻挡层包括用于形成所述第一栅电极层的牺牲层的一部分。
17.如权利要求16所述的存储器件，其中所述第一绝缘层的一部分在所述第二阻挡层和所述第一层间绝缘层之间。
18.如权利要求16所述的存储器件，其中所述第一绝缘层的一部分在所述第一阻挡层和所述第一层间绝缘层之间。
19.如权利要求16所述的存储器件，其中所述第一阻挡层包括用于形成所述第一栅电极层的牺牲层的一部分。
20.一种存储器件，包括：
衬底；
单元区域，其包括层叠在所述衬底上的多个交替的栅电极层和绝缘层；
外围电路区域，其邻近于所述单元区域并且包括在所述衬底上的多个电路器件；
第一层间绝缘层，其在所述衬底上于所述外围电路区域中并且覆盖所述多个电路器件，所述第一层间绝缘层具有在所述衬底对面的上表面；
阻挡层，其在所述第一层间绝缘层的所述上表面上；以及
第二层间绝缘层，其在所述衬底上于所述单元区域和所述外围电路区域中，其中所述第二层间绝缘层覆盖所述外围电路区域中的所述第一层间绝缘层；
其中所述阻挡层在所述第一层间绝缘层和所述第二层间绝缘层之间；以及
其中所述阻挡层的面向所述单元区域的侧表面由所述第二层间绝缘层覆盖。
CN201610341241.1A 2015-05-22 2016-05-20 包括阻挡层的存储器件 Active CN106169477B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0072074 2015-05-22
KR1020150072074A KR102342548B1 (ko) 2015-05-22 2015-05-22 메모리 장치

Publications (2)

Publication Number Publication Date
CN106169477A true CN106169477A (zh) 2016-11-30
CN106169477B CN106169477B (zh) 2022-01-04

Family

ID=57325663

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610341241.1A Active CN106169477B (zh) 2015-05-22 2016-05-20 包括阻挡层的存储器件

Country Status (3)

Country Link
US (1) US10490566B2 (zh)
KR (1) KR102342548B1 (zh)
CN (1) CN106169477B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003977A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 包括不同类型的存储器单元的集成电路器件
CN109326602A (zh) * 2017-07-31 2019-02-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN110120393A (zh) * 2018-02-07 2019-08-13 三星电子株式会社 三维半导体存储器件
CN110349958A (zh) * 2018-04-03 2019-10-18 三星电子株式会社 三维半导体存储器件
CN110391249A (zh) * 2018-04-23 2019-10-29 三星电子株式会社 三维半导体存储器件
CN110896080A (zh) * 2018-09-13 2020-03-20 三星电子株式会社 垂直存储器件及其制造方法
CN111009607A (zh) * 2018-10-05 2020-04-14 三星电子株式会社 可变电阻存储器件
CN111180458A (zh) * 2020-01-02 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2023206158A1 (en) * 2022-04-27 2023-11-02 Intel NDTM US LLC Consolidation of staircase area etch and cmos contact area etch in 3d nand

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102632482B1 (ko) * 2018-04-09 2024-02-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2020047797A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 記憶装置及びその製造方法
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080099819A1 (en) * 2006-10-17 2008-05-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage apparatus and method for manufacturing the same
CN101369555A (zh) * 2007-08-17 2009-02-18 中芯国际集成电路制造(上海)有限公司 形成cmos图像传感器、栅极侧墙及改善刻蚀不均匀的方法
US20120108048A1 (en) * 2010-11-01 2012-05-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20120273867A1 (en) * 2011-04-29 2012-11-01 Eun-Jung Ko Non-volatile memory device and method for fabricating the same
US20130017629A1 (en) * 2011-07-11 2013-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices
US20130065386A1 (en) * 2011-09-08 2013-03-14 Hyo-Jung Kim Multiple mold structure methods of manufacturing vertical memory devices
US20130270631A1 (en) * 2012-04-13 2013-10-17 Bi-O KIM Semiconductor device and method of manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520609B1 (ko) 2003-12-15 2005-10-10 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101775430B1 (ko) * 2011-03-08 2017-09-06 삼성전자 주식회사 반도체 메모리 소자 제조방법
KR20130042352A (ko) 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
KR101985936B1 (ko) 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
KR101991943B1 (ko) 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102122364B1 (ko) * 2013-11-05 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080099819A1 (en) * 2006-10-17 2008-05-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage apparatus and method for manufacturing the same
CN101369555A (zh) * 2007-08-17 2009-02-18 中芯国际集成电路制造(上海)有限公司 形成cmos图像传感器、栅极侧墙及改善刻蚀不均匀的方法
US20120108048A1 (en) * 2010-11-01 2012-05-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices and methods of fabricating the same
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20120273867A1 (en) * 2011-04-29 2012-11-01 Eun-Jung Ko Non-volatile memory device and method for fabricating the same
US20130017629A1 (en) * 2011-07-11 2013-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices
US20130065386A1 (en) * 2011-09-08 2013-03-14 Hyo-Jung Kim Multiple mold structure methods of manufacturing vertical memory devices
US20130270631A1 (en) * 2012-04-13 2013-10-17 Bi-O KIM Semiconductor device and method of manufacturing the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003977B (zh) * 2017-06-07 2023-08-22 三星电子株式会社 包括不同类型的存储器单元的集成电路器件
CN109003977A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 包括不同类型的存储器单元的集成电路器件
CN109326602A (zh) * 2017-07-31 2019-02-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN109326602B (zh) * 2017-07-31 2023-09-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN110120393A (zh) * 2018-02-07 2019-08-13 三星电子株式会社 三维半导体存储器件
US12004350B2 (en) 2018-02-07 2024-06-04 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
CN110120393B (zh) * 2018-02-07 2024-02-27 三星电子株式会社 三维半导体存储器件
CN110349958A (zh) * 2018-04-03 2019-10-18 三星电子株式会社 三维半导体存储器件
CN110349958B (zh) * 2018-04-03 2023-09-12 三星电子株式会社 三维半导体存储器件
CN110391249A (zh) * 2018-04-23 2019-10-29 三星电子株式会社 三维半导体存储器件
CN110896080B (zh) * 2018-09-13 2024-01-12 三星电子株式会社 垂直存储器件及其制造方法
CN110896080A (zh) * 2018-09-13 2020-03-20 三星电子株式会社 垂直存储器件及其制造方法
CN111009607B (zh) * 2018-10-05 2023-08-15 三星电子株式会社 可变电阻存储器件
CN111009607A (zh) * 2018-10-05 2020-04-14 三星电子株式会社 可变电阻存储器件
CN111180458B (zh) * 2020-01-02 2022-12-02 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111180458A (zh) * 2020-01-02 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2023206158A1 (en) * 2022-04-27 2023-11-02 Intel NDTM US LLC Consolidation of staircase area etch and cmos contact area etch in 3d nand

Also Published As

Publication number Publication date
KR102342548B1 (ko) 2021-12-24
CN106169477B (zh) 2022-01-04
US20160343725A1 (en) 2016-11-24
US10490566B2 (en) 2019-11-26
KR20160137856A (ko) 2016-12-01

Similar Documents

Publication Publication Date Title
CN106169477A (zh) 包括阻挡层的存储器件
CN110112137B (zh) 具有虚设通道区的垂直存储装置
US10297451B2 (en) Memory device
US9853048B2 (en) Memory device and method of manufacturing the same
US9368508B2 (en) Memory device
CN107017264B (zh) 存储器件
US9214569B2 (en) Memory device
CN106601745B (zh) 存储装置
CN104637883B (zh) 非易失性存储装置的制造方法
CN107958869B (zh) 使用蚀刻停止层的存储器装置
CN106601746A (zh) 半导体器件及其制造方法
KR102342549B1 (ko) 메모리 장치 및 그 제조 방법
US10128263B2 (en) Memory devices
CN107527915A (zh) 存储器件
US20160071877A1 (en) Semiconductor devices including cell on peripheral epi-substrate and methods of manufacturing the same
CN107305895A (zh) 具有包括不同材料层的公共源线的存储器件
KR20150048553A (ko) 수직형 비휘발성 메모리 소자
TW201214630A (en) Non-volatile memory with flat cell structures and air gap isolation
KR102410302B1 (ko) 메모리 장치 및 그 제조 방법
US20170047342A1 (en) Semiconductor device having channel holes
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant