KR101775430B1 - 반도체 메모리 소자 제조방법 - Google Patents

반도체 메모리 소자 제조방법 Download PDF

Info

Publication number
KR101775430B1
KR101775430B1 KR1020110020621A KR20110020621A KR101775430B1 KR 101775430 B1 KR101775430 B1 KR 101775430B1 KR 1020110020621 A KR1020110020621 A KR 1020110020621A KR 20110020621 A KR20110020621 A KR 20110020621A KR 101775430 B1 KR101775430 B1 KR 101775430B1
Authority
KR
South Korea
Prior art keywords
layer
core
cell array
ferry
region
Prior art date
Application number
KR1020110020621A
Other languages
English (en)
Other versions
KR20120102449A (ko
Inventor
박원모
황민욱
김현철
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110020621A priority Critical patent/KR101775430B1/ko
Priority to US13/414,262 priority patent/US8883622B2/en
Publication of KR20120102449A publication Critical patent/KR20120102449A/ko
Application granted granted Critical
Publication of KR101775430B1 publication Critical patent/KR101775430B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Abstract

반도체 메모리 소자 제조방법이 제공된다. 본 발명의 실시예는 셀 어레이 영역 및 상기 셀 어레이 영역에 인접하는 코어/페리 영역으로 구분되며, 상기 셀 어레이 영역 내에서 셀 어레이 신호전달 도전층이 형성되어 있는 하부층을 포함하는 반도체 기판을 준비하는 단계; 상기 하부층의 전면에 절연층을 형성하는 단계; 상기 코어/페리 영역의 상기 절연층 상에 상기 셀 어레이 신호전달 도전층과 전기적으로 접속되는 코어/페리 신호전달 도전층을 형성하는 단계; 상기 절연층 및 상기 코어/페리 신호전달 도전층 상에 캡핑 절연막을 형성하는 단계; 상기 셀 어레이 영역의 상기 하부층이 노출되도록 상기 캡핑 절연막을 식각하는 단계; 및 상기 하부층 및 상기 코어/페리 영역의 전면에 스토퍼층(stopper layer)을 형성하는 단계;를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.

Description

반도체 메모리 소자 제조방법{Method of fabricating the Semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 셀 어레이(cell array) 영역에 캐패시터를, 코어/페리 영역에 신호전달 도전층을 단순화된 공정을 통하여 형성한 반도체 메모리 소자 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터를 저장하는 단위 메모리 셀이 매트릭스 형태로 집합되어 있는 셀 어레이가 형성된 셀 어레이 영역(cell array region)과, 셀 어레이로 외부의 데이터를 실어오거나 셀 어레이의 데이터를 외부로 실어 나르는 주변 회로가 복잡하게 형성된 코어/페리(core/peripheral region) 영역으로 구분된다. 일반적으로 셀 어레이 영역 내의 메모리 셀을 형성하는 과정은 코어/페리 영역 내의 주변 회로를 형성하는 과정과 연계되어 이루어지기 때문에 공정이 매우 복잡하다. 따라서 반도체 메모리 소자의 고집적화를 수행하면서도 공정을 단순화시킬 수 있는 방법들이 지속적으로 요구되고 있다.
본 발명의 사상이 해결하고자 하는 과제는 공정을 단순화시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 상기 기술적 과제를 해결하기 위하여, 본 발명의 실시예는 셀 어레이 영역 및 상기 셀 어레이 영역에 인접하는 코어/페리 영역으로 구분되며, 상기 셀 어레이 영역 내에서 셀 어레이 신호전달 도전층이 형성되어 있는 하부층을 포함하는 반도체 기판을 준비하는 단계; 상기 하부층의 전면에 절연층을 형성하는 단계; 상기 코어/페리 영역의 상기 절연층 상에 상기 셀 어레이 신호전달 도전층과 전기적으로 접속되는 코어/페리 신호전달 도전층을 형성하는 단계; 상기 절연층 및 상기 코어/페리 신호전달 도전층 상에 캡핑 절연막을 형성하는 단계; 상기 셀 어레이 영역의 상기 하부층이 노출되도록 상기 캡핑 절연막을 식각하는 단계; 및 상기 하부층 및 상기 코어/페리 영역의 전면에 스토퍼층(stopper layer)을 형성하는 단계;를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
또한, 상기 캡핑 절연막을 형성하는 단계는, 상기 코어/페리 신호전달 도전층 간 간격의 적어도 1/2배 이상의 두께로 캡핑 절연막을 형성할 수 있다.
또한, 상기 캡핑 절연막의 식각은, 건식 식각일 수 있다.
또한, 상기 코어/페리 신호전달 도전층을 형성하는 단계는, 상기 셀 어레이 신호전달 도전층의 일부와 전기적으로 접속하는 콘택 플러그를 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 하부층은 상기 반도체 기판상에 형성될 수 있다.
또한, 상기 하부층은 상기 셀 어레이 영역과 상기 코어/페리 영역에 걸쳐서 상부 표면이 수직적으로 동일 레벨의 제1수준을 이룰 수 있다.
또한, 상기 셀 어레이 신호전달 도전층은 상기 제1수준 이하의 위치에 형성될 수 있다.
또한, 상기 스토퍼층(stopper layer)을 형성하는 단계 후에, 상기 스토퍼층 상에 절연 몰드층을 형성하는 단계; 및 상기 절연 몰드층 및 상기 스토퍼층을 관통하면서 상기 하부층과 전기적으로 접속하는 스토리지 전극을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 하부층 내에 매몰 콘택층을 더 포함하며, 상기 스토리지 전극은 상기 매몰 콘택층에 전기적으로 접속할 수 있다.
또한, 상기 절연 몰드층은 상기 스토퍼층과 비교하여 식각 선택비가 큰 물질일 수 있다.
본 발명의 사상에 의한 반도체 메모리 소자의 제조방법은 코어/페리 영역 내에 코어/페리 신호전달 도전층을 형성하고, 상기 코어/페리 신호전달 도전층 상에 캡핑 절연막을 형성한 후, 식각 공정을 이용하여 셀 어레이 영역내의 매몰 콘택층을 노출시키기 때문에 셀 어레이 영역의 콘택 매몰층을 노출시키기 위한 셀 오픈 포토 공정(cell open photo process)을 별도로 수행할 필요가 없게 되어 공정이 매우 단순화된다.
도 1a은 본 발명의 기술적 사상에 의한 실시예들이 적용되는 반도체 메모리 소자를 설명하기 위한 개략적인 블럭도이다.
도 1b는 도 1a에서 셀 어레이 영역 내의 반도체 메모리 셀의 회로도를 설명하기 위한 개략도이다.
도 2는 본 발명의 실시예들이 적용되는 비트 라인의 배치를 보여주는 개략적인 사시도이다.
도 3은 본 발명의 실시예들에 따라 제조된 반도체 메모리 소자를 부분적으로 나타낸 단면도이다.
도 4a 내지 도 4g는 도 3의 반도체 메모리 소자를 제조하는 과정을 보여주는 공정 단면도들이다.
도 5는 본 발명의 또 다른 실시예들이 적용되는 비트 라인 및 워드 라인의 배치를 보여주는 개략적인 사시도이다.
도 6은 본 발명의 또 다른 실시예들에 따라 제조되는 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따라 제조되는 반도체 메모리 소자를 설명하기 위한 공정 단면도들이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따라 제조되는 반도체 메모리 소자를 설명하기 위한 공정 단면도들이다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따라 제조되는 반도체 메모리 소자를 설명하기 위한 공정 단면도들이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 모듈의 평면도이다.
도 11은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 카드의 개략도이다.
도 12는 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 시스템의 개략도이다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 다른 한정이 없는 한, 첨부 도면에서 동일한 참조 부호는 동일 부재를 나타낸다.
도 1a은 본 발명의 기술적 사상에 의한 실시예들이 적용되는 반도체 메모리 소자를 설명하기 위한 개략적인 블럭도이며, 도 1b는 도 1a에서 셀 어레이 영역 내의 반도체 메모리 셀의 회로도를 설명하기 위한 개략도이다.
본 발명의 기술적 사상은 기본적으로 단위 셀 내에 적어도 하나의 트랜지스터와 데이터를 저장할 수 있는 적어도 하나의 캐패시터를 포함하는 모든 반도체 메모리 소자에 적용될 수 있다. 도 1a 및 도 1b를 참조하면, 본 발명이 적용되는 반도체 메모리 소자는 데이터를 기억(저장)할 수 있는 단위 메모리 셀들이 매트릭스 형태로 집합되어 있는 셀 어레이 영역(혹은 셀 영역; 10)을 포함한다. 셀 어레이 영역(10)의 주변에 인접하여 형성되는 코어/페리(core/peri) 영역에는 셀 어레이 영역(10) 내의 기억장치로 데이터를 실어오거나 셀 어레이 영역(10)의 기억장치로부터 데이터를 외부로 실어 나르는 주변 회로가 형성된다.
상기 셀 어레이 영역(10)은 데이터를 유지 및 보존할 수 있는 복수개의 단위 메모리 셀들이 포함되며, 이들 단위 메모리 셀을 선택하여 활성화 하는 신호선인 워드 라인(WL0...WLN)과 단위 메모리 셀의 데이터를 입출력 할 수 있는 신호선인 비트 라인(BL0...BLM)을 포함한다.
본 실시예에서는 도 1b에서 도시된 바와 같이 각 단위 메모리 셀에 하나의 트랜지스터와 하나의 캐패시터가 포함된 1-T DRAM(1-Transister Dynamic Random Access Memory) 구조를 갖는다. 캐패시터(C)에 전하가 들어있으면 데이터가 "1"이고, 전하가 없으면 데이터가 "0"이라는 식으로 정보를 저장하며, 이 캐패시터(C)의 스토리지 전극은 스위치 역할을 하는 셀 트랜지스터의 제2 소오스/드레인에 연결되어 셀 트랜지스터의 온/오프 동작에 의해 데이터를 기억하거나 제거한다. 워드 라인(WL0이)이 셀 트랜지스터의 게이트(G)에 접속하며, 비트 라인(BL0)이 셀 트랜지스터의 제1 소오스/드레인(S/D)에 접속된다.
도 1a에서와 같이, 셀 어레이 영역(10)의 주변의 코어/페리 영역에는 워드 라인(WL0...WLN) 중 어느 하나를 선택할 수 있게 하는 로우 디코더(20)와, 비트 라인(BL0...BLM) 중 어느 하나를 선택할 수 있게 해주는 칼럼 디코더(40)가 형성되며, 셀 자체에는 증폭작용이 없기 때문에 센스 증폭기(Sense Amplifier; SA, 30)가 비트 라인의 신호를 감지/증폭하여 증폭된 신호를 외부 회로로 전달하게 해준다. 도 1a에서 도면부호 "A"는 비트 라인들과 셀 어레이 영역(10)의 경계 부분, "B"는 워드 라인들과 셀 어레이 영역(10)의 경계 부분을 나타낸다.
도 2는 본 발명의 실시예들이 적용되는 신호전달 도전층, 예를 들어 비트 라인의 배치를 보여주는 개략적인 사시도로서, 도 1a의 "A" 부분에 대한 개략적 사시도이다.
도 2를 참조하면, 셀 영역(혹은 셀 어레이 영역)과 코어/페리 영역을 걸쳐서 하부층(120)이 형성되어 있으며, 셀 어레이 영역과 코어/페리 영역을 걸쳐서 신호전달 도전층이 연속적으로 형성되어 있다. 본 실시예에서 신호전달 도전층은, 예를 들어 비트 라인을 나타내는 것으로서, 셀 영역에서는 셀 어레이 신호전달 도전층(124)이 하부층(120)의 상부 표면 아래로 특정 방향을 따라 복수개가 매몰되어 형성되어 있으며, 코어/페리 영역에서는 코어/페리 신호전달 도전층(140)이 하부층(120)의 상부 표면 위로 특정 방향으로 따라 형성되어 있다.
셀 어레이 신호전달 도전층(124)은 셀 영역을 넘어 코어/페리 영역으로 일정한 길이만큼 연장되어 형성되며, 코어/페리 영역에 형성된 콘택 플러그(126)를 통하여 코어/페리 신호전달 도전층(140)과 전기적으로 접속된다. 셀 어레이 신호전달 도전층(124)은 셀 영역 내에 배치된 복수개의 셀 트랜지스터의 제1 소오스/드레인(도시 안됨)에 접속된다. 도 2는 개념적인 사시도로서, 비록 도 2에서는 콘택 플러그(126)가 코어/페리 영역 내에 형성되는 것으로 도시되어 있으나, 셀 영역과 코어/페리 영역의 경계로부터 근접한 범위 내라면 상기 콘택 플러그(126)는 셀 영역 내에 형성되고, 코어/페리 신호전달 도전층(140)이 셀 영역 내로 연장되어 전기적으로 접속될 수 있다. 한편, 코어/페리 영역 신호전달 도전층(140)의 연장 방향은 셀 어레이 신호전달 도전층(124)과 동일한 방향으로 연장되는 것으로 도시되어 있으나, 주변 회로의 설계 의도에 따라 셀 어레이 신호전달 도전층(124)의 연장 방향과 수직한 방향 또는 그 외의 각도를 이루는 방향으로 전환되어 연장될 수 있다.
한편, 상기 셀 어레이 신호전달 도전층(124)은 금속, 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층(124)는 W, Al, Cu, Mo, Ti, Ta, Ru 등과 같은 금속으로 이루어지거나, TiN, TiN/W, Ti/TiN, WN, W/WN, TaN, Ta/TaN, TiSiN, TaSiN, WSiN 등과 같은 금속 질화물로 이루어질 수도 있으며, CoSi2, TiSi2, WSi2 등과 같은 금속 실리사이드로 이루어질 수도 있다.
도 3은 본 발명의 실시예들에 따라 제조된 반도체 메모리 소자를 부분적으로 나타낸 단면도로서, 도 2의 신호전달 도전층(124,140)이 적용된 것을 나타낸다.
도 3을 참조하면, 반도체 기판(110), 예를 들어 실리콘 기판, 상에 하부층(120)이 형성되어 있다. 하부층(120)은 셀 영역과 코어/페리 영역에 걸쳐 수직적으로 동일한 레벨을 이루는 제1 수준(120H)으로 형성되어 있다. 상기 하부층(120)은 예를 들어, 실리콘 산화막 계열의 층간 절연층일 수 있다.
또한, 도 2에서 보여지듯이 셀 어레이 신호전달 도전층(124), 예를 들어 셀 어레이 비트라인이 상기 하부층(120)에 매몰되어 있으며, 캐패시터(150)의 스토리지 전극(152')이 형성될 위치에 매몰 콘택층(Buried Contact; BC, 122)이, 예를 들어 폴리실리콘으로 형성될 수 있다. 상기 매몰 콘택층(122)은 셀 영역 내에 형성되는 셀 트랜지스터의 제2 소오스/드레인(도시 안됨)에 전기적으로 접속된다. 한편, 상기 셀 어레이 신호전달 도전층(124)은 셀 영역과 코어/페리 영역의 경계로부터 근접한 위치까지 연장되어 있다.
셀 영역의 하부층(120) 위로는 각 매몰 콘택층(122)에 대응하여 캐패시터(150)가 형성되며, 상기 캐패시터(150)는 스토리지 전극(152', 캐패시터 유전막(154) 및 플레이트 전극(156)으로 이루어진다. 각 캐패시터(150)의 스토리지 전극(152')은 하부층(120) 위로 형성되는 스토퍼층(stopper layer, 132) 및 절연 몰드층(134)을 관통하면서 상기 매몰 콘택층(122)과 전기적으로 접속하게 된다.
상기 캐패시터(150)는 컨케이브(concave) 형상일 수 있으며, 캐패시터 유전막(154)은 스토리지 전극(152')의 컨케이브 형상의 외부 측면, 상부면, 내부 측면 및 바닥면을 따라 형성된다.
한편, 코어/페리 영역의 하부층(120)의 상부 표면인 제1 수준(120H) 위로 코어/페리 신호전달 도전층(140)이 형성되며, 상기 코어/페리 신호전달 도전층(140)은 셀 영역으로부터 연장된 셀 어레이 신호전달 도전층(124)과 콘택 플러그(126)를 통하여 전기적으로 접속된다. 상기 콘택 플러그(126)는 DC(Direct Contact)라고도 불린다. 또한, 상기 코어/페리 신호전달 도전층(140)은 코어/페리 비트 라인일 수 있다.
한편, 상기 콘택 플러그(126)는 그 하부에 접속되는 셀 어레이 신호전달 도전층(124)과의 접촉 저항 특성을 향상시키기 위해 콘택홀(126h) 내부에 장벽 금속층(barrier metal layer), 예를 들어 티타늄/티타늄 나이트라이드 물질을 먼저 형성한 후 콘택홀(126h) 내부를 상기 코어/페리 신호전달 도전층(140)과 동일한 도전 물질층, 예를 들어 텅스텐을 충전하여 형성될 수 있다.
상기 코어/페리 신호전달 도전층(140)의 측벽에는 스페이서(142A)가 형성된다. 상기 스페이서(142A)는 상기 코어/페리 신호전달 도전층(140)이 형성된 상기 절연층(130) 상에 캡핑 절연막(142)을 형성하고, 식각 공정을 거쳐 형성된다. 상기 식각 공정은 건식 식각 공정일 수 있으며, 상기 캡핑 절연막(142)은 산화물 또는 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 스페이서(142A)를 형성하는 공정을 통해 셀 어레이 영역과 코어/페리 영역간의 단차를 줄일 수 있을 뿐만 아니라, 스페이서(142A)를 형성하는 과정에서 셀 어레이 영역의 하부층(120)이 노출되므로, 셀 어레이 영역의 하부층(120)을 노출시키기 위한 셀 오픈 포토 공정(cell open photo process)을 별도로 수행할 필요가 없게 되어 공정이 매우 단순화된다.
또한, 코어/페리 신호전달 도전층(140)을 충분히 덮기 위하여 코어/페리 신호전달 도전층(140) 간 스페이스의 1/2 이상에 해당하는 두께로 캡핑 절연막(142)을 형성하므로, 종래 코어/페리 신호전달 도전층 상에 질화막을 형성하고 절연막을 형성하는 공정에서 막질의 갭필(gap-fill) 능력 때문에 보이드(void)가 생기는 문제점을 방지할 수 있다.
이어서, 하부층(120) 및 상기 코어/페리 영역의 전면에 스토퍼층(stopper layer, 132)을 형성한다. 상기 스토퍼층(132)은 실리콘 질화물일 수 있으며, 화학기상증착(CVD)을 통하여 형성할 수 있다.
상기 하부층(120) 및 상기 코어/페리 영역의 전면에 스토퍼층(132)을 형성함으로써, 셀 어레이 영역에 캐패시터(150)를 형성하는 과정에서 코어/페리 영역에 플레이트 전극(156)이 완전히 제거되지 않아 레지듀(residue)가 발생하더라도 코어/페리 신호전달 도전층(140)이 스토퍼층(132)에 의해 보호되므로 반도체 소자의 불량을 방지할 수 있다.
이하, 도 4a 내지 도 4g의 공정 단면도들을 참조하여, 도 3의 반도체 메모리 소자를 제조하는 과정을 구체적으로 설명한다.
도 4a를 참조하면, 반도체 기판(110) 상에 코발트, 니켈, 티타늄 등의 금속 도전물질을 형성한 후 패터닝하여 셀 어레이 신호전달 도전층(124)을 형성한다. 상기 셀 어레이 신호전달 도전층(124)은 셀 어레이 영역(혹은 셀 영역이라고 함)과 코어/페리 영역과의 경계 부분을 넘어 코어/페리 영역으로 연장될 수 있다.
이어서, 상기 셀 어레이 영역 내에 셀 트랜지스터(도시 안됨)가 형성된 반도체 기판(110), 예를 들어 실리콘 기판의 전면에 실리콘 산화막 또는 실리콘 질화막 계열의 하부층(120)을 형성하고 상부 표면을 에치백(etch-back) 또는 화학기계적 연마(Chemical Mechanical Polishing; CMP)를 통하여 평탄화 시킨다. 상기 하부층(120)은 층간 절연층일 수 있다.
이어서 매몰 콘택층(122)이 형성될 지점을 노출시키는 마스크 패턴(도시 안됨)을 형성한 후, 이를 식각 마스크로 하여 매몰 콘택층(122)이 형성될 부분의 하부층(120) 물질을 반도체 기판(110)의 상부 표면이 노출될 때까지 식각하여 매몰 콘택홀(122h)을 형성한다. 이어서, 매몰 콘택홀(122h)이 충분히 매립되도록 매몰 콘택층(122) 물질, 예를 들어 도핑된 폴리실리콘을 하부층(120)의 전면에 형성시킨 후 CMP를 수행하여 서로 분리된 매몰 콘택층(122)을 형성한다.
이어서, 표면 평탄화된 하부층(120)의 전면에 산화막 또는 질화막 계열의 절연층(130)을 증착시킨 후, CMP를 수행하여 표면을 평탄화시킨다. 이어서, 코어/페리 영역에 도시된 콘택 플러그(126)를 형성하기 위한 DC 콘택홀(126h)을 일반적인 포토리소그라피 공정과 식각 공정을 통하여 형성한다.
이어서, 콘택 플러그(126)가 형성될 DC 콘택홀(126h)을 포함하여 절연층(130)의 전면에 장벽 금속 물질로서 티타늄/티타늄 나이트라이드를 형성한 후, 텅스텐, 코발트, 니켈, 티타늄 등의 코어/페리 신호전달 도전층 형성 물질을 증착하여 상기 콘택홀(126h)을 충분히 충전하면서 상기 절연층(130) 위로 일정한 두께만큼 형성시키고, 포토리소그래피 기술을 이용하여 절연층(130) 상의 코어/페리 신호전달 도전층 형성물질, 장벽 금속 물질을 부분적으로 제거하여 코어/페리 신호전달 도전층(140)과 콘택 플러그(126)를 형성한다. 필요에 따라 콘택 플러그(126)과 코어/페리 신호전달 도전층(140)을 별개의 공정에 의해 형성할 수도 있다.
이어서, 도 4b를 참조하면, 상기 셀 어레이 영역의 절연층(130) 및 상기 코어/페리 신호전달 도전층(140)이 형성된 상기 절연층(130) 상에 캡핑 절연막(142)을 형성한다. 상기 캡핑 절연막(142)은 산화물 또는 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 코어/페리 신호전달 도전층(140)을 충분히 덮기 위하여 코어/페리 신호전달 도전층(140) 간 스페이스의 1/2 이상에 해당하는 두께로 캡핑 절연막(142)을 형성할 수 있다. 상기 코어/페리 신호전달 도전층(140) 상에 상기 두께로 캡핑 절연막(142)을 형성함으로써, 종래 코어/페리 신호전달 도전층 상에 질화막을 형성하고 절연막을 형성하는 공정에서 막질의 갭필(gap-fill) 능력 때문에 보이드(void)가 생기는 문제점을 방지할 수 있다.
이어서, 도 4c를 참조하면, 캡핑 절연막(142)을 식각하여 셀 어레이 영역의 하부층(120)을 노출시킨다. 상기 식각 공정은 건식 식각 공정일 수 있으며, 셀 어레이 영역의 하부층(120)을 노출시키는 과정에서 코어/페리 신호전달 도전층(140) 측벽에 스페이서(142A)가 형성된다. 상기 식각 공정을 통하여 셀 어레이 영역 내의 매몰 콘택층(122) 상에는 캡핑 절연막(142) 및 절연층(130)이 잔류하지 않고 모두 제거된다. 따라서 상기 식각 공정을 통해 셀 어레이 영역과 코어/페리 영역간의 단차를 줄일 수 있을 뿐만 아니라, 현 단계에서 셀 어레이 영역의 하부층(120)이 노출되므로 셀 어레이 영역의 하부층(120)을 노출시키기 위한 셀 오픈 포토 공정(cell open photo process)을 별도로 수행할 필요가 없게 되어 공정을 단순화 할 수 있다.
한편, 절연층(130)이 셀 어레이 영역에서는 제거되고 상기 스페이서(142A) 및 상기 코어/페리 신호전달 도전층(140) 하부에는 존재하기 때문에 상기 코어/페리 신호전달 도전층(140)의 하부면은 셀 어레이 영역 내에 형성되는 스토리지 전극의 하부면 보다 수직적으로 높게 형성된다.
이어서, 도 4d를 참조하면, 상기 하부층(120) 및 상기 코어/페리 영역의 전면에 스토퍼층(132)을 형성한다. 상기 스토퍼층(132)은 실리콘 질화물일 수 있으며, 화학기상증착(CVD)을 통하여 형성할 수 있다. 상기 하부층(120) 및 상기 코어/페리 영역의 전면에 스토퍼층(132)을 형성함으로써, 셀 어레이 영역에 캐패시터(150)를 형성하는 과정에서 코어/페리 영역에 플레이트 전극(156)이 완전히 제거되지 않아 레지듀(residue)가 발생하더라도 코어/페리 신호전달 도전층(140)이 스토퍼층(132)에 의해 보호되므로 반도체 소자의 불량을 방지할 수 있다.
이어서, 도 4e를 참조하면, 스토퍼층(132)이 형성된 반도체 기판(110)의 전면에 절연 몰드층(134)을 두껍게 형성한 후, CMP 기술을 이용하여 표면을 평탄화 한다. 절연 몰드층(134)은 스토퍼층(132)과 비교하여 식각 선택비가 큰 물질일 수 있으며, TEOS 산화막 또는 HDP 산화막일 수 있다. 도 4e에서 상기 절연 몰드층(134)은 단일 물질층으로 이루어진 경우를 도시하였지만, 필요에 따라 복수개의 절연 몰드층으로 구성될 수도 있다.
이어서 절연 몰드층(134) 상에 스토리지 전극(152')이 형성될 위치를 정의하는 마스크 패턴(144)을 통상의 포토리소그라피 기술을 사용하여 형성한다.
이어서, 도 4f를 참조하면, 상기 마스크 패턴(144)을 식각 마스크로 하여 스토리지 전극(152')이 형성될 위치에 노출된 절연 몰드층(134) 및 스토퍼층(132) 을 제거하여 스토리지 전극 콘택홀(152h)을 형성한다. 상기 스토리지 전극 콘택홀(152h)을 형성하기 위한 식각 공정은 연속적으로 또는 불연속적으로 습식 식각 또는 건식 식각 등 식각 조건을 변경하면서 수행할 수 있으며, 상기 스토리지 전극 콘택홀(152h)에 의해 하부층(120) 내에 형성된 매몰 콘택층(122)의 상부 표면이 노출된다. 이어서 잔류하는 마스크 패턴(144)을 통상의 스트립 공정, 애슁(ashing) 공정을 통하여 제거한 후, 스토리지 전극 콘택홀(152h)을 세정한 후 스토리지 전극 콘택홀(152h)을 포함하는 반도체 기판(110)의 전면에 스토리지 전극 형성물질(152)을, 예를 들어, 티타늄(Ti), 질화티타늄(TiN), 질화탄탈륨(TaN), 백금(Pt), 텅스텐(W), 폴리실리콘(Poly-Si), 실리콘 게르마늄(SiGe) 등의 물질을 콘택홀(152h)이 매립되지 않도록 적절한 두께로 형성시킨다. 따라서 스토리지 전극 콘택홀(152h)의 바닥면, 내측면 및 절연 몰드층(134)의 상부면에 일정한 두께를 갖는 스토리지 전극 형성 물질(152)이 형성된다.
이어서, 도 4g를 참조하면, 스토리지 전극 형성 물질(152)에 대하여 CMP를 수행하여 각 스토리지 전극으로 노드 분리된 스토리지 전극(152')을 형성한다. 이어서 노출된 절연 몰드층(134)을 제거하고, 노출된 스토리지 전극(152')의 표면에 캐패시터 유전막(154)과 플레이트 전극(156)을 형성하여 도 3에서 보여지는 캐패시터(150)의 제조를 완료한다.
본 실시예에서는 캐패시터(150)의 스토리지 전극(152')이 컨케이브 형상을 갖는 것을 설명하였지만, 필요에 따라 스토리지 전극 콘택홀(152h)을 완전 매립하는 필라(pillar) 형상을 갖는 스토리지 전극을 형성할 수도 있다.
도 5는 본 발명의 또 다른 실시예들이 적용되는 비트 라인 및 워드 라인의 배치를 보여주는 개략적인 사시도로서, 비트 라인의 배치(도 1의 "A")에 대한 도 2 및 워드 라인에 대한 배치(도 1의 "B")를 하나로 결합시킨 것을 나타낸다. 따라서 도 2에서와 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 셀 영역(혹은 셀 어레이 영역이라고 함)과 코어/페리 영역을 걸쳐서 하부층(120)이 형성되어 있으며, 셀 어레이 영역과 코어/페리 영역을 걸쳐서 신호전달 도전층이 X방향 및 Y방향으로 연속적으로 형성되어 있다. 본 실시예에서 X방향의 신호전달 도전층은 워드 라인을 나타내며, Y방향의 신호전달 도전층은 비트 라인을 나타낸다. 셀 어레이 신호전달 도전층(124, 125)은 셀 영역을 넘어 코어/페리 영역으로 일정한 길이만큼 연장되어 형성되며, 코어/페리 영역에 형성된 콘택 플러그(126, 127)를 통하여 코어/페리 신호전달 도전층(140, 129)과 전기적으로 접속된다. 워드 라인인 셀 어레이 신호전달 도전층(125)은 셀 영역 내에 배치된 복수개의 셀 트랜지스터의 게이트(도시 안됨)에 접속되며, 비트 라인인 셀 어레이 신호전달 도전층(124)은 셀 트랜지스터의 소오스/드레인(도시 안됨)에 접속된다.
셀 영역에서 비트 라인과 워드 라인은 서로 절연되며, 하부층(120) 또는 하부층(120) 아래에 위치하는 반도체 기판(도3의 110) 내에서 함께 형성되거나, 서로 다른 층 내에 형성될 수 있다.
도 6은 본 발명의 또 다른 실시예들에 따라 제조되는 반도체 메모리 소자의 제조과정을 설명하기 위한 평면도이며, 도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따라 제조되는 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 공정 단면도들이다. 본 실시예에서는 비트 라인이 반도체 기판 내에 매몰되며, 워드 라인이 반도체 기판 상에 형성되는 층간 절연층 내에 매립된 경우에 적용한 것이다. 도 7a 및 도 7b에서 도면의 좌측은 도 6의 I-I'를 따라 자른 단면도들이며, 도면의 우측은 도 6의 II-II'를 따라 자른 단면도들이다.
도 6은 셀 어레이 영역 내에서 워드 라인(565)과 비트 라인(545)이 동시에 형성된 배치를 나타낸 평면도이며, I-I'선은 셀 어레이 영역 내의 워드 라인(565)들 사이의 위치이며, II-II'선은 코어/페리 영역 내의 비트 라인(545)들 사이의 위치를 나타낸다.
도 7a를 참조하면, 반도체 기판(500) 상에 패드 산화막(505)과 패드 산화막 상에 하드 마스크막(미도시)을 형성하고, 하드 마스크막을 식각 마스크로 하여 반도체 기판(500)을 소정 깊이만큼 식각하여, 반도체 기판(500) 내에 다수의 필라(500b)를 형성한다. 다수의 필라(500b)에 대하여 건식 또는 습식 식각을 통하여 필라(500b)의 폭을 줄인다. 노출된 반도체 기판(500)과 필라(500b)의 표면에 게이트 유전막(515)을 형성한 후, 게이트 유전막(515) 상에 게이트 전극 물질을 형성한다. 게이트 유전막(515)을 식각 저지막으로 하여 게이트 전극 물질(520)을 식각하여 필라(500b)를 둘러싸는 게이트 전극(520a)을 형성한다.
이어서, 필라(500b) 사이에서 노출된 반도체 기판(500) 상에 불순물 이온을 주입하여 소오스/드레인(525)을 형성한다. 소오스/드레인(525)이 형성된 반도체 기판(500)의 전면에 절연막(530)을 형성한 후 이를 마스크로 하여 반도체 기판(500) 상에 잔류하는 절연막(530)을 제거하고, 절연막(530)을 마스크로 하여 노출된 반도체 기판(500)에 리세스부를 형성한다. 리세스부의 깊이는 소오스/드레인(525) 보다 낮게 한다. 리세스부는 비트 라인이 형성될 공간이며, 리세스부의 측벽에만 절연막(540)을 형성시켜 비트 라인(545)과 게이트 전극(520a)이 절연되도록 한다. 우측 도면에서도, 비트 라인이 형성될 리세스부가 연장되어 있다.
리세스부 내에 코발트, 티타늄, 니켈 등의 금속 물질을 충전하여 비트 라인(545)을 형성한다. 비트 라인(545) 위로 하드 마스크막에 의해 한정되는 공간에 제1 층간 절연막(550)을 충전시킨다. 하드 마스크막을 마스크로 하여 제1 층간 절연막(550)을 소정 깊이만큼 식각한 후 도전 스페이서(565)를 형성한다. 비트 라인이 형성될 부분에서는 별도로 더미 패턴(도시 안됨)을 사용하여 제1 층간 절연막(550)을 식각하지 않을 수도 있다. 도전 스페이서(565)가 형성된 공간 위로 제2 층간 절연막(570)을 충전한 후 표면을 평탄화 시킨다.
하드 마스크막의 일부를 식각하여 제거하고, 제거된 하드 마스크막의 제거 공간의 측벽에 절연 스페이서(590)를 형성한 후, 필라(500b)의 상부에 불순물층 형성하여 상부 소오스/드레인(592)을 형성하고, 계속하여 불순물이 도핑된 폴리실리콘으로 매몰 콘택층(593)을 형성시킨다.
계속하여 도 7b를 참조하면, 제2 층간 절연막(570)이 형성된 반도체 기판(500)의 전면에 전술한 도 4a 내지 도 4g와 유사한 방법이 적용되는 것을 나타낸다. 도 4a 내지 도 4g의 공정 단면도들을 참조하여, 동일한 또는 유사한 구성 요소에 대한 상세한 설명은 생략한다. 도 7b의 좌측 도면(I-I')은 도 4에서 셀 영역에 대응하며, 우측 도면(II-II')은 코어/페리 영역에 대응하는 것으로 생각할 수 있다.
표면 평탄화된 제2 층간 절연막(570)의 전면에 절연층(630)을 증착 시킨 후, CMP를 수행하여 표면을 평탄화시킨다. 이어서, 코어/페리 영역에 도시된 콘택 플러그(626)를 형성하기 위한 DC 콘택홀을 일반적인 포토리소그라피 공정과 식각 공정을 통하여 형성한다.
이어서, 콘택 플러그(626)가 형성될 DC 콘택홀을 포함하여 절연층(630)의 전면에 장벽 금속 물질로서 티타늄/티타늄 나이트라이드를 형성한 후, 텅스텐 등의 금속 물질을 증착하여 상기 콘택홀을 매립한 후, CMP를 통하여 콘택 플러그(626)를 형성한다. 이어서, 콘택 플러그(626)가 형성된 절연층(630)의 전면에 금속 도전 물질을 형성한 후 패터닝 하여 콘택 플러그(626)와 접속하는 코어/페리 비트 라인(640)을 형성한다. 상기 셀 영역의 절연층(630) 및 상기 코어/페리 비트라인(640)이 형성된 상기 절연층(630) 상에 소정의 두께로 캡핑 절연막(642)을 형성한다.
이어서, 캡핑 절연막(642)을 식각하여 셀 어레이 영역의 제2 층간 절연층(570)을 노출시킨다. 상기 셀 어레이 영역의 제2 층간 절연층(570)을 노출시키는 과정에서 코어/페리 비트라인(640) 측벽에 스페이서(642A)가 형성된다. 상기 식각 공정을 통하여 셀 영역 내의 제2 층간 절연층(570) 상에는 캡핑 절연막(642) 및 절연층(630)이 잔류하지 않고 모두 제거된다.
셀 어레이 영역의 제2 층간 절연층(570) 및 상기 코어/페리 영역의 전면에 스토퍼층(stopper layer, 632)을 형성한다. 상기 스토퍼층(632)은 실리콘 질화물일 수 있고, 화학기상증착(CVD)을 통하여 형성할 수 있다.
이어서, 스토퍼층(632)이 형성된 반도체 기판(500)의 전면에 절연 몰드층(미도시)을 두껍게 형성한 후, CMP 기술을 이용하여 표면을 평탄화 한다. 이후 전술한 바와 같은 제조 과정에 의해 노드 분리된 스토리지 전극(652), 캐패시터 유전막(654)과 플레이트 전극(656)을 형성하여 캐패시터(650)를 형성한다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예들에 따라 제조되는 반도체 메모리 소자 및 그 제조과정을 설명하기 위한 공정 단면도들이다. 본 실시예에서는 워드 라인이 반도체 기판 내에 매몰되며, 비트 라인이 반도체 기판 상에 형성되는 층간 절연층 내에 형성된 경우에 적용한 것이다. 도면의 좌측은 셀 영역을 나타내며, 우측은 코어/페리 영역을 나타낸다.
도 8a를 참조하면, 반도체 기판(710) 내에 활성영역(712)이 소자분리영역(714)에 의해 한정되어 있으며, 활성영역(712)의 소정 영역에 게이트 트랜치(715)가 형성된다. 게이트 트랜치(715) 내에는 게이트 전극(716)과 보호막 패턴(720)이 형성되어 있으며, 게이트 전극(716)과 반도체 기판(710) 사이에는 게이트 절연층(718)이 형성되어 있다. 게이트 전극(716)의 양 측면에는 소오스/드레인 영역(722,724)이 형성된다.
반도체 기판(710) 위로는 제1 층간 절연층(730)과 제2 층간 절연층(740)이 순차적으로 형성된다. 제1 층간 절연층(730) 상에는 셀 어레이 비트 라인(736)이 형성된다. 상기 셀 어레이 비트 라인(736)은 제1 층간 절연층(730)을 관통하는 콘택 플러그(734)를 통하여 상기 소오스/드레인 영역(722)에 전기적으로 연결된다. 상기 셀 어레이 비트 라인(736)은 코어/페리 영역으로 일정한 길이만큼 연장되어 있다.
한편, 상기 셀 어레이 비트 라인(736)이 형성된 제1 층간 절연층(730) 상에는 제2 층간 절연층(740)이 형성되어 있으며, 셀 영역의 제2 층간 절연층(740) 내에는 캐패시터의 스토리지 전극과 전기적으로 연결된 매몰 콘택층(Buried Contact; BC, 738)이 형성되어 있으며, 코어/페리 영역내로 셀 어레이 비트 라인(736)이 일정한 거리 만큼 연장되어 있다.
도 8b를 참조하면, 제2 층간 절연층(740)이 형성된 반도체 기판(710)의 전면에 전술한 도 4a 내지 도 4g와 유사한 방법이 적용되는 것을 나타낸다. 도 4a 내지 도 4g의 공정 단면도들을 참조하여, 동일한 또는 유사한 구성 요소에 대한 상세한 설명은 생략한다.
셀 영역에서는, 표면 평탄화된 제2 층간 절연층(740)의 매몰 콘택층(738) 위로 캐패시터(850)가 형성된다. 상기 캐패시터(850)는 스토리지 전극(852), 캐패시터 유전막(854) 및 플레이트 전극(856)으로 구성되며, 스토퍼층(832)이 캐패시터(850)를 둘러싸며 형성되어 있다. 코어/페리 영역에서는, 상기 셀 어레이 비트 라인(736)과 전기적으로 접속되는 콘택 플러그(826)가 제2 층간 절연층(740) 위로 돌출 형성되며, 코어/페리 비트 라인(840)과 전기적으로 연결된다. 상기 코어/페리 비트 라인(840)의 측벽에는 스페이서(842A)가 형성되어 있으며, 상기 코어/페리 비트 라인(840)의 전면에는 스토퍼층(832)이 형성되어 있다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예들에 따라 제조되는 반도체 메모리 소자 및 그 제조과정을 설명하기 위한 개략적인 공정 단면도들이다. 본 실시예에서는 비트 라인과 워드 라인이 모두 반도체 기판 내에 매몰되며 형성된 경우를 보여준다. 도면의 좌측은 셀 영역을 나타내며, 우측은 코어/페리 영역을 나타낸다.
도 9a를 참조하면, 셀 영역에서는 반도체 기판(910) 내에 활성영역(910a)이 기둥 형태로 형성되어 있으며, 활성영역(910a)를 둘러싸고 매립 절연층(920)이 형성되어 있다. 수직으로 세워진 형태의 활성영역(910a)의 상단부 및 하단부에는 불순물이 주입되어 형성된 소오스/드레인(912,914)이 형성되며, 활성영역(910a)의 주변에는 게이트 절연층(도시 안됨)을 개재하여 게이트 전극(916)이 형성되며, 게이트 전극은 워드 라인(도시 안됨)에 전기적으로 접속된다. 활성영역(910a)의 하단부에 형성된 소오스/드레인(912)에는 반도체 기판(910)에 매립되어 있는 셀 어레이 비트 라인(936)이 형성되어 있다.
코어/페리 영역에서는, 반도체 기판(910)의 상부측에 매립 절연층(920)이 형성되며, 매립 절연층(920) 내로 셀 어레이 비트 라인(936)이 연장 형성되어 있다.
도 9b를 참조하면, 상부측에 매립 절연층(920)이 형성된 반도체 기판(910)의 전면에 전술한 도 4a 내지 도 4g와 유사한 방법이 적용되는 것을 나타낸다. 도 4a 내지 도 4g의 공정 단면도들을 참조하여, 동일한 또는 유사한 구성 요소에 대한 상세한 설명은 생략한다.
셀 영역에서는, 반도체 기판(910)의 활성영역(910) 상단부에 형성된 소오스/드레인 영역(914) 위로 캐패시터(950)가 형성된다. 상기 캐패시터(950)는 스토리지 전극(952), 캐패시터 유전막(954) 및 플레이트 전극(956)으로 구성되며, 스토퍼층(932)이 캐패시터(950)를 둘러싸며 형성되어 있다.
코어/페리 영역에서는, 상기 셀 어레이 비트 라인(936)과 전기적으로 접속되는 콘택 플러그(926)가 제2 층간 절연층(920) 위로 돌출 형성되며, 코어/페리 비트 라인(940)과 전기적으로 연결된다.
상기 코어/페리 비트 라인(940)의 측벽에는 스페이서(942A)가 형성되어 있으며, 상기 코어/페리 비트 라인(940)의 전면에는 스토퍼층(932)이 형성되어 있다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
상기 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB(advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
상기 메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card: SM), 시큐어 디지털 카드(secure digital card: SD), 미니-시큐어 디지털 카드(mini-secure digital card: 미니 SD), 및 멀티미디어 카드(multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
상기 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(3000)의 메모리(3200)는 RAM(random access memory) 및 ROM(read only memory)을 포함할 수 있다. 또한, 상기 시스템(3000)은 플로피 디스크 드라이브(floppy disk drive) 및 CD(compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
상기 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(3000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player: PMP), 고상 디스크(solid state disk: SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 셀 어레이 영역 20: 로우 디코더
30: 센스 증폭기 40: 칼럼 디코더
110, 500, 710, 910: 반도체 기판 120: 층간 절연층
122, 593, 738: 매몰 콘택층 122h: 매몰 콘택홀(BC)
124,125: 셀 어레이 신호전달 도전층 126,127, 626, 734, 826: 콘택 플러그 126h: DC 콘택홀 130, 630: 절연층
132, 832, 932: 스토퍼층 134: 절연 몰드층
129, 140: 코어/페리 신호전달 도전층 142, 642: 캡핑 절연막
142A, 642A, 842A, 942A: 스페이서 144: 마스크 패턴
150: 커패시터 152: 스토리지 전극 형성물질 152': 스토리지 전극 152h: 스토리지 전극 콘택홀 154: 커패시터 유전층 156: 플레이트 전극 505: 패드 산화막 500b: 필라
515: 게이트 유전막 520: 게이트 전극 물질
520a, 716, 916: 게이트 전극
525, 592, 722, 744, 912, 914:소오스/드레인
530: 절연막 550, 730: 제1 층간 절연막
565: 도전 스페이서 570, 740: 제2 층간 절연막
590: 절연 스페이서 640: 코어/페리 비트라인
910a: 활성영역 714: 소자분리영역
715: 게이트 트렌치 720: 보호막 패턴
718: 게이트 절연층 726: 랜딩 패드
545, 736, 936: 셀 어레이 비트라인 920: 매립 절연층
1000: 메모리 모듈 1100: 인쇄회로 기판
1200: 반도체 패키지 2000: 메모리 카드
2100: 제어기 2200, 3200: 메모리
3000: 시스템 3100: 프로세서
3300: 입/출력 장치 3400: 버스
3500: 주변장치

Claims (10)

  1. 셀 어레이 영역 및 상기 셀 어레이 영역에 인접하는 코어/페리 영역으로 구분되는 반도체 기판 상의 상기 셀 어레이 영역에 셀 어레이 신호전달 도전층을 형성하는 단계;
    상기 셀 어레이 영역에서 상기 셀 어레이 신호전달 도전층을 덮도록 상기 셀 어레이 영역 및 상기 코어/페리 영역에서 상기 반도체 기판을 덮는 하부층을 형성하는 단계;
    상기 하부층을 관통하는 매몰 콘택층을 형성하는 단계;
    상기 셀 어레이 영역 및 상기 코어/페리 영역에서 상기 하부층의 전면에 절연층을 형성하는 단계;
    상기 코어/페리 영역의 상기 절연층 상에, 상기 절연층을 관통하는 콘택 플러그를 통해 상기 셀 어레이 신호전달 도전층과 전기적으로 접속되는 코어/페리 신호전달 도전층을 형성하는 단계;
    상기 절연층 및 상기 코어/페리 신호전달 도전층 상에 캡핑 절연막을 형성하는 단계;
    상기 셀 어레이 영역에서 상기 하부층이 노출되도록 상기 캡핑 절연막을 식각하여 상기 코어/페리 신호전달 도전층의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 하부층, 상기 스페이서, 및 상기 코어/페리 신호전달 도전층을 덮도록 상기 셀 어레이 영역 및 상기 코어/페리 영역의 전면에 스토퍼층(stopper layer)을 형성하는 단계; 및
    상기 셀 어레이 영역에서 상기 스토퍼층의 일부를 제거하여 상기 매몰 콘택층을 노출시키는 단계;
    를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 캡핑 절연막을 형성하는 단계는, 상기 코어/페리 신호전달 도전층 간 간격의 적어도 1/2배 이상의 두께로 캡핑 절연막을 형성하는 반도체 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 캡핑 절연막의 식각은, 건식 식각인 반도체 메모리 소자의 제조방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 하부층은 상기 셀 어레이 영역과 상기 코어/페리 영역에 걸쳐서 상부 표면이 수직적으로 동일 레벨의 제1수준을 이루는 반도체 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 셀 어레이 신호전달 도전층은 상기 제1수준 이하의 위치에 형성되는 반도체 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 스토퍼층(stopper layer)을 형성하는 단계 후에, 상기 스토퍼층 상에 절연 몰드층을 형성하는 단계; 및
    상기 절연 몰드층 및 상기 스토퍼층을 관통하면서 상기 매몰 콘택층과 전기적으로 접속하는 스토리지 전극을 형성하는 단계;를 더 포함하는 반도체 메모리 소자의 제조방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 절연 몰드층은 상기 스토퍼층과 비교하여 식각 선택비가 큰 물질인 반도체 메모리 소자의 제조방법.
KR1020110020621A 2011-03-08 2011-03-08 반도체 메모리 소자 제조방법 KR101775430B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110020621A KR101775430B1 (ko) 2011-03-08 2011-03-08 반도체 메모리 소자 제조방법
US13/414,262 US8883622B2 (en) 2011-03-08 2012-03-07 Method of fabricating and semiconductor memory device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110020621A KR101775430B1 (ko) 2011-03-08 2011-03-08 반도체 메모리 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20120102449A KR20120102449A (ko) 2012-09-18
KR101775430B1 true KR101775430B1 (ko) 2017-09-06

Family

ID=46795961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110020621A KR101775430B1 (ko) 2011-03-08 2011-03-08 반도체 메모리 소자 제조방법

Country Status (2)

Country Link
US (1) US8883622B2 (ko)
KR (1) KR101775430B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102342548B1 (ko) 2015-05-22 2021-12-24 삼성전자주식회사 메모리 장치
JP7338975B2 (ja) * 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
US11315928B2 (en) * 2020-09-08 2022-04-26 Nanya Technology Corporation Semiconductor structure with buried power line and buried signal line and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127705A1 (en) * 2002-01-07 2003-07-10 Samsung Electronics Co., Ltd. Semiconductor memory device having resistor and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364798B1 (ko) * 2000-04-03 2002-12-16 주식회사 하이닉스반도체 반도체 메모리 장치 제조 방법
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
WO2003084065A1 (en) * 2002-04-03 2003-10-09 Sony Corporation Integrated circuit, integrated circuit device, method for structuring integrated circuit device, and method for manufacturing integrated circuit device
KR100520227B1 (ko) * 2003-12-26 2005-10-11 삼성전자주식회사 반도체 메모리장치의 제조방법 및 그에 따른 구조
JP2006261193A (ja) * 2005-03-15 2006-09-28 Toshiba Corp 半導体記憶装置およびその製造方法
KR100688554B1 (ko) * 2005-06-23 2007-03-02 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자
KR20100013898A (ko) * 2008-08-01 2010-02-10 삼성전자주식회사 불순물 손실 방지층을 갖는 플라즈마 불순물 도핑 반도체구조 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127705A1 (en) * 2002-01-07 2003-07-10 Samsung Electronics Co., Ltd. Semiconductor memory device having resistor and method of fabricating the same

Also Published As

Publication number Publication date
KR20120102449A (ko) 2012-09-18
US20120231619A1 (en) 2012-09-13
US8883622B2 (en) 2014-11-11

Similar Documents

Publication Publication Date Title
KR101661305B1 (ko) 커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법
US9466603B2 (en) Semiconductor device with air gap and method for fabricating the same
KR102014950B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR101129922B1 (ko) 반도체 소자 및 그 형성방법
US9337203B2 (en) Semiconductor device with line-type air gaps and method for fabricating the same
KR102002980B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9070587B2 (en) Vertical structure non-volatile memory device having insulating regions that are formed as air gaps between selection transistors of adjacent memory cell strings
US8648423B2 (en) Semiconductor devices including buried-channel-array transistors
KR101087779B1 (ko) 반도체 소자 및 그 형성방법
KR102033785B1 (ko) 매몰 금속실리사이드층을 갖는 반도체소자 및 그 제조방법
US8420485B2 (en) Semiconductor device having vertical channel transistor and method of manufacturing the same
KR20110128048A (ko) 수직 채널 트랜지스터를 구비한 반도체 소자
KR102226159B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102411401B1 (ko) 반도체 소자 및 이의 제조방법
US10373961B2 (en) Semiconductor device including contact structure
US7449382B2 (en) Memory device and fabrication method thereof
KR101246475B1 (ko) 반도체 셀 및 반도체 소자
KR102242963B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR101775430B1 (ko) 반도체 메모리 소자 제조방법
US20110263089A1 (en) Method for fabricating semiconductor device
US6753252B2 (en) Contact plug formation for devices with stacked capacitors
TW202338809A (zh) 半導體記憶體裝置
CN114388503A (zh) 半导体器件及其制造方法
KR20120004603A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right