CN114388503A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，该半导体器件包括基底，基底上设置有多条位线，多条位线在基底上沿第一方向间隔排布；多个隔离栅结构，隔离栅结构位于相邻的位线之间，且多个隔离栅结构在基底上沿第二方向间隔排布；存储节点接触结构，存储节点接触结构位于相邻的隔离栅结构之间，且存储节点接触结构的底部延伸至基底中；其中，隔离栅结构包括第一隔离部和包围在第一隔离部外周的第二隔离部；第一隔离部的顶表面不低于位线的顶表面。本发明能够减少存储节点接触结构之间的电感耦合效应，提升半导体器件中的电荷存储能力，优化半导体器件的存储稳定性和可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
动态随机存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
在动态随机存储器中，电容器阵列结构包括多个电容接触孔，多个电容接触孔一般呈阵列排布，其内部设置有电容器结构。相邻的电容接触孔之间需要进行有效的隔离，然而，随着DRAM器件特征尺寸不断微缩，目前的隔离栅厚度接近量子隧穿效应的限制，相邻的电容接触孔之间的电感耦合效应增加，影响半导体存储器的存储稳定性。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体器件及其制造方法，能够减少存储节点接触结构之间的电感耦合效应，提升半导体器件中的电荷存储能力，优化半导体器件的存储稳定性和可靠性。
为了实现上述目的，第一方面，本发明提供一种半导体器件，包括：
基底，基底上设置有多条位线，多条位线在基底上沿第一方向间隔排布。
多个隔离栅结构，隔离栅结构位于相邻的位线之间，且多个隔离栅结构在基底上沿第二方向间隔排布。
存储节点接触结构，存储节点接触结构位于相邻的隔离栅结构之间，且存储节点接触结构的底部延伸至基底中。
其中，隔离栅结构包括第一隔离部和包围在第一隔离部外周的第二隔离部。
第一隔离部的顶表面不低于位线的顶表面。
本发明提供的半导体器件，通过在相邻的位线之间设置多个隔离栅结构，利用多个隔离栅结构分隔相邻隔离栅结构之间的存储节点接触结构。通过将隔离栅结构设置为第一隔离部和包围在第一隔离部外周的第二隔离部，从而优化隔离栅结构，增加隔离栅结构中隔离介质的种类，优化其结构。通过将第一隔离部的顶表面设置为不低于位线的顶表面，利用第一隔离部阻隔相邻位线的金属层，从而不仅减小相邻存储节点接触结构之间的电感耦合效应，也能减小相邻位线的金属层之间的电感耦合效应，保证在DRAM器件特征尺寸不断微缩后，半导体器件中的电感耦合效应较小，提升半导体器件中的电荷存储能力，优化半导体器件的存储稳定性和可靠性。
在上述的半导体器件中，可选的是，还包括位于基底上的绝缘介质层，第二隔离部的底部抵接绝缘介质层。这样的设置可以避免第二隔离部与基底之间的结构发生相互干扰，提升半导体器件结构稳定性。
在上述的半导体器件中，可选的是，还包括位线隔离层，位线隔离层位于位线的侧壁及顶表面，位线隔离层隔离位线和存储节点接触结构。这样的设置可以利用位线隔离层对位线形成保护作用，同时阻隔位线与其余结构层接触，影响位线信号的传输。
在上述的半导体器件中，可选的是，绝缘介质层与位线隔离层材料相同或不同。
在上述的半导体器件中，可选的是，第二隔离部与绝缘介质层材料相同或不同。
在上述的半导体器件中，可选的是，第一隔离部的底部与绝缘介质层抵接。
第二方面，本发明提供一种半导体器件的制造方法，包括：
提供基底。
在基底上形成多条位线，多条位线沿第一方向间隔排布。
在相邻的位线之间形成多个隔离栅结构，多个隔离栅结构在基底上沿第二方向间隔排布。
在相邻的隔离栅结构之间形成存储节点接触结构，存储节点接触结构的底部延伸至基底中。
其中，隔离栅结构包括第一隔离部和包围在第一隔离部外周的第二隔离部，第一隔离部的顶表面不低于位线的顶表面。
本发明提供的半导体器件的制造方法，通过在相邻的位线之间设置多个隔离栅结构，利用多个隔离栅结构分隔相邻隔离栅结构之间的存储节点接触结构。通过将隔离栅结构设置为第一隔离部和包围在第一隔离部外周的第二隔离部，从而优化隔离栅结构，增加隔离栅结构中隔离介质的种类，优化其结构。通过将第一隔离部的顶表面设置为不低于位线的顶表面，利用第一隔离部阻隔相邻位线的金属层，从而不仅减小相邻存储节点接触结构之间的电感耦合效应，也能减小相邻位线的金属层之间的电感耦合效应，保证在DRAM器件特征尺寸不断微缩后，半导体器件中的电感耦合效应较小，提升半导体器件中的电荷存储能力，优化半导体器件的存储稳定性和可靠性。
在上述的半导体器件的制造方法中，可选的是，在基底上形成多条位线，多条位线沿第一方向间隔排布的步骤之后，在相邻的位线之间形成多个隔离栅结构，多个隔离栅结构在基底上沿第二方向间隔排布的步骤之前，还包括：
在基底上形成绝缘介质层。
在位线的侧壁及顶表面形成位线隔离层。
这样的设置可以利用绝缘介质层，避免位线和位线隔离层与基底结构相互影响
在上述的半导体器件的制造方法中，可选的是，在相邻的位线之间形成多个隔离栅结构，多个隔离栅结构在基底上沿第二方向间隔排布的步骤中，具体包括：
在相邻的位线之间形成牺牲介质层。
沿第二方向图形化牺牲介质层，在相邻的位线之间形成沿第二方向间隔排布的沟槽，沟槽暴露绝缘介质层。
在沟槽的至少部分侧壁上形成第一隔离部，在沟槽内形成第二隔离部，且第二隔离部的顶表面低于第一隔离部的顶表面，第一隔离部和第二隔离部形成隔离栅结构。
这样的设置可以利用牺牲介质层形成掩膜结构，便于形成沟槽以及在沟槽中设置隔离栅结构。
在上述的半导体器件的制造方法中，可选的是，在沟槽的至少部分侧壁上形成第一隔离部，在沟槽内形成第二隔离部，且第二隔离部的顶表面低于第一隔离部的顶表面，第一隔离部和第二隔离部形成隔离栅结构的步骤中，具体包括：
在沟槽的至少部分侧壁上形成第一介质层。
在沟槽中形成第二介质层，回蚀刻第二介质层，形成第二隔离部。
在沟槽中的第二隔离部的顶表面上形成第三介质层。
回刻蚀牺牲介质层、第一介质层以及第三介质层，形成第一隔离部。
通过设置第一介质层、第二介质层以及第三介质层，从而实现第一隔离部和第二隔离部的形成。
在上述的半导体器件的制造方法中，可选的是，在相邻的隔离栅结构之间形成存储节点接触结构，存储节点接触结构的底部延伸至基底中的步骤中，具体包括：
去除相邻的隔离栅结构之间的牺牲介质层以及基底上的绝缘介质层，并在相邻的隔离栅结构之间形成暴露基底的开口。
在开口中形成存储节点接触结构。
这样的设置可以利用开口处形成存储节点接触结构，保证存储节点结构位于相邻的隔离栅结构之间，保证隔离栅结构对存储节点接触结构的隔离。
本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中的半导体存储器中的隔离栅结构的结构示意图；
图2为本发明实施例提供的半导体器件的部分三维立体结构示意图；
图3为本发明实施例提供的半导体器件的基底、绝缘介质层和牺牲介质层的结构示意图；
图4为本发明实施例提供的半导体器件的牺牲介质层上形成沟槽的结构示意图；
图5为本发明实施例提供的半导体器件的沟槽中形成第一介质层的结构示意图；
图6为本发明实施例提供的半导体器件的形成第二介质层的结构示意图；
图7为本发明实施例提供的半导体器件的形成第一隔离部的结构示意图；
图8为本发明实施例提供的半导体器件的形成第三介质层的结构示意图；
图9为本发明实施例提供的半导体器件的形成第二隔离部的结构示意图；
图10为本发明实施例提供的半导体器件的形成开口的结构示意图；
图11为本发明实施例提供的半导体器件的形成存储节点接触结构的结构示意图；
图12为本发明实施例提供的半导体器件的隔离栅结构的结构示意图；
图13为本发明实施例提供的半导体器件的制造方法的流程示意图；
图14为本发明实施例提供的半导体器件的制造方法的形成绝缘介质层和位线隔离层的流程示意图；
图15为本发明实施例提供的半导体器件的制造方法的形成隔离栅结构的流程示意图；
图16为本发明实施例提供的半导体器件的制造方法的形成第一隔离部和第二隔离部的流程示意图；
图17为本发明实施例提供的半导体器件的制造方法的形成存储节点接触结构的流程示意图。
附图标记说明：
10-基底；
11-绝缘介质层；
20-位线；
21-位线隔离层；
22-牺牲介质层；
30-隔离栅结构；
40-存储节点接触结构；
41-接触插塞；
42-连接垫；
50-沟槽；
51-第一介质层；
52-第二介质层；
53-第三介质层；
60-开口。
具体实施方式
本申请的发明人在实际研究过程中发现，目前的动态随机存储器中，电容器阵列结构包括多个电容接触孔，多个电容接触孔一般呈阵列排布，其内部设置有电容器结构。图1为相关技术中的半导体存储器中的隔离栅结构的结构示意图。参照图1所示，相邻的电容接触孔之间设置有隔离栅，目前的隔离栅一般为单层隔离物，例如氧化硅，利用隔离栅阻隔相邻的电容接触孔之间的电感耦合。该单层氧化物结构可以是图1中的第一介质层51，相邻位线20之间的第一介质层51可以隔离相邻的电容接触孔中的接触插塞41和连接垫42。其中多条位线20沿第一方向L1间隔排布，位线20之间的多个电容接触孔沿第二方向L2间隔排布。然而，随着DRAM器件特征尺寸不断微缩，目前的隔离栅厚度接近量子隧穿效应的限制，相邻的电容接触孔之间的电感耦合效应增加，影响半导体存储器的存储稳定性。
有鉴于此，本发明实施例提供的半导体器件及其制造方法，通过在半导体器件的相邻的位线之间设置多个隔离栅结构，利用多个隔离栅结构分隔相邻隔离栅结构之间的存储节点接触结构。通过将隔离栅结构设置为第一隔离部和包围在第一隔离部外周的第二隔离部，从而优化隔离栅结构，增加隔离栅结构中隔离介质的种类，优化其结构。通过将第一隔离部的顶表面设置为不低于位线的顶表面，利用第一隔离部阻隔相邻位线的金属层，从而不仅减小相邻存储节点接触结构之间的电感耦合效应，也能减小相邻位线的金属层之间的电感耦合效应，保证在DRAM器件特征尺寸不断微缩后，半导体器件中的电感耦合效应较小，提升半导体器件中的电荷存储能力，优化半导体器件的存储稳定性和可靠性。
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的优选实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
图2为本发明实施例提供的半导体器件的部分三维立体结构示意图。图3为本发明实施例提供的半导体器件的基底、绝缘介质层和牺牲介质层的结构示意图。图4为本发明实施例提供的半导体器件的牺牲介质层上形成沟槽的结构示意图。图5为本发明实施例提供的半导体器件的沟槽中形成第一介质层的结构示意图。图6为本发明实施例提供的半导体器件的形成第二介质层的结构示意图。图7为本发明实施例提供的半导体器件的形成第一隔离部的结构示意图。图8为本发明实施例提供的半导体器件的形成第三介质层的结构示意图。图9为本发明实施例提供的半导体器件的形成第二隔离部的结构示意图。图10为本发明实施例提供的半导体器件的形成开口的结构示意图。图11为本发明实施例提供的半导体器件的形成存储节点接触结构的结构示意图。图12为本发明实施例提供的半导体器件的隔离栅结构的结构示意图。
参照图2至图12所示，本发明实施例提供一种半导体器件，包括：
基底10，基底10上设置有多条位线20，多条位线20在基底10上沿第一方向L1间隔排布。
多个隔离栅结构30，隔离栅结构30位于相邻的位线20之间，且多个隔离栅结构30在基底10上沿第二方向L2间隔排布。
存储节点接触结构40，存储节点接触结构40位于相邻的隔离栅结构30之间，且存储节点接触结构40的底部延伸至基底10中。
其中，隔离栅结构30包括第一隔离部和包围在第一隔离部外周的第二隔离部。第一隔离部的顶表面不低于位线20的顶表面。
需要说明的是，本实施例提供的半导体器件可以为半导体存储器，以动态随机存储器为例进行说明，该动态随机存储器包括设置在基底10上的多个存储单元的阵列，每个存储单元均包括电容器和晶体管。其中，电容器用于存储数据，而晶体管可以控制电容器对数据的存取，晶体管的栅极与字线相连、漏极与位线20相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线20读取存储在电容器中的数据信息，或者通过位线20将数据信息写入到电容器中进行存储，实现动态随机存储器的数据存取。
本实施例提供的基底10可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称为SOI)等，或者本领域技术人员已知的其他材料，该基底10可以为基底10上的结构层提供支撑基础。参照图2所示，多条位线20可以沿着图示的第一方向L1间隔排布在基底10上。每条位线20均包括位线接触层、覆盖位线接触层顶表面的功函数层、覆盖功函数层顶表面的位线层。在本实施例中，用于形成位线20的材料可包括金属钨、钛、镍、铝、铂、二氧化钛、氮化钛及掺杂多晶硅中的一种或者两种以上的组合。例如，功函数层的材料例可以是氮化钛，位线层的材料可以是金属钨，第二介质层52的材料例可以是氮化硅。相邻位线20之间的间距可以根据需要设定，本实施例对此并不加以限制。
结合图2和图11所示，相邻的位线20之间可以形成隔离栅结构30，隔离栅结构30在位线20之间沿第二方向L2排布。该第二方向L2可以为与第一方向L1相交的任意方向，在本实施例中，第二方向L2可以垂直于第一方向L1。隔离栅结构30之间可以形成存储节点接触结构40，该存储节点接触结构40可以为电容接触孔，即位线20上方的电容器可以通过该存储节点接触结构40连接至基底10中有源区的源极或漏极。该存储节点接触结构40可以包括层叠设置的连接垫42和接触插塞41，该连接垫42可以选用钴硅化合物或多晶硅，接触插塞41可以选用金属钨或氮化钛。
需要指出的是，本实施例的隔离栅结构30可以包括第一隔离部和第二隔离部，并且第二隔离部位于第一隔离部的外周，从而使得相邻的存储节点接触结构40之间具有至少三层隔离物，该至少三层隔离物可以包括一层第一隔离部，以及第一隔离部左右侧面的两层第二隔离部。相比于相关技术中隔离栅结构30的一层隔离物，本实施例中的隔离栅结构30，多层隔离物的厚度有所增加，并且隔离物的种类增加，从而减小相邻存储节点接触结构40之间的电感耦合效应，满足DRAM器件特征尺寸不断减小的需求。
进一步地，基于DRAM器件特征尺寸不断减小后，相邻位线20之间的距离也相应减小，因此为避免相邻位线20之间的信号发生相互干扰，本实施例的第一隔离部的顶表面不低于位线20的顶表面，利用第一隔离部增加相邻位线20之间隔离物的厚度，减小相邻位线20之间的信号干扰，保证位线20中信号传输的稳定性。
参照图2所示，本实施例的基底10上还设置有绝缘介质层11，第二隔离部的底部抵接绝缘介质层11。利用绝缘介质层11可以有效阻隔第二隔离部与基底10接触，从而避免两者之间的结构发生相互干扰，提升半导体器件结构稳定性。该绝缘介质层11可以选用氮化硅，氮化硅、氧化硅以及氮化硅的复合材料或氮碳化硅等。
参照图2所示，本实施例的半导体器件还包括位线隔离层21，位线隔离层21位于位线20的侧壁及顶表面，位线隔离层21隔离位线20和存储节点接触结构40。这样的设置可以利用位线隔离层21对位线20形成保护作用，同时阻隔位线20与相邻的有源区接触件电连接而短路，保证位线20中信号的稳定传输。
作为一种可实现的实施方式，绝缘介质层11与位线隔离层21材料相同或不同。基于位线隔离层21的底部与绝缘介质层11抵接，两者材料相同可以减少半导体器件中材料的种类，从而减小制备难度，同时提高绝缘介质层11与位线隔离层21连接处的连接强度和相容性。该位线隔离层21也可以选用氮化硅，氮化硅、氧化硅以及氮化硅的复合材料或氮碳化硅。当然，绝缘介质层11与位线隔离层21还可以根据基底10或位线20的材料进行调整，选用不同的材料，以保证绝缘介质层11对基底10以及基底10上位线20的阻隔效果，并且保证位线20与相邻的有源区接触件的阻隔效果。上述有源区接触件可以是连接至基底10有源区的结构件，例如本实施例中的存储节点接触结构40。
作为一种可实现的实施方式，第二隔离部与绝缘介质层11材料相同或不同。需要说明的是，基于第二隔离部的底部与绝缘介质层11抵接，两者材料可以相同，同样可以减少半导体器件中材料的种类，从而减小制备难度。并且保证第二隔离部与绝缘介质层11连接处的连接强度和相容性。当然，第二隔离部与绝缘介质层11还可以选用不同的材料，从而根据隔离栅结构30的需求调整第二隔离部的材料，保证隔离栅结构30的对相邻位线20之间的信号干扰的阻隔效果，以及对相邻存储节点接触结构40之间的电感耦合阻隔效果。同时绝缘介质层11材料可以根据基底10的材料调整，以保证绝缘介质层11对基底10以及基底10上位线20的阻隔效果。
作为一种可实现的实施方式，第一隔离部的底部与绝缘介质层11抵接。需要说明的是，第二隔离部位于第一隔离部的外周，可以仅覆盖第一隔离部的侧表面和顶表面，第一隔离部的底部表面并未覆盖该第一隔离部，这样的设置方式可以减小隔离栅结构30的制程复杂度，提高隔离栅结构30的结构灵活性。同时，基于第一隔离部的底部与基底10之间存在绝缘介质层11，绝缘介质层11可以有效阻隔第一隔离部与基底10，避免两者的结构和制程之间发生相互影响，保证了半导体器件的结构稳定性。
图13为本发明实施例提供的半导体器件的制造方法的流程示意图。
图14为本发明实施例提供的半导体器件的制造方法的形成绝缘介质层和位线隔离层的流程示意图。图15为本发明实施例提供的半导体器件的制造方法的形成隔离栅结构的流程示意图。图16为本发明实施例提供的半导体器件的制造方法的形成第一隔离部和第二隔离部的流程示意图。图17为本发明实施例提供的半导体器件的制造方法的形成存储节点接触结构的流程示意图。
在此基础上，参照图13至图17所示，本发明实施例还提供一种半导体器件的制造方法，包括：
S1：提供基底。该基底10可以为后续的位线20、存储接点接触结构以及隔离栅结构30提供支撑基础。该基底10可以间隔排布有源区，有源区内之间可以被浅沟道隔离(shallow trench isolation，简称为STI)分隔，有源区中可以形成埋入式字线，字线上面形成有与字线交错的位线20。当然，字线的延伸方向一般可以与位线20的延伸方向垂直。有源区的栅极可以与字线连接，有源区的源极(或漏极)与位线20相连，有源区的漏极(或源极)与电容器相连。
S2：在基底上形成多条位线，多条位线沿第一方向间隔排布。在基底10上通过涉及掩膜板沉积位线20，该多条位线20可以沿第一方向L1间隔排布。在位线20的制备过程中，可以依次沉积线接触层、功函数层以及位线层。
S3：在相邻的位线之间形成多个隔离栅结构，多个隔离栅结构在基底上沿第二方向间隔排布。需要说明的是，所有的隔离栅结构30均位于相邻位线20之间的区域内，并且每个位线20之间的区域内的隔离栅结构30有多个，该多个隔离栅结构30可以沿第二方向L2间隔排布。
本实施例的隔离栅结构30包括第一隔离部和包围在第一隔离部外周的第二隔离部，第一隔离部的顶表面不低于位线20的顶表面。
S4：在相邻的隔离栅结构之间形成存储节点接触结构，存储节点接触结构的底部延伸至基底中。在形成的隔离栅结构30之间可以形成存储节点接触结构40，本实施例的存储节点接触结构40可以为用于电容器与基底10连接的电容接触孔。
具体的，在步骤1和步骤2之间，即基底上形成多条位线，多条位线沿第一方向间隔排布的步骤之后，在相邻的位线之间形成多个隔离栅结构，多个隔离栅结构在基底上沿第二方向间隔排布的步骤之前，还包括：
S101：在基底上形成绝缘介质层。在基底10上沉积绝缘介质层11，绝缘介质层11可以阻隔基底10与位线20以及隔离栅结构30，避免位线20和隔离栅结构30与基底10之间在结构上相互影响。
S102：在位线的侧壁及顶表面形成位线隔离层。在位线20形成之后，在位线20的侧壁或者顶表面上可以沉积位线隔离层21，位线隔离层21可以为单层结构，即氮化硅层或氮碳化硅层，也可以为复合层结构，例如氮化硅、氧化硅以及氮化硅的复合层。
具体的，在步骤3中，即在相邻的位线之间形成多个隔离栅结构，多个隔离栅结构在基底上沿第二方向间隔排布的步骤中，具体包括：
S31：在相邻的位线之间形成牺牲介质层。该步骤可以对应图3所示的结构，即牺牲介质层22填充在相邻的位线20之间，牺牲介质层22可以为二氧化硅。
S32：沿第二方向图形化牺牲介质层，在相邻的位线之间形成沿第二方向间隔排布的沟槽，沟槽暴露绝缘介质层。该步骤可以对应图4所示的结构，沟槽50可以用于后续隔离栅结构30的形成，该沟槽50由牺牲介质层22的顶表面一直向下延伸至绝缘介质层11的顶表面。该沟槽50可以沿第二方向L2间隔排布，沟槽50的位置决定了后组隔离栅结构30的位置。该沟槽50可以通过间距倍增或者其他的图案转移技术刻蚀形成。作为一种可实现的实施方式，该沟槽50的宽度范围为30-50nm，例如沟槽50的宽度可以为35nm、40nm或45nm等，该沟槽50的深度范围为100-300nm，例如沟槽50的深度可以为150nm、200nm或250nm等。
S33：在沟槽的至少部分侧壁上形成第一隔离部，在沟槽内形成第二隔离部，且第二隔离部的顶表面低于第一隔离部的顶表面，第一隔离部和第二隔离部形成隔离栅结构。
具体的，在上述的步骤33中，即在沟槽的至少部分侧壁上形成第一隔离部，在沟槽内形成第二隔离部，且第二隔离部的顶表面低于第一隔离部的顶表面，第一隔离部和第二隔离部形成隔离栅结构的步骤中，具体包括：
S331：在沟槽的至少部分侧壁上形成第一介质层。该步骤可以对应图5所示的结构，第一介质层51可以是通过原子层沉积的方式沟槽50的侧壁上形成的，第一介质层51的厚度范围可以为8-12nm，例如第一介质层51的厚度可以为9nm、10nm或11nm等。第一介质层51可以为氮化硅层或氮碳化硅层。
S332：在沟槽中形成第二介质层，回蚀刻第二介质层，形成第二隔离部。该步骤可以对应图6所示的结构，第二介质层52同样可以通过原子层沉积的方式形成，该第二介质层52填充沟槽50，第二介质层52可以为二氧化硅层或其余低介电常数的材料，其厚度范围可以为5-20nm，例如第二介质层52的厚度可以为7nm、9nm或11nm等。通过回刻蚀的方式去除沟槽50中的部分第二介质层52，形成第二隔离部。基于第二隔离部的材料为低介电常数的材料，因此将第二隔离部形成部分隔离栅结构30时，能够有效提高隔离栅结构30对相邻的存储节点接触结构40之间的电感耦合效应的阻隔效果。
S333：在沟槽中的第二隔离部的顶表面上形成第三介质层。该步骤对应图8中示出的结构，第三介质层53同样可以通过原子层沉积的方式形成，其可以为氮化硅层或氮碳化硅层，其厚度范围可以为28-80nm，例如第三介质层53的厚度可以为30nm、50nm或70nm等。第三介质层53将沟槽50填满，并且覆盖第二隔离部的顶表面，以及第一介质层51的表面。
S334：回刻蚀牺牲介质层、第一介质层以及第三介质层，形成第一隔离部。该步骤对应图9中示出的结构，牺牲介质层22、第一介质层51以及第三介质层53可以通过干法刻蚀的方式进行回刻蚀，剩余的第一介质层51可以形成第一隔离部。其中，刻蚀后剩余的牺牲介质层22、第一介质层51以及第三介质层53的顶表面齐平，牺牲介质层22的剩余高度可以为160nm。第三介质层53的剩余高度为30nm。
在步骤4中，在相邻的隔离栅结构之间形成存储节点接触结构，存储节点接触结构的底部延伸至基底中的步骤中，具体包括：
S41：去除相邻的隔离栅结构之间的牺牲介质层以及基底上的绝缘介质层，并在相邻的隔离栅结构之间形成暴露基底的开口。该步骤对应图10中示出的结构，牺牲介质层22和绝缘介质层11可以通过湿法刻蚀的方式去除，形成的开口60处可以用于形成存储节点接触结构40。基于相邻的存储接点接触结构之间具有隔离栅结构30，因此该隔离栅结构30能够减小相邻存储节点接触结构40之间的电感耦合效应。
S42：在开口中形成存储节点接触结构。该步骤对应图11中示出的结构，该存储节点接触结构40可以为电容接触孔，在开口60中可以依次沉积连接垫42和接触插塞41，其中连接垫42可以与基底10中的有源区连接，保证电容接触孔可以连接电容器和基底10的有源区。
进一步地，结合图1和图12所示，相比于相关技术中的隔离栅结构30，本实施例提供的隔离栅结构30，位于相邻位线20之间的第一介质层51中还设置有第二介质层52，第一介质层51和第二介质层52共同形成隔离栅结构30。基于第二介质层52可以为低介电常数的二氧化硅，因此可以有效减小相邻的存储节点接触结构40之间的电感耦合效应。
描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (11)
1.一种半导体器件，其特征在于，包括：
基底，所述基底上设置有多条位线，多条所述位线在所述基底上沿第一方向间隔排布；
多个隔离栅结构，所述隔离栅结构位于相邻的所述位线之间，且多个所述隔离栅结构在所述基底上沿第二方向间隔排布；
存储节点接触结构，所述存储节点接触结构位于相邻的所述隔离栅结构之间，且所述存储节点接触结构的底部延伸至所述基底中；
其中，所述隔离栅结构包括第一隔离部和包围在所述第一隔离部外周的第二隔离部；
所述第一隔离部的顶表面不低于所述位线的顶表面。
2.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述基底上的绝缘介质层，所述第二隔离部的底部抵接所述绝缘介质层。
3.根据权利要求2所述的半导体器件，其特征在于，还包括位线隔离层，所述位线隔离层位于所述位线的侧壁及顶表面，所述位线隔离层隔离所述位线和所述存储节点接触结构。
4.根据权利要求3所述的半导体器件，其特征在于，所述绝缘介质层与所述位线隔离层材料相同或不同。
5.根据权利要求2所述的半导体器件，其特征在于，所述第二隔离部与所述绝缘介质层材料相同或不同。
6.根据权利要求2所述的半导体器件，其特征在于，所述第一隔离部的底部与所述绝缘介质层抵接。
7.一种半导体器件的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成多条位线，多条所述位线沿第一方向间隔排布；
在相邻的所述位线之间形成多个隔离栅结构，多个所述隔离栅结构在所述基底上沿第二方向间隔排布；
在相邻的所述隔离栅结构之间形成存储节点接触结构，所述存储节点接触结构的底部延伸至所述基底中；
其中，所述隔离栅结构包括第一隔离部和包围在所述第一隔离部外周的第二隔离部，所述第一隔离部的顶表面不低于所述位线的顶表面。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，在所述基底上形成多条位线，多条所述位线沿第一方向间隔排布的步骤之后，在相邻的所述位线之间形成多个隔离栅结构，多个所述隔离栅结构在所述基底上沿第二方向间隔排布的步骤之前，还包括：
在所述基底上形成绝缘介质层；
在所述位线的侧壁及顶表面形成位线隔离层。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，在相邻的所述位线之间形成多个隔离栅结构，多个所述隔离栅结构在所述基底上沿第二方向间隔排布的步骤中，具体包括：
在相邻的所述位线之间形成牺牲介质层；
沿所述第二方向图形化所述牺牲介质层，在相邻的所述位线之间形成沿所述第二方向间隔排布的沟槽，所述沟槽暴露所述绝缘介质层；
在所述沟槽的至少部分侧壁上形成所述第一隔离部，在所述沟槽内形成所述第二隔离部，且所述第二隔离部的顶表面低于所述第一隔离部的顶表面，所述第一隔离部和所述第二隔离部形成所述隔离栅结构。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，在所述沟槽的至少部分侧壁上形成所述第一隔离部，在所述沟槽内形成所述第二隔离部，且所述第二隔离部的顶表面低于所述第一隔离部的顶表面，所述第一隔离部和所述第二隔离部形成所述隔离栅结构的步骤中，具体包括：
在所述沟槽的至少部分侧壁上形成第一介质层；
在所述沟槽中形成第二介质层，回蚀刻所述第二介质层，形成所述第二隔离部；
在所述沟槽中的所述第二隔离部的顶表面上形成第三介质层；
回刻蚀所述牺牲介质层、所述第一介质层以及所述第三介质层，形成所述第一隔离部。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在相邻的所述隔离栅结构之间形成存储节点接触结构，所述存储节点接触结构的底部延伸至所述基底中的步骤中，具体包括：
去除相邻的所述隔离栅结构之间的所述牺牲介质层以及所述基底上的所述绝缘介质层，并在相邻的所述隔离栅结构之间形成暴露所述基底的开口；
在所述开口中形成所述存储节点接触结构。
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