KR20110128048A - 수직 채널 트랜지스터를 구비한 반도체 소자 - Google Patents

수직 채널 트랜지스터를 구비한 반도체 소자 Download PDF

Info

Publication number
KR20110128048A
KR20110128048A KR1020100047646A KR20100047646A KR20110128048A KR 20110128048 A KR20110128048 A KR 20110128048A KR 1020100047646 A KR1020100047646 A KR 1020100047646A KR 20100047646 A KR20100047646 A KR 20100047646A KR 20110128048 A KR20110128048 A KR 20110128048A
Authority
KR
South Korea
Prior art keywords
bit line
active
substrate
buried bit
contact
Prior art date
Application number
KR1020100047646A
Other languages
English (en)
Other versions
KR101645257B1 (ko
Inventor
정현우
오용철
황유상
진교영
홍형선
김대익
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100047646A priority Critical patent/KR101645257B1/ko
Priority to US12/904,344 priority patent/US8362536B2/en
Publication of KR20110128048A publication Critical patent/KR20110128048A/ko
Priority to US13/724,799 priority patent/US8785998B2/en
Application granted granted Critical
Publication of KR101645257B1 publication Critical patent/KR101645257B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

활성 영역에 수직 채널이 형성되는 소자에서 매몰 비트 라인을 포함하는 구조 및 그 제조 방법을 개시한다. 제1 방향의 장축 길이와 상기 제1 방향과 직교하는 제2 방향의 단축 길이를 가지도록 기판에 정의되고, 기판의 상면측에서 상호 이격되어 있는 2 개의 활성 필라를 포함하는 활성 영역과, 기판의 상면보다 낮은 레벨에서 2 개의 활성 필라 사이의 공간을 통해 활성 영역을 가로지르면서 제2 방향으로 연장되는 매몰 비트 라인을 포함한다. 활성 영역에서 매몰 비트 라인의 저면 주위에 제1 소스/드레인 영역이 형성되어 있다. 2 개의 활성 필라의 상면에는 각각 제2 소스/드레인 영역이 형성된다. 활성 필라에서 제1 소스/드레인 영역과 제2 소스/드레인 영역과의 사이에 수직 채널이 형성된다. 게이트 절연막을 사이에 두고 활성 필라의 수직 측면에는 콘택 게이트가 대면하고 있다. 워드 라인이 기판의 상면 위에 형성되며, 콘택 게이트에 연결된다.

Description

수직 채널 트랜지스터를 구비한 반도체 소자{Semiconductor device having vertical channel transistor}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 콘택 게이트 (contact gate)의 측벽에 대면하는 활성 영역에 수직 채널이 형성되는 구조를 가지는 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소된다. 고도로 스케일링(scaling)된 반도체 소자의 트랜지스터에서 소스와 드레인간의 거리를 길게 하여 유효 채널 길이를 증가시키기 위하여 수직 채널 트랜지스터가 제안되었다.
본 발명의 목적은 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 수직 채널 트랜지스터 구조의 반도체 소자에서 비트 라인에 고전압의 바이어스가 인가되어도 수직 채널 영역에 바이어스에 의한 악영향을 받지 않는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 미세화된 단위 셀 사이즈를 가지는 수직 채널 트랜지스터 구조의 반도체 소자를 제조하는 데 있어서, 비트 라인에 고전압의 바이어스가 인가되어도 수직 채널 영역에 바이어스에 의한 악영향을 받지 않도록 수직 채널 영역을 제공하는 콘택 게이트과 비트 라인을 효율적으로 배치할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 제1 방향의 장축 길이와 상기 제1 방향과 직교하는 제2 방향의 단축 길이를 가지도록 기판에 정의되고, 상기 기판의 상면측에서 상호 이격되어 있는 2 개의 활성 필라를 포함하는 활성 영역과, 상기 기판의 상면보다 낮은 레벨에서 상기 2 개의 활성 필라 사이의 공간을 통해 상기 활성 영역을 가로지르면서 상기 제2 방향으로 연장되는 매몰 비트 라인을 포함한다. 상기 활성 영역에서 상기 매몰 비트 라인의 저면 주위에는 제1 소스/드레인 영역이 형성되어 있다. 상기 2 개의 활성 필라의 상면에는 각각 제2 소스/드레인 영역이 형성되어 있다. 상기 활성 필라에서 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역과의 사이에 수직 채널이 형성되는 채널면을 제공하는 수직 측면은 게이트 절연막에 의해 덮여 있다. 콘택 게이트가 상기 게이트 절연막을 사이에 두고 상기 활성 필라의 수직 측면에 대면하고 있다. 상기 콘택 게이트에 연결되는 워드 라인이 상기 기판의 상면 위에 형성되어 있다.
상기 2 개의 활성 필라 사이의 공간에서 상기 매몰 비트 라인을 덮고 있는 절연막을 더 포함할 수 있다. 그리고, 상기 절연막은 상기 매몰 비트 라인의 상면을 덮는 매립 절연막과, 상기 활성 필라와 상기 매몰 비트 라인과의 사이에서 상기 매몰 비트 라인의 측벽을 덮는 절연 스페이서를 포함할 수 있다.
상기 기판의 상면으로부터 상기 매몰 비트 라인의 상면까지의 제1 거리는 상기 기판의 상면으로부터 상기 콘택 게이트의 저면까지의 제2 거리보다 더 클 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 활성 영역은 상기 기판 내에서 상기 활성 영역 주변에 형성된 소자분리막에 의해 정의되고, 상기 2 개의 활성 필라 사이의 공간은 상기 활성 영역 및 상기 소자분리막에 걸쳐서 연장되어 있는 트렌치에 의해 제공되고, 상기 매몰 비트 라인은 상기 활성 영역상의 트렌치 및 상기 소자분리막상의 트렌치에 걸쳐서 라인 형상으로 연장될 수 있다.
상기 매몰 비트 라인의 저면중 상기 활성 영역상에 위치되는 제1 저면과 상기 소자분리막상에 위치되는 제2 저면은 상기 기판의 상면으로부터의 거리가 동일할 수 있다.
또는, 상기 매몰 비트 라인의 저면중 상기 활성 영역상에 위치되는 제1 저면과 상기 소자분리막상에 위치되는 제2 저면은 상기 기판의 상면으로부터의 거리가 서로 다를 수 있다. 특히, 상기 기판의 상면으로부터 상기 제1 저면까지의 거리보다 상기 제2 저면까지의 거리가 더 클 수 있다. 이 때, 상기 매몰 비트 라인의 상면중 상기 활성 영역상에 위치되는 제1 상면과 상기 소자분리막상에 위치되는 제2 상면은 각각 상기 기판의 상면으로부터의 거리가 동일할 수 있다.
상기 매몰 비트 라인은 상기 매몰 비트 라인의 상면을 포함하는 상측부와, 상기 매몰 비트 라인의 저면을 포함하는 하측부를 가지고, 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분에서는 상기 상측부의 폭보다 상기 하측부의 폭이 더 작을 수 있다. 그리고, 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부의 폭은 상기 매몰 비트 라인중 상기 활성 영역 위에 위치되는 부분의 하측부의 폭보다 더 작을 수 있다.
상기 매몰 비트 라인중 상기 활성 영역 위에 위치되는 부분의 하측부는 상기 활성 영역에 접해 있고, 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부는 절연막으로 둘러싸여 있을 수 있다. 특히, 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부는 질화막으로 둘러싸여 있을 수 있다. 또한, 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부에서, 상기 하측부의 저면은 산화막에 접해 있고, 상기 하측부의 측벽은 질화막으로 둘러싸여 있을 수 있다.
상기 매몰 비트 라인중 상기 활성 영역 위에 위치되는 부분에서의 하측부의 저면 곡률 반경은 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분에서의 하측부의 저면 곡률 반경보다 더 클 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 콘택 게이트는 상기 매몰 비트 라인의 상면보다 높고 상기 기판의 상면보다 높지 않은 레벨에서 상기 소자분리막 위에 형성되어 있을 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 콘택 게이트는 상기 기판의 상면보다 낮은 제1 레벨로부터 상기 활성 필라의 상기 수직 측면을 따라 상기 기판의 상면까지 연장될 수 있다. 그리고, 상기 워드 라인은 상기 콘택 게이트와 일체로 형성되어 있을 수 있다.
또는, 상기 콘택 게이트는 상기 기판의 상면보다 낮은 제1 레벨로부터 상기 활성 필라의 상기 수직 측면을 따라 상기 기판의 상면보다 낮고 상기 제1 레벨보다 높은 제2 레벨까지 연장될 수 있다. 그리고, 상기 워드 라인은 상기 콘택 게이트의 상면 위에서 상기 상면과 접촉할 수 있다. 상기 콘택 게이트의 상면 위에서 상기 활성 필라의 수직 측면을 덮는 절연 스페이서를 더 포함할 수 있다. 상기 절연 스페이서는 상기 콘택 게이트의 상면 중앙부를 노출시키도록 상기 콘택 게이트의 상면의 에지 부분을 덮는 링 형상을 가질 수 있다. 그리고, 상기 워드 라인은 상기 절연 스페이서의 위에서 상기 콘택 게이트의 상면과 접해 있을 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 활성 영역은 상기 매몰 비트 라인을 사이에 두고 양분되어 있는 제1 활성 필라 및 제2 활성 필라를 포함할 수 있다. 상기 제1 활성 필라는 수직 채널이 형성되는 채널면을 제공하는 제1 수직 측면을 가지고, 상기 제2 활성 필라는 수직 채널이 형성되는 채널면을 제공하는 제2 수직 측면을 가질 수 있다. 상기 제1 수직 측면 및 상기 제2 수직 측면은 서로 반대 방향을 향하고 있을 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 활성 필라 위에 형성되어 있는 베리드 콘택 플러그와, 상기 베리드 콘택 플러그 위에 형성되어 있는 커패시터 하부 전극을 더 포함할 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 제1 방향의 장축 길이와 상기 제1 방향과 직교하는 제2 방향의 단축 길이를 가지도록 소자분리막에 의해 기판에 정의되고, 상기 기판의 상면측에서 제1 공간을 사이에 두고 상호 이격되어 있는 제1 활성 필라 및 제2 활성 필라를 포함하는 복수의 활성 영역과, 상기 기판의 상면보다 낮은 레벨에서 상기 복수의 활성 영역 중 상기 제2 방향을 따라 일렬로 배치된 일련의 활성 영역들의 제1 공간을 통해 상기 일련의 활성 영역들을 가로지르면서 상기 제2 방향으로 상호 평행하게 연장되어 있는 복수의 매몰 비트 라인을 포함한다. 복수의 제1 소스/드레인 영역이 상기 복수의 활성 영역에서 상기 매몰 비트 라인의 저면 주위에 각각 형성되어 있다. 상기 복수의 활성 영역에서 상기 제1 활성 필라 및 제2 활성 필라의 상면에는 각각 복수의 제2 소스/드레인 영역이 형성되어 있다. 상기 복수의 활성 영역에서 제1 활성 필라 및 제2 활성 필라에는 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역과의 사이에 수직 채널이 형성되는 채널면을 제공하는 복수의 수직 측면이 있다. 상기 복수의 수직 측면은 복수의 게이트 절연막에 의해 덮여 있다. 상기 게이트 절연막을 사이에 두고 상기 제1 활성 필라의 수직 측면과 상기 제2 활성 필라의 수직 측면에는 각각 복수의 콘택 게이트가 대면하고 있다. 상기 복수의 콘택 게이트 중 상기 제1 방향을 따라 일렬로 배치된 일련의 콘택 게이트에는 복수의 워드 라인이 각각 연결되어 있다. 상기 복수의 워드 라인은 상기 기판의 상면 위에서 상기 제1 방향으로 상호 평행하게 연장되어 있다.
상기 일련의 활성 영역들 마다 2 개의 활성 필라 사이의 공간에서 상기 매몰 비트 라인은 상기 활성 영역에 형성된 제1 소스/드레인 영역에 직접 접해 있을 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 1 개의 활성 영역에 포함된 상기 제1 활성 필라 및 제2 활성 필라는 각각 독립적인 제1 단위 메모리 셀 및 제2 단위 메모리 셀을 구성할 수 있다. 상기 1 개의 활성 영역에는 1 개의 제1 소스/드레인 영역이 형성되고, 상기 1 개의 제1 소스/드레인 영역이 상기 제1 단위 메모리 셀 및 제2 단위 메모리 셀에서 공유될 수 있다.
1 개의 활성 영역에서 상기 제1 활성 필라 및 제2 활성 필라에 각각 포함된 수직 측면은 상호 반대 방향을 향하고 있을 수 있다. 그리고, 상기 복수의 콘택 게이트는 상기 제1 활성 필라의 수직 측면에 대면하는 제1 콘택 게이트와, 상기 제2 활성 필라의 수직 측면에 대면하는 제2 콘택 게이트를 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 활성 영역은 각각의 수직 측면이 제2 공간을 사이에 두고 상호 대면하도록 서로 이웃하는 제1 활성 영역 및 제2 활성 영역을 포함할 수 있다. 그리고, 상기 콘택 게이트는 상기 제2 공간에 형성되어 있을 수 있다. 또한, 상기 제1 활성 영역에 포함된 제1 활성 필라 및 제2 활성 필라는 각각 독립적인 제1 단위 메모리 셀 및 제2 단위 메모리 셀을 구성하고, 상기 제2 활성 영역에 포함된 제1 활성 필라 및 제2 활성 필라는 각각 독립적인 제3 단위 메모리 셀 및 제4 단위 메모리 셀을 구성하고, 상기 제2 공간에 형성되어 있는 상기 콘택 게이트가 상기 제1 활성 영역에서 구성되는 제1 단위 메모리 셀과 상기 제2 활성 영역에서 구성되는 제3 단위 메모리 셀에서 공유될 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 매몰 비트 라인은 각각 그 연장 방향을 따라 균일한 폭을 가지고 연장될 수 있다.
상기 복수의 매몰 비트 라인은 각각 그 연장 방향을 따라 가변적인 크기의 폭을 가지고 연장될 수 있다. 이 때, 상기 복수의 매몰 비트 라인은 각각 상기 매몰 비트 라인의 상면을 포함하는 상측부와, 상기 매몰 비트 라인의 저면을 포함하는 하측부를 가지고, 상기 복수의 매몰 비트 라인은 각각 그 연장 방향을 따라 그 하측부에서 가변적인 크기의 폭을 가질 수 있다. 특히, 상기 복수의 매몰 비트 라인은 각각 상기 소자분리막 위에 위치되는 부분의 하측부의 폭이 상기 활성 영역 위에 위치되는 부분의 하측부의 폭보다 더 작을 수 있다.
또는, 상기 복수의 매몰 비트 라인은 각각 상기 매몰 비트 라인의 상면을 포함하는 상측부와, 상기 매몰 비트 라인의 저면을 포함하는 하측부를 가지고, 상기 복수의 매몰 비트 라인은 각각 그 연장 방향을 따라 그 상측부에서 가변적인 크기의 폭을 가질 수 있다. 특히, 상기 복수의 매몰 비트 라인은 각각 상기 소자분리막 위에 위치되는 부분의 상측부의 폭이 상기 활성 영역 위에 위치되는 부분의 상측부의 폭보다 더 클 수 있다.
본 발명의 제2 양태에 따른 반도체 소자는 상기 복수의 메몰 비트 라인의 위에서 상기 제1 공간을 통해 상기 복수의 활성 영역을 가로지르면서 상기 복수의 메몰 비트 라인과 평행하게 연장되어 있는 복수의 매립 절연막을 더 포함할 수 있다. 또한, 상기 제1 공간에서 상기 매립 절연막의 측벽 및 상기 매몰 비트 라인의 측벽을 덮는 절연 스페이서를 더 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 기판의 상면으로부터 상기 복수의 매몰 비트 라인의 상면까지의 제1 거리는 상기 기판의 상면으로부터 상기 복수의 콘택 게이트의 저면까지의 제2 거리보다 더 클 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 매몰 비트 라인은 각각 상기 활성 영역상에 위치되는 제1 저면과 상기 소자분리막상에 위치되는 제2 저면을 가지고, 상기 제1 저면 및 제2 저면은 상기 기판의 상면으로부터의 거리가 동일할 수 있다.
또는, 본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 매몰 비트 라인은 각각 상기 활성 영역상에 위치되는 제1 저면과 상기 소자분리막상에 위치되는 제2 저면을 가지고, 상기 제1 저면 및 제2 저면은 상기 기판의 상면으로부터의 거리가 서로 다를 수 있다. 특히, 상기 기판의 상면으로부터 상기 제1 저면까지의 거리보다 상기 제2 저면까지의 거리가 더 클 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 콘택 게이트는 각각 상기 복수의 매몰 비트 라인의 상면보다 높고 상기 기판의 상면보다 낮은 저면을 가질 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 콘택 게이트는 각각 그 저면으로부터 상기 기판의 상면으로부터 상기 수직 측면을 따라 상기 기판의 상면까지 연장될 수 있다. 그리고, 상기 복수의 워드 라인은 각각 상기 제1 방향을 따라 일렬로 배치된 일련의 콘택 게이트와 일체로 형성될 수 있다.
또는, 본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 콘택 게이트는 각각 상기 기판의 상면보다 낮은 상면을 가지고, 상기 복수의 콘택 게이트의 상면에서 각각 상기 제1 활성 필라 및 제2 활성 필라의 수직 측면을 덮는 복수의 절연 스페이서를 더 포함할 수 있다. 그리고, 상기 복수의 워드 라인은 각각 상기 복수의 절연 스페이서의 위에서 상기 제1 방향을 따라 일렬로 배치된 일련의 콘택 게이트의 상면과 접해 있을 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 워드 라인과 동일한 레벨에서 상기 복수의 워드 라인 각각의 사이의 영역 중 상기 복수의 매몰 비트 라인과 동일 수직선상에 있는 부분은 절연 물질로 채워져 있을 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 기판에 형성된 제1 트렌치를 사이에 두고 상호 이격되어 있는 제1 활성 필라 및 제2 활성 필라를 포함하는 활성 영역을 상기 기판에 정의한다. 상기 활성 영역중 상기 제1 트렌치의 저면 주위에 제1 소스/드레인 영역을 형성한다. 상기 제1 트렌치 내에서 상기 제1 소스/드레인 영역 위에 상기 기판의 상면보다 낮은 레벨의 매몰 비트 라인을 형성한다. 상기 매몰 비트 라인 위에 상기 제1 트렌치 내부를 채우는 매립 절연막을 형성한다. 상기 제1 활성 필라 및 제2 활성 필라의 상면에 각각 제2 소스/드레인 영역을 형성한다. 상기 제1 활성 필라 및 제2 활성 필라에서 각각 1 개의 수직 측면에 게이트 절연막을 형성한다. 상기 기판의 상면보다 낮고 상기 매몰 비트 라인의 상면보다 높은 저면을 가지고 상기 게이트 절연막을 사이에 두고 상기 수직 측면에 대면하고 있는 콘택 게이트와, 상기 콘택 게이트에 연결된 상태로 상기 기판의 상면 위에 위치되는 워드 라인을 형성한다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 상기 제1 활성 필라 및 제2 활성 필라에서 각각 상기 제2 소스/드레인 영역 위에 베리드 콘택 플러그를 형성하는 단계와, 상기 제1 활성 필라 및 제2 활성 필라에서 각각 상기 베리드 콘택 플러그 위에 커패시터 하부 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 제1 소스/드레인 영역을 형성하기 위하여, 상기 제1 트렌치의 저면 주위의 활성 영역에 저농도 불순물 이온을 주입할 수 있다. 상기 제1 트렌치의 내측벽에 절연 스페이서를 형성할 수 있다. 상기 절연 스페이서를 통해 노출되는 상기 제1 트렌치의 저면에서 노출되는 활성 영역을 식각하여 상기 제1 트렌치에 연통되는 제2 트렌치를 형성할 수 있다. 상기 제2 트렌치의 저면 주위의 활성 영역에 고농도 불순물 이온을 주입할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 콘택 게이트 및 상기 워드 라인을 형성하는 단계는 상기 게이트 절연막 및 상기 기판의 상면을 덮는 도전층을 형성하는 단계와, 상기 도전층을 패터닝하여 함께 일체를 이루는 상기 콘택 게이트 및 상기 워드 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 콘택 게이트 및 상기 워드 라인을 형성하는 단계는 상기 기판의 상면보다 낮은 레벨에 상기 게이트 절연막에 접하는 콘택 게이트를 형성하는 단계와, 상기 콘택 게이트의 중앙 부분을 노출시키면서 상기 수직 측면을 덮는 절연 스페이서를 상기 콘택 게이트 위에 형성하는 단계와, 상기 콘택 게이트의 중앙 부분 및 상기 절연 스페이서를 덮도록 상기 워드 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 활성 영역을 정의하기 위하여, 상기 기판의 상면으로부터 제1 깊이를 가지는 소자분리막을 상기 기판에 형성하여 상기 기판에 제1 방향의 장축 길이와 상기 제1 방향과 직교하는 제2 방향의 단축 길이를 가지는 장방형 활성 영역을 정의할 수 있다. 상기 제2 방향을 따라 상기 장방형 활성 영역 및 상기 소자분리막을 가로질러 연장되는 제1 트렌치를 상기 기판의 상면으로부터 상기 제1 깊이 보다 작은 제2 깊이로 형성하여 상기 장방형 활성 영역에서 상기 제1 트렌치를 중심으로 하여 그 양 측에 상기 제1 활성 필라 및 제2 활성 필라를 형성할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 장방형 활성 영역의 장축의 연장선을 따르는 단면에서 볼 때, 상기 소자분리막은 제1 폭을 가지고, 상기 제1 트렌치는 상기 제1 폭 보다 작은 제2 폭을 가지도록 형성될 수 있다. 이 때, 상기 제1 트렌치를 형성하는 단계는 상기 장방형 활성 영역 및 상기 소자분리막 위에 상기 제2 방향으로 상호 평행하게 연장되는 라인 형상의 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 장방형 활성 영역 및 상기 소자분리막을 동시에 식각하는 단계를 포함할 수 있다.
또는, 상기 제1 트렌치를 형성하는 단계는 상기 장방형 활성 영역 및 상기 소자분리막 위에 상기 제2 방향으로 상호 평행하게 연장되는 라인 형상의 마스크 패턴을 형성하는 단계와, 상기 소자분리막에 대한 상기 장방형 활성 영역의 식각 선택비가 더 큰 조건하에서 상기 마스크 패턴을 식각 마스크로 이용하여 상기 장방형 활성 영역 식각하여 상기 제1 트렌치 중 상기 활성 영역에 위치되는 부분을 형성하는 제1 소단계와, 상기 장방형 활성 영역에 대한 상기 소자분리막의 식각 선택비가 더 큰 조건하에서 상기 소자분리막을 식각하여 상기 제1 트렌치중 상기 소자분리막에 위치되는 부분을 형성하는 제2 소단계를 포함할 수 있다. 이 때, 상기 제1 소스/드레인 영역을 형성하는 단계는 상기 제1 소단계를 행한 후, 상기 제2 소단계를 행하기 전에 상기 마스크 패턴이 상기 기판상에 남아 있는 상태에서 행해질 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 장방형 활성 영역의 장축의 연장선을 따르는 단면에서 볼 때, 상기 소자분리막은 제1 폭을 가지고, 상기 제1 트렌치는 상기 제1 폭 보다 큰 제2 폭을 가질 수도 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 활성 영역을 정의하기 위하여, 상기 기판의 상면으로부터 제1 깊이를 가지고 제1 방향으로 상호 평행하게 연장되는 라인 형상의 복수의 제1 소자분리막을 상기 기판에 형성하여 상기 기판에 상기 제1 방향으로 상호 평행하게 연장되는 라인 형상의 복수의 제1 활성 영역을 정의할 수 있다. 상기 제1 방향에 직교하는 제2 방향을 따라 상기 복수의 제1 활성 영역 및 상기 복수의 제1 소자분리막을 가로지르며 상호 평행하게 연장되고 상기 제1 방향으로 제1 폭을 가지고 상기 기판의 상면으로부터 상기 제1 깊이보다 작은 제2 깊이를 가지는 상기 제1 트렌치를 복수개 형성할 수 있다. 상기 복수의 제1 트렌치의 내측벽에 각각 상기 복수의 제1 트렌치의 저면을 노출시키는 절연 스페이서를 형성할 수 있다. 상기 제1 활성 영역의 길이 방향을 따라 형성된 일련의 상기 제1 트렌치 중 상기 제1 방향을 따라 교번적으로 선택되는 제1 트렌치의 저면에서 노출된 상기 제1 활성 영역을 식각하여 상기 기판의 상면으로부터 상기 제2 깊이보다 더 큰 제3 깊이를 가지는 복수의 소자분리용 트렌치를 형성하여, 상기 제1 활성 영역을, 서로 이웃하는 2 개의 소자분리용 트렌치에 의해 장축 길이가 결정되고 상기 서로 이웃하는 2 개의 소자분리용 트렌치 사이에 있는 상기 제1 트렌치를 중심으로 하여 양분된 상기 제1 활성 필라 및 제2 활성 필라를 포함하는 복수의 제2 활성 영역으로 구분할 수 있다.
또한, 상기 제1 활성 영역을 상기 복수의 제2 활성 영역으로 구분한 후, 상기 제1 소스/드레인 영역을 형성하기 전에, 상기 복수의 소자분리용 트렌치의 저부에 제2 소자분리막을 형성하는 단계를 더 포함할 수 있다.
상기 매몰 비트 라인을 형성하는 단계에서, 상기 복수의 제1 트렌치 중 상기 제2 활성 영역을 노출시키는 제1 트렌치와 상기 복수의 소자 분리용 트렌치 및 그에 연통되어 있는 제1 트렌치 내에 도전 물질을 채워 복수의 매몰 비트 라인을 형성할 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 소자는 소자분리막에 의해 기판에 정의되고, 상기 기판의 상면측에서 상호 이격되어 있는 제1 활성 필라 및 제2 활성 필라를 포함하는 복수의 활성 영역과, 상기 기판의 상면보다 낮은 레벨에서 상기 제1 활성 필라와 상기 제2 활성 필라와의 사이의 공간과 상기 소자분리막 위를 지나면서 상호 평행하게 연장되는 복수의 매몰 비트라인을 포함한다. 상기 복수의 매몰 비트 라인은 각각 상기 활성 영역에 접해 있는 제1 부분과 상기 소자분리막 위에서 절연막에 접해 있는 제2 부분을 포함한다. 상기 복수의 활성 영역에서 상기 매몰 비트 라인의 저면 주위에는 각각 복수의 제1 소스/드레인 영역이 형성되어 있다. 상기 제1 활성 필라 및 제2 활성 필라의 상면에는 각각 복수의 제2 소스/드레인 영역이 형성되어 있다. 상기 제1 활성 필라 및 제2 활성 필라에는 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역과의 사이에 수직 채널이 형성되는 채널면을 제공하는 복수의 수직 측면이 포함되어 있다. 상기 복수의 수직 측면은 각각 게이트 절연막에 의해 덮여 있다. 복수의 콘택 게이트가 상기 제1 활성 필라의 수직 측면과 상기 제2 활성 필라의 수직 측면에 각각 대면하고 있다. 복수의 워드 라인이 상기 복수의 콘택 게이트 중 일렬로 배치된 일련의 콘택 게이트에 각각 연결되어 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 기판에 제1 방향의 장축 길이와 상기 제1 방향과 직교하는 제2 방향의 단축 길이를 가지고 상면측에서 제1 공간을 사이에 두고 상호 이격되어 있는 제1 활성 필라 및 제2 활성 필라를 각각 포함하는 복수의 활성 영역을 형성한다. 상기 복수의 활성 영역 중 상기 제1 활성 필라 및 제2 활성 필라가 분기되는 부분에 각각 복수의 제1 소스/드레인 영역을 형성한다. 상기 기판의 상면보다 낮은 레벨에서 상기 복수의 활성 영역 중 상기 제2 방향을 따라 일렬로 배치된 일련의 활성 영역들의 제1 공간을 통해 상기 일련의 활성 영역들을 가로지르면서 상기 제2 방향으로 상호 평행하게 연장되어 있는 복수의 매몰 비트 라인을 형성한다. 상기 복수의 매몰 비트 라인 위에 상기 제1 공간을 채우는 복수의 매립 절연막을 형성한다. 상기 복수의 활성 영역에서 상기 제1 활성 필라 및 제2 활성 필라의 상면에 각각 제2 소스/드레인 영역을 형성한다. 상기 복수의 활성 영역에서 상기 제1 활성 필라의 제1 수직 측면과, 상기 제2 활성 필라의 수직 측면들 중 상기 제1 수직 측면과 반대 방향을 향하고 있는 제2 수직 측면에 각각 게이트 절연막을 형성한다. 상기 복수의 활성 영역 중 상기 제1 방향과 상기 제2 방향과의 사이의 제3 방향에서 서로 이웃하는 2 개의 활성 영역 사이에서 서로 대면하고 있는 상기 제1 수직 측면과 상기 제2 수직 측면과의 사이의 제2 공간 마다 상기 게이트 절연막에 접하는 복수의 콘택 게이트를 형성한다. 상기 복수의 콘택 게이트 중 상기 제1 방향을 따라 일렬로 배치된 일련의 콘택 게이트에 각각 연결되고 상기 기판 위에서 상기 제1 방향으로 상호 평행하게 연장되는 복수의 워드 라인을 형성한다.
본 발명에 따른 반도체 소자는 활성 영역에 수직 채널이 형성되는 4F2의 단위 메모리 셀 사이즈를 가지는 메모리 셀 어레이에서 기판 내에 형성된 복수의 매몰 비트 라인을 포함한다. 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 수직 채널 트랜지스터 구조의 반도체 소자에서 상기 매몰 비트 라인에 고전압의 바이어스가 인가되어도 수직 채널 영역에 바이어스에 의한 악영향을 미치지 않는다. 또한, 기판 위에서 비트 라인을 형성하기 위한 배선 구조를 필요로 하지 않므로, 서로 이웃하는 2 개의 워드 라인 사이의 영역 중 상기 매몰 비트 라인과 동일 수직선상에 있는 부분이 절연 물질로 채워져 있어서 절연 거리가 확보될 수 있다. 또한, 서로 이웃하는 2 개의 베리드 콘택 플러그 사이에 절연 거리가 확보될 수 있다. 따라서, 매우 미세한 단위 메모리 셀 면적을 가지는 경우에도 단락 가능성 및 누설 전류 발생 가능성을 최소화하여 소자의 신뢰성을 유지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 구성하는 요부 구성들의 개략적인 레이아웃이다.
도 2a 및 도 2b는 각각 도 1에 도시한 레이아웃을 가지는 반도체 소자에서 셀 어레이 영역을 구성하는 요부 구성들의 3 차원적인 배치 관계를 보여주는 일부 절결 사시도이다.
도 2c는 본 발명의 기술적 사상에 따른 반도체 소자에서 셀 어레이 영역에 형성된 복수의 매몰 비트 라인과 코아/페리 영역에 형성된 코아/페리 비트 라인이 다이렉트 콘택을 통해 연결되는 구조의 3차원적인 배치 관계를 개략적으로 보여주는 일부 절결 사시도이다.
도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 3a, 도 4a, ..., 도 18a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이고, 도 3b, 도 4b, ..., 도 18b는 도 3a, 도 4a, ..., 도 18a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이다. 도 3c, 도 4c, ..., 도 18c는 도 3a, 도 4a, ..., 도 18a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 19a 및 도 19b 내지 도 25a 및 도 25b는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 19a, 도 20a, ..., 도 25a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이고, 도 19b, 도 20b, ..., 도 25b는 도 19a, 도 20a, ..., 도 25a의 BX - BX' 선 단면도이다.
도 26 내지 도 28은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 29a 및 도 29b 내지 도 33a 및 도 33b는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 29a, 도 30a, ..., 도 33a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이고. 도 29b, 도 30b, ..., 도 33b는 도 29a, 도 30a, ..., 도 33a의 BX - BX' 선 단면도이다.
도 34a, 도 34b 및 도 34c 내지 도 37a, 도 37b 및 도 37c는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 34a, 도 35a, 도 36a, 및 도 37a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이고, 도 34b, 도 35b, 도 36b, 및 도 37b는 도 34a, 도 35a, 도 36a, 및 도 37a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이고, 도 34c, 도 35c, 도 36c, 및 도 37c는 도 34a, 도 35a, 도 36a, 및 도 37a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 38a, 도 38b 및 도 38c 내지 도 42a, 도 42b 및 도 42c는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 38a, 도 39a, ..., 도 42a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이고, 도 38b, 도 39b, ..., 도 42b는 도 38a, 도 39a, ..., 도 42a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이고, 도 38c, 도 39c, ..., 도 42c는 도 38a, 도 39a, ..., 도 42a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 43은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 44는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 45는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템의 개략도이다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 다른 한정이 없는 한, 첨부 도면에서 동일한 참조 부호는 동일 부재를 나타낸다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)를 구성하는 요부 구성들의 개략적인 레이아웃이다. 도 1에 예시된 레이아웃은 예를 들면 DRAM (Dynamic Random Access Memory), 특히 4F2의 단위 셀 사이즈를 가지는 DRAM 메모리 셀에 적용 가능하다. 여기서, 1F는 최소 피쳐사이즈 (minimum feature size)를 의미한다.
도 2a 및 도 2b는 각각 도 1에 도시한 레이아웃을 가지는 반도체 소자(100)에서 셀 어레이 영역을 구성하는 요부 구성들의 3 차원적인 배치 관계를 보여주는 일부 절결 사시도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명에 따른 반도체 소자(100)는 기판(102)에 소자분리막(106)에 의해 정의되어 있는 아일랜드 형상의 복수의 활성 영역(10)을 포함한다. 상기 복수의 활성 영역(10)은 각각 그 상면의 중앙부로부터 소정 깊이로 리세스 되어 있는 트렌치(10T)에 의해 기판(102)의 상면측에서 2 개의 활성 필라(10A, 10B)로 양분되어 있다. 상기 복수의 활성 영역(10)에서 2 개의 활성 필라(10A, 10B)가 분기되는 부분에는 제1 소스/드레인 영역(42)이 형성되어 있다. 상기 2 개의 활성 필라(10A, 10B)는 각각 서로 이격되어 있는 상면(12A, 12B)을 가진다. 상기 활성 필라(10A, 10B)의 상면(12A, 12B)은 각각 기판(102)의 상면에 해당한다. 상기 2 개의 활성 필라(10A, 10B)의 상면(12A, 12B)에는 각각 제2 소스/드레인 영역(44)이 형성되어 있다.
상기 복수의 활성 영역(10)은 장축(X) 방향인 제1 방향 (도 1 및 도 2a에서 x 방향)으로 3F의 길이를 가지고, 단축(Y) 방향인 제2 방향 (도 1 및 도 2a에서 y 방향)으로 1F의 길이를 가질 수 있다.
상기 기판(102) 내에는 복수의 매몰 비트 라인(20)이 상기 활성 영역(10)의 단축(Y) 방향으로 상호 평행하게 연장되어 있다. 1 개의 활성 영역(10)에서 활성 필라(10A, 10B) 사이에서 이들을 양분시키는 트렌치(10T)의 그 바닥부에서 상기 복수의 매몰 비트 라인(20)이 위치되는 공간을 제공한다. 상기 복수의 매몰 비트 라인(20)은 기판(102) 내에서 복수의 활성 영역(10)의 단축(Y) 방향으로 연장되면서 활성 영역(10) 및 소자분리막(106) 위를 지나게 된다.
상기 활성 영역(10)에서 2 개의 활성 필라(10A, 10B)에는 각각 수직 채널이 형성되는 채널면을 제공하는 수직 측면(10CH)이 포함되어 있다. 상기 수직 측면(10CH)은 상기 콘택 게이트(30CG)에 대면하고 있다. 1 개의 활성 영역(10)에 포함된 2 개의 활성 필라(10A, 10B)에서 각각 채널면을 제공하는 수직 측면(10CH)은 서로 반대 방향을 향하고 있다. 상기 채널면(10CH)에서는 상기 매몰 비트 라인(10)의 주위에 형성된 제1 소스/드레인 영역(42)과 상기 활성 필라(10A, 10B) 각각의 상면(12A, 12B)에 형성되어 있는 제2 소스/드레인 영역(44)과의 사이에서 각각 수직 채널이 형성된다.
1 개의 활성 영역(10)에 포함되어 있는 2 개의 활성 필라(10A, 10B)는 각각 독립적인 단위 메모리 셀을 구성하게 된다. 1 개의 활성 영역(10)에 포함되어 있는 2 개의 활성 필라(10A, 10B)에 각각 구현되는 2 개의 단위 메모리 셀은 상기 매몰 비트 라인(10)의 저면 주위에 형성된 1 개의 제1 소스/드레인 영역(42)을 공유하게 된다.
도 2a에 예시된 바와 같이, 기판(102) 내에서 상기 콘택 게이트(30CG)의 저면은 상기 매몰 비트 라인(20)의 상면 보다 더 높은 레벨에 형성될 수 있다. 이 경우, 기판(102)의 상면인 활성 필라(10A, 10B) 상면(12A, 12B)으로부터 상기 콘택 게이트(30CG)의 저면까지의 거리(G_Y1)는 활성 필라(10A, 10B)의 상면(12A, 12B)으로부터 상기 매몰 비트 라인(20)의 상면까지의 거리(B_Y1)보다 더 작게 된다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 기판(102) 내에서 상기 콘택 게이트(30CG)의 저면이 상기 매몰 비트 라인(20)의 상면 보다 더 낮은 레벨에 위치될 수도 있다.
도 2b는 기판(102) 내에서 상기 콘택 게이트(30CG)의 저면이 상기 매몰 비트 라인(20')의 상면 보다 더 낮은 레벨에 위치되는 경우를 예시한 도면이다. 도 2b에는 기판(102) 내에서 콘택 게이트(30CG) 및 매몰 비트 라인(20')이 동일 레벨상에 위치되는 경우가 예시되어 있다.
기판(102)의 상부에는 복수의 워드 라인(30WL)이 복수의 매몰 비트 라인(20)의 연장 방향에 직교하는 방향 (도 1에서 x 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(30WL)은 각각 그 연장 방향 (도 1에서 x 방향)을 따라 일렬로 배치되어 있는 복수의 콘택 게이트(30CG)와 전기적으로 연결되어 있다. 상기 복수의 워드 라인(30WL)은 그 연장 방향을 따라 일렬로 배치되어 있는 복수의 콘택 게이트(30CG)와 일체로 형성될 수 있다. 또는, 상기 복수의 워드 라인(30WL)과 그 연장 방향을 따라 일렬로 배치되어 있는 복수의 콘택 게이트(30CG)가 각각 별도의 증착 공정에 의해 형성되는 서로 다른 층으로 이루어지고, 이들이 서로 직접 접해 있는 구성을 가질 수도 있다.
도 1에서 볼 수 있는 바와 같이, x 방향과 y 방향과의 사이의 방향, 예를 들면 도 1에서의 사선(DL) 방향을 따라 서로 이웃하는 2 개의 활성 영역(10) 사이 마다 1 개의 콘택 게이트(30CG)가 위치되어 있다. 그리고, 상기 이웃하는 2 개의 활성 영역(10) 중 1 개의 활성 영역(10)에 포함된 1 개의 활성 필라(10A)로 구성되는 단위 메모리 셀과, 다른 1 개의 활성 영역(10)에 포함된 1 개의 활성 필라(108B)로 구성되는 단위 메모리 셀이 1 개의 콘택 게이트(30CG)를 공유하게 된다.
복수의 활성 필라(10A, 10B) 마다 그 상면에 형성된 제2 소스/드레인 영역(44)에는 각각 베리드 콘택(50)이 형성된다. 상기 베리드 콘택(50)은 도 2a에 예시된 바와 같이 상기 제2 소스/드레인 영역(44) 위에서 상기 제2 소스/드레인 영역(44)에 직접 접해 있는 베리드 콘택 플러그(50P)의 형태로 구현될 수 있다. 복수의 베리드 콘택 플러그(50P) 위에는 각각 커패시터의 하부 전극(도시 생략)이 형성된다.
도 1, 도 2a 및 도 2b에 예시된 4F2의 단위 메모리 셀 사이즈를 가지는 메모리 셀 어레이를 형성하는 데 있어서, 기판(102) 내에 형성된 복수의 매몰 비트 라인(20)을 포함함으로써, 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 수직 채널 트랜지스터 구조의 반도체 소자에서 상기 매몰 비트 라인(20)에 고전압의 바이어스가 인가되어도 수직 채널 영역에 바이어스에 의한 악영향을 미치지 않는다. 또한, 워드 라인(30WL)의 연장 방향 (도 1, 도 2a 및 도 2b의 x 방향)에서 볼 때 서로 이웃하는 2 개의 베리드 콘택(50) 또는 베리드 콘택 플러그(50P) 사이에 절연 거리(ID1)가 확보될 수 있다. 또한, 매몰 비트 라인(20)의 연장 방향 (도 1, 도 2a 및 도 2b의 y 방향)에서 볼 때, 서로 이웃하는 2 개의 워드 라인(30WL) 사이에 절연 거리(ID2)가 확보될 수 있다.
도 1, 도 2a 및 도 2b에 예시된 본 발명의 기술적 사상에 따른 반도체 소자(100)에서, 1 개의 셀 어레이 영역에 형성된 복수의 매몰 비트 라인(20)은 각각 그 일단부에서 주변회로 영역 또는 코아 영역 (이라, "코아/페리 영역"이라 함)에 형성된 코아/페리 비트 라인(CP_20)에 각각 전기적으로 연결될 수 있다. 이 때, 상기 코아/페리 비트 라인(CP_20)은 기판(102)의 상부에 형성될 수 있다. 따라서, 상기 코아/페리 비트 라인(CP_20)과 상기 매몰 비트 라인(20)을 전기적으로 연결시키기 위하여, 셀 어레이 영역의 에지(edge) 부분에는 상기 코아/페리 비트 라인(CP_20)과 매몰 비트 라인(20)과의 사이에서 수직 방향 (도 2a 및 도 2b에서 z 방향)으로 연장되는 다이렉트 콘택(DC)을 이용할 수 있다.
도 2c는 본 발명의 기술적 사상에 따른 반도체 소자(100)에서 셀 어레이 영역 (도 2c에서 "CELL"로 표시된 부분)에 형성된 복수의 매몰 비트 라인(20)이 상기 셀 어레이 영역의 에지 부분에서 코아/페리 영역 (도 2c에서 "CORE/PERI" 로 표시된 부분)에 형성된 코아/페리 비트 라인(CP_20)과 다이렉트 콘택(DC)을 통해 연결되는 구조의 3차원적인 배치 관계를 개략적으로 보여주는 일부 절결 사시도이다.
도 2c에서, 복수의 매몰 비트 라인(20)은 기판(102) 내에서 상기 기판(102)의 상면보다 낮은 레벨에 형성되고, 복수의 코아/페리 비트 라인(CP_20)은 기판(102)의 상면보다 높은 위치에 형성된다. 따라서, 다이렉트 콘택(DC)은 기판(102)의 주면의 연장 방향에 대하여 수직 방향으로 기판(102)의 내부로부터 기판(102)의 상부까지 연장되는 형태를 가질 수 있다. 도 1, 도 2a 및 도 2b에 도시된 워드 라인(30WL)은 복수의 매몰 비트 라인(20)이 위치되는 제1 레벨과 복수의 코아/페리 비트 라인(CP_20)이 위치되는 제2 레벨과의 사이에서 상기 기판(102) 위에 배치된다.
도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
특히, 도 3a, 도 4a, ..., 도 18a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 3b, 도 4b, ..., 도 18b는 도 3a, 도 4a, ..., 도 18a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이다. 도 3c, 도 4c, ..., 도 18c는 도 3a, 도 4a, ..., 도 18a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 3a, 도 3b 및 도 3c를 참조하면, 기판(102)상에 패드 산화막 및 제1 마스크층을 차례로 형성한 후, 이들을 패터닝하여 복수의 패드 산화막 패턴(112) 및 복수의 제1 마스크 패턴(114)의 적층 구조를 형성한다. 복수의 제1 마스크 패턴(114)을 통해 상기 기판(102)의 상면이 일부 노출된다.
상기 기판(102)은 실리콘 기판으로 이루어질 수 있다. 그리고, 상기 제1 마스크 패턴(114)은 실리콘 질화막으로 이루어질 수 있다.
상기 복수의 제1 마스크 패턴(114)은 각각 아일랜드 패턴 형상을 가질 수 있다. 복수의 제1 마스크 패턴(114)은 각각 그 장축(X) 방향인 제1 방향 (도 3a에서 x 방향)으로 3F의 길이를 가지고, 단축(Y) 방향인 제2 방향 (도 3a에서 y 방향)으로 1F의 길이를 가질 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 복수의 제1 마스크 패턴(114)을 식각 마스크로 이용하여 노출된 기판(102)을 식각하여, 기판(102)의 상면으로부터 제1 깊이(P1)의 저면을 가지는 제1 트렌치(104)를 형성한다. 그 후, 상기 제1 트렌치(104)를 완전히 채우는 소자분리막(106)을 형성한다.
상기 소자분리막(106)에 의해 상기 기판(102)에 복수의 활성 영역(108)이 정의된다.
복수의 활성 영역(108)의 상면은 상기 복수의 제1 마스크 패턴(114)과 마찬가지로 각각 복수의 아일랜드 패턴 형상을 가질 수 있다. 따라서, 상기 복수의 활성 영역(108)은 그 상면에서 볼 때, 상기 제1 마스크 패턴(114)과 동일하게 그 장축(X) 방향인 제1 방향 (도 3a에서 x 방향)으로 3F의 길이를 가지고, 단축(Y) 방향인 제2 방향 (도 3a에서 y 방향)으로 1F의 길이를 가질 수 있다.
상기 소자분리막(106)을 형성하기 위하여, 상기 제1 트렌치(104) 내부를 완전히 채우도록 상기 기판(102) 위에 절연 물질을 증착한 후, 복수의 제1 마스크 패턴(114)의 상면이 노출될 때까지 상기 증착된 절연 물질을 평탄화하여 제1 트렌치(104) 내부를 채우는 소자분리막(106)을 형성한다. 상기 절연 물질을 평탄화하기 위하여 예를 들면 CMP (chemical mechanical polishing) 공정을 이용할 수 있다. 상기 소자분리막(106)은 상기 제1 트렌치(104)의 내벽을 덮는 측벽 산화막(106_1), 상기 측벽 산화막(106_1)을 덮는 질화막 라이너(106_2), 그리고 상기 질화막 라이너(106_2) 위에서 상기 제1 트렌치(104) 내부 공간을 완전히 채우는 갭필 산화막(106_3)으로 이루어질 수 있다. 또는, 도시하지는 않았으나, 상기 소자분리막(106)은 상기 제1 트렌치(104)의 내벽을 덮는 측벽 산화막(106_1)과, 상기 측벽 산화막(106_1) 위에서 상기 제1 트렌치(104) 내부 공간을 완전히 채우는 질화막으로 이루어질 수도 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 소자분리막(106) 및 제1 마스크 패턴(114) 위에 상기 제1 마스크 패턴(114)의 단축(Y) 방향으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어지는 복수의 제2 마스크 패턴(120)을 형성한다.
상기 복수의 제2 마스크 패턴(120)중 서로 이웃하는 2 개의 제2 마스크 패턴(120) 사이에서 라인 형상의 스페이스를 통하여 일련의 제1 마스크 패턴(114)과 이들 사이의 소자분리막(106)이 노출된다. 상기 스페이스를 통하여 노출되는 일련의 제1 마스크 패턴(114)은 그 중심 부분이 노출된다. 상기 복수의 활성 영역(108)중 상기 활성 영역의 장축(X) 방향 (도 5a에서 x 방향)으로 서로 이웃하는 2 개의 활성 영역(108) 사이에서는 소자분리막(106) 만 노출될 수 있다. 이와 같은 결과물이 얻어지도록 하기 위하여, 서로 이웃하는 2 개의 활성 영역(108) 사이에서 상기 제2 마스크 패턴(120)이 상기 소자 분리막(106) 위에 소정 폭(W1) 만큼 오버랩되도록 형성될 수 있다.
상기 복수의 제2 마스크 패턴(120)은 상기 소자분리막(106) 및 복수의 제1 마스크 패턴(114)에 대하여 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 예를 들면, 상기 제2 마스크 패턴(120)은 예를 들면 ACL (amorphous carbon layer), 또는 탄소 함량이 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 막 (이하, "SOH막" 이라 함)으로 이루어질 수 있다. 상기 제2 마스크 패턴(120)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 제2 마스크 패턴(120)을 식각 마스크로 이용하여 노출된 소자분리막(106), 복수의 제1 마스크 패턴(114), 그 하부의 패드 산화막 패턴(112) 및 기판(102)을 이방성 식각하여, 활성 영역(108)의 단축(Y) 방향 (도 5a에서 y 방향)으로 상호 평행하게 연장되는 복수의 제2 트렌치(124)를 형성한다. 상기 제2 트렌치(124)의 저면에서 기판(102)의 활성 영역(108) 및 소자분리막(106)이 노출된다.
상기 복수의 제2 트렌치(124)는 기판(102)의 상면으로부터 제2 깊이(P2)의 저면을 가진다. 상기 제2 깊이(P2)는 제1 트렌치(104)의 저면의 제1 깊이(P1) 보다 작다.
상기 제2 트렌치(124)를 형성함으로써, 아일랜드 형상의 1 개의 활성 영역(108)의 일부가 그 상면으로부터 상기 제2 트렌치(124)를 중심으로 하여 그 양측에 각각 위치되는 2 개의 활성 필라 (active pillar)(108A, 108B)로 양분된다. 1 개의 활성 영역(108)에 포함된 2 개의 활성 필라(108A, 108B)에는 각각 1 개의 단위 메모리 셀이 구현될 수 있으며, 각각의 활성 필라(108A, 108B) 마다 각각의 단위 메모리 셀 형성에 필요한 수직 채널 영역을 제공하게 된다.
상기 복수의 제2 트렌치(124)의 폭(W2)은 1F 보다 작을 수 있으며, 따라서 소자분리 영역(106) 중 그 폭 치수가 1F인 부분에 형성되는 상기 제2 트렌치(124)는 그 내벽에서 활성 영역(108)이 노출되지 않게 형성될 수 있다. 또한, 도시하지는 않았으나, 복수의 제2 트렌치(124) 형성을 위한 식각 공정이 행해지는 동안 소자분리막(106) 중 그 폭이 좁은 부분 (예를 들면, 도 6b의 BX - BX' 선 단면에 나타난 제1 트렌치(104) 부분)에서는 소자분리막(106)을 구성하는 측벽 산화막(106_1) 및 질화막 라이너(106_2)의 일부가 소모되어 제2 트렌치(124)의 내측벽에서 활성 영역(108)이 부분적으로 노출될 수도 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 제2 마스크 패턴(120)을 제거한 후, 라디칼 산화 공정을 이용하여 기판(102)상의 노출된 표면에 산화막(126)을 형성한다. 상기 산화막(126)을 형성함으로써, 복수의 제2 트렌치(124) 형성을 위한 식각 공정시 손상된 활성 영역(108)에서의 표면 결함이 치유될 수 있다.
그 후, 상기 제1 마스크 패턴(114)을 이온주입 마스크로 이용하여 복수의 제2 트렌치(124)의 저면 주위의 활성 영역(108)에 제1 소스/드레인 영역(130) 형성을 위한 저농도 도판트(132) 이온 주입 공정을 행한다. 예를 들면, 상기 저농도 도판트(132)는 N-타입 불순물 이온으로 이루어질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
이어서, 복수의 제2 트렌치(124)의 내측벽에 질화물 스페이서(128)를 형성한다.
상기 질화물 스페이서(128)를 형성하기 위하여, 상기 산화막(126)이 형성된 결과물상에 질화막을 형성하고, 상기 질화막을 에치백하여 복수의 제2 트렌치(124)의 내측벽에만 상기 질화물 스페이서(128)가 남도록 할 수 있다. 상기 질화물 스페이서(128) 형성을 위한 에치백 공정시 행해지는 과도 식각으로 인해, 활성 영역(108)에서는 복수의 제2 트렌치(124)의 저면에서 기판(102)의 활성 영역(108)이 노출되고, 소자분리막(106)이 형성된 소자분리 영역에서는 복수의 제2 트렌치(124)의 저면에서 소자분리막(106)이 노출될 수 있다. 그리고, 이와 같이 노출된 부분으로부터 소정 깊이 만큼 더 식각되어, 상기 질화물 스페이서(128)의 형성 후에는 제2 트렌치(124)의 저면까지의 제3 깊이(P3)가 질화물 스페이서(128) 형성 전의 제2 트렌치(124)의 깊이(P2) 보다 더 커질 수 있다.
그 후, 상기 제1 마스크 패턴(114)을 이온주입 마스크로 이용하여, 상기 복수의 제2 트렌치(124)의 저면에서 노출된 활성 영역(108)에 제1 소스/드레인 영역(130) 형성을 위한 고농도 도판트(134) 이온 주입 공정을 행한다. 상기 고농도 도판트(134)는 저농도 도판트(132)와 동일한 타입의 불순물 이온, 예들 들면 N-타입 불순물 이온으로 이루어질 수 있다. 그 결과, 활성 영역(108) 중 제2 트렌치(124)의 하부 주위에서 기판(102) 내부에 형성되는 제1 소스/드레인 영역(130)이 얻어진다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 소스/드레인 영역(130) 및 질화물 스페이서(128)가 형성된 결과물상에, 도전 물질을 증착하여 상기 제2 트렌치(124) 내부를 채우는 도전층을 형성한 후, 상기 도전층이 상기 제2 트렌치(124)의 저면에만 남도록 상기 도전층의 불필요한 부분을 에치백에 의해 제거하여, 복수의 제2 트렌치(124)의 저면에 남아 있는 도전층으로 이루어지는 복수의 매몰 비트 라인(140)을 형성한다.
상기 매몰 비트 라인(140)은 1 개의 활성 영역(108)에서 2 개의 활성 필라(108A, 108B) 사이를 가로지르며 연장된다. 1 개의 활성 영역(108)에 포함되는 2 개의 활성 필라(108A, 108B)에 각각 구현되는 2 개의 단위 메모리 셀은 상기 매몰 비트 라인(140)과, 매몰 비트 라인(140)의 저면 주위에 형성되어 있는 1 개의 제1 소스/드레인 영역(130)을 공유하게 된다. 즉, 1 개의 활성 영역(108) 내에서 1 개의 활성 필라(108A)에서는 그 상부 표면에 형성되는 제2 소스/드레인 영역(150) (도 12a, 도 12b 및 도 12c를 참조하여 후술함)과 상기 제1 소스/드레인 영역(130)과의 사이에 1 개의 수직 채널이 형성될 수 있다. 그리고, 상기 1 개의 활성 영역(108) 내에서 다른 1 개의 활성 필라(108B)에서도 그 상부 표면에 형성되는 제2 소스/드레인 영역(150) (도 12a, 도 12b 및 도 12c를 참조하여 후술함)과 상기 제1 소스/드레인 영역(130)과의 사이에 1 개의 수직 채널이 형성될 수 있다.
상기 복수의 매몰 비트 라인(140)은 금속, 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 매몰 비트 라인(140)은 W, Al, Cu, Mo, Ti, Ta, Ru 등과 같은 금속으로 이루어질 수 있다. 또는, 상기 매몰 비트 라인(140)은 TiN, TiN/W, Ti/TiN, WN, W/WN, TaN, Ta/TaN, TiSiN, TaSiN, WSiN 등과 같은 금속 질화물로 이루어질 수도 있다. 또는, 상기 매몰 비트 라인(140)은 CoSi2, TiSi2, WSi2 등과 같은 금속 실리사이드로 이루어질 수도 있다.
상기 복수의 매몰 비트 라인(140)은 활성 영역(108)상에 위치되는 부분의 저면과 소자분리막(106)상에 위치되는 부분의 저면이 대략 동일 레벨에 위치되어 기판(102)의 상면으로부터의 거리가 대략 동일하게 될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 매몰 비트 라인(140)이 형성된 결과물 전면에 상기 제2 트렌치(124) 내부의 공간이 완전히 채워지도록 절연 물질을 증착한 후, CMP 공정을 이용하여 상기 기판(102)의 상면이 노출될 때까지 평탄화 공정을 행하여, 복수의 제2 트렌치(124) 내에서 상기 매몰 비트 라인(140)의 상부 공간을 채우는 매립 절연막(142)을 형성한다. 상기 매립 절연막(142)은 각 1 개의 활성 영역(108)에 포함된 2 개의 활성 필라(108A, 108B) 사이의 공간에서 상기 매몰 비트 라인(140)을 덮고 있다. 상기 매립 절연막(142)은 상기 복수의 매몰 비트 라인(140)의 위에서 제2 트렌치(124) 내부 공간을 통해 복수의 활성 영역(108)을 가로지르면서 매몰 비트 라인(140)과 평행하게 연장된다.
상기 매립 절연막(142)은 예를 들면 실리콘 질화막으로 이루어질 수 있다.
그 후, 노출된 기판(102)의 활성 영역(108) 상면에 제2 소스/드레인 영역(150) 형성을 위한 저농도 도판트(152) 이온 주입 공정을 행한다. 상기 저농도 도판트(152)는 상기 제1 소스/드레인 영역(130)의 도전형과 동일한 도전형의 불순물 이온으로 이루어진다. 예를 들면, 상기 저농도 도판트(152)는 N-타입 불순물 이온으로 이루어질 수 있다. 상기 제2 소스/드레인 영역(150)의 고농도 도판트 이온 주입 공정은 상기 저농도 도판트(152) 이온 주입 공정 후 바로 행해질 수도 있으나, 경우에 따라 후속 공정에서 행해질 수 있다. 이에 대한 보다 상세한 사항은 후술한다.
도시하지는 않았으나, 상기 노출된 기판(102)의 상면을 통하여 상기 활성 영역(108)에 채널 영역 형성을 위한 이온 주입 공정을 행할 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 제2 소스/드레인 영역(150)이 형성된 결과물상에 상기 소자분리막(106)을 일부 노출시키는 복수의 개구(156H)가 형성된 제3 마스크 패턴(156)을 형성한다.
상기 제3 마스크 패턴(156)은 산화막 패턴(156A) 및 하드마스크 패턴(156B)이 차례로 적층된 구조로 이루어질 수 있다.
상기 제3 마스크 패턴(156)에 형성된 복수의 개구(156H)를 통해 상기 소자분리막(106) 중 수직 채널을 제공하는 데 필요한 콘택 게이트를 형성할 부분을 노출시킨다. 복수의 개구(156H)를 통해 기판(102)이 전혀 노출되지 않도록 하기 위하여, 기판(102)의 상면이 제3 마스크 패턴(156)에 의해 완전히 덮이도록 상기 제3 마스크 패턴(156)을 형성한다. 이를 위하여, 복수의 개구(156H)의 폭(WH) 사이즈를 조절할 수 있다.
이 때, 상기 하드마스크 패턴(156B)은 예를 들면 ACL 또는 SOH막으로 이루어질 수 있다. 상기 하드마스크 패턴(156B)을 식각 마스크로 이용하여 상기 산화막을 이방성 식각한 후 계속하여 과도 식각을 행하여 복수의 개구(156H)를 통해 노출되는 소자분리막(106)을 소정 깊이까지 식각하여 콘택 게이트 리세스(160)를 형성한다.
그 후, 필요에 따라 상기 콘택 게이트 리세스(160) 내부의 측벽에서 소자분리막(106)의 질화막 라이너(106_2)가 노출될 때까지 콘택 게이트 리세스(160) 내부의 측벽에 남아 있는 갭필 산화막(106_3)을 습식 식각에 의해 제거할 수 있다. 이 때, 콘택 게이트 리세스(160) 내부의 다른 측벽에 노출되어 있는 산화막(126)도 일부 소모될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 제3 마스크 패턴(156)중 하드마스크 패턴(156B)을 제거하고, 콘택 게이트 리세스(160) 내부의 측벽에 노출되어 있는 질화막 라이너(106_2)를 습식 식각 공정에 의해 제거하여, 상기 콘택 게이트 리세스(160) 내부 공간의 폭(WR)을 확장시킨다. 콘택 게이트 리세스(160) 내부의 측벽에 노출되어 있는 질화막 라이너(106_2)의 습식 식각 공정시, 활성 영역(108)의 측벽을 덮고 있는 소자분리막(106)의 측벽 산화막(106_1)이 식각 정지층 역할을 할 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 콘택 게이트 리세스(160) 내부의 측벽에 노출되어 있는 측벽 산화막(106_1)을 습식 식각에 의해 제거하여 콘택 게이트 리세스(160) 내부에서 활성 영역(108)의 측벽을 노출시킨다.
상기 콘택 게이트 리세스(160) 내부의 다른 측벽에서 제2 트렌치(124)의 내벽에 형성하였던 산화막(126)이 노출되어 있는 경우, 상기 측벽 산화막(106_1)이 습식 식각에 의해 제거되는 동안 상기 산화막126)의 노출 부분도 식각될 수 있다. 그리고, 상기 측벽 산화막(106_1)이 습식 식각에 의해 제거되는 동안 상기 산화막 패턴(156A)의 일부가 소모될 수 있으며, 콘택 게이트 리세스(160)의 저면에서 노출되는 갭필 산화막(106_3)도 일부 소모될 수 있다.
상기 기판(102)의 상면으로부터 상기 콘택 게이트 리세스(160)의 저면까지의 거리가 상기 기판(102)의 상면으로부터 복수의 매몰 비트 라인(140)의 상면까지의 거리보다 더 작게 되도록 상기 콘택 게이트 리세스(160)의 깊이를 조절한다. 즉, 복수의 매몰 비트 라인(140)의 상면 레벨과 콘택 게이트 리세스(160)의 저면 레벨 사이에는 소정 거리가 유지되어야 한다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 콘택 게이트 리세스(160)가 형성된 결과물을 세정한 후, 상기 콘택 게이트 리세스(160)의 내벽에 게이트 절연막(162G)을 형성하기 위한 절연막(162)을 증착한다. 그 후, 상기 절연막(162) 위에서 상기 콘택 게이트 리세스(160) 내부 공간을 채우면서 상기 기판(102)의 상면을 전제적으로 덮는 도전층(164)을 형성한다.
상기 도전층(164) 중에서 콘택 게이트 리세스(160)의 내부 공간을 채우는 부분은 활성 영역(108)에서 제1 소스/드레인 영역(130) 및 제2 소스/드레인 영역(150)과 함께 수직 채널 트랜지스터를 구성하는 콘택 게이트(164CG)이다.
상기 게이트 절연막(162G)을 형성하기 위한 절연막(162)은 라디칼 산화 공정, 열산화 공정, CVD (chemical vapor deposition) 공정, 또는 ALD (atomic layer deposition) 공정을 이용하여 형성될 수 있다.
상기 도전층(164)은 금속, 금속 질화물, 도핑된 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층(164)은 TiN과 같은 금속 질화물로 이루어지는 단일 물질로 이루어질 수 있다. 또는, 상기 도전층(164)은 도핑된 폴리실리콘층, 텅스텐 실리사이드층, 및 텅스텐층이 차례로 적층된 구조로 이루어질 수 있다. 상기 도전층(164)은 상기 예시된 구조에 제한되는 것은 아니며, W, Ta 등과 같은 다양한 금속, 이들의 질화물, 금속 실리사이드, TaCN, TaSiN, TiSiN 등 필요에 따라 다양한 재료를 사용하여 형성될 수 있다.
그 후, 상기 도전층(164) 위에 워드 라인 영역을 한정하는 패턴 형상을 가지는 제4 마스크 패턴(166)을 형성한다.
상기 제4 마스크 패턴(166)은 상기 도전층(164)에 대하여 식각 선택비를 제공할 수 있는 물질로 이루어질 수 있다. 예들 들면, 상기 제4 마스크 패턴(166)은 실리콘 질화막으로 이루어질 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 상기 제4 마스크 패턴(166)을 식각 마스크로 사용하여 상기 도전층(164)을 이방성 식각하여, 상호 평행하게 연장되는 복수의 워드 라인(164WL)을 형성한다.
상기 복수의 워드 라인(164WL)은 매몰 비트 라인(140)의 연장 방향에 직교하는 방향 (도 13a에서 x 방향)으로 상호 평행하게 연장된다. 상기 복수의 워드 라인(164WL)은 각각 그 연장 방향 (도 13a에서 x 방향)을 따라 일렬로 배치되어 있는 복수의 콘택 게이트(164CG)와 일체로 연결되어 있다.
상기 복수의 콘택 게이트(164CG)는 상기 콘택 게이트 리세스(160) 내에 형성된 절연막(162) 위에서 상기 활성 필라(108A, 108B)의 수직 측면을 따라 상기 기판(102)의 상면까지 연장되는 구조를 가지게 된다.
상기 기판(102)의 상면으로부터 상기 콘택 게이트(164CG)의 저면까지의 거리는 상기 기판(102)의 상면으로부터 복수의 매몰 비트 라인(140)의 상면까지의 거리보다 더 작다. 즉, 복수의 매몰 비트 라인(140)의 상면 레벨과 콘택 게이트(164CG)의 저면 레벨 사이에는 소정 거리가 유지된다.
상기 콘택 게이트(164CG)는 도 14a에서의 x 방향과 y 방향과의 사이의 방향, 예를 들면 도 14a에서 사선(DL) 방향을 따라 서로 이웃하는 2 개의 활성 영역(108) 사이에 위치된다. 그리고, 상기 이웃하는 2 개의 활성 영역(108)중 어느 1 개의 활성 영역(108)에 포함된 1 개의 활성 필라(108A)로 구성되는 단위 메모리 셀과, 다른 1 개의 활성 영역(108)에 포함된 1 개의 활성 필라(108B)로 구성되는 단위 메모리 셀은 1 개의 콘택 게이트(164CG)를 공유하게 된다.
도 14a에서 볼 수 있는 바와 같이, 상기 콘택 게이트(164CG)는 상기 사선(DL) 방향을 따라 서로 이웃하는 2 개의 활성 영역(108) 중 1 개의 활성 영역(108)의 활성 필라(108A)의 일 측면에 대면하는 제1 측면(164SW1)과, 다른 1 개의 활성 영역(108)의 활성 필라(108B)의 일 측변에 대면하는 제2 측면(164SW2)을 가진다. 상기 콘택 게이트(164CG)의 제1 측면(164SW1)과 그에 인접한 활성 영역(108)의 활성 필라(108A)와의 사이에는 게이트 절연막(162G)이 개재되어 있다. 그리고, 상기 콘택 게이트(164CG)의 제2 측면(164SW2)과 그에 인접한 활성 영역(108)의 활성 필라(108B)와의 사이에도 게이트 절연막(162G)이 개재되어 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 상기 복수의 워드 라인(164WL) 및 그 상면을 덮고 있는 제4 마스크 패턴(166)의 양 측벽에 절연 스페이서(168)를 형성한다.
상기 절연 스페이서(168)를 형성하기 위하여, 복수의 워드 라인(164WL)과 복수의 제4 마스크 패턴(166)의 적층 구조가 형성된 결과물 전면을 덮는 절연막을 형성한 후, 상기 절연막을 다시 에치백하여 상기 적층 구조의 양 측벽에 상기 절연 스페이서(168)가 남도록 할 수 있다.
상기 절연 스페이서(168)는 실리콘 질화막으로 이루어질 수 있다.
상기 절연 스페이서(168)가 형성된 기판(102)상의 전면에 평탄화된 절연막(170)을 형성한다.
상기 평탄화된 절연막(170)을 형성하기 위하여, 복수의 워드 라인(164WL) 각각의 사이의 공간이 완전히 채워지도록 상기 기판(102)상에 절연막을 하고, 상기 제4 마스크 패턴(166)의 상면이 노출될 때까지 상기 절연막을 CMP 공정에 의해 평탄화할 수 있다.
상기 평탄화된 절연막(170)은 실리콘 산화막으로 이루어질 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 상기 평탄화된 절연막(170) 및 제4 마스크 패턴(166) 위에 스토리지 노드 콘택 위치를 노출시키는 복수의 개구(172H)가 형성된 제5 마스크 패턴(172)을 형성한다.
상기 제5 마스크 패턴(172)은 상기 평탄화된 절연막(170) 및 제4 마스크 패턴(166)에 대하여 식각 선택비를 제공할 수 있는 물질로 이루어질 수 있다. 예들 들면, 상기 제5 마스크 패턴(172)은 ACL 또는 SOH막과 같은 탄소 함유막으로 이루어질 수 있다.
도 17a, 도 17b 및 도 17c를 참조하면, 상기 제5 마스크 패턴(172)을 식각 마스크로 이용하여, 상기 제5 마스크 패턴(172)에 형성된 복수의 개구(172H)를 통해 노출되는 평탄화된 절연막(170) 및 제4 마스크 패턴(166)을 식각하고, 그 결과 노출되는 산화막 패턴(156A)을 식각하여, 활성 영역(108)의 제2 소스/드레인 영역(150)을 노출시키는 복수의 베리드 콘택홀 (buried contact hole) (174H)을 형성한다. 본 예에서는 복수의 아일랜드 형상의 복수의 베리드 콘택홀(174H)을 형성하는 경우를 예시하였으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 복수의 아일랜드 형상 대신 복수의 라인 형상의 베리드 콘택홀을 형성할 수도 있다.
그 후, 기판(102)상에 남아 있는 제5 마스크 패턴(172)을 제거하고, 상기 복수의 베리드 콘택홀(174H) 내부를 완전히 매립하는 도전층을 형성한 후, 상기 평탄화된 절연막(170)의 상면이 노출될 때까지 상기 도전층을 평탄화하여, 복수의 베리드 콘택홀(174H) 내에 복수의 베리드 콘택 플러그(174)를 형성한다.
상기 복수의 베리드 콘택 플러그(174)를 형성하기 위한 도전층은 도핑된 폴리실리콘으로 이루어질 수 있다. 이 경우, 상기 복수의 베리드 콘택 플러그(174)를 형성하기 위하여 도핑된 폴리실리콘을 복수의 베리드 콘택(174H) 내에 증착할 때, 상기 도핑된 폴리실리콘에 포함되어 있는 도판트가 베리드 콘택홀(174H)을 통해 노출되는 활성 영역(108)에 확산되어, 활성 영역(108)의 상면에 제2 소스/드레인 영역(150) 형성을 위한 고농도 도판트(154) 이온 주입이 이루어질 수 있다.
또는, 상기 복수의 베리드 콘택 플러그(174)를 형성하기 위한 도전층은 금속 또는 금속 질화물로 이루어질 수도 있다. 이 경우, 상기 복수의 베리드 콘택홀(174H) 내에 도전층을 형성하기 전에, 상기 복수의 베리드 콘택홀(174H)을 통해 활성 영역(108)중 제2 소스/드레인 영역(150)이 형성될 부분에 별도의 고농도 도판트(154) 이온 주입 공정을 행할 수도 있다. 상기 고농도 도판트(154)는 상기 제1 소스/드레인 영역(130)에 이온주입된 도판트(132, 134)의 도전형과 동일한 도전형으로 이루어진다. 예를 들면, 상기 고농도 도판트(154)는 N-타입 불순물 이온으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자에서는 4F2의 단위 메모리 셀 사이즈를 가지는 메모리 셀 어레이를 형성하는 데 있어서, 기판(102) 내에 매몰 비트 라인(140)을 형성한 구조를 채용한다. 따라서, 도 17b의 BX1 - BX1' 선 단면 구조에서 볼 수 있는 바와 같이, 워드 라인(164WL)의 연장 방향 (도 17a의 x 방향)에서 볼 때, 서로 이웃하는 2 개의 베리드 콘택 플러그(174) 사이에 절연 거리(L2, L3)가 확보될 수 있다. 그리고, 도 17c의 CY2 - CY2' 선 단면 구조에서 볼 수 있는 바와 같이, 매몰 비트 라인(130)의 연장 방향 (도 17a의 y 방향)에서 볼 때, 서로 이웃하는 2 개의 워드 라인(164WL) 사이의 영역 중 상기 매몰 비트 라인(140)과 동일 수직선상에 있는 부분이 절연 물질로 채워져 있어서 절연 거리(L1)가 확보될 수 있다.
도 18a, 도 18b 및 도 18c를 참조하면, 상기 복수의 베리드 콘택 플러그(174)에 각각 전기적으로 연결되는 복수의 커패시터 하부 전극(182)을 상기 베리드 콘택 플러그(174) 위에 형성된다.
상기 복수의 커패시터 하부 전극(182)을 형성하기 위하여, 복수의 베리드 콘택 플러그(174), 평탄화된 절연막(170) 및 제4 마스크 패턴(166) 위에 상기 베리드 콘택 플러그(174)를 노출시키는 복수의 스토리지 노드 홀(180H)이 형성된 희생 절연막 패턴(180)을 형성한다. 그 후, 상기 복수의 스토리지 노드 홀(180H) 내에 복수의 베리드 콘택 플러그(174)에 각각 접하는 복수의 하부 전극(182)을 형성한다.
그 후, 도시하지는 않았으나, 상기 희생 절연막 패턴(180)을 제거하고, 복수의 하부 전극(192) 위에 각각 유전막 및 상부 전극을 형성하여 복수의 커패시터를 형성한다.
도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 본 발명의 제1 실시예에서는 먼저 기판(102)에 제1 트렌치(104)를 형성하고 제1 트렌치(104) 내부에 소자분리막(106)을 형성하여 아일랜드 형상의 복수의 활성 영역(108)을 정의한 후, 매몰 비트 라인(140)을 형성하기 위하여 상기 복수의 활성 영역(108) 및 소자분리막(106) 내부에 상기 소자분리막(106)의 폭 보다 더 작은 폭 W2)을 가지는 제2 트렌치(124)를 형성하는 공정을 포함하는 방법에 대하여 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 소자분리막(106)의 폭과 매몰 비트 라인을 형성하기 위한 제2 트렌치(124)의 폭은 본 발명의 기술적 사상의 범위 내에서 다양하게 선택될 수 있다.
도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 본 발명의 제1 실시예에 따르면, 4F2의 단위 메모리 셀 사이즈를 가지는 메모리 셀 어레이를 형성하기 위하여 기판(102) 내에 복수의 매몰 비트 라인(140)을 형성함으로써, 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 수직 채널 트랜지스터 구조의 반도체 소자에서 상기 매몰 비트 라인(140)에 고전압의 바이어스가 인가되어도 수직 채널 영역에 바이어스에 의한 악영향을 미치지 않는다. 또한, 서로 이웃하는 2 개의 베리드 콘택 플러그(174) 사이에 절연 거리(L2, L3)가 확보될 수 있다. 또한, 서로 이웃하는 2 개의 워드 라인(164WL) 사이의 영역 중 상기 매몰 비트 라인(140)과 동일 수직선상에 있는 부분이 절연 물질로 채워져 있어서 절연 거리(L1) (도 17c 참조)가 확보될 수 있다. 따라서, 매우 미세한 단위 메모리 셀 면적을 가지는 경우에도 단락 가능성 및 누설 전류 발생 가능성을 최소화하여 소자의 신뢰성을 유지할 수 있다.
도 19a 및 도 19b 내지 도 25a 및 도 25b는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
특히, 도 19a, 도 20a, ..., 도 25a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 19b, 도 20b, ..., 도 25b는 도 19a, 도 20a, ..., 도 25a의 BX - BX' 선 단면도이다.
도 19a 및 도 19b 내지 도 도 25a 및 도 25b를 참조하여 설명하는 본 발명의 기술적 사상에 의한 제2 실시예에서는 소자분리막을 형성하기 위하여, 매몰 비트 라인 (250) (도 25a 및 도 25b 참조) 형성을 위한 제1 비트 라인 트렌치(212) (도 20a 및 도 20b 참조) 형성 공정의 전후에 각각 소자분리막 형성 공정을 행하는 2 단계 소자분리막 형성 공정을 포함하는 반도체 소자의 제조 방법에 대하여 설명한다.
도 19a 및 도 19b 내지 도 25a 및 도 25b에 있어서, 도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 19a 및 도 19b를 참조하면, 기판(102)에 제1 방향 (도 19a에서 x 방향)으로 상호 평행하게 연장되는 복수의 라인 형상의 제1 소자분리막(206)을 형성하여, 상기 기판(102)에 상호 평행하게 연장되는 복수의 라인 형상의 제1 활성 영역(208)을 형성한다.
상기 제1 소자분리막(206)은 제1 실시예에서의 소자분리막(106)과 유사하게, 측벽 산화막(106_1), 질화막 라이너(106_2) 및 갭필 산화막(106_3)이 차례로 형성된 구조를 가질 수 있다.
도 19b에는 도 19b의 BX - BX' 선 단면에서는 나타나지 않는 제1 소자분리막(206)의 저면의 위치가 점선으로 표시되어 있다. 상기 제1 소자분리막(206)은 기판(102)의 상면으로부터 제1 깊이(P21)의 저면을 가진다.
도 20a 및 도 20b를 참조하면, 상기 제1 방향에 수직인 제2 방향(도 19a에서 y 방향으로 상호 평행하게 연장되는 복수의 라인 형상의 패드 산화막 패턴(209) 및 제1 마스크 패턴(210)을 형성하고, 상기 제1 마스크 패턴(210)을 식각 마스크로 이용하여 노출된 제1 소자분리막(206) 및 제1 활성 영역(208)을 소정 깊이만큼 식각하여, 제1 소자분리막(206) 및 제1 활성 영역(208)에 각각 매몰 비트 라인 (250) (도 25a 및 도 25b 참조)을 형성하기 위한 공간을 제공하는 복수의 제1 비트 라인 트렌치(212)를 형성한다.
상기 제1 마스크 패턴(210)은 실리콘 질화막으로 이루어질 수 있다.
상기 복수의 제1 비트 라인 트렌치(212)를 형성함으로써, 상기 제1 활성 영역(208)이 복수의 활성 필라(208A, 208B)로 분리된다.
상기 복수의 제1 비트 라인 트렌치(212)는 기판(102)에서 상기 제1 활성 영역(208)의 연장 방향을 따라 등 간격으로 형성된다. 상기 제1 활성 영역(208)의 연장 방향에서 복수의 제1 비트 라인 트렌치(212)의 폭(W21)은 복수의 활성 필라(208A, 208B)의 폭(W22)보다 더 크게 형성될 수 있다.
상기 복수의 제1 비트 라인 트렌치(212)는 기판(102)의 상면으로부터 상기 제1 깊이(P21) 보다 작은 제2 깊이(P22)를 가지도록 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 상기 복수의 제1 비트 라인 트렌치(212)의 내측벽에 절연 스페이서(214)를 형성한다.
상기 절연 스페이서(214)를 형성하기 위하여, 상기 복수의 제1 비트 라인 트렌치(212)가 형성된 기판(102)의 상면을 전면적으로 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 상기 복수의 제1 비트 라인 트렌치(212)의 내측벽과 상기 제1 마스크 패턴(210)의 측벽에만 상기 절연 스페이서(214)가 남도록 할 수 있다.
상기 절연 스페이서(214)는 상기 제1 마스크 패턴(210)과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 절연 스페이서(214)는 실리콘 질화막으로 이루어질 수 있다.
도 22a 및 도 22b를 참조하면, 상기 제1 비트 라인 트렌치(212)의 내부를 채우면서 상기 제1 마스크 패턴(210) 및 절연 스페이서(214)를 덮는 제2 마스크층을 형성한 후, 상기 제2 마스크층을 패터닝하여, 제1 활성 영역(208)의 연장 방향을 따라 배치된 일련의 제1 비트 라인 트렌치(212) 중 교번적으로 선택되는 제1 비트 라인 트렌치(212) 각각의 저면에서 기판(102)의 제1 활성 영역(208)을 노출시키는 복수의 개구(220H)를 가지는 제2 마스크 패턴(220)를 형성한다.
상기 제2 마스크 패턴(220)은 예를 들면 SOH막과 같은 탄소 함유막으로 이루어질 수 있다.
그 후, 제2 마스크 패턴(220)과, 복수의 개구(220H)를 통해 노출되는 절연 스페이서(214) 및 제1 소자분리막(206)를 식각 마스크로 하여, 복수의 개구(220H)를 통해 노출되는 상기 제1 비트 라인 트렌치(212)의 저면에서 기판(102)을 식각하여 소자분리용 트렌치(224)를 형성한다. 그리고, 상기 소자분리용 트렌치(224)의 저부에 제2 소자분리막(226)을 형성한다. 상기 제2 소자분리막(226)은 제1 실시예에서의 소자분리막(106)과 유사하게, 측벽 산화막(106_1), 질화막 라이너(106_2) 및 갭필 산화막(106_3)이 차례로 형성된 구조를 가질 수 있다.
기판(102) 내에서 상기 소자분리용 트렌치(224) 내에 형성된 제2 소자분리막(226)의 상면의 레벨은 상기 제1 비트 라인 트렌치(212)의 저면의 레벨보다 더 낮다. 따라서, 상기 제2 소자분리막(226)과 상기 제1 비트 라인 트렌치(212)의 저면과의 사이에 소정 높이 (H21)의 레벨 차이가 존재한다.
상기 소자분리용 트렌치(224)가 형성됨에 따라 상기 라인 형상의 제1 활성 영역(208)이 트리밍(trimming)되어 2 개의 활성 필라(208A, 208B)를 포함하는 복수의 제2 활성 영역(208I)으로 구분된다.
도 23a 및 도 23b를 참조하면, 상기 제2 마스크 패턴(220)을 제거한 후, 상기 제1 마스크 패턴(210)의 상면과, 상기 제1 비트 라인 트렌치(212) 및 소자분리용 트렌치(224)를 통해 노출되는 모든 영역의 표면에 질화막 라이너(228)를 형성한다.
도 24a 및 도 24b를 참조하면, 상기 소자분리용 트렌치(224) 및 그에 연통하는 제1 비트 라인 트렌치(212)의 내부를 채우면서 상기 제1 마스크 패턴(210) 및 절연 스페이서(214)를 덮는 제3 마스크층을 형성한 후, 상기 제3 마스크층을 패터닝하여, 복수의 제1 비트 라인 트렌치(212) 중 제2 활성 영역(208I)을 지나는 부분을 노출시키는 개구(230H)를 가지는 제3 마스크 패턴(230)를 형성한다.
상기 제3 마스크 패턴(230)은 예를 들면 SOH막과 같은 탄소 함유막으로 이루어질 수 있다.
그 후, 제3 마스크 패턴(230)을 식각 마스크로 하여, 복수의 개구(230H)를 통해 노출되는 상기 제1 비트 라인 트렌치(212)의 저면을 덮는 질화막 라이너(228)를 제거하여 상기 제1 비트 라인 트렌치(212)의 저면에서 기판(102)의 제2 활성 영역(208I)을 노출시킨다. 이 때, 상기 질화막 라이너(228) 중 제1 비트 라인 트렌치(212)의 입구측에서 노출되어 있는 부분이 일부 소모될 수 있다.
그 후, 제2 활성 영역(208I)에서 상기 제1 비트 라인 트렌치(212)의 저면 주위에 제1 소스/드레인 영역(240)을 형성하기 위하여, 상기 제3 마스크 패턴(230)에 형성된 복수의 개구(230H)를 통해 상기 제1 비트라인 트렌치(212)의 바닥부 주위의 제2 활성 영역(208I)에 저농도 도판트(242) 이온 주입 공정을 행한다. 예를 들면, 상기 저농도 도판트(242)는 N-타입 불순물 이온으로 이루어질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
그 후, 상기 제1 비트 라인 트렌치(212)의 바닥부에서 노출되는 기판(102)을 식각하여, 상기 제1 비트 라인 트렌치(212)와 연통되는 제2 비트라인 트렌치(232)를 형성한다.
이어서, 상기 제2 비트 라인 트렌치(232)의 바닥부 주위에 제1 소스/드레인 영역(240)을 형성하기 위하여, 상기 제3 마스크 패턴(230)에 형성된 복수의 개구(230H)를 통해 상기 제2 비트 라인 트렌치(232)의 바닥부 주위의 제2 활성 영역(208I)에 고농도 도판트(244) 이온 주입 공정을 행한다. 상기 고농도 도판트(244)는 저농도 도판트(242)와 동일한 타입의 불순물 이온, 예를 들면 N-타입 불순물 이온으로 이루어질 수 있다. 그 결과, 제2 활성 영역(208I)에서 제1 비트 라인 트렌치(212)와 연통되는 제2 비트라인 트렌치(232)의 저면 주위에 제1 소스/드레인 영역(240)이 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 상기 제3 마스크 패턴(230)을 제거한 후, 기판(102) 내부에 제1 소스/드레인 영역(240)이 형성된 결과물상에 도전 물질을 증착하여 상기 제1 비트 라인 트렌치(212) 내부와, 상기 제1 비트 라인 트렌치(212)에 연통되는 제2 비트라인 트렌치(232) 내부와, 상기 제1 비트 라인 트렌치(212)에 연통되는 소자분리용 트렌치(224) 내부를 채우는 도전층을 형성한 후, 상기 도전층 중 불필요한 부분을 에치백에 의해 제거하여, 상기 도전층의 나머지 부분으로 이루어지는 복수의 매몰 비트 라인(250)을 형성한다.
상기 도전층 중 불필요한 부분을 에치백하는 동안 제1 마스크 패턴(210)의 상면을 덮고 있는 질화막 라이너(228)가 소모되어 제1 마스크 패턴(210)의 상면이 노출될 수 있다.
제2 활성 영역(208I)에서는 상기 복수의 매몰 비트 라인(250)이 상기 제1 비트 라인 트렌치(212)의 저부로부터 그에 연통되는 제2 비트 라인 트렌치(232)를 채우도록 형성된다. 그리고, 제2 소자분리막(206) 위에서는 상기 복수의 매몰 비트 라인(250)이 상기 제1 비트 라인 트렌치(212)의 저부로부터 그에 연통되는 소자분리용 트렌치(224)를 채우도록 형성된다.
상기 복수의 매몰 비트 라인(250)의 구체적인 구성은 도 8a, 도 8b 및 도 8c를 참조하여 복수의 매몰 비트 라인(140)에 대하여 설명한 바와 같다.
그 후, 도 25a 및 도 25b의 결과물에 대하여 도 9a, 도 9b 및 도 9c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, 본 발명의 제2 실시예에 따른 반도체 소자를 완성할 수 있다.
상기 설명한 본 발명의 제2 실시예에 따른 방법에 의해 제조된 반도체 소자에서는 상기 소자분리용 트렌치(224) 내에 형성되는 제2 소자분리막(226)의 높이에 따라 상기 복수의 매몰 비트 라인(250) 중 활성 영역(208)상에 위치되는 부분의 저면과 소자분리막(206)상에 위치되는 부분의 저면이 대략 동일 레벨에 위치될 수도 있고 서로 다른 레벨에 위치될 수도 있다.
위에서 설명한 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법에 의하면, 복수의 제1 비트 라인 트렌치(212) 형성 공정, 복수의 소자분리용 트렌치(224) 형성 공정, 그리고 복수의 제2 비트라인 트렌치(232) 형성 공정시 원하지 않는 미스얼라인(misalign)이 발생되는 경우에도 복수의 제2 활성 영역(208I)에서 각각의 활성 필라(208A, 208B)의 폭을 균일하게 형성할 수 있다. 따라서, 기판(102)상에 구현되는 복수의 단위 메모리 셀에서 전기적 특성 편차를 최소화할 수 있다.
도 26 내지 도 28은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 26 내지 도 28은 도 19b 내지 도 25b에 도시된 부분에 대응하는 부분일 수 있다.
도 26 내지 도 28을 참조하여 설명하는 본 발명의 기술적 사상에 의한 제3 실시예는 제2 실시예중 도 22a 및 도 22b를 참조하여 설명한 제2 소자분리막(226) 형성 공정을 생략한다는 점을 제외하면, 제2 실시예와 대체로 유사하다.
도 26 내지 도 28에 있어서, 도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c, 그리고 도 19a 및 도 19b 내지 도 25a 및 도 25b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 26을 참조하면, 도 19a 및 도 19b 내지 도 21a 및 도 21b를 참조하여 설명한 바와 같은 방법으로, 기판(102)에 복수의 제1 비트 라인 트렌치(212)을 형성하고 상기 복수의 제1 비트 라인 트렌치(212)의 내측벽에 각각 절연 스페이서(214)를 형성한 후, 도 22a 및 도 22b를 참조하여 설명한 바와 같은 방법으로, 제2 마스크 패턴(220)의 복수의 개구(220H)를 통해 노출되는 제1 비트 라인 트렌치(212)의 저면에서 기판(102)을 식각하여 소자분리용 트렌치(224)를 형성한다.
그 후, 제2 마스크 패턴(220)을 제거하고, 상기 제1 마스크 패턴(210)의 상면과, 상기 제1 비트 라인 트렌치(212) 및 소자분리용 트렌치(224)를 통해 노출되는 모든 영역의 표면에 질화막 라이너(328)를 형성한다.
도 27을 참조하면, 도 24a 및 도 24b를 참조하여 설명한 바와 같은 방법으로, 상기 소자분리용 트렌치(224) 및 그에 연통하는 제1 비트 라인 트렌치(212)의 내부를 채우면서 상기 제1 마스크 패턴(210) 및 절연 스페이서(214)를 덮는 제3 마스크층을 형성한 후, 상기 제3 마스크층을 패터닝하여, 복수의 제1 비트 라인 트렌치(212) 중 제2 활성 영역(208I)을 지나는 부분을 노출시키는 복수의 개구(230H)를 가지는 제3 마스크 패턴(230)를 형성한다.
그 후, 제3 마스크 패턴(230)을 식각 마스크로 이용하여, 복수의 개구(230H)를 통해 노출되는 상기 제1 비트 라인 트렌치(212)의 저면을 덮는 질화막 라이너(328)를 제거하여 기판(102)의 제2 활성 영역(208I)을 노출시킨다. 이 때, 상기 질화막 라이너(328) 중 제1 비트 라인 트렌치(212)의 입구측에서 노출되어 있는 부분이 일부 소모될 수 있다.
그 후, 도 24a 및 도 24b를 참조하여 설명한 바와 같은 방법으로 저농도 도판트(242) 이온 주입 공정을 행하고, 제1 비트 라인 트렌치(212)의 바닥부에서 노출되는 기판(102)을 식각하여, 상기 제1 비트 라인 트렌치(212)와 연통되는 제2 비트라인 트렌치(332)를 형성한다. 그리고, 제3 마스크 패턴(230)에 형성된 복수의 개구(230H)를 통해 고농도 도판트(244) 이온 주입 공정을 행하여 제2 비트 라인 트렌치(332)의 저면 주위에 제1 소스/드레인 영역(240)을 형성한다.
도 28을 참조하면, 도 25a 및 도 25b를 참조하여 설명한 바와 같이, 상기 제3 마스크 패턴(230)을 제거한 후, 기판(102) 내부에 제1 소스/드레인 영역(240)이 형성된 결과물상에 도전 물질을 증착하여 상기 제1 비트 라인 트렌치(212) 내부와, 상기 제1 비트 라인 트렌치(212)에 연통되는 제2 비트 라인 트렌치(332) 내부와, 상기 제1 비트 라인 트렌치(212)에 연통되는 소자분리용 트렌치(224) 내부를 채우는 도전층을 형성한 후, 상기 도전층 중 불필요한 부분을 에치백에 의해 제거하여, 상기 도전층의 나머지 부분으로 이루어지는 복수의 매몰 비트 라인(350)을 형성한다.
상기 도전층 중 불필요한 부분을 에치백하는 동안 제1 마스크 패턴(210)의 상면을 덮고 있는 질화막 라이너(328)가 소모되어 제1 마스크 패턴(210)의 상면이 노출될 수 있다.
제2 활성 영역(208I)에서는 상기 복수의 매몰 비트 라인(350)이 상기 제1 비트 라인 트렌치(212)의 저부로부터 그에 연통되는 제2 비트 라인 트렌치(332)를 채우도록 형성된다. 그리고, 상기 제2 활성 영역(208I)의 양 측에 있는 소자분리용 트렌치(224)에서는 상기 복수의 매몰 비트 라인(250)이 상기 제1 비트 라인 트렌치(212)의 저부로부터 그에 연통되는 소자분리용 트렌치(224)를 채우도록 형성된다.
상기 복수의 매몰 비트 라인(350)은 활성 영역(208)상에 위치되는 부분의 저면과 소자분리막(206)상에 위치되는 부분의 저면이 서로 다른 레벨에 위치되어 기판(102)의 상면으로부터의 거리가 서로 다르다. 즉, 기판(102)의 상면으로부터 상기 복수의 매몰 비트 라인(350) 중 활성 영역(208)상에 위치되는 부분의 저면까지의 거리보다 상기 기판(102)의 상면으로부터 소자분리막(206)상에 위치되는 부분의 저면까지의 거리가 더 크다.
그 후, 도 28의 결과물에 대하여 도 9a, 도 9b 및 도 9c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, 본 발명의 제3 실시예에 따른 반도체 소자를 완성할 수 있다.
위에서 설명한 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법에 의하면, 복수의 제1 비트 라인 트렌치(212) 형성 공정, 복수의 소자분리용 트렌치(224) 형성 공정, 그리고 복수의 제2 비트 라인 트렌치(332) 형성 공정시 원하지 않는 미스얼라인이 발생되는 경우에도 복수의 제2 활성 영역(208I)에서 각각의 활성 필라(208A, 208B)의 폭을 균일하게 형성할 수 있다. 따라서, 기판(102)상에 구현되는 복수의 단위 메모리 셀에서 전기적 특성 편차를 최소화할 수 있다.
또한, 본 발명의 기술적 사상에 의한 제3 실시예에 따르면, 제2 활성 영역 (208I) 및 소자분리 영역에서 기판(102)의 상면으로부터 복수의 매몰 비트 라인(350)의 상면까지의 깊이 및 저면까지의 깊이를 각각 비교할 때, 상기 복수의 매몰 비트 라인(350)은 각각 제2 활성 영역(208I)을 지나는 부분의 상면과 소자분리용 트렌치(224)가 형성된 소자분리 영역을 지나는 부분의 상면이 대략 동일한 레벨에 위치된다. 반면, 상기 복수의 매몰 비트 라인(350)에서, 제2 활성 영역(208I)을 지나는 부분의 저면 레벨(L1)에 비해 소자분리용 트렌치(224)가 형성된 소자분리 영역을 지나는 부분의 저면 레벨(L2)이 더 낮다. 따라서, 복수의 매몰 비트 라인(350)은 각각 그 길이 방향을 따라 제2 활성 영역(208I) 및 소자분리 영역에서 서로 다른 저면 레벨을 가지게 된다.
도 29a 및 도 29b 내지 도 33a 및 도 33b는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
특히, 도 29a, 도 30a, ..., 도 33a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 29b, 도 30b, ..., 도 33b는 도 29a, 도 30a, ..., 도 33a의 BX - BX' 선 단면도이다.
도 29a 및 도 29b 내지 도 33a 및 도 33b를 참조하여 설명하는 본 발명의 기술적 사상에 의한 제4 실시예는 도 19a 및 도 19b 내지 도 25a 및 도 25b를 참조하여 설명한 제2 실시예에서와 대체로 유사하다. 단, 제2 실시예에서는 복수의 제1 비트 라인 트렌치(212)를 먼저 형성한 후, 상기 복수의 제1 비트 라인 트렌치(212) 중에서 선택되는 일부 비트 라인 트렌치(212)에 연통하는 소자분리용 트렌치(224)를 형성하여 제2 활성 영역(208I)을 정의하였다. 제4 실시예에서는 소자분리용 트렌치(404) (도 29a 및 도 29b 참조)를 먼저 형성하여 활성 영역(408)을 정의한 후 상기 소자분리용 트렌치(404)에 오버랩되는 복수의 제1 비트 라인 트렌치(422) (도 30a 및 도 30b 참조)를 형성하는 점에서 제2 실시예와 다르다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 29a 및 도 29b 내지 도 33a 및 도 33b에 있어서, 도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c, 그리고 도 19a 및 도 19b 내지 도 25a 및 도 25b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 29a 및 도 29b를 참조하면, 도 3a, 도 3b 및 도 3c를 참조하여 설명한 복수의 패드 산화막 패턴(112) 및 복수의 제1 마스크 패턴(114) 형성 방법과 유사한 방법으로, 기판(102)상에 복수의 패드 산화막 패턴(412) 및 복수의 제1 마스크 패턴(414)의 적층 구조를 형성한다.
상기 복수의 제1 마스크 패턴(414)은 실리콘 질화막으로 이루어질 수 있으며, 상면에서 볼 때 각각 아일랜드 패턴 형상을 가질 수 있다. 복수의 제1 마스크 패턴(414)은 각각 그 장축(X) 방향인 제1 방향 (도 29a에서 x 방향)에서 4F의 피치로 형성될 수 있다. 그리고, 제1 마스크 패턴(414)의 장축(X) 방향의 폭은 3F 보다 클 수 있다. 이 때, 상기 제1 방향에서 서로 이웃하는 2 개의 제1 마스크 패턴(414) 사이의 거리(D41)는 1F 보다 작을 수 있다. 그리고, 상기 제1 마스크 패턴(414)은 그 단축(Y) 방향인 제2 방향 (도 3a에서 y 방향)으로 1F의 길이를 가질 수 있다.
도 3a, 도 3b 및 도 3c를 참조하여 설명한 바와 마찬가지로, 기판(102)상에 패드 산화막 패턴(412) 형성을 위한 패드 산화막을 형성한 후, 상기 제1 마스크 패턴(414) 형성을 위한 제1 마스크층을 형성하기 전에, 기판(102)에 웰을 형성하기 위한 이온 주입 공정을 행할 수 있다.
상기 적층 구조를 식각 마스크로 이용하여 상기 기판(102)을 식각하여, 상기 기판(102)에 소자분리용 트렌치(404)를 형성한다.
상기 소자분리용 트렌치(404)는 기판(102)의 상면으로부터 제1 깊이(P41)를 가질 수 있다.
이어서, 상기 소자분리용 트렌치(404)의 내벽에 측벽 산화막(406_1) 및 질화막 라이너(406_2)를 차례로 형성하고, 상기 소자분리용 트렌치(404)의 나머지 공간을 갭필 산화막(406_3)으로 채운 후, 상기 제1 마스크 패턴(414)의 상면이 노출될 때까지 CMP 공정에 의해 평탄화하여 소자분리막(406)을 형성한다. 상기 제1 방향에서 서로 이웃하는 2 개의 제1 마스크 패턴(414) 사이에서 상기 소자분리막(406)은 상기 거리(D41)에 대응하는 폭(W41)을 가질 수 있다.
상기 소자분리막(406)에 의해 기판(102)에 복수의 활성 영역(408)이 정의된다.
도 30a 및 도 30b를 참조하면, 상기 기판(102)상에 노출된 제1 마스크 패턴(414)의 상면과 소자분리막(406)의 상면 위에, 상기 제1 마스크 패턴(414)의 단축(Y) 방향으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어지는 복수의 제2 마스크 패턴(420)을 형성한다.
상기 복수의 제2 마스크 패턴(420)중 서로 이웃하는 2 개의 제2 마스크 패턴(420) 사이의 라인 형상의 스페이스를 통하여 활성 영역(408) 및 소자분리막(406)이 함께 노출된다.
상기 복수의 제2 마스크 패턴(420)은 상기 소자분리막(406) 및 복수의 제1 마스크 패턴(414)에 대하여 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 예를 들면, 상기 제2 마스크 패턴(420)은 예를 들면 ACL 또는 SOH로 이루어지는 탄소 함유막으로 이루어질 수 있다. 상기 제2 마스크 패턴(420)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
상기 제2 마스크 패턴(420)을 식각 마스크로 이용하여 노출된 제1 마스크 패턴(414) 및 소자분리막(406)과, 제1 마스크 패턴(414)의 식각에 의해 노출되는 하부의 패드 산화막 패턴(412) 및 기판(102)을 소정 깊이만큼 식각하여, 매몰 비트 라인을 형성하기 위한 복수의 제1 비트 라인 트렌치(422)를 형성한다.
상기 복수의 제1 비트 라인 트렌치(422)를 형성함으로써, 상기 활성 영역(408)이 각각 2 개의 활성 필라(408A, 408B)로 분리된다.
상기 복수의 제1 비트 라인 트렌치(422)는 기판(102)에서 상기 활성 영역(408)의 장축(X) 방향 (도 30a에서 x 방향)을 따라 등 간격으로 형성된다. 상기 활성 영역(408)의 장축(X) 방향에서의 복수의 제1 비트 라인 트렌치(422)의 폭(W42)은 상기 소자분리용 트렌치(404)의 폭(W41) 보다 더 크게 형성될 수 있다.
상기 복수의 제1 비트 라인 트렌치(422)는 기판(102)의 상면으로부터 상기 제1 깊이(P41) 보다 작은 제2 깊이(P42)를 가지도록 형성될 수 있다.
도 31a 및 도 31b를 참조하면, 상기 제2 마스크 패턴(420)을 제거한 후, 도 21a 및 도 21b를 참조하여 절연 스페이서(214) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 상기 제1 마스크 패턴(414)의 측벽 및 복수의 제1 비트 라인 트렌치(422)의 내측벽에 절연 스페이서(424)를 형성한다.
상기 절연 스페이서(424)는 상기 제1 마스크 패턴(414)과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 절연 스페이서(424)는 실리콘 질화막으로 이루어질 수 있다.
상기 절연 스페이서(424)가 형성된 후, 상기 제1 마스크 패턴(414), 절연 스페이서(424), 및 질화막 라이너(406_2)를 식각 마스크로 이용하여 소자분리막(406)의 갭필 산화막(406_3)을 소정 깊이(D42) 만큼 제거하여, 상기 제1 비트 라인 트렌치(422)에 연통되는 복수의 제2 비트 라인 트렌치(428)를 형성한다. 상기 제2 비트 라인 트렌치(428)는 소자분리막(406)이 형성되어 있는 소자분리 영역에만 형성된다. 상기 복수의 제2 비트 라인 트렌치(428)의 저면은 도 31a의 x 방향 단면에서 볼 때, 도 31b에 도시된 바와 같이 그 저면의 단면 윤곽이 소정의 곡률 반경을 가지는 라운딩된 곡선으로 이루어질 수 있다.
도 32a 및 도 32b를 참조하면, 도 24a 및 도 24b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 제2 비트 라인 트렌치(428) 및 그에 연통하는 제1 비트 라인 트렌치(422)의 내부를 채우면서 상기 제1 마스크 패턴(414), 절연 스페이서(424), 및 질화막 라이너(406_2)를 덮는 제3 마스크 패턴(430)을 형성한다. 상기제3 마스크 패턴(430)은 복수의 제1 비트 라인 트렌치(422) 중 저면에서 노출되는 기판(102)의 활성 영역(408)을 노출시키는 복수의 개구(430H)를 가진다.
상기 제3 마스크 패턴(430)은 예를 들면 SOH막과 같은 탄소 함유막으로 이루어질 수 있다.
그 후, 제3 마스크 패턴(430)과, 복수의 개구(430H)를 통해 노출되는 질화막 라이너(424)를 이온 주입 마스크로 이용하여, 상기 제1 비트 라인 트렌치(422)의 저면 주위에 제1 소스/드레인 영역(440)을 형성하기 위하여, 상기 제3 마스크 패턴(430)에 형성된 복수의 개구(430H)를 통해 상기 제1 비트 라인 트렌치(422)의 저면 주위의 활성 영역(408)에 저농도 도판트(442) 이온 주입 공정을 행한다. 예를 들면, 상기 저농도 도판트(442)는 N-타입 불순물 이온으로 이루어질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
그 후, 상기 제1 비트 라인 트렌치(422)의 저면에서 노출되는 기판(102)을 식각하여, 상기 제1 비트 라인 트렌치(422)와 연통되는 제3 비트 라인 트렌치(432)를 형성한다.
이어서, 상기 제3 비트 라인 트렌치(432)의 바닥부 주위에 제1 소스/드레인 영역(440)을 형성하기 위하여, 상기 제3 마스크 패턴(430)에 형성된 복수의 개구(430H)를 통해 상기 제3 비트 라인 트렌치(432)의 저면 주위의 활성 영역(408)에 고농도 도판트(444) 이온 주입 공정을 행한다. 상기 고농도 도판트(444)는 저농도 도판트(442)와 동일한 타입의 불순물 이온, 예를 들면 N-타입 불순물 이온으로 이루어질 수 있다. 그 결과, 활성 영역(308)에서 제1 비트 라인 트렌치(422)와 연통되는 제3 비트라인 트렌치(432)의 하부 주위에 제1 소스/드레인 영역(440)이 형성될 수 있다.
상기 복수의 제3 비트라인 트렌치(432)의 저면은 도 32a의 x 방향 단면에서 볼 때, 도 32b에 도시된 바와 같이 저면의 단면 윤곽이 소정의 곡률 반경을 가지는 라운딩된 곡선으로 이루어질 수 있다. 여기서, 상기 제3 비트라인 트렌치(432)의 폭(TW41)이 상기 제2 비트 라인 트렌치(428)의 폭(TW42)보다 더 크기 때문에, 상기 제3 비트 라인 트렌치(432)의 저면의 단면 윤곽의 곡률 반경은 상기 제2 비트 라인 트렌치(428)의 저면의 곡률 반경보다 더 클 수 있다.
도 33a 및 도 33b를 참조하면, 상기 제3 마스크 패턴(430)을 제거한 후, 도 25a 및 도 25b를 참조하여 설명한 바와 유사한 방법으로, 기판(102)의 전면에 도전 물질을 증착하여 상기 제1 비트 라인 트렌치(422) 내부와, 상기 제1 비트 라인 트렌치(422)에 연통되는 제2 비트 라인 트렌치(428)의 내부와, 상기 제1 비트 라인 트렌치(422)에 연통되는 제3 비트 라인 트렌치(432)의 내부를 채우는 도전층을 형성한 후, 상기 도전층 중 불필요한 부분을 에치백에 의해 제거하여, 상기 도전층의 나머지 부분으로 이루어지는 복수의 매몰 비트 라인(450)을 형성한다.
활성 영역(408)에서는 복수의 매몰 비트 라인(450)이 상기 제1 비트 라인 트렌치(422)의 저부로부터 그에 연통되는 제3 비트 라인 트렌치(432)를 채우도록 형성된다. 그리고, 소자분리막(406)이 형성된 소자분리 영역에서는 복수의 매몰 비트 라인(450)이 상기 제1 비트 라인 트렌치(422)의 저부로부터 그에 연통되는 제2 비트 라인 트렌치(428)를 채우도록 형성된다.
상기 복수의 매몰 비트 라인(450)의 구체적인 구성은 도 8a, 도 8b 및 도 8c를 참조하여 복수의 매몰 비트 라인(140)에 대하여 설명한 바와 같다.
특히, 본 발명의 제4 실시예에 따른 반도체 소자에 따르면, 상기 복수의 매몰 비트 라인은 각각 매몰 비트 라인(450)의 상면을 포함하는 상측부와, 상기 매몰 비트 라인(450)의 저면을 포함하는 하측부를 가지며, 활성 영역(408)의 장축(X) 방향 (도 33a의 x 방향)에서 볼 때, 복수의 매몰 비트 라인(450)의 하측부에서 그 연장 방향을 따라 가변적인 크기의 폭을 가질 수 있다. 특히, 활성 영역(408)의 장축(X)의 연장선을 따르는 단면에서 볼 때, 도 33a 및 도 33b에 예시된 바와 같이, 복수의 매몰 비트 라인(450)에서, 활성 영역(408) 위을 지나는 부분에서의 매몰 비트 라인(450)의 하측부의 폭(BW41)에 비해, 제2 소자분리막(406) 위를 지나는 부분에서의 매몰 비트 라인(450)의 하측부의 폭(BW42)이 더 작게 될 수 있다. 따라서, 복수의 매몰 비트 라인(450)에서, 활성 영역(408)을 지나는 부분에서의 매몰 비트 라인(450)의 저면의 곡률 반경에 비해, 제2 소자분리막(406) 위를 지나는 부분에서의 매몰 비트 라인(450)의 저면에서의 곡률 반경이 더 크게 될 수 있다.
도 33a 및 도 33b의 결과물에 대하여 도 9a, 도 9b 및 도 9c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, 본 발명의 제4 실시예에 따른 반도체 소자를 완성할 수 있다.
도 29a 및 도 29b 내지 도 33a 및 도 33b를 참조하여 설명한 본 발명의 제4 실시예에 따르면, 기판(102) 내에 복수의 매몰 비트 라인(450)을 형성한다. 따라서, 4F2의 단위 메모리 셀 사이즈를 가지는 메모리 셀 어레이를 형성하는 데 있어서, 기판(102)상에서 단위 메모리 셀을 구성하는 단위 소자들 사이에 절연 거리를 확보함으로써, 매우 미세한 단위 메모리 셀 면적을 가지는 경우에도 단락 가능성 및 누설 전류 발생 가능성을 최소화하여 소자의 신뢰성을 유지할 수 있다.
도 34a, 도 34b 및 도 34c 내지 도 37a, 도 37b 및 도 37c는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
특히, 도 34a, 도 35a, 도 36a, 및 도 37a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 34b, 도 35b, 도 36b, 및 도 37b는 도 34a, 도 35a, 도 36a, 및 도 37a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이다. 도 34c, 도 35c, 도 36c, 및 도 37c는 도 34a, 도 35a, 도 36a, 및 도 37a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 34a, 도 34b 및 도 34c 내지 도 37a, 도 37b 및 도 37c를 참조하여 설명하는 본 발명의 기술적 사상에 의한 제5 실시예는 도 3a, 도 3b 및 도3c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 제1 실시예에서와 대체로 유사하다. 단, 제1 실시예에서는 도 5a, 도 5b 및 도 6c의 공정에서 복수의 제2 마스크 패턴(120)을 형성한 후, 도 6a, 도 6b 및 도 6c의 공정에서 상기 복수의 제2 마스크 패턴(120)을 식각 마스크로 이용하여 활성 영역(108) 및 소자분리막(106)을 동시에 식각하여 복수의 제2 트렌치(124)를 형성하였다. 그러나, 제5 실시예에서는 매몰 비트 라인(550) (도 37a 및 도 37b 참조)을 형성하기 위한 트렌치를 형성하는 데 있어서 실리콘으로 이루어지는 기판(102)의 활성 영역(108)과, 소자분리막(106)을 구성하는 갭필 산화막(106_3)과의 식각 선택비 차이를 이용하여, 기판(102)의 활성 영역(108)의 식각 공정과 소자분리막(106)의 식각 공정을 분리하여 별도의 공정으로서 행한다는 점에서 제1 실시예와 다르다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 34a, 도 34b 및 도 34c 내지 도 37a, 도 37b 및 도 37c에 있어서, 도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 34a, 도 34b 및 도 34c를 참조하면, 도 3a, 도 3b 및 도 3c 내지 도 5a, 도 5b 및 도 5c를 참조하여 설명한 바와 같은 일련의 공정들에 따라 기판(102)상에 복수의 제2 마스크 패턴(120)을 형성하는 공정까지 행한다.
상기 제2 마스크 패턴(120)은 ACL 또는 SOH로 이루어지는 탄소 함유막으로 이루어질 수 있다. 상기 복수의 제2 마스크 패턴(120)을 통해 제1 마스크 패턴(114) 및 소자분리막(106)이 노출될 수 있다.
그 후, 상기 제2 마스크 패턴(120)과, 제1 마스크 패턴(114)과, 소자분리막(106)의 갭필 산화막(106_3) 각각을 구성하는 재료들간의 식각 선택비 차이를 이용하여, 먼저 활성 영역(108)에만 복수의 제2 트렌치(524)를 형성한다. 상기 복수의 제2 트렌치(524)는 후속 공정에서 매몰 비트 라인을 형성하기 위한 공간을 제공한다.
상기 복수의 제2 트렌치(524) 형성을 위하여, 먼저 복수의 제2 마스크 패턴(120)을 통해 노출되는 제1 마스크 패턴(114)을 식각하고, 그 결과 차례로 노출되는 패드 산화막 패턴(112) 및 기판(102)을 식각한다. 이 때, 상기 제1 마스크 패턴(114) 및 기판(102)의 식각 공정은 소자분리막(106)의 갭필 산화막(106_3)에 대하여 높은 식각 선택비를 제공할 수 있는 조건하에 선택적 식각이 이루어지도록 한다.
상기 기판(102)을 식각하는 동안, 상기 기판(102)의 식각 결과로서 상기 제2 트렌치(524)의 측벽에 노출되는 비교적 얇은 두께의 소자분리막(106)의 측벽 산화막(106_1) 및 질화막 라이너(106_2)도 함께 소모되어 소자분리막(106)의 갭필 산화막(106_3)이 활성 영역(108)에 형성된 상기 제2 트렌치(524)를 통해 노출될 수 있다. 도시하지는 않았으나, 상기 제2 트렌치(524)의 내벽에서 측벽 산화막(106_1) 및 질화막 라이너(106_2)가 남아 있을 수도 있다.
제1 트렌치(104)는 기판(102)의 상면으로부터 제1 깊이(P51)의 저면을 가질 수 있고, 상기 복수의 제2 트렌치(524)는 기판(102)의 상면으로부터 상기 제1 깊이(P51) 보다 작은 제2 깊이(P52)의 저면을 가질 수 있다.
상기 제2 트렌치(524)를 형성함으로써, 아일랜드 형상의 1 개의 활성 영역(108)이 상기 제2 트렌치(524)를 중심으로 하여 그 양측에 각각 위치되는 2 개의 활성 필라(108A, 108B)로 양분된다. 1 개의 활성 영역(108)에 포함된 2 개의 활성 필라(108A, 108B)에는 각각 1 개의 단위 메모리 셀이 구현될 수 있으며, 각각의 활성 필라(108A, 108B) 마다 각각의 단위 메모리 셀 형성에 필요한 수직 채널 영역을 제공하게 된다.
도 35a, 도 35b 및 도 35c를 참조하면, 상기 복수의 제2 트렌치(524)의 내측벽에 절연 스페이서(526)를 형성한다.
상기 절연 스페이서(526)를 형성하기 위하여, 상기 복수의 제2 트렌치(524)가 형성된 기판(102)의 상면을 전면적으로 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 상기 복수의 제2 트렌치(524)의 내측벽과 상기 제1 마스크 패턴(114)의 측벽에 절연 스페이서(526)가 남도록 할 수 있다.
상기 절연 스페이서(526)는 실리콘 질화막으로 이루어질 수 있다.
그 후, 상기 제2 트렌치(524)의 저면 주위에 제1 소스/드레인 영역(540)을 형성하기 위하여, 상기 제2 마스크 패턴(120)과, 상기 절연 스페이서(526)를 이온 주입 마스크로 이용하여 제2 트렌치(524)의 저면 주위의 활성 영역(108)에 저농도 도판트(542) 이온 주입 공정을 행한다. 예를 들면, 상기 저농도 도판트(542)는 N-타입 불순물 이온으로 이루어질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
그 후, 상기 제2 트렌치(524)의 저면에서 노출되는 기판(102)을 식각하여, 상기 제2 트렌치(524)와 연통되는 제3 트렌치(532)를 형성한다. 상기 제3 트렌치(532)는 매몰 비트 라인 형성을 위한 공간을 제공한다.
이어서, 상기 제3 트렌치(532)의 저면 주위에 제1 소스/드레인 영역(540)을 형성하기 위하여, 제3 트렌치(532)의 저면 주위의 활성 영역(108)에 고농도 도판트(544) 이온 주입 공정을 행한다. 상기 고농도 도판트(544)는 저농도 도판트(542)와 동일한 타입의 불순물 이온, 예를 들면 N-타입 불순물 이온으로 이루어질 수 있다. 그 결과, 활성 영역(108)에서 제2 트렌치(524)와 연통되는 제3 트렌치(532)의 하부 주위에 제1 소스/드레인 영역(540)이 형성될 수 있다.
도 36a, 도 36b 및 도 36c를 참조하면, 상기 제2 마스크 패턴(120)과, 절연 스페이서(526)와, 실리콘으로 이루어지는 기판(102)의 활성 영역과, 소자분리막(106)의 갭필 산화막(106_3) 각각을 구성하는 재료들간의 식각 선택비 차이를 이용하여, 먼저 소자분리막(106)에서 갭필 산화막(106_3) 만을 선택적으로 식각하여 상기 소자분리막(106)에 복수의 제4 트렌치(536)을 형성한다. 상기 복수의 제4 트렌치(536)는 후속 공정에서 매몰 비트 라인(550) (도 37a 및 도 37b 참조)을 형성하기 위한 공간을 제공한다.
상기 제4 트렌치(536)를 형성하기 위하여 갭필 산화막(106_3)을 식각하는 동안, 절연 스페이서(526) 중 갭필 산화막(106_3)의 측벽을 덮고 있던 비교적 얇은 두께의 절연 스페이서(526) 부분이 소모될 수 있다.
상기 제4 트렌치(536)는 활성 영역(108)의 단축(Y) 방향을 따라 상기 제2 트렌치(524) 및 제3 트렌치(532)와 연통된다. 따라서, 상기 제2 트렌치(524), 제3 트렌치(532) 및 제4 트렌치(536)에 의해 도 36a의 y 방향으로 연장되는 라인 형상의 공간이 제공된다.
도 37a, 도 37b 및 도 37c를 참조하면, 상기 제2 마스크 패턴(120)을 제거한 후, 상기 제2 트렌치(524), 제3 트렌치(532) 및 제4 트렌치(536)의 내측벽에 질화물 스페이서(548)를 형성한다. 경우에 따라, 상기 질화물 스페이서(548)의 형성 공정은 생략 가능하다.
그 후, 도 8a, 도 8b 및 도 8c를 참조하여 매몰 비트 라인(140) 형성에 대하여 설명한 바와 유사한 방법으로 상기 제2 트렌치(524), 제3 트렌치(532) 및 제4 트렌치(536) 내에 복수의 매몰 비트 라인(550)을 형성한다.
활성 영역(108)에서는 복수의 매몰 비트 라인(550)이 상기 제2 트렌치(524)의 저부로부터 그에 연통되는 제3 트렌치(532)를 채우도록 형성된다. 그리고, 소자분리막(106)이 형성된 소자분리 영역에서는 복수의 매몰 비트 라인(550)이 상기 제4 트렌치(536)의 저부를 채우도록 형성된다.
상기 복수의 매몰 비트 라인(550)의 구체적인 구성은 도 8a, 도 8b 및 도 8c를 참조하여 복수의 매몰 비트 라인(140)에 대하여 설명한 바와 같다.
상기 복수의 매몰 비트 라인(550)은 각각 상기 매몰 비트 라인(550)의 상면에서 볼 때, 그 연장 방향 (도 37a에서 y 방향)을 따라 가변적인 크기의 폭을 가질 수 있다. 즉, 상기 활성 필라(108A, 108B) 사이의 공간에서 이들 활성 필라(108A, 108B) 사이에 남아 있는 절연 스페이서(526)로 인해, 복수의 매몰 비트 라인(550)은 각각 소자분리막(106) 위에 위치되는 부분의 폭이 활성 영역(108) 위에 위치되는 부분의 폭보다 더 크게 될 수 있다.
도 37a, 도 37b 및 도 37c의 결과물에 대하여 도 9a, 도 9b 및 도 9c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, 본 발명의 제5 실시예에 따른 반도체 소자를 완성할 수 있다.
도 34a, 도 34b 및 도 34c 내지 도 37a, 도 37b 및 도 37c를 참조하여 설명한 본 발명의 제5 실시예에서는 매몰 비트 라인(550)의 공간을 제공하는 제2 트렌치(524), 제3 트렌치(532) 및 제4 트렌치(536)를 형성하는 데 있어서, 제2 트렌치(524) 및 제3 트렌치(532)를 먼저 형성한 후 제4 트렌치(536)를 형성하기 전에 제1 소스/드레인 영역(540)을 형성하기 위한 이온주입 공정을 행한다. 따라서, 활성 영역(108)에 제1 소스/드레인 영역(540) 형성을 위하여 기판(102)에 주입되는 불순물 이온이 제4 트렌치(536)를 통해 노출되는 소자분리막(106)에는 주입되지 않게 된다. 따라서, 소자분리막(106)으로부터 원하지 않는 불순물 확산 발생 가능성을 없앨 수 있으며, 따라서 원하지 않는 불순물 확산으로 인해 야기될 수 있는 전기적 특성 저하를 방지할 수 있다.
또한, 상기 제2 마스크 패턴(120)은 활성 영역(108)의 식각 공정시 식각 마스크 역할과, 상기 제1 소스/드레인 영역(540) 형성을 위한 이온 주입 공정시 이온주입 마스크 역할과, 상기 소자분리막(106)의 식각 공정시 식각 마스크 역할을 모두 하게 된다. 따라서, 제2 트렌치(524), 제3 트렌치(532) 및 제4 트렌치(536)를 형성하는 데 필요한 식각 마스크 패턴과, 제1 소스/드레인 영역(540) 형성을 위한 이온 주입 공정시 이온주입 마스크 패턴을 별도로 행할 필요가 없다. 따라서, 1 회의 포토리소그래피 공정을 생략할 수 있는 이점이 있다.
도 38a, 도 38b 및 도 38c 내지 도 42a, 도 42b 및 도 42c는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
특히, 도 38a, 도 39a, ..., 도 42a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 38b, 도 39b, ..., 도 42b는 도 38a, 도 39a, ..., 도 42a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이다. 도 38c, 도 39c, ..., 도 42c는 도 38a, 도 39a, ..., 도 42a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 38a, 도 38b 및 도 38c 내지 도 42a, 도 42b 및 도 42c를 참조하여 설명하는 본 발명의 기술적 사상에 의한 제6 실시예는 도 3a, 도 3b 및 도3c 내지 도 18a, 도 18b 및 도 18c를 참조하여 설명한 제1 실시예에서와 대체로 유사하다. 단, 제1 실시예에서는 콘택 게이트(164CG) 및 워드 라인(164WL)이 일체로 형성되는 경우를 예시하였다 (도 14a, 도 14b 및 도 14c 참조). 제6 실시예에서는 콘택 게이트(664CG) 형성 공정 (도 40a, 도 40b 및 도 40c와, 도 41a, 도 41b 및 도 41c 참조)과, 상기 콘택 게이트(664CG)에 연결되는 워드 라인(680WL) 형성 공정 (도 42a, 도 42b 및 도 42c 참조)을 분리하여 행하고, 상기 콘택 게이트(664CG) 형성 후, 상기 워드 라인(680WL)을 형성하기 전에, 상기 콘택 게이트(664CG) 위에서 노출되는 활성 영역(108)의 측벽에 절연 스페이서(670)를 형성하고, 상기 워드 라인(680WL)은 상기 콘택 게이트(664CG) 및 절연 스페이서(670) 위에 형성한다는 점에서 제1 실시예와 다르다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 38a, 도 38b 및 도 38c 내지 도 42a, 도 42b 및 도 42c에 있어서, 도 3a, 도 3b 및 도 3c 내지 도 18a, 도 18b 및 도 18c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 38a, 도 38b 및 도 38c를 참조하면, 도 3a, 도 3b 및 도 3c 내지 도 8a, 도 8b 및 도 8c를 참조하여 설명한 바와 같은 일련의 공정들에 따라 기판(102)상에 복수의 매몰 비트 라인(140)을 형성하는 공정까지 행한다.
그 후, 상기 매몰 비트 라인(140)이 형성된 결과물 전면에 상기 제2 트렌치(124) 내부의 공간이 완전히 채워지도록 절연 물질을 증착한 후, CMP 공정을 이용하여 복수의 제1 마스크 패턴(114)의 상면이 노출될 때까지 평탄화 공정을 행하여, 복수의 제2 트렌치(124) 내에서 상기 매몰 비트 라인(140)의 상부 공간을 채우는 매립 절연막(642)을 형성한다. 여기서, 상기 매립 절연막(642)의 상면은 상기 제1 마스크 패턴(114)의 상면과 대략 동일 레벨상에 위치될 수 있다.
상기 매립 절연막(642)은 예를 들면 실리콘 질화막으로 이루어질 수 있다.
도 39a, 도 39b 및 도 39c를 참조하면, 상기 매립 절연막(642)이 형성된 결과물상에 상기 소자분리막(106)을 일부 노출시키는 복수의 개구(656H)가 형성된 제3 마스크 패턴(656)을 형성한다.
상기 제3 마스크 패턴(656)은 ACL 또는 SOH와 같은 탄소 함유막으로 이루어질 수 있다.
상기 제3 마스크 패턴(656)에 형성된 복수의 개구(656H)를 통해 상기 소자분리막(106) 중 콘택 게이트를 형성할 부분이 노출된다. 복수의 개구(656H)를 통해 기판(102)이 전혀 노출되지 않도록 하기 위하여, 기판(102)의 상면이 제3 마스크 패턴(656)에 의해 완전히 덮이도록 상기 제3 마스크 패턴(656)을 형성한다.
상기 제3 마스크 패턴(656)을 식각 마스크로 이용하여 상기 복수의 개구(656H)를 통해 노출되는 소자분리막(106)을 소정 깊이까지 식각하여 콘택 게이트 리세스(660)를 형성한다.
상기 소자분리막(106)을 식각할 때, 상기 소자분리막(106)을 구성하는 갭필 산화막(106_3)이 식각에 의해 제거되어 상기 콘택 게이트 리세스(660)를 통해 질화막 라이너(106_2)가 노출될 수 있다.
그 후, 습식 세정 공정을 이용하여, 콘택 게이트 리세스(660)를 통해 노출되어 있는 질화막 라이너(106_2) 및 측벽 산화막(106_1)을 차례로 제거하여, 콘택 게이트 리세스(660) 내부에서 활성 영역(108)의 측벽을 노출시킨다. 이 때, 도 39b에 도시한 바와 같이, 매몰 비트 라인(140)의 상부에 형성된 매립 절연막(642)의 측벽 주위에 형성된 측벽 산화막(106_1)의 일부도 세정에 의해 제거되어, 상기 매립 절연막(642)의 측벽 주위에 있는 질화막 라이너(128)의 일부가 콘택 게이트 리세스(660)를 통해 노출될 수 있다.
도 40a, 도 40b 및 도 40c를 참조하면, 상기 제3 마스크 패턴(656)을 제거한 후, 상기 콘택 게이트 리세스(660)가 형성된 결과물을 세정하고, 상기 콘택 게이트 리세스(660)의 내벽에 게이트 절연막(662G)을 형성하기 위한 절연막(662)을 형성한다. 그 후, 상기 절연막(662) 위에서 상기 콘택 게이트 리세스(660) 내부 공간을 채우면서 상기 기판(102)의 상면을 전제적으로 덮는 제1 도전층(664)을 형성한다.
상기 절연막(662) 및 제1 도전층(664)에 대한 보다 상세한 사항은 도 13a, 도 13b 및 도 13c를 참조하여 절연막(162) 및 도전층(164)에 대하여 설명한 바와 같다.
도 41a, 도 41b 및 도 41c를 참조하면, 상기 콘택 게이트 리세스(660)의 저면으로부터 콘택 게이트 리세스(660)의 일부를 채우는 콘택 게이트(664CG)가 남을 때까지 상기 제1 도전층(164) 및 절연막(662)의 일부를 에치백하여, 상기 콘택 게이트(664CG)의 상부에 상기 콘택 게이트 리세스(660)의 입구측 공간이 남도록 한다. 그리고, 상기 기판(102)의 상면이 노출될 때까지 제1 마스크 패턴(114) 및 패드 산화막(112)을 CMP 공정에 의해 제거한다.
상기 콘택 게이트(664CG)는 상기 콘택 게이트 리세스(660) 내에 형성된 절연막(662) 위에서 상기 활성 필라(108A, 108B)의 수직 측면을 따라 상기 기판(102)의 상면보다 낮은 높이까지 연장되어 있다.
그 후, 상기 콘택 게이트 리세스(660)의 입구측 공간의 내벽 및 기판(102)의 상면에 산화막을 전면적으로 형성한 후, 상기 산화막을 다시 에치백하여 상기 콘택 게이트 리세스(660)의 입구측 공간의 내측벽에 산화막 스페이서(670)를 형성한다. 그 결과, 상기 콘택 게이트 리세스(660)의 측벽에서 노출되었던 활성 필라(108A, 108B)의 측벽이 상기 산화막 스페이서(670)에 의해 덮이게 된다.
상기 콘택 게이트 리세스(660) 내에서 상기 산화막 스페이서(670)는 상기 콘택 게이트(664CG)의 상면의 에지 부분을 덮는 링(ring) 형상을 가지게 된다. 상기 산화막 스페이서(670)를 통해 상기 콘택 게이트(664CG)의 상면 중 중앙 부분이 외부로 노출된다.
상기 산화막 스페이서(670)에 의해 콘택 게이트(664CG) 및 후속 공정에서 상기 콘택 게이트(664CG)에 연결되도록 형성되는 워드 라인(680WL) (도 42a, 도 42b 및 도 42c 참조)으로부터 후속 공정에서 상기 기판(102) 위에 형성되는 베리드 콘택 플러그(174) (도 17a, 도 17b 및 도 17c 참조)까지의 절연 거리가 확보될 수 있다. 따라서 게이트 누설 전류 발생을 방지할 수 있다.
도 42a, 도 42b 및 도 42c를 참조하면, 상기 산화막 스페이서(670)가 형성된 결과물 전면에 제2 도전층을 형성하고, 상기 제2 도전층 위에 제4 마스크 패턴(686)을 형성한다. 그 후, 상기 제4 마스크 패턴(686)을 식각 마스크로 이용하여 상기 제2 도전층을 이방성 식각하여, 상호 평행하게 연장되는 복수의 워드 라인(680WL)을 형성한다.
상기 제2 도전층에 대한 보다 상세한 사항은 도 13a, 도 13b 및 도 13c를 참조하여 도전층(164)에 대하여 설명한 바와 같다.
상기 복수의 워드 라인(680WL)은 매몰 비트 라인(140)의 연장 방향에 직교하는 방향 (도 42a에서 x 방향)으로 상호 평행하게 연장된다. 상기 복수의 워드 라인(680WL)은 각각 그 연장 방향 (도 42a에서 x 방향)을 따라 일렬로 배치되어 있는 복수의 콘택 게이트(664CG)의 상면 중 상기 산화막 스페이서(670)를 통해 노출되는 부분과 접촉하게 된다.
그 후, 노출된 기판(102)의 활성 영역(108) 상면에 제2 소스/드레인 영역(650) 형성을 위한 저농도 도판트(652) 이온 주입 공정을 행한다.
상기 저농도 도판트(652)는 상기 제1 소스/드레인 영역(130)의 도전형과 동일한 도전형의 불순물 이온으로 이루어진다. 예를 들면, 상기 저농도 도판트(652)는 N-타입 불순물 이온으로 이루어질 수 있다. 상기 제2 소스/드레인 영역(650)의 고농도 도판트 이온 주입 공정은 상기 저농도 도판트(652) 이온 주입 공정 후 바로 행해질 수도 있으나, 제1 실시예에서 도 17a, 도 17b 및 도 17c를 참조하여 설명한 바와 같이, 베리드 콘택 플러그(174) 형성 공정과 동시에 행해질 수도 있다.
도 38a, 도 38b 및 도 38c 내지 도 42a, 도 42b 및 도 42c를 참조하여 설명한 본 발명의 제1 실시예에 따르면, 콘택 게이트(664CG) 형성 후, 워드 라인(680WL)을 형성하기 전에, 콘택 게이트(664CG) 위에서 노출되는 활성 영역(108)의 측벽에 절연 스페이서(670)를 형성하고, 상기 콘택 게이트(664CG) 및 절연 스페이서(670) 위에 워드 라인(680WL)을 형성한다. 따라서, 산화막 스페이서(670)에 의해 콘택 게이트(664CG)와 베리드 콘택 플러그(174)와의 사이에 절연 거리가 확보되어 게이트 누설 전류 발생을 방지할 수 있다.
도 43은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
상기 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제 6 실시예에 따른 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 44는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
상기 메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제 6 실시예에 따른 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 45는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
상기 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
상기 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제 6 실시예에 따른 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 활성 영역, 10A, 10B: 활성 필라, 10T: 트렌치, 10CH: 수직 측면, 12A, 12B: 상면, 20: 매몰 비트 라인, CP_20: 코아/페리 비트 라인, 30CG: 콘택 게이트, 30WL: 워드 라인, 42: 제1 소스/드레인 영역, 44: 제2 소스/드레인 영역, 50: 베리드 콘택, 50P: 베리드 콘택 플러그, 100: 반도체 소자, 102: 기판, 104: 제1 트렌치, 106: 소자분리막, 106_1: 측벽 산화막, 106_2; 질화막 라이너, 106_3: 갭필 산화막, 108: 활성 영역, 108A, 108B: 활성 필라, 112: 패드 산화막 패턴, 114: 제1 마스크 패턴, 120: 제2 마스크 패턴, 124: 제2 트렌치, 126: 산화막, 128: 질화물 스페이서, 130: 제1 소스/드레인 영역, 132: 저농도 도판트, 134: 고농도 도판트, 140: 매몰 비트 라인, 142: 매립 절연막, 150: 제2 소스/드레인 영역, 152: 저농도 도판트, 154: 고농도 도판트, 156: 제3 마스크 패턴, 156A: 산화막 패턴, 156B: 하드마스크 패턴, 156H: 개구, 160: 콘택 게이트 리세스, 162: 절연막, 162G: 게이트 절연막, 164: 도전층, 164CG: 콘택 게이트, 164SW1: 제1 측면, 164SW2: 제2 측면, 164WL: 워드 라인, 166: 제4 마스크 패턴, 168: 절연 스페이서, 170; 평탄화된 절연막, 172: 제5 마스크 패턴, 172H: 개구, 174H: 베리드 콘택홀, 174: 콘택 플러그, 180: 커패시터 하부 전극,180H: 스토리지 노드홀.

Claims (26)

  1. 제1 방향의 장축 길이와 상기 제1 방향과 직교하는 제2 방향의 단축 길이를 가지도록 기판에 정의되고, 상기 기판의 상면측에서 상호 이격되어 있는 2 개의 활성 필라를 포함하는 활성 영역과,
    상기 기판의 상면보다 낮은 레벨에서 상기 2 개의 활성 필라 사이의 공간을 통해 상기 활성 영역을 가로지르면서 상기 제2 방향으로 연장되는 매몰 비트 라인과,
    상기 활성 영역에서 상기 매몰 비트 라인의 저면 주위에 형성된 제1 소스/드레인 영역과,
    상기 2 개의 활성 필라의 상면에 각각 형성되어 있는 제2 소스/드레인 영역과,
    상기 활성 필라에서 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역과의 사이에 수직 채널이 형성되는 채널면을 제공하는 수직 측면을 덮고 있는 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 활성 필라의 수직 측면에 대면하고 있는 콘택 게이트와,
    상기 콘택 게이트에 연결되고 상기 기판의 상면 위에 형성된 워드 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 2 개의 활성 필라 사이의 공간에서 상기 매몰 비트 라인을 덮고 있는 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 절연막은 상기 매몰 비트 라인의 상면을 덮는 매립 절연막과, 상기 활성 필라와 상기 매몰 비트 라인과의 사이에서 상기 매몰 비트 라인의 측벽을 덮는 절연 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 기판의 상면으로부터 상기 매몰 비트 라인의 상면까지의 제1 거리는 상기 기판의 상면으로부터 상기 콘택 게이트의 저면까지의 제2 거리보다 더 큰 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 활성 영역은 상기 기판 내에서 상기 활성 영역 주변에 형성된 소자분리막에 의해 정의되고,
    상기 2 개의 활성 필라 사이의 공간은 상기 활성 영역 및 상기 소자분리막에 걸쳐서 연장되어 있는 트렌치에 의해 제공되고,
    상기 매몰 비트 라인은 상기 활성 영역상의 트렌치 및 상기 소자분리막상의 트렌치에 걸쳐서 라인 형상으로 연장되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 매몰 비트 라인의 저면중 상기 활성 영역상에 위치되는 제1 저면과 상기 소자분리막상에 위치되는 제2 저면은 상기 기판의 상면으로부터의 거리가 동일한 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 매몰 비트 라인의 저면중 상기 활성 영역상에 위치되는 제1 저면과 상기 소자분리막상에 위치되는 제2 저면은 상기 기판의 상면으로부터의 거리가 서로 다른 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 기판의 상면으로부터 상기 제1 저면까지의 거리보다 상기 제2 저면까지의 거리가 더 큰 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 매몰 비트 라인의 상면중 상기 활성 영역상에 위치되는 제1 상면과 상기 소자분리막상에 위치되는 제2 상면은 각각 상기 기판의 상면으로부터의 거리가 동일한 것을 특징으로 하는 반도체 소자.
  10. 제5항에 있어서,
    상기 매몰 비트 라인은 상기 매몰 비트 라인의 상면을 포함하는 상측부와, 상기 매몰 비트 라인의 저면을 포함하는 하측부를 가지고,
    상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분에서는 상기 상측부의 폭보다 상기 하측부의 폭이 더 작은 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부의 폭은 상기 매몰 비트 라인중 상기 활성 영역 위에 위치되는 부분의 하측부의 폭보다 더 작은 것을 특징으로 하는 반도체 소자.
  12. 제5항에 있어서,
    상기 매몰 비트 라인은 상기 매몰 비트 라인의 상면을 포함하는 상측부와, 상기 매몰 비트 라인의 저면을 포함하는 하측부를 가지고,
    상기 매몰 비트 라인중 상기 활성 영역 위에 위치되는 부분의 하측부는 상기 활성 영역에 접해 있고,
    상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부는 절연막으로 둘러싸여 있는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부는 질화막으로 둘러싸여 있는 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서,
    상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분의 하측부에서, 상기 하측부의 저면은 산화막에 접해 있고, 상기 하측부의 측벽은 질화막으로 둘러싸여 있는 것을 특징으로 하는 반도체 소자.
  15. 제12항에 있어서,
    상기 매몰 비트 라인중 상기 활성 영역 위에 위치되는 부분에서의 하측부의 저면 곡률 반경은 상기 매몰 비트 라인중 상기 소자분리막 위에 위치되는 부분에서의 하측부의 저면 곡률 반경보다 더 큰 것을 특징으로 하는 반도체 소자.
  16. 제5항에 있어서,
    상기 콘택 게이트는 상기 매몰 비트 라인의 상면보다 높고 상기 기판의 상면보다 높지 않은 레벨에서 상기 소자분리막 위에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  17. 제1항에 있어서,
    상기 콘택 게이트는 상기 기판의 상면보다 낮은 제1 레벨로부터 상기 활성 필라의 상기 수직 측면을 따라 상기 기판의 상면까지 연장되어 있는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서,
    상기 워드 라인은 상기 콘택 게이트와 일체로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  19. 제1항에 있어서,
    상기 콘택 게이트는 상기 기판의 상면보다 낮은 제1 레벨로부터 상기 활성 필라의 상기 수직 측면을 따라 상기 기판의 상면보다 낮고 상기 제1 레벨보다 높은 제2 레벨까지 연장되어 있는 것을 특징으로 하는 반도체 소자.
  20. 제19항에 있어서,
    상기 워드 라인은 상기 콘택 게이트의 상면 위에서 상기 상면과 접촉하는 것을 특징으로 하는 반도체 소자.
  21. 제19항에 있어서,
    상기 콘택 게이트의 상면 위에서 상기 활성 필라의 수직 측면을 덮는 절연 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제21항에 있어서,
    상기 절연 스페이서는 상기 콘택 게이트의 상면 중앙부를 노출시키도록 상기 콘택 게이트의 상면의 에지 부분을 덮는 링 형상을 가지는 것을 특징으로 하는 반도체 소자.
  23. 제22항에 있어서,
    상기 워드 라인은 상기 절연 스페이서의 위에서 상기 콘택 게이트의 상면과 접해 있는 것을 특징으로 하는 반도체 소자.
  24. 제1항에 있어서,
    상기 활성 영역은 상기 매몰 비트 라인을 사이에 두고 양분되어 있는 제1 활성 필라 및 제2 활성 필라를 포함하고,
    상기 제1 활성 필라는 수직 채널이 형성되는 채널면을 제공하는 제1 수직 측면을 가지고, 상기 제2 활성 필라는 수직 채널이 형성되는 채널면을 제공하는 제2 수직 측면을 가지고,
    상기 제1 수직 측면 및 상기 제2 수직 측면은 서로 반대 방향을 향하고 있는 것을 특징으로 하는 반도체 소자.
  25. 제1항에 있어서,
    상기 활성 필라 위에 형성되어 있는 베리드 콘택 플러그와,
    상기 베리드 콘택 플러그 위에 형성되어 있는 커패시터 하부 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  26. 소자분리막에 의해 기판에 정의되고, 상기 기판의 상면측에서 상호 이격되어 있는 제1 활성 필라 및 제2 활성 필라를 포함하는 복수의 활성 영역과,
    상기 기판의 상면보다 낮은 레벨에서 상기 제1 활성 필라와 상기 제2 활성 필라와의 사이의 공간과 상기 소자분리막 위를 지나면서 상호 평행하게 연장되고, 상기 활성 영역에 접해 있는 제1 부분과 상기 소자분리막 위에서 절연막에 접해 있는 제2 부분을 각각 포함하는 복수의 매몰 비트 라인과,
    상기 복수의 활성 영역에서 상기 매몰 비트 라인의 주위에 각각 형성되어 있는 복수의 제1 소스/드레인 영역과,
    상기 제1 활성 필라 및 제2 활성 필라의 상면에 각각 형성되어 있는 복수의 제2 소스/드레인 영역과,
    상기 제1 활성 필라 및 제2 활성 필라에 각각 포함되어 있고 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역과의 사이에 수직 채널이 형성되는 채널면을 제공하는 복수의 수직 측면과,
    상기 복수의 수직 측면을 덮고 있는 복수의 게이트 절연막과,
    상기 제1 활성 필라의 수직 측면과 상기 제2 활성 필라의 수직 측면에 각각 대면하고 있는 복수의 콘택 게이트와,
    상기 복수의 콘택 게이트 중 일렬로 배치된 일련의 콘택 게이트에 각각 연결되어 있는 복수의 워드 라인을 포함하는 것을 특징으로 하는 반도체 소자.
KR1020100047646A 2010-05-20 2010-05-20 수직 채널 트랜지스터를 구비한 반도체 소자 KR101645257B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100047646A KR101645257B1 (ko) 2010-05-20 2010-05-20 수직 채널 트랜지스터를 구비한 반도체 소자
US12/904,344 US8362536B2 (en) 2010-05-20 2010-10-14 Semiconductor device having vertical channel transistor and methods of fabricating the same
US13/724,799 US8785998B2 (en) 2010-05-20 2012-12-21 Semiconductor device having vertical channel transistor and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100047646A KR101645257B1 (ko) 2010-05-20 2010-05-20 수직 채널 트랜지스터를 구비한 반도체 소자

Publications (2)

Publication Number Publication Date
KR20110128048A true KR20110128048A (ko) 2011-11-28
KR101645257B1 KR101645257B1 (ko) 2016-08-16

Family

ID=44971796

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100047646A KR101645257B1 (ko) 2010-05-20 2010-05-20 수직 채널 트랜지스터를 구비한 반도체 소자

Country Status (2)

Country Link
US (2) US8362536B2 (ko)
KR (1) KR101645257B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140118143A (ko) * 2013-03-28 2014-10-08 에스케이하이닉스 주식회사 반도체 장치, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20160019255A (ko) * 2014-08-11 2016-02-19 삼성전자주식회사 반도체 소자

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
KR101645257B1 (ko) * 2010-05-20 2016-08-16 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자
TWI415247B (zh) * 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
TWI462274B (zh) * 2011-12-08 2014-11-21 Inotera Memories Inc 記憶體陣列與其製作方法
KR20130094112A (ko) * 2012-02-15 2013-08-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130134813A (ko) * 2012-05-31 2013-12-10 에스케이하이닉스 주식회사 자기정렬된 게이트전극을 구비한 수직채널트랜지스터 및 그 제조 방법
US8637912B1 (en) * 2012-07-09 2014-01-28 SK Hynix Inc. Vertical gate device with reduced word line resistivity
US9029822B2 (en) * 2012-11-17 2015-05-12 Avalanche Technology, Inc. High density resistive memory having a vertical dual channel transistor
US9449978B2 (en) * 2014-01-06 2016-09-20 Micron Technology, Inc. Semiconductor devices including a recessed access device and methods of forming same
WO2015152904A1 (en) 2014-04-01 2015-10-08 Empire Technology Development Llc Vertical transistor with flashover protection
US9589962B2 (en) 2014-06-17 2017-03-07 Micron Technology, Inc. Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias
US9397094B2 (en) * 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate
US9406750B2 (en) 2014-11-19 2016-08-02 Empire Technology Development Llc Output capacitance reduction in power transistors
KR102265271B1 (ko) 2015-01-14 2021-06-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20160124579A (ko) * 2015-04-20 2016-10-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9773789B1 (en) 2016-09-08 2017-09-26 United Microelectronics Corp. Dynamic random access memory device
US9754943B1 (en) 2016-09-21 2017-09-05 United Microelectronics Corp. Dynamic random access memory device
CN108269806B (zh) 2016-12-30 2019-09-17 联华电子股份有限公司 制作半导体元件的方法
CN108735738B (zh) * 2017-04-14 2020-07-07 上海磁宇信息科技有限公司 一种特殊栅极的随机存储器架构
US10546811B2 (en) * 2017-05-10 2020-01-28 Micron Technology, Inc. Assemblies which include wordlines over gate electrodes
US10504961B2 (en) * 2018-03-16 2019-12-10 Micron Technology, Inc. Methods of forming integrated circuitry
CN110119636B (zh) * 2019-05-21 2020-12-08 浙江齐治科技股份有限公司 一种数字电路、数据存储方法及装置
US11018138B2 (en) * 2019-10-25 2021-05-25 Applied Materials, Inc. Methods for forming dynamic random-access devices by implanting a drain through a spacer opening at the bottom of angled structures
KR20210081735A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 메모리 소자 및 이의 제조 방법
KR20210098198A (ko) 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 메모리 장치
KR20220041414A (ko) * 2020-09-25 2022-04-01 삼성전자주식회사 반도체 장치
EP4287241A4 (en) 2022-04-18 2023-12-27 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF
CN116959984A (zh) * 2022-04-18 2023-10-27 长鑫存储技术有限公司 半导体结构及其制备方法
CN117355130A (zh) * 2022-06-21 2024-01-05 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
KR20070038233A (ko) * 2005-10-05 2007-04-10 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
JP2008177565A (ja) * 2007-01-18 2008-07-31 Samsung Electronics Co Ltd 垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法
US20090189217A1 (en) * 2004-11-08 2009-07-30 Jae-Man Yoon Semiconductor Memory Devices Including a Vertical Channel Transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6448601B1 (en) * 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
KR100673012B1 (ko) * 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
KR100771871B1 (ko) 2006-05-24 2007-11-01 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자
US7646041B2 (en) * 2006-12-04 2010-01-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
KR100985883B1 (ko) 2008-06-20 2010-10-08 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR101003495B1 (ko) 2008-06-23 2010-12-30 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR101567024B1 (ko) * 2009-05-15 2015-11-09 삼성전자주식회사 반도체 기억 소자
KR101645257B1 (ko) * 2010-05-20 2016-08-16 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
US20090189217A1 (en) * 2004-11-08 2009-07-30 Jae-Man Yoon Semiconductor Memory Devices Including a Vertical Channel Transistor
KR20070038233A (ko) * 2005-10-05 2007-04-10 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
JP2008177565A (ja) * 2007-01-18 2008-07-31 Samsung Electronics Co Ltd 垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140118143A (ko) * 2013-03-28 2014-10-08 에스케이하이닉스 주식회사 반도체 장치, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20160019255A (ko) * 2014-08-11 2016-02-19 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US8362536B2 (en) 2013-01-29
KR101645257B1 (ko) 2016-08-16
US20130113029A1 (en) 2013-05-09
US8785998B2 (en) 2014-07-22
US20110284939A1 (en) 2011-11-24

Similar Documents

Publication Publication Date Title
KR101645257B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자
CN112151546B (zh) 半导体存储器件
US8716774B2 (en) Semiconductor device having a buried gate type MOS transistor and method of manufacturing same
JP5520185B2 (ja) 半導体装置及びその製作方法
US9972627B2 (en) Semiconductor device having passing gate and method for fabricating the same
US8558306B2 (en) Semiconductor device and method of manufacturing the same
KR101699442B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR101699443B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US20080102578A1 (en) Manufacturing method for an integrated semiconductor structure
US9048293B2 (en) Semiconductor device and method for manufacturing the same
JP2013058676A (ja) 半導体装置及びその製造方法、並びにデータ処理システム
CN109390285B (zh) 接触结构及其制作方法
KR20140131776A (ko) 랜딩 패드를 구비하는 반도체 소자
US20120264298A1 (en) Method for manufacturing semiconductor device
US9178051B2 (en) Semiconductor device
JP5430981B2 (ja) 半導体記憶装置及びその製造方法
US20110263089A1 (en) Method for fabricating semiconductor device
US11910595B2 (en) Semiconductor memory device
CN115295496A (zh) 半导体器件及其制备方法、存储器以及存储系统
CN212570997U (zh) 半导体存储器件
KR20150022518A (ko) 수직채널트랜지스터를 포함하는 반도체장치 및 그 제조 방법
KR20120102449A (ko) 반도체 메모리 소자 제조방법
KR102657082B1 (ko) 반도체 메모리 소자
JP2023079188A (ja) 半導体装置及びその製造方法
KR20210018578A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant