TWI462274B - 記憶體陣列與其製作方法 - Google Patents

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Chung Lin Huang
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    • H10B12/482—Bit lines

Description

記憶體陣列與其製作方法
本發明係關於一記憶體陣列，特別是一種具有埋入式位元線以及特殊主動區排列的記憶體陣列。
為了提高積體電路的操作速度，以及符合消費者對於小型化電子裝置的需求，半導體裝置中的電晶體尺寸有持續縮小的趨勢。然而，隨著電晶體尺寸的縮小，電晶體的通道區長度亦隨之縮短，如此造成電晶體遭受嚴重的短通道效應(short channel effect)以及導通電流(on current)下降等問題。針對此問題，習知的一種解決方法是提高通道區中的摻質濃度，但是此種作法反而會造成漏電流(leakage current)的增加，而影響元件的可靠度。
因此，為了克服上述問題，近年來業界提出將水平方向的電晶體結構改為垂直方向的電晶體結構，舉例來說，將垂直式電晶體結構形成於基底的深溝渠中。如此一來，可以提升積體電路的操作速度與積集度，且能避免短通道效應等問題。然而，目前一般的垂直式電晶體在結構設計與通道控制上仍有很大的改良空間，為此領域所積極研究的目標。
本發明於是提供了一種記憶體陣列與其形成方法，其具有垂直電晶體以及埋入式位元線，能有效增加記憶體陣列的排列密度，以提升裝置的效能。
根據本發明之一實施例，本發明係提供了一種記憶體陣列。記憶體陣列結構包含一基底、一隔離區、複數個主動區、複數條埋入式位元線、複數條字元線，複數個汲極區以及複數個電容結構。其中，隔離區以及主動區設置於基底中，且主動區被隔離區包圍且彼此隔離。埋入式位元線設置於基底中，並延伸於第二方向。字元線設置於基底中，並延伸於第一方向。汲極區設置於未被字元線覆蓋的主動區中。電容結構設置於基底上並與摻雜區電性接觸。
根據本發明之另一實施例，本發明係提供了一種形成記憶體陣列的方法。首先提供一基底，並定義有一第一方向以及一第二方向，兩者大體上垂直。接著於基底中形成一隔離區，以定義出複數個被隔離區包圍的主動區。然後於基底中複數條沿著第二方向延伸之埋入式位元線。接著於基底中形成複數條沿著第一方向延伸之字元線以及一閘極介電層，其中閘極介電層設置於基底以及字元線之間。之後於未被層覆蓋之該主動區中形成一汲極區。最後於基底上形成一電容結構，以電性連接汲極區。
本發明提供了一種記憶體陣列與其製作方法，其特徵在於主動區以及隔離區兩者的特殊排列，可形成具有垂直電晶體以及埋入式位元線的記憶體陣列，大幅增加記憶體陣列的排列密度。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖、第1A圖、第1B圖、第2圖至第6圖、以及第7圖、第7A圖、第7B圖、第8圖、第8A圖、第8B圖、第9圖、第9A圖、第9B圖以及第10圖、第10A圖、第10B圖，所繪示為本發明一種製作記憶體陣列的方法示意圖。其中，第1A圖、第2圖至第6圖、第7A圖、第8A圖、第9A圖以及第10A圖是分別沿著第1圖、第6圖、第7圖、第8圖、第9圖以及第10圖的AA’切線所繪製的剖面圖，而第1B圖、第7B圖、第8B圖、第9B圖以及第10B圖是分別沿著第1圖、第6圖、第7圖、第8圖、第9圖以及第10圖中的BB’切線所繪製的剖面圖。
如第1圖、第1A圖以及第1B圖所示，首先提供一基底300。基底300例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底等，但並不以此為限。接著在基底300中形成一隔離區304，以在基底300定義出複數個被隔離區304包圍之主動區302。於本發明之一實施例中，絕緣區304例如是淺溝渠隔離(shallow trench isolation,STI)，其材質例如是二氧化矽(SiO2 )或其他適合的絕緣材質，且其具有一深度D2大體上為500微米(micro meter)至1000微米。
於本發明之一實施例中，主動區302為一矩形，且具有特殊的陣列(array)排列方式。以第1圖為示例，在一第一方向400上，主動區302以及絕緣區304係交替排列(arranged alternatively)，且主動區302的一寬度W1大體上等於絕緣區304的一寬度W2；而在一第二方向402上，主動區302以及絕緣區304交替排列，且主動區302的一長度L1大體上為2倍的絕緣區304之一長度L2。於本發明較佳實施例中，W1、W2以及L2約略等於曝光機台可在半導體基底300上所形成的臨界尺寸(critical dimension,CD)，而L1則是兩倍於此臨界尺寸，意即，W1:W2:L1:L2=1:1:2:1。此外，每一延伸於第二方向402(即每一列(row))的主動區302會和相鄰列的主動區302具有一1/2 L1的偏移(shift)值，也就是說，每一列的主動區302在第二方向402上的投影，會部份重疊於其相鄰列的主動區302的投影，且重疊部份的長度值大體上為1/2的L1。
接著請參考第2圖至第6圖，並一併參考第1圖，第2圖至第6圖所繪示為本發明形成埋入式位元線(buried bit line)的步驟示意圖，其中第2圖至第6圖係根據第1圖中的AA’切線所繪製。如第2圖所示，首先在基底300上形成複數條沿著第二方向402延伸之第一溝渠306，其中第一溝渠306會形成在隔離區304中而並不會形成在主動區302中。於本發明之一實施例中，第一溝渠306具有一寬度W3，且寬度W3大體上小於等於寬度W2，較佳者，寬度W3會等於寬度W2，使得後續形成埋入式位元線時，埋入式位元線可以大部分地位於主動區302下方。此外，第一溝渠306具有一深度D3，且深度D3大體上大於等於深度D2，較佳者深度D3等於深度D2。形成第一溝渠306的方式例如先在基底300上形成一圖案化遮罩層308，然後再以此圖案化遮罩層308為遮罩進行一蝕刻製程，以形成複數個第一溝渠306。圖案化遮罩層308的材質例如是氮化矽(silicon nitride,SiN)、氮氧化矽(silicon oxynitride,SiON)、碳化矽(silicon carbide,SiC)或上述的任意組合。接著，在基底300以及第一溝渠306的側壁上形成一襯墊層310。較佳者，襯墊層310完全不會形成在第一溝渠306的底部，或者部份形成在第一溝渠306的底部，使得部份的第一溝渠306可以被暴露出來。襯墊層310例如是氧化物，較佳是金屬氧化物例如氧化鋁(Al2 O3 )，其形成方法例如是原子層沉積法(atomic layer deposition,ALD)。
如第3圖所示，對第一溝渠306進行一等向性(isotropic)蝕刻，以等向性地擴大第一溝渠306的底部，使得第一溝渠306的底部形成一具有弧度的底面，較佳者，會形成具有圓形剖面的底面。等向性蝕刻例如是溼蝕刻(wet etching)，並採用例如氫氟酸(HF)等的蝕刻液體。在本實施例中，由於第一溝渠306的側壁被襯墊層310所覆蓋，所以並不會被蝕刻。
如第4圖所示，在基底300上全面沉積一物質層312。物質層312會沿著第一溝渠306的表面形成，並至少覆蓋在第一溝渠306弧度的底面。於本發明之一實施例中，物質層312不會完全填滿第一溝渠306，而於本發明另一實施例中，物質層312可以完全填滿第一溝渠306。物質層312例如是多晶矽(poly-silicon)，但並不以此為限。
如第5圖所示，進行一退火步驟(annealing process)使得物質層312內的多晶矽材質擴散至基底300中，而在第一溝渠306具有弧度的底面外圍形成了摻雜區(dopant area)314，以作為後續存取電晶體的源極區。值得注意的是，這些摻雜區314會向內擴散於主動區302的區域內，而形成例如是半圓形(semi-circle)或是弓形(segment of circle)的剖面，但並不以此為限，本領域具有通常知識者亦可了解，藉由調整退火或沉積的參數，摻雜區314亦可能具有其他形狀之剖面。
如第6圖所示，以圖案化遮罩層308為遮罩進行一乾蝕刻步驟，以至少移除第一溝渠306中的襯墊層310、物質層312。於本發明之一實施例中，此蝕刻步驟會加深第一溝渠306的深度，使第一溝渠306向基底300下方延伸，進一步超過摻雜區314的深度。
最後，如第7圖、第7A圖以及第7B圖所示，將第一溝渠306填入一絕緣層316，例如二氧化矽層，並移除圖案化遮罩層306，使得主動區302與絕緣層316齊高。值得注意的是，此時物質層312以及摻雜區314會位於絕緣層316的兩側，且位於主動區302的下方，兩者共同形成了一埋入式的位元線318。並且，於一實施例中，由於絕緣層316和隔離區304都採用例如二氧化矽的材料，因此絕緣層316在此也可視為隔離區304之一部份，而具有電性隔離的效果。
如第8圖、第8A圖以及第8B圖所示，於基底300上形成複數條延伸於第一方向400之第二溝渠320，其中第二溝渠320至少通過每一列的主動區302於第二方向402的重疊處。於本發明之一實施例中，第二溝渠320的長度L4大體上為1/2的L1，而深度D4大體上等於D2以及D3。而於本發明另一實施例中，L4也可能大於1/2的L1，而D4也可能小於D3。接著，在第二溝渠320的底面以及側壁上形成一閘極介電層322。閘極介電層322可以包含如二氧化矽的材質，也可以包含高介電常數材質。高介電常數介電層例如可選自氧化鉿(hafnium oxide，HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2 O3 )、氧化鑭(lanthanum oxide，La2 O3 )、氧化鉭(tantalum oxide，Ta2 O5 )、氧化釔(yttrium oxide，Y2 O3 )、氧化鋯(zirconium oxide，ZrO2 )、鈦酸鍶(strontium titanate oxide，SrTiO3 )、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4 )、鋯酸鉿(hafnium zirconium oxide，HfZrO4 )、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2 Ta2 O9 ,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrx Ti1-x O3 ,PZT)與鈦酸鋇鍶(barium strontium titanate,Bax Sr1-x TiO3 ,BST)所組成之群組。之後，在閘極介電層322上形成一閘極層，以填滿第二溝渠320，而形成了複數條的字元線(word line)324。閘極層的材料較佳是低電阻材質，例如是多晶矽或金屬，金屬例如是金(Au)、銀(Ag)、銅(Cu)、鋁(Al)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鎘(Cd)等，但不以上述為限。
如第9圖、第9A圖以及第9B圖所示，對主動區302中未被字元線324覆蓋的區域進行一離子佈植製程，以在該區域中形成一汲極區326。如此一來，即形成了本發明記憶體陣列中的存取電晶體328，且此存取電晶體328具有垂直通道C。接著，如第10圖所示，在基底300上形成複數個電容結構332，以電性接觸每個汲極區326。舉例來說，可先在基底300上全面形成一絕緣層334，並於絕緣層334中形成複數個電連接於存取電晶體328之汲極區326的儲存點接觸(Storage Node Contact)330，或稱接合點(landing pad)。最後，形成電容結構332電性連接於儲存點接觸330。電容結構332可以是各種形態的電容，例如具有冠狀電極(crown electrode)的電容結構。
如第10圖、第10A圖以及第10B圖所示，本發明另外提供了一種記憶體陣列336，此記憶體陣列336上定義有一第一方向400以及一第二方向402，兩者大體上垂直。此記憶體陣列結構336包含一基底300、一隔離區304、複數個主動區306、複數條埋入式位元線318、複數條字元線324，複數個汲極區326以及複數個電容結構332。其中，隔離區304以及主動區302設置於基底300中，且主動區302被隔離區304包圍且彼此隔離。於本發明之一實施例中，主動區302於第一方向400上與隔離區304交替排列，且主動區302於第一方向400上具有一寬度W1，隔離區304於第一方向400上具有一寬度W2，其中寬度W1大體上等於寬度W2，較佳者，寬度W1以及寬度W2大體上等於曝光機台可在基底300上所形成的臨界尺寸。而於本發明另一實施例中，主動區302於第二方向402上與隔離區304交替排列，且主動區302於第二方向402上具有一長度L1，隔離區304於第二方向402上具有一長度L2，其中長度L1大體上為2倍的長度L2，較佳者，長度L2大體上等於曝光機台可在該基底上所形成的臨界尺寸。此外，位於同一列的主動區302與相鄰列的主動區302於第二方向402上具有一偏移，於本發明較佳實施例中，偏移的值大體上等於臨界尺寸。
埋入式位元線318係設置於基底300中，且彼此延伸於第二方向402。於本發明較佳實施例中，埋入式位元線402包含一具有摻質的源極區314以及一多晶矽層312。而於另一實施例中，埋入式位元線402至少有一部份設置在主動區302中，且朝向主動區302之一側具有弧度，並具有例如是半圓形或是弓形的剖面。字元線324設置於基底300中，並延伸於第一方向400。字元線324與基底300之間會具有一閘極介電層322。汲極區326則設置於未被位元線324覆蓋的主動區302中。電容結構332設置於基底300上並與汲極區326電性連接。此外，由於本發明形成特殊的埋入式位元線318的方法(請參考第2圖至第6圖)，因此位於兩個埋入式位元線318之間的隔離區(即絕緣層316)的深度，大於其他地區之隔離區304的深度，也就是大於第二方向402上汲極區326與最近之字元線324之間的隔離區304的深度(請參考第10A圖右側)。
綜上所述，本發明提供了一種記憶體陣列與其製作方法，其特徵在於主動區以及隔離區兩者的特殊排列，可形成具有垂直電晶體以及埋入式位元線的記憶體陣列，可大幅增加記憶體陣列的排列密度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300．．．基底
318．．．埋入式位元線
302‧‧‧主動區
304‧‧‧隔離區
306‧‧‧第一溝渠
308‧‧‧圖案化遮罩層
310‧‧‧襯墊層
312‧‧‧物質層
314‧‧‧摻雜區
316‧‧‧絕緣層
320‧‧‧第二溝渠
322‧‧‧閘極介電層
324‧‧‧字元線
326‧‧‧汲極區
328‧‧‧存取電晶體
330‧‧‧儲存點接觸
332‧‧‧電容結構
334‧‧‧絕緣層
400‧‧‧第一方向
402‧‧‧第二方向
第1圖、第1A圖、第1B圖、第2圖至第6圖、第7圖、第7A圖、第7B圖、第8圖、第8A圖、第8B圖、第9圖、第9A圖、第9B圖以及第10圖、第10A圖、第10B圖，繪示了本發明一種製作記憶體陣列的方法示意圖。
300．．．基底
304．．．隔離區
314．．．摻雜區
318．．．埋入式位元線
322．．．閘極介電層
324．．．字元線
326．．．汲極區
328．．．存取電晶體
330．．．儲存點接觸
332．．．電容結構
334．．．絕緣層

Claims (20)

  1. 一種形成記憶體陣列的方法，包含：提供一基底，該基底上定義有一第一方向以及一第二方向，兩者垂直；於該基底中形成一隔離區，以定義出複數個被該隔離區包圍的主動區，該主動區之一長軸與該第二方向平行；於形成該隔離區後，於該基底中形成複數條沿著該第二方向延伸之埋入式位元線(buried bit line)；於該基底中形成複數條沿著該第一方向延伸之字元線以及一閘極介電層，其中該閘極介電層設置於該基底以及該字元線之間；於未被該字元線覆蓋之各該主動區中形成一汲極區；以及於該基底上形成複數個電容結構，以電性連接各該汲極區。
  2. 如申請專利範圍第1項所述之形成記憶體陣列的方法，其中該主動區於該第一方向上與該隔離區交替排列，且該主動區於該第一方向上具有一寬度W1，該隔離區於該第一方向上具有一寬度W2。
  3. 如申請專利範圍第2項所述之形成記憶體陣列的方法，其中該寬度W1等於該寬度W2。
  4. 如申請專利範圍第2項所述之形成記憶體陣列的方法，其中該寬度W1以及該寬度W2等於曝光機台可在該基底上所形成的臨界尺 寸(critical dimension,CD)。
  5. 如申請專利範圍第1項所述之形成記憶體陣列的方法，其中該主動區於該第二方向上與該隔離區交替排列，且該主動區於該第二方向上具有一長度L1，該隔離區於該第二方向上具有一長度L2。
  6. 如申請專利範圍第5項所述之形成記憶體陣列的方法，其中該長度L1為2倍的該長度L2。
  7. 如申請專利範圍第5項所述之形成記憶體陣列的方法，其中該長度L2等於曝光機台可在該基底上所形成的臨界尺寸，且該長度L1為2倍的曝光機台可在該基底上所形成的臨界尺寸。
  8. 如申請專利範圍第1項所述之形成記憶體陣列的方法，其中位於同一列的該主動區與相鄰列的該主動區於該第二方向上具有一偏移(shift)。
  9. 如申請專利範圍第8項所述之形成記憶體陣列的方法，其中該偏移值等於曝光機台可在該基底上所形成的臨界尺寸。
  10. 如申請專利範圍第1項所述之形成記憶體陣列的方法，其中形成該埋入式位元線的步驟包含：於該基底中形成複數個第一溝渠，其具有一側壁以及一底面； 於該第一溝渠的該側壁形成一襯墊層；加大該第一溝渠的該底面的面積，使得該底面具有弧度；在具有弧度的該底面的該基底中形成一摻雜區；加深該第一溝渠的深度；以及以一絕緣層填滿該第一溝渠。
  11. 一種記憶體陣列，包含：一基底，該基底上定義有一第一方向以及一第二方向，兩者垂直；一隔離區以及複數個主動區，設置於該基底中，其中該等主動區被該隔離區包圍且彼此隔離，且同一列的該主動區與相鄰列的該主動區於該第二方向上具有一偏移，該主動區之一長軸與該第二方向平行；複數條埋入式位元線，設置於該基底中，其中該等埋入式位元線延伸於該第二方向；複數條字元線，設置於該基底中，其中該等字元線延伸於該第一方向；複數個汲極區，設置於未被該字元線覆蓋的該等主動區中；以及複數個電容結構，設置於該基底上並與該汲極區電性接觸。
  12. 如申請專利範圍第11項所述之記憶體陣列，其中該主動區於該第一方向上與該隔離區交替排列，且該主動區於該第一方向上具有一寬度W1，該隔離區於該第一方向上具有一寬度W2。
  13. 如申請專利範圍第12項所述之記憶體陣列，其中該寬度W1等於該寬度W2。
  14. 如申請專利範圍第12項所述之記憶體陣列，其中該寬度W1以及該寬度W2等於曝光機台可在該基底上所形成的臨界尺寸。
  15. 如申請專利範圍第11項所述之記憶體陣列，其中該主動區於該第二方向上與該隔離區交替排列，且該主動區於該第二方向上具有一長度L1，該隔離區於該第二方向上具有一長度L2。
  16. 如申請專利範圍第15項所述之記憶體陣列，其中該長度L1為2倍的該長度L2。
  17. 如申請專利範圍第15項所述之記憶體陣列，其中該長度L2等於曝光機台可在該基底上所形成的臨界尺寸，且該長度L1為2倍的曝光機台可在該基底上所形成的臨界尺寸。
  18. 如申請專利範圍第11項所述之記憶體陣列，其中該偏移值等於曝光機台可在該基底上所形成的臨界尺寸。
  19. 如申請專利範圍第11項所述之記憶體陣列，其中該埋入式位元線包含一多晶矽層以及一源極區。
  20. 如申請專利範圍第11項所述之記憶體陣列，其中位於兩個埋入式位元線之間該隔離區的深度，大於該第二方向上該汲極區與最近的該字元線之間的該隔離區的深度。
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