CN114597175A - 半导体存储装置及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 239000010410 layer Substances 0.000 claims description 188
- 238000000034 method Methods 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 27
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 8
- 239000002131 composite material Substances 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000005137 deposition process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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Abstract
本发明公开了半导体存储装置及其制作方法，制作方法包括以下步骤。首先，提供衬底，衬底上形成多个有源区，并于衬底内形成浅沟槽隔离，围绕所有的有源区。接着，于衬底内形成多条栅极沟槽，穿过浅沟槽隔离以及有源区。然后，于衬底上形成半导体层，覆盖各栅极沟槽的表面，以及，将半导体层氧化为氧化层。而后，于衬底内形成多个栅极结构，各栅极结构分别填满各栅极沟槽，并与浅沟槽隔离以及有源区交错。由此，可改善有源区之间空隙较大而衍生的接缝问题，提升所制作的半导体存储装置的可靠性。
Description
技术领域
本发明系关于一种半导体装置及其制作方法，特别是一种半导体存储装置及其制作方法。
背景技术
随着半导体装置微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区域作为基础，再于所述有源区域上形成所需组件。一般来说，在具有埋藏式栅极的半导体存储装置中，受惠于埋藏式栅极下方的沟道具有相对较长的长度，由电容器引起的电流泄漏得以被减少或避免。具有埋藏式栅极的半导体存储装置包括晶体管器件和电荷存储器件，其串联组成存储单元能够在操作期间接收来自位线和字线的信号。然而，由于制造技术的限制，许多缺陷形成在具有埋藏式栅极的存储单元中。因此，现有技术还待进一步改良以有效提升相关半导体存储装置的效能及可靠度。
发明内容
本发明之一目的在于提供一种半导体存储装置及其制作方法，系于形成字线时通过额外的沉积制作工艺以及氧化制作工艺于栅极沟槽内形成氧化层，以改善有源区之间空隙较大而衍生的接缝问题，进而有效地提升所制作的半导体存储装置的可靠性。
为达上述目的，本发明之一实施例提供一种半导体存储装置的制作方法，包括以下步骤。首先，提供衬底，所述衬底上形成多个有源区，所述有源区彼此平行且交替地沿着第一方向延伸。于所述衬底内形成浅沟槽隔离，围绕所有的所述有源区。于所述衬底内形成多条栅极沟槽，各所述栅极沟槽彼此平行地沿着第二方向延伸并穿过所述浅沟槽隔离以及所述有源区。于所述衬底上形成半导体层，所述半导体层覆盖各所述栅极沟槽以及所述衬底的表面。然后，将所述半导体层氧化为氧化层，所述氧化层覆盖各所述栅极沟槽的表面。最后，于所述衬底内形成多个栅极结构，各所述栅极结构分别填满各所述栅极沟槽，并与所述浅沟槽隔离以及所述有源区交错。
为达上述目的，本发明之一实施例提供一种半导体存储装置，包括衬底、浅沟槽隔离、多个栅极结构以及氧化层。所述衬底包括多个有源区彼此平行且交替地沿着第一方向延伸。所述浅沟槽隔离设置于所述衬底内并围绕所有的所述有源区。所述栅极结构设置于所述衬底内，各所述栅极结构彼此平行地沿着第二方向延伸并与所述浅沟槽隔离以及所述有源区交错。其中，各所述栅极结构包括依序堆迭的栅极介电层、栅极电极层以及盖层，所述栅极介电层接触所述有源区的部分的厚度大于所述栅极介电层接触所述浅沟槽隔离的部分的厚度。所述氧化层设置于各所述栅极结构与各所述有源区之间、各所述栅极结构与所述浅沟槽隔离之间。
附图说明
所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图6所绘示为根据本发明一实施例之半导体存储装置的制作方法的示意图，其中：
图1为半导体存储装置于形成栅极沟槽后的俯视示意图；
图2为图1沿着切线A-A’的剖面示意图；以及
图3为半导体存储装置于形成半导体层后的剖面示意图；
图4为半导体存储装置于形成氧化材料层后的剖面示意图；
图5为半导体存储装置于形成氧化层后的剖面示意图；以及
图6为半导体存储装置于形成栅极结构后的剖面示意图。
图7至图8所绘示为根据本发明另一实施例之半导体存储装置的制作方法的示意图，其中：
图7为半导体存储装置于形成氧化层后的剖面示意图；以及
图8为半导体存储装置于形成栅极结构后的剖面示意图。
图9所绘示为根据本发明另一实施例之半导体存储装置的制作方法的示意图。
其中，附图标记说明如下：
100 衬底
101 有源区
110 浅沟槽隔离
120 栅极沟槽
130 介电层
131 氧化硅层
133 氮化硅层
135 氧化硅层
140 半导体层
150 氧化材料层
155、355 氧化层
160、360 栅极结构
161、361、461 介电层
163、363 栅极绝缘层
165、365 栅极电极层
167、367 盖层
200、400、500 半导体存储装置
461a 底部
d1、d2 深度
D1、D2 方向
g1、g2 间隔
T1、T2、T3 厚度
T4、T5 厚度
P1 氧化制作工艺
P2 回蚀刻制作工艺
w1、w2 宽度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。熟习本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参照图1至图6，所绘示者为本发明一实施例之半导体存储装置200的制作方法的步骤示意图，其中图1为半导体存储装置200于制作阶段中的俯视示意图，图2至图6则为半导体存储装置200于制作阶段中半导体存储装置100的剖面示意图。首先，如图1及图2所示，提供衬底100，例如是一硅衬底、含硅衬底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底100内还形成有至少一绝缘区，例如是浅沟槽隔离(shallowtrench isolation,STI)110，而在衬底100上定义出多个有源区(active area,AA)101，浅沟槽隔离110围绕所有的有源区101。浅沟槽隔离110的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。在本实施例中，有源区101例如是相互平行地沿着同一方向D1延伸，并在方向D2(x方向)上依序交替地排列，其中，方向D1例如是相交且不垂直于y方向或x方向(方向D2)，优选地系与方向D2(x方向)具有夹角θ，约为30度至80度，如图1所示，但不以此为限。此外，有源区101之间优选地具有相同的间隔(gap)，其中，各有源区101侧身相邻的部分(body-to-body)在方向D2例如具有相对较小的间隔g1，而各有源区101两端相邻的部分(tip-to-tip)在方向D1则例如具有相对较大的间隔g2，如图1所示。
衬底100上还覆盖介电层130，其例如包括一复合层结构，如氧化硅层131-氮化硅层133-氧化硅层135(oxide-nitride-oxide,ONO)结构，但不以此为限。接着，进行一蚀刻制作工艺，于衬底100内形成多个栅极沟槽120，各栅极沟槽120相互平行地沿着方向D2方向延伸并同时横跨多个主动区101以及浅沟槽隔离110，如图1所示。需注意的是，由于衬底100与浅沟槽隔离110的材质差异，所述蚀刻制作工艺在蚀刻衬底100与浅沟槽隔离110时可具有不同的蚀刻速率，如此，各栅极沟槽120落在衬底100(即主动区101)上的部分可具有相对较小的深度d1及/或宽度w1，而各栅极沟槽120落在浅沟槽隔离110的部分则具有相对较大的深度d2及/或宽度w2，如图2所示，但不以此为限。
如图3所示，进行一沉积制作工艺，于衬底100上形成半导体层140，共型地覆盖在衬底100以及各栅极沟槽120的表面上，并具有均匀的厚度T1。在一实施例中，半导体层140例如包括硅、多晶硅、掺杂硅、硅锗或碳化硅等材质，优选地包括相同于衬底100的材质。举例来说，当衬底100包括硅衬底时，半导体层140亦可包括硅，但不以此为限。
如图4所示，进行另一沉积制作工艺，于衬底100上形成氧化材料层150，同样系共型地形成在衬底100以及各栅极沟槽120的表面上，并覆盖于半导体层140上。在一实施例中，氧化材料层150例如包括一绝缘材质，优选地包括相同于浅沟槽隔离110的材质，如氧化硅，并具有均匀的厚度T2，但不以此为限。
然后，如图5所示，进行一氧化制作工艺P1，例如是热氧化制作工艺(thermaloxidation process)，氧化半导体层140，使其与上方的氧化材料层150一并形成氧化层155。在一实施例中，氧化层155例如包括相同于浅沟槽隔离110及氧化材料层150的材质，如氧化硅，但不以此为限。并且，由于氧化层155系由半导体层140以及氧化材料层150共同经氧化制作工艺P1反应而来，氧化层155可具有整体均匀且相对较大的厚度T3，系明显大于半导体层140的厚度T1或氧化材料层150的厚度T2。
后续，如图6所示，在氧化层155形成后，于衬底110内形成多个栅极结构160，分别填满各栅极沟槽120的剩余空间。细部来说，栅极结构160的制作方法包括但不限定为以下步骤，首先，在各栅极沟槽120内依序形成至少覆盖栅极沟槽120整体表面的介电材料层(未绘示)以及栅极绝缘材料层(未绘示)，并形成至少填满栅极沟槽120剩余空间的栅极材料层(未绘示)，接着，进行一回蚀刻制作工艺，移除位在栅极沟槽120上半部的所述栅极材料层以及所述栅极绝缘材料层，然后再形成至少填满栅极沟槽120的所述上半部的覆盖材料层(未绘示)。之后，进行一平坦化制作工艺，例如是化学机械研磨(chemical mechanicalpolishing,CMP)制作工艺，移除位在各栅极沟槽120外的所述覆盖材料层、所述介电材料层以及氧化层155，如此，即可形成覆盖栅极沟槽120整体表面的介电层161、覆盖栅极沟槽120下半部表面的栅极绝缘层163、填满栅极沟槽120下半部的栅极电极层165、以及填满栅极沟槽120上半部的盖层167，形成栅极结构160。在一实施例中，介电层161例如包括氧化硅或氮氧化硅等电介质材质；栅极绝缘层163例如包括不同于氧化层155、介电层161及浅沟槽隔离110的一高介电常数电介质材质，其系选自由氧化铪(HfO2)、氧化铪硅(HfSiO4)、铪氧氮化硅(HfSiON)、氧化锌(ZrO2)、氧化钛(TiO2)以及氧化锆-氧化铝-氧化锆(ZAZ)组成的群组，但不以此为限。在本实施例中，介电层161以及栅极绝缘层163可共同构成各栅极结构160的栅极介电层，如此，所述栅极介电层的下半部(包括介电层161以及栅极绝缘层163)为复合层结构而具有相对较大的厚度，而所述栅极介电层的上半部(仅包括介电层161)则为单层结构而具有相对较小的厚度，为此，所述栅极介电层可有效地避免电流自栅极结构160的底部漏电。然而，在另一实施例中，亦可选择省略介电层161的设置，使得各所述栅极结构仅包括覆盖栅极沟槽120下半部表面的栅极介电层163、填满栅极沟槽120下半部的栅极电极层165、以及填满栅极沟槽120上半部的盖层167。如此，所述另一实施例中的栅极介电层则仅包括单层结构(栅极绝缘层163)而整体具有相对较小的厚度，其中，所述栅极介电层例如包括氧化硅或氮氧化硅等电介质材质，或是包括氧化铪、氧化铪硅等高介电常数电介质材质，但不以此为限。
需注意的是，在本实施例中，氧化层155可整体性地覆盖各栅极沟槽120的表面(包括两相对侧壁以及底面)，而在图6所示的剖面图中呈现U型结构，使得各栅极结构160可直接接触下方的氧化层155。如此，氧化层155可设置于各栅极结构160与有源区101之间，或者是设置于各栅极结构160与浅沟槽隔离110之间，进而可填补当各栅极沟槽120落在浅沟槽隔离110上而具有相对较大的深度d2及/或宽度w2时，各栅极结构160与浅沟槽隔离110之间可能产生的接缝(STI seam)问题，但不以此为限。
而后，可继续于衬底100上方形成位线(bit line,BL)、存储节点插塞(storagenode contact,SNc)、以及存储节点(storage node,SN)等，以完成半导体存储装置200的制作。需特别说明的是，在本实施例中，盖层167的表面可切齐衬底100的顶表面，而使位在衬底100内的各栅极结构160系为埋藏式栅极，并可作为半导体存储装置200的字线(wordline,WL)。如此，各所述字线(即各栅极结构160)系相互平行地沿着方向D2延伸，以同时与多个有源区101以及浅沟槽隔离110交错。本实施例的半导体存储装置200例如是一动态随机存取存储器(dynamic random access memory,DRAM)装置，其包含有至少一晶体管组件(未绘示)以及至少一电容器组件(未绘示)，以作为动态随机存取存储器阵列中的最小组成单元(memory cell)并接收来自于所述位线及所述字线的电压信息。
此外，另需特别说明的是，在本实施例的半导体存储装置200的制作中，系通过额外的沉积制作工艺以及氧化制作工艺于栅极沟槽120内形成氧化层155，覆盖各栅极沟槽120的两相对侧壁以及底面，如此，后续形成的各栅极结构160则会形成在氧化层155上并与之直接接触。在此操作下，即使各栅极沟槽120落在浅沟槽隔离110的部分则具有相对较大的深度d2及/或宽度w2，皆可透过额外形成的氧化层155进行填补，避免于各栅极结构160以及浅沟槽隔离110产生前述接缝问题，特别系当各栅极结构160穿过有源区101之间间隙g2较大的位置时。如此，本实施例的制作方法可有效地提升所制作的半导体存储装置200的元件可靠性与其操作效能。
此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明半导体存储装置制作方法亦可能有其它态样，而不限于前述。下文将进一步针对本发明中半导体存储装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图7至图8所示，其绘示本发明另一实施例中半导体存储装置400的制作方法的步骤示意图。本实施例中半导体存储装置400于前端的制作方法大体上与前述实施例中的半导体存储装置200的制作方法相同，如图1至图5所示，相同之处于此不再赘述。本实施例与前述实施例的主要差异在于本实施例的制作方法系在氧化制作工艺P1后额外进行一回蚀刻制作工艺P2。
细部来说，如图7所示，额外透过回蚀刻制作工艺P2移除覆盖在衬底100表面、以及覆盖在各栅极沟槽120的底面的氧化物层155，形成仅覆盖在各栅极沟槽120的两相对侧壁上的氧化物层355。后续，如图8所示，在氧化层355形成后，于衬底110内形成多个栅极结构360，分别填满各栅极沟槽120的剩余空间。各栅极结构360依序包括覆盖栅极沟槽120整体表面的介电层361、覆盖栅极沟槽120下半部表面的栅极绝缘层363、填满栅极沟槽120下半部的栅极电极层365、以及填满栅极沟槽120上半部的盖层367，其中，介电层361以及栅极绝缘层363可共同构成各栅极结构360的栅极介电层。栅极结构360的具体制作方法以及材质选择大体上与前述实施例相同，于此不再赘述。
需注意的是，在本实施例中，氧化层355仅覆盖各栅极沟槽120的两相对侧壁而暴露出各栅极沟槽120的底面，使得各栅极结构360的底部可直接接触下方的浅沟槽隔离110或各有源区101，如图8所示。如此，氧化层355同样可填补各栅极结构360与浅沟槽隔离110之间可能产生的接缝；此外，氧化层355并未设置于各栅极结构360的底部，可缩短各栅极结构360与栅极沟道(未绘示)之间的距离，有利于改善各栅极结构360对于所述栅极沟道的控制程度。而后，同样可继续于衬底100上方形成所述位线、所述存储节点插塞、以及所述存储节点等，完成半导体存储装置400的制作，以构成动态随机存取存储器装置。
在本实施例的半导体存储装置400的制作中，系额外通过回蚀刻制作工艺P2部分移除氧化层155，形成仅覆盖在各栅极沟槽120的两相对侧壁的氧化层355。在此操作下，后续形成的各栅极结构360则会直接形成在浅沟槽隔离110或各有源区101上并与之直接接触。在此操作下，同样可借助氧化层355填补各栅极结构160以及浅沟槽隔离110之间可能产生的接缝，同时，可提高栅极结构360对于所述栅极沟道的控制程度，如此，本实施例的半导体存储装置400的制作方法可进一步提升所制作的半导体存储装置400的可靠性与其操作效能。
请参照图9所示，其绘示本发明另一实施例中半导体存储装置500的制作方法的步骤示意图。本实施例中半导体存储装置500的制作方法大体上与前述实施例中的半导体存储装置400的制作方法相同，如图7所示，相同之处于此不再赘述。本实施例与前述实施例的主要差异在于本实施例的制作方法系在回蚀刻制作工艺P2后透过另一热氧化制作工艺形成栅极介电层的至少一部分。
细部来说，本实施例的制作方法系透过所述另一热氧化制作工艺形成覆盖栅极沟槽120整体表面的介电层461，再依序形成覆盖栅极沟槽120下半部表面的栅极绝缘层363、填满栅极沟槽120下半部的栅极电极层365、以及填满栅极沟槽120上半部的盖层367，形成栅极结构460，其中，介电层461以及栅极绝缘层363可共同构成各栅极结构460的栅极介电层。栅极结构460的具体制作方法以及材质选择大体上与前述实施例相同，于此不再赘述。而后，同样可继续于衬底100上方形成所述位线、所述存储节点插塞、以及所述存储节点等，完成半导体存储装置500的制作，以构成动态随机存取存储器装置。
需注意的是，在本实施例中，由于介电层461系透过所述热氧化制作工艺形成，介电层461直接接触浅沟槽隔离110(包括氧化硅材质)或氧化层355(包括氧化硅材质)的部分可具有相对较小的厚度T4，而介电层461直接接触有源区101(包括硅、多晶硅、掺杂硅、硅锗或碳化硅等材质)的部分则具有相对较大的厚度T5，使得所述栅极介电层于各栅极结构460与各有源区101交错的部分于可具有厚度相对较大的底部460a(厚度T5的介电层461以及栅极绝缘层363)，以及厚度相对较小的侧壁(厚度T4的介电层461以及栅极绝缘层363)。并且，所述栅极介电层的底部460a的厚度亦大于所述栅极介电层于各栅极结构460与浅沟槽隔离110交错的部分的厚度，如图9所示。藉此，所述栅极介电层可具有更为均匀平整的厚度，并且透过介电层461而局部增厚的底部460a可进一步避免电流自各栅极结构460底部(特别是各栅极沟槽120的角落)渗漏。此外，在本实施例中，氧化层355同样仅覆盖各栅极沟槽120的两相对侧壁而暴露出各栅极沟槽120的底面，使得各栅极结构460的底部同样可直接接触下方的浅沟槽隔离110或衬底100，如图9所示，以利于提高各栅极结构460对于栅极沟道的控制。然而，在另一实施例中，亦可选择省略介电层461的设置，透过所述热氧化制作工艺形成覆盖栅极沟槽120下半部表面的栅极绝缘层(包括氧化硅，未绘示)，使得所述栅极绝缘层可在直接接触有源区101的底部具有相对较大的厚度。如此，透过所述栅极绝缘层局部增厚的底部可在维持所述栅极结构对于栅极沟道具一定控制程度的前提下，同时避免底部漏电。
在本实施例的半导体存储装置500的制作中，系通过所述热氧化制作工艺形成所述栅极介电层或是所述栅极介电层的至少一部分。如此，所述栅极介电层与各有源区101交错的部分的底部厚度可大于所述栅极介电层与浅沟槽隔离110交错的部分的底部厚度。在此操作下，同样可借助氧化层355填补各栅极结构460以及浅沟槽隔离110之间可能产生的接缝，维持各栅极结构460对于栅极沟道的控制，同时，避免电流自各栅极结构460的底部460a(特别是各栅极沟槽120的角落)渗漏。如此，本实施例的制作方法同样可提升所制作的半导体存储装置500的可靠性与其操作效能。
整体来说，本发明系于形成字线前通过额外的沉积制作工艺以及氧化制作工艺于栅极沟槽内形成覆盖整体表面的氧化层，或者是通过额外的沉积制作工艺、氧化制作工艺、以及回蚀刻制作工艺于所述栅极沟槽内形成仅覆盖两相对侧壁的氧化层。藉此，可透过额外形成的所述氧化层填补各所述字线以及浅沟槽隔离之间可能产生的接缝问题，同时，可避免阻值过度提升。如此，本发明的半导体存储装置的制作方法有利于提升所制作的半导体存储装置的可靠性与其操作效能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种半导体存储装置的制作方法，其特征在于包括：
提供衬底，所述衬底上形成多个有源区，所述有源区彼此平行且交替地沿着第一方向延伸；
于所述衬底内形成浅沟槽隔离，围绕所有的所述有源区；
于所述衬底内形成多条栅极沟槽，各所述栅极沟槽彼此平行地沿着第二方向延伸并穿过所述浅沟槽隔离以及所述有源区；
于所述衬底上形成半导体层，所述半导体层覆盖各所述栅极沟槽以及所述衬底的表面；
将所述半导体层氧化为氧化层，所述氧化层覆盖各所述栅极沟槽的表面；以及
于所述衬底内形成多个栅极结构，各所述栅极结构分别填满各所述栅极沟槽，并与所述浅沟槽隔离以及所述有源区交错。
2.根据权利要求1所述的半导体存储装置的制作方法，其特征在于，所述氧化层的厚度大于所述半导体层的厚度。
3.根据权利要求1所述的半导体存储装置的制作方法，其特征在于，还包括：
于所述半导体层上形成氧化材料层，所述氧化材料层与所述浅沟槽隔离包括相同的材质；以及
进行热氧化制作工艺，将所述半导体层以及所述氧化材料层一并氧化形成所述氧化层。
4.根据权利要求3所述的半导体存储装置的制作方法，其特征在于，于所述氧化层形成后再形成所述栅极结构。
5.根据权利要求3所述的半导体存储装置的制作方法，其特征在于，所述氧化层覆盖各所述栅极沟槽的两相对侧壁的表面以及底面。
6.根据权利要求5所述的半导体存储装置的制作方法，其特征在于，各所述栅极结构的底部直接接触所述氧化物层。
7.根据权利要求5所述的半导体存储装置的制作方法，其特征在于，还包括：
于所述热氧化制作工艺后，进行回蚀刻制作工艺，移除覆盖在各所述栅极沟槽的所述底面的所述氧化物层。
8.根据权利要求7所述的半导体存储装置的制作方法，其特征在于，各所述栅极结构的底部直接接触所述浅沟槽隔离。
9.根据权利要求7所述的半导体存储装置的制作方法，其特征在于，还包括：
于所述回蚀刻制作工艺后，进行另一热氧化制作工艺，形成所述栅极介电层，所述栅极介电层接触所述有源区的部分的厚度大于所述栅极介电层接触所述浅沟槽隔离的部分的厚度。
10.根据权利要求9所述的半导体存储装置的制作方法，其特征在于，所述栅极介电层包括复合层结构，所述复合层结构包括依序堆迭的介电层以及栅极绝缘层，所述介电层具有局部增厚的底部，所述栅极绝缘层的材质包括高介电常数电介质材料。
11.根据权利要求9所述的半导体存储装置的制作方法，其特征在于，所述栅极介电层包括单层结构，所述单层结构包括底部局部增厚的栅极绝缘层。
12.一种半导体存储装置，其特征在于包括：
衬底，包括多个有源区彼此平行且交替地沿着第一方向延伸；
浅沟槽隔离，设置于所述衬底内并围绕所有的所述有源区；
多个栅极结构，设置于所述衬底内，各所述栅极结构彼此平行地沿着第二方向延伸并与所述浅沟槽隔离以及所述有源区交错，其中，各所述栅极结构包括依序堆迭的栅极介电层、栅极电极层以及盖层，所述栅极介电层接触所述有源区的部分的厚度大于所述栅极介电层接触所述浅沟槽隔离的部分的厚度；以及
氧化层，设置于各所述栅极结构与各所述有源区之间、各所述栅极结构与所述浅沟槽隔离之间。
13.根据权利要求12所述的半导体存储装置，其特征在于，所述栅极介电层包括复合层结构，所述复合层结构包括依序堆迭的介电层以及栅极绝缘层，所述介电层具有局部增厚的底部。
14.根据权利要求12所述的半导体存储装置，其特征在于，所述栅极介电层包括单层结构，所述单层结构包括底部局部增厚的栅极绝缘层。
15.根据权利要求12所述的半导体存储装置，其特征在于，所述氧化层设置于各所述栅极结构的两相对侧壁。
16.根据权利要求13所述的半导体存储装置，其特征在于，所述氧化层与所述浅沟槽隔离包括相同的材质，所述材质不同于所述栅极绝缘层的材质。
17.根据权利要求13所述的半导体存储装置，其特征在于，所述栅极绝缘层的材质包括高介电常数电介质材料。
18.根据权利要求14所述的半导体存储装置，其特征在于，所述栅极介电层包括氧化硅。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210345878.3A CN114597175A (zh) | 2022-03-31 | 2022-03-31 | 半导体存储装置及其制作方法 |
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| CN (1) | CN114597175A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114093818A (zh) * | 2020-08-24 | 2022-02-25 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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2022
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