TWI514577B - 半導體元件及其製造方法 - Google Patents

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Yuan Sung Chang
Yi Fong Lin
Chin Piao Chang
Chih Huang Wu
Wen Chieh Wang
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Description

半導體元件及其製造方法
本發明是有關於一種電子元件的製造方法，且特別是有關於一種半導體元件的製造方法。
為了提高積體電路的操作速度，符合消費者對於小型化電子裝置的需求，半導體裝置中的電晶體尺寸有持續縮小的趨勢。然而，隨著電晶體尺寸的縮小，電晶體的通道區長度亦隨之縮短，如此造成電晶體遭受嚴重的短通道效應(short channel effect)以及導通電流(on current)下降等問題。針對此問題，習知的一種解決方法是提高通道區中的摻質濃度，然而，此種作法反而會造成漏電流增加，影響元件的可靠度。
因此，為了克服上述問題，近年來業界提出將水平方向的電晶體結構改為垂直方向的電晶體結構的方案，舉例來說，將垂直式電晶體結構形成於基底的深溝渠中。或者，將垂直式電晶體結構製作在矽柱陣列的各個矽柱上。如此一來，可以提升積體電路的操作速度與積集度，且能避免短通道效應等問題。然而，目前一般的垂直式電晶體在結構設計與通道控制上仍有很大的改良空間，為此領域所積極研究的目標。
本發明提供一種半導體元件及其製造方法，可使垂直式電晶體陣列中各電晶體單元間的絕緣效果良好。
本發明提供一種半導體元件及其製造方法，可以降低垂直式電晶體陣列中各電晶體單元間的耦合效應。
本發明提出一種半導體元件的製造方法，包括下列步驟。首先，提供基底，上述基底具有多個柱狀物，且柱狀物周圍具有多個溝渠。每一柱狀物的底部有一摻雜區。於每一摻雜區下方形成一絕緣層。
在本發明之一實施例中，在形成絕緣層以前，移除上述溝渠底部的上述基底，以形成多個開口。
在本發明之一實施例中，絕緣層的形成方法包括進行氧化製程，使每一開口的側壁氧化，而形成氧化層。
在本發明之一實施例中，上述氧化製程使相鄰兩個開口側壁部分氧化，於每一摻雜區下方形成的氧化層彼此分離，從而使每一摻雜區的底部與基底部分接觸。
在本發明之一實施例中，上述氧化製程使相鄰兩個開口側壁氧化，於每一摻雜區下方形成的氧化層彼此連接，從而使每一摻雜區與基底藉由上述氧化層分隔。
在本發明之一實施例中，在形成絕緣層之前，於每一開口中形成填充層。
在本發明之一實施例中，填充層的形成方法為化學氣相沈積法。
在本發明之一實施例中，在形成絕緣層之前，於溝渠的側壁形成第一保護襯層，再於第一保護襯層上形成第二保護襯層。接著移除柱狀物底部之側壁上的部分第一保護襯層。
在本發明之一實施例中，在摻雜區處具有底切。
在本發明之一實施例中，於每一溝渠中形成遮蔽層。
在本發明之一實施例中，於每一遮蔽層上形成接觸窗，使遮蔽層藉由接觸窗與外部電源電性連接。
在本發明之一實施例中，遮蔽層與基底電性連接。
本發明提出一種半導體元件的製造方法，包括下列步驟。首先，提供基底。基底具有多個柱狀物，且柱狀物周圍具有多個溝渠。於溝渠中形成遮蔽層。
在本發明之一實施例中，遮蔽層的材料為導體層。
在本發明之一實施例中，導體層為摻雜多晶矽、摻雜磊晶矽或金屬。
在本發明之一實施例中，上述溝渠包括多個第一方向溝渠與多個第二方向溝渠，且每一第一方向溝渠中的每一柱狀物的側壁更包括一閘介電層與一閘極。
在本發明之一實施例中，遮蔽層位於第一方向溝渠之中的相鄰的兩個閘極之間。
在本發明之一實施例中，遮蔽層位於第二方向溝渠之中。
在本發明之一實施例中，遮蔽層位於兩個閘極之間的第一方向溝渠之中以及第二方向溝渠之中。
在本發明之一實施例中，遮蔽層的形成方法包括下列步驟。於每一柱狀物的側壁形成絕緣襯層。於基底上形成遮蔽材料層，以填入於絕緣襯層之間的溝渠中。
在本發明之一實施例中，對遮蔽材料層進行回蝕以形成遮蔽層，並於遮蔽層上形成頂蓋層。
在本發明之一實施例中，於遮蔽層與基底之間形成一摻雜接觸 區。
在本發明之一實施例中，於遮蔽層上形成接觸窗，使遮蔽層藉由接觸窗與外部電源電性連接。
在本發明之一實施例中，遮蔽層與基底電性連接。
本發明提出一種半導體元件的製造方法，包括下列步驟。提供基底，基底具有多個柱狀物，柱狀物周圍具有多個溝渠。移除每一柱狀物的一部分，以形成底切。於每一底切中形成導體層。
在本發明之一實施例中，每一柱狀物的底部有摻雜區，且底切位於摻雜區上方。
在本發明之一實施例中，每一柱狀物的底部有摻雜區，且底切位於摻雜區處。
在本發明之一實施例中，於相鄰兩個導體層之間形成遮蔽層。
在本發明之一實施例中，於溝渠中形成遮蔽層。
在本發明之一實施例中，於遮蔽層上形成接觸窗，使遮蔽層藉由接觸窗與外部電源電性連接。
在本發明之一實施例中，遮蔽層與基底電性連接。
本發明提出一種半導體元件，包括多個柱狀物、摻雜區以及絕緣層。柱狀物位於基底上，柱狀物周圍具有多個溝渠，每一柱狀物的底部有摻雜區。絕緣層位於每一摻雜區下方。
在本發明之一實施例中，每一溝渠的下方的基底中具有開口。
在本發明之一實施例中，絕緣層包括氧化層，位於每一開口的側壁。
在本發明之一實施例中，位於每一摻雜區下方的氧化層彼此分離，使每一摻雜區的底部與基底部分接觸。
在本發明之一實施例中，位於每一摻雜區下方的氧化層彼此連接，使每一摻雜區與基底藉由氧化層分隔。
在本發明之一實施例中，半導體元件更包括填充層，位於每一開口中。
在本發明之一實施例中，在每一摻雜區處具有底切。
在本發明之一實施例中，半導體元件更包括遮蔽層，位於溝渠之中。
在本發明之一實施例中，遮蔽層位於相鄰的兩個上述摻雜區之間。
在本發明之一實施例中，上述溝渠包括多個第一方向溝渠與多個第二方向溝渠，且每一第一方向溝渠中的每一柱狀物的側壁更包括閘介電層與閘極，其中遮蔽層位於第一方向溝渠中相鄰的兩個閘極之間。
在本發明之一實施例中，半導體元件更包括接觸窗，位於每一遮蔽層上，使遮蔽層藉由接觸窗與外部電源電性連接。
在本發明之一實施例中，遮蔽層與基底電性連接。
在本發明之一實施例中，遮蔽層的材料包括導體層。
在本發明之一實施例中，導體層包括摻雜多晶矽、摻雜磊晶矽或金屬。
本發明提出一種半導體元件，包括多個柱狀物與導體層。柱狀物位於基底上，柱狀物周圍具有多個溝渠，每一柱狀物具有底切。導體層位於每一底切之中。
在本發明之一實施例中，每一柱狀物的底部有摻雜區，且底切位於摻雜區上方。
在本發明之一實施例中，每一柱狀物的底部有摻雜區，且底切位 於摻雜區處。
在本發明之一實施例中，半導體元件更包括遮蔽層，位於相鄰兩個導體層之間。
在本發明之一實施例中，半導體元件更包括遮蔽層，位於每一溝渠之中。
基於上述，本發明提供一種半導體元件及其製造方法，可使垂直式電晶體陣列中各電晶體單元間的絕緣效果良好。本發明也提供一種半導體元件及其製造方法，可以降低各電晶體單元間的耦合效應。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧半導體元件
20、100、200、300、400‧‧‧基底
22、102、202、302、402‧‧‧柱狀物
24、104、204、304、404‧‧‧溝渠
26、27、106、206、306、406‧‧‧摻雜區
28、112a、112b、212、312‧‧‧絕緣層
30‧‧‧位元線
32‧‧‧字元線
107、407、409‧‧‧底切
108‧‧‧保護襯層
110、210、310‧‧‧開口
111‧‧‧填充層
113a、113b‧‧‧氧化層
114、214、314、324、414‧‧‧頂蓋層
203‧‧‧閘極
205‧‧‧閘介電層
206a‧‧‧頂部區域
206b‧‧‧剩餘區域
208a‧‧‧第一保護襯層
208b‧‧‧第二保護襯層
220、320‧‧‧絕緣襯層
222、223‧‧‧遮蔽層
221‧‧‧遮蔽材料層
303‧‧‧閘極
305‧‧‧閘介電層
322、323、325‧‧‧遮蔽層
326‧‧‧摻雜接觸區
327、427‧‧‧介電層
428、429‧‧‧導體層
圖1是根據本發明所繪示的半導體元件立體示意圖。
圖2A至圖2F是根據本發明第一實施例所繪示的半導體元件製造流程剖面圖。
圖3A至圖3D是根據本發明第二實施例所繪示的半導體元件製造流程剖面圖。
圖4A至圖4D是根據本發明第三實施例所繪示的半導體元件製造流程剖面圖。
圖5A至圖5D是根據本發明第四實施例所繪示的半導體元件製造流程剖面圖。
圖1是根據本發明所繪示的半導體元件立體示意圖。
請參照圖1，根據本發明，半導體元件10包括基底20，基底20上形成有多個柱狀物22，且柱狀物22周圍具有多個溝渠24。每一柱狀物22的底部和頂部分別配置有摻雜區26和摻雜區27。在每一摻雜區26下方配置有絕緣層28。在圖1所繪示的實例中，絕緣層28將摻雜區26與基底20隔離，但本發明並不以此為限，關於此點，以下將有更詳細地說明。此外，舉例來說，可將每一柱狀物22製作為垂直式電晶體，此時摻雜區26與摻雜區27可分別作為垂直式電晶體的源極或汲極。再者，半導體元件10還可包括多條位元線30(分別連接多個摻雜區26)、多條字元線32(即每一垂直式電晶體的閘極)以及電性連接每一柱狀物22的電容器(未繪示)，從而構成動態隨機存取記憶體(DRAM)陣列。
接著，將以剖面圖來說明本發明的半導體元件的製造方法。在以下描述中，主要以沿一特定方向之剖面線所繪示的剖面圖來描述本發明，具體地說，例如沿著圖1之II-II切線所繪示的剖面圖。
圖2A至圖2F是根據本發明第一實施例所繪示的半導體元件製造流程的剖面圖。
請參照圖2A，根據第一實施例，半導體元件的製造方法包括下列步驟。首先提供基底100。基底100例如為矽基底。基底100具有多個柱狀物102。柱狀物102例如是以乾式蝕刻製程，沿著相互垂直的兩個方向，在基底100中形成多個第一方向溝渠(例如圖2A中繪示的溝渠104)以及多個第二方向溝渠而形成。第一方向溝渠的延伸方向與第二方向溝渠的延伸方向不同。每一柱狀物102的底部有一摻雜區106。摻雜區106例如是以離子植入法形成，且摻雜區106的導電型可與基底100相反。舉例來說，若基底100為p型基底，則可植入n型摻質，以形成摻雜區106；若基底 100為n型基底，則可植入p型摻質，以形成摻雜區106。再者，每一柱狀物102的頂部可以具有頂蓋層114。頂蓋層114的材料與柱狀物102的材料不同。頂蓋層114的材料例如是氧化矽或是氮化矽。此外，在一實施例中，摻雜區106可具有底切(undercut)107，其例如是以等向性蝕刻形成。底切107可增加相鄰兩個摻雜區106之間的距離，減少寄生電容。然而，本發明並不以此為限，在另一實施例中，摻雜區106也可以不具有底切107。
請參照圖2B，在柱狀物102以及摻雜區106的側壁上可形成保護襯層108。保護襯層108可以是單一材料層或是多種不同的材料層堆疊而成的堆疊層。保護襯層108的材料例如為氧化物、氮化物或其組合，且其形成方法例如為化學氣相沈積法。
請參照圖2C，移除溝渠104底部的保護襯層108以及部分的基底100，以形成多個開口110。移除保護襯層108以及部分基底100的方法可以採用非等向性蝕刻法，例如為乾式蝕刻法。
請參照圖2D，在第一實施例中，還可選擇性在每一開口110中形成填充層111，以提供較佳的支撐性，避免柱狀物102折斷。填充層111的形成方法例如是以次常壓化學氣相沈積法(sub-atmosphere chemical vapor deposition，SACVD)形成氧化層，然後，再進行回蝕刻，以留下開口110中的氧化層。
請參照圖2E以及圖2F，於各摻雜區106下方形成絕緣層112a或絕緣層112b。絕緣層112a以及絕緣層112b例如是氧化層。絕緣層112a以及絕緣層112b的形成方法例如是進行氧化製程，使每一開口110的側壁氧化，以形成氧化層113a以及氧化層113b。此氧化製程也可能同時氧化每一開口110的底部(即填充層111下方的部份基底100)。在圖2E中，每一柱狀物102下方的氧化層113a彼此分離，每一摻雜區106的底部與基底100 部份接觸。在圖2F中，每一柱狀物102下方的氧化層113b彼此連接，在此狀況下，每一摻雜區106與基底100藉由絕緣層112b分隔。
如圖2E或圖2F所示，在後續的半導體元件製程中，每一柱狀物102均可形成電晶體單元。在習知的垂直式電晶體製程中，柱狀物底部之摻雜區中的摻質可能在後續熱處理時往基底擴散，從而使電晶體單元與電晶體單元間發生短路(cell to cell short)。然而，根據本發明，由於摻雜區106與基底100間配置有絕緣層112a或絕緣層112b，可以提供各電晶體單元間的絕緣，因此，可以改善或避免各電晶體單元間產生短路現象。
圖3A至圖3D是根據本發明第二實施例所繪示的半導體元件製造流程剖面圖。
請參照圖3A，根據第二實施例，半導體元件的製造方法包括以下步驟。提供基底200，基底200具有多個柱狀物202。柱狀物202周圍具有多個溝渠204。摻雜區206位於每一柱狀物202的底部。頂蓋層214位於每一柱狀物202的頂部。基底200、柱狀物202、溝渠204、摻雜區206以及頂蓋層214的材料與形成方法可與第一實施例中所述者相同，於此不再贅述。接著，在溝渠204的側壁形成第一保護襯層208a，再於第一保護襯層208a上形成第二保護襯層208b。第一保護襯層208a與第二保護襯層208b的形成方法可與前述保護襯層108相同，但第一保護襯層208a與第二保護襯層208b的材料彼此不同。例如，第一保護襯層208a可為氮化物；而第二保護襯層208b可為氧化物。
請參照圖3B，進行乾蝕刻製程，以移除位於溝渠204底部的部份第一保護襯層208a與第二保護襯層208b。此乾蝕刻製程同時也可能移除每一柱狀物202頂部的第一保護襯層208a與第二保護襯層208b。
請參照圖3C，進行蝕刻製程，以移除溝渠204側壁上的部分第 一保護襯層208a，在第二保護襯層208b與基底200之間形成間隙。此蝕刻製程例如為對第一保護襯層208a與第二保護襯層208b具有不同蝕刻速率的濕式蝕刻製程。
請參照圖3D，進行氧化製程，以於摻雜區206和基底200之間形成絕緣層212。此時，摻雜區206的頂部區域206a(如圖3C所示)的側壁受到第一保護襯層208a的保護而並未氧化，摻雜區206的剩餘區域206b(如圖3C所示)經氧化而形成絕緣層212。
在前述製程中，以部分第一保護襯層208a來保護摻雜區206，從而可以避免在形成絕緣層212時，因為過度氧化而使摻雜區206完全消失的情形。
圖4A至圖4B是根據本發明第三實施例所繪示的半導體元件製造流程剖面圖。
請參照圖4A，根據第三實施例，半導體元件的製造方法包括下列步驟。首先，提供基底300，其具有多個柱狀物302，其中多個柱狀物302周圍具有多個溝渠304。此外，每一柱狀物302底部可具有摻雜區306；每一柱狀物302頂部可具有頂蓋層314。柱狀物302的表面上可配置有絕緣襯層320，各摻雜區306與基底300之間可配置有絕緣層312。基底300、柱狀物302、溝渠304、摻雜區306、絕緣層312以及頂蓋層314的材料與形成方法可與第一實施例中與其對應者類似；絕緣襯層320的形成方法例如可與第一實施例的保護襯層108相同，於此不再贅述。
以下將以絕緣層312隔離摻雜區306與基底300的結構(與圖2F類似，但不具有圖2F中的填充層111)描述本實施例，然而，本發明並不以此為限。
請參照圖4B。在柱狀物302之間形成遮蔽層322。遮蔽層322的 形成方法例如是將遮蔽材料層填入絕緣襯層320之間的溝渠304中，再對遮蔽材料層進行回蝕製程。遮蔽材料層可為導體層，例如摻雜多晶矽、摻雜磊晶矽或金屬(舉例來說，導體層可為Ti或TiN)。遮蔽材料層可以化學氣相沈積法或是磊晶法形成。
接著，於每一遮蔽層322上形成頂蓋層324。頂蓋層324的材料例如為氧化物，其例如是先以化學氣相沈積法沈積一層氧化層，再進行化學機械研磨(CMP)使所述氧化層平坦化，隨後進行退火而形成。
再者，每一遮蔽層322上還可以形成接觸窗(未繪示)，使遮蔽層322可藉由接觸窗與外部電源電性連接。接觸窗的材料與形成方法可為本技術領域中具有通常知識者所知的任意材料與任意方法，於此不再贅述。
根據前述第三實施例的製作方法，遮蔽層322與基底300之間藉由絕緣層312分離，但本發明並不以此為限。如圖4C所示，在第三實施例的其他實施型中，也可先執行一蝕刻製程(例如乾式蝕刻)，以在每一溝渠304的底部形成開口310。然後，在基底300上形成位於絕緣襯層320之間的遮蔽層323，以與基底300電性連接。此外，在形成遮蔽層323以前，還可以先在開口310底部形成摻雜接觸區326，以降低基底300與遮蔽層323之間的片電阻。摻雜接觸區326的形成方法例如是離子植入法。遮蔽層323、摻雜接觸區326與基底300具有相同導電型之摻雜。而後再於摻雜接觸區326上形成遮蔽層323與頂蓋層324。
參照圖1，本發明的半導體元件可具有多個第一方向溝渠和與其垂直的多個第二方向溝渠，例如，第一方向為平行於I-I切線的方向，而第二方向為平行於II-II切線的方向。在圖4A至圖4C的描述中，僅針對半導體元件沿一特定方向繪示的剖面作說明。在此狀況下，前述的溝渠304即為第一方向溝渠。亦即，第三實施例僅說明了在半導體元件的第一方向溝 渠中可填入遮蔽層，然而本發明並不此以為限。在本發明的其他實施例中，半導體元件的第二方向溝渠中亦可填入遮蔽層，其剖面例如圖4D所示。在圖4D中，柱狀物302的相對兩側均配置有閘極303和閘介電層305，而遮蔽層325配置於相鄰的兩個閘極303之間，且藉由介電層327與閘極303之間電性絕緣。遮蔽層325的材料與形成方法可與遮蔽層322與遮蔽層323相同。此外，在遮蔽層325與基底300之間還可配置有摻雜接觸層(未繪示)。或者在遮蔽層325上也可配置有接觸窗(未繪示)或頂蓋層(未繪示)。此類結構與前述內容相似，於此不再贅述。
如圖4B、圖4C或圖4D所示，在後續的半導體元件製程中，每一柱狀物302均可形成一電晶體單元。由於電晶體單元的尺寸日漸縮小，因此電晶體單元的閘極與閘極間或源極與汲極間的耦合效應愈來愈大。根據本發明的製作方法，在閘極與閘極間或源極與汲極間可形成遮蔽層，降低相鄰的電晶體單元間的耦合效應。此外，必要時，還可透過外部電源或摻雜接觸層(其可與基極電源VBB 電性連接)對遮蔽層施加電壓，以抑制單元與單元間的漏電現象。
圖5A與圖5B為根據本發明第四實施例所繪示的半導體元件製作流程剖面圖，且圖5A與圖5B是沿著圖1中的I-I切線所繪示的剖面圖
請參照圖5A，根據第四實施例，半導體元件的製造方法包括下列步驟。提供基底400，基底400具有多個柱狀物402，且柱狀物402周圍具有多個溝渠404。每一柱狀物402的底部配置有摻雜區406。每一柱狀物402的頂部可以具有頂蓋層414。基底400、柱狀物402、溝渠404、摻雜區406以及頂蓋層414的材料與形成方法例如可與第一實施例中對應者相同，於此不再贅述。
請參照圖5B，移除柱狀物402的部份，以在摻雜區406上方形 成底切407。接著，於每一底切407中形成介電層427與導體層428，介電層427與導體層428部份填滿或完全填滿每一底切407。在將每一柱狀物402製作為電晶體的後續製程中，導體層428可作為電晶體的閘極。介電層427作為閘介電層，且可藉由字元線連接各個閘極，例如圖1中所示。
圖5C與圖5D為根據本發明第四實施例的另一實施型所繪示的半導體元件製作流程剖面圖。圖5C與圖5D是沿著與圖1中的II-II切線所繪示的剖面圖。
請參照圖5C。首先，提供基底400，基底400具有多個柱狀物402，且柱狀物402周圍具有多個溝渠404。柱狀物402的底部配置有摻雜區406。每一柱狀物402的頂部可以具有頂蓋層414。基底400、柱狀物402、溝渠404、摻雜區406以及頂蓋層414的材料與形成方法例如可與第一實施例中對應者相同，於此不再贅述。
請參照圖5D，移除柱狀物402的部份，以在摻雜區406處形成底切409。接著，於每一底切409中形成導體層429。在將每一柱狀物402製作為電晶體的後續製程中，導體層429可作為連接各電晶體的源極與汲極的位元線，例如圖1中所示者。
此外，在相鄰兩個導體層428之間，以及相鄰兩個導體層429之間均可以第三實施例所述的方式形成遮蔽層，其相關細節在此不再詳述。
如圖5B或圖5D所示，在後續的半導體元件製程中，每一柱狀物402均可形成一電晶體單元。由於電晶體單元的尺寸日漸縮小，因此電晶體單元的閘極與閘極間或源極與汲極間的耦合效應愈來愈大。根據本發明的製作方法，由於在柱狀物上形成了凹陷結構(底切407或底切409)，因此可以增加閘極與閘極間或源極與汲極間的距離，從而降低相鄰的電晶體單元間的耦合效應。
綜上所述，根據本發明之半導體元件製造方法，可使垂直式電晶體陣列中各電晶體單元之間的絕緣效果良好。再者，藉由配置遮蔽層，或者藉由增加閘極與閘極間或源極與汲極間的距離，可以降低各電晶體單元之間的耦合效應。因此，電晶體單元的效能得以提昇。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體元件
20‧‧‧基底
22‧‧‧柱狀物
24‧‧‧溝渠
26‧‧‧摻雜區
27‧‧‧摻雜區
28‧‧‧絕緣層
30‧‧‧位元線
32‧‧‧字元線

Claims (42)

  1. 一種半導體元件的製造方法，包括：提供基底，上述基底具有多數個柱狀物，上述柱狀物周圍具有多數個溝渠，每一上述柱狀物的底部有一摻雜區；於每一上述摻雜區下方形成一絕緣層；以及於每一溝渠之中形成一遮蔽層，其中上述遮蔽層與上述基底電性連接。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括在形成上述絕緣層以前，移除上述溝渠底部的上述基底，以形成多數個開口。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中上述絕緣層的形成方法包括進行一氧化製程，使每一上述開口的側壁氧化，以形成一氧化層。
  4. 如申請專利範圍第3項所述之半導體元件的製造方法，其中上述氧化製程使相鄰兩個開口側壁部分氧化，於每一上述摻雜區下方形成的上述氧化層彼此分離，使每一上述摻雜區的底部與上述基底部分接觸。
  5. 如申請專利範圍第3項所述之半導體元件的製造方法，其中上述氧化製程使相鄰兩個開口側壁氧化，於每一上述摻雜區下方形成的上述氧化層彼此連接，使每一上述摻雜區與上述基底藉由上述氧化層分隔。
  6. 如申請專利範圍第2項所述之半導體元件的製造方法，其中在形成上述絕緣層之前，更包括於每一上述開口中形成一填充層。
  7. 如申請專利範圍第6項所述之半導體元件的製造方法，其中上述填充層的形成方法包括化學氣相沈積法。
  8. 如申請專利範圍第1項所述之半導體元件的製造方法，其中在形成上述絕緣層之前更包括：於上述溝渠的側壁形成一第一保護襯層； 於上述第一保護襯層上形成一第二保護襯層；以及移除上述柱狀物底部之側壁上的部分上述第一保護襯層。
  9. 如申請專利範圍第1項所述之半導體元件的製造方法，其中在每一上述摻雜區之處具有一底切。
  10. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括於每一上述遮蔽層上形成一接觸窗，使上述遮蔽層藉由上述接觸窗與一外部電源電性連接。
  11. 一種半導體元件的製造方法，包括：提供一基底，上述基底具有多數個柱狀物，上述柱狀物周圍具有多數個溝渠；以及於上述溝渠中形成一遮蔽層，其中上述遮蔽層與上述基底電性連接。
  12. 如申請專利範圍第11項所述之半導體元件的製造方法，其中上述遮蔽層的材料包括導體層。
  13. 如申請專利範圍第12項所述之半導體元件的製造方法，其中上述導體層包括摻雜多晶矽、摻雜磊晶矽或金屬。
  14. 如申請專利範圍第11項所述之半導體元件的製造方法，其中上述溝渠包括多數個第一方向溝渠與多數個第二方向溝渠，且每一上述第一方向溝渠中的每一上述柱狀物的側壁更包括一閘介電層與一閘極。
  15. 如申請專利範圍第14項所述之半導體元件的製造方法，其中上述遮蔽層位於上述第一方向溝渠之中的相鄰的兩個上述閘極之間。
  16. 如申請專利範圍第14項所述之半導體元件的製造方法，其中上述遮蔽層位於上述第二方向溝渠之中。
  17. 如申請專利範圍第14項所述之半導體元件的製造方法，其中上述遮蔽層位於上述兩個閘極之間的上述第一方向溝渠之中以及上述第二方向 溝渠之中。
  18. 如申請專利範圍第11項所述之半導體元件的製造方法，其中上述遮蔽層的形成方法包括：於每一上述柱狀物的側壁形成一絕緣襯層；以及於上述基底上形成一遮蔽材料層，以填入於上述絕緣襯層之間的上述溝渠中。
  19. 如申請專利範圍第18項所述之半導體元件的製造方法，更包括回蝕上述遮蔽材料層，以形成上述遮蔽層；以及於上述遮蔽層上形成一頂蓋層。
  20. 如申請專利範圍第11項所述之半導體元件的製造方法，更包括於上述遮蔽層與上述基底之間形成一摻雜接觸區。
  21. 如申請專利範圍第11項所述之半導體元件的製造方法，更包括於上述遮蔽層上形成一接觸窗，使上述遮蔽層藉由上述接觸窗與一外部電源電性連接。
  22. 一種半導體元件的製造方法，包括：提供一基底，上述基底具有多數個柱狀物，上述柱狀物周圍具有多數個溝渠；移除每一上述柱狀物的一部分，以形成一底切；於每一上述底切之中形成一導體層；以及於上述溝渠之中形成一遮蔽層，其中上述遮蔽層與上述基底電性連接。
  23. 如申請專利範圍第22項所述之半導體元件的製造方法，其中每一上述柱狀物的底部有一摻雜區，且上述底切位於上述摻雜區上方。
  24. 如申請專利範圍第22項所述之半導體元件的製造方法，其中每一上述柱狀物的底部有一摻雜區，且上述底切位於上述摻雜區處。
  25. 如申請專利範圍第22項所述之半導體元件的製造方法，更包括於相鄰兩個上述導體層之間形成一遮蔽層。
  26. 如申請專利範圍第22項所述之半導體元件的製造方法，更包括於上述遮蔽層上形成一接觸窗，使上述遮蔽層藉由上述接觸窗與一外部電源電性連接。
  27. 一種半導體元件，包括：多數個柱狀物在一基底上，上述柱狀物周圍具有多數個溝渠；一摻雜區，位於每一上述柱狀物的底部；一絕緣層，位於每一上述摻雜區下方；以及一遮蔽層，位於上述溝渠之中，其中上述遮蔽層與上述基底電性連接。
  28. 如申請專利範圍第27項所述之半導體元件，其中每一所述溝渠的下方的上述基底中具有一開口。
  29. 如申請專利範圍第28項所述之半導體元件，其中所述絕緣層包括氧化層，位於每一上述開口的側壁。
  30. 如申請專利範圍第29項所述之半導體元件，其中位於每一上述摻雜區下方的上述氧化層彼此分離，使每一上述摻雜區的底部與上述基底部分接觸。
  31. 如申請專利範圍第29項所述之半導體元件，其中位於每一上述摻雜區下方的上述氧化層彼此連接，使每一上述摻雜區與上述基底藉由上述氧化層分隔。
  32. 如申請專利範圍第28項所述之半導體元件，更包括一填充層，位於每一上述開口中。
  33. 如申請專利範圍第27項所述之半導體元件，其中在每一上述摻雜區之處具有一底切。
  34. 如申請專利範圍第27項所述之半導體元件，其中上述遮蔽層位於相鄰的兩個上述摻雜區之間。
  35. 如申請專利範圍第27項所述之半導體元件，其中上述溝渠包括多數個第一方向溝渠與多數個第二方向溝渠，且每一上述第一方向溝渠中的每一上述柱狀物的側壁更包括一閘介電層與一閘極，其中上述遮蔽層位於上述第一方向溝渠中相鄰的兩個閘極之間。
  36. 如申請專利範圍第27項所述之半導體元件，更包括於一接觸窗位於每一上述遮蔽層上，使上述遮蔽層藉由上述接觸窗與一外部電源電性連接。
  37. 如申請專利範圍第27項所述之半導體元件，其中上述遮蔽層的材料包括導體層。
  38. 如申請專利範圍第37項所述之半導體元件，其中上述導體層包括摻雜多晶矽、摻雜磊晶矽或金屬。
  39. 一種半導體元件，包括：多數個柱狀物，位於一基底上，上述柱狀物周圍具有多數個溝渠，每一上述柱狀物具有一底切；一導體層，位於每一上述底切之中；以及一遮蔽層，位於上述溝渠之中，其中上述遮蔽層與上述基底電性連接。
  40. 如申請專利範圍第39項所述之半導體元件，其中每一上述柱狀物的底部有一摻雜區，且上述底切位於上述摻雜區上方。
  41. 如申請專利範圍第39項所述之半導體元件，其中每一上述柱狀物的底部有一摻雜區，且上述底切位於上述摻雜區處。
  42. 如申請專利範圍第39項所述之半導體元件，更包括一遮蔽層，位於相鄰兩個上述導體層之間。
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