TWI786692B - 半導體結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體結構及其製備方法。該半導體結構具有一基底、一絕緣區、一主動區、一閘極溝槽、一第一阻障層、一第一閘極材料、一第二阻障層、一第二閘極材料以及一閘極隔離材料。該基底包括一第一上表面。該絕緣區設置在該基底中。該主動區被該絕緣區所圍繞。該閘極溝槽設置在該主動區中。該第一阻障層設置在該閘極溝槽之一側壁的一部分上。該第一閘極材料設置在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層所圍繞，該第二組件從該第一組件朝向該第一上表面延伸。該第二阻障層設置在該第一阻障層與該第一閘極材料上。該第二閘極材料設置在該第二阻障層上。該閘極隔離材料設置在該第二閘極材料上。

Description

半導體結構及其製備方法
本申請案主張2020年9月24日申請之美國正式申請案第17/030,982號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構及其製備方法。特別是有關於一種具有包含一突出件之一埋入閘極電極的半導體結構及其製備方法。
動態隨機存取記憶體(DRAM)為一種半導體元件，用於儲存在多個個別電容器中之資料的位元(bits)，且該等電容器係位在一積體電路中。該等DRAM通常採用溝槽電容器DRAM單元胞以及堆疊電容器DRAM單元胞的形式。在多個堆疊電容器DRAM單元胞中，該等電容器形成在多個電晶體上。製造一埋入閘極電極的一先進方法係包含構建位在一主動區(AA)中之一閘極溝槽中之一電晶體的一閘極電極以及一字元線，而該主動區包括淺溝隔離(STI)氧化物。
在過去的幾十年中，隨著半導體製造技術的不斷進步，電子元件的尺寸也相對應地縮小。隨著一單元胞電晶體(cell transistor)的尺寸縮減到幾納米的長度，可能會發生短通道效應(short-channel effects)， 其係可能導致單元胞電晶體的效能顯著下降。
為了克服效能問題，非常需要改進在半導體結構中之該等電晶體的製造方法。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底，包括一第一上表面；一絕緣區，設置在該基底中；一主動區，被該絕緣區所圍繞；一閘極溝槽，設置在該主動區中；一第一阻障層，設置在該閘極溝槽之一側壁的一部分上；一第一閘極材料，設置在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層所圍繞，該第二組件從該第一組件朝向該第一上表面延伸；一第二阻障層，設置在該第一阻障層與該第一閘極材料上；一第二閘極材料，設置在該第二阻障層上；以及一閘極隔離材料，設置在該第二閘極材料上。
在一些實施例中，該第一閘極材料包含鋁、銅、鎢或鈦。
在一些實施例中，該第二閘極材料包含摻雜或未摻雜多晶矽。
在一些實施例中，第一阻障層與該第二阻障層包含鉭、鈦、氮化鉭、氮化鈦或氮化矽鉭(titanium silicon nitride，TiSiN)。
在一些實施例中，該閘極隔離材料包含氮化矽(Si3N4)。
在一些實施例中，該第一組件具有一第一寬度，該第一寬 度係隨著沿著該第一組件的垂直延伸之一第一高度而變化，以及該第二組件具有一第二寬度，該第二寬度係隨著沿著該第二組件的垂直延伸之一第二高度而變化。
在一些實施例中，該第一閘極材料被該第一阻障層與該第二阻障層所圍繞。
在一些實施例中，該第二閘極材料具有一第二上表面，係大致低於該基底的該第一上表面。
在一些實施例中，該閘極隔離材料具有一第三上表面，係大致與該基底的該第一上表面為共面。
在一些實施例中，該第一阻障層具有一第四上表面，係大致低於該基底的該第一上表面，以及該第一組件具有一第五上表面，係鄰近該第一阻障層的該第四上表面，且大致與該第一阻障層的該第四上表面為共面。
在一些實施例中，該第二組件具有一第六上表面，係被該第一組件的該第五上表面所圍繞，且從該第一組件的該第五上表面延伸。
本揭露之另一實施例提供一種半導體結構。該半導體結構包括一基底，包括一第一上表面；一絕緣區，設置在該基底中；一主動區，被該絕緣區所圍繞；一閘極溝槽，設置在該主動區中；一第一阻障層，設置在該閘極溝槽之一側壁的一部分上；一第一閘極材料，設置在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層圍繞，該第二組件從該第一組件朝向該第一上表面延伸，並具有沿著該第二組件之垂直延伸的一基本上一致的寬度；一第二阻障層，設置在該第一阻障層與該第一閘極材料上；一第二閘極材料，設 置在該第二阻障層上；以及一閘極隔離材料，設置在該第二閘極材料上。
在一些實施例中，該第二組件的一側壁係大致垂直於該第一組件的一第二上表面以及該第二組件的一第三上表面。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法的步驟包括：提供一基底，該基底包括一第一上表面；形成一絕緣區在該基底中，以圍繞該主動區；佈植複數個摻雜物進入該基底，以形成一第一雜質區、一第二雜質區以及一第三雜質區在該主動區中；形成一閘極溝槽在該主動區中；形成一第一阻障層在該閘極溝槽之一側壁的一部分上；形成一第一閘極材料在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層所圍繞，該第二組件從該第一組件朝向該第一上表面延伸；形成一第二阻障層在該第一阻障層與該第一閘極材料上；形成一第二閘極材料在該第二阻障層上；以及形成一閘極隔離材料在該第二閘極材料上。
在一些實施例中，該第一阻障層的形成包括：共形沉積該第一阻障層在該閘極溝槽內；以及移除該第一阻障層位在該閘極溝槽內的一部分。
在一些實施例中，該第一閘極材料的形成包括：沉積該第一閘極材料，以完全填滿該閘極溝槽；以及移除該第一閘極材料位在該閘極溝槽內的一部分，以形成該第一組件與該第二組件。
在一些實施例中，該第一阻障層的移除包括使用一第一蝕刻劑，以及該第一閘極材料之一部分的移除包括使用一第二蝕刻劑，其中該第一蝕刻劑不同於該第二蝕刻劑。
在一些實施例中，該第二阻障層的形成包括將該第一閘極 材料包裹在該第一阻障層與該第二阻障層中。
在一些實施例中，該第二閘極材料的形成包括沉積該第二閘極材料，以完全覆蓋該第一閘極材料，且部分充填該閘極溝槽，其中該第二閘極材料具有一第二上表面，大致低於該基底的該第一上表面。
在一些實施例中，該閘極隔離材料的形成包括沉積該閘極隔離材料，以完全覆蓋該第二閘極材料，並部分充填該閘極溝槽，其中該閘極隔離材料具有一第三上表面，大致與該基底的該第一上表面為共面。
本揭露提供一種半導體結構，包括一埋入雙閘極電極。該埋入雙閘極電極具有一金屬閘極電極以及一多晶矽閘極電極，其中該金屬閘極電極具有一突出件(protruding member)。該金屬閘極電極的該突出件允許該金屬閘極電極之一部分的移除，以產生空間給該多晶矽閘極電極，而無須移除大量的金屬閘極電極。因此，因為該多晶矽閘極電極的低功函數，所以可抑制閘極引發汲極洩漏(gate-induced drain leakage，GIDL)，同時，由於該金屬閘極電極的較大量之材料，所以避免該埋入閘極電極的全部閘極電阻過度增加。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:基底
20:絕緣區
30:主動區
40:介電材料
42:第一雜質區
44:第二雜質區
46:第三雜質區
50:第一閘極材料
60:阻障層
70:第二閘極材料
80:閘極隔離材料
90:埋入閘極電極
100:基底
102:墊氧化物層
104:墊氮化物層
106:第一光阻圖案
110:介電材料
112:第一雜質區
114:第二雜質區
116:第三雜質區
120:第二光阻圖案
130:第一阻障層
130a:第一阻障層
130b:第一阻障層
140:第一閘極材料
140a:第一閘極材料
140b:第一閘極材料
140-1:第一組件
140-2:第二組件
140-3:第二組件
150:第二阻障層
160:第二閘極材料
170:閘極隔離材料
180:埋入閘極電極
200:方法
A1:上表面
AA:主動區
B1:上表面
BB:絕緣區
C1:側壁
D1:第一方向
D2:第二方向
D3:第三方向
H1:第一高度
H2:第二高度
O1:第一開孔
O2:第二開孔
S1:上表面
S101:步驟
S103:步驟
S105:步驟
S107:步驟
S109:步驟
S111:步驟
S113:步驟
S115:步驟
S117:步驟
S119:步驟
S2:上表面
S3:上表面
S4:上表面
S5:上表面
S6:上表面
S7:上表面
S8:上表面
SA:上表面
ST1:第一半導體結構
ST2:第二半導體結構
STA:半導體結構
T1:絕緣溝槽
T2:閘極溝槽
TA:絕緣溝槽
TB:閘極溝槽
W:寬度
W1:第一寬度
W2:第二寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1例示本揭露一比較實施例之一半導體結構STA的剖視示意圖。
圖2例示本揭露一些實施例之一第一半導體結構ST1的剖視示意圖。
圖3例示本揭露一些實施例之一第二半導體結構ST2的剖視示意圖。
圖4例示本揭露一些實施例之在圖2中的該半導體結構以及在圖3中的該半導體結構之製備方法的流程示意圖。
圖5到圖21例示本揭露一些實施例依據在圖4中的方法之依序各製造階段的剖視示意圖。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
當一典型電晶體形成在一半導體基底上時，一閘極係形成在該半導體基底上，並佈植有多個摻雜物在該閘極的兩側上，以形成一源極以及一汲極。當該半導體記憶體元件的資料儲存容量增加且積體程度增加時，每一單元胞的尺寸則需要按比例縮小。意即，可減少包含在該單元胞中之多個電容器與多個電晶體的設計規則。因此，多個單元胞電晶體的通道長度係已逐漸縮減，導致短通道效應(short channel effects，SCE)以及閘極引發汲極洩漏(GIDL)。當通道長度相當於源極與汲極接面的該等空乏層寬度時，係發生短通道效應。特別是，這些短通道效應包括汲極引發能障降低(drain induced barrier lowering，DIBL)、速度飽和(velocity saturation)、量子侷限(quantum confinement)以及熱載子衰退(hot carrier degradation)。
GIDL造成最嚴重的效能問題之一。由於多個電子從價帶隧穿到導帶，所以出現GIDL電流，這是閘極/汲極重疊區域中過度帶(excessive band)彎曲的結果。當設計規則降低到小於100nm時，為了提供給在子臨界區上之適當的閘極控制(suitable gate control)，係縮減閘極氧化物的層厚度。此外，必須增加在通道與源極/汲極區中的摻雜濃度， 以改善擊穿特性(punch-through characteristics)。然而，係已觀察到，藉由增加通道區的摻雜濃度，在儲存節點(SN)接面處的界面電場也會增加，其係導致更多的能帶彎曲(band bending)，甚至導致更多的GIDL電流。因此，困難係存在一按比例縮小的半導體元件，該按比例縮小的半導體元件具有一適當平衡，而該適當的平衡係在高電流驅動能力和低GIDL電流之間。
已經提出了多種降低GIDL電流的方法，例如一更輕度接面摻雜濃度、多個埋入閘極電極的一更大凹線深度以及其他。目前，具有金屬/多晶矽閘極(雙功函數)的埋入閘極電極係已發布且併入在DRAM的技術準則(roadmap)中。此類方法的目的係藉由使用較少功函數材料(多晶矽)來降低GIDL電流，以降低能帶與能帶間(band-to-band)電場。
因為多晶矽的電阻遠大於金屬的電阻，所以這種方法的一個缺點係埋入閘極電極的電阻會顯著增加。因此，為了降低具有一金屬/多晶矽閘極之埋入閘極電極的電阻，本揭露係提供一半導體結構，該半導體結構具有一埋入閘極電極，該埋入閘極電極係具有其土丘形(mound-shaped)金屬閘極電極。
圖1例示本揭露一比較實施例之一半導體結構STA的剖視示意圖。半導體結構STA主要包括一基底10、一絕緣區20以及一主動區30；絕緣區20位在基底10中；主動區30被絕緣區20所圍繞。基底10具有一上表面SA。絕緣層20具有一介電材料40，係沉積在一絕緣溝槽TA中。多個閘極溝槽TB設置在主動區30中。主動區30具有一第一雜質區42、一第二雜質區44以及一第三雜質區46。第一雜質區42與第二雜質區44係藉由其中一閘極溝槽TB所劃分，以及第二雜質區44與第三雜質區46係藉由 其他閘極溝槽TB所劃分。包含各式不同金屬的一第一閘極材料50係設置在閘極溝槽TB的一下部，該金屬係例如鋁、銅、鎢、鈦或其他具有一適當功函數之適當的材料。包含摻雜或未摻雜多晶矽的一第二閘極材料70係設置在閘極溝槽TB的一中間部處，並覆蓋被一阻障層60所包裹的第一閘極材料50。阻障層60包含各式不同材料，例如鉭、鈦、氮化鉭、氮化鈦、氮化矽鈦(titanium silicon nitride，TiSiN)或其他適當的材料。因為阻障層60完全將第一閘極材料50與第二閘極材料70分開，所以可避免第一閘極材料50與第二閘極材料70之間的反應以產生矽化物。包含氮化矽(Si3N4)或其他適當材料的一閘極隔離材料80，係設置在閘極溝槽TB的一上部處，並覆蓋第二閘極材料70。
仍請參考圖1，第一閘極材料50可當成一金屬閘極電極，而第二閘極材料70可當成一多晶矽閘極電極。第一閘極材料50的電阻通常低於第二閘極材料70的電阻，同時，第一閘極材料50的功函數通常大於第二閘極材料70的功函數。因此，第一閘極材料50與第二閘極材料70一起形成一埋入閘極電極90，其係為具有雙功函數的一閘極電極。閘極隔離材料80保護埋入閘極電極90，且避免一電性短路電路發生。埋入閘極電極90、第一雜質區42以及第二雜質區44其中之一係形成一電晶體在一DRAM元件中。埋入閘極電極90、第一雜質區42以及第二雜質區44其中的另一個亦形成一電晶體在該DRAM元件中。通常，GIDL發生在第一閘極材料50(金屬閘極電極)與一雜質區42、44、46之間的一界面處。由於第二閘極材料70具有一低功函數，所以第二閘極材料70(多晶矽閘極電極)與一雜質區42、44、46之間的界面電場是低的。因此，其係可能避免GIDL發生在第二閘極材料70與一雜質區42、44、46之間的一界面處。
然而，雖然可以多晶矽閘極電極的使用抑制GIDL，但是第二閘極材料70引入到埋入閘極電極90中係大大減少第一閘極材料50可被使用的體積。相較於為單純的一金屬閘極電極之一埋入閘極電極，由於在埋入閘極電極90中之第二閘極材料70的高電阻，因此在比較實施例中之埋入閘極電極90的整個閘極電阻仍是大的。
本揭露的其中一目的係提供一半導體結構，該半導體結構具有一埋入閘極電極，其中該埋入閘極電極具有一突出件。圖2例示本揭露一些實施例之一第一半導體結構ST1的剖視示意圖。半導體結構ST1主要包括一基底100、一絕緣區BB以及一主動區AA；絕緣區BB位在基底100中；主動區AA被絕緣區BB所圍繞。基底100具有一上表面S1。絕緣區BB包含一介電材料110，介電材料110係沉積在一絕緣溝槽T1中。
多個閘極溝槽T2設置在主動區AA中。主動區AA包括一第一雜質區112、一第二雜質區114以及一第三雜質區116。第一雜質區112與第二雜質區114藉由其中一閘極溝槽T2所劃分，以及第二雜質區114與第三雜質區116藉由其他閘極溝槽T2所劃分。
一第一閘極材料140設置在閘極溝槽T2的一下部處。第一閘極材料140具有一第一組件140-1以及一第二組件140-2，第二組件140-2位在第一組件140-1上。第二組件140-2為一突出件，係從第一組件140-1朝向基底100的上表面S1延伸。第一組件140-1與第二組件140-2具有不同直徑與不同高度。在一些實施例中，第二組件140-2具有一圓頂形狀(dome shape)。
第一組件140-1被一第一阻障層130所圍繞。再者，第一組件140-1與第二組件140-2係被一第二阻障層150所覆蓋。因此，第一閘極 材料140係完全被第一阻障層130與第二阻障層150所包裹。在一些實施例中，第一阻障層130與第二阻障層150為一體成形。一第二閘極材料160設置在閘極溝槽T2的一中間部處，並覆蓋第一閘極材料140。第二阻障層150插置在第二閘極材料160與第一閘極材料140之間。一閘極隔離材料170設置在閘極溝槽T2的一上部處，並覆蓋第二閘極材料160。
仍請參考圖2，第一阻障層130與第二阻障層150包含各式不同的材料，例如鉭、鈦、氮化鉭、氮化鈦、氮化矽鈦或其他適當的材料。閘極隔離材料170包含氮化矽(Si3N4)或其他適當的材料。第一閘極材料140包含各式不同的材料，例如鋁、銅、鎢、鈦或其他適當的材料。第二閘極材料160包含摻雜或未摻雜多晶矽。第一閘極材料140係當成一金屬閘極電極使用，以及第二閘極材料160係當成一多晶矽閘極電極使用。在閘極溝槽T2內的第一閘極材料140與第二閘極材料160，係一起形成一埋入閘極電極180在主動區AA中。在埋入閘極電極180中，第一閘極材料140的第二組件140-2係朝向第二閘極材料160延伸。埋入閘極電極180、第一雜質區112以及第二雜質區114係一起形成一電晶體在一DRAM元件中。其他的埋入閘極電極180、第一雜質區112以及第二雜質區114亦形成一電晶體在DRAM元件中。埋入閘極電極180在基底100中的一第一方向D1延伸。此外，多個埋入閘極電極180係沿著一第二方向D2而平行配置，而第二方向D2大致垂直於第一方向D1。
圖3例示本揭露一些實施例之一第二半導體結構ST2的剖視示意圖。第二半導體結構ST2基本上係相同於第一半導體結構ST1，除了第二半導體結構ST2之一第二組件140-3的形狀不同於第一半導體結構ST1之第二組件140-2的形狀之外。尤其是，第二組件140-3沿著其垂直延伸而 具有一基本上一致的寬度W。第二組件140-3的一側壁C1大致垂直於第一組件140-1的一上表面A1以及第二組件140-3的一上表面B1。
本揭露的另一目的係提供一半導體結構的製備方法，該半導體結構係具有一埋入雙閘極電極，其中該埋入雙閘極電極具有一金屬閘極電極的一突出件。圖4例示本揭露一些實施例之在圖2中的半導體結構ST1以及在圖3中的半導體結構ST2之製備方法200的流程示意圖。尤其是，該方法200可用來製造具有多個埋入閘極結構的一電晶體。圖5到圖21例示本揭露一些實施例依據在圖4中的方法200之依序各製造階段的剖視示意圖。
請參考圖5，依據圖4中的步驟S101，係提供一基底100。在一些實施例中，基底100可包括多個單一結晶矽基底、多個化合物半導體基底或其他適當的基底，而該等化合物基底係例如矽鍺(SiGe)基底、砷化鎵(GaAs)基底、絕緣體上覆矽(SOI)基底。基底100具有一上表面S1。
請參考圖6到圖9，依據圖4中的步驟S103，一主動區界定製程係執行在基底100上。在一些實施例中，主動區界定製程係為一淺溝隔離(STI)形成製程。首先，請參考圖6，一墊氧化物層102以及一墊氮化物層104係依序形成在基底100的上表面S1上。在一些實施例中，墊氧化物層102包含氧化矽(SiO2)，以及墊氮化物層104包含氮化矽(Si3N4)。應當理解，應當理解，墊氧化物層102與墊氮化物層104可以其他適合的材料取代，而該等其他適合的材料係提供相對於基底100的高蝕刻選擇性。在一些實施例中，墊氧化物層102可藉由習知沉積製程所沉積，例如一化學氣相沉積(CVD)製程，或可藉由在爐中熱氧化基底100的一上薄部。墊氧化物層102可用來減少基底100與接下來形成的墊氮化物層104之間的一界 面應力(interfacial stress)。在一些實施例中，墊氮化物層104的製作技術包含使用一低壓化學氣相沉積(LPCVD)製程或一電漿加強化學氣相沉積(PECVD)製程。墊氮化物層104可當成一阻障層使用，以阻擋水或氧分子擴散進入基底。
接著，請參考圖7，一第一光阻圖案106形成在墊氮化層104上，以界定一絕緣區的一位置。在一些實施例中，第一光阻圖案106具有多個第一開孔O1，該等第一開孔O1係暴露墊氮化物層104的各上表面。尤其是，第一光阻圖案106的形成係至少包括依序塗佈一第一光阻層(圖未示)在墊氮化物層104上、暴露第一光阻層在一輻射並使用一第一光罩(圖未示)以及一微影製程，以及顯影暴露的第一光阻層。
接下來，請參考圖8，使用第一光阻圖案106當作一蝕刻遮罩，以蝕刻基底100、墊氧化物層102以及墊氮化物層104。尤其是，移除基底100、墊氧化物層102以及墊氮化物層104藉由該等第一開孔O1暴露的一些部分。因此，一絕緣溝槽T1形成在基底100中，然後使用一灰化製程(ashing process)或一濕式剝除製程(wet strip process)以移除第一光阻圖案106。
接著，請參考圖8，使用一濕式剝除製程以移除暴露絕緣溝槽T1的墊氧化物層102與墊氮化物層104。在此時，再次暴露基底100的上表面S1。然後，絕緣溝槽T1係以一介電材料110並使用一CVD製程或一旋轉塗佈製程進行充填。在一些實施例中，介電材料110包括以下至少其一：氧化矽(SiO2)、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、硼磷矽酸鹽玻璃(boron phosphorus silicate glass，BPSG)以及未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)。在絕緣溝槽T1以介電材料110進行充 填之後，可執行一化學機械研磨(CMP)製程，以平坦化介電材料110的一上表面，以使介電材料110的上表面不突出於基底100的上表面S1上。
仍請參考圖9，以介電材料110充填的絕緣溝槽T1係形成一絕緣區BB。在一些實施例中，絕緣區BB可以多個預定間隔設置在基底100中。此外，一主動區AA係被絕緣區BB所圍繞。
請參考圖10，依據圖4中的步驟S105，一離子植入製程執行在基底100上。尤其是，離子植入製程可包括一或多個摻雜製程。舉例來說，多個摻雜物可植入到基底100中，以形成一第一雜質區112、一第二雜質區114以及一第三雜質區116在主動區AA中。第一雜質區112、第二雜質區114以及第三雜質區116的各下表面係位在從基底100之第一上表面S1的一預定深度處。在一些實施例中，當摻雜物包含硼(B)、鎵(Ga)或銦(In)時，第一雜質區112、第二雜質區114以及第三雜質區116中的每一個係可為一p型摻雜區。在其他實施例中，當摻雜物包含磷(P)或砷(As)時，第一雜質區112、第二雜質區114以及第三雜質區116中的每一個係可為一n型摻雜區。在一實施例中，第一雜質區112與第三雜質區116可為p型，同時第二雜質區114係為n型。仍在其他實施例中，第一雜質區112與第三雜質區116可為n型，同時第二雜質區114係為p型。在一些實施例中，可執行一退火(annealing)製程以修復由離子植入製程所造成的損傷並活化(activate)該等摻雜物。
請參考圖11到圖12，依據圖4中的步驟S107，一閘極溝槽形成製程執行在基底100上。在一些實施例中，閘極溝槽形成製程係為一凹陷形成製程。首先，請參考圖11，一第二光阻圖案120形成在基底100上，以界定多個凹陷的位置。在一些實施例中，第二光阻圖案120包括多 個第二開孔O2，該等第二開孔O2係暴露第一雜質區112、第二雜質區114以及第三雜質區116的各上表面。尤其是，第二光阻圖案120的形成至少包括依序塗佈一第二光阻層(圖未示)在主動區AA與絕緣區BB上、暴露第二光阻層在一輻射並使用一第二光罩(圖未示)以及一微影製程(圖未示)，以及顯影暴露的第二光阻層。
接著，請參考圖12，使用第二光阻圖案120當做一蝕刻遮罩以蝕刻主動區AA。尤其是，移除主動區AA藉由該等第二開孔O2而暴露的一些部分。因此，多個閘極溝槽T2形成在主動區AA中，然後使用一灰化製程或一濕式剝除製程移除第二光阻圖案120。在一些實施例中，閘極溝槽T2的深度小於絕緣溝槽T1的深度。在一些實施例中，第一雜質區112、第二雜質區114以及第三雜質區116的各下表面，係高於閘極溝槽T2的下表面。在一些實施例中，閘極溝槽T2為一線形通道，係在主動區中之任何一方向延伸。因此，第一雜質區112與第二雜質區114係由其中一閘極溝槽T2所劃分，以及第二雜質區114與第三雜質區116係由其他閘極溝槽T2所劃分。
請參考圖13，依據圖4中的步驟S109，一第一阻障層130a形成在基底100上。尤其是，首先，第一阻障層130a沉積在主動區AA與絕緣區BB上，且共形形成在閘極溝槽T2內。接著，執行一CMP製程以移除第一阻障層130a位在上表面S1上的一些部分。所以，第一阻障層130a的一些餘留部分係直線排列在該等閘極溝槽T2的各內側壁處。在一些實施例中，第一阻障層130a的製作技術包含使用一CVD製程。較佳者，第一阻障層130a的製作技術包含使用一原子層沉積(ALD)沉積，以允許一更均勻厚度之一高度共形阻障層的形成。在一些實施例中，第一阻障層130a 包含各式不同材料，例如鉭、鈦、氮化鉭、氮化鈦、氮化矽鈦或其他選自相容性之適合的材料。
請參考圖14，依據圖4中的步驟S111，一第一閘極材料140a形成在基底100上。尤其是，首先，第一閘極材料140a沉積在主動區AA與絕緣區BB上，且完全填滿閘極溝槽T2。接著，執行一CMP製程以移除位在上表面S1上的第一閘極材料140a。因此，被第一阻障層130a圍繞之餘留的第一閘極材料140a係完全填滿位在主動區AA中的閘極溝槽T2。在一些實施例中，第一閘極材料140a的製作技術可包含使用一CVD製程、一物理氣相沉積(PVD)製程或一電鍍製程。在一些實施例中，第一閘極材料140a包含各式不同金屬，例如鋁、銅、鎢、鈦或其他具有一適當功函數的適當材料。在一些實施例中，在第一閘極材料140a沉積在第一阻障層130a上之前，一金屬晶種層(圖未示)係共形形成在第一阻障層130a上，以改善第一阻障層130a與接下來形成的第一閘極材料140a之間的黏性。依據第一閘極材料140a所選擇的材料來選擇該金屬晶種層的材料。
請參考圖15到圖18，依據圖4中的步驟S113，一凹陷係產生在閘極溝槽T2內。在一些實施例中，第一阻障層130a與第一閘極材料140a係依序進行凹陷，並成形為不同輪廓。首先，請參考圖15，使用一第一蝕刻製程以移除第一阻障層130a的一些部分，以便留下一餘留的第一阻障層130b。在一些實施例中，第一阻障層130b具有一上表面S2，係低於基底100的上表面S2。
請參考圖16，使用一第二蝕刻製程以移除第一閘極材料的一部分，以便留下一餘留的第一閘極材料140b。在一些實施例中，第二蝕刻製程使用一蝕刻劑，係不同於使用在第一蝕刻製程的蝕刻劑。第二蝕 刻製程係為一非等向性蝕刻，其係垂直移除大約第一閘極材料140a之高度的三分之一。在一些實施例中，在第二蝕刻製程之後，第一閘極材料140b具有一上表面S3，係大致與第一阻障層130b的上表面S2為共面。
接下來，請參考圖17，使用一第三蝕刻製程以移除第一阻障層130b的一些部分，以便留下一餘留的第一阻障層130。在一些實施例中，第三蝕刻製程使用與第一蝕刻製程相同的蝕刻劑。在一些實施例中，在第三蝕刻製程之後，第一阻障層130具有一上表面S4，大致低於第一閘極材料140b的上表面S3。
接著，請參考圖18，使用一第四蝕刻製程以移除第一閘極材料140b的一些部分，以便留下一餘留哦第一閘極材料140。在一些實施例中，第四蝕刻製程使用與第二蝕刻製程相同的蝕刻劑。第四蝕刻製程主要蝕刻第一閘極材料140b位在上表面S4之位面上的各側壁，並環繞第一閘極材料140b的一上部。相較於圖14及圖18，第一閘極材料140a蝕刻成土丘形(mound-shaped)第一閘極材料140。尤其是，第一閘極材料140包括一第一組件140-1以及一第二組件140-2，第二組件140-2位在第一組件140-1上的中心處。第二組件140-2從第一組件140-1朝向基底100的上表面S1延伸。在一些實施例中，第一組件140-1基本上具有一半橢圓輪廓，以及第二組件140-2基本上具有一鐘形(bell-shaped)輪廓。在一些實施例中，第一組件140-1與第二組件140-2具有不同尺寸。在一些實施例中，第一組件140-1具有一第一寬度W1，係隨著沿第一組件140-1的垂直延伸的一第一高度H1而變化。在一些實施例中，第二組件140-2具有一第二寬度W2，係隨著沿第二組件140-2的垂直延伸的一第二高度H2而變化。在一些實施例中，第一組件140-1具有一大致平坦上表面S5，係鄰近第一阻障 層130的上表面S4，並與第一阻障層130的上表面S4為共面。在一些實施例中，第二組件140-2具有一大致凸面的上表面S6，而上表面S6被上表面S5所圍繞，且從上表面S5延伸。第一組件140-1被第一阻障層130所圍繞，同時第二組件140-2並未被任何阻障層所覆蓋。在此時，通常係完成產生在閘極溝槽T2內的凹陷。
請參考圖19，依據圖4中的步驟S115，一第二阻障層150形成在基底100上。尤其是，第一組件140-1的上表面S5與第二組件140-2的上表面S6係被第二阻障層150所覆蓋。因此，第一閘極材料140係完全被第一阻障層130與第二阻障層150所包裹。在一些實施例中，第二阻障層150可包括與第一阻障層130相同的材料，並使用與第一阻障層130相同的製程。
請參考圖20，依據圖4中的步驟S117，一第二閘極材料160形成在基底100上。尤其是，沉積第二閘極材料160以完全覆蓋第一閘極材料140，且部分充填閘極溝槽T2。在一些實施例中，第二閘極材料160具有一上表面S7，係大致低於基底100的上表面S1。在一些實施例中，第二閘極材料160可包含摻雜或未摻雜多晶矽，其製作技術包含使用一LPCVD製程。較佳者，第二閘極材料160為摻雜有一雜質的一多晶矽，以便可降低第二閘極材料160的電阻。在一些實施例中，第一閘極材料140的電阻係低於第二閘極材料160的電阻。在一些實施例中，第一閘極材料140的功函數大於第二閘極材料160的功函數。在一些實施例中，第一閘極材料140係用來當作一金屬閘極電極，以及第二閘極材料160係用來當作一多晶矽閘極電極。金屬閘極電極與多晶矽閘極電極可一起形成位在一DRAM元件中之一電晶體中的一埋入雙閘極電極。在一些實施例中，包含 第一閘極材料140與第二閘極材料160的一埋入閘極電極180，係形成在閘極溝槽T2內，並當成電晶體的功能，其中埋入閘極電極180具有雙功函數。在埋入閘極電極180中，第一閘極材料140的第二組件140-2係朝向第二閘極材料160延伸。第二阻障層150插置在第二閘極材料160與第一閘極材料140之間。第一阻障層130與第二阻障層150完全將第一閘極材料140與第二閘極材料160分開。因此，可避免第一閘極材料140與第二閘極材料160之間的反應以產生矽化物。此外，第一阻障層130與第二阻障層150避免在埋入閘極電極180與該等雜質區之間的相互離子擴散。
請參考圖21，依據圖4中的步驟S119，一閘極隔離材料170形成在基底100上。尤其是，沉積閘極隔離材料170以完全覆蓋第二閘極材料160，且部分充填閘極溝槽T2。在一些實施例中，閘極隔離材料170具有一上表面S8，係大致與基底100的上表面S1為共面。在一些實施例中，閘極隔離材料170的製作技術包含使用一CVD製程。在一些實施例中，閘極隔離材料170包含一介電材料，例如氮化矽或其他適當的材料。閘極隔離材料170可保護埋入閘極電極180，並避免一電性短路電路發生。在此時，通常係形成一第一半導體結構ST1。第一半導體結構ST1包括一埋入閘極電極180，而埋入閘極電極180具有雙功函數。更重要是，埋入閘極電極180包括金屬閘極電極的一突出件。
仍請參考圖21，在一些實施例中，雙功函數的埋入閘極電極180可當成電晶體的一閘極端子。第一雜質區112與第二雜質區114，或者是第二雜質區114與第三雜質區116，可當作電晶體的一源極端子以及一汲極端子。在一些實施例中，具有其鄰近雜質區的埋入閘極電極180可視為在DRAM元件中的一埋入字元線。在一些實施例中，埋入閘極電極 180係在主動區AA中的一第一方向D1延伸。此外，多個埋入閘極電極180可沿一第二方向D2而平行配置，第二方向D2大致垂直於第一方向D1。在一些實施例中，一位元線接觸點(圖未示)可形成在第一雜質區112、第二雜質區114或第三雜質區116上，且在第三方向D3延伸，而第三方向D3大致同時垂直於第一方向D1與第二方向D2。在一些實施例中，一電容結構(圖未示)可形成在埋入閘極電極180上。
在一些實施例中，在圖4中的方法200亦可用來製造如圖3所示的一第二半導體結構ST2。第二半導體結構ST2基本上相同於第一半導體結構ST1，除了一第二半導體結構ST2之一第二組件140-3的形狀不同於第一半導體結構ST1之第二組件140-2的形狀之外。在一些實施例中，可以藉由調整第一至第四蝕刻製程的參數來實現差異，而該參數係例如蝕刻率、蝕刻角度、蝕刻溫度、蝕刻週期或類似參數。在第二半導體結構ST2中，第二組件140-3沿其垂直延伸而具有一基本一致的寬度W。此外，第二組件140-3的一側壁大致垂直於第一組件140-1的上表面。
本揭露提供一種半導體結構，係包括一埋入雙閘極電極。該埋入雙閘極電極具有一金屬閘極電極以及一多晶矽閘極電極，該多晶矽閘極電極設置在該金屬閘極電極上，其中該金屬閘極電極具有一突出件，其係使該金屬閘極電極呈土丘形。相較於圖1及圖2、或圖1及圖3，當其他條件維持相同時，比較實施例之半導體結構STA中的第一閘極材料50的體積，係遠小於圖2之半導體結構ST1中的第一閘極材料140的體積，或是遠小於圖3之半導體結構ST2中的第一閘極材料140的體積。尤其是，第一閘極材料140保留從第一組件140-1朝向基底100的上表面S1延伸的第二組件140-2或140-3，使得金屬閘極電極的材料數量不會顯著減少。第一閘極 材料140的該突出件允許該金屬閘極電極之一部分的移除，例如該多晶矽閘極電極，以產生空間給第二閘極材料160，而無須移除大量的金屬閘極電極。因此，因為多晶矽閘極電極的低功函數，所以可抑制GIDL。同時，由於金屬閘極電極的較大量之材料，所以避免該埋入閘極電極的全部閘極電阻過度增加。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:基底
110:介電材料
112:第一雜質區
114:第二雜質區
116:第三雜質區
130:第一阻障層
140:第一閘極材料
140-1:第一組件
140-2:第二組件
150:第二阻障層
160:第二閘極材料
170:閘極隔離材料
180:埋入閘極電極
AA:主動區
BB:絕緣區
D1:第一方向(寬度)
D2:第二方向
D3:第三方向
S1:上表面
ST1:第一半導體結構
T1:絕緣溝槽
T2:閘極溝槽

Claims (20)

  1. 一種半導體結構，包括：一基底，包括一第一上表面；一絕緣區，設置在該基底中；一主動區，被該絕緣區所圍繞；一閘極溝槽，設置在該主動區中；一第一阻障層，設置在該閘極溝槽之一側壁的一部分上；一第一閘極材料，設置在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層所圍繞，該第二組件從該第一組件朝向該第一上表面延伸，以及該第二組件不接觸該第一阻障層；一第二阻障層，設置在該第一阻障層與該第一閘極材料上，且覆蓋該第二組件的一側壁；一第二閘極材料，設置在該第二阻障層上；以及一閘極隔離材料，設置在該第二閘極材料上。
  2. 如請求項1所述之半導體結構，其中該第一閘極材料包含鋁、銅、鎢或鈦。
  3. 如請求項1所述之半導體結構，其中該第二閘極材料包含摻雜或未摻雜多晶矽。
  4. 如請求項1所述之半導體結構，其中該第一阻障層與該第二阻障層包含鉭、鈦、氮化鉭、氮化鈦或氮化矽鉭。
  5. 如請求項1所述之半導體結構，其中該閘極隔離材料包含氮化矽。
  6. 如請求項1所述之半導體結構，其中該第一組件具有一第一寬度，該第一寬度係隨著沿著該第一組件的垂直延伸之一第一高度而變化，以及該第二組件具有一第二寬度，該第二寬度係隨著沿著該第二組件的垂直延伸之一第二高度而變化。
  7. 如請求項1所述之半導體結構，其中該第一閘極材料被該第一阻障層與該第二阻障層所圍繞。
  8. 如請求項1所述之半導體結構，其中該第二閘極材料具有一第二上表面，係大致低於該基底的該第一上表面。
  9. 如請求項1所述之半導體結構，其中該閘極隔離材料具有一第三上表面，係大致與該基底的該第一上表面為共面。
  10. 如請求項1所述之半導體結構，其中該第一阻障層具有一第四上表面，係大致低於該基底的該第一上表面，以及該第一組件具有一第五上表面，係鄰近該第一阻障層的該第四上表面，且大致與該第一阻障層的該第四上表面為共面。
  11. 如請求項10所述之半導體結構，其中該第二組件具有一第六上表面，係被該第一組件的該第五上表面所圍繞，且從該第一組件的該第五上表面延伸。
  12. 一種半導體結構，包括：一基底，包括一第一上表面；一絕緣區，設置在該基底中；一主動區，被該絕緣區所圍繞；一閘極溝槽，設置在該主動區中；一第一阻障層，設置在該閘極溝槽之一側壁的一部分上；一第一閘極材料，設置在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層圍繞，該第二組件從該第一組件朝向該第一上表面延伸，並具有沿著該第二組件之垂直延伸的一基本上一致的寬度，其中該第二組件不接觸該第一阻障層；一第二阻障層，設置在該第一阻障層與該第一閘極材料上，且覆蓋該第二組件的一側壁；一第二閘極材料，設置在該第二阻障層上；以及一閘極隔離材料，設置在該第二閘極材料上。
  13. 如請求項12所述之半導體結構，其中該第二組件的一側壁係大致垂直於該第一組件的一第二上表面以及該第二組件的一第三上表面。
  14. 一種半導體結構的製備方法，包括：提供一基底，該基底包括一第一上表面；形成一絕緣區在該基底中，以圍繞該主動區；佈植複數個摻雜物進入該基底，以形成一第一雜質區、一第二雜質區以及一第三雜質區在該主動區中；形成一閘極溝槽在該主動區中；形成一第一阻障層在該閘極溝槽之一側壁的一部分上；形成一第一閘極材料在該閘極溝槽中，其中該第一閘極材料包括一第一組件以及一第二組件，該第一組件被該第一阻障層所圍繞，該第二組件從該第一組件朝向該第一上表面延伸，其中該第二組件不接觸該第一阻障層；形成一第二阻障層在該第一阻障層與該第一閘極材料上，且覆蓋該第二組件的一側壁；形成一第二閘極材料在該第二阻障層上；以及形成一閘極隔離材料在該第二閘極材料上。
  15. 如請求項14所述之半導體結構的製備方法，其中該第一阻障層的形成包括：共形沉積該第一阻障層在該閘極溝槽內；以及移除該第一阻障層位在該閘極溝槽內的一部分。
  16. 如請求項14所述之半導體結構的製備方法，其中該第一閘極材料的 形成包括：沉積該第一閘極材料，以完全填滿該閘極溝槽；以及移除該第一閘極材料位在該閘極溝槽內的一部分，以形成該第一組件與該第二組件。
  17. 如請求項15所述之半導體結構的製備方法，其中該第一阻障層的移除包括使用一第一蝕刻劑，以及該第一閘極材料之一部分的移除包括使用一第二蝕刻劑，其中該第一蝕刻劑不同於該第二蝕刻劑。
  18. 如請求項15所述之半導體結構的製備方法，其中該第二阻障層的形成包括將該第一閘極材料包裹在該第一阻障層與該第二阻障層中。
  19. 如請求項15所述之半導體結構的製備方法，其中該第二閘極材料的形成包括沉積該第二閘極材料，以完全覆蓋該第一閘極材料，且部分充填該閘極溝槽，其中該第二閘極材料具有一第二上表面，大致低於該基底的該第一上表面。
  20. 如請求項15所述之半導體結構的製備方法，其中該閘極隔離材料的形成包括沉積該閘極隔離材料，以完全覆蓋該第二閘極材料，並部分充填該閘極溝槽，其中該閘極隔離材料具有一第三上表面，大致與該基底的該第一上表面為共面。
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