TW202025388A - 半導體內連接結構之製造方法 - Google Patents

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李明翰
眭曉林
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台灣積體電路製造股份有限公司
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Abstract

一種半導體內連接結構之製造方法包括形成一通孔電極於一介電層內（via）；沉積一含釕導電層於通孔電極的上表面及介電層的上表面上；以及圖案化含釕導電層，以形成一導線於通孔電極的上表面上方，其中導線的厚度小於通孔電極的厚度。

Description

半導體內連接結構之製造方法
本發明實施例係關於一種積體電路裝置，且特別是關於一種積體電路裝置的內連接結構及其製造方法。
半導體積體電路（IC）工業經歷了快速地增長。IC材料及設計的技術演進已經產生了幾世代的IC，其中每一世代都具有比上一世代更小更複雜的電路。在IC演進過程中，通常功能密度（即，每一晶片面積的內連接裝置的數量）增加，而幾何尺寸（即，可使用製造製程所產生的最小特徵部件（或線））卻減小。此種按比例微縮小製程通常透過提高生產效率及降低相關成本而帶來多種益處。
這種按比例微縮也增加了製程與製造IC的複雜度，且為了實現這些進展， IC製程及製造需要有相似發展。舉例來說，通常實施於多層內連接（multilayer interconnect, MLI）特徵部件的銅類內連接結構已經呈現出效能、良率及成本上的挑戰，因為隨著IC特徵部件尺寸的不斷縮小，MLI特徵部件變得更加緊密。舉例來說，已觀察到依此形成的內連接結構具有更高的深寬比、電阻率及線間電容，造成周圍ILD層的損壞，且 在圖案化及沈積製程中產生空孔、坍塌及/或彎曲。因此，儘管現有的內連接結構通常已能滿足於其預期目的，然而其在所有方面並非完全令人滿意。
一種半導體內連接結構之製造方法包括形成一通孔電極於一介電層內；沉積一含釕導電層於通孔電極的上表面及介電層的上表面上；以及圖案化含釕導電層，以形成一導線於通孔電極的上表面上方，其中導線的厚度小於通孔電極的厚度。
一種半導體內連接結構之製造方法包括形成一第一介電層於一導電特徵部件上，並圖案化第一介電層以形成一通孔電極開口，其中通孔電極開口露出導電特徵部件。上述方法也包括沉積一第一阻障層於由第一介電層定義的通孔電極開口的側壁表面上，且沉積一第一塊體層於第一阻障層上方的通孔電極開口內，其中第一阻障層及第一塊體層填入通孔電極開口，以形成具有一第一厚度的一通孔電極。上述方法更包括進行至沉積一第二塊體層於通孔電極的上表面及第一介電層的上表面上方，其中第二塊體層包括釕，且圖案化第二塊體層，使第二塊體層的餘留部分設置於通孔電極的上表面上方。另外，上述方法包括沉積一第二阻障層於第二塊體層的餘留部分上，其中第二塊體層的餘留部分與第二阻障層於通孔電極上形成具有一第二厚度的一導線，且其中第二厚度小於第一厚度。上述方法更包括形成一第二介電層於導線及第一介電層上。
一種半導體內連接結構包括：一通孔電極，具有設置於第一介電層內的一第一厚度；一含釕導線，具有設置於通孔電極上方的一第二厚度，其中第二厚度小於第一厚度；以及一第二介電層，設置於含釕導線及第一介電層上。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同示例中會重複標號及/或文字。此重複是為了簡化與清楚的目的，且本身並不表示所討論的各種實施例及/或配置之間的關係。
再者，在本文隨後中的一特徵部件連接及/或耦接到另一特徵部件上的製作可包括特徵部件以直接接觸形成的實施例，並且也可包括可形成額外特徵部件夾設其間的實施例，使特徵部件可能未直接接觸。另外，在空間上的相關用語，例如，“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“之下”，“下方”、“在…之上”、“在…之下”、“頂部”、“底部”等等及其衍生詞（例如，“水平地” 、“向下”、“向上”等）用於容易說明本文中一特徵部件與另一特徵的關係。空間上的相關用語主要在於涵蓋包括特徵部件的裝置的不同方位。 此外，當用“約”、“近似”等描述數字或數字範圍時，此用語主要在於包括合理範圍內的數字，包括所述數字，例如所述數字的+/-10%範圍內或所屬技術領域中具有通常知識者理解的其他數值。舉例來說，用語“約5nm”包括4.5nm至5.5nm的尺寸範圍。
IC製造製程的流程通常分為三類：前段（front-end-of-line, FEOL）、中段（middle-end-of-line, MEOL）以及後段（back-end-of-line, BEOL）。FEOL通常包括與製造IC裝置相關的製程，例如電晶體。舉例來說，FEOL製程可包括形成隔離特徵部件、閘極結構以及源極及汲極特徵部件（通常稱為源極/汲極特徵部件）。MEOL通常包括製造接點（contact）至IC裝置的導電特徵部件（或導電區域）的相關的製程，例如至閘極結構及/或源極/汲極特徵部件的接點。BEOL通常包括製造內連接結構相關的過程，內連接結構內連接由FEOL製程（在此稱為FEOL特徵部件或結構）及MEOL製程（在此稱為MEOL特徵部件或結構）製造的IC特徵部件，藉以實現IC裝置的操作。舉例來說，BEOL製程可包括形成促進IC裝置操作的多層內連接特徵部件。本文探討了在BEOL製程期間，形成內連接結構以改善IC裝置效能的方法。
第1圖繪示出根據本文的各個不同型態的部分或全部的積體電路裝置10的局部放大示意圖。積體電路裝置10可包含於微處理器、記憶體及/或其他積體電路裝置內。在一些實施例中，積體電路裝置10為積體電路（IC）晶片、系統級晶片（system on chip, SoC）或其一部分，包括各種被動及主動微電子裝置，例如電阻器、電容器、電感器，二極體、p型場效應電晶體（p-type field effect transistors, PFETs）、n型場效應電晶體（n-type field effect transistors, NFET）、金屬氧化物半導體場效應電晶體（metal-oxide semiconductor field effect transistors, MOSFETs）、互補金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）電晶體、雙極接面電晶體（bipolar junction transistors, BJT）、橫向擴散MOS（laterally diffused MOS, LDMOS）電晶體，高壓電晶體、高頻電晶體、其他合適的部件或其組合。電晶體可為平面電晶體或多閘極電晶體，例如鰭狀FET（fin-like FETs, FinFETs）。為了清楚起見，已經簡化了第1圖，以更好理解本文實施例的發明概念。可於積體電路裝置10內加入額外特徵部件，且可在積體電路裝置10的其他實施例中予以替換、修改或排除以下所述的一些特徵部件。
積體電路裝置10包括一基底（例如，晶圓）12。在所繪的實施例中，基底12包括矽。可選地或另外地，基底12包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺（SiGe），GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。或者，基底12為絕緣體上覆半導體基底，例如絕緣體上覆矽（silicon-on-insulator, SOI）基底、絕緣體上覆矽鍺（silicon germanium-on-insulator, SGOI）基底、或絕緣體上覆鍺（germanium-on-insulator, GOI）基底。絕緣體上覆半導體基底可使用氧植入隔離（separation by implantation of oxygen, SIMOX）、晶圓接合及/或其他合適的方法來製造。取決於積體電路裝置10的設計需求，基底12可包括各種不同摻雜區域（未繪示）。在一些實施例中，基底12包括摻雜有p型摻雜物的p型摻雜區域（例如，p型井），例如硼（例如，BF2）、銦、其他p型摻雜物或其組合。在一些實施例中，基底12包括摻雜有n型摻雜物的n型摻雜區域（例如，n型井），例如磷、砷、其他n型摻雜物或其組合。在一些實施例中，基底12包括由p型摻雜物及n型摻雜物的組合形成的摻雜區域。各種摻雜區域可直接形成於基底12上及/或基底12內，例如提供p型井結構、n型井結構、雙井結構，凸起結構或其組合。可進行離子植入製程、擴散製程、其他合適的摻雜製程或其組合以形成各種摻雜區域。在一些示例中，基底12可為三維鰭部結構（即，基底12可替代地稱作鰭結構12，且第1圖繪示出鰭結構12沿鰭長度的剖面示意圖），包括此處所述的一或多種半導體材料，且也可包括如上所述的摻雜區域。
形成隔離特徵部件（未繪示）於基底12上及/或基底12內，以隔離各種區域，例如積體電路裝置10的各種裝置區域。舉例來說，隔離特徵部件定義出並彼此電性隔離主動裝置區域及/或被動裝置區域。隔離特徵部件包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料或其組合。隔離特徵部件可包括不同的結構，例如淺溝槽隔離（shallow trench isolation, STI）結構，深溝槽隔離（deep trench isolation, DTI）結構及/或矽局部氧化（local oxidation of silicon, LOCOS）結構。在一些實施例中，隔離特徵部件包括STI特徵部件。舉例來說，可透過蝕刻（例如，透過使用乾蝕刻製程及/或濕蝕刻製程）溝槽於基底12內，並使用絕緣體材料填充溝槽（例如，透過使用化學氣相沉積製程或旋塗玻璃製程）來形成STI特徵部件。可進行化學機械研磨（chemical mechanical polishing, CMP）製程，以去除過量的絕緣體材料及/或平坦化隔離特徵部件的上表面。在一些實施例中，STI特徵部件包括多層結構填充於溝槽，例如設置於氧化物襯層上的氮化矽層。
各種閘極結構設置於基底12上，例如閘極結構20A、閘極結構20B及閘極結構20C。在一些實施例中，閘極結構20A至20C中的一者或一者以上夾設於一源極區域與一汲極區域，其中一通道區域定義於上述源極區域與汲極區域之間。 一或多個閘極結構20A至20C接合通道區域，使得電流可在操作期間於源極/汲極區域之間流動。在一些實施例中，閘極結構20A至20C形成於鰭結構（例如，鰭結構12）上方，使得閘極結構20A至20C各自包圍鰭結構的一部分。舉例來說，閘極結構20A至20C中的一或多個包圍鰭結構的通道區域，進而夾設於鰭結構的源極區域與汲極區域。
閘極結構20A至20C包括金屬閘極（metal gate, MG）堆疊，諸如金屬閘極堆疊22A、金屬閘極堆疊22B及金屬閘極堆疊22C。金屬閘極堆疊22A至22C配置為根據積體電路裝置10的設計需求實現所需的功能，使得金屬閘極堆疊22A至22C包括相同或不同的膜層及/或材料。在一些實施例中，金屬閘極堆疊22A至22C包括閘極介電質（例如，閘極電介電層；未繪示）及閘極電極（例如，功函數層及導電塊體層；未繪示）。金屬閘極堆疊22A至22C可包括許多其他層，例如，蓋層、界面層、擴散層、阻障層、硬式罩幕層或其組合。在一些實施例中，閘極介電層設置於界面層（包括介電材料，例如氧化矽）上方，且閘極電極設置於閘極介電層上方。閘極介電層包括介電材料，例如氧化矽、高k值介電材料、其他合適的介電材料或其組合。高k值介電材料的示例包括二氧化鉿（HfO2 ）、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金，其他合適的高k值介電材料或其組合。在一些實施例中，閘極介電層為高k值介電層。閘極電極包括導電材料，例如多晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、鎢（W）、鉬（Mo）、鈷（Co）、TaN，NiSi 、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或其組合。在一些實施例中，功函數層是經調節以具有所需功函數（例如，n型功函數或p型功函數）的導電層，且導電塊體層為形成於功函數層上的導電層。在一些實施例中，功函數層包括n型功函數材料，例如Ti、銀（Ag）、錳（Mn）、鋯（Zr）、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合適的n型功函數材料或其組合。在一些實施例中，功函數層包括p型功函數材料，例如Mo、Al、釕（Ru）、TiN、TaN、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的p型功函數材料或其組合。塊體（或填充）導電層包括合適的導電材料，例如Al、W及/或Cu。導電塊體層可額外或一同包括多晶矽、Ti、Ta、金屬合金、其他合適的材料或其組合。
透過沉積製程、微影製程、蝕刻製程、其他合適的製程或其組合形成閘極結構20A至20C。沉積製程包括化學氣相沉積（CVD）、物理氣相沉積（physical vapor deposition, PVD）、原子層沉積（atomic layer deposition, ALD）、高密度電漿CVD（high density plasma CVD, HDPCVD）、金屬有機CVD（metal organic CVD, MOCVD）、遠程電漿CVD（remote plasma CVD, RPCVD）、電漿增強CVD（plasma enhanced CVD, PECVD）、低壓CVD（low-pressure CVD, LPCVD）、常壓CVD（atmospheric pressure CVD, APCVD）、電鍍、其他合適的方法或其組合。微影圖案化製程包括光阻塗覆（例如，旋塗）、軟烤，罩幕對準、曝光、後曝烤、顯影光阻、清洗、乾燥（例如，硬烤）、其他合適的製程或其組合。或者，微影曝光製程由其他方法輔助，實施或替換，例如無罩幕微影、電子束寫入或離子束寫入。蝕刻製程包括乾蝕刻製程、濕蝕刻製程、其他蝕刻製程或其組合。根據後閘極製程、先閘極製程或混合後閘極/先閘極製程製造金屬閘極堆疊22A至22C。在後閘極製程實施例中，閘極結構20A至20D包括虛置閘極堆疊，其隨後替換為金屬閘極堆疊22A至22C。虛置閘極疊層可包括界面層（可包括氧化矽）及虛置閘極電極層（可包括多晶矽）。在上述實施例中，去除虛置閘極電極層，進而形成其中形成金屬閘極堆疊22A至22C的開口（溝槽）。
閘極結構20A至20C更包括間隙壁26A至26C分別與金屬閘極堆疊22A至22C相鄰設置（例如，沿著側壁）。間隙壁26A至26C透過任何合適的製程形成並包括介電材料。介電材料可包括矽、氧、碳、氮、其他合適的材料或其組合（例如，氧化矽、氮化矽、氮氧化矽或碳化矽）。舉例來說，在所繪示的實施例中，可沉積包含矽及氮的介電層（例如，氮化矽層）於基底12上，且隨後進行異向性蝕刻，以形成間隙壁26A至26C。在一些實施例中，間隙壁26A至26C包括多層結構，例如包括氮化矽的第一介電層及包括氧化矽的第二介電層。在一些實施例中，鄰近金屬閘極堆疊22A至22C形成多於一組的間隙壁，例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁及/或主間隙壁。在上述的實施例中，各組間隙壁可包括具有不同蝕刻速率的材料。舉例來說，可沉積包含矽及氧的第一介電層（例如，氧化矽）於基底12上，且隨後進行異向性蝕刻，以形成與金屬閘極堆疊22A至22C（或一些實施例中為虛設金屬閘極堆疊）相鄰的第一間隙壁組。在一些實施例中，可沉積包括矽及氮的第二介電層（例如，氮化矽）於基底12上，隨後進行異向性蝕刻，以形成與第一間隙壁組相鄰的第二間隙壁組。在形成間隙壁26A至26C之前及/或之後，可進行佈植、擴散及/或退火製程，以在基底12內形成輕摻雜的源極及汲極（lightly doped source and drain, LDD）特徵部件及/或重摻雜的源極及汲極（heavily doped source and drain, HDD）特徵部件，這取決於關於積體電路裝置10的設計需求。
磊晶源極特徵部件及磊晶汲極特徵部件（稱為磊晶源極/汲極特徵部件）設置於基板12的源極/汲極區域內。舉例來說，磊晶生長一半導體材料於基底12上，形成磊晶源極/汲極特徵部件30於基底12的源極/汲極區域上。在所繪示的實施例中，閘極結構20B夾設於磊晶源極/汲極特徵部件30，且通道區域定義於磊晶源極/汲極特徵部件30之間。因此閘極結構20B及磊晶源極/源極結構30形成積體電路裝置10的電晶體的一部分，例如上拉電晶體或下拉電晶體。因此，閘極結構20B及/或磊晶源極/汲極特徵部件30或可稱作裝置特徵部件 。在一些實施例中，磊晶源極/汲極特徵部件30包圍鰭結構的源極/汲極區域。磊晶製程可為CVD沉積技術（例如，氣相磊晶（vapor-phase epitaxy, VPE）、超高真空CVD（ultra-high vacuum CVD, UHV-CVD）、LPCVD及/或PECVD）、分子束磊晶、其他合適的SEG製程或組合它們。磊晶製程可使用氣態及/或液態前驅物，其與基底12的成分相互作用。磊晶源極/汲極特徵部件30摻雜有n型摻雜物及/或p型摻雜物。在一些實施例中，其中積體電路裝置10配置為n型裝置（例如，具有n型通道），磊晶源極/汲極特徵部件30是含矽及/或碳的磊晶層，其中含矽磊晶層或含矽碳的磊晶層摻雜有磷、其他n型摻雜物或其組合（例如，形成Si：P磊晶層或Si：C：P磊晶層）。在一些實施例中，在積體電路裝置10配置為p型裝置（例如，具有p型通道），磊晶源極/汲極特徵部件30為含矽及鍺的磊晶層，其中含矽鍺的磊晶層是摻雜硼、其他p型摻雜物或其組合（例如，形成Si：Ge：B磊晶層）。在一些實施例中，磊晶源極/汲極特徵部件30包含材料及/或摻雜物於通道區域內，以得到所需拉伸應力及/或壓縮應力。在一些實施例中，在沉積期間透過向磊晶製程的來源材料添加雜質，以摻雜磊晶源極/汲極特徵部件30。在一些實施例中，在沉積製程之後透過離子植入製程摻雜磊晶源極/汲極特徵部件30。在一些實施例中，進行退火製程，以活化積體電路裝置10的磊晶源極/汲極特徵部件30及/或其他源極/汲極區域內的摻雜物（例如，HDD區域及/或LDD區域）。
一多層內連接（MLI）特徵部件40設置於基底12上。MLI特徵部件40電性耦接各種裝置（例如，電晶體、電阻器、電容器及/或電感器）及/或積體電路裝置10的部件（例如，閘極結構及/或源極/汲極特徵部件），使各種裝置及/或部件可如積體電路裝置10的設計需求所制定的那樣操作。MLI特徵部件40包括介電層及導電層的組合，其配置為形成各種內連接結構。導電層配置為形成垂直內連接特徵部件（例如，裝置層位接點及/或通孔電極）及/或水平內連接特徵部件，例如導線。垂直內連接特徵部件通常連接MLI特徵部件40的不同層（或不同平面）內的水平內連接特徵部件。在積體電路設備10的操作期間，內連接結構配置為裝置及/或積體電路設備10的部件之間的路由信號及/或將信號（例如，時序信號，電壓信號及/或接地信號）分配給積體電路設備10的裝置及/或組件。應注意，儘管MLI特徵部件40繪示成具有給定數量的介電層及導電層，然而根據積體電路裝置10的設計需求，本文設想MLI特徵部件40具有更多或更少介電層及/或導電層。
在第1圖中，MLI特徵部件40包括一或多個介電層，例如設置於基底12上的一內層介電層42（ILD-0）、設置於ILD層42上的一內層介電層44（ILD-1）、一內層介電層46 （ILD-2）設置於ILD層44上，且依內層介電層48（ILD-3）設置於ILD層46上。在一些實施例中，ILD層44,46及48或可稱作金屬間介電（inter-metal dielectric, IMD）層。 ILD層42至48包括介電材料，包括例如氧化矽、氮化矽、氮氧化矽、四乙基正矽酸鹽（tetraethylorthosilicate, TEOS）氧化物、未摻雜的矽酸鹽玻璃，或摻雜的氧化矽（例如，硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphosilicate PSG）、硼摻雜矽玻璃（boron doped silicon glass, BSG）、低k值介電材料、其他合適的介電材料，或其組合。示例性的低k值介電材料包括FSG、碳摻雜的氧化矽，Black Diamond®（加利福尼亞州聖克拉拉的應用材料）、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶質氟化碳（amorphous fluorinated carbon）、聚對二甲苯（Parylene）、BCB、SiLK（密西根中部的陶氏化學）、聚醯亞胺、其他低k值介電材料或其組合。在所繪示的實施例中，ILD層42至48為包括低k值介電材料介電層（通常稱作低k值介電層）。ILD層42至48可包括具有多種介電材料的多層結構。MLI特徵部件40更可包括設置於基底12上的一或多個蝕刻停止層（etch stop layer, ESL），例如設置於ILD層42與ILD層44之間的蝕刻停止層（ESL）52，設置於ILD層44與ILD層46之間的蝕刻停止層（ESL）54，以及設置於ILD層46與ILD層48之間的蝕刻停止層（ESL）56。在一些實施例中，蝕刻停止層（ESL）（未繪示）也設置於基底12與ILD層42之間。蝕刻停止層（ESL）52至56包含與ILD層42至48不同的材料，例如不同於ILD層42-48的介電材料的一介電材料。在所繪示的實施例中，其中ILD層42至48包括低k值介電材料，一蝕刻停止層（ESL）52至56包括矽及氮（例如，氮化矽或氮氧化矽）。ILD層42-48及/或蝕刻停止層（ESL）52至56形成於基底12上，舉例來說，透過沉積製程，例如CVD、PVD、ALD、PECVD、HDPCVD、MOCVD、RPCVD、LPCVD、ALCVD、APCVD，旋塗介電質、電鍍、其他合適的方法或其組合上。在一些實施例中，ILD層42至48及/或蝕刻停止層（ESL） 52-56透過流動式CVD（flowable CVD, FCVD）製程形成，所述製程包括例如沉積可流動材料（例如液體化合物）於基底12上並透過合適的技術將可流動材料轉成固體材料，例如熱退火及/或紫外線照射處理。在沉積ILD層42-48及/或蝕刻停止層（ESL） 52至56之後，進行CMP製程及/或其他平坦化製程，使ILD層42至48及/或蝕刻停止層（ESL） 52至56具有值上平坦的表面。
裝置層位（level）接點60、裝置層位接點62、裝置層位接點64、通孔電極70、通孔電極72、通孔電極74、導線80、導線82、導線84通孔電極90、通孔電極92及通孔電極94設置在ILD層42至48內，以形成內連接結構。裝置層位接點60至64（也稱為區域（local）內連線或區域接點）將IC裝置特徵部件電性耦接及/或物理性耦接至MLI特徵部件40的其他導電特徵部件。舉例來說，裝置層位接點60為金屬對多晶矽（metal-to-poly, MP）接點，其通常是指與閘極結構（例如多晶矽閘極結構或金屬閘極結構）的接點。在所繪示的實施例中，裝置層位接點60設置於閘極結構20B（具體來說，金屬閘極堆疊22B）上，使裝置層位接點60將閘極結構20B連接至通孔電極70。裝置層位接點60延伸穿過ILD層44及蝕刻停止層（ESL）52，然而本文考慮了裝置層位接點60延伸通過多於一個ILD層及/或MLI特徵部件40的蝕刻停止層（ESL）的實施例。在進一步的實施例中，裝置層位接點62及裝置層位接點64為金屬對裝置（metal-to-device, MD）接點，其通常是指與積體電路裝置10的導電區域的接點，例如源極/汲極區域。在所繪示的實施例中，裝置層位接點62及裝置層位接點64設置於對應的磊晶源極/汲極特徵部件30上，使裝置層位接點62及裝置層位接點64分別將磊晶源極/汲極特徵部件30連接到通孔電極72及通孔電極74。裝置層位接點62及裝置層位接點64延伸穿過ILD層42、ILD層44及蝕刻停止層（ESL）52，然而本文考慮了裝置層位接點62及/或裝置層位接點64延伸穿過多於一個ILD層及/或MLI特徵部件40的蝕刻停止層（ESL）52的實施例。在一些實施例中，裝置層位接點60至64是MEOL導電特徵部件，其內連接FEOL導電特徵部件（例如，閘極結構20A至20C及/或磊晶源極/汲級特徵部件30）至BEOL導電特徵部件（例如，通孔電極70至74），進而將FEOL導電特徵部件電性及/或物理性耦接至BEOL導電特徵部件。
通孔電極70至74及通孔電極90至94將MLI特徵部件40的導電特徵部件彼此電性耦接及/或物理性耦接。舉例來說，通孔電極70設置於裝置層位接點60上，使通孔電極70將裝置層位接點60連接54導線80；通孔電極72設置於裝置層位接點62上，使通孔電極72將裝置層位接點62連接至導線82；通孔電極74設置於裝置層位接點64上，使通孔電極74將裝置層位接點64連接至導線84。另外，通孔電極90至94分別設置於導線80、82及84上，使通孔電極90至94將導線80、82及84連接至MLI特徵部件40的額外導線（未繪示）。在所繪示實施例中，通孔電極70至74延伸穿過ILD層46及蝕刻停止層（ESL） 54，且通孔電極90-94延伸穿過ILD層48而接觸導線80至84，然而本文考慮了通孔電極70至74及通孔電極90至94延伸通過MLI特徵部件40中多於一個ILD層及/或蝕刻停止層（ESL）的實施例。在一些實施例中，通孔電極70至74為BEOL導電特徵部件，將MEOL導電特徵部件（例如，裝置層位接點60至64）內連接至BEOL導電特徵部件（例如，導線80至84），進而將MEOL導電特徵部件電性及/或物理性耦接至BEOL導電特徵部件。在一些實施例中，通孔電極90至94為BEOL導電特徵，將不同ILD層中的BEOL導電特徵部件彼此內連接，例如導線80至84至設置於ILD層42-48上的其它ILD層（未繪示）內的導線（未繪示），進而電性耦接及/或物理性耦接積體電路裝置10的BEOL導電特徵部件。裝置層位接點60至64、通孔電極70至74及通孔電極90至94包括任何合適的導電材料，例如Co、Ru、 Cu、Ta、Ti、Al、TaN、TiN、其他合適的導電材料或其組合。在所繪示的實施例中，通孔電極70至74形成一厚度76，導線80至84形成一厚度86，且通孔電極90至94形成一厚度96。
通常用於形成設置於通孔電極上方的導線的一製程包括沉積一第二ILD層（例如，ILD層48；包括一選擇性蝕刻停止層（ESL），例如蝕刻停止層（ESL）56），其中形成導線（例如導線80-84的任何一者）且形成於第一ILD層（例如ILD層46）（其中形成通孔電極（例如，通孔電極70至74的任何一者））上；進行一或多個微影及/或蝕刻製程，以在其各自的ILD層內提供用以形成通孔電極的開口以及位於其上用以形成導線提供開口；透過沉積製程填充開口，以形成導線及通孔電極，使導線及通孔電極包括相同的導電材料；隨後進行一或多個CMP製程，以去除任何多餘的導電材料。通常，由此形成的導線的厚度（例如厚度86）與通孔電極的厚度（例如厚度76或96）的比率約為1：1。然而，隨著IC技術朝向更小的技術世代（例如16nm、10nm、7nm、5nm及更低）發展，且MLI特徵部件變得更緊密，已經觀察到形成的內連接特徵部件表現出更高的深寬比、電阻率及線間電容；造成周圍ILD及/或IMD層的損壞；以及在圖案化及沈積過程中產生空孔、坍塌及/或彎曲。特別地，增加的深寬比（例如設置於各自的通孔電極70至74上的導線80至84）歸咎於形成的特徵部件的開口（例如導線80至84中的一或多個的開口）的寬度實質上小於導線的厚度（或高度）（例如，厚度86）及通孔電極的厚度（例如厚度76或96）的加總。
為了解決這些挑戰，IC製造商正在尋求改進形成具有降低的深寬比及改進的效能的內連接特徵部件的方法。根據本文的實施例，代替圖案化以形成開口（例如，通過微影及/或蝕刻製程）及隨後填充開口以形成導線（例如，導線80至84），導電材料可直接沉積於通孔電極（例如通孔電極70至74）以形成具有小得更多的厚度的導線，進而降低內連接特徵部件的總深寬比。在一示例中，導線的厚度（例如，厚度86）與通孔電極的厚度（例如，厚度76或96）的比率可從約1：1減小到約1：2。在另一示例中，上述比率可從約1：1減小到約1:10。若比率大於約1：2，則上面討論的關於裝置的電性效能及結構完整性的挑戰可能持續存在。另一方面，若比率小於約1:10，則導線的厚度可能太小，使得電子散射實際上可能增加導線的電阻率。實際上，比率的略微降低，例如從約1:10降至約1：10.1，可能顯著增加導線的電阻率，對裝置的效能造成極大負面影響。
因此，本文的實施例具有出許多優點。舉例來說，降低內連接特徵部件的深寬比有助於減輕在圖案化製程期間可能發生關形成空孔、坍塌及/或彎曲的問題。 另外，透過減小導線的厚度，可減小IC裝置的電容，進而導致IC裝置的整體RC延遲降低。透過略過圖案化ILD層（例如，ILD層48）來形成導線，也可最小化由蝕刻氣體及/或電漿引起的損壞，進而進一步減小IC裝置的電容。 此外，透過在導線及/或通孔電極中形成具有比銅低的電阻率的材料（例如Ru及Co），IC裝置的電阻率（連帶整體RC延遲）也可降低。
第2A圖繪示出根據本文的各個不同型態，當部分或全部實施為內連接結構100A時積體電路裝置10的部分A的局部放大示意圖。內連接結構100A包括裝置層位接點62、通孔電極72、導線82及通孔電極92，其中通孔電極72延伸穿過ILD層46、蝕刻停止層（ESL） 54及蝕刻停止層（ESL）56，以將裝置層位接點62內連接至導線82，且通孔電極圖92延伸穿過ILD層48以將導線82內連接至形成於通孔電極92上的額外導電層。在一些實施例中，內連接結構100A內省略蝕刻停止層（ESL）54及/或蝕刻停止層（ESL）56。為了清楚起見，已簡化了第2A圖，以更好理解本文的發明概念。可於內連接結構100A內加入額外特徵部件，且可於內連接結構100A的其他實施例中替換、修改或排除以下所述的某些特徵部件。
在第2A圖中，裝置層位接點62設置於ILD層44內。通孔電極72及ILD層46（及/或蝕刻停止層（ESL）54）的下表面設置於裝置層位接點62的上表面上，且ILD層44設置於裝置層位接點62的側壁。儘管未於第2A圖中示出，然而裝置層位接點62的底部延伸穿過ILD層42及蝕刻停止層（ESL） 52，以接觸磊晶源極/汲極特徵部件30，如第1圖所示。裝置層位接點62包括導電塊體層120，導電塊體層120包括任何合適的導電材料，例如Co、Ru、Cu、W、Ta、Ti、Al、TaN、TiN、其他合適的導電材料或其組合。儘管未繪示，然而在一些實施例中，裝置層位接點62可進一步包括其他材料層，例如蓋層、阻障層、黏著層、其他合適的材料層或其組合。
通孔電極72填充通孔電極開口，通孔電極開口具有由ILD層46、蝕刻停止層（ESL）54及蝕刻停止層（ESL）56定義出的側壁，以及由裝置層位接點62（或內含的最頂部材料層）的上表面定義出的下表面。通孔電極72將導線82內連接至裝置層位接點62。通孔電極72包括通孔電極塊體層104，其包括任何合適的導電材料，例如Co、Ru、Cu，奈米管、二維材料（例如，石墨烯）、二元合金、三元合金、金屬化合物（包括，例如，Sc、V、Cr、Zr、Nb、Mo、Hf、Al、Si、P、S、Ga、Ge、As、Cd、In、Sn、Tl、Pb、 C、N或其組合）、其他合適的導電材料或其組合。在所繪示的實施例中，通孔電極72更包括一通孔電極阻障層102設置於通孔電極塊體層104與定義通孔電極72的表面（例如由ILD層46、蝕刻停止層（ESL）54及蝕刻停止層（ESL）56定義的側壁表面以及由裝置層位接點62（或內含最頂層材料層）的上表面定義的下表面）之間。。在一些實施例中，通孔電極阻障層102選擇性沉積於由ILD層46定義的側壁表面上。通孔電極阻障層102的配置可促進通孔電極塊體層104貼附至裝置層位接點62、導線82及/或ILD層46。在所繪示實施例中，通孔電極72具有厚度（或高度）76，其從通孔電極72的下表面（由裝置層位接點62所定義）測量至通孔電極72的上表面（由導線82所定義）。在所繪示實施例中，從通孔電極阻障層102的下表面至通孔電極塊體層104的上表面測量出厚度76。在一些示例中，厚度76在約2nm至200nm的範圍。
通孔電極阻障層102可包括鈦、鉭、鎢、鈷、錳、氮、自組裝單層（包括矽烷、矽烷醇（silanol）或矽烷基氫化物（silyl hydride））、其他合適的材料或其組合。舉例來說，通孔電極阻障層102包括TiN、TaN、WN、CoN、MnN、其他合適的材料或其組合。 在許多實施例中，通孔電極阻障層102防止化學物質在後續製程期間擴散進入、攻擊及/或損耗裝置層位接點62。在所繪示實施例中，通孔電極阻障層102具有小於約50nm的厚度。
導線82設置於通孔電極72上，例如，位於通孔電極阻障層102及通孔電極塊體層104、ILD層46（及/或蝕刻停止層（ESL） 56）上。通孔電極92的下表面設置於導線82的上表面上，且ILD層48設置於導線82的側壁上。導線82包括導電塊體層108及阻障層106。在所繪示實施例中，阻障層106設置於導電塊體層108的上表面及側壁表面上。導電塊體層108包括任何合適的導電材料，例如Co、Ru、二維材料（例如，石墨烯）、奈米管、二元合金、三元合金、金屬化合物（包括，例如，Sc、V、Cr、Zr、Nb、Mo、Hf、Al、Si、P、S、Ga、Ge、As、Cd、In、Sn、Tl、Pb、C、N或其組合）、其他合適的導電材料或其組合。在本實施例中，導電塊體層108包括Ru及/或Co。對於所繪示的實施例中，導線82的厚度86約在1nm至20nm的範圍。與常用的導電材料Cu相比，Ru及Co具有比Cu低的電阻率，因為Ru及Co的平均自由路徑（mean-free path, MFP）小於Cu的小長度尺度（例如，小於約20nm），可幫助減少晶界處的電子散射，進而改善電特性。在一些實施例中，導電塊體層108包括不同於通孔電極塊體層104的導電材料。在一示例中，通孔電極塊體層104包括Cu，且導電塊體層108包括Ru。在另一示例中，通孔電極塊體層104包括Co，且導電塊體層108包括Ru。
在所繪示實施例中，阻障層106選擇性沉積於導電塊體層108的露出表面上，且可形成為小於約50nm的厚度。阻障層106可與通孔電極阻障層102的組成相似，且可包括鈦、鉭、鎢、鈷、錳、氮、其他合適的材料或其組合。舉例還說，阻障層106包括TiN、TaN、WN、CoN、MnN、其他合適的材料或其組合。在所繪示實施例中，導線82具有厚度（或高度）86，其由導線82的下表面（由通孔電極72及/或ILD層46（及/或蝕刻停止層（ESL） 56）的上表面所定義）測量至由ILD層48及通孔電極92的下表面所定義的導線82的上表面（例如，阻障層106的上表面）。在一些示例中，厚度86約在1nm至20nm的範圍。在進一步的實施例中，厚度86與厚度76的比率約在1：2至約1:10的範圍。
如上所述，通常用於形成例如導線82及通孔電極72的MLI特徵部件的製程包括圖案化ILD層以形成用於通孔電極的開口及用於設置於通孔電極上方的導線的開口，並沉積導電材料以填充開口而形成通孔電極及導線。如此形成的導線的厚度與通孔電極的厚度之比約為1：1。上述比率從約1：1降低至約1：2或甚至約1:10（由於例如導線的厚度減小）表示MLI特徵部件的總深寬比降低。深寬比降低提供了許多優點。在一個示例中，降低的深寬比減少了關於通常在圖案化製程期間發生的MLI特徵部件的線變形及/或線坍塌的問題的發生。在另一示例中，降低的深寬比降低了MLI特徵部件的線間電容，進而減少了整個裝置的RC延遲。
通孔電極92填入通孔電極開口，通孔電極開口具有由ILD層48定義出的側壁及由導線82（例如，阻障層106）的上表面定義出的下表面。通孔電極92包括包含相似於通孔電極72中的通孔電極塊體層104的導電材料的一通孔電極塊體層112，以及設置於通孔電極塊體層112與通孔電極92的表面（例如由ILD層48定義出的側壁及由導線82（例如阻障層106）的上表面定義出的下表面）之間的一通孔電極阻障層110。在一些實施例中，通孔電極阻障層110選擇性沉積於由ILD層48定義出的側壁表面上。通孔電極阻障層110可相似於通孔電極72內形成的通孔電極阻障層102，並且可配置為促進通孔電極塊體層112與導電層的貼附。在所繪示實施例中，通孔電極92具有厚度（或高度）96，其從通孔電極92的下表面（由導線82的上表面所定義）測量至通孔電極92的上表面（由通孔電極92的上表面（例如通孔電極塊體層112的上表面）所定義）。在所繪示實施例中，自通孔電極阻障層110的下表面測量厚度96。在一些實施例中，厚度86與厚度96的比率約在1：2至約1:10的範圍。在所繪示實施例中，通孔電極阻障層110具有小於約50nm的厚度。
第2B圖為根據本文各個不同形態，當部分或全部實施為內連接結構100B時積體電路裝置10的部分A的局部放大示意圖。內連接結構100B相似於內連接結構100A，除了於通孔電極72中省略了阻障層102。因此，通孔電極72填入一通孔電極開口，其具有由ILD層46及/或蝕刻停止層（ESL）54定義出的側壁及由裝置層位接點62的導電塊體層120定義出的下表面。舉例來說，在通孔電極塊體層104包括Co及/或Ru的實施例中，可省略通孔電極阻障層102，因為當通孔電極塊體層104包括Co及/或Ru而不是Cu時，來自通孔電極塊體層104的化學擴散範圍不是很大。在一些實施例中，如果通孔電極92包括Co及/或Ru，則通孔電極92內也可省略通孔電極阻障層102。相似於內連接結構100A，可在內連接結構100B中省略蝕刻停止層（ESL） 54及/或56。為了清楚起見，已簡化了第2B圖，以更好理解本文的發明概念。可在內連接結構100B中加如額外特徵部件，且可在內連接結構100B的其他實施例中替換、修改或排除以下所述的某些特徵部件。
第2C圖為根據本文各個不同形態，當部分或全部實施為內連接結構100B時積體電路裝置10的部分A的局部放大示意圖。內連接結構100C相似於內連接結構100A，除了阻障層102設置於由ILD層46定義出的側壁表面上，且設置於ILD層46及/或蝕刻停止層（ESL） 56的上表面的一部分上之外。相反地，在第2A圖中，通孔電極阻障層102設置於裝置層位接點62的上表面及由ILD層46定義出的側壁表面上，如內連接結構100A所示。具體地，導電塊體層108沉積於通孔電極塊體層104及部分通孔電極阻障層102上。在所繪示實施例中，通孔電極阻障層102包括TiN、TaN、WN、CoN、MnN、自組裝單層（包括矽烷、矽烷醇（silanol）或矽烷基氫化物（silyl hydride））、其他合適的材料或其組合。因此，通孔電極72填入通孔電極開口，通孔電極開口具有由通孔電極阻障層102定義出的側壁及由裝置層位接點62的上表面（例如導電塊體層120的上表面）定義出的底部。為了清楚起見，已簡化了第2C圖，以更好理解本文的發明概念。可在內連接結構100C中加入額外特徵部件，且可在內連接結構100C的其他實施例中替換、修改或排除以下所述的某些特徵部件。
第3A圖係根據本文各個不同形態用於製造內連接結構的方法200的流程圖，例如第2A至2C圖中的內連接結構100A至100C。在區塊210步驟中，方法200包括形成一裝置層位接點於基底上。 在區塊220步驟中，形成一通孔電極於裝置層位接點上。在區塊230步驟中，形成一導線於通孔電極上。在區塊240步驟中，方法200可繼續完成內連接結構的製造。可在方法200之前、期間及之後提供額外步驟，且可針對方法200的其他實施例移動、替換或排除所述的某些步驟。
第3B圖係根據本文各個不同形態用於製造內連接結構的通孔電極的方法250的流程圖，例如第2A-2C圖的內連接結構100A至100C的通孔電極72及92。在一些實施例中，方法250可實施於方法200的區塊220步驟中。在區塊252步驟中，方法250包括形成一開口於位於一導電特徵部件（例如第2A-2C圖中的內連接結構100A至100C的裝置層位接點62）上的介電層內。在區塊254步驟中，形成一通孔電極阻障層於開口的側壁表面及下表面上。或者，在區塊256步驟中，選擇性形成通孔電極阻障層於由介電層定義出的開口的側壁表面上。之後，在區塊258步驟中，形成一通孔電極塊體層於通孔電極阻障層上，使通孔電極阻障層及通孔電極塊體層填入開口並形成一通孔電極。在一些實施例中，省略了區塊254及區塊256，使在開口內未形成通孔電極阻障層（例如第2B圖中所繪示的實施例）。如此通孔電極塊體層可直接形成於由介電層及裝置層位接點定義出的開口的側壁表面上。可在方法250之前、期間及之後提供額外步驟，且可針對方法250的其他實施例移動、替換或排除所述的某些步驟。
第3C圖係根據本文各個不同形態用於製造內連接結構的導線的方法260的流程圖，所述內連接結構例如為第2A-2C圖中的內連接結構100A至100C的導線82。在一些實施例中，方法260可實施於方法200的區塊230步驟中。在區塊262步驟中，方法260包括沉積一導電塊體層於方法250的區塊258步驟中形成的通孔電極上方。在區塊264步驟中，圖案化（例如，通過一系列微影及/或蝕刻製程）導電塊體層，使導電塊體層的一部分餘留於通孔電極的上表面及介電層（其內形成上述通孔電極）的上表面上。在區塊266步驟中，形成一阻障層於餘留的導電塊體層上，進而形成導線。在所繪示實施例中，阻障層選擇性形成於導線的表面上，以下討論選擇性沉積的細節。之後，在區塊268步驟中，形成一介電層於導線上方。可在方法250之前、期間及之後提供額外步驟，且可針對方法250的其他實施例移動、替換或排除所述的某些步驟。
第4至13圖繪示出根據本文的各個不同型態在各種製造階段（例如關於第3A圖的方法200、第3B圖的方法250及/或第3C圖的方法圖的方法260的那些製造階段）的部分或全部內連接結構局部放大示意圖。為了清楚起見，已簡化了第4至13圖，以更好理解本文的發明概念。可於內連接結構300內額外加入特徵部件，且可於內連接結構300的其他實施例中替換、修改或排除以下述的某些特徵部件。
在第4圖中，請對照區塊252，提供一基板310，其具有設置於其上的導電特徵部件322。基底310相似於第1圖中所繪示及敘述的基底12。在所繪示實施例中，導電特徵部件322為MEOL特徵部件，相似於第1圖及第2A至2C圖中所繪示及敘述的裝置層位接點62。舉例來說，導電特徵部件322包括一導電塊體層（未繪示）相似於第2A至2C圖中所繪示及敘述的導電塊體層120。或者，在一些實施例中，導電特徵部件322為BEOL特徵部件，例如MLI特徵部件40的導線82。在所繪示實施例中，導電特徵部件322形成於一介電層320中，其相似於第1圖及第2A至2C圖所繪示的ILD層42至48。在一些實施例中，導電特徵部件322透過任何合適的沉積製程（例如，PVD、CVD、ALD或其它合適的沉積製程）及/或退火製程形成。
形成一介電層330（相似於第1圖及第2A至2C圖中所繪示及敘述的ILD層42至48）於導電特徵部件322上。舉例來說，進行CVD、PECVD、旋塗介電質、其他合適的製程或其組合，以沉積低k值介電材料於導電特徵部件322上，進而形成介電層330。 如圖所示，可在形成介電層330之前，形成一蝕刻停止層（ESL） 324（相似於第1圖及第2A至2C圖中所繪示及敘述的蝕刻停止層（ESL）52至56）於介電層320及導電特徵部件322上，且可形成一蝕刻停止層（ESL） 332於介電層330上，然而本文考慮了自內連接結構省略蝕刻停止層（ESL）324及/或332的實施例。每個蝕刻停止層（ESL）324及332包括具有與介電層330的材料不同的蝕刻特性的材料，例如氮化矽。
在第5圖中，請對照區塊254，透過圖案化製程形成一通孔電極開口334於介電層330（以及蝕刻停止層（ESL）324及/或蝕刻停止層（ESL）332（在一些實施例中））內。在所繪示實施例中，通孔電極開口334延伸穿過蝕刻停止層（ESL）332、介電層330及蝕刻停止層（ESL）324。通孔電極開口334具有由介電層330（及蝕刻停止層（ESL）324及/或蝕刻停止層（ESL）332）定義出的側壁及由導電特徵部件322定義出的下表面。圖案化製程包括微影製程及/或蝕刻製程。舉例來說，形成通孔電極開口334包括進行微影製程，以在介電層330上方形成圖案化的光阻層，並進行蝕刻製程，以將圖案化的光阻層中定義的圖案轉移至介電層330。微影製程可包括形成一光阻層於介電層330上（例如，通過旋塗製程），進行預曝烤（pre-exposure baking）製程，使用一罩幕進行曝光製程，進行後曝烤（post-exposure baking）製程，以及進行一顯影製程。在曝光過程中，光阻層暴露於輻射能（例如，紫外（UV）光、深UV（DUV）光或極紫外（EUV）光），其中罩幕對光阻層進行阻擋、透射及/或反射輻射，取決於罩幕的罩幕圖案及/或罩幕類型（例如，二元罩幕，相移罩幕或EUV罩幕），使圖像被投影至與罩幕圖案對應的光阻層上。由於光阻層對輻射能量敏感，光阻層的曝光部分發生化學變化，且在顯影過程中光阻層的曝光（或未曝光）部分根據光阻層的特性及使用於顯影製程的顯影溶液特性而溶解。在顯影之後，圖案化的光阻層包括與罩幕對應的光阻圖案。蝕刻製程使用圖案化的光阻層作為蝕刻罩幕，以去除部分的介電層330。蝕刻製程可包括乾蝕刻製程（例如，反應離子蝕刻（reactive ion etching, RIE）製程）、濕蝕刻製程、其他合適的蝕刻製程或其組合。在蝕刻製程之後，例如透過光阻剝離製程自介電層330去除圖案化的光阻層。在一些實施例中，圖案化光阻層用作蝕刻罩幕以移除部分的蝕刻停止層（ESL）324及/或蝕刻停止層（ESL）332，以延伸通孔電極開口334334，進而露出導電特徵部件322。可進行各種不同的選擇性蝕刻製程。或者，曝光製程可透過其他方法實施或替換，例如無罩幕微影，電子束（e-beam）寫入，離子束寫入及/或奈米壓印（nanoimprint）技術。
在第6圖中，請對照區塊254，形成一通孔電極阻障層336於通孔電極開口334內。通孔電極阻障層336相似於第2A至2C7中所繪示及敘述的通孔電極阻障層102。舉例來說，通孔電極阻障層336包括TiN、TaN、WN、CoN、MnN、其他合適的材料或其組合。通孔電極阻障層336沿著定義通孔電極開口334的側壁及下表面設置，使通孔電極阻障層336局部填入通孔電極開口334。在所繪示實施例中，通孔電極阻障層336直接設置於定義出通孔電極開口334的部分的介電層330及導電特徵部件334上，以及直接設置於蝕刻停止層（ESL）332上。在進一步所繪示實施例中，通孔電極阻障層336順應性沉積於通孔電極開口334內，使通孔電極阻障層336具有實質上均勻的厚度，且位於內連接結構300的露出表面上。此外，所繪示的實施例中，提供了透過PVD、CVD、ALD、無電沉積（electroless deposition）、其他合適的沉積製程或其組合形成通孔電極阻障層336。
在第7圖中，請對照區塊258，且進一步參照第2A圖中所繪示的實施例。形成一通孔電極塊體層340於通孔電極開口334內。通孔電極塊體層340相似於第2A至2C圖中繪示及敘述的通孔電極塊體層104。通孔電極塊體層340可包括Ru、Co、Cu、石墨烯、奈米管、二維材料（例如，石墨烯），其他合適的材料，或如上所述的組合。通孔電極塊體層340可更包括一種子層，例如含Cu的種子層。在所繪示實施例中，通孔電極塊體層340包括具有電阻率比銅低的導電材料，例如Co及/或Ru。通孔電極塊體層340形成於通孔電極阻障層336上方，使通孔電極塊體層340填入通孔電極開口334內的任何餘留的空間。在通孔電極塊體層340包括Ru及/或Co的一些實施例中，省略了通孔電極阻障層336，使通孔電極塊體層340直接接觸介電層330，此實施例相似於關於第2B圖所繪示及討論的實施例。在所繪示實施例中，通孔電極塊體層340透過PVD、CVD、ALD、電鍍、無電沉積、電漿雷射沉積、其他合適的沉積製程或其組合形成。
在第8圖中，對內連接結構300進行CMP製程及/或其他平坦化製程。CMP製程去除過量的通孔電極阻障層336及/或通孔電極塊體層340，進而形成包括通孔電極阻障層336及通孔電極塊體層340（其一同填入開口334）的通孔電極342。在所繪示實施例中，CMP製程移除位於蝕刻停止層（ESL）332（或者介電層330，若為省略蝕刻停止層（ESL）332的情形）的上表面上的通孔電極阻障層336，使蝕刻停止層（ESL）332的上表面及通孔電極342的上表面形成實質上平坦的表面。然而，在一些實施例中，形成在蝕刻停止層（ESL）332的上表面上方的通孔電極阻障層336未透過CMP製程完全去除，且會在後續製程步驟中餘留於內連接結構300內，直到當蝕刻導電塊體層350以形成圖案化導電塊體層352時才將其部分移除，如以下詳細的討論。在第2C圖中繪示及討論了所得到的結構。
在第9圖中，請對照區塊圖262，沉積導一電塊體層350於通孔電極342及蝕刻停止層（ESL）332的上表面上。導電塊體層350相似於第2A至2C圖中繪示及敘述的導電塊體層108。在所繪示實施例中，導電塊體層350包括Ru及/或Co。進一步對於所繪示的實施例中，導電塊體層350不含Cu。導電塊體層350可透過PVD、CVD、ALD、電鍍、無電沉積、電漿雷射沉積、其他合適的沉積製程或其組合形成。在一些實施例中，形成的導電塊體層350約在1nm至20nm的厚度範圍，相似於第2A圖中繪示及敘述的厚度86。
在第10圖中，請對照區塊264，透過實施微影製程及/或蝕刻製程來圖案化導電塊體層350。舉例來說，圖案化導電塊體層350包括進行微影製程，以在導電塊體層350上方形成圖案化的罩幕層353，並進行蝕刻製程以將圖案化的罩幕層353中定義的圖案轉移至導電塊體層350，相似於區塊252所述的微影及蝕刻製程。在一些實施例中，圖案化罩幕層353包括設置於導電塊體層350上方的硬式罩幕層（未繪示）及設置於硬式罩幕層上方的光阻層（未繪示）。在所繪示實施例中，使用圖案化的罩幕層353作為蝕刻罩幕來蝕刻導電塊體層350。進一步對於所繪示的實施例中，於乾蝕刻製程中蝕刻導電塊體層350，上述蝕刻製程的實施包括含氯氣體（例如，Cl2 、SiCl4 、BCl3 、其他含氯氣體或其組合）的蝕刻劑、含氧氣體（例如，O2 、其他含氧氣體或其組合）、含氬氣體（例如，Ar氣體）、含氦氣體（例如He氣體）、含氟氣體（例如， CF4 、CHF3 、CH3 F、CH2 F2 、C4 F8 、C4 F6 、其他含氟氣體或其組合）、其他合適的氣體或其組合。在本實施例中，以蝕刻劑蝕刻包括Ru及/或Co的導電塊體層350，上述蝕刻劑包括如此處所述的含氯氣體及/或含氧氣體。在一些實施例中，乾蝕刻製程在約25攝氏溫度至400攝氏溫度範圍下進行。隨後自導電塊體層350移除圖案化的罩幕層353.在所繪示實施例中，請參照第11圖，導電塊體層350的一部分餘留餘通孔電極342、介電層330及/或蝕刻停止層（ESL）332的上表面上方，以形成圖案化導電塊體層352。
在第12圖中，請對照區塊266，沉積一阻障層354於圖案化的導電塊體層352上，形成一導線356，其相似於第1圖及第2A至2C圖中所繪示及敘述的導線82。阻障層354相似於第2A-2C圖中所繪示及敘述的阻障層106。舉例來說，阻障層354包括TiN、TaN、WN、CoN、MnN、其他合適的材料或其組合。阻障層354設置於圖案化導電塊體層352的側壁及上表面（即，露出表面）上。在所繪示實施例中，阻障層354順應性沉積於圖案化導電塊體層352上，使其具有實質上均勻的厚度位於內連接結構300的露出表面上。在一些實施例中，阻障層354包括TiN、TaN、WN、CoN、MnN、自組裝單層（包括矽烷、矽烷醇（silanol）或矽烷基氫化物（silyl hydride））、其他合適的材料或其組合。在本實施例中，透過CVD、ALD、無電沉積、其他合適的沉積製程或其組合，將阻障層354選擇性沉積於圖案化導電塊體層352的暴露表面上。換句話說，阻障層354未沉積在介電層330及/或蝕刻停止層（ESL）332的上表面上（然而阻障層354可與介電層330及/或蝕刻停止層（ESL）332接觸），也未沉積在通孔電極塊體層340的上表面上。阻障層354的選擇性沉積可透過各種方法完成。舉例來說，沉積材料的前驅物可附著到化學配體（chemical ligand）上，化學配體優先吸附到導電表面（例如，圖案化導電塊體層352的表面）而不是介電質表面（例如，介電層330及/或蝕刻停止層（ESL）332的表面）。此外，導電表面可包括化學官能基，其配置為促進沉積材料（例如，阻障層354）的成核及生長。另外，當實施無電沉積時，沉積的材料可與對還原劑有反應的試劑鉗合（complexed），使得驅動無電沉積的氧化還原反應選擇性發生於導電表面（例如，圖案化的導電塊體層352的表面上），而不是介電質表面（例如，介電層330及/或蝕刻停止層（ESL）332的表面）。
在許多實施例中，導線356形成至一厚度362，其自導線356的下表面（例如，設置於通孔電極342的上表面上方的圖案化導電塊體層352的下表面）測量至導線356的上表面（例如，阻障層354的上表面），而通孔電極342形成至一厚度360，其自通孔電極342的下表面（例如，設置於導電特徵部件322的上表面上方的阻障層336的下表面）測量至通孔電極342的上表面（例如，通孔電極塊體層340的上表面）。在所繪示實施例中，厚度362與厚度360的比率為約在1：2至1:10的範圍。
在第13A圖中，請對照區塊268，形成一介電層370於導線356、介電層330及/或蝕刻停止層（ESL）332上。介電層370相似於第1圖及第2A至2C圖中所繪示及敘述的ILD層42至48，且透過沉積製程形成，例如CVD、PECVD、旋塗介電質、其他合適的製程或其組合。在所繪示實施例中，介電層370形成於導線356、介電層330及/或蝕刻停止層（ESL）332上方。在許多實施例中，介電層370配置為促進製造內連接結構300的額外製程步驟。舉例來說，製造內連接結構300可繼續在導線356上形成通孔電極，其中通孔電極將導線356物理性及/或電性耦接至後續形成於通孔電極上的導電特徵部件。舉例來說，通孔電極相似於第1圖及第2A至2C圖中繪示及敘述的通孔電極92。透過如第4至8圖中所示的方法250實施所述的微影、蝕刻及/或沉積製程，可在設置於導線356上方的介電層370內形成通孔電極。
在第13B圖中，一內連接結構500包括彼此相鄰形成的內連接結構300及內連接結構400，使其共用基底310、介電層320、蝕刻停止層（ESL）324、介電層330、蝕刻停止層（ESL）332及介電層370。在所繪示的實施例中，導電特徵部件422、通孔電極442及導線456的形成相似內連接結構300所繪示及敘述的導電特徵部件322、通孔電極342及導線356。舉例來說，在形成導線356及456之後，可透過CVD、PECVD、旋塗介電質的沉積製程、其他合適的製程或其組合，沉積介電層370於導線356及456、介電層330及/或蝕刻停止層（ESL）332上。在所繪示實施例中，透過合適的沉積製程，介電層370於導線356及456、介電層330及/或蝕刻停止層（ESL）332上。在進一步所繪示的實施例中，一氣隙502形成於介電層370內的內連接結構300及400之間。在一些實施例中，氣隙502進一步減小內連接結構500內的線間電容，進而降低整體裝置的RC延遲。一般而言，唯若介電層370通過本文所述的方法沉積於導線356及456上之後，才能形成氣隙502。先形成介電層370然後圖案化的方法將不會導致上述的氣隙能減小內連接結構500的線間電容。在一些實施例中，氣隙502的尺寸及位置取決於相鄰導線（例如，導線356與456）之間的間隔距離。在一個示例中，如果導線356及456之間的間隔距離增加，則氣隙502的尺寸可減小，且其減小線間電容的效果也可能會減少。
在第14圖中，請對照區塊256，其替代方法250的區塊254，沉積通孔電極阻障層336於通孔電極開口334內。第14圖中各個不同部件相似於標號與第6圖中標有相同標號的部件。在所繪示實施例中，若省略蝕刻停止層（ESL） 332，則沿著由介電層330定義的通孔電極開口334的側壁表面以及在蝕刻停止層（ESL） 332的上表面或介電層330的上表面上（然而未在導電特徵部件322上表面上方）沉積通孔電極阻障層336。在許多實施例中，通孔電極阻障層336包括TiN、TaN、WN、CoN、MnN、自組裝單層（包括矽烷、矽烷醇（silanol）或矽烷基氫化物（silyl hydride））、其他合適的材料或其組合。所繪示的實施例提供了以相似於上述阻障層354所述的機制，透過CVD、ALD、無電沉積、其他合適的沉積製程或其組合選擇性形成通孔電極阻障層336於介電層330上以及可選地形成於蝕刻停止層（ESL） 332的上表面上。另外，通孔電極阻障層336可透過在進行沉積製程之前在通孔電極開口334的下表面上提供一阻擋層而選擇性地形成在通孔電極開口334內，其中阻擋層的表面抑制或最小化通孔電極阻障層336的材料沉積。如此做通孔電極開口334的下表面（即，導電特徵部件322的上表面）上的通孔電極阻障層336的生長可能受到限制。阻障層可包括SAM或有機化合物或高分子、包括例如膦（phosphine）、磷酸鹽（phosphate）、羧酸（carboxylic acid）、胺（amine）、醯胺（amide）、硫化物（sulfide）、具有氮，硫及/或磷的芳族化合物（aromatic compound）、及/或其衍生物。在沉積通孔電極阻障層336之後，可透過任何合適的方法去除阻障層，例如濕式蝕刻或電漿蝕刻。
在第15圖中，為第7圖所繪示的替代實施例，形成通孔電極塊體層340於通孔電極開口334內。通孔電極塊體層340包括Ru、Co、Cu、奈米管、二維材料（例如，石墨烯）、其他合適的材料或其組合，如上所述，並且可選地形成種子層（例如含Cu種子層；未繪示）。在所繪示實施例中，形成通孔電極塊體層340關於以自下而上的方式生長合適的導電材料；亦即，通孔電極塊體層340的初始部分選擇性地沉積於導電特徵部件322的露出的上表面上，然而未在通孔電極阻障層336上，使後續的通孔電極塊體層340沉積於其自身上而不是在通孔電極阻障層336上生長。如此做，在一些實施例中，通孔電極塊體層340的上表面及設置於蝕刻停止層（ESL） 332的上表面上方的通孔電極阻障層336的上表面實質上為平面的。換句話說，可能不需要進行如CMP的平坦化製程。在一些實施例中，如本文所繪示的，通孔電極塊體層340的部分生長超出通孔電極阻障層336的上表面（儘管如上所述仍然選擇性生長於其自身上），使實施CMP製程以平坦化內連接結構300的上表面，如下所述。在進一步所示的實施例中，透過PVD、CVD、ALD、電鍍、無電沉積、其他合適的沉積製程或其組合選擇性沉積通孔電極塊體層340，其機制相似於以上實施CVD、ALD及/或無電沉積時關於阻障層354所述的那些機制。在沉積二維材料（例如，石墨烯）的一些實施例中，可透過用合適的催化劑提供一催化表面（例如，導電特徵部件322的上表面）來實現選擇性沉積，使得2D材料能以較低溫度沉積於催化表面上而不是沉積於圍繞其表面（例如，介電表面）處。在一示例中，當導電特徵部件322包括Co時，沉積溫度可在非催化表面上降低至低於約400至1000攝氏溫度。
之後，在第16圖中，為第8圖所繪示的替代實施例。CMP製程去除位於通孔電極阻障層336上方形成的部分的通孔電極塊體層340，使通孔電極阻障層336的部分餘留於蝕刻停止層（ESL） 332的上表面上，且通孔電極塊體層340的上表面與通孔電極阻障層336上表面實質上為平面的。隨後，形成導電塊體層350於通孔電極阻障層336上，相似於第9圖中所繪示及敘述，形成圖案化導電塊體層352於通孔電極塊體層340及部分的通孔電極阻障層336的上方，相似於第2C圖中所繪示及敘述，沉積阻障層354於圖案化的導電塊體層352上，以形成相似於第12圖中繪示及敘述的導線356，且，形成介電層370於導線356、介電層330及/或蝕刻停止層（ESL）332上方，相似於第13圖中所繪示及敘述。
在一型態中，本實施例提供一種半導體內連接結構之製造方法，其包括形成一通孔電極於一介電層內；沉積一含釕導電層於通孔電極的上表面及介電層的上表面上；以及圖案化含釕導電層，以形成一導線於通孔電極的上表面上方，其中導線的厚度小於通孔電極的厚度。
在一些實施例中，圖案化含釕導電層包括：形成一罩幕層覆蓋含釕導電層的一第一部分，並露出含釕導電層的一第二部分；以及去除含釕導電層的第二部分，以形成導線。在上述實施例中，含釕導電層的第一部分設置於通孔電極的上表面上及一部分的介電層的上。在一些實施例中，上述方法更包括選擇性形成一阻障層於導線的上表面及側壁表面上。在一些實施例中，形成通孔電極包括：圖案化介電層，以形成一通孔電極開口；以及沉積一通孔塊體層於通孔電極開口內，以形成通孔電極。在上述實施例中，上述方法更包括在沉積通孔塊體層之前，順應性形成一通孔電極阻障層於定義通孔電極開口的介電層的表面上。在上述實施例中，上述方法更包括在圖案化介電層之前，形成一接觸蝕刻停止層於介電層的上表面上。在一些實施例中，圖案化含釕導電層包括使用含氯氣體、含氧氣體或其組合來蝕刻含釕導電層。
在另一型態中，本實施例提供一種半導體內連接結構之製造方法，其開始於形成一第一介電層於一導電特徵部件上，並圖案化第一介電層以形成一通孔電極開口，其中通孔電極開口露出導電特徵部件。上述方法繼續進行至沉積一第一阻障層於由第一介電層定義的通孔電極開口的側壁表面上，且沉積一第一塊體層於第一阻障層上方的通孔電極開口內，其中第一阻障層及第一塊體層填入通孔電極開口，以形成具有一第一厚度的一通孔電極。上述方法隨後進行至沉積一第二塊體層於通孔電極的上表面及第一介電層的上表面上方，其中第二塊體層包括釕，且圖案化第二塊體層，使第二塊體層的餘留部分設置於通孔電極的上表面上方。之後，上述方法繼續進行至沉積一第二阻障層於第二塊體層的餘留部分上，其中第二塊體層的餘留部分與第二阻障層於通孔電極上形成具有一第二厚度的一導線，且其中第二厚度小於第一厚度，以及隨後形成一第二介電層於導線及第一介電層上。
在一些實施例中，沉積第一塊體層包括沉積一含鈷材料於通孔電極開口內。在一些實施例中，沉積第一阻障層包括形成第一阻障層於第一介電層的上表面上。在上述實施例中，上述方法更包括對第一塊體層進行化學機械研磨製程，其中進行化學機械研磨製程去除形成於第一介電層的上表面上的第一阻障層。在上述實施例中，沉積第二塊體層更包括形成第二塊體層於設置於第一介電層的上表面上方的第一阻障層上。在上述實施例中，沉積第一阻障層包括形成第一阻障層於由第一介電層定義出的通孔電極開口的側壁表面上，但未形成於由導電特徵部件定義出的通孔電極開口的下表面上，且其中沉積第一塊體層於 通孔電極開口內包括進行自下而上的選擇性沉積。
在又另一型態中，本實施例提供一種半導體內連接結構，其包括一通孔電極，具有設置於第一介電層內的一第一厚度；一含釕導線，具有設置於通孔電極上方的一第二厚度，其中第二厚度小於第一厚度；以及一第二介電層，設置於含釕導線及第一介電層上。
在一些實施例中，通孔電極包括不同於釕的一金屬。在上述實施例中，通孔電極包括鈷。在一些實施例中，半導體內連接結構更包括一阻障層，設置於含釕導線上方，其中阻障層未設置於通孔電極上方。在上述實施例中，阻障層為一第一阻障層，且其中通孔電極包括沿著由第一介電層定義出的通孔電極的側壁表面設置的一第二阻擋層。在上述實施例中，第二阻障層進一步設置於含釕導線與第一介電層之間。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
10:積體電路裝置 12、310:基底 20A、20B、20C:閘極結構 22A、22B、22C:金屬閘極堆疊 26A、26B、26C:間隙壁 30:磊晶源極/汲極特徵部件 40:多層內連接（MLI）特徵部件 42、44、46、48:內層介電（ILD）層 52、54、56、324、332:蝕刻停止層（ESL） 60、62、64:裝置層位接點 70、72、74、90、92、94、342、442:通孔電極 76、86、96、360、362:厚度 80、82、84、356、456:導線 100A、100B、100C、300、400、500:內連接結構 102、110:通孔電極阻障層 104、112、340:通孔電極塊體層 106、354:阻障層 108、120、350:導電塊體層 200、250、260:方法 210、220、230、240、252、254、256、258、262、264、266、268:區塊 320、330、370:介電層 322、422:導電特徵部件 334:通孔電極開口 336:通孔電極阻障層 352:圖案化的導電塊體層 502:氣隙 A:部分
第1圖繪示出根據本文的各個不同型態的部分或全部的積體電路裝置的局部放大示意圖。 第2A圖繪示出根據本文的各個不同型態，當部分或全部實施為內連接結構時的第1圖的積體電路裝置的的局部放大示意圖。 第2B圖繪示出根據本文的各個不同型態，當部分或全部實施為另一內連接結構時的第1圖的積體電路裝置的部分或全部實施於的局部放大示意圖。 第2C圖繪示出根據本文的各個不同型態，當部分或全部實施為又另一內連接結構時的第1圖的積體電路裝置的部分或全部實施於的局部放大示意圖。 第3A圖繪示出根據本文的各個不同型態的內連接結構（例如繪示於第1圖及/或第2A至2C圖的內連接結構）之製造方法流程圖。 第3B圖繪示出根據本文的各個不同型態的內連接結構（例如繪示於第1圖及/或第2A至2C圖的內連接結構）的通孔電極之製造方法流程圖。 第3C圖繪示出根據本文的各個不同型態的內連接結構（例如繪示於第1圖及/或第2A至2C圖的內連接結構）的導線之製造方法流程圖。 第4、5、6、7、8、9、10、11、12、13A、13B、14、15及16圖繪示出根據本文的各個不同型態在各種製造階段（例如關於第3A、3B及/或3C圖的方法的那些製造階段）的部分或全部內連接結構局部放大示意圖。
無
44、46、48:內層介電(ILD)層
54、56:蝕刻停止層(ESL)
62:裝置層位接點
72、92:通孔電極
76、86、96:厚度
82:導線
100A:內連接結構
102、110:通孔電極阻障層
104、112:通孔電極塊體層
106:阻障層
108:導電塊體層
A:部分

Claims (1)

  1. 一種半導體內連接結構之製造方法，包括： 形成一通孔電極於一介電層內； 沉積一含釕導電層於該通孔電極的一上表面及該介電層的一上表面上；以及 圖案化該含釕導電層，以形成一導線於該通孔電極的該上表面上方，其中該導線的一厚度小於該通孔電極的一厚度。
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