KR102634062B1 - 멀티게이트 디바이스에 대한 에피택셜 소스/드레인 구조 및 그 제조 방법 - Google Patents

멀티게이트 디바이스에 대한 에피택셜 소스/드레인 구조 및 그 제조 방법 Download PDF

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KR102634062B1
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아이-웬 우
포-유 후앙
푸-카이 양
메이-윤 왕
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Abstract

본원에는 핀형 전계효과 트랜지스터(FET) 또는 게이트-올-어라운드(GAA) FET과 같은 멀티게이트 디바이스의 성능을 강화시키기 위한 에피택셜 소스/드레인 구조 및 에피택셜 소스/드레인 구조를 제조하는 방법이 개시된다. 예시적인 디바이스는 유전체 기판을 포함한다. 디바이스는 채널층, 상기 채널층 위에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조를 더 포함한다. 상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치된다. 상기 에피택셜 소스/드레인 구조는 제1 도펀트 농도를 갖는 내측부와, 상기 제1 도펀트 농도보다 낮은 제2 도펀트 농도를 갖는 외측부를 포함한다. 상기 내측부는 상기 유전체 기판과 물리적으로 접촉하고, 상기 외측부는 상기 내측부와 상기 채널층 사이에 배치된다. 일부 실시형태에서, 상기 외측부는 상기 유전체 기판과 물리적으로 접촉한다.

Description

멀티게이트 디바이스에 대한 에피택셜 소스/드레인 구조 및 그 제조 방법{EPITAXIAL SOURCE/DRAIN STRUCTURES FOR MULTIGATE DEVICES AND METHODS OF FABRICATING THEREOF}
본원은 2021년 1월 28일에 출원한 미국 가특허출원 일련번호 제63/142,886호의 정식 출원으로서, 이 가특허출원에 대해 우선권을 주장하며, 이 우선권 주장 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
최근, 게이트 제어를 개선하기 위해, 적어도 2개의 측면 상에서 채널에 대한 액세스를 제공하기 위해 채널 주위에 부분적으로 또는 전체적으로 연장되는 게이트를 갖는 멀티게이트 디바이스(multigate device)가 도입되고 있다. 멀티게이트 디바이스는 IC 기술의 적극적인 스케일링다운을 가능하게 하여, 기존 IC 제조 공정과 원활하게 통합하면서 게이트 제어를 유지하고 단채널 효과(SCE, short-channel effect)를 완화시킨다. 그러나, 멀티게이트 디바이스가 계속해서 스케일링됨에 따라 멀티게이트 디바이스의 신뢰성을 최적화하기 위한 고급 기술이 요구되고 있다. 따라서, 기존의 멀티게이트 디바이스 및 그 제조 방법이 대체로 의도한 바를 충족한다 하더라도, 이들이 모든 면에서 전체적으로 만족스럽지는 못하다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a와 도 1b는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스의 일부 또는 전체의 단편적 단면도이다.
도 2a와 도 2b는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스의 일부 또는 전체의 단편적 단면도이다.
도 3a와 도 3b는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스의 일부 또는 전체의 단편적 단면도이다.
도 4는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스의 일부 또는 전체의 단편적 단면도이다.
도 5는 본 개시내용의 다양한 양태에 따른 멀티게이트 디바이스를 제조하기 위한 방법의 흐름도이다.
도 6a 내지 도 6m은 본 개시내용의 다양한 양태에 따른, 도 5의 방법과 연관되는 다양한 제조 단계에 있어서, 도 1a 또는 도 1b에 도시한 멀티게이트 디바이스와 같은 멀티게이트 디바이스의 단편적 투시도이다.
도 7a 내지 도 7m은 본 개시내용의 다양한 양태에 따른, 도 5의 방법과 연관되는 다양한 제조 단계에 있어서, 도 2a 또는 도 2b에 도시한 멀티게이트 디바이스와 같은 멀티게이트 디바이스의 단편적 투시도이다.
도 8a 내지 도 8m은 본 개시내용의 다양한 양태에 따른, 도 5의 방법과 연관되는 다양한 제조 단계에 있어서, 도 3a 또는 도 3b에 도시한 멀티게이트 디바이스와 같은 멀티게이트 디바이스의 단편적 투시도이다.
본 개시내용은 개괄적으로 핀형 전계효과 트랜지스터(FET, fin-like field-effect transistor) 또는 게이트-올-어라운드(GAA, gate-all-around) FET과 같은 멀티게이트 디바이스의 성능을 강화시키기 위한 에피택셜 소스/드레인 구조 및 에피택셜 소스/드레인 구조를 제조하는 방법에 관한 것이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시형태를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시형태에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어, "하위", "상위", "수평", "수직", "위", "상측", "아래", "하측", "상부", "하부" "상단", "하단" 등뿐만 아니라 그 파생어 (예를 들어, "수평으로", "하향으로", "상향으로" 등)은 본 개시내용의 한 피처와 다른 피처와의 관계를 용이하게 설명하기 위해 사용된다. 공간적으로 관련된 용어는 피처를 포함하는 디바이스의 상이한 방향을 포함하는 것이 의도된다. 또한, 수치 또는 수치 범위를 "약", "대략" 등과 함께 기재할 때에, 당업자라면 이해하겠지만 이 용어는 제조 중에 본래 발생하는 변동을 고려한 타당한 범위 내에 있는 수치를 망라하는 것이 의도된다. 예를 들어, 수치 또는 수치 범위는 해당 수치와 연관된 특성을 가진 피처의 제조와 연관된 알려진 제조 공차에 기초하여, 예컨대 기재된 수치의 +/- 10 %와 같이, 기재된 수치를 포함하는 타당한 범위를 망라한다. 예를 들어, "약 5 nm"의 두께를 가진 재료층은, 당업자에게 이 재료층의 퇴적과 연관된 제조 공차가 +/-10 %로 알려져 있다면, 4.5 nm 내지 5.5 nm의 치수범위를 망라할 수 있다. 또한, 본 개시내용은 다양한 실시형태에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
도 1a는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스(100A)의 일부 또는 전체의 단편적 단면도이고; 도 1b는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스(100B)의 일부 또는 전체의 단편적 단면도이다. 도 1a의 멀티게이트 디바이스(100A) 및 도 1b의 멀티게이트 디바이스(100B)의 유사한 피처들은 동일한 참조 부호에 의해 식별된다. 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B) 각각은 적어도 하나의 GAA 트랜지스터(즉, 적어도 하나의 현수형 채널((suspended channel)(예컨대, 나노와이어, 나노시트, 나노바 등)을 둘러싸는 게이트를 구비한 트랜지스터)를 포함한다. 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)는, 멀티게이트 디바이스(100A)가 적어도 하나의 p타입 GAA 트랜지스터로 구성되고 멀티게이트 디바이스(100B)가 적어도 하나의 n타입 GAA 트랜지스터로 구성되는 점을 제외하면, 다수의 점에서 유사하다. 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)는 마이크로프로세서, 메모리, 및/또는 기타 IC 디바이스에 포함될 수 있다. 일부 실시형태에서, 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)는 저항기, 커패시터, 인덕터, 다이오드, p타입 FET(PFET), n타입 FET(NFET), 금속 산화물 반도체 FET(MOSFET), CMOS(complementary metal-oxide semiconductor) 트랜지스터, BJT(bipolar junction transistor), LDMOS(lateralally diffused MOS) 트랜지스터, 고전압(high voltage) 트랜지스터, 고주파 트랜지스터, 기타 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는, IC칩, 시스템 온 칩(SoC), 또는 이들의 부분의 일부이다. 도 1a 및 도 1b는 본 개시내용의 발명의 개념을 더 잘 이해할 수 있도록 명확성을 위해 단순화되어 있다. 추가의 피처가 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)에 추가될 수 있고, 후술하는 피처의 일부는 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)의 다른 실시형태에서 대체, 수정, 또는 제거될 수 있다.
멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B) 둘 다는 능동 디바이스 영역 및/또는 수동 디바이스 영역과 같은, 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 다양한 영역을 서로로부터 각각 격리시키는 격리 피처(105)를 포함한다. 도 1a에서, 격리 피처(105)는 적어도 하나의 p타입 GAA 트랜지스터(108)을 포함한 능동 멀티게이트 디바이스 영역(106)을 다른 디바이스 영역과 전기적으로 격리시킨다. 도 1b에서, 격리 피처(105)는 적어도 하나의 n타입 GAA 트랜지스터(109)을 포함한 능동 멀티게이트 디바이스 영역(106)을 다른 디바이스 영역과 전기적으로 격리시킨다. p타입 GAA 트랜지스터(108) 및/또는 n타입 GAA 트랜지스터(109)와 같은, 능동 멀티게이트 디바이스 영역(106) 내의 트랜지스터들은 유전체 기판(110) 위에 배치된다. 도 1a 및 도 1b에서, 유전체 기판(110)은 격리 피처들(105) 사이에 배치된다. 유전체 기판(110)은 유전체층(112) 및 유전체층(114)과 같은 하나 이상의 유전체층을 포함한다. 유전체층(112)은 유전체층(114)을 감싼다. 예를 들어, 유전체층(112)은 유전체층(114)의 상단부 및 측벽을 따라 배치된다. 유전체층(112)은 유전체층(114)을 격리 피처(105)와 분리시킨다. 일부 실시형태에서, 유전체층(112)은 유전체층(114)을 다른 유전체 구조, 반도체 구조, 및/또는 금속 구조와 분리시킨다. 유전체층(112) 및 유전체층(114)은, 각각 실리콘, 산소, 질소, 탄소, 기타 적절한 유전체 성분, 또는 이들의 조합을 포함할 수 있는 상이한 유전체 재료들을 포함한다. 도시하는 실시형태에서, 유전체층(112)은 실리콘 및 질소를 포함하고, 유전체층(114)은 산소를 포함한다. 예를 들어, 유전체층(112)은 실리콘 질화물층이고, 유전체층(114)은 산화물층이다. 일부 실시형태에서, 유전체층(114)은 실리콘 산화물층과 같은 실리콘을 더 포함한다. 유전체층(112)은 두께(t1)를 갖는다. 일부 실시형태에서, 두께(t1)는 약 1 nm 내지 약 5 nm이다. 유전체층(114)은 두께(t2)를 갖는다. 일부 실시형태에서, 두께(t2)는 약 1 nm 내지 약 50 nm이다. 일부 실시형태에서, 두께(t1)는 실질적으로 균일하여, 유전체층(114)의 상면을 따르는 두께(t1)와 유전체층(114)의 측벽을 따르는 두께(t1)가 실질적으로 동일하다. 일부 실시형태에서, 두께(t1)는 유전체층(114)의 상면 및/또는 측벽을 따라 변한다.
멀티게이트 디바이스(100A)와 멀티게이트 디바이스(100B) 둘 다는 반도체층 스택을 더 포함한다. 각각의 반도체층 스택은 유전체 기판(110) 위에 배치되어 현수된 하나 이상의 반도체층을 포함한다. 도시하는 실시형태에서, 각각의 반도체층 스택은 3개의 반도체층 - 최상위 반도체층(120A), 중간 반도체층(120B), 및 최하위 반도체층(120C) - 을 포함하여, p타입 GAA 트랜지스터(108)와 같은, 멀티게이트 디바이스(100A)의 트랜지스터 및 n타입 GAA 트랜지스터(109)와 같은, 멀티게이트 디바이스(100B)의 트랜지스터에 3개의 채널을 제공한다. 그래서 반도체층(120A-120C)은 채널층이라고도 불려질 수 있다. 일부 실시형태에서, 반도체층 스택은 예컨대 멀티게이트 디바이스(100A)의 트랜지스터 및/또는 멀티게이트 디바이스(100B)의 트랜지스터에 대해 원하는 채널수에 따라, 3개의 반도체층 이상 또는 이하를 포함한다. 반도체층(120A-120C)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 이들의 조합과 같은 반도체 재료를 포함한다. 도시하는 실시형태에서, 반도체층(120A-120C)은 실리콘 채널층 또는 실리콘 게르마늄 채널층이다. 일부 실시형태에서, 반도체층(120A-120C)은 n타입 도펀트(예컨대, 인, 비소, 기타 n타입 도펀트, 또는 이들의 조합) 및/또는 p타입 도펀트(예컨대, 붕소, 인듐, 기타 p타입 도펀트, 또는 이들의 조합)를 포함한다. 반도체층(120A-120C)은 두께(t3)를 갖고 간격(s)을 두고 분리되어 있다. 일부 실시형태에서, 두께(t3)는 약 3 nm 내지 약 7 nm이다. 일부 실시형태에서, 간격(s)은 약 8 nm 내지 약 12 nm이다. 일부 실시형태에서, 반도체층(120A-120C)은 나노미터 사이즈의 치수를 가지며, 단독으로 또는 집단으로 "나노구조"라고 불려질 수 있다. 예를 들어, 반도체층(120A-120C)은 x 방향을 따르는 약 5 nm 내지 약 100 nm의 폭, y 방향을 따르는 약 5 nm 내지 약 100 nm의 길이, 및 z 방향을 따르는 약 3 nm 내지 약 7 nm의 폭을 가질 수 있다. 또한 본 개시내용은 반도체층(120A-120C)이 나노미터 이하의 치수 및/또는 나노미터 초과의 치수를 가질 수 있는 실시형태도 고려한다. 반도체층(120A-120C)은 원통형 프로파일(예컨대, 나노와이어), 직사각형 프로파일(예컨대, 나노바), 시트형 프로파일(예컨대, 나노시트(예컨대 X-Y 평면의 치수가 X-Z 평면 및 Y-Z 평면의 치수보다 커서 시트형 구조를 형성함)), 또는 Y-Z 평면의 기타 적절한 형상의 프로파일을 가질 수 있다.
게이트 구조(130A), 게이트 구조(130B), 및 게이트 구조(130C)와 같은 다양한 게이트 구조가 유전체 기판(110) 위에 배치된다. 게이트 구조(130A-130C) 각각은 각자의 금속 게이트(132), 각자의 하드 마스크(134), 및 각자의 금속 게이트(132)에 (예컨대, 금속 게이트의 측벽을 따라) 인접하게 배치된 각자의 게이트 스페이서(136)를 포함한다. 각각의 금속 게이트(132)는 각자의 채널층 세트(즉, 각자의 반도체층(120A-120C) 세트)와 관련되며 이들을 감싼다. 일부 실시형태에서, 반도체층(120A-120C)은 (예컨대, Y-Z 평면에서) 금속 게이트(132)에 의해 둘러싸인다. 금속 게이트(132)는 멀티게이트 디바이스(100A)의 소스/드레인 영역 사이에서 규정되는 멀티게이트 디바이스(100A)의 각자의 채널 영역과 멀티게이트 디바이스(100B)의 소스/드레인 영역 사이에서 규정되는 멀티게이트 디바이스(100B)의 각자의 채널 영역을 연결시켜서, 동작 동안에 소스/드레인 영역(예컨대, 에피택셜 소스/드레인 구조(140)) 사이에 전류가 흐를 수 있다. 예를 들어, p타입 GAA 트랜지스터(108)는 각자의 반도체층(120A-120C) 세트 위에 그리고 각자의 에피택셜 소스/드레인 구조(140) 사이에 배치되는 게이트 구조(130B)를 포함하는데, 여기서 게이트 구조(130B)의 금속 게이트(132)는 각자의 반도체층(120A-120C) 세트를 감싸고, n타입 GAA 트랜지스터(109)는 각자의 반도체층(120A-120C) 세트 위에 그리고 각자의 에피택셜 소스/드레인 구조(140) 사이에 배치되는 게이트 구조(130B)를 포함하는데, 여기서 게이트 구조(130B)의 금속 게이트(132)는 각자의 반도체층(120A-120C) 세트를 감싼다. p타입 GAA 트랜지스터(108) 및 n타입 GAA 트랜지스터(108)의 동작 동안, 전류는 각자의 반도체층(120A-120C) 세트 및 각자의 반도체층(120A-120C) 세트를 통해 흐를 수 있다. 도 1a와 도 1b에서, 금속 게이트(132)는 게이트 스페이서(136) 사이, 내부 스페이서(138) 사이, 하드 마스크(134)와 반도체층(120A) 사이, 반도체층(120A)과 반도체층(120B) 사이, 반도체층(120B)과 반도체층(120C) 사이, 그리고 반도체층(120C)과 유전체 기판(110) 사이에 배치된다. 금속 게이트(132)는 반도체 기판 대신에 유전체 기판(110)과 물리적으로 접촉한다. 내부 스페이서(138)는 금속 게이트(132)와 에피택셜 소스/드레인 구조(140) 사이, 반도체층(120A)과 반도체층(120B) 사이, 반도체층(120B)과 반도체층(120C) 사이, 그리고 반도체층(120C)과 유전체 기판(110) 사이에 배치된다. 도시하는 실시형태에서, 금속 게이트(132)와 내부 스페이서(138)는 반도체 기판 대신에 유전체 기판(110)과 물리적으로 접촉한다.
에피택셜 소스/드레인 구조(140)는 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 소스/드레인 영역에 배치된다. 에피택셜 소스/드레인 구조(140)는, 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분(최상위 반도체층(120A)의 상면보다 낮은 에피택셜 소스/드레인 구조(140)의 부분)의 하부 두께(TL)와 에피택셜 소스/드레인 구조(140)의 상측 에피택셜 부분(최상위 반도체층(120A)의 상면보다 높은 에피택셜 소스/드레인 구조(140)의 부분)의 상부 두께(TU)의 합인 두께(T)를 갖는다. 에피택셜 소스/드레인 구조(140)는 에피택셜층(142), 에피택셜층(144), 및 에피택셜층(146)을 포함한다. 에피택셜층(142)과 에피택셜층(144)은 실리콘, 게르마늄, 실리콘 게르마늄, 기타 적절한 반도체 재료, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 이하에서 더 설명하겠지만, 에피택셜층(142)과 에피택셜층(144)은 상이한 조성의 동일한 재료를 포함한다. 에피택셜 소스/드레인 구조(140)(특히, 에피택셜층(142)과 에피택셜층(144))는 반도체 기판 대신에, 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 성능을 강화하는 유전체 기판과 물리적으로 접촉한다. 예를 들어, 반도체 기판을 구비한 멀티게이트 디바이스의 경우, 최하위 채널층을 둘러싸는 금속 게이트, 반도체 기판, 그리고 반도체 기판에 배치된 에피택셜 소스/드레인 구조 사이에 기생 트랜지스터가 형성되어 예컨대 누설 전류를 도입함으로써 성능에 부정적으로 영향을 미칠 수 있다. 일부 실시형태에 있어서, 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)에서 반도체 기판을 유전체 기판으로 대체하면, 금속 게이트(132), 에피택셜 소스/드레인 구조(140), 및 이들의 하부 기판(여기서는 유전체 기판(110))에서 임의의 기생 트랜지스터가 형성되는 것을 실질적으로 억제할 수 있고(또는 일부 실시형태에서는 없앨 수 있고), 그럼으로써 반도체 기판 내에 배치되거나/배치되고 반도체 기판과 물리적으로 접촉하는 에피택셜 소스/드레인 구조를 갖는 멀티게이트 디바이스에 비해 성능을 향상시킬 수 있다.
에피택셜층(142)은 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분의 측벽을 형성한다. 도 1a에서, 멀티게이트 디바이스(100A)의 에피택셜층(142)은 에피택셜 측벽(142A) 및 에피택셜 측벽(142B)을 포함한다. 도 1b에서, 멀티게이트 디바이스(100B)의 에피택셜층(142)은 에피택셜 측벽(142C) 및 에피택셜 측벽(142D)을 포함한다. 에피택셜 측벽(142A-142D)은 각자의 최상위 반도체층(120A)의 상면부터 유전체 기판(110)까지 계속적으로(즉, 중단 없이) 연장되고(그래서 z 방향을 따라 하부 두께(TL)를 갖고, 각자의 반도체층(120A-120C)의 측벽과 각자의 내부 스페이서(138)의 측벽을 덮는다. 에피택셜 측벽(142A-142D)은 유전체 기판(110)과 물리적으로 접촉하고 x 방향을 따라 두께(t4)(즉, 측벽 두께)를 갖는다. 일부 실시형태에서, 두께(t4)는 약 2 nm 내지 약 7 nm이다. 일부 실시형태에서, 에피택셜 측벽(142A, 142B)의 두께(t4)는 약 3 nm 내지 약 7 nm이다. 일부 실시형태에서, 에피택셜 측벽(142C, 142D)의 두께(t4)는 약 2 nm 내지 약 6 nm이다. 도 1a와 도 1b에서, 두께(t4)는 z 방향을 따라 균일하여, 반도체층(120A)에 근접한 두께(t4)와 유전체 기판(110)에 근접한 두께(t4)가 실질적으로 동일하다. 일부 실시형태에서, 두께(t4)는 z 방향을 따라 변할 수 있다. 예를 들면, 두께(t4)는 반도체층(120A)으로부터 유전체 기판(110)까지 z 방향을 따라 증가하거나 감소하는 식으로 테이퍼링될 수 있다. 일부 실시형태에서, 에피택셜 측벽(142A-142D)은 최상위 반도체층(120A)의 상면 위로 연장되어 에피택셜 측벽(142A-142D)은 z 방향을 따른 두께(TL)보다 큰 두께를 가지며 에피택셜 소스/드레인 구조(140)의 상측 에피택셜 부분의 일부를 형성한다. 일부 실시형태에서, 에티팩셜 측벽(142A-142D)는 z 방향을 따른 두께(TL)보다 작은 두께를 가지므로, 에피택셜 측벽(142A-142D)은 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분 내의 에피택셜층(144)의 측벽의 일부를 따라 연장된다. 일부 실시형태에서, 에피택셜 측벽(142A)은 에피택셜 측벽(142B)과 분리되며 별개라서, 에피택셜 측벽(142A)은 에피택셜 측벽(142B)에 연결되지 않는다. 일부 실시형태에서, 에피택셜 측벽(142C)은 에피택셜 측벽(142D)과 분리되며 별개라서, 에피택셜 측벽(142C)은 에피택셜 측벽(142D)에 연결되지 않는다. 일부 실시형태에서, 에피택셜층(142)은 에피택셜층(144)을 둘러싸는 연속적인 측벽층이다. 이러한 실시형태에서, 에피택셜 측벽(142A)은 에피택셜 측벽(142B)에 연결되고/연결되거나 에피택셜 측벽(142C)은 에피택셜 측벽(142D)에 연결된다.
에피택셜층(144)은 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 최하위 채널층의 깊이 이상의 깊이로 연장되어 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 동작 중에 전류가 에피택셜층(144)으로부터/을 통해 최하위 채널층으로 흐르게 한다. 예를 들면, 에피택셜층(144)은 최하위 반도체층(120C)의 바닥면의 깊이(d1)보다 큰 깊이로 연장되어 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 동작 중에 전류가 에피택셜층(144)과 반도체층(120C) 사이에 흐를 수 있다. 도 1a에서, 멀티게이트 디바이스(100A)의 에피택셜층(144)은 에피택셜 서브층(144A) 및 에피택셜 서브층(144B)을 포함한다. 도 1b에서, 멀티게이트 디바이스(100B)의 에피택셜층(144)은 에피택셜 측벽(144C)을 갖는다. 도시하는 실시형태에서, 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B) 둘 다의 에피택셜층(144)은 유전체 기판(110)과 물리적으로 접촉한다. 예를 들면, 멀티게이트 디바이스(100A)의 에피택셜 서브층(144A) 및 멀티게이트 디바이스(100B)의 에피택셜 서브층(144C)은 유전체 기판(110)과 물리적으로 접촉한다. 일부 실시형태에서, 에피택셜층(142)은 멀티게이트 디바이스(100A)의 유전체 기판(110)과 에피택셜 서브층(144A) 사이 및/또는 멀티게이트 디바이스(100B)의 유전체 기판(110)과 에피택셜 서브층(144C) 사이와 같이 에피택셜층(144)과 유전체 기판(110) 사이에 배치된다. 이러한 실시형태에서, 에피택셜층(142)은 에피택셜 서브층의 바닥부의 일부 또는 전체를 유전체 기판(110)으로부터 그리고/또는 에피택셜층(144C)의 바닥부를 유전체 기판(110)으로부터 분리시킨다.
멀티게이트 디바이스(100A)(도 1a)에서, 에피택셜 서브층(144B)은 에피택셜 서브층(144A) 위에 배치되고, 에피택셜 서브층(144A)은 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분의 일부를 형성하고, 에피택셜 서브층(144B)은 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분의 일부 및 에피택셜 소스/드레인 구조(140)의 상측 에피택셜 부분의 일부를 형성한다. 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분에서, 에피택셜 서브층(144A) 및 에피택셜 서브층(144B)의 하측부가 에피택셜 측벽(142A)과 에피택셜 측벽(142B) 사이에 배치되어, 에피택셜 측벽(142A, 142B)은 에피택셜 서브층(144A)과 에피택셜 서브(144B)을 반도체층(120A-120C)과 내부 스페이서(138)로부터 분리시킨다. 에피택셜 서브층(144A)은 두께(t5)를 갖고 에피택셜 서브층(144B)의 하측부는 두께(t6)를 갖는다. 두께(t5)와 두께(t6)의 합은 깊이(d1) 이상이다. 도시하는 실시형태에서, 두께(t5)와 두께(t6)의 합은 대략 두께(TL)와 같다. 일부 실시형태에서, 두께(t5)는 약 17 nm 내지 약 33 nm이다. 일부 실시형태에서, 두께(t6)는 약 40 nm 미만이다. 에피택셜층(142)이 에피택셜 서브층(144A)과 유전체 기판(110) 사이에 배치되는 실시형태에서, 두께(t5)와 두께(t6)의 합은 두께(TL) 미만일 수 있다. 일부 실시형태에서, 에피택셜 서브층(144B)은 멀티게이트 디바이스(100A)의 최상위 채널층의 깊이 이상의 깊이로 연장되어 멀티게이트 디바이스(100A)의 동작 중에 전류가 에피택셜 서브층(144B)으로부터/을 통해 최상위 채널층으로 흐르게 한다. 예를 들면, 에피택셜 서브층(144B)은 최상위 반도체층(120A)의 바닥면의 깊이(d2)보다 큰 깊이로 연장되어 멀티게이트 디바이스(100A)의 동작 중에 전류가 에피택셜 서브층(144B)과 반도체층(120A) 사이에 흐르게 한다. 도시하는 실시형태에서, 에피택셜 서브층(144B)은 중간 반도체층(120B)의 바닥면의 깊이보다도 큰 깊이로 연장되어 멀티게이트 디바이스(100A)의 동작 중에 전류가 에피택셜 서브층(144B)과 반도체층(120B) 사이에 흐르게 한다. 이하에서 더 설명하겠지만, 에피택셜 서브층(144B)의 조성은 에피택셜 서브층(144A)의 조성과는 상이한데, 에피택셜 서브층(144B)의 조성은 에피택셜 서브층(144A)의 조성보다 멀티게이트 디바이스(100A)의 채널 영역(즉, 반도체층(120A-120C))에 대해 더 큰 변형을 가할 수 있다.
멀티게이트 디바이스(100B)(도 1b)에서, 에피택셜층(144C)은 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분과 에피택셜 소스/드레인 구조(140)의 상측 에피택셜 부분의 일부를 형성한다. 에피택셜 소스/드레인 구조(140)의 하측 에피택셜 부분에서, 에피택셜층(144C)이 에피택셜 측벽(142C)과 에피택셜 측벽(142D) 사이에 배치되어, 에피택셜 측벽(142C, 142D)은 에피택셜층(144C)을 반도체층(120A-120C)과 내부 스페이서(138)로부터 분리시킨다. 에피택셜층(144C)의 하측부는 깊이(d1) 이상의 두께(t8)를 갖는다. 도시하는 실시형태에서, 두께(t8)는 대략 두께(TL)와 같다. 일부 실시형태에서, 두께(t8)는 약 33 nm 내지 약 57 nm이다. 에피택셜층(142)이 에피택셜 서브층(144C)과 유전체 기판(110) 사이에 배치되는 실시형태에서, 두께(t8)는 두께(TL) 미만일 수 있다. 일부 실시형태에서, 에피택셜층(144C)은 멀티게이트 디바이스(100B)의 최상위 채널층의 깊이 이상의 깊이로 연장되어 멀티게이트 디바이스(100B)의 동작 중에 전류가 에피택셜층(144C)으로부터/을 통해 최상위 채널층으로 흐르게 한다. 예를 들면, 에피택셜층(144C)은 최상위 반도체층(120A)의 바닥면의 깊이(d2)보다 큰 깊이로 연장되어 멀티게이트 디바이스(100B)의 동작 중에 전류가 에피택셜층(144C)과 반도체층(120A) 사이에 흐르게 한다. 도시하는 실시형태에서, 에피택셜층(144C)은 중간 반도체층(120B)의 바닥면의 깊이보다도 큰 깊이로 연장되어 멀티게이트 디바이스(100B)의 동작 중에 전류가 에피택셜층(144C)과 반도체층(120B) 사이에 흐르게 한다.
에피택셜 소스/드레인 구조(140)의 상측 에피택셜 부분에서, 멀티게이트 디바이스(100A)의 에피택셜층(144B)의 상측부 및 에피택셜층(146)과 멀티게이트 디바이스(100B)의 에피택셜층(144C)의 상측부 및 에피택셜층(146)은 인접한 게이트 구조의 게이트 스페이서들(136) 사이(예컨대, 게이트 구조(130B)의 게이트 스페이서(136)와 게이트 구조(130C)의 게이트 스페이서(136) 사이)에 배치된다. 두께(t7)를 갖는, 에피택셜 서브층(144B)(도 1a)의 상측부와 에피택셜 서브층(144C)(도 1b)의 상측부는 반도체층(120A) 상면 위에 위치하게 된다. 에피택셜 서브층(144B)(도 1a)의 상측부는 에피택셜 측벽(142A, 142B)의 상면을 덮고, 에피택셜 서브층(144C)(도 1b)의 상측부는 에피택셜 측벽(142C, 142D)의 상면을 덮는다. 일부 실시형태에서, 두께(t7)는 약 2 nm 내지 약 8 nm이다. 일부 실시형태에서, 에피택셜 서브층(144B)의 총 두께(즉, 두께(t6)와 두께(t7)의 합)은 약 2 nm 내지 약 48 nm이다. 일부 실시형태에서, 에피택셜층(144C)의 총 두께(즉, 두께(t8)와 두께(t7)의 합)은 약 35 nm 내지 약 65 nm이다. 두께(t9)를 갖는, 에피택셜층(146)은 멀티게이트 디바이스(100A)의 에피택셜 서브층(144B) 및 멀티게이트 디바이스(100B)의 에피택셜층(144C) 위에 배치된다. 일부 실시형태에서, 두께(t9)는 약 5 nm 미만이다. 도시하는 실시형태에서, 두께(t7)와 두께(t9)의 합은 대략 두께(TU)와 같다. 일부 실시형태에서, 에피택셜층(146)은 에피택셜 소스/드레인 구조(140)에서 생략된다. 에피택셜층(146)은 실리콘, 게르마늄, 실리콘 게르마늄, 기타 적절한 반도체 재료, 또는 이들의 조합을 포함한다. 도시하는 실시형태에서, 에피택셜층(146)은 도핑되지 않거나 의도하지 않게 도핑된(UID, unintentionally doped) 실리콘을 포함한다.
멀티게이트 디바이스(100A)(도 1a)의 경우, 일부 실시형태에서, 에피택셜층(142)과 에피택셜층(144)은 p도핑 실리콘 게르마늄을 포함하지만 게르마늄 농도 및/또는 p타입 도펀트 농도는 상이하다. p타입 도펀트는 붕소, 인듐, 기타 적절한 p타입 도펀트, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 에피택셜층(142)의 게르마늄 농도는 에피택셜층(144)의 게르마늄 농도보다 낮고, 에피택셜층(142)의 p타입 도펀트 농도는 에피택셜층(144)의 p타입 도펀트 농도보다 낮거나, 에피택셜층(142)의 게르마늄 농도 및 p타입 도펀트 농도 둘 다는 에피택셜층(144)의 게르마늄 농도 및 p타입 도펀트 농도보다 낮다. 일부 실시형태에서, 에피택셜층(142)은 약 15 원자 백분율(at%) 내지 약 30 at%의 게르마늄 농도를 갖고, 에피택셜층(144)은 약 15 at% 내지 약 64 at%의 게르마늄 농도를 갖는다. 일부 실시형태에서, 에피택셜층(142)은 약 1 × 1020 도펀트/cm3 (cm-3) 내지 5 × 1020 cm-3의 붕소 도펀트 농도를 갖고, 에피택셜층(144)은 약 5 × 1020 cm-3 내지 약 1.5 × 1021 cm-3의 붕소 도펀트 농도를 갖는다. 일부 실시형태에서, 에피택셜 서브층(144A)과 에피택셜 서브층(144B)은 상이한 조성의 동일한 재료를 포함한다. 예를 들면, 에피택셜 서브층(144A)과 에피택셜 서브층(144B)은 p도핑 실리콘 게르마늄을 포함하지만 게르마늄 농도 및/또는 p타입 도펀트 농도는 상이하다. 도시하는 실시형태에서, 에피택셜 서브층(144B)의 게르마늄 농도는 에피택셜 서브층(144A)의 게르마늄 농도보다 크지만, 붕소 도펀트 농도는 에피택셜 서브층(144B)과 에피택셜 서브층(144A)에서 실질적으로 동일하다. 예를 들어, 에피택셜 서브층(144A)은 약 15 at% 내지 약 65 at%의 게르마늄 농도를 갖고, 에피택셜 서브층(144B)은 약 50 at% 내지 약 65 at%의 게르마늄 농도를 갖고, 에피택셜 서브층(144A)과 에피택셜 서브층(144B)은 약 5 × 1020 cm-3 내지 약 1.5 × 1021 cm-3의 붕소 도펀트 농도를 갖는다. 일부 실시형태에서, 에피택셜 서브층(144B)의 붕소 도펀트 농도는 에피택셜 서브층(144A)의 붕소 도펀트 농도보다 크거나 작다.
일부 실시형태에서, 에피택셜층(142) 및/또는 에피택셜층(144)은 두께(T)를 따라 실질적으로 균일한 게르마늄 농도 및/또는 실질적으로 균일한 p타입 도펀트 농도를 갖는다. 예를 들면, 반도체층(120A)의 소정 깊이에서의 게르마늄 농도 및/또는 p타입 도펀트 농도는 반도체층(120B)의 소정 깊이에서의 게르마늄 농도 및/또는 p타입 도펀트 농도와 실질적으로 동일하다. 일부 실시형태에서, 에피택셜층(142) 및/또는 에피택셜층(144)은 두께(T)를 따라 증가하거나 감소하는 구배 게르마늄 농도 및/또는 구배 p타입 도펀트 농도를 갖는다. 예를 들면, 게르마늄 농도는 반도체층(120A)의 소정 깊이에서의 최대 게르마늄 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최소 게르마늄 농도까지 감소하거나 게르마늄 농도는 반도체층(120A)의 소정 깊이에서의 최소 게르마늄 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최대 게르마늄 농도까지 증가한다. 다른 실시형태에서, p타입 도펀트 농도는 반도체층(120A)의 소정 깊이에서의 최대 p타입 도펀트 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최소 p타입 도펀트 농도까지 감소하거나 p타입 도펀트 농도는 반도체층(120A)의 소정 깊이에서의 최소 p타입 도펀트 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최대 p타입 도펀트 농도까지 증가한다. 일부 실시형태에서, 에피택셜층(142) 및/또는 에피택셜층(144)은, 제1 게르마늄 농도 및/또는 제1 p타입 도펀트 농도를 갖는 제1 부분 및 제1 게르마늄 농도와는 상이한 제2 게르마늄 농도 및/또는 제1 p타입 도펀트 농도와는 상이한 제2 p타입 도펀트 농도를 갖는 제2 부분와 같이, 상이한 게르마늄 농도 및/또는 상이한 p타입 도펀트 농도를 갖는 별개의 부분을 갖는다. 일부 실시형태에서, 에피택셜 서브층(144A) 및/또는 에피택셜 서브층(144B)는 실질적으로 균일한 게르마늄 농도, 실질적으로 균일한 p타입 도펀트 농도, 구배 게르마늄 농도, 구배 p타입 도펀트 농도, 기타 게르마늄 농도 프로파일, 기타 p타입 도펀트 농도 프로파일, 또는 이들의 조합을 갖는다. 도 1a에서, 에피택셜 서브층(144A)은 유전체 기판(110)부터 에피택셜 서브층(144A)과 에피택셜 서브층(144B) 사이의 계면까지 두께(t5)를 따라 증가하는 구배 게르마늄 농도를 갖고(즉, 유전체 기판(110)에 인접한 에피택셜 서브층(144A)의 게르마늄 농도는 계면에서의 에피택셜 서브층(144A)의 게르마늄 농도보다 낮음), 에피택셜 서브층(144B)의 게르마늄 농도는 실질적으로 균일하거나 구배이다.
멀티게이트 디바이스(100B)(도 1b)의 경우, 일부 실시형태에서, 에피택셜층(142)과 에피택셜층(144)은 n타입 도펀트 농도가 상이한 n도핑 실리콘 또는 탄소 농도 및/또는 n타입 도펀트 농도가 상이한 n도핑 실리콘 탄화물을 포함한다. n타입 도펀트는 비소, 인, 기타 적절한 n타입 도펀트, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 에피택셜층(142)의 탄소 농도는 에피택셜층(144)의 탄소 농도보다 낮고, 에피택셜층(142)의 n타입 도펀트 농도는 에피택셜층(144)의 n타입 도펀트 농도보다 낮거나, 에피택셜층(142)의 탄소 농도 및 n타입 도펀트 농도 둘 다는 에피택셜층(144)의 탄소 농도 및 n타입 도펀트 농도보다 각각 낮다. 일부 실시형태에서, 에피택셜층(142)은 약 0 at% 내지 약 2 at%의 탄소 농도를 갖고, 에피택셜층(144)은 약 0 at% 내지 약 2 at%의 탄소 농도를 갖는다. 일부 실시형태에서, 에피택셜층(142)은 약 1 × 1020 cm-3 내지 2 × 1021 cm-3의 비소 도펀트 농도를 갖고, 에피택셜층(144)은 약 2 × 1021 cm-3 내지 약 4 × 1021 cm-3의 비소 도펀트 농도를 갖는다. 일부 실시형태에서, 에피택셜층(142)은 약 1 × 1020 cm-3 내지 2 × 1021 cm-3의 인 도펀트 농도를 갖고, 에피택셜층(144)은 약 2 × 1021 cm-3 내지 약 4 × 1021 cm-3의 인 도펀트 농도를 갖는다. 일부 실시형태에서, 에피택셜층(142) 및/또는 에피택셜층(144)은 두께(T)를 따르는 실질적으로 균일한 탄소 농도 및/또는 실질적으로 균일한 n타입 도펀트 농도(예컨대, 비소 도펀트 농도)를 갖는다. 예를 들면, 반도체층(120A)의 소정 깊이에서의 탄소 농도 및/또는 n타입 도펀트 농도는 반도체층(120C)의 소정 깊이에서의 탄소 농도 및/또는 n타입 도펀트 농도와 실질적으로 동일하다. 일부 실시형태에서, 에피택셜층(142) 및/또는 에피택셜층(144)은 두께(T)를 따라 증가 또는 감소하는 구배 탄소 농도 및/또는 구배 n타입 도펀트 농도를 갖는다. 예를 들어, 탄소 농도는 반도체층(120A)의 소정 깊이에서의 최대 탄소 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최소 탄소 농도까지 감소하거나 탄소 농도는 반도체층(120A)의 소정 깊이에서의 최소 탄소 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최대 탄소 농도까지 증가한다. 다른 실시형태에서, n타입 도펀트 농도는 반도체층(120A)의 소정 깊이에서의 최대 n타입 도펀트 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최소 n타입 도펀트 농도까지 감소하거나 n타입 도펀트 농도는 반도체층(120A)의 소정 깊이에서의 최소 n타입 도펀트 농도부터 반도체층(120C)의(또는 유전체 기판(110)에 근접한) 소정 깊이에서의 최대 n타입 도펀트 농도까지 증가한다. 일부 실시형태에서, 에피택셜층(142) 및/또는 에피택셜층(144)은, 제1 탄소 농도 및/또는 제1 n타입 도펀트 농도를 갖는 제1 부분 및 제1 탄소 농도와는 상이한 제2 탄소 농도 및/또는 제1 n타입 도펀트 농도와는 상이한 제2 n타입 도펀트 농도를 갖는 제2 부분와 같이, 상이한 탄소 농도 및/또는 상이한 n타입 도펀트 농도를 갖는 별개의 부분을 갖는다.
멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)는 디바이스 레벨의 컨택 구조(예컨대, 컨택 에칭 정지층(CESL)(150), 층간 유전체(ILD)층(152), ILD층(152) 및/또는 CESL(150)을 통해 각자의 에피택셜 소스/드레인 구조(140)까지 연장되는 하나 이상의 소스/드레인 컨택(155)), 라인 중간 구조(예컨대, CESL(160), ILD층(162), 소스/드레인 컨택(165) 및/또는 게이트 컨택과 같은 CESL(160) 및/또는 ILD층(162)를 통해 게이트 구조(130A-130C)의 금속 게이트(132)의 하나 이상까지 연장되는 컨택 및/또는 비아), 및 BEOL 구조(170)를 포함하는, 다층 인터커넥트 피처를 더 포함한다. MLI 피처는 p타입 GAA 트랜지스터(108)와 같은, 멀티게이트 디바이스(100A)의 트랜지스터, 및/또는 n타입 GAA 트랜지스터(109)와 같은, 멀티게이트 디바이스(100B)의 트랜지스터의 동작을 용이하게 한다. MLI 피처는 다양한 디바이스(예컨대, 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)의 p타입 트랜지스터 및/또는 n타입 트랜지스터, 저항기, 커패시터, 및/또는 인턱터) 및/또는 컴포넌트(예컨대, 금속 게이트(132) 및/또는 에피택셜 소스/드레인 피처(140))를 전기적으로 결합하여, 다양한 디바이스/또는 컴포넌트가 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)의 설계 요건에서 지정하는 바와 같이 동작할 수 있다. MLI 피처는 다양한 인터커넥트 구조를 형성하도록 구성된 전도층(예컨대, 금속층)과 유전체층의 조합을 포함한다. 전도층은 디바이스 레벨 컨택 및/또는 비아와 같은 수직 인터커넥트 피처, 및/또는 전도성 라인과 같은 수평 인터커넥트 피처를 형성하도록 구성된다. 수직 인터커넥트 피처는 통상 MLI 피처의 상이한 레벨(또는 상이한 층)에서 수평 인터커넥트 피처들을 연결한다. 동작중에, MLI 피처는 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)의 컴포넌트 및/또는 디바이스 사이의 신호(예컨대, 클록 신호, 전압 신호, 및/또는 접지 신호)를 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 컴포넌트 및/또는 디바이스로 라우팅한다.
도 2a는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스(200A)의 일부 또는 전체의 단편적 단면도이고; 도 2b는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스(200B)의 일부 또는 전체의 단편적 단면도이다. 명확성과 간략성을 위해, 도 1a의 멀티게이트 디바이스(100A), 도 1b의 멀티게이트 디바이스(100B), 도 2a의 멀티게이트 디바이스(200A), 및 도 2b의 멀티게이트 디바이스(200B)의 유사한 피처들은 동일한 참조 부호로 식별된다. 멀티게이트 디바이스(200A) 및 멀티게이트 디바이스(200B)는 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)와 각각 많은 점에서 유사하지만, 멀티게이트 디바이스(200A) 및 멀티게이트 디바이스(200B)는 이하에서 더 설명하겠지만, 에피택셜 소스/드레인 구조(140) 대신에, 그 각각의 소스/드레인 영역에 배치되는 에피택셜 소스/드레인 구조(240)를 포함한다. 멀티게이트 디바이스(200A) 및/또는 멀티게이트 디바이스(200B)는 마이크로프로세서, 메모리, 및/또는 기타 IC 디바이스에 포함될 수 있다. 일부 실시형태에서, 멀티게이트 디바이스(200A) 및/또는 멀티게이트 디바이스(200B)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 기타 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는, IC칩, SoC, 또는 이들의 부분의 일부이다. 도 2a 및 도 2b는 본 개시내용의 발명의 개념을 더 잘 이해할 수 있도록 명확성을 위해 단순화되어 있다. 추가의 피처가 멀티게이트 디바이스(200A) 및/또는 멀티게이트 디바이스(200B)에 추가될 수 있고, 후술하는 피처의 일부는 멀티게이트 디바이스(200A) 및/또는 멀티게이트 디바이스(200B)의 다른 실시형태에서 대체, 수정, 또는 제거될 수 있다.
에피택셜 소스/드레인 구조(240)는, 에피택셜 소스/드레인 구조(240)의 하측 에피택셜 부분(최상위 반도체층(120A)의 상면보다 낮은 에피택셜 소스/드레인 구조(240)의 부분)의 하부 두께(TL)와 에피택셜 소스/드레인 구조(240)의 상측 에피택셜 부분(최상위 반도체층(120A)의 상면보다 높은 에피택셜 소스/드레인 구조(240)의 부분)의 상부 두께(TU)의 합인 두께(T)를 갖는다. 에피택셜 소스/드레인 구조(140)와 마찬가지로, 에피택셜 소스/드레인 구조(240)는 반도체 기판 대신에 유전체 기판(120)과 물리적으로 접촉한다. 에피택셜 소스/드레인 구조(240)는 에피택셜층(242), 에피택셜층(244), 및 에피택셜층(146)을 포함한다. 도 2a에서, 멀티게이트 디바이스(200A)의 에피택셜층(242)은 에피택셜 소스/드레인 구조(240)의 하측 에피택셜 부분의 측벽의 부분을 형성하는 에피택셜 측벽(242A) 및 에피택셜 측벽(242B)을 포함하고, 에피택셜층(244)은 에피택셜 서브층(244A) 및 에피택셜 서브층(244B)을 포함한다. 도 2b에서, 멀티게이트 디바이스(200B)의 에피택셜층(242)은 에피택셜 측벽(242C) 및 에피택셜 측벽(242D)을 포함하고, 에피택셜층(244)은 에피택셜층(244C)을 포함한다. 에피택셜층(242)(예컨대, 에피택셜 측벽(242A-242D) 및 에피택셜층(244)(예컨대, 에피택셜 서브층(244A), 에피택셜 서브층(244B), 및/또는 에피택셜층(244C))의 조성은 에피택셜층(142)(예컨대, 에피택셜 측벽(142A-142D) 및 에피택셜층(144)(예컨대, 에피택셜 서브층(144A), 에피택셜 서브층(144B), 및/또는 에피택셜층(144C))의 조성과 각각 유사하다. 예를 들어, 에피택셜층(242)과 에피택셜층(244)은 실리콘, 게르마늄, 실리콘 게르마늄, 기타 적절한 반도체 재료, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 에피택셜층(242)과 에피택셜층(244)은 상이한 조성의 동일한 재료를 포함한다.
각자의 최상위 반도체층(120A)의 상면으로부터 유전체 기판(110)까지 계속적으로(즉, 중단 없이) 연장되고 유전체 기판(110)과 물리적으로 접촉하는 것 대신에, 멀티게이트 디바이스(200A) 및 멀티게이트 디바이스(200B) 둘 다에서, 에피택셜층(242)은 에피택셜 소스/드레인 구조(240)의 측벽을 따라 비연속적이며, 에피택셜 측벽(242A-242D)은 각자의 반도체층(120A-120C)의 측벽을 덮는 개별 부분이다. 따라서, 에피택셜 서브층(244A) 및 에피택셜 서브층(244B)은 내부 스페이서(138)가 아니라 에피택셜 측벽(242A, 242B)에 의해 반도체층(120A-120C)과 분리되어, 에피택셜 서브층(244A) 및 에피택셜 서브층(244B)은 에피택셜 측벽(242A, 242B)을 감싸고 내부 스페이서(138)와 물리적으로 접촉하며; 에피택셜층(244C)은 내부 스페이서(138)가 아니라 에피택셜 측벽(242C, 242D)에 의해 반도체층(120A-120C)과 분리되어, 에피택셜층(244C)은 에피택셜 측벽(242C, 242D)을 감싸고 내부 스페이서(138)와 물리적으로 접촉한다. 일부 실시형태에서는, 에피택셜 측벽(242A-242D)이 내부 스페이서(138) 위에서 적어도 부분적으로 연장되어 에피택셜 측벽(242A-242D)은 에피택셜 서브층(244A), 에피택셜 서브층(242B), 및/또는 에피택셜층(244C)의 일부를 내부 스페이서(138)와 분리시킨다. 에피택셜 측벽(242A-242D)은 x 방향을 따라 두께(t10)(즉, 측벽 두께)를 갖는다. 일부 실시형태에서, 두께(t10)는 두께(t4) 미만이다. 일부 실시형태에서, 두께(t10)는 대략 두께(t4) 이상이다. 일부 실시형태에서, 두께(t10)는 약 2 nm 내지 약 7 nm이다. 일부 실시형태에서, 에피택셜 측벽(242A, 242B)의 두께(t10)는 약 3 nm 내지 약 7 nm이다. 일부 실시형태에서, 에피택셜 측벽(242C, 242D)의 두께(t10)는 약 2 nm 내지 약 6 nm이다. 도 2a 및 도 2b에서, 에피택셜 측벽(242A-242D)의 중심 영역의 두께(t10)는 에피택셜 측벽(242A-242D)의 에지 영역의 두께(t10)보다 크다. 일부 실시형태에서, 두께(t10)는 z 방향을 따라 균일하다. 일부 실시형태에서, 두께(t10)는 z 방향을 따라 증가하거나 감소하는 방식으로 테이퍼링될 수 있다. 일부 실시형태에서, 최하위 에피택셜 측벽(242A) 및 에피택셜 측벽(242C)은 개별적이며 에피택셜 측벽(242B) 및/또는 에피택셜 측벽(242D)과 각각 분리되어, 에피택셜 측벽(242A)은 에피택셜 측벽(242B)에 연결되지 않고/않거나 에피택셜 측벽(242C)은 에피택셜 측벽(242D)에 연결되지 않는다. 일부 실시형태에서, 최하위 에피택셜 측벽(242A) 및/또는 에피택셜 측벽(242C)은 최하위 에피택셜 측벽(242B) 및/또는 에피택셜 측벽(242D)에 각각 연결된다. 도 2a와 도 2b에서, 에피택셜층(244)은 다양한 폭을 갖는다. 예를 들어, 에피택셜 측벽(242A-242D) 사이에서 에피택셜 서브층(244A), 에피택셜 서브층(244B), 및 에피택셜층(244C)의 폭은 내부 스페이서(138) 사이에 있는 에피택셜 서브층(244A), 에피택셜 서브층(244B), 및 에피택셜층(244C)의 폭보다 각각 작다. 본 개시내용은 에피택셜 측벽(242A-242D)의 연속성 구성 및/또는 두께에 따라 에피택셜 서브층(244A), 에피택셜 서브층(244B), 및 에피택셜층(244C)의 다른 폭 구성도 고려한다.
도 3a는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스(300A)의 일부 또는 전체의 단편적 단면도이고; 도 3b는 본 개시내용의 다양한 양태에 따른, 멀티게이트 디바이스(300B)의 일부 또는 전체의 단편적 단면도이다. 명확성과 간략성을 위해, 도 1a의 멀티게이트 디바이스(100A), 도 1b의 멀티게이트 디바이스(100B), 도 3a의 멀티게이트 디바이스(300A), 및 도 3b의 멀티게이트 디바이스(300B)의 유사한 피처들은 동일한 참조 부호로 식별된다. 멀티게이트 디바이스(300A) 및/또는 멀티게이트 디바이스(300B)는 마이크로프로세서, 메모리, 및/또는 기타 IC 디바이스에 포함될 수 있다. 일부 실시형태에서, 멀티게이트 디바이스(300A) 및/또는 멀티게이트 디바이스(300B)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 기타 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는, IC칩, SoC, 또는 이들의 부분의 일부이다. 도 3a 및 도 3b는 본 개시내용의 발명의 개념을 더 잘 이해할 수 있도록 명확성을 위해 단순화되어 있다. 추가의 피처가 멀티게이트 디바이스(300A) 및/또는 멀티게이트 디바이스(300B)에 추가될 수 있고, 후술하는 피처의 일부는 멀티게이트 디바이스(300A) 및/또는 멀티게이트 디바이스(300B)의 다른 실시형태에서 대체, 수정, 또는 제거될 수 있다.
멀티게이트 디바이스(300A) 및 멀티게이트 디바이스(300B)는 멀티게이트 디바이스(100A) 및/또는 멀티게이트 디바이스(100B)와 많은 점에서 각각 유사하지만, 멀티게이트 디바이스(300A)는 p타입 FinFET(308)과 같은 하나 이상의 p타입 FinFET으로 구성되고, 멀티게이트 디바이스(300B)는 n타입 FinFET(309)과 같은 하나 이상의 n타입 FinFET으로 구성된다. 예를 들어, 반도체층(120A-120C)(즉, 현수형 채널층)을 구비하는 것 대신에, 멀티게이트 디바이스(300A) 및 멀티게이트 디바이스(300B) 각각은 x 방향을 따라 길이 방향으로 연장되는 핀(210)(핀 구조라고도 함)을 포함하는데, 핀(310)의 소스/드레인 영역은 에피택셜 소스/드레인 구조(140)를 포함하고 핀(310)의 채널 영역은 반도체층(320)(채널층(320)라고도 함)을 포함한다. 반도체층(320)은 x 방향을 따라 각자의 에피택셜 소스/드레인 구조(140) 사이에 그리고 z 방향을 따라 게이트 구조(130A-130C)와 유전체 기판(110) 사이에 배치된다. 반도체층(320)은 유전체 기판(110)과 물리적으로 접촉하여, 핀(310)의 채널 영역들은 유전체 기판(110)에 의해 서로 격리된다(예컨대, 반도체층(320)은 서로 연결되지 않는다). 일부 실시형태에서, 반도체층(320)은 실리콘, 실리콘 게르마늄, 또는 기타 적절한 반도체 재료를 포함한다. 일부 실시형태에서, 반도체층(320)은 복수의 반도체층을 포함한다. 일부 실시형태에서, 반도체층(320)은 n타입 도펀트, p타입 도펀트, 또는 이들의 조합을 포함한다. 도 3a와 도 3b에서, 게이트 구조(130A-130C)는 반도체층(320) 위에 배치되고 게이트 구조(130A-130C)가 반도체층(320)의 상단부 및 측벽 상에 배치되도록 Y-Z 평면에서 반도체층(320)을 감싼다. 멀티게이트 디바이스(300A) 및 멀티게이트 디바이스(300B)의 에피택셜 소스/드레인 구조(140)는 멀티게이트 디바이스(100A) 및 멀티게이트 디바이스(100B)의 에피택셜 소스/드레인 구조(140)와 각각 유사하다. 예를 들어, 멀티게이트 디바이스(300A) 및 멀티게이트 디바이스(300B)의 에피택셜 소스/드레인 구조(140)은 반도체 기판 대신에 유전체 기판(110)과 물리적으로 접촉한다. 도시하는 실시형태에서, 에피택셜 측벽(142A-142D)은 반도체층(320)의 측벽을 따라 연장되고 반도체층(320)의 측벽 전체를 덮는다. 일부 실시형태에서, 에피택셜 측벽(142A-142D)은, 에피택셜 서브층(144A), 에피택셜 서브층(144B), 및/또는 에피택셜층(144C)이 반도체층(320)과 물리적으로 접촉할 수 있고 그리고/또는 에피택셜 측벽(142A-142)은 유전체 기판(110)과 물리적으로 접촉하지 않도록, 비연속적으로 연장된다.
도 5는 본 개시내용의 다양한 양태에 따라 성능 강화를 보이는 p타입 멀티게이트 트랜지스터 및/또는 n타입 멀티게이트 트랜지스터와 같은 멀티게이트 디바이스를 제조하기 위한 방법(500)의 흐름도이다. 도 6a 내지 도 6m은 본 개시내용의 다양한 양태에 따른, 도 5의 방법(500)과 연관되는 다양한 제조 단계에 있어서, 도 1a의 멀티게이트 디바이스(100A)와 같은 멀티게이트 디바이스의 단편적 투시도이다. 용이한 설명 및 이해를 위해, 이하의 도 5 및 도 6a 내지 도 6m의 논의는 도 1a의 멀티게이트 디바이스(100A)의 제조를 대상으로 한다. 그러나, 본 개시내용은 도 1b의 멀티게이트 디바이스(100B)를 제조하도록 방법(500) 및 도 6a 내지 도 6m과 연관된 처리가 구현되는 실시형태들도 고려한다. 도 5 및 도 6a 내지 도 6m은 본 개시내용의 발명의 개념을 더 잘 이해할 수 있도록 명확성을 위해 단순화되어 있다. 추가 단계들이 방법(500)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명한 단계들의 일부는 방법(500)의 추가 실시형태를 위해 이동, 대체, 또는 제거될 수도 있다. 추가의 피처가 멀티게이트 디바이스(100A)에 추가될 수 있고, 후술하는 피처의 일부가 멀티게이트 디바이스(100A)의 다른 실시형태에서는 대체, 변형 또는 제거될 수 있다.
이제 도 5 및 도 6a를 참조하면, 방법(500)은 블록 510에서, 멀티게이트 디바이스 전구체(600)를 수용하는 것에서 시작된다. 멀티게이트 디바이스 전구체(600)는 반도체 기판(웨이퍼)(605), 반도체층 스택(610)(반도체 부분(605') 위에 배치된 반도체층(615)과 반도체층(620)을 구비함), 게이트 구조(130A-130C)(더미 게이트 스택(632)의 측벽을 따라 배치된 게이트 스페이서(136)를 구비함), 및 격리 피처(105)를 포함한다. 반도체 기판(605)은 실리콘 및/또는 게르마늄과 같은 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 혼정 반도체, 또는 이들의 조합을 포함한다. 도시하는 실시형태에서, 반도체 기판(605)은 실리콘을 포함한다. 반도체 기판(605)이 유전체 기판(110)으로 대체되기 때문에, 멀티게이트 디바이스(100A)(및 멀티게이트 디바이스(100B))의 제조 시간 및/또는 제조 비용은 반도체 기판(605)이 유지되는 경우의 멀티게이트 디바이스 제조와 연관된 제조 시간 및/또는 제조 비용에 비해 절감될 수 있다. 예를 들어, 멀티게이트 디바이스(100A)의 제조는 반도체 기판(605)에 n웰 및/또는 p웰과 같은 n타입 도핑 영역 및/또는 p 타입 도핑 영역의 형성과 연관된 처리를 생략한다. 예를 들어, 반도체층 스택(310)을 형성하기 위한 반도체 기판(605)의 처리 전에 반도체 기판(605)에 n웰(및/또는 p웰)이 형성되지 않아 멀티게이트 디바이스(100A)의 기판 부분(605')에 n웰(및/또는 p웰)이 배치되지 않는다. 그러므로 멀티게이트 디바이스(100A)(및 멀티게이트 디바이스(100B))의 제조에서 통상적으로 n웰(및/또는 p웰)의 형성과 연관된 리소그래피, 에칭, 주입, 및/또는 어닐 처리가 제거된다. 이러한 실시형태에서, 반도체 기판(605)은 n웰(및/또는 p웰)의 형성에 사용되는 처리(예컨대, 주입 공정)로부터 통상 야기되는 시트 전위 결함(sheet dislocation defect)을 포함하지 않을 것이며, 이에 멀티게이트 디바이스(100A)(및 멀티게이트 디바이스(100B))도 그러한 시트 전위 결함을 포함하지 않을 것이다.
반도체층 스택(610)은 반도체 기판(605) 위에 반도체층(615)과 반도체층(620)을 퇴적하고 반도체 기판(605)으로부터 연장되는 반도체층 스택(610)을 형성하도록 반도체층(615), 반도체층(620), 및 반도체 기판(605)을 패터닝함으로써 형성된다. 반도체층(615)과 반도체층(620)은 반도체 기판(605)의 상면으로부터 인터리빙 또는 교번식 구성으로 수직으로(예컨대, z 방향을 따라) 적층된다. 일부 실시형태에서, 퇴적은 도시하는 인터리빙 또는 교번식 구성으로 반도체층(615) 및 반도체층(620)을 에피택셜 성장시키는 것을 포함한다. 예를 들어, 반도체층(615)의 제1 층은 기판(605) 상에 에피택셜 성장하고, 반도체층(620)의 제2 층은 반도체층(620)의 제1 층 상에 에피택셜 성장하며, 반도체층(615)의 제2 층은 반도체층(620)의 제1 층 상에 에피택셜 성장하는 식으로, 반도체층 스택(610)이 원하는 수의 반도체층(615) 및 반도체층(620)을 가질 때까지 이루어진다. 이러한 실시형태에서, 반도체층(615) 및 반도체층(620)은 에피택셜층으로 지칭될 수 있다. 일부 실시형태에서, 반도체층(615) 및 반도체층(620)의 에피택셜 성장은 분자빔 에피택시(MBE) 공정, 화학적 기상 퇴적(CVD) 공정, 금속유기물 CVD(MOCVD) 공정, 기타 적절한 에피택셜 성장 공정, 또는 이들의 조합에 의해 달성된다. 후속 공정 동안에 상이한 산화율 및/또는 에칭 선택도를 달성하기 위해 반도체층(615)의 조성은 반도체층(620)의 조성과는 상이하다. 도 6a에서, 반도체층(615)과 반도체층(620)은 멀티게이트 디바이스(100A)와 같은 멀티게이트 디바이스의 채널 영역에서 현수형 채널 층을 형성하기 위해 구현되는 에칭 공정과 같은 에칭 공정 동안 원하는 에칭 선택도를 달성하기 위해 상이한 재료, 성분 원자 백분율, 성분 중량 백분율, 두께 및/또는 특성을 포함한다. 예를 들어, 반도체층(615)이 실리콘 게르마늄을 포함하고 반도체층(620)이 실리콘을 포함하는 경우, 반도체층(620)의 실리콘 에칭 레이트는 반도체층(615)의 실리콘 게르마늄 에칭 레이트보다 낮다. 일부 실시형태에서, 반도체층(615) 및 반도체층(620)은 동일한 재료를 포함하지만 에칭 선택도 및/또는 상이한 산화율을 달성하기 위해 구성 원자 백분율은 상이하다. 예를 들면, 반도체층(615) 및 반도체층(620)은 실리콘 게르마늄을 포함할 수 있는데, 반도체층(615)은 제1 실리콘 원자 백분율 및/또는 제1 게르마늄 원자 백분율을 갖고 반도체층(620)은 제2의 상이한 실리콘 원자 백분율 및/또는 제2의 상이한 게르마늄 원자 백분율을 갖는다. 반도체층(615) 및 반도체층(620)은 본원에서 개시하는 임의의 반도체 재료를 비롯해, 원하는 에칭 선택도, 원하는 산화율 차이, 및/또는 원하는 성능 특성(예컨대, 전류 흐름을 최대화하는 재료)을 제공하는 반도체 재료의 임의의 조합을 포함한다.
패터닝후, 반도체층 스택(610)은 반도체 기판(605)의 기판 부분(605')(기판 연장부, 기판 핀 부분, 핀 부분, 에칭된 기판 부분 등으로도 지칭됨) 및 기판 부분(605') 위에 배치된 반도체층 스택 부분(즉, 반도체층(615) 및 반도체층(620)을 포함하는 반도체층 스택(610)의 일부)을 포함한다. 반도체층 스택(610)은 실질적으로 x 방향을 따라 연장되어, x 방향으로 규정된 길이, y 방향으로 규정된 폭, 및 z 방향으로 규정된 높이를 갖는다. 일부 실시형태에서, 반도체층 스택(610)을 형성하도록 반도체층(615), 반도체층(620), 및 반도체 기판(605)을 패터닝하기 위해 리소그래피 및/또는 에칭 공정이 수행된다. 리소그래피 공정은 (예컨대, 스핀 코팅에 의해) 레지스트층을 형성하는 단계, 노출전 베이킹 공정을 수행하는 단계, 마스크를 사용하여 노출 공정을 수행하는 단계, 노출후 베이킹 공정을 수행하는 단계, 및 현상 공정을 수행하는 단계를 포함할 수 있다. 노출 공정 동안, 레지스트층이 방사선 에너지(자외선(UV) 광, 딥UV(DUV) 광, 또는 극자외선(EUV) 광 등)에 노출되고, 마스크 및/또는 마스크 유형(예컨대, 바이너리 마스크, 위상 시프트 마스크, 또는 EUV 마스크)의 마스크 패턴에 따라 레지스트 층에 투영되는데, 이 경우 마스크 패턴과 대응하는 레지스트층 상에 이미지가 투영되도록, 마스크가 방사선을 차단, 투과, 및/또는 반사한다. 레지스트층이 방사선 에너지에 민감하기 때문에, 레지스트층의 노출 부분은 화학적으로 변화하고, 레지스트층의 특성 및 현상 공정에 사용된 현상액의 특성에 따라, 레지스트층의 노출(또는 비노출) 부분은 현상 공정 중에 용해된다. 현상후, 패터닝된 레지스트층은 마스크와 대응하는 레지스트 패턴을 포함한다. 에칭 공정은 패터닝된 레지스트층을 에칭 마스크로서 사용하여 반도체층(620), 반도체층(615), 및 반도체 기판(605)의 부분들을 제거한다. 일부 실시형태에서, 패터닝된 레지스트층은 반도체층 스택(610) 위에 배치된 마스크층 위에 형성되고, 제1 에칭 공정이 패터닝층(즉, 패터닝된 하드 마스크층)을 형성하도록 마스크층의 부분을 제거하고, 제2 에칭 공정이 패터닝층을 에칭 마스크로서 사용하여 반도체층 스택(610)의 부분을 제거한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 에칭 공정은 반응성 이온 에칭(RIE, reactive ion etching) 공정이다. 에칭 공정 후에, 패터닝된 레지스트층은 예컨대 레지스트 박리 공정 또는 기타 적절한 공정에 의해 제거된다. 대안으로, 반도체층 스택(610)은 이중 패터닝 리소그래피(DPL) 공정(예컨대, 리소그래피-에칭-리소그래피-에칭(LELE) 공정, 자기 정렬 이중 패터닝(SADP) 공정, SID(spacer-is-dielectric) SADP 공정, 기타 이중 패터닝 공정, 또는 이들의 조합), 삼중 패터닝 공정(예컨대, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE) 공정, 자기 정렬 삼중 패터닝(SATP) 공정, 기타 삼중 패터닝 공정, 또는 이들의 조합), 기타 다중 패터닝 공정(예컨대, 자기 정렬 사중 패터닝(SAQP) 공정), 또는 이들의 조합 등의 다중 패터닝 공정에 의해 형성된다. 일부 실시형태에서, 반도체층 스택(610)을 형성하면서 DSA(directed self-assembly) 기술이 구현된다. 또한, 일부 실시형태에서, 레지스트층을 패터닝하기 위해 노출 공정은 무마스크 리소그래피, 전자빔(e-빔) 라이팅(writing), 및/또는 이온빔 라이팅을 구현할 수 있다. 일부 실시형태에서, 반도체층 스택(610)은 핀 제조 공정에 의해 형성되고 반도체층 스택(610)은 핀, 핀 구조, 핀 엘리먼트, 활성 핀 영역 등으로 지칭될 수 있다.
일부 실시형태에서, 패터닝 후에, 반도체층 스택(610)이 멀티게이트 디바이스 전구체(600)의 다른 활성 영역으로부터 분리되도록 트렌치가 반도체층 스택(610)을 둘러싼다. 이러한 실시형태에서, 트렌치에 격리 피처(105)가 형성될 수 있는데, 격리 피처는, 반도체 기판(605) 위에 트렌치를 채우는 절연체 재료를 퇴적하고(예컨대, CVD 공정 또는 스핀온 글래스 공정을 사용함), 과도한 절연체 재료를 제거하고 또/또는 격리 피처(105)의 상면을 평탄화하기 위한 화학적 기계 연마(CMP) 공정을 수행함으로써 형성될 수 있다. 퇴적 공정은 유동성 CVD(FCVD) 공정, 고 종횡비 퇴적(HARP) 공정, 고밀도 플라즈마 CVD(HDPCVD) 공정, 기타 적절한 퇴적 공정, 또는 이들의 조합일 수 있다. 일부 실시형태에서, CMP 공정은 반도체층 스택(610)의 상면 위의 절연체 재료를 제거한다. 일부 실시형태에서, 절연체 재료는, 반도체층 스택(610)의 일부가 격리 피처(105)로부터 연장되도록(즉, 반도체층 스택(610)의 상면이 격리 피처(105)의 상면보다 더 높아지도록) 에치백된다. 일부 실시형태에서, 격리 피처(105)는 실리콘 질화물 라이너 위에 배치된 산화물층과 같은 다층 구조를 갖는다. 일부 실시형태에서, 격리 피처(105)는 도핑 라이너(예컨대, 붕소 실리케이트 유리(BSG) 또는 포스포실리케이트 유리(PSG)를 포함) 위에 배치된 유전체층을 포함한다. 일부 실시형태에서, 격리 피처(105)는 유전체 라이너 위에 배치된 벌크 유전체층을 포함한다. 격리 피처(105)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적절한 절연 재료(예컨대, 실리콘, 산소, 질소, 탄소, 또는 기타 적합한 격리 성분을 포함), 또는 이들의 조합을 포함한다. 격리 피처(105)는 STI(Shallow Trench Isolation) 구조, DTI(Deep Trench Isolation) 구조, 및/또는 LOCOS(Local Oxidation of Silicon) 구조, 및/또는 기타 적절한 격리 구조로서 구성될 수 있다.
각각 각자의 더미 게이트 구조(632) 및 각자의 게이트 스페이서(1360를 포함하는 게이트 구조(130A-130C)가 반도체층 스택(610)의 채널 영역 위에 형성된다. 더미 게이트 스택(632)은 반도체층 스택(610)의 길이 방향과는 상이한 방향으로(예컨대, 길이 방향에 직교하여) 길게 연장된다. 예를 들어, 더미 게이트 스택(632)은 y 방향을 따라 서로에 대해 실질적으로 평행하게 연장되어, y 방향으로 규정된 길이, x 방향으로 규정된 폭, 및 z 방향으로 규정된 높이를 갖는다. 더미 게이트 스택(632)은 반도체층 스택(610)의 소스/드레인 사이에 배치되도록 반도체층 스택(610)의 채널 영역 위에 배치된다. X-Z 평면에서, 더미 게이트 스택(632)은 반도체층 스택(610)의 상면 상에 배치된다. Y-Z 평면에서, 더미 게이트 스택(632)은 반도체층 스택(610)을 감싸도록 반도체층 스택(610)의 상면 및 측벽 표면 위에 배치될 수 있다. 각각의 더미 게이트 스택(632)은 더미 게이트 유전체, 더미 게이트 전극, 및 하드 마스크를 포함할 수 있다. 더미 게이트 유전체는 실리콘 산화물, 하이-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 일부 실시형태에서, 더미 게이트 유전체는 계면층(예컨대, 실리콘 산화물을 포함)과, 계면층 위에 배치되는 하이-k 유전체층을 포함한다. 더미 게이트 전극은 폴리실리콘과 같은 적절한 더미 게이트 재료를 포함하고, 하드 마스크는 임의의 적절한 하드 마스크 재료를 포함한다. 일부 실시형태에서, 더미 게이트 스택(632)은 다수의 다른 층, 예컨대 캐핑층, 계면층, 확산층, 배리어층, 또는 이들의 조합을 포함한다. 더미 게이트 스택(632)은 퇴적 공정, 리소그래피 공정, 에칭 공정, 기타 적절한 공정, 또는 이들의 조합에 의해 형성된다. 예를 들어, 멀티게이트 디바이스 전구체(600) 위에 더미 게이트 유전체층을 형성하기 위해 제1 퇴적 공정이 수행되고, 더미 게이트 유전체층 위에 더미 게이트 전극층을 형성하기 위해 제2 퇴적 공정이 수행되며, 더미 게이트 전극층 위에 하드 마스크층을 형성하기 위해 제3 퇴적 공정이 수행된다. 퇴적 공정은 CVD, 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), MOCVD, 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), HDPCVD, FCVD, HARP, 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 대기압 이하 CVD(SACVD), 기타 적절한 퇴적 공정, 또는 이들의 조합을 포함한다. 그 다음, 더미 게이트 유전체, 더미 게이트 전극, 및 하드 마스크를 포함하는 더미 게이트 스택(632)을 형성하기 위해 하드 마스크층, 더미 게이트 전극층, 및 더미 게이트 유전체층을 패터닝하도록 리소그래피 패터닝 및 에칭 공정이 수행된다. 리소그래피 패터닝 공정은 레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출후 베이킹, 레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 기타 적절한 리소그래피 공정, 및/또는 이들의 조합을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 기타 에칭 공정, 또는 이들의 조합을 포함한다.
게이트 스페이서(136)가 더미 게이트 전극(632)에 인접하게(즉, 더미 게이트 전극의 측벽을 따라) 형성된다. 게이트 스페이서(136)는 임의의 적절한 공정에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 기타 적절한 재료, 또는 이들의 조합(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들어, 실리콘 질화물층과 같은 실리콘 및 질소를 포함하는 유전체층이 멀티게이트 디바이스 전구체(600) 위에 퇴적되고 게이트 스페이서(136)를 형성하도록 에칭될 수 있다(예컨대, 이방성 에칭될 수 있다). 일부 실시형태에서, 게이트 스페이서(136)는 실리콘 질화물을 포함하는 제1 유전체층과, 실리콘 산화물을 포함하는 제2 유전체층과 같은 다층 구조를 포함한다. 일부 실시형태에서, 시일 스페이서, 오프셋 스페이서, 희생성 스페이서, 더미 스페이서, 및/또는 메인 스페이서와 같은 복수의 스페이서 세트가 더미 게이트 스택(632)에 인접하게 형성된다. 이러한 실시형태에서, 다양한 스페이서 세트는 상이한 에칭 레이트를 갖는 재료를 포함할 수 있다. 예를 들어, 더미 게이트 스택(632)에 인접하게 제1 스페이서 세트를 형성하기 위해 실리콘과 산소(예컨대, 실리콘 산화물)를 포함하는 제1 유전체층이 퇴적되고 에칭될 수 있고, 제1 스페이스 세트에 인접한 제2 스페이서 세트를 형성하기 위해 실리콘과 질소(예컨대, 실리콘 질화물)를 포함하는 제2 유전체층이 퇴적되고 에칭될 수 있다. 멀티게이트 디바이스(100A)의 설계 요건에 따라, 게이트 스페이서(136)의 형성 전 및/또는 후에 저농도 도핑된 소스 및 드레인(LDD) 피처 및/또는 고농도 도핑된 소스 및 드레인(HDD) 피처를 형성하기 위해 주입, 확산, 및/또는 어닐링 공정이 수행될 수 있다.
도 5 및 도 6b를 참조하면, 방법(500)은 반도체층 스택(610)에 소스/드레인 리세스(트렌치)(638)를 형성하는 블록 620으로 이행하며, 여기서 소스/드레인 리세스(638)은 반도체층 스택(610)을 통해 반도체 기판(605) 내의 소정 깊이(예컨대, 반도체 부분(605') 내의 소정 깊이)까지 연장된다. 예를 들어, 반도체층 스택(610)의 노출 부분(즉, 게이트 구조(130A-130C)에 의해 덮이지 않는 반도체층 스택(610)의 소스/드레인 영역)이 제거되어 소스/드레인 리세스(638)를 형성한다. 도 6b에서, 에칭 공정은 반도체층 스택(610)의 소스/드레인 영역 내의 반도체층(615)과 반도체층(620)은 완전히 제거하지만, 반도체층 스택(610)의 소스/드레인 영역 내의 반도체 부분(605')은 전체가 아니라 일부를 제거하여 소스/드레인 리세스(638)는 기판 부분(605')의 최상면 아래로 연장된다. 이에 소스/드레인 트렌치(638)는 게이트 구조(130A-130C) 아래에서 반도체층 스택(610)의 잔여 부분(예컨대, 채널 영역)에 의해 형성된 측벽과, 기판 부분(605')에 의해 형성된 바닥부를 갖는다. 소스/드레인 리세스(638)는 폭(W), 반도체층 스택(610)의 상면과 소스/드레인 리세스(638)의 바닥부 사이의 총 깊이(DT), 및 기판 부분(605')의 최상면과 소스/드레인 리세스(638)의 바닥부 사이의 기판 부분(605') 내의 깊이(D)를 갖는다. 깊이(D)는 후속으로 형성되는 에피택셜 소스/드레인 구조(140)의 에피택셜층이 반도체 기판(605) 내로(여기서는, 기판 부분(605') 내로 그리고 반도체 기판(605)의 최상면(예컨대, 기판 부분(605')의 최상면) 아래로) 연장되게 하는데 필요한 최소 깊이보다 크다. 예를 들어, 깊이(D)는 적어도 20 nm이다. 일부 실시형태에서, 두께(D)는 약 20 nm 내지 약 30 nm이다. 일부 실시형태에서, 총 두께(DT)는 약 53 nm 내지 약 87 nm이다. 일부 실시형태에서, 에칭 공정은 소스/드레인 리세스(638)가 격리 피처(105)의 바닥면까지 또는 바닥면 아래로 연장되도록, 반도체층 스택(610)의 소스/드레인 영역에서 기판 부분(605')의 전체를 제거한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 에칭 공정은 다단계 에칭 공정이다. 예를 들어, 에칭 공정은 반도체층(615)과 반도체층(620)을 따로따로 그리고 교대로 제거하기 위해 에칭제를 번갈아 사용할 수 있다. 일부 실시형태에서, 에칭 공정의 파라미터는 게이트 구조(130A-130C)(즉, 더미 게이트 스택(632) 및 게이트 스페이서(136)) 및/또는 격리 피처(105)의 에칭을 최소화하면서(에칭 없이) 반도체층 스택(610)을 선택적으로 에칭하도록 구성된다. 일부 실시형태에서, 본원에서 설명한 바와 같은 리소그래피 공정은 게이트 구조(130A-130C) 및/또는 격리 피처(105)를 덮는 패터닝된 마스크층을 형성하기 위해 수행되고, 에칭 공정은 패터닝된 마스크층을 에칭 마스크로 사용한다.
소스/드레인 리세스(638)를 형성한 후, 내부 스페이서(138)가 반도체층(620) 사이의 게이트 구조(130A-130C) 아래에 그리고 반도체층(615)의 측벽을 따라 형성된다. 내부 스페이서(138)는 반도체층(620)을 서로 분리시키고 최하위 반도체층(620)을 기판 부분(605')으로부터 분리한다. 내부 스페이서층(138)은 실리콘, 산소, 탄소, 질소, 기타 적절한 재료, 또는 이들의 조합(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물, 또는 실리콘 산탄질화물)을 포함하는 유전체 재료를 포함한다. 일부 실시형태에서, 내부 스페이서(138)는 본원에 개시한 바와 같은 로우-k 유전체 재료를 포함한다. 일부 실시형태에서, 도펀트(예컨대, p타입 도펀트, n타입 도펀트, 또는 이들의 조합)가 유전체 재료에 도입되어 내부 스페이서(138)는 도핑된 유전체 재료를 포함한다. 내부 스페이서(138)는 임의의 적절한 공정에 의해 형성된다. 일부 실시형태에서, 반도체층(620), 기판 부분(605'), 격리 피처(105), 및 게이트 구조(130A-130C)의 에칭을 최소화하면서(에칭 없이) 소스/드레인 리세스(638)에 의해 노출된 반도체층(615)을 선택적으로 에칭하는 제1 에칭 공정이 수행되어, 반도체층(620) 사이 및 기판 부분(605')과 반도체층(620) 사이에 갭이 형성된다. 갭이 게이트 스페이서(136) 아래에 배치되어, 반도체층(620)은 게이트 스페이서(136) 아래에 현수되고 갭에 의해 서로 분리된다. 일부 실시형태에서, 갭은 더미 게이트 스택(632) 아래에서 적어도 부분적으로 연장된다. 제1 에칭 공정은 (예컨대, x 방향 및/또는 y 방향을 따라) 반도체층(615)을 횡방향으로 에칭하도록 구성된다. 도시하는 실시형태에서, 제1 에칭 공정은 x 방향을 따라 반도체층(615)의 길이를 줄인다. 제1 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합이다. 이어서 CVD, PVD, ALD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, 도금, 기타 적절한 방법, 또는 이들의 조합과 같은 퇴적 공정이 게이트 구조(130A-130C) 위에 그리고 소스/드레인 리세스(638)를 형성하는 피처 위에 스페이서층을 형성한다. 스페이서층은 부분적으로(일부 실시형태에서는 완전히) 소스/드레인 리세스(638)를 채운다. 퇴적 공정은 스페이서층이 갭을 적어도 부분적으로 채우게 하도록 구성된다. 그런 다음 반도체층(620), 반도체 부분(605'), 격리 피처(105), 및 게이트 구조(130A-130C)의 에칭을 최소화하면서(에칭 없이) 도 6b에 도시하는 바와 같이 갭을 채우는 내부 스페이서(138)를 형성하기 위해 스페이서 층을 선택적으로 에칭하는 제2 에칭 공정이 수행된다. 스페이서층(및 내부 스페이서(138))은 제2 에칭 공정 동안 원하는 에칭 선택도를 달성하기 위해 반도체층(620) 및 핀 부분(605')의 재료, 격리 피처(105)의 재료 및/또는 게이트 구조(130A-130C)의 재료와는 상이한 재료를 포함한다.
도 5 및 도 6c 내지 도 6f를 참조하면, 방법(500)은 소스/드레인 리세스 내에 에피택셜 소스/드레인 구조(140)와 같은 에피택셜 소스/드레인 구조를 형성하는 단계로 이행한다. 예를 들어, 방법(500)은 블록(530)에서 소스/드레인 리세스(638) 내에 에피택셜층(642)과 같이, 소스/드레인 리세스 내에 제1 반도체층을 에피택셜 성장시키는 단계(도 6c), 및 블록(540)에서 소스/드레인 리세스(638)에서 에피택셜층(642) 위의 에피택셜층(144)(에피택셜 서브층(644A)과 에피택셜 서브층(144B)을 포함함)과 같이, 소스/드레인 리세스에서 제1 반도체층 위에 제2 반도체층을 에피택셜 성장시키는 단계(도 6d 및 도 6e)를 포함한다. 에피택셜층(642)과 같은 제1 반도체층은 제1 도펀트 농도를 갖고, 에피택셜층(144)과 같은 제2 반도체층은 제1 도펀트 농도보다 큰 제2 도펀트 농도를 갖는다. 방법(500)은 에피택셜층(144) 위의 에피택셜층(146)과 같이, 제2 반도체층 위에 제3 반도체층을 에피택셜 성장시키는 단계(도 6f)를 더 포함할 수 있다. 에피택셜층(642)은 반도체층(620) 및 기판 부분(605')으로부터 성장할 수 있고, 에피택셜 서브층(644A)은 에피택셜층(642)으로부터 성장할 수 있고, 에피택셜 서브층(144B)은 에피택셜 서브층(644A) 및/또는 에피택셜층(642)으로부터 성장할 수 있고, 에피택셜층(146)은 에피택셜 서브층(144B)으로부터 성장할 수 있다. 에피택셜층(642), 에피택셜 서브층(644A), 에피택셜 서브층(144B), 및/또는 에피택셜층(146)은 CVD 퇴적 기술(예컨대, 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), LPCVD, 및/또는 PECVD), 분자 빔 에피택시, 다른 적절한 SEG 공정, 또는 이들의 조합)을 구현하는 에피택시 공정에 의해 형성될 수 있다. 에피택시 공정은 반도체층(620), 기판 부분(605'), 에피택셜층(642), 에피택셜 서브층(644A), 및/또는 에피택셜 서브층(144B)의 조성과 상호작용하는 기상 및/또는 액상 전구체를 사용할 수 있다. 일부 실시형태에서, 에피택셜층(642), 에피택셜 서브층(644A), 에피택셜 서브층(144B), 및/또는 에피택셜층(146)은 에피택시 공정의 소스 재료에 도펀트를 첨가함으로써 퇴적 동안에 도핑된다. 일부 실시형태에서, 에피택셜층(642), 에피택셜 서브층(644A), 에피택셜 서브층(144B), 및/또는 에피택셜층(146)은 퇴적 공정 후에 이온 주입 공정에 의해 도핑된다. 일부 실시형태에서, 에피택셜층(642), 에피택셜 서브층(644A), 에피택셜 서브층(144B), 및/또는 에피택셜층(146), 및/또는 멀티게이트 디바이스(100A)의 다른 소스/드레인 영역, 예컨대 HDD 영역 및/또는 LDD 영역에서 도펀트를 활성화시키도록 어닐링 공정이 수행된다.
에피택셜층(642), 에피택셜 서브층(644A), 에피택셜 서브층(144B), 및/또는 에피택셜층(146)의 에피택셜 성장은 멀티게이트 디바이스(100A)(및 멀티게이트 디바이스(100B))의 성능을 향상시키도록 제어(튜닝)된다. 일부 실시형태에서, 에피택셜 소스/드레인 구조(140)의 다양한 층의 에피택셜 성장은 에피택셜 소스/드레인 구조(140)에 의해 멀티게이트 디바이스(100A)의 채널 영역에 가해지는 변형을 최대화하도록 제어된다. 일부 실시형태에서, 에피택셜 소스/드레인 구조(140)에서 에피택셜층(144)(즉, 에피택셜 서브층(644A) 및 에피택셜 서브층(144B))의 체적을 최대화하면 멀티게이트 디바이스(100A)의 채널 영역에 가해지는 변형을 증가시킨다. 일부 실시형태에서, 에피택셜 소스/드레인 구조(140)의 다양한 층의 에피택셜 성장은 에피택셜 소스/드레인 구조(140)에서 에피택셜층(144)(즉, 에피택셜 서브층(644A) 및 에피택셜 서브층(144B))의 깊이를 최대화하도록 제어되어, 에피택셜 소스/드레인 구조(140)와 멀티게이트 디바이스(100A)의 채널 영역 사이에 흐르는 전류가 에피택셜층(144)(에피택셜층(642)보다 더 큰 도펀트 농도를 가짐)과 멀티게이트 디바이스(100A)의 더 많은 채널 영역 사이에서 흐르게 하고, 그럼으로써 멀티게이트 디바이스(100A)의 동작을 개선한다. 일부 실시형태에서, 에피택셜층(144)은 최하위 반도체층(620)과 같은, 적어도 멀티게이트 디바이스(100A)의 최하위 채널의 깊이까지 연장된다. 일부 실시형태에서, 에피택셜 소스/드레인 구조(140)에서 에피택셜층(144)의 체적을 최대화하는 것은 전체 에피 시트 저항을 감소시키는 것으로 관찰되었고, 그럼으로써 멀티게이트 디바이스(100A)의 동작을 개선한다. 상이한 실시형태들은 상이한 이점을 가질 수 있으며, 임의의 실시형태에서 반드시 특정한 이점이 요구되는 것은 아니다.
도 6c에서, 소스/드레인 리세스(638)의 측벽과 바닥부를 따라 에피택셜층(642)이 형성되고 소스/드레인 리세스(638)을 부분적으로 충전한다. 에피택셜층(642)은 기판 부분(605'), 반도체층(620), 및 내부 스페이서(138)와 물리적으로 접촉한다. 에피택셜층(642)은 바닥 두께(tB) 및 측벽 두께(tSW)를 갖는다. 도시하는 실시형태에서, 바닥 두께(tB)는 깊이(D)보다 작아서(즉, 바닥 두께(tB) < 깊이(D)), 기판 부분(605')의 상면 아래의 소스/드레인 리세스(638)의 나머지 깊이(DR)은 0보다 크고(즉, 나머지 깊이(DR) > 0), 에피택셜층(642)의 측벽 두께의 합은 소스/드레인 리세스(638)의 폭(W)보다 작다(즉, 측벽 두께(tSW) + 측벽 두께(tSW) < 폭(W)). 일부 실시형태에서, 바닥 두께(tB)는 약 12 nm 내지 약 28 nm이다. 일부 실시형태에서, 측벽 두께(tSW)는 약 3 nm 내지 약 7 nm이다. 바닥 두께(tB) 및 측벽 두께(tSW)는 에피택셜 소스/드레인 구조(140)에서 후속으로 형성되는 에피택셜층(144)(즉, 에피택셜 서브층(644A) 및 에피택셜 서브층(144B))의 체적을 최대화하도록 제어된다. 바닥 두께(tB) 및/또는 측벽 두께(tSW)가 너무 두꺼우면(예컨대, 각각 약 28 nm보다 크거나 또/또는 약 7 nm보다 크면), 에피택셜 소스/드레인 구조(140)에서 후속으로 형성되는 에피택셜층(144)의 체적이 너무 작아서 멀티게이트 디바이스(100A)의 채널 영역에 불충분한 변형을 제공할 수 있다. 바닥 두께(tB) 및/또는 측벽 두께(tSW)가 너무 얇으면(예컨대, 각각 약 12 nm 미만 및/또는 약 3 nm 미만), 에피택셜층(642)은 에피택셜층(144)을 형성하기에 불충분한 성장 표면을 제공할 수 있다. 일부 실시형태에서, 측벽 두께(tSW)와 바닥 두께(tB)의 비율은 예컨대 에피택셜 소스/드레인 구조(140)에서 후속으로 형성되는 에피택셜층(144)의 체적을 최대화함으로써 에피택셜 소스/드레인 구조(140)의 변형 특성을 향상시키기 위해 약 1:4이다. 멀티게이트 디바이스(100B)(즉, n타입 트랜지스터)가 방법(500)에 의해 제조되는 경우와 같은 일부 실시형태에서, 측벽 두께(tSW)와 바닥 두께(tB)의 비율은 예컨대 에피택셜 소스/드레인 구조(140)에서 후속으로 형성되는 에피택셜층(144)의 체적을 최대화함으로써 에피택셜 소스/드레인 구조(140)의 변형 특성을 향상시키기 위해 약 1:3이다. 일부 실시형태에서, 바닥 두께(tB) 및 측벽 두께(tSW)는 나머지 소스/드레인 리세스(638)가 적어도 최하위 반도체층(620)까지 연장되게 하도록 제어된다. 이러한 실시형태에서, 바닥 두께(tB)는 최하위 반도체층(620)의 상면의 높이(hB) 미만이고, 에피택셜층(642)의 측벽 두께의 합은 소스/드레인 리세스(638)의 폭(W)보다 작아서, 소스/드레인 리세스(638)는 에피택셜층(642)을 형성한 후 최하위 반도체층(620)까지 여전히 연장되고 후속으로 형성되는 에피택셜층(144)은 멀티게이트 디바이스(100A)에서 적어도 최하위 반도체층(620)의 깊이까지 연장될 것이다. 일부 실시형태에서, 바닥 두께(tB)는 최하위 반도체층(620)의 바닥 표면의 높이와 대략 동일하다. 일부 실시형태에서, 바닥 두께(tB)는 최하위 반도체층(620)의 바닥 표면의 높이 미만이다. 일부 실시형태에서, 바닥 두께(tB)는 높이(hB)보다 작고 최하위 반도체층(620)의 바닥 표면의 높이보다 크다.
에피택셜층(642)은 실리콘, 게르마늄, 실리콘 게르마늄, 기타 적절한 반도체 재료, 또는 이들의 조합을 포함한다. 멀티게이트 디바이스(100A)가 p타입 트랜지스터인 도시하는 실시형태에서, 에피택셜층(642)은 p도핑 실리콘 게르마늄을 포함하고, p타입 도펀트는 붕소, 인듐, 기타 적절한 p타입 도펀트, 또는 이들의 조합이다. 일부 실시형태에서, 에피택셜층(642)은 약 15 at% 내지 약 30 at%의 게르마늄 농도를 갖는다. 일부 실시형태에서, 에피택셜층(642)은 약 1 × 1020 cm-3 내지 약 5 × 1020 cm-3의 붕소 도펀트 농도를 갖는다. 에피택셜층(642)은 임의의 적절한 게르마늄 농도 프로파일 및 임의의 적절한 붕소 도펀트 농도 프로파일과 같은 임의의 적절한 도펀트 프로파일을 갖는다. 일부 실시형태에서, 에피택셜층(642)은 측벽 두께(tSW)를 따라 실질적으로 균일한 (일정한) 게르마늄 프로파일 및/또는 실질적으로 균일한 붕소 도펀트 프로파일을 갖는데, 예컨대 반도체층(620) 및 내부 스페이서(138)를 연결하는 에피택셜층(642)의 내부 측벽부터 (잔여 소스/드레인 리세스(638)의 측벽을 형성하는) 에피택셜층(642)의 외부 측벽까지 게르마늄 농도 및/또는 붕소 도펀트 농도는 실질적으로 동일하다. 일부 실시형태에서, 에피택셜층(642)은 측벽 두께(tSW)를 따라 구배 게르마늄 프로파일 및/또는 구배 붕소 프로파일을 갖는데, 예컨대 내부 측벽부터 외부 측벽까지 게르마늄 농도 및/또는 붕소 농도는 증가하거나 감소한다(예컨대, 각각 약 15 at% 내지 약 30 at% 또는 그 반대로 및/또는 약 1 × 1020 cm-3 내지 약 5 × 1020 cm-3 또는 그 반대로). 일부 실시형태에서, 에피택셜층(642)은 깊이(DT)를 따라 실질적으로 균일한 게르마늄 프로파일 및/또는 실질적으로 균일한 붕소 프로파일을 갖는데, 예컨대 기판 부분(605')과 연결되는 에피택셜층(642)의 바닥부부터 상부 반도체층(620)과 연결되는 에피택셜층(642)의 상단부까지 게르마늄 농도 및/또는 붕소 농도는 실질적으로 동일하다. 일부 실시형태에서, 에피택셜층(642)은 깊이(DT)를 따라 구배 게르마늄 프로파일 및/또는 구배 붕소 농도 프로파일을 갖는데, 예컨대 바닥부부터 상단부까지 게르마늄 농도 및/또는 붕소 농도는 증가하거나 감소한다(예컨대, 각각 약 15 at% 내지 약 30 at% 또는 그 반대로 및/또는 약 1 × 1020 cm-3 내지 약 5 × 1020 cm-3 또는 그 반대로). 일부 실시형태에서, 에피택셜층(642)은 측벽 두께(tSW) 및/또는 깊이(DT)를 따라 밴드형 게르마늄 농도 프로파일 및/또는 밴드형 붕소 농도 프로파일을 갖는데, 여기서 에피택셜층(642)은 게르마늄 농도 및/또는 붕소 농도의 개별 밴드(또는 층)을 갖고 게르마늄 농도 및/또는 붕소 농도는 측벽 두께(tSW) 및/또는 깊이(DT)를 따라 증가, 감소, 교번 및/또는 상이하다. 일부 실시형태에서, 에피택셜층(642)은 스텝 게르마늄 농도 프로파일, 스텝 붕소 농도 프로파일, 다른 적절한 게르마늄 농도 프로파일, 및/또는 다른 적절한 붕소 농도 프로파일을 갖는다. 일부 실시형태에서, 에피택셜층(642)은 상이한 격자 상수 및/또는 상이한 격자 구조를 갖는 반도체층(620)(멀티게이트 디바이스(100A)의 채널층이 됨)과 에피택셜층(144) 사이에서 버퍼층으로서 기능할 수 있다.
도 6d 및 도 6e에서, 에피택셜층(144)은 에피택셜층(642) 위에 형성되는데, 에피택셜층(144)은 에피택셜 서브층(644A) 및 에피택셜 서브층(144B)을 포함한다. 예를 들어, 에피택셜 서브층(644A)은 에피택셜층(642) 위에 형성되어 소스/드레인 리세스(638)를 부분적으로 채우고(도 6d), 에피택셜 서브층(144B)은 에피택셜층(644A) 및 에피택셜층(642) 위에 형성되어 소스/드레인 리세스(638)의 나머지부를 채운다. 에피택셜 서브층(644A)은 에피택셜층(642)이 에피택셜 서브층(644A)을 감싸도록 에피택셜층(642)과 물리적으로 접촉하는 바닥부 및 측벽을 갖는다. 에피택셜 서브층(644A)은 일부 실시형태에서 높이(hB)보다 큰 두께(tC)를 갖는다. 일부 실시형태에서, 두께(tC)는 약 22 nm 내지 약 38 nm이다. 에피택셜 서브층(144B)은 상부 반도체층(620)의 상면 아래에 배치되는 하측부 및 상부 반도체층(620)의 상면 위에 배치된 상측부를 갖는다. 에피택셜 서브층(144B)의 하측부는 소스/드레인 리세스(638)의 나머지를 채우고 에피택셜층(642)과 물리적으로 접촉하는 측벽 및 에피택셜 서브층(644A)과 물리적으로 접촉하는 바닥부를 갖는다. 에피택셜 서브층(144B)의 상측부는 인접한 게이트 구조(130A-130C)의 게이트 스페이서(136)와 물리적으로 접촉하는 측벽 및 에피택셜층(642)과 물리적으로 접촉하는 바닥부를 갖는다. 에피택셜 서브층(144B)은 두께(tD)를 갖고, 여기서 에피택셜 서브층(144B)의 하측부는 두께(tE)를 갖고 에피택셜 서브층(144B)의 상측부는 두께(tF)를 갖는다. 일부 실시형태에서, 두께(tD)는 약 17 nm 내지 약 33 nm이다. 일부 실시형태에서, 두께(tD)는 에피택셜 소스/드레인 구조(140)의 최고 농도로 도핑된 부분의 체적을 최대화하기 위해 두께(tC)보다 크다. 일부 실시형태에서, 두께(tE)는 약 12 nm 내지 약 28 nm이고, 두께(tF)는 약 3 nm 내지 약 7 nm이다. 에피택셜 서브층(644A)이 기판 부분(605')의 상면 아래로 연장되게 하기 위해, 깊이(D)는 적어도 20 nm이고 에피택셜층(642)의 바닥 두께(tB)는 깊이(D)보다 작다.
에피택셜 서브층(644A)과 에피택셜 서브층(144B)은 동일한 재료를 포함하지만 구성 조성은 상이하다. 반도체 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 기타 적절한 반도체 재료, 또는 이들의 조합을 포함할 수 있다. 멀티게이트 디바이스(100A)가 p타입 트랜지스터인 도시하는 실시형태에서, 에피택셜 서브층(644A)과 에피택셜 서브층(144B)은 p도핑 실리콘 게르마늄을 포함하지만 게르마늄 농도는 상이하다. 예를 들어, 에피택셜 서브층(144B)의 게르마늄 농도는 에피택셜 서브층(644A)의 게르마늄 농도보다 높다. 에피택셜 서브층(144B)의 게르마늄 농도는 또한 에피택셜층(642)의 게르마늄 농도보다 높다. 일부 실시형태에서, 에피택셜 서브층(644A)은 약 15 at% 내지 약 65 at%의 게르마늄 농도를 갖고, 에피택셜 서브층(144B)은 약 50 at% 내지 약 64 at%의 게르마늄 농도를 갖는다. 에피택셜층(144)(및 에피택셜 서브층(644A)과 에피택셜 서브층(144B))의 p타입 도펀트 농도는 에피택셜층(642)의 p타입 도펀트 농도보다 높다. 멀티게이트 디바이스(100A)의 설계 요건에 따라 에피택셜 서브층(644A)의 p타입 도펀트 농도는 에피택셜 서브층(144B)의 p타입 도펀트 농도와 동일하거나 더 높거나 더 낮다. 일부 실시형태에서, 에피택셜 서브층(644A) 및 에피택셜 서브층(144B)은 약 5 × 1020 cm-3 내지 약 1.5 × 1021 cm-3의 붕소 도펀트 농도를 갖는다. 에피택셜 서브층(644A)은 두께(tC)를 따라 구배 게르마늄 프로파일을 갖는데, 예컨대 바닥부(예컨대, 에피택셜 서브층(644A)이 에피택셜층(642)과 연결되는 곳)부터 상단부(에피택셜 서브층(644A)이 에피택셜 서브층(144B)과 연결되는 곳)까지 게르마늄 농도가 증가하거나 감소한다. 도시하는 실시형태에서, 게른마늄 농도는 바닥부부터 상단부까지, 예컨대 약 15 at% 내지 약 65 at% 증가한다. 일부 실시형태에서, 단계적인 게르마늄 프로파일은 두께(tC)를 따라 증가하거나 감소하는 상이한 게르마늄 농도의 밴드로 구성된다. 일부 실시형태에서, 에피택셜 서브층(644A)은 상이한 격자 상수 및/또는 상이한 격자 구조를 갖는 에피택셜층(642)과 에피택셜 서브층(144B) 사이에서 버퍼층으로서 기능할 수 있다. 이러한 실시형태에서, 에피택셜 서브층(644A)의 격자 상수 및/또는 격자 구조는 에피택셜층(642)의 것과 유사한 격자 상수 및/또는 격자 구조부터 에피택셜 서브층(144B)의 것과 유사한 격자 상수 및/또는 격자 구조까지 점차적으로 변할 수 있다. 에피택셜 서브층(644A)는 실질적으로 균일한 붕소 도펀트 프로파일, 구배 붕소 도펀트 프로파일, 밴드형 붕소 도펀트 프로파일. 계단형 붕소 도펀트 프로파일, 및/또는 기타 적절한 붕소 도펀트 프로파일과 같이, 두께(tC)를 따라 임의의 적절한 도펀트 프로파일을 갖는다. 에피택셜 서브층(144B)은 임의의 적절한 게르마늄 농도 프로파일 및 임의의 적절한 붕소 도펀트 프로파일과 같은 임의의 적절한 도펀트 농도 프로파일을 갖는다. 일부 실시형태에서, 에피택셜 서브층(144B)은 두께(tD)를 따라 실질적으로 균일한 게르마늄 프로파일 및/또는 실질적으로 균일한 붕소 도펀트 프로파일을 갖는데, 예컨대 바닥부(에피택셜 서브층(144B)이 에피택셜 서브층(644A)과 연결되는 곳)부터 상단부(예컨대, 에피택셜 서브층(144B)의 상면)까지 게르마늄 농도 및/또는 붕소 농도는 실질적으로 동일하다. 일부 실시형태에서, 에피택셜 서브층(144B)은 두께(tD)를 따라 구배 게르마늄 프로파일 및/또는 구배 붕소 프로파일을 갖는데, 예컨대 바닥부부터 상단부까지 게르마늄 농도 및/또는 붕소 농도는 증가하거나 감소한다(예컨대, 각각 약 50 at% 내지 약 65 at% 또는 그 반대로 및/또는 약 5 × 1020 cm-3 내지 약 1.5 × 1021 cm-3 또는 그 반대로). 일부 실시형태에서, 에피택셜 서브층(144B)은 두께(tD)를 따라 밴드형 게르마늄 농도 프로파일, 밴드형 붕소 농도 프로파일, 스텝 게르마늄 프로파일, 스텝 붕소 농도 프로파일, 기타 적절한 게르마늄 농도 프로파일, 및/또는 기타 적절한 붕소 농도 프로파일을 갖는다.
도 6f에서, 에피택셜층(146)이 에피택셜층(144) 위에 형성된다. 에피택셜층(144)과 에피택셜층(642)이 소스/드레인 리세스(638)를 충전하기 때문에, 에피택셜층(146)은 상부 반도체층(620)보다 높게 배치된다. 에피택셜층(146)은 에피택셜층(144)(특히, 에피택셜 서브층(144B)의 상면)과 물리적으로 접촉하고 인접한 게이트 구조(130A-130C)의 게이트 스페이서(136) 사이에 연장되고 게이트 스페이서(136)와 물리적으로 접촉한다. 에피택셜층(146)은 캐핑층으로 칭해질 수 있다. 일부 실시형태에서, 에피택셜층(146)은 소스/드레인 컨택의 제조와 연관된 처리와 같은, 후속 처리 중에 에피택셜층(144)(즉, 에피택셜 소스/드레인 구조(140)의 고농도 부분)을 보호하는 캐핑층으로서 기능한다. 에피택셜층(146)은 일부 실시형태에서는 약 1 nm 내지 약 5 nm의 두께(tG)를 갖는다. 두께(tG)는 멀티게이트 디바이스(100A)의 설계 요건에 따라 두께(tF)보다 작거나, 크거나, 또는 동일하다. 에피택셜층(146)은 실리콘, 게르마늄, 실리콘 게르마늄, 기타 적절한 반도체 재료, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 에피택셜층(146)은 도핑되지 않거나 의도하지 않게 도핑(UID)된다. 일부 실시형태에서, 에피택셜층(146)은 실질적으로 도펀트가 없다. 도시하는 실시형태에서, 에피택셜층(146)은 실질적으로 붕소 도펀트가 없는 실리콘을 포함한다. 일부 실시형태에서, 에피택셜층(146)은 저농도 도핑되는데, 예컨대, 도펀트 농도가 약 1 × 1020 cm-3 이하이다.
전술한 바와 같이, 멀티게이트 디바이스에는 금속 게이트, 에피택셜 소스/드레인 구조, 및 반도체 기판으로부터 기생 트랜지스터가 형성될 수 있다. 도 4에는, 에피택셜 소스/드레인 구조를 형성한 이후와 같은 중간 제조 단계에서 이러한 기생 트랜지스터가 형성될 수 있는 멀티게이트 디바이스(600') 및 멀티게이트 디바이스(100A)를 도시한다. 멀티게이트 디바이스(600')로부터 발생하는 기생 트랜지스터를 억제하고 또/또는 단채널 효과를 줄이기 위한 에피택셜 소스/드레인 구조 제조 기술은, 반도체 기판(605)(특히, 기판 부분(605'))에 도핑 웰(641')를 형성하고, 반도체 기판(605) 상에(그래서 소스/드레인 리세스의 바닥부 및 궁극의 에피택셜 소스/드레인 구조에) 무도핑 에피택셜층(643')을 형성하고, 이어서 에피택셜층(642')과 같은 무도핑 에피택셜층 위에 도핑 에피택셜층, 예컨대 에피택셜층(642')(에피택셜층(642)과 유사할 수 있음), 에피택셜층(144')(에피택셜층(144)과 유사할 수 있고, 각각 에피택셜층 서브층(644A) 및 에피택셜 서브층(144B)과 유사한 에피택셜층 서브층(644A') 및 에피택셜층 서브층(144B')을 구비할 수 있음), 및 에피택셜층(146')(에피택셜층(146)과 유사할 수 있음)을 형성하는 것이다. 그러나, 본 개시내용은, 에피택셜층(642')(도핑층 중 더 낮은 도펀트 농도 및/또는 더 낮은 변형 유도 성분(예컨대 게르마늄)을 갖는 도핑층)과 결합되는 에피택셜층(643')(무도핑 에피택셜층)이 멀티게이트 디바이스(600')의 에피택셜층 소스/드레인 구조의 원하는 체적보다 더 많이 소비하고 멀티게이트 디바이스(600')의 에피택셜 소스/드레인 구조에서 에피택셜층(144)(도핑층 중 더 높은 도펀트 농도 및/또는 더 높은 변형 유도 성분(예컨대, 게르마늄)을 갖는 도핑층)의 체적을 바람직하지 못하게 줄임으로써, 에피택셜 소스/드레인 구조의 변형 특성을 감소시키고, 에피택셜 소스/드레인 구조의 에피 시트 저항을 증가시키고, 그리고/또는 멀티게이트 디바이스(600')의 성능을 저하시키는 것을 확인하였다. 예를 들어, 무도핑 에피택셜층(643')이 소스/드레인 리세스의 바닥부를 충전하기 때문에, 에피택셜층(642')은 반도체층(120A-120C)에 인접한 소스/드레인 리세스의 원하는 체적보다 더 많이 충전하여, 에피택셜 서브층(144B)이 반도체층(120A)의 상면보다 높게 전체적으로 배치되게 되고 에피택셜 서브층(644A')이 바닥 반도체층(120C)보다 높은 깊이까지 연장되게 된다.
본 개시내용은 이하에서 더 설명하겠지만 반도체 기판(605)을 유전체 기판(110)으로 대체함으로써 이들 단점을 해결하여, 에피택셜 소스/드레인 구조(140)에서, 무도핑 에피택셜층(643')과 같은 무도핑 에피택셜층의 필요성을 없애고 따라서 에피택셜 소스/드레인 구조(140)에서 에피택셜층(642) 및/또는 에피택셜층(144)의 체적을 증가시킬 수 있다. 본 개시내용은 또한 멀티게이트 디바이스(600')와 비교하여 에피택셜 소스/드레인 구조(140)의 깊이를 반도체 기판(605) 내로 증가시킴으로써 이들 단점을 해결한다. 예를 들어, 멀티게이트 디바이스(100A)의 에피택셜 소스/드레인 구조(140)의 깊이(D)는 기판 부분(605')에서의 멀티게이트 디바이스(600')의 에피택셜 소스/드레인 구조의 깊이(D')보다 크다. 에피택셜 소스/드레인 구조(140)의 깊이를 증가시키면 에피택셜층(144)(즉, 더 높은 도펀트 농도 및/또는 더 높은 변형 유도 성분(예컨대, 게르마늄 또는 탄소)을 갖는 도핑층)의 체적이 확대되어, 에피택셜 소스/드레인 구조(140)는 멀티게이트 디바이스(600')의 에피택셜 소스/드레인 구조보다 더 많은 변형과 더 적은 에피 저항을 제공할 수 있다. 멀티게이트 디바이스(600')와 대조적으로, 에피택셜층(144)은 기판 부분(605')의 상면 아래로 연장되고 에피택셜층(144B)은 반도체층(120A-120C)의 상면 위와 아래에 배치된다. 따라서 전류는 또한 최하위 반도체층(120C)과 더 높은 도펀트 농도 및/또는 더 높은 변형 유도 성분(예컨대, 게르마늄 또는 탄소)을 갖는 도핑층(즉, 에피택셜층(144)) 사이에서도 흐를 수 있다. 깊이(D)는 깊이(D')보다 적어도 10 nm 크다. 도시하는 실시형태에서, 깊이(D)와 깊이(D') 사이의 깊이차(ΔD)는 약 10 nm 내지 약 20 nm이라서, 무도핑 에피택셜층(643')을 제거할 경우 에피택셜 서브층(644A)의 바닥면은 기판 부분(605')의 상면보다 더 낮아진다. 도시하는 실시형태에서, 방법(500)은 깊이(D)가 적어도 20 nm이도록 구성된 것임을 알아야 한다. 깊이(D)가 20 nm 미만이면, 에피택셜 서브층(644A)의 바닥면은 기판 부분(605')의 상면보다 높을 수 있다(예컨대, 에피택셜층(642)이 기판 부분(605')의 상면 아래의 소스/드레인 리세스(638)의 부분을 채울 것이기 때문이다). 상이한 실시형태들은 상이한 이점을 가질 수 있으며, 임의의 실시형태에서 반드시 특정한 이점이 요구되는 것은 아니다.
도 6g를 참조하면, 멀티게이트 디바이스(100A)는 추가 처리를 받을 수 있다. 예를 들어, CESL(150)이 멀티게이트 디바이스(100A) 위에 형성되고, ILD층(152)이 CESL(150) 위에 형성되며, 더미 게이트 스택(632)의 상단부(또는 상면)에 도달(노출)할 때까지 CMP 공정 및/또는 다른 평탄화 공정이 수행된다. CESL(150) 및 ILD층(152)은 에피택셜 소스/드레인 구조(140) 위에 그리고 인접한 게이트 구조(130A-130C) 사이에 배치된다. CESL(150) 및/또는 ILD층(152)은 CVD, PVD, ALD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, 다른 적절한 방법, 또는 이들의 조합에 의해 형성된다. 일부 실시형태에서, ILD층(152)은 FCVD, HARP, HDPCVD, 또는 이들의 조합에 의해 형성된다. 일부 실시형태에서, 평탄화 공정은 더미 게이트 스택(632)의 하드 마스크를 제거하여 폴리실리콘 게이트 전극과 같은 더미 게이트 스택(632)의 하부 더미 게이트 전극을 노출시킨다. ILD층(152)은 예컨대, 실리콘 산화물, 탄소 도핑 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS-형성 산화물, PSG, BSG, BPSG, FSG, Black Diamond®(미국 캘리포니아주 산타 클라라에 소재한 Applied Materials의 것), 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB 기반 유전 물질, SiLK(미국 미시간주 미드랜드에 소재한 Dow Chemical의 것), 폴리이미드, 기타 적절한 유전체 재료, 또는 이들의 조합을 포함한다. 일부 실시형태에서, ILD층(152)은 실리콘 이산화물의 유전 상수보다 작은 유전 상수(예컨대, k < 3.9)를 갖는 유전체 재료를 포함한다. 일부 실시형태에서, ILD층(152)은 SiO2(예컨대, 다공성 실리콘 이산화물), 실리콘 탄화물(SiC), 및/또는 탄소 도핑 산화물(예컨대, SiCOH계 재료(예컨대, Si-CH3 결합을 가짐)) - 이들 각각은 약 2.5 미만의 유전 상수를 나타내도록 조정/구성됨 - 와 같은, 유전 상수가 약 2.5 미만인 유전체 재료(즉, 극저-k(ELK) 유전체 재료)를 포함한다. ILD층(152)은 다수의 유전체 재료를 갖는 다층 구조를 포함할 수 있다. CESL(150)은 ILD층(152)과는 상이한 재료, 예컨대 ILD층(152)의 유전체 재료와는 상이한 유전체 재료를 포함한다. 예를 들어, ILD층(152)이 실리콘 및 산소를 포함하고 실리콘 이산화물의 유전 상수보다 작은 유전 상수를 갖는 유전체 재료를 포함하는 경우, CESL(150)은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 및 질소를 포함할 수 있다.
그 다음에 더미 게이트 스택(632)을 금속 게이트 스택으로 대체하기 위해 게이트 대체 공정이 수행되며, 각각의 금속 게이트 스택은 각자의 금속 게이트(132) 및 각자의 하드 마스크(134)를 갖는다. 예를 들어, 더미 게이트 스택(632)은 게이트 구조(130A-130C)에서 반도체층 스택(610)(예컨대, 반도체층(620) 및 반도체층(615))의 채널 영역을 노출시키는 게이트 개구부를 형성하기 위해 제거된다. 일부 실시형태에서, ILD층(152), CESL(150), 게이트 스페이서(136), 내부 스페이서(138), 반도체층(615), 및/또는 반도체층(620)에 대해 더미 게이트 스택(632)을 선택적으로 제거하는 에칭 공정이 수행된다. 다시 말해서, 에칭 공정은 더미 게이트 스택(632)은 실질적으로 제거하지만 ILD층(152), CESL(150), 게이트 스페이서(136), 내부 스페이서(138), 반도체층(615), 및/또는 반도체층(620)은 제거하지 않거나 실질적으로 제거하지 않는다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합이다. 일부 실시형태에서, 에칭 공정은 패터닝된 마스크층을 에칭 마스크로 사용하는데, 여기서 패터닝된 마스크층은 ILD층(152), CESL(150), 및/또는 게이트 스페이서(136)를 덮지만 더미 게이트 스택(632)을 노출시키는 개구부를 내부에 갖는다.
게이트 대체 공정 동안, 게이트 개구부에 금속 게이트 스택을 형성하기 전에, 멀티게이트 디바이스(100A)의 채널 영역에 현수형 채널층을 형성하기 위해 채널 분리 공정(channel release process)이 수행된다. 예를 들어, 게이트 개구부에 의해 노출된 반도체층(615)은 반도체층(620) 사이 그리고 반도체층(620)과 기판 부분(605') 사이에 에어 갭을 형성하도록 선택적으로 제거되어, 멀티게이트 디바이스(100A)의 채널 영역에서 반도체층(620)이 현수된다. 도시하는 실시형태에서, 멀티게이트 디바이스(100A)의 각 트랜지스터 영역은 트랜지스터 영역과 대응하는 트랜지스터의 동작 동안 각자의 에피택셜 소스/드레인 구조(140) 사이에서 전류가 흐를 수 있는 3개의 채널을 제공하기 위해 z 방향을 따라 수직으로 적층된 3개의 현수형 반도체층(620)을 갖는데, 이것은 이하에서 반도체층(120A-120C)으로 지칭된다. 일부 실시형태에서, 반도체층(620), 기판 부분(605'), 게이트 스페이서(136), 내부 스페이서(138), CESL(150), 및 ILD층(152)의 에칭을 최소화하면서(에칭 없이) 반도체층(615)을 선택적으로 에칭하는 에칭 공정이 수행된다. 일부 실시형태에서, 에칭제는 실리콘(즉, 반도체층(620) 및 기판 부분(605')) 및 유전체 재료(즉, 게이트 스페이서(136), 내부 스페이서(138), CESL(150), 및/또는 ILD층(152)))보다 더 높은 속도로 실리콘 게르마늄(즉, 반도체층(615))을 에칭하는 에칭 공정을 위해 선택된다(즉, 에칭제는 실리콘 게르마늄에 대해 높은 에칭 선택도를 갖는다). 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합이다. 일부 실시형태에서, 에칭 공정을 수행하기 전에, 반도체층(615)을 실리콘 게르마늄 산화물 피처로 변환하기 위해 산화 공정이 구현될 수 있으며, 여기서 에칭 공정은 이어서 실리콘 게르마늄 산화물 피처를 제거한다. 일부 실시형태에서, 반도체층(615)을 제거하는 동안 및/또는 제거한 후에, 반도체층(120A-120C)에 대한 타겟 치수 및/또는 타겟 형상을 달성하기 위해 반도체층(620)의 프로파일을 수정하기 위한 에칭 공정이 수행된다.
그 다음, 금속 게이트(132)(하이-k/금속 게이트라고도 함) 및 하드 마스크(134)가 게이트 개구부에 형성된다. 금속 게이트(132) 및 하드 마스크(134)는 각자의 게이트 스페이서(136) 사이에 배치된다. 금속 게이트(132)는 각자의 내부 스페이서(138) 사이에 배치된다. 금속 게이트(138)는 반도체층(120A)과 반도체층(120B) 사이, 반도체층(120B)과 반도체층(120C) 사이, 그리고 반도체층(120C)과 기판 부분(605') 사이에도 배치된다. 도시하는 실시형태에서, 멀티게이트 디바이스(100A)가 GAA 트랜지스터인 경우, 금속 게이트(132)는 예컨대 Y-Z 평면에서 반도체층(120A-120C)을 둘러싼다. 일부 실시형태에서, 금속 게이트 스택을 형성하는 것은, 멀티게이트 디바이스(100A) 위에 게이트 개구부를 부분적으로 채우는 게이트 유전체층을 퇴적하는 단계, 게이트 유전체층 위에 게이트 개구부를 부분적으로 채우는 게이트 전극층을 퇴적하는 단계, 게이트 전극층 위에 게이트 개구부의 잔여부를 채우는 하드 마스크층을 퇴적하는 단계, 및 하드 마스크층, 게이트 전극층, 및/또는 게이트 유전체층에 대해 CMP와 같은 평탄화 공정을 수행하여, 도 6g에 도시하는 바와 같이. 금속 게이트(132) 및 하드 마스크(134)를 형성하는 단계를 포함한다. 퇴적 공정은 CVD, PVD, ALD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, 도금, 기타 적절한 방법, 또는 이들의 조합을 포함할 수 있다. 도시하는 실시형태에서는 게이트 라스트 공정에 따라 금속 게이트 스택을 제조하지만, 본 개시내용은 금속 게이트 스택이 게이트 퍼스트 공정 또는 하이브리드 게이트 라스트/게이트 퍼스트 공정에 따라 제조되는 실시형태도 고려한다.
금속 게이트(132)는 게이트 구조(130A-130C)의 금속 게이트(132)가 동일하거나 상이한 층 및/또는 재료를 포함할 수 있도록 멀티게이트 디바이스(100A)의 설계 요건에 따라 원하는 기능을 달성하도록 구성된다. 일부 실시형태에서, 금속 게이트(132)는 게이트 유전체(예컨대, 게이트 유전체층) 및 게이트 전극(예컨대, 일함수층 및 벌크(또는 충전용) 전도층)을 포함한다. 금속 게이트(132)는 다수의 다른 층, 예컨대 캐핑층, 계면층, 확산층, 배리어층, 하드 마스크층, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 게이트 유전체층은 계면층(실리콘 산화물과 같은 유전체 재료를 포함함) 위에 배치되고, 게이트 전극은 게이트 유전체층 위에 배치된다. 게이트 유전체층은 실리콘 산화물, 하이-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 하이-k 게이트 유전체 재료의 예는 하프늄 이산화물(HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 재료, 또는 이들의 조합을 포함한다. 일반적으로 하이-k 유전체 재료는 실리콘 이산화물의 유전 상수(k 값)(k
Figure 112022001304501-pat00001
3.9)에 비해 높은 유전 상수를 가진 유전체 재료를 칭한다. 예를 들어, 하이-k 유전체 재료는 약 3.9보다 큰 유전 상수를 갖는다. 일부 실시형태에서, 게이트 유전체층은 하이-k 유전체층이다. 게이트 전극은 폴리실리콘, Al, Cu, Ti, Ta, W, Mo, Co, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 기타 전도성 재료, 또는 이들의 조합과 같은 전도성 재료를 포함한다. 일부 실시형태에서, 일함수층은 원하는 일함수(예컨대, n타입 일함수 또는 p타입 일함수)를 갖도록 튜닝된 전도층이고, 벌크 전도층은 일함수층 위에 형성된 전도층이다. 일부 실시형태에서, 일함수층은 Ti, Ag, Mn, Zr, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, 기타 적절한 n타입 일함수 재료, 또는 이들의 조합과 같은 n타입 일함수 재료를 포함한다. 일부 실시형태에서, 일함수층은 Ru, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적절한 p타입 일함수 재료, 또는 이들의 조합과 같은 p타입 일함수 재료를 포함한다. 벌크 전도층은 Al, W, Cu, Ti, Ta, 폴리실리콘, 금속 합금, 기타 적절한 재료, 또는 이들의 조합과 같은 적절한 전도성 재료를 포함한다. 하드 마스크(134)는 예를 들어 금속 게이트(132) 및/또는 에피택셜 소스/드레인 구조(140)에 대한 디바이스 레벨의 컨택을 형성하는 것과 연관되는, 후속 처리 동안 금속 게이트(132)를 보호할 수 있는 임의의 재료(예컨대, 실리콘 질화물 또는 실리콘 탄질화물)와 같은 임의의 적절한 하드 마스크 재료를 포함한다.
그런 다음 처리는, 일반적으로 게이트 구조(예컨대, 게이트 구조(130A-130C))에 대한 컨택을 지칭하는 금속 대 폴리(MP) 컨택, 및 일반적으로 멀티게이트 디바이스(100A)의 전기 활성 영역(예컨대, 에피택셜 소스/드레인 구조(140))에 대한 컨택을 지칭하는 금속 대 디바이스(MD) 컨택과 같은 디바이스 레벨 컨택을 형성하는 것으로 계속될 수 있다. 디바이스 레벨 컨택은 아래에서 더 설명하는 로컬 컨택(인터커넥트)에 IC 디바이스 피처를 전기적으로 그리고 물리적으로 접속시킨다. 예를 들어, 소스/드레인 컨택(155)은, 에피택셜 소스/드레인 구조(140)를 노출시키도록 ILD층(152) 및/또는 CESL(150)을 통해 연장되는 컨택 개구부를 형성하기 위해 리소그래피 및 에칭 공정(본원에서 설명한 것)을 수행하고; ILD층(152) 위에 컨택 개구부를 부분적으로 채우는 컨택 배리어 재료를 형성하는 제1 퇴적 공정을 수행하고; 그리고 컨택 배리어 재료 위에 컨택 벌크 재료를 형성하는 제2 퇴적 공정을 수행함으로써 형성되며, 여기서 컨택 벌크 재료는 컨택 개구부의 나머지를 충전한다. 이러한 실시형태에서, 컨택 배리어 재료 및 컨택 벌크 재료는 컨택 개구부 내에 그리고 ILD층(152)의 상면 위에 배치된다. 제1 퇴적 공정 및 제2 퇴적 공정은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, 전기 도금, 무전해 도금, 기타 적절한 퇴적 방법, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 컨택 배리어 재료를 형성하기 전에 (예컨대, 에피택셜 소스/드레인 구조(140) 위에 금속층을 퇴적하고 멀티게이트 디바이스(100A)를 가열하여 에피택셜 소스/드레인 구조(140)의 성분들이 금속층의 금속 성분과 반응하게 함으로써) 에피택셜 소스/드레인 구조(140) 위에 실리사이드층이 형성된다. 일부 실시형태에서, 실리사이드층은 금속 성분(예컨대, 니켈, 백금, 팔라듐, 바나듐, 티탄, 코발트, 탄탈, 이테르븀, 지르코늄, 기타 적절한 금속, 또는 이들의 조합) 및 에피택셜 소스/드레인 구조(140)의 성분(예컨대, 실리콘 및/또는 게르마늄)을 포함한다. 예컨대 ILD층(152)의 상면 위에서 과잉 컨택 벌크 재료 및 컨택 배리어 재료를 제거하기 위해 CMP 공정 및/또는 다른 평탄화 공정이 수행되어 소스/드레인 컨택(155)이 형성된다(즉, 컨택 배리어층 및 컨택 벌크층이 컨택 개구부를 채운다). CMP 공정이 소스/드레인 컨택(155)의 상면을 평탄화하여, 일부 실시형태에서는 ILD층(152)의 상면과 소스/드레인 컨택(155)의 상면이 실질적으로 평평한 표면을 형성한다.
소스/드레인 컨택(155)은 ILD층(152) 및/또는 CESL(150)을 통해 연장되어 에피택셜 소스/드레인 구조(140)와 물리적으로 접촉한다. 컨택 배리어층은 주변 유전체 재료(예컨대, ILD층(152) 및/또는 CESL(150))와 컨택 벌크층 사이의 접착을 촉진하는 재료를 포함한다. 컨택 배리어층의 재료는 소스/드레인 컨택(155)으로부터 주변 유전체 재료로의 금속 성분의 확산을 추가로 방지할 수 있다. 일부 실시형태에서, 컨택 배리어층은 티탄, 티탄 합금, 탄탈, 탄탈 합금, 코발트, 코발트 합금, 루테늄, 루테늄 합금, 몰리브덴, 몰리브덴 합금, 팔라듐, 팔라듐 합금, 금속 재료와 유전체 재료 사이에서 접착을 촉진 및/또는 향상시키고 또/또는 금속 재료로부터 유전체 재료로의 금속 성분의 확산을 방지하도록 구성된 기타 적절한 성분, 또는 이들의 조합을 포함한다. 예컨대, 컨택 배리어층은 탄탈, 탄탈 질화물, 탄탈 알루미늄 질화물, 탄탈 실리콘 질화물, 탄탈 탄화물, 티탄, 티탄 질화물, 티탄 실리콘 질화물, 티탄 알루미늄 질화물, 티탄 탄화물, 텅스텐, 텅스텐 질화물, 텅스텐 탄화물, 몰리브덴 질화물, 코발트, 코발트 질화물, 루테늄, 팔라듐, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 컨택 배리어층은 다층을 포함한다. 예를 들어, 컨택 배리어층은 티탄 또는 탄탈을 포함하는 제1 서브층 및 티탄 질화물 또는 탄탈 질화물을 포함하는 제2 서브층을 포함할 수 있다. 컨택 벌크층은 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 저저항 금속 성분, 이들의 합금, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 소스/드레인 컨택(155)은 컨택 배리어층을 포함하지 않거나(즉, 소스/드레인 컨택(155)은 배리어가 없음) 소스/드레인 컨택(155)은 부분적으로 배리어가 없는데, 여기서 컨택 배리어층은 컨택 벌크층의 일부와 유전체층 사이에 배치된다. 일부 실시형태에서, 컨택 벌크층은 다층을 포함한다.
처리는 라인 중간 층(예컨대, CESL(160), ILD층(162), 비아, 및/또는 소스/드레인 컨택(165)) 및 BEOL 구조(170)와 같은, MLI 피처의 추가 피처를 형성하는 것으로 계속될 수 있다. CESL(160) 및/또는 ILD층(162)은 각각 전술한 CESL(150) 및 ILD층(152)을 참조하여 설명한 바와 같이 구성 및 형성될 수 있다. 소스/드레인 컨택(165)은 소스/드레인 컨택(155)을 참조하여 설명한 바와 같이 구성 및 형성될 수 있다. BEOL 구조(170)는 제1 금속화층(즉, 금속 1(M1)층 및 비아 제로(V0)층), 제2 금속화층(즉, 금속 2(M2)층 및 비아 1(V1)층) … 내지 제1 금속화층 위의 최상위 금속화층(즉, 금속 X(MX)층 및 비아 Y(VY)층, 여기서, X는 MLI 피처의 패터닝된 금속 라인층의 총 수이고 Y는 MLI 피처의 패터닝된 비아층의 총 수임)과 같은, MLI 피처의 추가 금속화층(레벨)을 포함할 수 있다. 금속화층 각각은 패터닝된 금속 라인층과, 절연체층에 배치된 적어도 하나의 BEOL 인터커넥트 구조를 제공하도록 구성된 패터닝된 비아층을 포함하며, 절연체층은 ILD층 및 ILD층과 유사한 적어도 하나의 CESL 및 여기에 설명한 CESL을 포함한다. 패터닝된 금속 라인층 및 패터닝된 금속 비아층은 다양한 이중 다마신 공정을 포함한 임의의 적절한 공정에 의해 형성될 수 있고, 임의의 적절한 재료 및/또는 층을 포함한다.
도 5 및 도 6h 내지 도 6m을 참조하면, 방법(500)은 반도체 기판(예컨대, 기판 부분(605') 및 반도체 기판(605))을 유전체 기판(110)과 같은 유전체 기판으로 대체하는 블록(550)으로 이행한다. 도 6h에서, 캐리어 웨이퍼(675)(캐리어 기판으로도 지칭됨)는 본딩층(678)에 의해 디바이스 웨이퍼(예컨대, 멀티게이트 디바이스(100A)를 포함하는 웨이퍼)의 전면에 본딩 및/또는 부착된다. 일부 실시형태에서, 디바이스 웨이퍼는 유전체-대-유전체 본딩을 사용하여 캐리어 웨이퍼(675)에 본딩된다. 예컨대, 캐리어 웨이퍼(675)를 디바이스 웨이퍼에 본딩하는 것은, 멀티게이트 디바이스(100A)의 BEOL 구조(170) 위에 제1 유전체층을 형성하는 단계, 캐리어 웨이퍼(675) 위에 제2 유전체층을 형성하는 단계, 디바이스 웨이퍼 위에 캐리어 웨이퍼(675)를 뒤집어서 배치하여 캐리어 웨이퍼(675)의 제2 유전체층을 디바이스 웨이퍼의 제1 유전체층과 접촉시키는 단계, 제1 유전체층과 제2 유전체층을 접합하기 위해 어닐링 또는 기타 적절한 공정을 수행하는 단계를 포함할 수 있다. 일부 실시형태에서, 본딩층(678)은 제1 유전체층, 제2 유전체층, 제1 유전체층의 일부, 제2 유전체층의 일부, 제1 유전체층과 제2 유전체층의 접합된 부분, 또는 이들의 조합을 대표한다. 일부 실시형태에서, 본딩층(678)은 캐리어 웨이퍼(675)를 디바이스 웨이퍼의 BEOL 구조(170)에 부착하는 산화물층이다. 일부 실시형태에서, 유전체-대-유전체 본딩 공정은 캐리어 웨이퍼(675)의 산화물층을 디바이스 웨이퍼의 산화물층(예컨대, BEOL 구조(170)의 ILD 층)과 접합시키는 것을 포함하는 산화물-대-산화물 접합 공정이다. 도시하는 실시형태에서, 캐리어 웨이퍼(675)는 실리콘 웨이퍼이다. 일부 실시형태에서, 캐리어 웨이퍼(675)는 실리콘, 소다석회 유리, 용융 실리카, 용융 석영, 칼슘 불화물, 및/또는 기타 적절한 캐리어 웨이퍼 재료를 포함한다.
도 6i에서, 디바이스 웨이퍼가 뒤집히고 반도체 기판(605)(기판 부분(605')을 포함함)이 에칭 공정에 의해 멀티게이트 디바이스(100A)로부터 제거됨으로써, 에피택셜 소스/드레인 구조(140), 내부 스페이서(138), 및 금속 게이트(132)를 노출시키는 트렌치(리세스)(680)를 형성한다. 에칭 공정은 반도체 기판(605), 기판 부분(605'), 및 기판 부분(605') 및/또는 반도체 기판(605)에 배치된 에피택셜 소스/드레인 구조(140)의 부분을 완전히 제거한다. 도시하는 실시형태에서, 에칭 공정은 기판 부분(605')에 배치된 에피택셜층(642)의 부분을 제거함으로써, 에피택셜 소스/드레인 구조(140)의 에피택셜 측벽(142A, 142B)을 형성한다. 에피택셜층(642)의 바닥 부분을 제거하는 것은 에피택셜 서브층(644A)을 노출시켜, 도시하는 실시형태의 진척으로, 에칭 공정은 기판 부분(605')에 배치된 에피택셜 서브층(644A)의 부분을 제거할 수 있고, 이에 의해 에피택셜 소스/드레인 구조(140)의 에피택셜 서브층(144A)을 형성할 수 있다. 따라서, 트렌치(680)는 격리 피처(105)에 의해 형성된 측벽 및 에피택셜 서브층(144A), 에피택셜 측벽(142A, 142B), 내부 스페이서(138), 및 금속 게이트(132)에 의해 형성된 바닥부를 갖는다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합이다. 일부 실시형태에서, 격리 피처(105), 내부 스페이서(138), 및 금속 게이트(138)의 에칭을 최소화하면서(에칭 없이) 반도체 기판(605), 기판 부분(605'), 및 에피택셜 소스/드레인 구조(140)를 선택적으로 에칭하기 위해 건식 에칭 공정이 수행된다. 일부 실시형태에서, 에칭제는 유전체 재료(즉, 격리 피처(105) 및 내부 스페이서(138)) 및 금속 재료(즉, 금속 게이트(132))보다 더 높은 속도로 반도체 재료(예컨대, 실리콘(즉, 반도체 기판(605) 및 기판 부분(605')) 및 실리콘 게르마늄(즉, 에피택셜층(642) 및 에피택셜 서브층(644A))를 에칭하는 건식 에칭 공정에 맞게 선택된다(즉, 에칭제는 실리콘 및 실리콘 게르마늄에 대해 높은 에칭 선택도를 갖는다). 일부 실시형태에서, 에칭 공정은 다단계 에칭 공정이다. 예를 들어, 에칭 공정은 반도체 기판(605)(기판 부분(605')을 포함함)과 에피택셜 소스/드레인 구조(140)를 따로따로 그리고 교대로 제거하기 위해 에칭제를 번갈아 사용할 수 있다. 일부 실시형태에서, 본원에서 설명한 바와 같은 리소그래피 공정이 격리 피처(105)를 덮는 패터닝된 마스크층을 형성하기 위해 수행되고, 에칭 공정은 패터닝된 마스크층을 에칭 마스크로 사용한다.
도 6j 및 도 6k에서, 유전체 기판(110)이 멀티게이트 디바이스(100A)의 후면 위에 형성되고, 도시하는 실시형태에서는 트렌치(680)를 채운다. 도 6j에서, 유전체 라이너(112')가 트렌치(680)를 부분적으로 채우기 위해 멀티게이트 디바이스(100A)의 후면 위에 퇴적되고, 유전체층(114')이 트렌치(680)의 잔여부를 채우기 위해 유전체 라이너(112') 위에 퇴적된다. 유전체 라이너(112')는 에피택셜 소스/드레인 구조(140)(특히, 에피택셜층(144A) 및 에피택셜 측벽(142A, 142B)), 내부 스페이서(138), 및 금속 게이트(132)와 물리적으로 접촉한다. 유전체 라이너(112') 및 유전체층(114)은 CVD, PVD, ALD, HDPCVD, FCVD, HARP, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, SACVD, 또는 이들의 조합과 같은 임의의 적절한 퇴적 공정에 의해 퇴적된다. 일부 실시형태에서, 유전체 라이너(112')는 ALD에 의해 형성되고 유전체층(114')은 CVD에 의해 형성된다. 유전체 라이너(112')는 두께(tL)를 갖고, 유전체층(114')은 두께(tM)를 갖는다. 일부 실시형태에서, 두께(tL)는 약 1 nm 내지 약 5 nm이다. 일부 실시형태에서, 두께(tM)가 트렌치(680)의 깊이보다 커서, 유전체층(114')은 트렌치(680)를 과잉 충전하고 격리 피처(105)의 바닥면 위에 배치된다. 일부 실시형태에서, 두께(tL)는 멀티게이트 디바이스(100A)의 다양한 표면 위에서 실질적으로 균일하다. 예를 들어, 두께(tL)는 격리 피처(105)의 바닥면, 격리 피처(105)의 측벽, 트렌치(680)의 바닥부를 형성하는 멀티게이트 디바이스(100A)의 표면(예컨대, 에피택셜층(144A)의 표면, 에피택셜 측벽(142A, 142B)의 표면, 금속 게이트 스택(132)의 표면, 및 내부 스페이서(138)의 표면)을 따라 실질적으로 동일하다. 유전체층(112') 및 유전체층(114') 각각은 예컨대 실리콘, 산소, 질소, 탄소, 기타 적절한 유전체 성분, 또는 이들의 조합을 포함한 유전체 재료를 포함한다. 유전체 라이너(112')의 유전체 재료는 유전체층(114')의 유전체 재료와는 상이하다. 일부 실시형태에서, 유전체 라이너(112')는 실리콘, 탄소, 및/또는 산소와 함께 질소를 포함하는 유전체 재료와 같은 질소 함유 유전체 재료를 포함한다. 이러한 실시형태에서, 유전체 라이너(112')는 질화물 라이너 또는 실리콘 질화물 라이너로 지칭될 수 있다. 예를 들어, 유전체 라이너(112')는 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산탄질화물, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 유전체 라이너(112')는 n타입 도펀트 및/또는 p타입 도펀트를 포함한다. 예를 들어, 유전체 라이너(112')는 붕소 도핑 질화물 라이너일 수 있다. 일부 실시형태에서, 유전체 라이너(112')는 로우-k 유전체 재료를 포함한다. 일부 실시형태에서, 유전체 라이너(112')는 BSG, PSG. 및/또는 BPSG를 포함한다. 일부 실시형태에서, 유전체 라이너(114')는 실리콘과 같은 다른 화학 원소와 함께 산소를 포함하는 유전체 재료와 같은 산소 함유 유전체 재료를 포함한다. 예를 들어, 유전체층(114')은 실리콘 산화물층과 같은 산화물층이다. 일부 실시형태에서, 유전체층(114')과 유전체 라이너(112')는 상이한 로우-k 유전체 재료를 포함한다.
도 6k에서, 이어서 CMP 공정 및/또는 다른 평탄화 공정이 유전체층(114')과 유전체 라이너(112')에 대해 수행된다. CMP 공정후 유전체층(114')의 잔여부와 유전체 라이너(112')의 잔여부는 유전체 기판(110)의 유전체층(114) 및 유전체층(1112)을 각각 형성한다. 격리 피처(105)는 CMP 정지층으로 기능할 수 있어 CMP 공정은 격리 피처(105)에 도달하여 격리 피처(105)를 노출시킬 때까지 수행된다. CMP 공정은 격리 피처(105)의 바닥면 위에 배치되는 유전체층(114')의 부분과 유전체 라이너(112')의 부분을 제거한다. CMP 공정은 유전체층(114)의 표면, 유전체층(112)의 표면, 및 격리 피처(105)의 바닥면이 실질적으로 평면이 되도록 이들 표면을 평탄화할 수 있다.
도 6l에서, 캐리어 웨이퍼(685)가 본딩층(688)에 의해 디바이스 웨이퍼의 후면에 본딩 및/또는 부착된다. 일부 실시형태에서, 디바이스 웨이퍼는 유전체-대-유전체 본딩을 사용하여 캐리어 웨이퍼(685)에 본딩된다. 예컨대, 캐리어 웨이퍼(685)를 디바이스 웨이퍼에 본딩하는 것은, 유전체 기판(110) 및/또는 격리 피처(105) 위에 제1 유전체층을 형성하는 단계, 캐리어 웨이퍼(685) 위에 제2 유전체층을 형성하는 단계, 디바이스 웨이퍼 위에 캐리어 웨이퍼(685)를 뒤집어서 배치하여 캐리어 웨이퍼(685)의 제2 유전체층을 디바이스 웨이퍼의 제1 유전체층과 접촉시키는 단계, 제1 유전체층과 제2 유전체층을 접합하기 위해 어닐링 또는 기타 적절한 공정을 수행하는 단계를 포함할 수 있다. 일부 실시형태에서, 본딩층(688)은 제1 유전체층, 제2 유전체층, 제1 유전체층의 일부, 제2 유전체층의 일부, 제1 유전체층과 제2 유전체층의 접합된 부분, 또는 이들의 조합을 대표한다. 일부 실시형태에서, 본딩층(688)은 캐리어 웨이퍼(685)를 디바이스 웨이퍼의 유전체 기판(110) 및/또는 격리 피처(105)에 부착하는 산화물층이다. 일부 실시형태에서, 유전체-대-유전체 본딩 공정은 캐리어 웨이퍼(685)의 산화물층을 디바이스 웨이퍼의 산화물층(예컨대, 유전체 기판(110)의 유전체층(114) 및/또는 격리 피처(105))과 접합하는 것을 포함하는 산화물-대-산화물 본딩 공정이다. 도시하는 실시형태에서, 캐리어 웨이퍼(685)는 실리콘 웨이퍼이다. 일부 실시형태에서, 캐리어 웨이퍼(685)는 실리콘, 소다석회 유리, 용융 실리카, 용융 석영, 칼슘 불화물, 및/또는 기타 적절한 캐리어 웨이퍼 재료를 포함한다.
그런 다음, 도 6k에서, 멀티게이트 디바이스(100A)의 전면과 같은 디바이스 웨이퍼의 전면으로부터 캐리어 웨이퍼(675)가 제거된다. 도시하는 바와 같은 일부 실시형태에서는, 본딩층(678)도 디바이스 웨이퍼의 전면으로부터 제거된다. 일부 실시형태에서, 디바이스 웨이퍼로부터 캐리어 웨이퍼(675) 및/또는 본딩층(678)을 제거하기 위해 CMP와 같은 평탄화 기술이 사용된다. 본 개시내용은 디바이스 웨이퍼로부터 캐리어 웨이퍼(675) 및/또는 본딩층(678)을 제거하기 위한 다른 방법 및/또는 기술도 고려한다. 일부 실시형태에서, 캐리어 웨이퍼(685) 및/또는 본딩층(688)은 멀티게이트 디바이스(100A)의 후면으로부터 제거된다.
일부 실시형태에서, 방법(500)은 도 2a의 멀티게이트 디바이스(200A) 및/또는 도 2b의 멀티게이트 디바이스(200B)를 제조하도록 구현된다. 예를 들어, 도 7a 내지 도 7m은 본 개시내용의 다양한 양태에 따른, 도 5의 방법과 연관되는 다양한 제조 단계에 있어서, 도 2a에 도시한 멀티게이트 디바이스(200A)와 같은 멀티게이트 디바이스의 단편적 투시도이다. 도 7a 내지 도 7m의 멀티게이트 디바이스(200A)의 제조는 도 6a 내지 도 6m의 멀티게이트 디바이스(100A)의 제조와 많은 점에서 유사하지만, 멀티게이트 디바이스(200A)(및 멀티게이트 디바이스(200B))의 제조는 에피택셜 소스/드레인 구조(140) 대신 에피택셜 소스/드레인 구조(240)를 형성하는 것을 포함한다. 예를 들어, 제조는 블록(510)에서 멀티게이트 디바이스 전구체(600)를 수용하는 단계(도 7a) 및 도 6a 및 도 6b를 참조하여 전술한 바와 유사한 방식으로 블록(520)에서 반도체층 스택(610)의 소스/드레인 영역에 소스/드레인 리세스(638)를 형성하는 단계(도 7b)에서 시작된다. 에피택셜층(642) 및 에피택셜층(144)을 형성하는 대신에, 멀티게이트 디바이스(200A)의 제조는, 블록(530)에서 소스/드레인 리세스(638)에 에피택셜층(742)(즉, 제1 반도체층)을 에피택셜 성장시키는 단계(도 7c) 및 블록(540)에서 소스/드레인 리세스(638)의 제1 반도체층 위에, 에피택셜 서브층(744A) 및 에피택셜 서브층(244B)과 같은, 에피택셜층(244)(즉, 제2 반도체층)을 에피택셜 성장시키는 단계(도 7d 및 도 7e)로 이행한다. 도 7c에서, 유전체 표면(예컨대, 내부 스페이서(138) 및/또는 게이트 스페이서(136)) 상에서의 에피택셜층(742)의 형성 및/또는 성장은 없어서(또는 최소라서), 에피택셜층(742)은 두께(tB)를 갖는 바닥 에피택셜 부분(742B), 두께(tSW)를 갖는 에피택셜 측벽(242A), 및 두께(tSW)를 갖는 에피택셜 측벽(242B)을 갖는다. 이러한 실시형태에서, 에피택셜 성장 전구체, 에피택셜 성장 온도, 에피택셜 성장 시간, 에피택셜 성장 압력, 및/또는 다른 적절한 에피택셜 성장 파라미터와 같은 에피택셜 성장 조건은 유전체 표면 상에서의 성장을 최소로 하면서(없게 하면서) 반도체 표면 상에서 에피택셜 성장을 달성하도록 조정될 수 있다. 도 7d 및 도 7e에서, 에피택셜 서브층(744A) 및/또는 에피택셜 서브층(244B)이 에피택셜 측벽(242A) 및/또는 에피택셜 측벽(242B) 주위에 형성되어, 에피택셜 서브층(744A) 및/또는 에피택셜 서브층(244B)이 에피택셜 측벽(242A) 간의 갭(공간), 에피택셜 측벽(242B) 간의 갭, 및/또는 에피택셜 측벽(242A)과 에피택셜 측벽(242B) 사이의 갭을 채운다. 제조는 에피택셜층(244) 위에 에피택셜층(146)을 성장시키는 단계(도 7f) 및 도 6f 및 도 6g를 참조하여 전술한 바와 유사한 방식으로 멀티게이트 디바이스(200A)의 MLI 피처를 형성하는 단계(도 7g)로 이행한다. 그런 다음 제조는, 도 6h 내지 도 6m을 참조하여 전술한 바와 유사한 방식으로, 도 7h 내지 도 7m에 있어서 블록(550)에서 반도체 기판(605)을 유전체 기판(110)으로 대체하는 단계로 이행한다. 예를 들어, 제조는, 멀티게이트 디바이스(200A)의 전면 위에 캐리어층(675) 및 본딩층(678)을 형성하는 단계(도 7h), 및 반도체 기판(605), 기판 부분(605'), 및 기판 부분(605')에 배치된 에피택셜 소스/드레인 구조(240)의 부분들(예컨대, 바닥 에피택셜 부분(742B) 및 에피택셜 서브층(744A)의 부분)을 제거함으로써 에피택셜 소스/드레인 구조(240)의 에피택셜 서브층(244A)을 형성하고 격리 피처(105)에 의해 형성된 측벽 및 금속 게이트(132), 내부 스페이서(138), 및 에피택셜 서브층(244A)에 의해 형성된 바닥부를 갖는 트렌치(780)를 형성하는 단계(도 7i)로 이행한다. 그 다음, 제조는 트렌치(780)에 유전체 기판(110)을 형성하는 단계(도 7j 및 도 7k), 멀티게이트 디바이스(200A)의 후면 위에 캐리어층(685) 및 본딩층(688)을 형성하는 단계(도 7l), 및 멀티게이트 디바이스(200A)의 전면으로부터 캐리어층(675) 및 본딩층(678)을 제거하는 단계(도 7m)로 이행할 수 있다. 도 7a 내지 도 7m은 본 개시내용의 발명의 개념을 더 잘 이해할 수 있도록 명확성을 위해 단순화되었다.
일부 실시형태에서, 방법(500)은 도 3a의 멀티게이트 디바이스(300A) 및/또는 도 3b의 멀티게이트 디바이스(300B)를 제조하도록 구현된다. 예를 들어, 도 8a 내지 도 7m은 본 개시내용의 다양한 양태에 따른, 도 5의 방법과 연관되는 다양한 제조 단계에 있어서, 도 3a에 도시한 멀티게이트 디바이스(300A)와 같은 멀티게이트 디바이스의 단편적 투시도이다. 도 8a 내지 도 8m의 멀티게이트 디바이스(300A)의 제조는 도 6a 내지 도 6m의 멀티게이트 디바이스(100A)의 제조와 많은 면에서 유사하지만, 멀티게이트 디바이스(300A)(및 멀티게이트 디바이스(300B))의 제조는 블록(510)에서 반도체층 스택(610) 대신 반도체 기판(605)으로부터 연장되는 핀(310)(핀 구조라고도 함)을 포함한 멀티게이트 디바이스 전구체(800)를 수용하는 단계에서 시작된다. 그 다음 제조는 도 6b 내지 도 6g를 참조하여 전술한 바와 같이, 블록(520)에서 핀(310)의 소스/드레인 영역에 소스/드레인 리세스(638)를 형성하는 단계(도 8b), 블록(530)에서 소스/드레인 리세스(638)에 에피택셜층(642)(즉, 제1 반도체층)을 에피택셜 성장시키는 단계(도 8c), 블록(540)에서 소스/드레인 리세스(638) 내의 제1 반도체층 위에, 에피택셜 서브층(644A) 및 에피택셜 서브층(144B)과 같은 에피택셜층(144)(즉, 제2 반도체층)을 에피택셜 성장시키는 단계(도 8d 및 도 8e), 에피택셜층(144) 위에 에피택셜층(146)을 에피택셜 성장시키는 단계(도 8f), 및 멀티게이트 디바이스(300A)의 MLI 피처를 형성하는 단계(도 8g)로 이행한다. 도시하는 실시형태에 있어서, 도 8b에서, 소스/드레인 리세스(638)의 총 깊이(DT)가 반도체층(320)(즉, 핀채널)의 원하는 채널 높이(hc)보다 커서, 소스/드레인 리세스(638)는 반도체 기판(605)(여기서, 원하는 채널 높이(hc) 아래에 있는 핀(310)의 일부) 내로 깊이(D)가 연장되고, 도 8c에서, 바닥 두께(tb)가 깊이(D)보다 작아, 나머지 소스/드레인 리세스(638)는 원하는 채널 높이(hc) 아래로 나머지 깊이(DR)가 연장된다. 그런 다음 제조는, 도 6h 내지 도 6m을 참조하여 전술한 바와 유사한 방식으로, 도 8h 내지 도 8m에 있어서 블록(550)에서 반도체 기판(605)을 유전체 기판(110)으로 대체하는 단계로 이행한다. 예를 들어, 제조는, 멀티게이트 디바이스(300A)의 전면 위에 캐리어층(675) 및 본딩층(678)을 형성하는 단계(도 8h), 및 반도체 기판(605), 원하는 채널 높이(hc) 아래에 배치된 핀(310)의 임의의 부분, 및 원하는 채널 높이(hc) 아래에 배치된 에피택셜 소스/드레인 구조(140)의 임의의 부분을 제거함으로써 에피택셜 소스/드레인 구조(140)의 에피택셜 측벽(142A), 에피택셜 측벽(142B), 및 에피택셜 서브층(144A)을 형성하고 격리 피처(105)에 의해 형성된 측벽과 반도체층(320), 에피택셜 측벽(142A, 142B), 및 에피택셜 서브층(144A)에 의해 형성된 바닥부를 갖는 트렌치(880)를 형성하는 단계(도 8i)로 이행한다. 그 다음, 제조는 트렌치(880)에 유전체 기판(110)을 형성하는 단계(도 8j 및 도 8k), 멀티게이트 디바이스(300A)의 후면 위에 캐리어층(685) 및 본딩층(688)을 형성하는 단계(도 8l), 및 멀티게이트 디바이스(300A)의 전면으로부터 캐리어층(675) 및 본딩층(678)을 제거하는 단계(도 8m)로 이행할 수 있다. 도 8a 내지 도 8m은 본 개시내용의 발명의 개념을 더 잘 이해할 수 있도록 명확성을 위해 단순화되었다.
본원에는 핀형 전계효과 트랜지스터(FET) 또는 게이트-올-어라운드(GAA) FET과 같은 멀티게이트 디바이스의 성능을 강화시키기 위한 에피택셜 소스/드레인 구조 및 에피택셜 소스/드레인 구조를 제조하는 방법이 개시된다. 본 개시내용은 다수의 상이한 실시형태를 제공한다. 예시적인 디바이스는 유전체 기판을 포함한다. 상기 디바이스는 채널층, 상기 채널층 위에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조를 더 포함한다. 상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치된다. 상기 에피택셜 소스/드레인 구조는 제1 도펀트 농도를 갖는 내측부와, 상기 제1 도펀트 농도보다 낮은 제2 도펀트 농도를 갖는 외측부를 포함한다. 상기 내측부는 상기 유전체 기판과 물리적으로 접촉하고, 상기 외측부는 상기 내측부와 상기 채널층 사이에 배치된다. 일부 실시형태에서, 상기 외측부는 상기 유전체 기판과 물리적으로 접촉한다. 일부 실시형태에서, 상기 내측부는 상기 유전체 기판과 물리적으로 접촉하는 제1 조성을 갖는 하측부와, 상기 하측부 위에 배치되고 제2 조성을 갖는 상측부를 포함하고, 상기 제2 조성은 상기 제1 조성과는 상이하다. 일부 실시형태에서, 상기 제1 조성은 제1 게르마늄 농도를 포함하고, 상기 제2 조성은 상기 제1 게르마늄 농도보다 높은 제2 게르마늄 농도를 포함한다. 일부 실시형태에서, 상기 게이트는 상기 채널층을 감싸고, 상기 채널층은 상기 유전체 기판과 물리적으로 접촉한다. 일부 실시형태에서, 상기 게이트는 상기 채널층을 둘러싸고, 상기 게이트는 상기 유전체 기판과 물리적으로 접촉한다. 일부 실시형태에서, 상기 에피택셜 소스/드레인 구조는 상기 내측부와 상기 외측부 위에 배치된 캐핑층을 더 포함한다. 일부 실시형태에서, 상기 유전체 기판은 제1 격리 피처와 제2 격리 피처 사이에 배치된다.
예시적인 디바이스는 유전체 기판을 포함한다. 상기 디바이스는 채널층, 상기 채널층의 적어도 2개의 측면 사이에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조를 갖는 트랜지스터를 더 포함한다. 상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치된다. 상기 에피택셜 소스/드레인 구조는 제1 에피택셜 측벽과 제2 에피택셜 측벽, 및 상기 제1 에피택셜 측벽과 제2 에피택셜 측벽 사이에 배치된 에피택셜층을 포함한다. 상기 제1 에피택셜과 제2 에피택셜 측벽 각각은 제1 도펀트 농도를 갖는다. 상기 에피택셜층은 상기 유전체 기판과 물리적으로 접촉하고, 상기 에피택셜층은 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 갖는다. 일부 실시형태에서, 상기 채널층은 상기 유전체 기판과 물리적으로 접촉하는 핀이고, 상기 게이트는 상기 핀을 감싼다. 일부 실시형태에서, 상기 채널층은 현수형(suspended) 반도체층이고, 상기 게이트는 상기 현수형 반도체층을 둘러싸며, 상기 게이트는 상기 유전체 기판을 둘러싸고 상기 유전체 기판과 물리적으로 접촉한다. 일부 실시형태에서, 상기 유전체 기판은 제2 유전체층을 감싸는 제1 유전체층을 포함한다.
일부 실시형태에서, 상기 채널층은 제1 채널층이고, 상기 반도체 구조는 상기 제1 채널층 위에 배치된 제2 채널층을 더 포함한다. 일부 실시형태에서, 상기 제1 에피택셜 측벽은 상기 제1 채널층과 상기 에피택셜층 사이에 그리고 상기 제2 채널층과 상기 에피택셜층 사이에 배치되고, 상기 제1 에피택셜 측벽은 상기 제1 채널층부터 상기 제2 채널층까지 계속해서 연장되며 상기 유전체 기판과 물리적으로 접촉한다. 일부 실시형태에서, 상기 제1 에피택셜 측벽은 상기 제1 채널층과 상기 에피택셜층 사이에 그리고 상기 제2 채널층과 상기 에피택셜층 사이에 배치되고, 상기 제1 에피택셜 측벽은 상기 에피택셜층에 의해 중단되며, 상기 에피택셜층은 상기 제1 에피택셜 측벽과 상기 유전체 기판 사이에 배치되고 상기 제1 에피택셜 측벽과 상기 유전체 기판을 분리시킨다. 일부 실시형태에서, 상기 에피택셜층은 또한 상기 제1 채널층의 제1 측벽을 따라 배치되는 상기 제1 에피택셜 측벽의 제1 부분과 상기 제2 채널층의 제2 측벽을 따라 배치되는 상기 제1 에피택셜 측벽의 제2 부분 사이에 배치되며 상기 제1 부분과 상기 제2 부분을 분리시킨다.
예시적인 방법은 반도체 기판 내로 깊이가 연장되는 소스/드레인 리세스를 형성하는 단계와, 상기 소스/드레인 리세스 내에 제1 도펀트 농도를 갖는 제1 반도체층을 에피택셜 성장시키는 단계를 포함한다. 상기 제1 반도체층은 상기 소스/드레인 리세스의 측벽과 바닥부를 따라 배치된다. 상기 소스/드레인 리세스의 바닥부를 따른 상기 제1 반도체층의 두께는 상기 깊이보다 작다. 상기 방법은 상기 소스/드레인 리세스 내에 그리고 상기 제1 반도체층 위에 제2 반도체층을 에피택셜 성장시키는 단계를 더 포함한다. 상기 제2 반도체층은 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 갖는다. 상기 방법은 상기 반도체 기판을 유전체 기판으로 대체하는 단계를 더 포함한다. 상기 제2 반도체층은 상기 유전체 기판과 물리적으로 접촉한다. 일부 실시형태에서, 상기 반도체 기판을 유전체 기판으로 대체하는 단계는, 상기 반도체 기판의 전면 위에 배치된 BEOL(back-end-of-line) 구조에 캐리어 웨이퍼를 본딩하는 단계, 상기 반도체 기판과 상기 반도체 기판의 상면 아래에 배치된 상기 제1 반도체층의 일부를 제거함으로써 상기 제2 반도체층을 노출시키기 위해 에칭 공정을 수행하는 단계, 및 상기 노출된 제2 반도체층 위에 유전체층을 형성하는 단계를 포함한다. 일부 실시형태에서, 상기 캐리어 웨이퍼는 제1 캐리어 웨이퍼이고, 상기 방법은 상기 유전체 기판을 제2 캐리어 기판에 본딩하는 단계와, 상기 BEOL 구조로부터 상기 제1 캐리어 기판을 제거하는 단계를 더 포함한다. 일부 실시형태에서, 상기 에칭 공정은 상기 반도체 기판의 상면 아래에 배치된 상기 제2 반도체층의 일부도 제거한다. 일부 실시형태에서, 상기 반도체 기판에 대해서는 웰주입 공정이 수행되지 않는다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 반도체 구조에 있어서,
유전체 기판; 및
채널층, 상기 채널층 위에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조를 포함하고,
상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치되고, 상기 에피택셜 소스/드레인 구조는:
제1 도펀트 농도를 갖는, 상기 유전체 기판과 물리적으로 접촉하는 내측부, 및
상기 제1 도펀트 농도보다 낮은 제2 도펀트 농도를 갖는, 상기 내측부와 상기 채널층 사이에 배치된 외측부를 포함하는, 반도체 구조.
2. 제1항에 있어서, 상기 게이트는 상기 채널층을 감싸고, 상기 채널층은 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
3. 제1항에 있어서, 상기 게이트는 상기 채널층을 둘러싸고, 상기 게이트는 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
4. 제1항에 있어서, 상기 외측부는 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
5. 제1항에 있어서, 상기 내측부는 상기 유전체 기판과 물리적으로 접촉하는 제1 조성을 갖는 하측부와, 상기 하측부 위에 배치되고 제2 조성을 갖는 상측부를 포함하고, 상기 제2 조성은 상기 제1 조성과는 상이한, 반도체 구조.
6. 제5항에 있어서, 상기 제1 조성은 제1 게르마늄 농도를 포함하고, 상기 제2 조성은 상기 제1 게르마늄 농도보다 높은 제2 게르마늄 농도를 포함하는, 반도체 구조.
7. 제1항에 있어서, 상기 에피택셜 소스/드레인 구조는 상기 내측부와 상기 외측부 위에 배치된 캐핑층을 더 포함하는, 반도체 구조.
8. 제1항에 있어서, 상기 유전체 기판은 제1 격리 피처와 제2 격리 피처 사이에 배치되는, 반도체 구조.
9. 반도체 구조에 있어서,
유전체 기판; 및
채널층, 상기 채널층의 적어도 2개의 측면 위에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조를 갖는 트랜지스터를 포함하고,
상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치되고, 상기 에피택셜 소스/드레인 구조는:
각각 제1 도펀트 농도를 갖는 제1 에피택셜 측벽과 제2 에피택셜 측벽, 및
상기 제1 에피택셜 측벽과 제2 에피택셜 측벽 사이에 배치된 에피택셜층을 포함하고, 상기 에피택셜층은 상기 유전체 기판과 물리적으로 접촉하고, 상기 에피택셜층은 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 갖는, 반도체 구조.
10. 제9항에 있어서, 상기 채널층은 상기 유전체 기판과 물리적으로 접촉하는 핀이고, 상기 게이트는 상기 핀을 감싸는, 반도체 구조.
11. 제9항에 있어서, 상기 채널층은 현수형(suspended) 반도체층이고, 상기 게이트는 상기 현수형 반도체층을 둘러싸며, 상기 게이트는 상기 유전체 기판을 둘러싸고 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
12. 제9항에 있어서,
상기 채널층은 제1 채널층이고, 상기 반도체 구조는 상기 제1 채널층 위에 배치된 제2 채널층을 더 포함하고;
상기 제1 에피택셜 측벽은 상기 제1 채널층과 상기 에피택셜층 사이에 그리고 상기 제2 채널층과 상기 에피택셜층 사이에 배치되고,
상기 제1 에피택셜 측벽은 상기 제1 채널층부터 상기 제2 채널층까지 계속해서 연장되며 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
13. 제9항에 있어서,
상기 채널층은 제1 채널층이고, 상기 반도체 구조는 상기 제1 채널층 위에 배치된 제2 채널층을 더 포함하고;
상기 제1 에피택셜 측벽은 상기 제1 채널층과 상기 에피택셜층 사이에 그리고 상기 제2 채널층과 상기 에피택셜층 사이에 배치되고,
상기 제1 에피택셜 측벽은 상기 에피택셜층에 의해 중단되며, 상기 에피택셜층은 상기 제1 에피택셜 측벽과 상기 유전체 기판 사이에 배치되고 상기 제1 에피택셜 측벽과 상기 유전체 기판을 분리시키는, 반도체 구조.
14. 제13항에 있어서, 상기 에피택셜층은 또한 상기 제1 채널층의 제1 측벽을 따라 배치되는 상기 제1 에피택셜 측벽의 제1 부분과 상기 제2 채널층의 제2 측벽을 따라 배치되는 상기 제1 에피택셜 측벽의 제2 부분 사이에 배치되며 상기 제1 부분과 상기 제2 부분을 분리시키는, 반도체 구조.
15. 제9항에 있어서, 상기 유전체 기판은 제2 유전체층을 감싸는 제1 유전체층을 포함하는, 반도체 구조.
16. 방법에 있어서,
반도체 기판 내로 깊이가 연장되는 소스/드레인 리세스를 형성하는 단계;
상기 소스/드레인 리세스에 제1 도펀트 농도를 갖는 제1 반도체층을 에피택셜 성장시키는 단계로서, 상기 제1 반도체층은 상기 소스/드레인 리세스의 측벽과 바닥부를 따라 배치되며, 상기 소스/드레인 리세스의 바닥부를 따른 상기 제1 반도체층의 두께는 상기 깊이보다 작은, 상기 제1 반도체층 에피택셜 성장 단계;
상기 소스/드레인 리세스 내에 그리고 상기 제1 반도체층 위에 제2 반도체층을 에피택셜 성장시키는 단계로서, 상기 제2 반도체층은 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 갖는, 상기 제2 반도체층 에피택셜 성장 단계; 및
상기 반도체 기판을 유전체 기판으로 대체하는 단계를 포함하고, 상기 제2 반도체층은 상기 유전체 기판과 물리적으로 접촉하는, 방법.
17. 제16항에 있어서, 상기 반도체 기판을 유전체 기판으로 대체하는 단계는:
상기 반도체 기판의 전면 위에 배치된 BEOL(back-end-of-line) 구조에 캐리어 웨이퍼를 본딩하는 단계;
상기 반도체 기판과 상기 반도체 기판의 상면 아래에 배치된 상기 제1 반도체층의 일부를 제거하기 위해 에칭 공정을 수행하는 단계로서, 상기 에칭 공정은 상기 제2 반도체층을 노출시키는, 상기 에칭 공정 수행 단계; 및
상기 노출된 제2 반도체층 위에 유전체층을 형성하는 단계를 포함하는, 방법.
18. 제17항에 있어서, 상기 캐리어 웨이퍼는 제1 캐리어 웨이퍼이고, 상기 방법은:
상기 유전체 기판을 제2 캐리어 웨이퍼에 본딩하는 단계; 및
상기 BEOL 구조로부터 상기 제1 캐리어 웨이퍼를 제거하는 단계를 더 포함하는, 방법.
19. 제17항에 있어서, 상기 에칭 단계를 수행하는 단계는 상기 반도체 기판의 상면 아래에 배치된 상기 제2 반도체층의 일부도 제거하는, 방법.
20. 제16항에 있어서, 상기 반도체 기판에 대해서는 웰주입 공정(well implant process)이 수행되지 않는, 방법.

Claims (10)

  1. 반도체 구조에 있어서,
    유전체 기판; 및
    채널층, 상기 채널층 위에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조
    를 포함하고, 상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치되고, 상기 에피택셜 소스/드레인 구조는:
    제1 도펀트 농도를 갖는, 상기 유전체 기판과 물리적으로 접촉하는 내측부, 및
    상기 제1 도펀트 농도보다 낮은 제2 도펀트 농도를 갖는, 상기 내측부와 상기 채널층 사이에 배치된 외측부를 포함하는, 반도체 구조.
  2. 제1항에 있어서, 상기 게이트는 상기 채널층을 감싸고, 상기 채널층은 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
  3. 제1항에 있어서, 상기 게이트는 상기 채널층을 둘러싸고, 상기 게이트는 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
  4. 제1항에 있어서, 상기 외측부는 상기 유전체 기판과 물리적으로 접촉하는, 반도체 구조.
  5. 제1항에 있어서, 상기 내측부는 상기 유전체 기판과 물리적으로 접촉하는 제1 조성을 갖는 하측부와, 상기 하측부 위에 배치되고 제2 조성을 갖는 상측부를 포함하고, 상기 제2 조성은 상기 제1 조성과는 상이한, 반도체 구조.
  6. 제5항에 있어서, 상기 제1 조성은 제1 게르마늄 농도를 포함하고, 상기 제2 조성은 상기 제1 게르마늄 농도보다 높은 제2 게르마늄 농도를 포함하는, 반도체 구조.
  7. 제1항에 있어서, 상기 에피택셜 소스/드레인 구조는 상기 내측부와 상기 외측부 위에 배치된 캐핑층을 더 포함하는, 반도체 구조.
  8. 제1항에 있어서, 상기 유전체 기판은 제1 격리 피처와 제2 격리 피처 사이에 배치되는, 반도체 구조.
  9. 반도체 구조에 있어서,
    유전체 기판; 및
    채널층, 상기 채널층의 적어도 2개의 측면 위에 배치된 게이트, 및 상기 채널층에 인접하게 배치된 에피택셜 소스/드레인 구조를 갖는 트랜지스터
    를 포함하고, 상기 채널층, 상기 게이트, 및 상기 에피택셜 소스/드레인 구조는 상기 유전체 기판 위에 배치되고, 상기 에피택셜 소스/드레인 구조는:
    각각 제1 도펀트 농도를 갖는 제1 에피택셜 측벽과 제2 에피택셜 측벽, 및
    상기 제1 에피택셜 측벽과 제2 에피택셜 측벽 사이에 배치된 에피택셜층을 포함하고, 상기 에피택셜층은 상기 유전체 기판과 물리적으로 접촉하고, 상기 에피택셜층은 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 갖는, 반도체 구조.
  10. 방법에 있어서,
    반도체 기판 내로 깊이가 연장되는 소스/드레인 리세스를 형성하는 단계;
    상기 소스/드레인 리세스 내에 제1 도펀트 농도를 갖는 제1 반도체층을 에피택셜 성장시키는 단계로서, 상기 제1 반도체층은 상기 소스/드레인 리세스의 측벽과 바닥부를 따라 배치되며, 상기 소스/드레인 리세스의 바닥부를 따른 상기 제1 반도체층의 두께는 상기 깊이보다 작은, 상기 제1 반도체층 에피택셜 성장 단계;
    상기 소스/드레인 리세스 내에 그리고 상기 제1 반도체층 위에 제2 반도체층을 에피택셜 성장시키는 단계로서, 상기 제2 반도체층은 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 갖는, 상기 제2 반도체층 에피택셜 성장 단계; 및
    상기 반도체 기판을 유전체 기판으로 대체하는 단계
    를 포함하고, 상기 제2 반도체층은 상기 유전체 기판과 물리적으로 접촉하는, 방법.
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