DE102021119378A1 - Epitaktische source/drain-strukturen fürmultigate-vorrichtungen und deren herstellungsverfahren - Google Patents

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Chen-Ming Lee
I-Wen Wu
Po-Yu Huang
Fu-Kai Yang
Mei-Yun Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Hierin offenbart sind epitaktische Source/Drain-Strukturen zum Verbessern der Leistung von Multigate-Vorrichtungen, wie etwa Finnen-Feldeffekttransistoren (FinFETs) oder Gate-all-around-Feldeffekttransistoren (GAA-FETs), und Verfahren zum Herstellen der epitaktischen Source/Drain-Strukturen. Eine beispielhafte Vorrichtung weist ein dielektrisches Substrat auf. Die Vorrichtung weist weiterhin Folgendes auf: eine Kanalschicht; ein Gate, das über der Kanalschicht angeordnet ist; und eine epitaktische Source/Drain-Struktur, die benachbart zu der Kanalschicht angeordnet ist. Die Kanalschicht, das Gate und die epitaktische Source/Drain-Struktur sind über dem dielektrischen Substrat angeordnet. Die epitaktische Source/Drain-Struktur weist einen inneren Teil mit einer ersten Dotierungskonzentration und einen äußeren Teil mit einer zweiten Dotierungskonzentration auf, die niedriger als die erste Dotierungskonzentration ist. Der innere Teil kontaktiert physisch das dielektrische Substrat, und der äußere Teil ist zwischen dem inneren Teil und der Kanalschicht angeordnet. Bei einigen Ausführungsformen kontaktiert der äußere Teil physisch das dielektrische Substrat.

Description

  • Die vorliegende Anmeldung ist eine nicht-vorläufige Anmeldung der am 28. Januar 2021 eingereichten vorläufigen US-Patentanmeldung 63/142.886 und beansprucht deren Priorität, wobei letztere durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Multigate-Vorrichtungen wurden neuerdings eingeführt, um Gatesteuerung zu verbessern, wobei die Multigate-Vorrichtungen Gates aufweisen, die sich teilweise oder vollständig um einen Kanal erstrecken, um Zugriff auf den Kanal auf mindestens zwei Seiten zu gewähren. Multigate-Vorrichtungen ermöglichen eine aggressive Verkleinerung von ICs, eine Aufrechterhaltung der Gatesteuerung und ein Abschwächen von Kurzschlusseffekten (SCEs), wobei sie nahtlos mit herkömmlichen IC-Herstellungsprozessen integriert werden können. Wenn Multigate-Vorrichtungen jedoch weiter verkleinert werden, werden moderne Verfahren zum Optimieren ihrer Zuverlässigkeit benötigt. Zwar sind bestehende Multigate-Vorrichtungen und Verfahren zu deren Herstellung bisher im Großen und Ganzen für ihre angestrebten Zwecke geeignet gewesen, aber sie sind noch nicht in jeder Hinsicht völlig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A und 1B sind Teilschnittansichten, die Multigate-Vorrichtungen gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigen.
    • Die 2A und 2B sind Teilschnittansichten, die Multigate-Vorrichtungen gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigen.
    • Die 3A und 3B sind Teilschnittansichten, die Multigate-Vorrichtungen gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigen.
    • 4 zeigt Teilschnittansichten, die Multigate-Vorrichtungen gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigen.
    • 5 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Multigate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 6A bis 6M sind perspektivische Teildarstellungen einer Multigate-Vorrichtung, wie etwa der in 1A oder 1B gezeigten Multigate-Vorrichtung, auf verschiedenen Herstellungsstufen, wie etwa denen, die mit dem Verfahren von 5 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 7A bis 7M sind perspektivische Teildarstellungen einer Multigate-Vorrichtung, wie etwa der in 2A oder 2B gezeigten Multigate-Vorrichtung, auf verschiedenen Herstellungsstufen, wie etwa denen, die mit dem Verfahren von 5 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 8A bis 8M sind perspektivische Teildarstellungen einer Multigate-Vorrichtung, wie etwa der in 3A oder 3B gezeigten Multigate-Vorrichtung, auf verschiedenen Herstellungsstufen, wie etwa denen, die mit dem Verfahren von 5 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung betrifft allgemein epitaktische Source/Drain-Strukturen zum Verbessern der Leistung von Multigate-Vorrichtungen, wie etwa Finnen-Feldeffekttransistoren (FinFETs) oder Gate-all-around-Feldeffekttransistoren (GAA-FETs), sowie Verfahren zum Herstellen der epitaktischen Source/Drain-Strukturen.
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus werden hier räumlich relative Begriffe, wie etwa „unterer“, „oberer“, „horizontaler“, „vertikaler“, „oberhalb“, „über“, „unterhalb“, „unter“, „nach oben“, „nach unten“, „oben“, „unten“ usw., sowie deren Ableitungen (z. B. die Adverbien „horizontal“, „nach unten“, „nach oben“ usw.) zum einfachen Beschreiben der Beziehung eines Elements zu einem anderen Element verwendet. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung abdecken, die die Elemente aufweist. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb eines angemessenen Bereichs unter Berücksichtigung von Schwankungen liegen, die grundsätzlich während der Herstellung entstehen, wie es von einem Durchschnittsfachmann verstanden wird. Zum Beispiel umfasst die Anzahl oder der Bereich von Anzahlen einen angemessenen Bereich, der die genannte Anzahl enthält, zum Beispiel innerhalb von ±10 % der angegebenen Anzahl, auf Grund von bekannten Herstellungstoleranzen, die mit der Herstellung eines Elements verbunden sind, das eine Eigenschaft hat, die mit der Anzahl assoziiert ist. Zum Beispiel kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ einen Abmessungsbereich von 4,5 nm bis 5,5 nm umfassen, wobei ein Durchschnittsfachmann unter Herstellungstoleranzen, die mit der Abscheidung einer Materialschicht verbunden sind, ±10 % versteht. Darüber hinaus können in der vorliegenden Erfindung Bezugszeichen in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • 1A ist eine Teilschnittansicht, die eine Multigate-Vorrichtung 100A gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigt, und 1B ist eine Teilschnittansicht, die eine Multigate-Vorrichtung 100B gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigt. Ähnliche Elemente der Multigate-Vorrichtung 100A von 1A und der Multigate-Vorrichtung 100B von 1B sind mit denselben Bezugszahlen bezeichnet. Die Multigate-Vorrichtung 100A und die Multigate-Vorrichtung 100B weisen jeweils mindestens einen GAA-Transistor auf, d. h., einen Transistor mit einem Gate, das mindestens einen schwebend gehaltenen Kanal (zum Beispiel Nanodrähte, Nanolagen, Nanostäbe usw.) umschließt. Die Multigate-Vorrichtung 100A und die Multigate-Vorrichtung 100B sind in vielerlei Hinsicht einander ähnlich, mit der Ausnahme, dass die Multigate-Vorrichtung 100A mit mindestens einem p-GAA-Transistor konfiguriert ist und die Multigate-Vorrichtung 100B mit mindestens einem n-GAA-Transistor konfiguriert ist. Die Multigate-Vorrichtung 100A und/oder die Multigate-Vorrichtung 100B können in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. Bei einigen Ausführungsformen sind die Multigate-Vorrichtung 100A und/oder die Multigate-Vorrichtung 100B ein Teil eines IC-Chips, ein System-on-Chip (SoC) oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen aufweist, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, p-FETs (PFETs), nFETs (NFETs), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter), Bipolartransistoren (BJTs), seitlich ausdiffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Die 1A und 1B sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Multigate-Vorrichtung 100A und/oder der Multigate-Vorrichtung 100B können weitere Elemente hinzugefügt werden, und einige der nachstehend beschriebenen Elemente können bei anderen Ausführungsformen der Multigate-Vorrichtung 100A und/oder der Multigate-Vorrichtung 100B ersetzt, modifiziert oder eliminiert werden.
  • Die Multigate-Vorrichtung 100A und die Multigate-Vorrichtung 100B weisen jeweils Isolationselemente 105 auf, die verschiedene Bereiche der Multigate-Vorrichtung 100A bzw. der Multigate-Vorrichtung 100B, wie etwa aktive und/oder passive Vorrichtungsbereiche, voneinander trennen. In 1A isolieren Isolationselemente 105 einen aktiven Multigate-Vorrichtungsbereich 106, der mindestens einen p-GAA-Transistor 108 aufweist, elektrisch gegen andere Vorrichtungsbereiche. In 1A isolieren Isolationselemente 105 einen aktiven Multigate-Vorrichtungsbereich 106, der mindestens einen n-GAA-Transistor 109 aufweist, elektrisch gegen andere Vorrichtungsbereiche. Transistoren in den aktiven Multigate-Vorrichtungsbereichen 106, wie etwa der p-GAA-Transistor 108 und/oder der n-GAA-Transistor 109, sind über einem dielektrischen Substrat 110 angeordnet. In den 1A und 1B ist das dielektrische Substrat 110 zwischen den Isolationselementen 105 angeordnet. Das dielektrische Substrat 110 weist eine oder mehrere dielektrische Schichten auf, wie etwa eine dielektrische Schicht 112 und eine dielektrische Schicht 114. Die dielektrische Schicht 112 umschließt die dielektrische Schicht 114. Die dielektrische Schicht 112 ist zum Beispiel entlang einer Oberseite und Seitenwänden der dielektrischen Schicht 114 angeordnet. Die dielektrische Schicht 112 trennt die dielektrische Schicht 114 von den Isolationselementen 105. Bei einigen Ausführungsformen trennt die dielektrische Schicht 112 die dielektrische Schicht 114 von einer anderen dielektrischen Struktur, einer Halbleiterstruktur und/oder einer Metallstruktur. Die dielektrische Schicht 112 und die dielektrische Schicht 114 weisen unterschiedliche dielektrische Materialien auf, wobei jedes Material Silizium, Sauerstoff, Stickstoff, Kohlenstoff, einen anderen geeigneten dielektrischen Bestandteil oder Kombinationen davon enthalten kann. Bei den dargestellten Ausführungsformen weist die dielektrische Schicht 112 Silizium und Stickstoff auf, und die dielektrische Schicht 114 weist Sauerstoff auf. Zum Beispiel ist die dielektrische Schicht 112 eine Siliziumnitridschicht, und die dielektrische Schicht 114 ist eine Oxidschicht. Bei einigen Ausführungsformen weist die dielektrische Schicht 114 weiterhin Silizium auf und ist zum Beispiel eine Siliziumoxidschicht. Die dielektrische Schicht 112 hat eine Dicke t1. Bei einigen Ausführungsformen beträgt die Dicke 11 etwa 1 nm bis etwa 5 nm. Die dielektrische Schicht 114 hat eine Dicke t2. Bei einigen Ausführungsformen beträgt die Dicke t2 etwa 10 nm bis etwa 50 nm. Bei einigen Ausführungsformen ist die Dicke t1 im Wesentlichen einheitlich, sodass die Dicke t1 entlang einer Oberseite der dielektrischen Schicht 114 im Wesentlichen genauso groß wie die Dicke t1 entlang Seitenwänden der dielektrischen Schicht 114 ist. Bei einigen Ausführungsformen ändert sich die Dicke t1 entlang der Oberseite und/oder den Seitenwänden der dielektrischen Schicht 114.
  • Die Multigate-Vorrichtung 100A und die Multigate-Vorrichtung 100B weisen weiterhin Halbleiterschichtstapel auf. Jeder Halbleiterschichtstapel weist eine oder mehrere Halbleiterschichten auf, die über dem dielektrischen Substrat 110 angeordnet sind und schwebend gehalten sind. Bei den dargestellten Ausführungsformen weist jeder Halbleiterschichtstapel mindestens drei Halbleiterschichten auf, und zwar eine oberste Halbleiterschicht 120A, eine mittlere Halbleiterschicht 120B und eine unterste Halbleiterschicht 120C, sodass Transistoren der Multigate-Vorrichtung 100A, wie etwa der p-GAA-Transistor 108, und Transistoren der Multigate-Vorrichtung 100B, wie etwa der n-GAA-Transistor 109, mit jeweils drei Kanälen bereitgestellt werden. Die Halbleiterschichten 120A bis 120C können somit alternativ als Kanalschichten bezeichnet werden. Bei einigen Ausführungsformen weisen die Halbleiterschichtstapel zum Beispiel in Abhängigkeit von einer Anzahl von Kanälen, die für die Transistoren der Multigate-Vorrichtung 100A und/oder für die Transistoren der Multigate-Vorrichtung 100B gewünscht werden, jeweils mehr oder weniger als drei Halbleiterschichten auf. Die Halbleiterschichten 120A bis 120C weisen jeweils ein Halbleitermaterial auf, wie etwa Silizium, Germanium, Siliziumgermanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder Kombinationen davon. Bei den dargestellten Ausführungsformen sind die Halbleiterschichten 120A bis 120C Silizium-Kanalschichten oder Siliziumgermanium-Kanalschichten. Bei einigen Ausführungsformen weisen die Halbleiterschichten 120A bis 120C n-Dotanden (z. B. Phosphor, Arsen, andere n-Dotanden oder Kombinationen davon) und/oder p-Dotanden (z. B. Bor, Indium, andere p-Dotanden oder Kombinationen davon) auf. Die Halbleiterschichten 120A bis 120C haben eine Dicke t3 und sind durch einen Abstand s voneinander getrennt. Bei einigen Ausführungsformen beträgt die Dicke t3 etwa 3 nm bis etwa 7 nm. Bei einigen Ausführungsformen beträgt der Abstand s etwa 8 nm bis etwa 12 nm. Bei einigen Ausführungsformen haben die Halbleiterschichten 120A bis 120C Abmessungen im Nanometerbereich, und sie können einzeln oder kollektiv als „Nanostrukturen“ bezeichnet werden. Die Halbleiterschichten 120A bis 120C können zum Beispiel Breiten entlang der x-Richtung von etwa 5 nm bis etwa 100 nm, Längen entlang der y-Richtung von etwa 5 nm bis etwa 100 nm und eine Dicke t3 entlang der z-Richtung von etwa 3 nm bis etwa 7 nm haben. In der vorliegenden Erfindung werden Ausführungsformen in Betracht gezogen, bei denen die Halbleiterschichten 120A bis 120C Abmessungen im Subnanometerbereich und/oder Abmessungen haben, die größer als Nanometer-Abmessungen sind. Die Halbleiterschichten 120A bis 120C können zylindrische Profile (z. B. Nanodrähte), rechteckige Profile (z. B. Nanostäbe), lagenförmige Profile (z. B. Nanolagen, bei denen z. B. Abmessungen in der x-y-Ebene größer als Abmessungen in der x-z-Ebene und der y-z-Ebene sind, um lagenartige Strukturen zu erzeugen) oder ein Profil mit einer anderen geeigneten Form in der y-z-Ebene haben.
  • Über dem dielektrischen Substrat 110 sind verschiedene Gatestrukturen angeordnet, wie etwa eine Gatestruktur 130A, eine Gatestruktur 130B und eine Gatestruktur 130C. Die Gatestrukturen 130A bis 130C weisen jeweils ein Metallgate 132, eine Hartmaske 134 und Gate-Abstandshalter 136 auf, die benachbart zu ihrem jeweiligen Metallgate 132 (zum Beispiel entlang dessen Seitenwänden) angeordnet sind. Jedes Metallgate 132 ist mit einer jeweiligen Gruppe von Kanalschichten (d. h., einer jeweiligen Gruppe von Halbleiterschichten 120A bis 120C) verschachtelt und umschließt diese. Bei einigen Ausführungsformen sind die Halbleiterschichten 120A bis 120C von Metallgates 132 (z. B. in der y-z-Ebene) umschlossen. Die Metallgates 132 sind mit jeweiligen Kanalbereichen der Multigate-Vorrichtung 100A, die zwischen Source/Drainbereichen der Multigate-Vorrichtung 100A definiert sind, und mit jeweiligen Kanalbereichen der Multigate-Vorrichtung 100B verschachtelt, die zwischen Source/Drainbereichen der Multigate-Vorrichtung 100B definiert sind, sodass während des Betriebs Strom zwischen den Source/Drainbereichen (z. B. zwischen epitaktischen Source/Drain-Strukturen 140) fließen kann. Zum Beispiel weist der p-GAA-Transistor 108 eine Gatestruktur 130B auf, die über einer jeweiligen Gruppe von Halbleiterschichten 120A bis 120C und zwischen jeweiligen epitaktischen Source/Drain-Strukturen 140 angeordnet ist, wobei das Metallgate 132 der Gatestruktur 130B die jeweilige Gruppe von Halbleiterschichten 120A bis 120C umschließt; und der n-GAA-Transistor 109 weist eine Gatestruktur 130B auf, die über einer jeweiligen Gruppe von Halbleiterschichten 120A bis 120C und zwischen jeweiligen epitaktischen Source/Drain-Strukturen 140 angeordnet ist, wobei das Metallgate 132 der Gatestruktur 130B die jeweilige Gruppe von Halbleiterschichten 120A bis 120C umschließt. Während des Betriebs des p-GAA-Transistors 108 und des n-GAA-Transistors 109 kann Strom durch die jeweilige Gruppe von Halbleiterschichten 120A bis 120C und die jeweiligen epitaktischen Source/Drain-Strukturen 140 fließen. In den 1A und 1B sind die Metallgates 132 zwischen Gate-Abstandshaltern 136, zwischen Innenabstandshaltern 138, zwischen Hartmasken 134 und Halbleiterschichten 120A, zwischen Halbleiterschichten 120A und Halbleiterschichten 120B, zwischen Halbleiterschichten 120B und Halbleiterschichten 120C und zwischen Halbleiterschichten 120C und einem dielektrischen Substrat 105 angeordnet. Die Metallgates 132 kontaktieren physisch das dielektrische Substrat 110 statt eines Halbleitersubstrats. Die Innenabstandshalter 138 sind zwischen den Metallgates 132 und den epitaktischen Source/Drain-Strukturen 140, zwischen den Halbleiterschichten 120A und den Halbleiterschichten 120B, zwischen den Halbleiterschichten 120B und den Halbleiterschichten 120C und zwischen den Halbleiterschichten 120C und dem dielektrischen Substrat 110 angeordnet. Bei den dargestellten Ausführungsformen kontaktieren die Metallgates 132 und die Innenabstandshalter 138 physisch das dielektrische Substrat 110 statt eines Halbleitersubstrats.
  • Die Source/Drain-Strukturen 140 sind in den Source/Drainbereichen der Multigate-Vorrichtung 100A und der Multigate-Vorrichtung 100B angeordnet. Die epitaktischen Source/Drain-Strukturen 140 haben eine Dicke T, die eine Summe aus einer unteren Dicke TL von unteren epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 140 (z. B. Teilen der epitaktischen Source/Drain-Strukturen 140 unter Oberseiten der obersten Halbleiterschichten 120A) und einer oberen Dicke TU von oberen Teilen der epitaktischen Source/Drain-Strukturen 140 (z. B. Teilen der epitaktischen Source/Drain-Strukturen 140 über den Oberseiten der obersten Halbleiterschichten 120A) ist. Die epitaktischen Source/Drain-Strukturen 140 weisen Epitaxialschichten 142, Epitaxialschichten 144 und Epitaxialschichten 146 auf. Die Epitaxialschichten 142 und die Epitaxialschichten 144 weisen Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon auf. Bei einigen Ausführungsformen, die später näher erörtert werden, weisen die Epitaxialschichten 142 und 144 dasselbe Material, aber mit unterschiedlichen Zusammensetzungen auf. Die epitaktischen Source/Drain-Strukturen 140 (insbesondere die Epitaxialschichten 142 und 144) kontaktieren physisch das dielektrische Substrat 110 statt eines Halbleitersubstrats, wodurch die Leistung der Multigate-Vorrichtung 100A und der Multigate-Vorrichtung 100B verbessert wird. Zum Beispiel kann in einer Multigate-Vorrichtung mit einem Halbleitersubstrat ein parasitärer Transistor zwischen einem Metallgate, das eine unterste Kanalschicht umschließt, dem Halbleitersubstrat und epitaktischen Source/Drain-Strukturen, die in dem Halbleitersubstrat angeordnet sind, entstehen und die Leistung beeinträchtigen, zum Beispiel durch Einführen eines Leckstroms. Bei einigen Ausführungsformen kann durch Ersetzen des Halbleitersubstrats durch ein dielektrisches Substrat in den Multigate-Vorrichtungen 100A und 100B der parasitäre Transistor, der zwischen den Metallgates 132, den epitaktischen Source/Drain-Strukturen 140 und ihrem darunter befindlichen Substrat (hier dem dielektrischen Substrat 110) entsteht, weitgehend unterdrückt werden (oder bei einigen Ausführungsformen sogar eliminiert werden), wodurch im Vergleich zu Multigate-Vorrichtungen mit epitaktischen Source/Drain-Strukturen, die in Halbleitersubstraten angeordnet sind und/oder diese physisch kontaktieren, die Leistung verbessert wird (zum Beispiel durch Reduzieren des Leckstroms).
  • Die Epitaxialschichten 142 bilden Seitenwände von unteren epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 140. In 1A weisen die Epitaxialschichten 142 der Multigate-Vorrichtung 100A epitaktische Seitenwände 142A und epitaktische Seitenwände 142B auf. In 1B weisen die Epitaxialschichten 142 der Multigate-Vorrichtung 100B epitaktische Seitenwände 142C und epitaktische Seitenwände 142D auf. Die epitaktischen Seitenwände 142A bis 142D erstrecken sich zusammenhängend (d. h., ohne Unterbrechung) von Oberseiten der jeweiligen obersten Halbleiterschichten 120A bis zu dem dielektrischen Substrat 110 (und sie haben somit eine niedrigere Dicke TL entlang der z-Richtung), und sie bedecken Seitenwände der jeweiligen Halbleiterschichten 120A bis 120C und Seitenwände der jeweiligen Innenabstandshalter 138. Die epitaktischen Seitenwände 142A bis 142D kontaktieren physisch das dielektrische Substrat 110, und sie haben eine Dicke t4 entlang der x-Richtung (d. h., eine Seitenwanddicke). Bei einigen Ausführungsformen beträgt die Dicke t4 etwa 2 nm bis etwa 7 nm. Bei einigen Ausführungsformen beträgt die Dicke t4 der epitaktischen Seitenwände 142A und 142B etwa 3 nm bis etwa 7 nm. Bei einigen Ausführungsformen beträgt die Dicke t4 der epitaktischen Seitenwände 142C und 142D etwa 2 nm bis etwa 6 nm. In den 1A und 1B ist die Dicke t4 entlang der z-Richtung einheitlich, sodass die Dicke t4 in der Nähe der Halbleiterschichten 120A im Wesentlichen gleich der Dicke t4 in der Nähe des dielektrischen Substrats 110 ist. Bei einigen Ausführungsformen kann sich die Dicke t4 entlang der z-Richtung ändern. Zum Beispiel kann die Dicke t4 kleiner oder größer werden, sodass die Dicke t4 entlang der z-Richtung von den Halbleiterschichten 120A bis zu dem dielektrischen Substrat 110 zu- oder abnimmt. Bei einigen Ausführungsformen können sich die epitaktischen Seitenwände 142A bis 142D über Oberseiten der obersten Halbleiterschichten 120A bis 120C erstrecken, sodass die epitaktischen Seitenwände 142A bis 142D eine Dicke, die größer als die Dicke TL entlang der z-Richtung ist, haben und einen Teil der oberen epitaktischen Teile der epitaktischen Source/Drain-Strukturen 140 bilden. Bei einigen Ausführungsformen haben die epitaktischen Seitenwände 142A bis 142D eine Dicke, die kleiner als die Dicke TL entlang der z-Richtung ist, sodass sich die epitaktischen Seitenwände 142A bis 142D entlang einem Teil der Seitenwände der Epitaxialschichten 144 in den unteren epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 140 erstrecken. Bei einigen Ausführungsformen sind die epitaktischen Seitenwände 142A diskret und sind von den epitaktischen Seitenwänden 142B beabstandet, sodass die epitaktischen Seitenwände 142A nicht mit den epitaktischen Seitenwänden 142B verbunden sind. Bei einigen Ausführungsformen sind die epitaktischen Seitenwände 142C diskret und sind von den epitaktischen Seitenwänden 142D beabstandet, sodass die epitaktischen Seitenwände 142C nicht mit den epitaktischen Seitenwänden 142D verbunden sind. Bei einigen Ausführungsformen sind die Epitaxialschichten 142 zusammenhängende Seitenwandschichten, die die Epitaxialschichten 144 umschließen. Bei diesen Ausführungsformen sind die epitaktischen Seitenwände 142A mit den epitaktischen Seitenwänden 142B verbunden, und/oder die epitaktischen Seitenwände 142C sind mit den epitaktischen Seitenwänden 142D verbunden.
  • Die Epitaxialschichten 144 erstrecken sich bis zu einer Tiefe, die größer als eine oder gleich einer Tiefe der untersten Kanalschichten der Multigate-Vorrichtungen 100A und 100B ist, um sicherzustellen, dass während des Betriebs der Multigate-Vorrichtungen 100A und 100B Strom durch die / von den Epitaxialschichten 144 zu den untersten Kanalschichten fließt. Zum Beispiel erstrecken sich die Epitaxialschichten 144 bis zu einer Tiefe, die größer als eine Tiefe d1 der Unterseiten der untersten Halbleiterschichten 120C ist, sodass während des Betriebs der Multigate-Vorrichtungen 100A und 100B Strom zwischen den Epitaxialschichten 144 und den Halbleiterschichten 120C fließen kann. In 1A weisen die Epitaxialschichten 144 der Multigate-Vorrichtung 100A Teil-Epitaxialschichten 144A und Teil-Epitaxialschichten 144B auf. In 1B weisen die Epitaxialschichten 144 der Multigate-Vorrichtung 100B die Epitaxialschichten 144 auf. Bei den dargestellten Ausführungsformen kontaktieren die Epitaxialschichten 144 der Multigate-Vorrichtungen 100A und 100B physisch das dielektrische Substrat 110. Zum Beispiel kontaktieren die Teil-Epitaxialschichten 144A der Multigate-Vorrichtung 100A und Epitaxialschichten 144C der Multigate-Vorrichtung 100B physisch das dielektrische Substrat 110. Bei einigen Ausführungsformen sind die Epitaxialschichten 142 zwischen den Epitaxialschichten 144 und dem dielektrischen Substrat 110 angeordnet, wie etwa zwischen den Teil-Epitaxialschichten 144A und dem dielektrischen Substrat 110 der Multigate-Vorrichtung 100A und/oder zwischen den Epitaxialschichten 144C und dem dielektrischen Substrat 110 der Multigate-Vorrichtung 100B. Bei diesen Ausführungsformen trennen die Epitaxialschichten 142 die gesamten Unterseiten der Teil-Epitaxialschichten 144A oder einen Teil davon von dem dielektrischen Substrat 110, und/oder sie trennen die Unterseiten der Epitaxialschichten 144C von dem dielektrischen Substrat 110.
  • In der Multigate-Vorrichtung 100A (siehe 1A) sind die Teil-Epitaxialschichten 144B über den Teil-Epitaxialschichten 144A angeordnet, wobei die Teil-Epitaxialschichten 144A einen Teil der unteren epitaktischen Teile der epitaktischen Source/Drain-Strukturen 140 bilden und die Teil-Epitaxialschichten 144B einen Teil der unteren epitaktischen Teile der epitaktischen Source/Drain-Strukturen 140 und einen Teil der oberen epitaktischen Teile der epitaktischen Source/Drain-Strukturen 140 bilden. In den unteren epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 140 sind die Teil-Epitaxialschichten 144A und die unteren Teile der Teil-Epitaxialschichten 144B zwischen den epitaktischen Seitenwänden 142A und den epitaktischen Seitenwänden 142B angeordnet, sodass die epitaktischen Seitenwände 142A und 142B die Teil-Epitaxialschichten 144A und die Teil-Epitaxialschichten 144B von den Halbleiterschichten 120A bis 120C und den Innenabstandshaltern 138 trennen. Die Teil-Epitaxialschichten 144A haben eine Dicke t5, und die unteren Teile der Teil-Epitaxialschichten 144B haben eine Dicke t6. Eine Summe der Dicken t5 und t6 ist größer als die oder gleich der Tiefe d1. Bei der dargestellten Ausführungsform beträgt die Dicke t5 etwa 17 nm bis etwa 33 nm. Bei einigen Ausführungsformen ist die Dicke t6 kleiner als etwa 40 nm. Bei Ausführungsformen, bei denen die Epitaxialschichten 142 zwischen den Teil-Epitaxialschichten 144A und dem dielektrischen Substrat 110 angeordnet sind, kann die Summe der Dicken t5 und t6 kleiner als die Dicke TL sein. Bei einigen Ausführungsformen erstrecken sich die Teil-Epitaxialschichten 144B bis zu einer Tiefe, die größer als eine oder gleich einer Tiefe der obersten Kanalschichten der Multigate-Vorrichtung 100A ist, um sicherzustellen, dass während des Betriebs der Multigate-Vorrichtung 100A Strom durch die /von den Teil-Epitaxialschichten 144B zu den obersten Kanalschichten fließt. Zum Beispiel erstrecken sich die Teil-Epitaxialschichten 144B bis zu einer Tiefe, die größer als eine Tiefe d2 der Unterseiten der obersten Halbleiterschichten 120A ist, um sicherzustellen, dass während des Betriebs der Multigate-Vorrichtung 100A Strom zwischen den Teil-Epitaxialschichten 144B und den Halbleiterschichten 120A fließt. Bei der dargestellten Ausführungsform erstrecken sich die Teil-Epitaxialschichten 144B bis zu einer Tiefe, die ebenfalls größer als eine Tiefe der Unterseiten der mittleren Halbleiterschichten 120B ist, sodass während des Betriebs der Multigate-Vorrichtung 100A Strom auch zwischen den Teil-Epitaxialschichten 144B und den Halbleiterschichten 120B fließt. Wie später näher dargelegt wird, ist eine Zusammensetzung der Teil-Epitaxialschichten 144B von einer Zusammensetzung der Teil-Epitaxialschichten 144A verschieden, wobei die Zusammensetzung der Teil-Epitaxialschichten 144B eine größere Spannung auf Kanalbereiche (d. h., die Halbleiterschichten 120A bis 120C) der Multigate-Vorrichtung 100A als die Zusammensetzung der Teil-Epitaxialschichten 144A aufbringen kann.
  • In der Multigate-Vorrichtung 100B (1B) bilden die Epitaxialschichten 144C untere epitaktische Teile der epitaktischen Source/Drain-Strukturen 140 und einen Teil der oberen epitaktischen Teile der epitaktischen Source/Drain-Strukturen 140. In den unteren epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 140 sind die Epitaxialschichten 144C zwischen den epitaktischen Seitenwänden 142C und den epitaktischen Seitenwänden 142D angeordnet, sodass die epitaktischen Seitenwände 142C und 142D die Epitaxialschichten 144C von den Halbleiterschichten 120A bis 120C und den Innenabstandshaltern 138 trennen. Die unteren Teile der Epitaxialschichten 144C haben eine Dicke t8, die größer als die oder gleich der Tiefe d1 ist. Bei der dargestellten Ausführungsform ist die Dicke t8 gleich der Dicke TL. Bei einigen Ausführungsformen beträgt die Dicke t8 etwa 33 nm bis etwa 57 nm. Bei Ausführungsformen, bei denen die Epitaxialschichten 142 zwischen den Epitaxialschichten 144C und dem dielektrischen Substrat 110 angeordnet sind, kann die Dicke t8 kleiner als die Dicke TL sein. Bei einigen Ausführungsformen erstrecken sich die Epitaxialschichten 144C bis zu einer Tiefe, die größer als eine oder gleich einer Tiefe der obersten Kanalschichten der Multigate-Vorrichtung 100B ist, um sicherzustellen, dass während des Betriebs der Multigate-Vorrichtung 100B Strom durch die / von den Epitaxialschichten 144C zu den obersten Kanalschichten fließt. Zum Beispiel erstrecken sich die Epitaxialschichten 144C bis zu einer Tiefe, die größer als die Tiefe d2 der Unterseiten der obersten Halbleiterschichten 120A ist, um sicherzustellen, dass während des Betriebs der Multigate-Vorrichtung 100B Strom zwischen den Epitaxialschichten 144C und den Halbleiterschichten 120A fließt. Bei der dargestellten Ausführungsform erstrecken sich die Epitaxialschichten 144C bis zu einer Tiefe, die ebenfalls größer als eine Tiefe der Unterseiten der mittleren Halbleiterschichten 120B ist, sodass während des Betriebs der Multigate-Vorrichtung 100B Strom zwischen den Epitaxialschichten 144C und den Halbleiterschichten 120B fließt.
  • In den oberen epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 140 sind Epitaxialschichten 146 und obere Teile der Teil-Epitaxialschichten 144B der Multigate-Vorrichtung 100A sowie Epitaxialschichten 146 und obere Teile der Epitaxialschichten 144C zwischen den Gate-Abstandshaltern 136 von benachbarten Gatestrukturen angeordnet (z. B. zwischen den Gate-Abstandshaltern 136 der Gatestruktur 130B und den Gate-Abstandshaltern 136 der Gatestruktur 130C). Obere Teile der Teil-Epitaxialschichten 144B (1A) und obere Teile der Epitaxialschichten 144C (1B), die eine Dicke t7 haben, sind über den Oberseiten der Halbleiterschichten 120A angeordnet. Die oberen Teile der Teil-Epitaxialschichten 144B (1A) bedecken die Oberseiten der epitaktischen Seitenwände 142A und 142B, während die oberen Teile der Epitaxialschichten 144C (1B) die Oberseiten der epitaktischen Seitenwände 142C und 142D bedecken. Bei einigen Ausführungsformen beträgt die Dicke t7 etwa 2 nm bis etwa 8 nm. Bei einigen Ausführungsformen beträgt eine Gesamtdicke der Teil-Epitaxialschichten 144B (d. h., eine Summe der Dicke t6 und der Dicke t7) etwa 2 nm bis etwa 48 nm. Bei einigen Ausführungsformen beträgt eine Gesamtdicke der Epitaxialschichten 144C (d. h., eine Summe der Dicke t8 und der Dicke t7) etwa 35 nm bis etwa 65 nm. Die Epitaxialschichten 146, die eine Dicke t9 haben, sind über den Teil-Epitaxialschichten 144B der Multigate-Vorrichtung 100A und den Epitaxialschichten 144C der Multigate-Vorrichtung 100B angeordnet. Bei einigen Ausführungsformen beträgt die Dicke t9 weniger als etwa 5 nm. Bei der dargestellten Ausführungsform ist eine Summe der Dicke t7 und der Dicke t9 etwa gleich der Dicke TU. Bei einigen Ausführungsformen werden die Epitaxialschichten 146 in den epitaktischen Source/Drain-Strukturen 140 weggelassen. Die Epitaxialschichten 146 weisen Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon auf. Bei der dargestellten Ausführungsform weisen die Epitaxialschichten 146 undotiertes oder unabsichtlich dotiertes (UID) Silizium auf.
  • Für die Multigate-Vorrichtung 100A (1A) weisen bei einigen Ausführungsformen die Epitaxialschichten 142 und die Epitaxialschichten 144 p-dotiertes Siliziumgermanium, aber mit unterschiedlichen Germaniumkonzentrationen und/oder unterschiedlichen p-Dotierungskonzentrationen auf. Die p-Dotanden können Bor, Indium, andere geeignete p-Dotanden oder Kombinationen davon sein. Bei einigen Ausführungsformen ist eine Germaniumkonzentration der Epitaxialschichten 142 niedriger als eine Germaniumkonzentration der Epitaxialschichten 144, eine p-Dotierungskonzentration der Epitaxialschichten 142 ist niedriger als die der Epitaxialschichten 144, oder sowohl die Germaniumkonzentration als auch die p-Dotierungskonzentration der Epitaxialschichten 142 sind niedriger als die Germaniumkonzentration bzw. die p-Dotierungskonzentration der Epitaxialschichten 144. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 eine Germaniumkonzentration von etwa 15 Atom-% bis etwa 30 Atom-%, und die Epitaxialschichten 144 haben eine Germaniumkonzentration von etwa 15 Atom-% bis etwa 65 Atom-%. bei einigen Ausführungsformen haben die Epitaxialschichten 142 eine Bor-Dotierungskonzentration von etwa 1 × 1020 cm-3 bis etwa 5 × 1020 cm-3, und die Epitaxialschichten 144 haben einer Bor-Dotierungskonzentration von etwa 5 x 1020 cm-3 bis etwa 1,5 × 1021 cm-3. Bei einigen Ausführungsformen weisen die Teil-Epitaxialschichten 144A und die Teil-Epitaxialschichten 144B dasselbe Material, aber mit unterschiedlichen Zusammensetzungen auf. Zum Beispiel weisen die Teil-Epitaxialschichten 144A und die Teil-Epitaxialschichten 144B beide p-dotiertes Siliziumgermanium, aber mit unterschiedlichen Germaniumkonzentrationen und/oder unterschiedlichen p-Dotierungskonzentrationen auf. Bei der dargestellten Ausführungsform ist die Germaniumkonzentration der Teil-Epitaxialschichten 144B höher als die der Teil-Epitaxialschichten 144A, während die Bor-Dotierungskonzentrationen in den Teil-Epitaxialschichten 144B und den Teil-Epitaxialschichten 144A im Wesentlichen gleichgroß sind. Zum Beispiel haben die Teil-Epitaxialschichten 144A eine Germaniumkonzentration von etwa 15 Atom-% bis etwa 65 Atom-%, die Teil-Epitaxialschichten 144B haben eine Germaniumkonzentration von etwa 50 Atom-% bis etwa 65 Atom-%, und die Teil-Epitaxialschichten 144A und die Teil-Epitaxialschichten 144B haben eine Bor-Dotierungskonzentration von etwa 5 x 1020 cm-3 bis etwa 1,5 × 1021 cm-3. Bei einigen Ausführungsformen ist die Bor-Dotierungskonzentration der Teil-Epitaxialschichten 144B höher oder niedriger als die Bor-Dotierungskonzentration der Teil-Epitaxialschichten 144A.
  • Bei einigen Ausführungsformen haben die Epitaxialschichten 142 und/oder die Epitaxialschichten 144 eine im Wesentlichen einheitliche Germaniumkonzentration und/oder eine im Wesentlichen einheitliche p-Dotierungskonzentration entlang der Dicke T. Zum Beispiel sind die Germaniumkonzentration und/oder die p-Dotierungskonzentration in einer Tiefe der Halbleiterschichten 120A im Wesentlichen gleich der Germaniumkonzentration und/oder der p-Dotierungskonzentration in einer Tiefe der Halbleiterschichten 120C. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 und/oder die Epitaxialschichten 144 eine Germaniumkonzentration und/oder eine p-Dotierungskonzentration, die entlang der Dicke T ansteigen oder abnehmen. Zum Beispiel sinkt die Germaniumkonzentration von einer maximalen Konzentration in einer Tiefe der Halbleiterschichten 120A auf eine minimale Konzentration in einer Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110), oder die Germaniumkonzentration steigt von einer minimalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine maximale Konzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110). In einem anderen Beispiel sinkt die p-Dotierungskonzentration von einer maximalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine minimale Konzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110), oder die p-Dotierungskonzentration steigt von einer minimalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine maximale Konzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110). Bei einigen Ausführungsformen haben die Epitaxialschichten 142 und/oder die Epitaxialschichten 144 diskrete Teile mit unterschiedlichen Germaniumkonzentrationen und/oder unterschiedlichen p-Dotierungskonzentrationen, wie etwa einen ersten Teil mit einer ersten Germaniumkonzentration und/oder mit einer ersten p-Dotierungskonzentration und einen zweiten Teil mit einer zweiten Germaniumkonzentration, die von der ersten Germaniumkonzentration verschieden ist, und/oder mit einer zweiten p-Dotierungskonzentration, die von der ersten p-Dotierungskonzentration verschieden ist. Bei einigen Ausführungsformen haben die Teil-Epitaxialschichten 144A und/oder die Teil-Epitaxialschichten 144B eine im Wesentlichen einheitliche Germaniumkonzentration, eine im Wesentlichen einheitliche p-Dotierungskonzentration, eine sich ändernde Germaniumkonzentration, eine sich ändernde p-Dotierungskonzentration, ein anderes Germaniumkonzentrationsprofil, ein anderes p-Dotierungskonzentrationsprofil oder Kombinationen davon. In 1A haben die Teil-Epitaxialschichten 144A eine Germaniumkonzentration, die entlang der Dicke t5 von dem dielektrischen Substrat 110 bis zu einer Grenzfläche zwischen den Teil-Epitaxialschichten 144A und den Teil-Epitaxialschichten 144B steigt (d. h., die Germaniumkonzentration der Teil-Epitaxialschichten 144A in der Nähe des dielektrischen Substrats 110 ist niedriger als die Germaniumkonzentration der Teil-Epitaxialschichten 144A an der Grenzfläche), während die Germaniumkonzentration der Teil-Epitaxialschichten 144B im Wesentlichen einheitlich ist oder sich ändert.
  • Für die Multigate-Vorrichtung 100B (1B) weisen bei einigen Ausführungsformen die Epitaxialschichten 142 und die Epitaxialschichten 144 n-dotiertes Silizium mit unterschiedlichen n-Dotierungskonzentrationen oder n-dotiertes Siliziumcarbid mit unterschiedlichen Kohlenstoffkonzentrationen und/oder mit unterschiedlichen n-Dotierungskonzentrationen auf. Der n-Dotand kann Arsen, Phosphor, ein anderer geeigneter n-Dotand oder eine Kombination davon sein. Bei einigen Ausführungsformen ist eine Kohlenstoffkonzentration der Epitaxialschichten 142 niedriger als die der Epitaxialschichten 144, eine n-Dotierungskonzentration der Epitaxialschichten 142 ist niedriger als die der Epitaxialschichten 144, oder die Kohlenstoffkonzentration und die n-Dotierungskonzentration der Epitaxialschichten 142 sind niedriger als die Kohlenstoffkonzentration bzw. die n-Dotierungskonzentration der Epitaxialschichten 144. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 eine Kohlenstoffkonzentration von etwa 0 Atom-% bis etwa 2 Atom-%, und die Epitaxialschichten 144 haben ebenfalls eine Kohlenstoffkonzentration von etwa 0 Atom-% bis etwa 2 Atom-%. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 eine Arsen-Dotierungskonzentration von etwa 1 × 1020 cm-3 bis etwa 2 × 1021 cm-3, und die Epitaxialschichten 144 haben eine Arsen-Dotierungskonzentration von etwa 2 × 1021 cm-3 bis etwa 4 × 1021 cm-3. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 eine Phosphor-Dotierungskonzentration von etwa 1 x 1020 cm-3 bis etwa 2 × 1021 cm-3, und die Epitaxialschichten 144 haben ebenfalls eine Phosphor-Dotierungskonzentration von etwa 2 x 1021 cm-3 bis etwa 4 × 1021 cm-3. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 und/oder die Epitaxialschichten 144 eine im Wesentlichen einheitliche Kohlenstoffkonzentration und/oder eine im Wesentlichen einheitliche n-Dotierungskonzentration (z. B. Arsen- oder Phosphor-Dotierungskonzentration) entlang der Dicke T. Zum Beispiel sind die Kohlenstoffkonzentration und/oder die n-Dotierungskonzentration in der Tiefe der Halbleiterschichten 120A im Wesentlichen gleich der Kohlenstoffkonzentration und/oder der n-Dotierungskonzentration in der Tiefe der Halbleiterschichten 120C. Bei einigen Ausführungsformen haben die Epitaxialschichten 142 und/oder die Epitaxialschichten 144 eine sich ändernde Kohlenstoffkonzentration und/oder eine sich ändernde n-Dotierungskonzentration, die entlang der Dicke T steigen oder sinken. Zum Beispiel sinkt die Kohlenstoffkonzentration von einer maximalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine minimale Kohlenstoffkonzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110), oder die Kohlenstoffkonzentration steigt von einer minimalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine maximale Konzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110). In einem anderen Beispiel sinkt die n-Dotierungskonzentration von einer maximalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine minimale Konzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110), oder die n-Dotierungskonzentration steigt von einer minimalen Konzentration in der Tiefe der Halbleiterschichten 120A auf eine maximale Konzentration in der Tiefe der Halbleiterschichten 120C (oder in der Nähe des dielektrischen Substrats 110). Bei einigen Ausführungsformen haben die Epitaxialschichten 142 und/oder die Epitaxialschichten 144 diskrete Teile mit unterschiedlichen Kohlenstoffkonzentrationen und/oder unterschiedlichen n-Dotierungskonzentrationen, wie etwa einen ersten Teil mit einer ersten Kohlenstoffkonzentration und/oder mit einer ersten n-Dotierungskonzentration und einen zweiten Teil mit einer zweiten Kohlenstoffkonzentration, die von der ersten Kohlenstoffkonzentration verschieden ist, und/oder mit einer zweiten n-Dotierungskonzentration, die von der ersten n-Dotierungskonzentration verschieden ist.
  • Die Multigate-Vorrichtungen 100A und 100B weisen weiterhin ein mehrschichtiges Interconnect-Element (MLI-Element) auf, das Folgendes aufweist: eine Vorrichtungsebene-Kontaktstruktur z. B. mit einer Kontakt-Ätzstoppschicht (CESL) 150, einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 152, einem oder mehreren Source/Drainkontakten 155, die sich durch die ILD-Schicht 152 und/oder die CESL 150 bis zu jeweiligen Source/Drain-Strukturen 140 erstrecken; eine Middle-of-Line-Struktur z. B. mit einer CESL 160, einer ILD-Schicht 162 und Durchkontaktierungen und/oder Kontakten, die sich durch die CESL 160 und/oder die ILD-Schicht 162 erstrecken, wie etwa Source/Drainkontakten 165 und Gatekontakten mit einem oder mehreren Metallgates 132 der Gatestrukturen 130A bis 130C; und einer BEOL-Struktur 170 (BEOL: Back End of Line). Das MLI-Element ermöglicht den Betrieb von Transistoren der Multigate-Vorrichtung 100A, wie etwa des p-GAA-Transistors 108, und/oder von Transistoren des Multigate-Vorrichtung 100B, wie etwa des n-GAA-Transistors 109. Das MLI-Element verbindet elektrisch verschiedene Vorrichtungen (zum Beispiel p-Transistoren und/oder n-Transistoren der Multigate-Vorrichtung 100A und/oder der Multigate-Vorrichtung 100B, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (zum Beispiel Metallgates 132 und/oder epitaktische Source/Drain-Elemente 140), sodass die verschiedenen Vorrichtungen und/oder Komponenten so arbeiten können, wie es von den Entwurfsanforderungen der Multigate-Vorrichtungen 100A und 100B vorgegeben ist. Das MLI-Element weist eine Kombination von dielektrischen Schichten und elektrisch leitfähigen Schichten (z. B. Metallschichten) auf, die so konfiguriert sind, dass sie verschiedene Interconnect-Strukturen bilden. Die leitfähigen Schichten sind so konfiguriert, dass sie vertikale Interconnect-Elemente, wie etwa Vorrichtungsebene-Kontakte und/oder -Durchkontaktierungen, und/oder horizontale Interconnect-Elemente, wie etwa leitfähige Leitungen, bilden. Vertikale Interconnect-Elemente verbinden normalerweise horizontale Interconnect-Elemente in unterschiedlichen Ebenen (oder unterschiedlichen Schichten) des MLI-Elements. Während des Betriebs übertragen die MLI-Elemente Signale zwischen den Vorrichtungen und/oder den Komponenten der Multigate-Vorrichtung 100A und/oder der Multigate-Vorrichtung 100B, und/oder sie verteilen Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Erdungssignale) an die Vorrichtungen und/oder die Komponenten der Multigate-Vorrichtung 100A und/oder der Multigate-Vorrichtung 100B.
  • 2A ist eine Teilschnittansicht, die eine Multigate-Vorrichtung 200A gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigt. 2B ist eine Teilschnittansicht, die eine Multigate-Vorrichtung 200B gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigt. Der Übersichtlichkeit und Klarheit halber sind ähnliche Elemente der Multigate-Vorrichtung 100A von 1A, der Multigate-Vorrichtung 100B von 1B, der Multigate-Vorrichtung 200A von 2A und der Multigate-Vorrichtung 200B von 2B mit denselben Bezugszahlen bezeichnet. Die Multigate-Vorrichtung 200A und die Multigate-Vorrichtung 200B sind in vielerlei Hinsicht der Multigate-Vorrichtung 100A bzw. der Multigate-Vorrichtung 100B ähnlich, mit der Ausnahme, dass die Multigate-Vorrichtung 200A und die Multigate-Vorrichtung 200B epitaktische Source/Drain-Strukturen 240 statt der epitaktischen Source/Drain-Strukturen 140 aufweisen, die in ihren jeweiligen Source/Drainbereichen angeordnet sind, wie später näher dargelegt wird. Die Multigate-Vorrichtung 200A und/oder die Multigate-Vorrichtung 200B können in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. Bei einigen Ausführungsformen sind die Multigate-Vorrichtung 200A und/oder die Multigate-Vorrichtung 200B ein Teil eines IC-Chips, ein SoC oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen aufweist, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Die 2A und 2B sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Multigate-Vorrichtung 200A und/oder der Multigate-Vorrichtung 200B können weitere Elemente hinzugefügt werden, und einige der nachstehend beschriebenen Elemente können bei anderen Ausführungsformen der Multigate-Vorrichtung 200A und/oder der Multigate-Vorrichtung 200B ersetzt, modifiziert oder eliminiert werden.
  • Die epitaktischen Source/Drain-Strukturen 240 haben eine Dicke T, die eine Summe aus einer unteren Dicke TL von unteren epitaktischen Teilen der epitaktischen Source/Drain-Strukturen 240 (z. B. Teilen der epitaktischen Source/Drain-Strukturen 240 unter Oberseiten der obersten Halbleiterschichten 120A) und einer oberen Dicke TU von oberen Teilen der epitaktischen Source/Drain-Strukturen 240 (z. B. Teilen der epitaktischen Source/Drain-Strukturen 240 über den Oberseiten der obersten Halbleiterschichten 120A) ist. Ähnlich wie die epitaktischen Source/Drain-Strukturen 140 kontaktieren die epitaktischen Source/Drain-Strukturen 240 physisch das dielektrische Substrat 110 statt eines Halbleitersubstrats. Die epitaktischen Source/Drain-Strukturen 240 weisen Epitaxialschichten 242, Epitaxialschichten 244 und Epitaxialschichten 146 auf. In 2A weisen die Epitaxialschichten 242 der Multigate-Vorrichtung 200A epitaktische Seitenwände 242A und epitaktische Seitenwände 242B auf, die Teile von Seitenwänden der unteren epitaktischen Teile der epitaktischen Source/Drain-Strukturen 240 bilden, und die Epitaxialschichten 244 weisen Teil-Epitaxialschichten 244A und Teil-Epitaxialschichten 244B auf. In 2B weisen die Epitaxialschichten 242 der Multigate-Vorrichtung 200B epitaktische Seitenwände 242C und epitaktische Seitenwände 242D auf, und die Epitaxialschichten 244 weisen Epitaxialschichten 244C auf. Zusammensetzungen der Epitaxialschichten 242 (z. B. der epitaktischen Seitenwände 242A bis 242D) und der Epitaxialschichten 244 (z. B. der Teil-Epitaxialschichten 244A, der Teil-Epitaxialschichten 244B und/oder der Epitaxialschichten 244C) sind den Zusammensetzungen der Epitaxialschichten 142 (z. B. der epitaktischen Seitenwände 142A bis 142D) bzw. der Epitaxialschichten 144 (z. B. der Teil-Epitaxialschichten 144A, der Teil-Epitaxialschichten 144B und/oder der Teil-Epitaxialschichten 144C) ähnlich. Zum Beispiel weisen die Epitaxialschichten 242 und die Epitaxialschichten 244 Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon auf, die wie vorstehend dargelegt konfiguriert sind. Bei einigen Ausführungsformen weisen die Epitaxialschichten 242 und die Epitaxialschichten 244 dasselbe Material, aber mit unterschiedlichen Zusammensetzungen auf.
  • Statt sich zusammenhängend (d. h., ohne Unterbrechung) von den Oberseiten der jeweiligen obersten Halbleiterschichten 120A bis zu dem dielektrischen Substrat 110 zu erstrecken und das dielektrische Substrat 110 physisch zu kontaktieren, erstrecken sich in den Multigate-Vorrichtungen 200A und 200B die Epitaxialschichten 242 diskontinuierlich entlang den Seitenwänden der epitaktischen Source/Drain-Strukturen 240, wobei die epitaktischen Seitenwände 242A bis 242D diskrete Teile sind, die die Seitenwände der jeweiligen Halbleiterschichten 120A bis 120C bedecken. Dementsprechend sind die Teil-Epitaxialschichten 244A und die Teil-Epitaxialschichten 244B durch die epitaktischen Seitenwände 242A und 242B, aber nicht die Innenabstandshalter 138, von den Halbleiterschichten 120A bis 120C getrennt, sodass die Teil-Epitaxialschichten 244A und die Teil-Epitaxialschichten 244B die epitaktischen Seitenwände 242A und 242B umschließen und die Innenabstandshalter 138 physisch kontaktieren; und die Epitaxialschichten 244C sind durch die epitaktischen Seitenwände 242C und 242D, aber nicht die Innenabstandshalter 138, von den Halbleiterschichten 120A bis 120C getrennt, sodass die Epitaxialschichten 244C die epitaktischen Seitenwände 242C und 242D umschließen und die Innenabstandshalter 138 physisch kontaktieren. Bei einigen Ausführungsformen erstrecken sich die epitaktischen Seitenwände 242A bis 242D zumindest teilweise über die Innenabstandshalter 138, sodass die epitaktischen Seitenwände 242A bis 242D einen Teil der Teil-Epitaxialschichten 244A, der Teil-Epitaxialschichten 244B und/oder der Epitaxialschichten 244C von den Innenabstandshaltern 138 trennen können. Die epitaktischen Seitenwände 242A bis 242D haben eine Dicke t10 entlang der x-Richtung (d. h., eine Seitenwanddicke). Bei einigen Ausführungsformen ist die Dicke t10 kleiner als die Dicke t4. Bei einigen Ausführungsformen ist die Dicke t10 etwa gleich der oder größer als die Dicke t4. Bei einigen Ausführungsformen beträgt die Dicke t10 etwa 2 nm bis etwa 7 nm. Bei einigen Ausführungsformen beträgt die Dicke t10 der epitaktischen Seitenwände 242A und 242B etwa 3 nm bis etwa 7 nm. Bei einigen Ausführungsformen beträgt die Dicke t10 der epitaktischen Seitenwände 242C und 242D etwa 2 nm bis etwa 6 nm. In den 2A und 2B ist die Dicke tio in einem mittleren Bereich der epitaktischen Seitenwände 242A bis 242D größer als die Dicke t10 in Randbereichen der epitaktischen Seitenwände 242A bis 242D. bei einigen Ausführungsformen ist die Dicke tio entlang der z-Richtung einheitlich. Bei einigen Ausführungsformen kann sich die Dicke t10 ändern, sodass sie entlang der z-Richtung zu- oder abnimmt. Bei einigen Ausführungsformen sind unterste epitaktische Seitenwände 242A und/oder unterste epitaktische Seitenwände 242C diskret und sind von den epitaktischen Seitenwänden 242B und/oder den epitaktischen Seitenwänden 242D getrennt, sodass die epitaktischen Seitenwände 242A nicht mit den epitaktischen Seitenwänden 242B verbunden sind und/oder die epitaktischen Seitenwände 242C nicht mit den epitaktischen Seitenwände 242D verbunden sind. Bei einigen Ausführungsformen sind die untersten epitaktischen Seitenwände 242A und/oder die untersten epitaktischen Seitenwände 242C mit den untersten epitaktischen Seitenwände 242B bzw. den untersten epitaktischen Seitenwänden 242D verbunden. In den 2A und 2B haben die Epitaxialschichten 244 unterschiedliche Breiten. Zum Beispiel sind Breiten der Teil-Epitaxialschichten 244A, der Teil-Epitaxialschichten 244B und der Epitaxialschichten 244C zwischen den epitaktischen Seitenwänden 242A bis 242D kleiner als Breiten der Teil-Epitaxialschichten 244A, der Teil-Epitaxialschichten 244B bzw. der Epitaxialschichten 244C zwischen den Innenabstandshaltern 138. In der vorliegenden Erfindung werden in Abhängigkeit von einer Kontinuitätskonfiguration und/oder von Dicken der epitaktischen Seitenwände 242A bis 242D auch andere Breitenkonfigurationen für die Teil-Epitaxialschichten 244A, die Teil-Epitaxialschichten 244B und die Epitaxialschichten 244C in Betracht gezogen.
  • 3A ist eine Teilschnittansicht, die eine Multigate-Vorrichtung 300A gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigt, und 3B ist eine Teilschnittansicht, die eine Multigate-Vorrichtung 300B gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigt. Der Übersichtlichkeit und Klarheit halber sind ähnliche Elemente der Multigate-Vorrichtung 100A von 1A, der Multigate-Vorrichtung 100B von 1B, der Multigate-Vorrichtung 300A von 3A und der Multigate-Vorrichtung 300B von 3B mit denselben Bezugszahlen bezeichnet. Die Multigate-Vorrichtung 300A und die Multigate-Vorrichtung 300B können in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. Bei einigen Ausführungsformen sind die Multigate-Vorrichtung 300A und/oder die Multigate-Vorrichtung 300B ein Teil eines IC-Chips, ein SoC oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen aufweist, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Die 3A und 3B sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Multigate-Vorrichtung 300A und/oder der Multigate-Vorrichtung 300B können weitere Elemente hinzugefügt werden, und einige der nachstehend beschriebenen Elemente können bei anderen Ausführungsformen der Multigate-Vorrichtung 300A und/oder der Multigate-Vorrichtung 300B ersetzt, modifiziert oder eliminiert werden.
  • Die Multigate-Vorrichtung 300A und die Multigate-Vorrichtung 300B sind in vielerlei Hinsicht der Multigate-Vorrichtung 100A bzw. der Multigate-Vorrichtung 100B ähnlich, mit der Ausnahme, dass die Multigate-Vorrichtung 300A mit einem oder mehreren p-FinFETs, wie etwa einem p-FinFET 308, konfiguriert ist und die Multigate-Vorrichtung 300B mit einem oder mehreren n-FinFETs, wie etwa einem n-FinFET 309, konfiguriert ist. Zum Beispiel weisen die Multigate-Vorrichtungen 300A und 300B statt der Halbleiterschichten 120A bis 120C (d. h., der schwebend gehaltenen Kanalschichten) jeweils eine Finne 310 (die auch als eine Finnenstruktur bezeichnet wird) auf, die sich längs entlang der x-Richtung erstreckt, wobei Source/Drainbereiche der Finne 310 epitaktische Source/Drain-Strukturen 140 aufweisen und Kanalbereiche der Finne 310 Halbleiterschichten 320 (die auch als Kanalschichten 320 bezeichnet werden) aufweisen. Die Halbleiterschichten 320 sind zwischen jeweiligen epitaktischen Source/Drain-Strukturen 140 entlang der x-Richtung und zwischen den Gatestrukturen 130A bis 130C und dem dielektrischen Substrat 110 entlang der z-Richtung angeordnet. Die Halbleiterschichten 320 kontaktieren physisch das dielektrische Substrat 110, sodass die Kanalbereiche der Finne 310 durch das dielektrische Substrat 110 gegeneinander isoliert sind (d. h., die Halbleiterschichten 320 sind nicht miteinander verbunden). Bei einigen Ausführungsformen weisen die Halbleiterschichten 320 Silizium, Siliziumgermanium und/oder ein anderes geeignetes Halbleitermaterial auf. Bei einigen Ausführungsformen weisen die Halbleiterschichten 320 mehr als nur eine Halbleiterschicht auf. Bei einigen Ausführungsformen weisen die Halbleiterschichten 320 n-Dotanden, p-Dotanden oder Kombinationen davon auf. In den 3A und 3B sind Gatestrukturen 130A bis 130C über den Halbleiterschichten 320 so angeordnet, dass sie diese in der y-z-Ebene umschließen, sodass die Gatestrukturen 130A bis 130C auf Oberseiten und Seitenwänden der Halbleiterschichten 320 angeordnet sind. Die epitaktischen Source/Drain-Strukturen 140 der Multigate-Vorrichtungen 300A und 300B sind den epitaktischen Source/Drain-Strukturen 140 der Multigate-Vorrichtung 100A bzw. der Multigate-Vorrichtung 100B ähnlich. Zum Beispiel kontaktieren die epitaktischen Source/Drain-Strukturen 140 der Multigate-Vorrichtungen 300A und 300B physisch das dielektrische Substrat 110 statt eines Halbleitersubstrats. Bei den dargestellten Ausführungsformen erstrecken sich die epitaktischen Seitenwände 142A bis 142D entlang den gesamten Seitenwänden der Halbleiterschichten 320 und sie bedecken diese. Bei einigen Ausführungsformen erstrecken sich die epitaktischen Seitenwände 142A bis 142D diskontinuierlich, sodass die Teil-Epitaxialschichten 144A, die Teil-Epitaxialschichten 144B und/oder die Teil-Epitaxialschichten 144C die Halbleiterschichten 320 physisch kontaktieren können und/oder die epitaktischen Seitenwände 142A bis 142D das dielektrische Substrat 110 nicht kontaktieren.
  • 5 zeigt ein Ablaufdiagramm eines Verfahrens 500 zum Herstellen einer Multigate-Vorrichtung, wie etwa eines p-Multigate-Transistors und/oder eines n-Multigate-Transistors, die eine bessere Leistung zeigen, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die 6A bis 6M sind perspektivische Teildarstellungen, die eine Multigate-Vorrichtung, wie etwa die Multigate-Vorrichtung 100A von 1A, auf verschiedenen Herstellungsstufen, die mit dem Verfahren 500 von 5 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung teilweise oder vollständig zeigen. Der einfachen Beschreibung halber und zum besseren Verständnis ist die folgende Erörterung der 5 und 6A bis 6M auf das Herstellen der Multigate-Vorrichtung 100A von 1A gerichtet. In der vorliegenden Erfindung werden jedoch auch Ausführungsformen in Betracht gezogen, bei denen das Verfahren 500 und die Bearbeitung, die mit den 6A bis 6M assoziiert ist, implementiert werden, um die Multigate-Vorrichtung 100B von 1B herzustellen. Der Übersichtlichkeit halber und zum besseren Verständnis der Erfindungsgedanken der vorliegenden Erfindung sind die 5 und 6A bis 6M vereinfacht worden. Weitere Schritte können vor, während und nach dem Verfahren 500 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 500 verschoben, ersetzt oder weggelassen werden. In der Multigate-Vorrichtung 100A können weitere Elemente hinzugefügt werden, und einige der nachstehend beschriebenen Elemente können bei anderen Ausführungsformen der Multigate-Vorrichtung 100A ersetzt, modifiziert oder weggelassen werden.
  • In den 5 und 6A beginnt das Verfahren 500 mit dem Empfangen eines Multigate-Vorrichtungsvorläufers 600 in einem Block 510. Der Multigate-Vorrichtungsvorläufer 600 weist Folgendes auf: ein Halbleitersubstrat (Wafer) 605; einen Halbleiterschichtstapel 610 (mit Halbleiterschichten 615 und Halbleiterschichten 620, die über einem Substratteil 605' angeordnet sind); Gatestrukturen 130A bis 130C (mit Gate-Abstandshaltern 136, die entlang Seitenwänden von Dummy-Gatestapeln 632 angeordnet sind); und Isolationselemente 105. Das Halbleitersubstrat 605 weist Folgendes auf: einen elementaren Halbleiter, wie etwa Silizium und/oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei der dargestellten Ausführungsform weist das Halbleitersubstrat 605 Silizium auf. Da das Halbleitersubstrat 605 durch das dielektrische Substrat 110 ersetzt wird, können die Fertigungszeit und/oder die Fertigungskosten für die Multigate-Vorrichtung 100A (und die Multigate-Vorrichtung 100B) im Vergleich zu der Fertigungszeit und/oder den Fertigungskosten reduziert werden, die mit der Herstellung von Multigate-Vorrichtungen assoziiert sind, bei denen das Halbleitersubstrat 605 bestehen bleibt. Zum Beispiel entfällt bei der Herstellung der Multigate-Vorrichtung 100A die Bearbeitung, die mit dem Erzeugen von n-dotierten Bereichen und/oder p-dotierten Bereichen, wie etwa n- und/oder p-Wannen, in dem Halbleitersubstrat 605 assoziiert ist. Zum Beispiel wird vor der Bearbeitung des Halbleitersubstrats 605 zum Herstellen des Halbleiterschichtstapels 610 keine n-Wanne (und/oder p-Wanne) in dem Halbleitersubstrat 605 erzeugt, sodass der Substratteil 605' der Multigate-Vorrichtung 100A keine darin angeordnete n-Wanne (und/oder p-Wanne) hat. Dadurch entfallen bei der Herstellung der Multigate-Vorrichtung 100A (und der Multigate-Vorrichtung 100B) Lithografie-, Ätz-, Implantations- und/oder Temperprozesse, die normalerweise mit dem Erzeugen der n-Wanne (und/oder der p-Wanne) assoziiert sind. Bei diesen Ausführungsformen weist das Halbleitersubstrat 605 keine Lagenversetzungsdefekte auf, die normalerweise durch Prozesse (z. B. Implantationsprozesse) entstehen, die zum Erzeugen der n-Wanne (und/oder der p-Wanne) verwendet werden, und somit weist die Multigate-Vorrichtung 100A (und die Multigate-Vorrichtung 100B) keine derartigen Lagenversetzungsdefekte auf.
  • Der Halbleiterschichtstapel 610 wird dadurch hergestellt, dass über dem Halbleitersubstrat 605 die Halbleiterschichten 615 und die Halbleiterschichten 620 abgeschieden werden und anschließend strukturiert werden, um den Halbleiterschichtstapel 610 so herzustellen, dass er sich von dem Halbleitersubstrat 605 erstreckt. Die Halbleiterschichten 615 und 620 werden in einer verschachtelten oder wechselnden Konfiguration von einer Oberseite des Halbleitersubstrats 605 her vertikal (z. B. entlang der z-Richtung) aufeinandergestapelt. Bei einigen Ausführungsformen umfasst das Abscheiden ein epitaktisches Aufwachsen der Halbleiterschichten 615 und 620 in der dargestellten verschachtelten oder wechselnden Konfiguration. Zum Beispiel wird eine erste der Halbleiterschichten 615 auf dem Substrat 605 epitaktisch aufgewachsen, auf der ersten der Halbleiterschichten 615 wird eine erste der Halbleiterschichten 620 epitaktisch aufgewachsen, auf der ersten der Halbleiterschichten 620 wird eine zweite der Halbleiterschichten 615 epitaktisch aufgewachsen und so weiter, bis der Halbleiterschichtstapel 610 eine gewünschte Anzahl von Halbleiterschichten 615 und 620 aufweist. Bei diesen Ausführungsformen können die Halbleiterschichten 615 und 620 als Epitaxialschichten bezeichnet werden. Bei einigen Ausführungsformen wird das epitaktische Aufwachsen der Halbleiterschichten 615 und 620 durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung (CVD), metallorganische CVD (MOCVD), einem anderen geeigneten epitaktischen Aufwachsverfahren oder Kombinationen davon realisiert. Eine Zusammensetzung der Halbleiterschichten 615 ist von einer Zusammensetzung der Halbleiterschichten 620 verschieden, um eine Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten während der späteren Bearbeitung zu erzielen. In 6A weisen die Halbleiterschichten 615 und 620 unterschiedliche Materialien, konstituierende Atomanteile, konstituierende Massenanteile, Dicken und/oder Eigenschaften auf, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erzielen, wie etwa eines Ätzprozesses, der zum Herstellen von schwebend gehaltenen Kanalschichten in Kanalbereichen einer Multigate-Vorrichtung, wie etwa der Multigate-Vorrichtung 100A, implementiert wird. Wenn zum Beispiel die Halbleiterschichten 615 Siliziumgermanium aufweisen und die Halbleiterschichten 620 Silizium aufweisen, ist eine Silizium-Ätzrate der Halbleiterschichten 620 niedriger als eine Siliziumgermanium-Ätzrate der Halbleiterschichten 615. Bei einigen Ausführungsformen weisen die Halbleiterschichten 615 und 620 dasselbe Material, aber mit unterschiedlichen konstituierenden Atomanteilen auf, um die Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten zu erzielen. Zum Beispiel können die Halbleiterschichten 615 und 620 Siliziumgermanium aufweisen, wobei die Halbleiterschichten 615 einen ersten Silizium-Atomanteil und/oder einen ersten Germanium-Atomanteil haben und die Halbleiterschichten 620 einen zweiten, anderen Silizium-Atomanteil und/oder einen zweiten, anderen Germanium-Atomanteil haben. Die Halbleiterschichten 615 und 620 weisen eine Kombination von Halbleitermaterialien auf, die eine gewünschte Ätzselektivität, gewünschte Oxidationsgeschwindigkeitsdifferenzen und/oder gewünschte Leistungsmerkmale ermöglicht (z. B. Materialien, die den Stromfluss maximieren), unter anderem alle hier genannten Halbleitermaterialien.
  • Nach dem Strukturieren weist der Halbleiterschichtstapel 610 den Substratteil 605' des Halbleitersubstrats 605 (der auch als eine Substratverlängerung, ein Substrat-Finnenteil, ein Finnenteil, ein geätzter Substratteil usw. bezeichnet wird) und einen Halbleiterschichtstapel-Teil (d. h., einen Teil des Halbleiterschichtstapels 610, der die Halbleiterschichten 615 und 620 aufweist) auf, der über dem Substratteil 605' angeordnet ist. Der Halbleiterschichtstapel 610 erstreckt sich im Wesentlichen entlang der x-Richtung, wobei er eine in der y-Richtung definierte Länge, eine in der x-Richtung definierte Breite und eine in der z-Richtung definierte Höhe hat. Bei einigen Ausführungsformen werden ein Lithografie- und/oder ein Ätzprozess durchgeführt, um die Halbleiterschichten 615 und 620 und das Halbleitersubstrat 605 so zu strukturieren, dass der Halbleiterschichtstapel 610 entsteht. Der Lithografieprozess kann die folgenden Schritte umfassen: Herstellen einer Resistschicht (zum Beispiel durch Schleuderbeschichtung); Durchführen eines Vorhärtungsprozesses; Durchführen eines Belichtungsprozesses unter Verwendung einer Maske; Durchführen eines Nachhärtungsprozesses; und Durchführen eines Entwicklungsprozesses. Während des Belichtungsprozesses wird die Resistschicht mit einer Strahlungsenergie, wie etwa ultraviolettem Licht (UV-Licht), DUV-Licht (DUV: tiefes Ultraviolett) oder EUV-Licht (EUV: extremes Ultraviolett), belichtet, wobei die Maske in Abhängigkeit von ihrer Struktur und/oder ihrem Typ (z. B. Binärmaske, Phasenverschiebungsmaske oder EUV-Maske) Strahlung zu der Resistschicht blockiert, durchlässt und/oder reflektiert, sodass ein Bild auf die Resistschicht projiziert wird, die der Maskenstruktur entspricht. Da die Resistschicht empfindlich für Strahlungsenergie ist, ändern sich belichtete Teile der Resistschicht chemisch, und belichtete (oder unbelichtete) Teile der Resistschicht lösen sich während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und von Eigenschaften einer Entwicklerlösung auf, die in dem Entwicklungsprozess verwendet wird. Nach der Entwicklung weist die strukturierte Fotoresistschicht eine Resiststruktur auf, die der Maske entspricht. In dem Ätzprozess werden Teile der Halbleiterschichten 615 und 620 und des Halbleitersubstrats 605 unter Verwendung der strukturierten Resistschicht als eine Ätzmaske entfernt. Bei einigen Ausführungsformen wird die strukturierte Resistschicht über einer Maskenschicht hergestellt, die über dem Halbleiterschichtstapel 610 angeordnet ist; mit einem ersten Ätzprozess werden Teile der Maskenschicht entfernt, um eine Strukturierungsschicht (d. h., eine strukturierte Hartmaskenschicht) herzustellen; und mit einem zweiten Ätzprozess werden Teile des Halbleiterschichtstapels 610 unter Verwendung der Strukturierungsschicht als eine Ätzmaske entfernt. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon sein. Bei einigen Ausführungsformen ist der Ätzprozess ein reaktiver Ionenätzprozess (RIE-Prozess). Nach dem Ätzprozess wird die strukturierte Resistschicht zum Beispiel mit einem Resist-Ablösungsprozess oder einem anderen geeigneten Prozess entfernt. Alternativ wird der Halbleiterschichtstapel 610 mit einem Mehrfachstrukturierungsprozess hergestellt, wie etwa einem DPL-Prozess (DPL: Doppelstrukturierungslithografie) [zum Beispiel einem Lithografie-Ätzung-Lithografie-Ätzung-Prozess (LELE-Prozess), einem selbstjustierten Doppelstrukturierungsprozess (SADP-Prozess), einem SID-SADP-Prozess (SID: spacer is dielectric; Abstandshalter ist ein Dielektrikum), einem anderen Doppelstrukturierungsprozess oder einer Kombination davon], einem Dreifachstrukturierungsprozess [zum Beispiel einem Lithografie-Ätzung-Lithografie-Ätzung-Lithografie-Ätzung-Prozess (LELELE-Prozess), einem selbstjustierten Dreifachstrukturierungsprozess (SATP-Prozess), einem anderen Dreifachstrukturierungsprozess oder einer Kombination davon], einem anderen Mehrfachstrukturierungsprozess [zum Beispiel einem selbstjustierten Vierfachstrukturierungsprozess (SAQP-Prozess)] oder einer Kombination davon. Bei einigen Ausführungsformen werden DSA-Verfahren (DSA: gerichtete Selbstmontage) beim Herstellen des Halbleiterschichtstapels 610 implementiert. Darüber hinaus können bei einigen Ausführungsformen für den Belichtungsprozess maskenlose Lithografie, Elektronenstrahl-Schreiben und/oder Ionenstrahl-Schreiben zum Strukturieren der Resistschicht verwendet werden. Bei einigen Ausführungsformen wird der Halbleiterschichtstapel 610 mit einem Finnenherstellungsprozess hergestellt, und der Halbleiterschichtstapel 610 kann als eine Finne, eine Finnenstruktur, ein Finnen-Element, ein aktiver Finnenbereich oder dergleichen bezeichnet werden.
  • Bei einigen Ausführungsformen umschließt nach dem Strukturieren ein Graben den Halbleiterschichtstapel 610, sodass der Halbleiterschichtstapel 610 von anderen aktiven Bereichen des Multigate-Vorrichtungsvorläufers 600 getrennt wird. Bei diesen Ausführungsformen können die Isolationselemente 105 in dem Graben wie folgt hergestellt werden: Abscheiden eines Isoliermaterials (z. B. mit einem CVD-Prozess oder einem Spin-on-Glass-Prozess) über dem Halbleitersubstrat 605 so, dass das Isoliermaterial den Graben füllt; und Durchführen eines CMP-Prozesses (CMP: chemisch-mechanische Polierung), um überschüssiges Isoliermaterial zu entfernen und/oder Oberseiten der Isolationselemente 105 zu planarisieren. Der Abscheidungsprozess kann ein fließfähiger CVD-Prozess (FCVD-Prozess), ein Abscheidungsprozess mit einem hohen Seitenverhältnis (HARP-Prozess), eine chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), ein anderer geeigneter Prozess oder eine Kombination davon sein. Bei einigen Ausführungsformen wird mit dem CMP-Prozess das Isoliermaterial über Oberseiten des Halbleiterschichtstapels 610 entfernt. Bei einigen Ausführungsformen wird das Isoliermaterial rückgeätzt, sodass sich ein Teil des Halbleiterschichtstapels 610 von den Isolationselementen 105 erstreckt (d. h., die Oberseite des Halbleiterschichtstapels 610 ist höher als Oberseiten der Isolationselemente 105). Bei einigen Ausführungsformen haben die Isolationselemente 105 eine Mehrschichtstruktur, wie etwa eine Oxidschicht, die über einem Siliziumnitridbelag angeordnet ist. Bei einigen Ausführungsformen weisen die Isolationselemente 105 eine dielektrische Schicht auf, die über einem dotierten Belag angeordnet ist, der zum Beispiel Borsilicatglas (BSG) oder Phosphorsilicatglas (PSG) aufweist. Bei einigen Ausführungsformen weisen die Isolationselemente 105 eine massive dielektrische Schicht auf, die über einem dielektrischen Belag angeordnet ist. Die Isolationselemente 105 weisen Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, andere geeignete Isoliermaterialien (wie zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete isolierende Bestandteile) oder Kombinationen davon auf. Die Isolationselemente 105 können als STI-Strukturen (STI: flache Grabenisolation), DTI-Strukturen (DTI: tiefe Grabenisolation), LOCOS-Strukturen (LOCOS: lokale Oxidation von Silizium) und/oder andere geeignete Isolationsstrukturen konfiguriert sein.
  • Die Gatestrukturen 130A bis 130C, die jeweils einen Dummy-Gatestapel 632 und Gate-Abstandshalter 136 aufweisen, werden über Kanalbereichen des Halbleiterschichtstapels 610 hergestellt. Die Dummy-Gatestapel 632 erstrecken sich längs in einer Richtung, die von der Längsrichtung des Halbleiterschichtstapels 610 verschieden ist (z. B. senkrecht zu dieser ist). Zum Beispiel erstrecken sich die Dummy-Gatestapel 632 im Wesentlichen parallel zueinander entlang der y-Richtung, wobei sie eine in der y-Richtung definierte Länge, eine in der x-Richtung definierte Breite und eine in der z-Richtung definierte Höhe haben. Die Dummy-Gatestapel 632 sind über Kanalbereichen des Halbleiterschichtstapels 610 angeordnet, sodass sie zwischen einem Source/Drainbereich des Halbleiterschichtstapels 610 angeordnet sind. In der x-z-Ebene sind die Dummy-Gatestapel 632 auf einer Oberseite des Halbleiterschichtstapels 610 angeordnet. In der y-z-Ebene können die Dummy-Gatestapel 632 über der Oberseite und Seitenwandflächen des Halbleiterschichtstapels 610 angeordnet sein, sodass die Dummy-Gatestapel 632 den Halbleiterschichtstapel 610 umschließen. Jeder Dummy-Gatestapel 632 kann ein Dummy-Gatedielektrikum, eine Dummy-Gateelektrode und eine Hartmaske aufweisen. Das Dummy-Gatedielektrikum ist ein dielektrisches Material, wie etwa Siliziumoxid, ein dielektrisches High-k-Material, ein anderes geeignetes dielektrisches Material oder eine Kombination davon. Bei einigen Ausführungsformen weist das Dummy-Gatedielektrikum eine Grenzflächenschicht (die zum Beispiel Siliziumoxid enthält) und eine dielektrische High-k-Schicht über der Grenzflächenschicht auf. Die Dummy-Gateelektrode weist ein geeignetes Dummy-Gatematerial, wie etwa Polysilizium, auf, und die Hartmaske weist ein geeignetes Hartmaskenmaterial auf. Bei einigen Ausführungsformen weisen die Dummy-Gatestapel 632 zahlreiche weitere Schichten auf, zum Beispiel Verkappungsschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten oder Kombinationen davon. Die Dummy-Gatestapel 632 werden mit Abscheidungsprozessen, Lithografieprozessen, Ätzprozessen, anderen geeigneten Prozessen oder Kombinationen davon hergestellt. Zum Beispiel werden ein erster Abscheidungsprozess zum Herstellen einer dielektrischen Dummy-Gateschicht über dem Multigate-Vorrichtungsvorläufer 600, ein zweiter Abscheidungsprozess zum Herstellen einer Dummy-Gateelektrodenschicht über der dielektrischen Dummy-Gateschicht und ein dritter Abscheidungsprozess zum Herstellen einer Hartmaskenschicht über der Dummy-Gateelektrodenschicht durchgeführt. Die Abscheidungsprozesse umfassen CVD, physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), MOCVD, Remote-Plasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), HDP-CVD, HARP, CVD bei Tiefdruck (LPCVD), Atomlagen-CVD (ALCVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), chemische Aufdampfung bei Unterdruck (SACVD), andere geeignete Abscheidungsprozesse oder Kombinationen davon. Dann wird ein lithografischer Strukturierungs- und Ätzprozess durchgeführt, um die Hartmaskenschicht, die Dummy-Gateelektrodenschicht und die dielektrische Dummy-Gateschicht so zu strukturieren, dass die Dummy-Gatestapel 632 entstehen, die das Dummy-Gatedielektrikum, die Dummy-Gateelektrode und die Hartmaske aufweisen. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (zum Beispiel Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Resists, Wässerung, Trocknung (zum Beispiel Nachhärtung), andere geeignete Prozesse oder Kombinationen davon. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon.
  • Die Gate-Abstandshalter 136 werden benachbart zu den Dummy-Gatestapeln 632 (d. h., entlang ihren Seitenwänden) hergestellt. Die Gate-Abstandshalter 136 werden mit einem geeigneten Verfahren hergestellt und weisen ein dielektrisches Material auf. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon enthalten (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder Siliziumcarbid). Zum Beispiel kann eine dielektrische Schicht, die Silizium und Stickstoff aufweist, wie etwa eine Siliziumnitridschicht, über dem Multigate-Vorrichtungsvorläufer 600 abgeschieden werden und (z. B. anisotrop) geätzt werden, um die Gate-Abstandshalter 136 herzustellen. Bei einigen Ausführungsformen weisen die Gate-Abstandshalter 136 eine Mehrschichtstruktur auf, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. Bei einigen Ausführungsformen wird mehr als eine Gruppe von Abstandshaltern, wie etwa Dichtungsabstandshalter, versetzte Abstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Haupt-Abstandshalter, benachbart zu den Dummy-Gatestapeln 632 hergestellt. Bei diesen Ausführungsformen können die verschiedenen Gruppen von Abstandshaltern Materialien mit unterschiedlichen Ätzraten aufweisen. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff (zum Beispiel Siliziumoxid) aufweist, abgeschieden und geätzt werden, um eine erste Abstandshaltergruppe benachbart zu den Dummy-Gatestapeln 632 herzustellen, und eine zweite dielektrische Schicht, die Silizium und Stickstoff (zum Beispiel Siliziumnitrid) aufweist, kann abgeschieden und geätzt werden, um eine zweite Abstandshaltergruppe benachbart zu der ersten Abstandshaltergruppe herzustellen. Um in Abhängigkeit von Entwurfsanforderungen der Multigate-Vorrichtung 100A vor und/oder nach dem Herstellen der Gate-Abstandshalter 136 leicht dotierte Source- und Drain-Elemente (LDD -Elemente) und/oder stark dotierte Source- und Drain-Elemente (HDD-Elemente) in den Source/Drainbereichen des Halbleiterschichtstapels 610 herzustellen, können Implantations-, Diffusions- und/oder Temperprozesse durchgeführt werden.
  • In den 5 und 6B geht das Verfahren 500 mit einem Block 520 weiter, in dem Source/Drain-Aussparungen (Gräben) 638 in dem Halbleiterschichtstapel 610 erzeugt werden, wobei sich die Source/Drain-Aussparungen 638 durch den Halbleiterschichtstapel 610 bis zu einer Tiefe in das Halbleitersubstrat 605 (z. B. in das Substratteil 605') erstrecken. Zum Beispiel werden freiliegende Teile des Halbleiterschichtstapels 610 (d. h., Source/Drainbereiche des Halbleiterschichtstapels 610, die nicht von den Gatestrukturen 130A bis 130C bedeckt sind) entfernt, um die Source/Drain-Aussparungen 638 zu erzeugen. In 6B werden mit einem Ätzprozess die Halbleiterschichten 615 und 620 in den Source/Drainbereichen des Halbleiterschichtstapels 610 vollständig entfernt, und der Substratteil 605' in den Source/Drainbereichen des Halbleiterschichtstapels 610 wird teilweise, jedoch nicht vollständig entfernt, sodass sich die Source/Drain-Aussparungen 638 unter einer obersten Fläche des Substratteils 605' erstrecken. Die Source/Drain-Gräben 638 haben somit Seitenwände, die von übrigen Teilen (z. B. Kanalbereichen) des Halbleiterschichtstapels 610 unter den Gatestrukturen 130A bis 130C gebildet werden, und Unterseiten, die von dem Substratteil 605' gebildet werden. Die Source/Drain-Aussparungen 638 haben eine Breite W, eine Gesamttiefe DT zwischen der Oberseite des Halbleiterschichtstapels 610 und einer Unterseite der Source/Drain-Aussparungen 638 und eine Tiefe D in den Substratteil 605' zwischen der obersten Fläche des Substratteils 605' und der Unterseite der Source/Drain-Aussparungen 638. Die Tiefe D ist größer als eine Mindesttiefe, die benötigt wird, um sicherzustellen, dass sich Epitaxialschichten von später hergestellten epitaktischen Source/Drain-Strukturen 140 in das Halbleitersubstrat 605 (hier in den Substratteil 605') und unter einer obersten Fläche des Halbleitersubstrats 605 (z. B. der obersten Fläche des Substratteils 605') erstrecken. Die Tiefe D beträgt zum Beispiel mindestens 20 nm. Bei einigen Ausführungsformen beträgt die Tiefe D etwa 20 nm bis etwa 30 nm. Bei einigen Ausführungsformen beträgt die Gesamttiefe DT etwa 53 nm bis etwa 87 nm. Bei einigen Ausführungsformen wird mit dem Ätzprozess der gesamte Substratteil 605' in den Source/Drainbereichen des Halbleiterschichtstapels 610 entfernt, sodass sich die Source/Drain-Aussparungen 638 bis zu den oder unter den Unterseiten der Isolationselemente 105 erstrecken. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon sein. Bei einigen Ausführungsformen ist der Ätzprozess ein Mehrschritt-Ätzprozess. Zum Beispiel können für den Ätzprozess wechselnde Ätzmittel verwendet werden, um die Halbleiterschichten 615 und 620 getrennt und abwechselnd zu entfernen. Bei einigen Ausführungsformen sind Parameter des Ätzprozesses so konfiguriert, dass der Halbleiterschichtstapel 610 selektiv geätzt wird, während die Gatestrukturen 130A bis 130C (d. h., die Dummy-Gatestapel 632 und die Gate-Abstandshalter 136) und/oder die Isolationselemente 105 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird ein Lithografieprozess, wie etwa der, der vorstehend beschrieben worden ist, durchgeführt, um eine strukturierte Maskenschicht herzustellen, die die Gatestrukturen 130A bis 130C und/oder die Isolationselemente 105 bedeckt, wobei für den Ätzprozess die strukturierte Maskenschicht als eine Ätzmaske verwendet wird.
  • Nach dem Erzeugen der Source/Drain-Aussparungen 638 werden Innenabstandshalter 138 unter den Gatestrukturen 130A bis 130C zwischen den Halbleiterschichten 620 und entlang Seitenwänden der Halbleiterschichten 615 hergestellt. Die Innenabstandshalter 138 trennen die Halbleiterschichten 620 voneinander und trennen die untersten Halbleiterschichten 620 von dem Substratteil 605'. Die Innenabstandshalter 138 weisen ein dielektrisches Material auf, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon (z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid oder Siliziumoxidcarbonitrid) enthält. Bei einigen Ausführungsformen weisen die Innenabstandshalter 138 ein dielektrisches Low-k-Material auf, wie etwa eines, das hier genannt worden ist. Bei einigen Ausführungsformen werden Dotanden (z. B. p-Dotanden, n-Dotanden oder Kombinationen davon) in das dielektrische Material eingebracht, sodass die Innenabstandshalter 138 ein dotiertes dielektrisches Material aufweisen. Die Innenabstandshalter 138 werden mit einem geeigneten Prozess hergestellt. Bei einigen Ausführungsformen wird ein erster Ätzprozess durchgeführt, mit dem die von den Source/Drain-Aussparungen 638 freigelegten Halbleiterschichten 615 selektiv geätzt werden, wobei die Halbleiterschichten 620, der Substratteil 605', die Isolationselemente 105 und die Gatestrukturen 130A bis 130C nur minimal (bis gar nicht) geätzt werden, sodass Spalte zwischen den Halbleiterschichten 620 und zwischen dem Substratteil 605' und den Halbleiterschichten 620 entstehen. Die Spalte befinden sich unter den Gate-Abstandshaltern 136, sodass die Halbleiterschichten 620 unter den Gate-Abstandshaltern 136 schwebend gehalten werden und durch die Spalte voneinander getrennt werden. Bei einigen Ausführungsformen erstrecken sich die Spalte zumindest teilweise unter den Dummy-Gatestapeln 632. Der erste Ätzprozess ist so konfiguriert, dass er die Halbleiterschichten 615 seitlich ätzt (z. B. entlang der x-Richtung und/oder der y-Richtung). Bei der dargestellten Ausführungsform wird durch den ersten Ätzprozess eine Länge der Halbleiterschichten 615 entlang der x-Richtung reduziert. Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Dann wird mit einem Abscheidungsverfahren, wie etwa CVD, PVD, ALD, RPCVD, PECVD, HDPVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, Plattierung, einem anderen geeigneten Verfahren oder Kombinationen davon, eine Abstandshalterschicht über den Gatestrukturen 130A bis 130C und über den Elementen hergestellt, die die Source/Drain-Aussparungen 638 bilden. Die Abstandshalterschicht füllt die Source/Drain-Aussparungen 638 teilweise (und bei einigen Ausführungsformen vollständig). Der Abscheidungsprozess ist so konfiguriert, dass sichergestellt wird, dass die Abstandshalterschicht die Spalte zumindest teilweise füllt. Dann wird ein zweiter Ätzprozess durchgeführt, mit dem die Abstandshalterschicht selektiv geätzt wird, um die Innenabstandshalter 138 herzustellen, die die Spalte füllen, wie in 6B gezeigt, wobei die Halbleiterschichten 620, der Substratteil 605', die Isolationselemente 105 und die Gatestrukturen 130A bis 130C nur minimal (bis gar nicht) geätzt werden. Die Abstandshalterschicht (und somit die Innenabstandshalter 138) weisen ein Material auf, das von einem Material der Halbleiterschichten 620 und des Substratteils 605', einem Material der Isolationselemente 105 und/oder Materialien der Gatestrukturen 130A bis 130C verschieden ist, um eine gewünschte Ätzselektivität während des zweiten Ätzprozesses zu erzielen.
  • In den 5 und den 6C bis 6F geht das Verfahren 500 mit dem Herstellen einer epitaktischen Source/Drain-Struktur, wie etwa der epitaktischen Source/Drain-Strukturen 140, in der Source/Drain-Aussparung weiter. Zum Beispiel umfasst das Verfahren 500 in einem Block 530 ein epitaktisches Aufwachsen einer ersten Halbleiterschicht in einer Source/Drain-Aussparung, wie etwa von Epitaxialschichten 642 in den Source/Drain-Aussparungen 638 (6C), und in einem Block 540 ein epitaktisches Aufwachsen einer zweiten Halbleiterschicht über der ersten Halbleiterschicht in der Source/Drain-Aussparung, wie etwa von Epitaxialschichten 144 (die Teil-Epitaxialschichten 644A und die Teil-Epitaxialschichten 144B umfassen) über den Epitaxialschichten 642 in den Source/Drain-Aussparungen 638 (6D und 6E). Die erste Halbleiterschicht, wie etwa die Epitaxialschicht 642, hat eine erste Dotierungskonzentration, und die zweite Halbleiterschicht, wie etwa die Epitaxialschicht 144, hat eine zweite Dotierungskonzentration, die höher als die erste Dotierungskonzentration ist. Das Verfahren 500 kann weiterhin ein epitaktisches Aufwachsen einer dritten Halbleiterschicht über der zweiten Halbleiterschicht umfassen, wie etwa der Epitaxialschichten 146 über den Epitaxialschichten 144 (6F). Die Epitaxialschichten 642 können aus den Halbleiterschichten 620 und dem Substratteil 605' aufgewachsen werden, die Teil-Epitaxialschichten 644A können aus den Epitaxialschichten 642 aufgewachsen werden, die Teil-Epitaxialschichten 144B können aus den Teil-Epitaxialschichten 644A und/oder den Epitaxialschichten 642 aufgewachsen werden, und die Epitaxialschichten 146 können aus den Teil-Epitaxialschichten 144B aufgewachsen werden. Die Epitaxialschichten 642, die Teil-Epitaxialschichten 644A, die Teil-Epitaxialschichten 144B und/oder die Epitaxialschichten 146 können mit Epitaxieprozessen hergestellt werden, für die CVD-Abscheidungsverfahren [zum Beispiel Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD], Molekularstrahlepitaxie, andere geeignete SEG-Prozesse (SEG: selektives epitaktisches Aufwachsen) oder Kombinationen davon implementiert werden. Für die Epitaxieprozesse können gasförmige und/oder flüssige Vorläufer verwendet werden, die mit den Zusammensetzungen der Halbleiterschichten 620, des Substratteils 605', der Epitaxialschichten 642, der Teil-Epitaxialschichten 644A und/oder der Teil-Epitaxialschichten 144B interagieren. Bei einigen Ausführungsformen werden die Epitaxialschichten 642, die Teil-Epitaxialschichten 644A, die Teil-Epitaxialschichten 144B und/oder die Epitaxialschichten 146 während der Abscheidung durch Zugeben von Dotanden zu einem Ausgangsmaterial des Epitaxieprozesses dotiert. Bei einigen Ausführungsformen werden die Epitaxialschichten 642, die Teil-Epitaxialschichten 644A, die Teil-Epitaxialschichten 144B und/oder die Epitaxialschichten 146 mit einem Ionenimplantationsprozess nach einem Abscheidungsprozess dotiert. Bei einigen Ausführungsformen werden Temperprozesse durchgeführt, um die Dotanden in den Epitaxialschichten 642, den Teil-Epitaxialschichten 644A, den Teil-Epitaxialschichten 144B und/oder den Epitaxialschichten 146 und/oder in anderen Source/Drainbereichen der Multigate-Vorrichtung 100A, wie etwa in den HDD-Bereichen und/oder den LDD-Bereichen, zu aktivieren.
  • Das epitaktische Aufwachsen der Epitaxialschichten 642, der Teil-Epitaxialschichten 644A, der Teil-Epitaxialschichten 144B und/oder der Epitaxialschichten 146 wird so gesteuert (angepasst), dass die Leistung der Multigate-Vorrichtung 100A (und der Multigate-Vorrichtung 100B) verbessert wird. Bei einigen Ausführungsformen wird das epitaktische Aufwachsen der verschiedenen Schichten der epitaktischen Source/Drain-Strukturen 140 so gesteuert, dass die Spannung, die von den epitaktischen Source/Drain-Strukturen 140 in die Kanalbereiche der Multigate-Vorrichtung 100A (hier die Halbleiterschichten 620) eingetragen wird, maximiert wird. Bei einigen Ausführungsformen wird durch Maximieren eines Volumens der Epitaxialschichten 144 (d. h., der Teil-Epitaxialschichten 644A und der Teil-Epitaxialschichten 144B) in den epitaktischen Source/Drain-Strukturen 140 die Spannung erhöht, die in die Kanalbereiche der Multigate-Vorrichtung 100A eingetragen wird. Bei einigen Ausführungsformen wird das epitaktische Aufwachsen der verschiedenen Schichten der epitaktischen Source/Drain-Strukturen 140 so gesteuert, dass eine Tiefe der Epitaxialschichten 144 (d. h., der Teil-Epitaxialschichten 644A und der Teil-Epitaxialschichten 144B) in den epitaktischen Source/Drain-Strukturen 140 maximiert wird, sodass ein Strom, der zwischen den epitaktischen Source/Drain-Strukturen 140 und Kanalbereichen der Multigate-Vorrichtung 100A fließt, zwischen den Epitaxialschichten 144 (die eine höhere Dotierungskonzentration als die Epitaxialschichten 642 haben) und weiteren Kanalbereichen der Multigate-Vorrichtung 100A fließt, wodurch die Funktionsweise der Multigate-Vorrichtung 100A verbessert wird. Bei einigen Ausführungsformen erstrecken sich die Epitaxialschichten 144 mindestens bis zu einer Tiefe des untersten Kanals der Multigate-Vorrichtung 100A, wie etwa bis zu den untersten Halbleiterschichten 620. Es ist beobachtet worden, dass bei einigen Ausführungsformen durch Maximieren eines Volumens der Epitaxialschichten 144 in den epitaktischen Source/Drain-Strukturen 140 der gesamte epitaktische Schichtwiderstand reduziert wird, wodurch die Funktionsweise der Multigate-Vorrichtung 100A verbessert wird. Andere Ausführungsformen können andere Vorzüge haben, und für keine Ausführungsform ist unbedingt ein spezieller Vorzug erforderlich.
  • In 6C werden die Epitaxialschichten 642 entlang Seitenwänden und Unterseiten der Source/Drain-Aussparungen 638 so hergestellt, dass sie die Source/Drain-Aussparungen 638 teilweise füllen. Die Epitaxialschichten 642 kontaktieren physisch den Substratteil 605', die Halbleiterschichten 620 und die Innenabstandshalter 138. Die Epitaxialschichten 642 haben eine untere Dicke tB und eine Seitenwanddicke tsw. Bei der dargestellten Ausführungsform ist die untere Dicke tB kleiner als die Tiefe D (d. h., tB < D), sodass eine Resttiefe DR der Source/Drain-Aussparungen 638 unter der Oberseite des Substratteils 605' größer als null ist (d. h., DR > o) und eine Summe der Seitenwanddicken der Epitaxialschichten 642 kleiner als die Breite W der Source/Drain-Aussparungen 638 ist (d. h., Seitenwanddicke tsw + Seitenwanddicke tsw < Breite W). Bei einigen Ausführungsformen beträgt die untere Dicke tB etwa 12 nm bis etwa 28 nm. Bei einigen Ausführungsformen beträgt die Seitenwanddicke tsw etwa 3 nm bis etwa 7 nm. Die untere Dicke tB und die Seitenwanddicke tSW werden so gesteuert, dass ein Volumen der später hergestellten Epitaxialschichten 144 (d. h., der Teil-Epitaxialschichten 644A und der Teil-Epitaxialschichten 144B) in den epitaktischen Source/Drain-Strukturen 140 maximiert wird. Wenn die untere Dicke tB und/oder die Seitenwanddicke tsw zu groß sind (z. B. größer als etwa 28 nm bzw. größer als etwa 7 nm), kann das Volumen der später hergestellten Epitaxialschichten 144 in den epitaktischen Source/Drain-Strukturen 140 zu klein sein und kann nur eine unzureichende Spannung für die Kanalbereiche der Multigate-Vorrichtung 100A bereitstellen. Wenn hingegen die untere Dicke tB und/oder die Seitenwanddicke tSW zu klein sind (z. B. kleiner als etwa 12 nm bzw. kleiner als etwa 3 nm), können die Epitaxialschichten 642 nur unzureichende Aufwachsflächen bereitstellen, von denen die Epitaxialschichten 144 hergestellt werden sollen. Bei einigen Ausführungsformen beträgt ein Verhältnis der Seitenwanddicke tSW zu der unteren Dicke tB etwa 1 : 4, um die Spannungseigenschaften der epitaktischen Source/Drain-Strukturen 140 zum Beispiel durch Maximieren des Volumens der später hergestellten Epitaxialschichten 144 in den epitaktischen Source/Drain-Strukturen 140 zu verbessern. Bei einigen Ausführungsformen, wie etwa denen, wo die Multigate-Vorrichtung 100B (d. h., ein n-Transistor) mit dem Verfahren 500 hergestellt wird, beträgt das Verhältnis der Seitenwanddicke tsw zu der unteren Dicke tB etwa 1 : 3, um die Spannungseigenschaften der epitaktischen Source/Drain-Strukturen 140 zum Beispiel durch Maximieren des Volumens der später hergestellten Epitaxialschichten 144 in den epitaktischen Source/Drain-Strukturen 140 zu verbessern. Bei einigen Ausführungsformen werden die untere Dicke tB und die Seitenwanddicke tsw so gesteuert, dass sichergestellt ist, dass sich die übrigen Source/Drain-Aussparungen 638 mindestens bis zu den untersten Halbleiterschichten 620 erstrecken. Bei diesen Ausführungsformen ist die untere Dicke tB kleiner als eine Höhe hB einer Oberseite der untersten Halbleiterschichten 620, und eine Summe der Seitenwanddicken der Epitaxialschichten 642 ist kleiner als die Breite W der Source/Drain-Aussparungen 638, sodass sich nach dem Herstellen der Epitaxialschichten 642 die Source/Drain-Aussparungen 638 immer noch bis zu den untersten Halbleiterschichten 620 erstrecken und später hergestellte Epitaxialschichten 144 sich mindestens bis zu einer Tiefe der untersten Halbleiterschichten 620 in der Multigate-Vorrichtung 100A erstrecken. Bei einigen Ausführungsformen ist die untere Dicke tB ungefähr gleich einer Höhe einer Unterseite der untersten Halbleiterschichten 620. Bei einigen Ausführungsformen ist die untere Dicke tB kleiner als die Höhe einer Unterseite der untersten Halbleiterschichten 620. Bei einigen Ausführungsformen ist die untere Dicke tB kleiner als die Höhe hB und größer als die Höhe der Unterseite der untersten Halbleiterschichten 620.
  • Die Epitaxialschichten 642 weisen Silizium, Germanium, Siliziumgermanium, ein anderes geeignetes Halbleitermaterial oder Kombinationen davon auf. Bei der dargestellten Ausführungsform, bei der die Multigate-Vorrichtung 100A ein p-Transistor ist, weisen die Epitaxialschichten 642 p-dotiertes Siliziumgermanium auf, wobei der p-Dotand Bor, Indium, ein anderer geeigneter p-Dotand oder eine Kombination davon ist. Bei einigen Ausführungsformen haben die Epitaxialschichten 642 eine Germaniumkonzentration von etwa 15 Atom-% bis etwa 30 Atom-%. Bei einigen Ausführungsformen haben die Epitaxialschichten 642 eine Bor-Dotierungskonzentration von etwa 1 × 1020 cm-3 bis etwa 5 × 1020 cm-3. Die Epitaxialschichten 642 haben ein geeignetes Germaniumkonzentrationsprofil und ein geeignetes Dotierungsprofil, wie etwa ein geeignetes Bordotierungsprofil. Bei einigen Ausführungsformen haben die Epitaxialschichten 642 ein im Wesentlichen einheitliches (konstantes) Germaniumdotierungsprofil und/oder ein im Wesentlichen einheitliches Bordotierungsprofil entlang der Seitenwanddicke tsw, wie etwa eine Germaniumkonzentration und/oder einer Borkonzentration, die von inneren Seitenwänden der Epitaxialschichten 642, die an die Halbleiterschichten 620 und die Innen-Abstandshalter 138 angrenzen, bis zu äußeren Seitenwänden der Epitaxialschichten 642 (die Seitenwände der übrigen Source/Drain-Aussparungen 638 bilden) im Wesentlichen gleichgroß sind. Bei einigen Ausführungsformen haben die Epitaxialschichten 642 ein sich änderndes Germaniumdotierungsprofil und/oder ein sich änderndes Bordotierungsprofil entlang der Seitenwanddicke tsw, wie etwa eine Germaniumkonzentration und/oder eine Borkonzentration, die von den inneren Seitenwänden zu den äußeren Seitenwänden zu- oder abnehmen (z. B. von etwa 15 Atom-% auf etwa 30 Atom-% oder umgekehrt bzw. von etwa 1 × 1020 cm-3 auf etwa 5 × 1020 cm-3 oder umgekehrt). Bei einigen Ausführungsformen haben die Epitaxialschichten 642 ein im Wesentlichen einheitliches Germaniumdotierungsprofil und/oder ein im Wesentlichen einheitliches Bordotierungsprofil entlang der Tiefe DT, wie etwa eine Germaniumkonzentration und/oder eine Borkonzentration, die von einem unteren Teil der Epitaxialschichten 642, der an den Substratteil 605' angrenzt, bis zu einem oberen Teil der Epitaxialschichten 642, der an die oberen Halbleiterschichten 620 angrenzt, im Wesentlichen gleichgroß sind. Bei einigen Ausführungsformen haben die Epitaxialschichten 642 ein sich änderndes Germaniumdotierungsprofil und/oder ein sich änderndes Bordotierungsprofil entlang der Tiefe DT, wie etwa eine Germaniumkonzentration und/oder eine Borkonzentration, die von dem unteren Teil zu dem oberen Teil zu- oder abnehmen (z. B. von etwa 15 Atom-% auf etwa 30 Atom-% oder umgekehrt bzw. von etwa 1 × 1020 cm-3 auf etwa 5 × 1020 cm-3 oder umgekehrt). Bei einigen Ausführungsformen haben die Epitaxialschichten 642 ein streifenartiges Germaniumkonzentrationsprofil und/oder ein streifenartiges Borkonzentrationsprofil entlang der Seitenwanddicke tsw und/oder der Tiefe DT, wobei die Epitaxialschichten 642 unterschiedliche Streifen (oder Schichten) von Germaniumkonzentrationen und/oder Borkonzentrationen haben und die Germaniumkonzentrationen und/oder die Borkonzentrationen entlang der Seitenwanddicke tsw und/oder der Tiefe DT zunehmen, abnehmen, wechseln und/oder unterschiedlich sind. Bei einigen Ausführungsformen haben die Epitaxialschichten 642 ein abgestuftes Germaniumkonzentrationsprofil, ein abgestuftes Borkonzentrationsprofil, ein anderes geeignetes Germaniumkonzentrationsprofil und/oder ein anderes geeignetes Borkonzentrationsprofil. Bei einigen Ausführungsformen können die Epitaxialschichten 642 als Pufferschichten zwischen den Halbleiterschichten 620 (die zu Kanalschichten der Multigate-Vorrichtung 100A werden) und den Epitaxialschichten 144 funktionieren, die unterschiedliche Gitterkonstanten und/oder unterschiedliche Gitterstrukturen haben.
  • In den 6D und 6E werden über den Epitaxialschichten 642 die Epitaxialschichten 144 hergestellt, wobei die Epitaxialschichten 144 die Teil-Epitaxialschichten 644A und die Teil-Epitaxialschichten 144B aufweisen. Zum Beispiel werden die Teil-Epitaxialschichten 644A über den Epitaxialschichten 642 hergestellt, um die Source/Drain-Aussparungen 638 (6D) teilweise zu füllen, und die Teil-Epitaxialschichten 144B werden über den Teil-Epitaxialschichten 644A und den Epitaxialschichten 642 hergestellt, um die Reste der Source/Drain-Aussparungen 638 zu füllen. Die Teil-Epitaxialschichten 644A haben Unterseiten und Seitenwände, die die Epitaxialschichten 642 physisch kontaktieren, sodass die Epitaxialschichten 642 die Teil-Epitaxialschichten 644A umschließen. Die Teil-Epitaxialschichten 644A haben eine Dicke TC, die bei einigen Ausführungsformen größer als die Höhe hB ist. Bei einigen Ausführungsformen beträgt die Dicke TC etwa 22 nm bis etwa 38 nm. Die Teil-Epitaxialschichten 144B haben untere Teile, die sich unter den Oberseiten der Halbleiterschichten 620 befinden, und obere Teile, die sich über den Oberseiten der Halbleiterschichten 620 befinden. Die unteren Teile der Teil-Epitaxialschichten 144B füllen die Reste der Source/Drain-Aussparungen 638, und sie haben Seitenwände, die die Epitaxialschichten 642 physisch kontaktieren, und Unterseiten, die die Teil-Epitaxialschichten 644A physisch kontaktieren. Die oberen Teile der Teil-Epitaxialschichten 144B haben Seitenwände, die die Gate-Abstandshalter 136 von benachbarten Gatestrukturen 130A bis 130C physisch kontaktieren, und Unterseiten, die die Epitaxialschichten 642 physisch kontaktieren. Die Teil-Epitaxialschichten 144B haben eine Dicke TD, wobei die unteren Teile der Teil-Epitaxialschichten 144B eine Dicke tE haben und die oberen Teile der Teil-Epitaxialschichten 144B eine Dicke tF haben. Bei einigen Ausführungsformen beträgt die Dicke TD etwa 17 nm bis etwa 33 nm. Bei einigen Ausführungsformen ist die Dicke TD größer als die Dicke TC, um ein Volumen eines am stärksten dotierten Teils der epitaktischen Source/Drain-Strukturen 140 zu maximieren. Bei einigen Ausführungsformen beträgt die Dicke tE etwa 12 nm bis etwa 28 nm, und die Dicke tF beträgt etwa 3 nm bis etwa 7 nm. Es ist zu beachten, dass die Tiefe D mindestens 20 nm betragen muss und die untere Dicke tB der Epitaxialschichten 642 kleiner als die Tiefe D sein muss, um sicherzustellen, dass sich die Teil-Epitaxialschichten 644A unter der Oberseite des Substratteils 605' erstrecken.
  • Die Teil-Epitaxialschichten 644A und die Teil-Epitaxialschichten 144B weisen dasselbe Material, aber mit unterschiedlichen Bestandteil-Konzentrationen auf. Das Halbleitermaterial kann Silizium, Germanium, Siliziumgermanium, ein anderes geeignetes Halbleitermaterial oder eine Kombination davon enthalten. Bei der dargestellten Ausführungsform, bei der die Multigate-Vorrichtung 100A ein p-Transistor ist, weisen die Teil-Epitaxialschichten 644A und die Teil-Epitaxialschichten 144B beide p-dotiertes Siliziumgermanium, aber mit unterschiedlichen Germaniumkonzentrationen auf. Zum Beispiel ist die Germaniumkonzentration der Teil-Epitaxialschichten 144B höher als die der Teil-Epitaxialschichten 644A. Die Germaniumkonzentration der Teil-Epitaxialschichten 144B ist auch höher als die der Epitaxialschichten 642. Bei einigen Ausführungsformen haben die Teil-Epitaxialschichten 644A eine Germaniumkonzentration von etwa 15 Atom-% bis etwa 65 Atom-%, und die Teil-Epitaxialschichten 144B haben eine Germaniumkonzentration von ebenfalls etwa 50 Atom-% bis etwa 65 Atom-%. Die p-Dotierungskonzentration der Epitaxialschichten 144 (und somit der Teil-Epitaxialschichten 644A und der Teil-Epitaxialschichten 144B) ist höher als die der Epitaxialschichten 642. In Abhängigkeit von den Entwurfsanforderungen der Multigate-Vorrichtung 100A ist die p-Dotierungskonzentration der Teil-Epitaxialschichten 644A gleich der oder größer oder kleiner als die p-Dotierungskonzentration der Teil-Epitaxialschichten 144B. Bei einigen Ausführungsformen haben die Teil-Epitaxialschichten 644A und die Teil-Epitaxialschichten 144B eine Bor-Dotierungskonzentration von etwa 5 × 1020 cm-3 bis etwa 1,5 × 1021 cm-3. Die Teil-Epitaxialschichten 644A haben ein sich änderndes Germaniumdotierungsprofil entlang der Dicke TC, wie etwa eine Germaniumkonzentration, die von unten (z. B., wo die Teil-Epitaxialschichten 644A an die Epitaxialschichten 642 angrenzen) nach oben (z. B. wo die Teil-Epitaxialschichten 644A an die Teil-Epitaxialschichten 144B angrenzen) zunimmt oder abnimmt. Bei der dargestellten Ausführungsform steigt die Germaniumkonzentration von unten nach oben zum Beispiel von etwa 15 Atom-% auf etwa 65 Atom-%. Bei einigen Ausführungsformen ist das sich ändernde Germaniumdotierungsprofil in Streifen mit unterschiedlichen Germaniumkonzentrationen konfiguriert, die entlang der Dicke TC zu- oder abnehmen. Bei einigen Ausführungsformen können die Teil-Epitaxialschichten 644A als Pufferschichten zwischen den Epitaxialschichten 642 und den Teil-Epitaxialschichten 144B funktionieren, die unterschiedliche Gitterkonstanten und/oder unterschiedliche Gitterstrukturen haben. Bei diesen Ausführungsformen können sich die Gitterkonstante und/oder die Gitterstruktur der Teil-Epitaxialschichten 644A schrittweise von einer Gitterkonstante und/oder einer Gitterstruktur, die denen der Epitaxialschichten 642 ähnlich sind, auf eine Gitterkonstante und/oder eine Gitterstruktur ändern, die denen der Teil-Epitaxialschichten 144B ähnlich sind. Die Teil-Epitaxialschichten 644A haben ein geeignetes Dotierungsprofil entlang der Dicke TC, wie etwa ein im Wesentlichen einheitliches Bordotierungsprofil, ein sich änderndes Bordotierungsprofil, ein streifenartiges Bordotierungsprofil, ein treppenförmiges Bordotierungsprofil und/oder ein anderes geeignetes Bordotierungsprofil. Die Teil-Epitaxialschichten 144B haben ein geeignetes Germaniumkonzentrationsprofil und ein geeignetes Dotierungsprofil, wie etwa ein geeignetes Bordotierungsprofil. Bei einigen Ausführungsformen haben die Teil-Epitaxialschichten 144B ein im Wesentlichen einheitliches Germaniumdotierungsprofil und/oder ein im Wesentlichen einheitliches Bordotierungsprofil entlang der Dicke TD, wie etwa eine Germaniumkonzentration und/oder einer Borkonzentration, die von unten (z. B. wo die Teil-Epitaxialschichten 144B an die Teil-Epitaxialschichten 644A angrenzen) bis oben (z. B. an den Oberseiten der Teil-Epitaxialschichten 144B) im Wesentlichen gleichgroß sind. Bei einigen Ausführungsformen haben die Teil-Epitaxialschichten 144B ein sich änderndes Germaniumdotierungsprofil und/oder ein sich änderndes Bordotierungsprofil entlang der Dicke TD, wie etwa eine Germaniumkonzentration und/oder eine Borkonzentration, die von unten nach oben zu- oder abnehmen (z. B. von etwa 50 Atom-% auf etwa 65 Atom-% oder umgekehrt bzw. von 5 × 1020 cm-3 auf etwa 1,5 × 1021 cm-3 oder umgekehrt). Bei einigen Ausführungsformen haben die Teil-Epitaxialschichten 144B ein streifenartiges Germaniumkonzentrationsprofil, ein streifenartiges Borkonzentrationsprofil, ein stufenförmiges Germaniumkonzentrationsprofil, ein stufenförmiges Borkonzentrationsprofil, ein anderes geeignetes Germaniumkonzentrationsprofil und/oder ein anderes geeignetes Borkonzentrationsprofil entlang der Dicke TD.
  • In 6F werden die Epitaxialschichten 146 über den Epitaxialschichten 144 hergestellt. Da die Epitaxialschichten 144 und die Epitaxialschichten 642 die Source/Drain-Aussparungen 638 füllen, befinden sich die Epitaxialschichten 146 über den oberen Halbleiterschichten 620. Die Epitaxialschichten 146 kontaktieren physisch die Epitaxialschichten 144 (insbesondere die Oberseiten der Teil-Epitaxialschichten 144B), und sie erstrecken sich zwischen den Gate-Abstandshaltern 136 von benachbarten Gatestrukturen 130A bis 130C und kontaktieren diese physisch. Die Epitaxialschichten 146 können als Verkappungsschichten bezeichnet werden. Bei einigen Ausführungsformen funktionieren die Epitaxialschichten 146 als Verkappungsschichten, die die Epitaxialschichten 144 (d. h., die stark dotierten Teile der epitaktischen Source/Drain-Strukturen 140) während der späteren Bearbeitung schützen, die z. B. mit der Herstellung von Source-/Drainkontakten assoziiert ist. Die Epitaxialschichten 146 haben eine Dicke TG, die bei einigen Ausführungsformen etwa 1 nm bis etwa 5 nm beträgt. In Abhängigkeit von den Entwurfsanforderungen der Multigate-Vorrichtung 100A ist die Dicke TG kleiner oder größer als die oder gleich der Dicke TD. Die Epitaxialschichten 146 weisen Silizium, Germanium, Siliziumgermanium, ein anderes geeignetes Halbleitermaterial oder Kombinationen davon auf. Bei einigen Ausführungsformen sind die Epitaxialschichten 146 undotiert oder unabsichtlich dotiert (UID). Bei diesen Ausführungsformen weisen die Epitaxialschichten 146 im Wesentlichen keine Dotanden auf. Bei der dargestellten Ausführungsform weisen die Epitaxialschichten 146 Silizium auf, das im Wesentlichen keine Bor-Dotanden enthält. Bei einigen Ausführungsformen sind die Epitaxialschichten 146 leicht dotiert, zum Beispiel mit einer Dotierungskonzentration, die niedriger als oder gleich etwa 1 × 1020 cm-3 ist.
  • Es ist zu beachten, dass ein parasitärer Transistor aus einem Halbleitersubstrat, epitaktischen Source/Drain-Strukturen und einem Metallgate in einer Multigate-Vorrichtung entstehen kann. In 4 sind eine Multigate-Vorrichtung 600', die einen solchen parasitären Transistor aufweisen kann, und die Multigate-Vorrichtung 100A auf einer Zwischenstufe der Herstellung dargestellt, wie etwa nach dem Herstellen von epitaktischen Source/Drain-Strukturen. Eine Methode der Herstellung von epitaktischen Source/Drain-Strukturen zum Unterdrücken des parasitären Transistors und/oder zum Reduzieren von dadurch entstehenden Kurzschlusseffekten der Multigate-Vorrichtung 600' besteht darin, eine dotierte Wanne 641' in dem Halbleitersubstrat 605 (insbesondere in dem Substratteil 605') zu erzeugen, eine undotierte Epitaxialschicht 643' auf dem Halbleitersubstrat 605 (und somit auf einer Unterseite einer Source/Drain-Aussparung und schließlich der epitaktischen Source/Drain-Struktur) herzustellen und dann über der undotierten Epitaxialschicht dotierte Epitaxialschichten herzustellen, wie etwa eine Epitaxialschicht 642' (die der Epitaxialschicht 642 ähnlich sein kann), eine Epitaxialschicht 144' (die der Epitaxialschicht 144 ähnlich sein kann und eine Teil-Epitaxialschicht 644A' und eine Teil-Epitaxialschicht 144B' haben kann, die der Teil-Epitaxialschicht 644A bzw. der Teil-Epitaxialschicht 144B ähnlich sind) und eine Epitaxialschicht 146' (die der Epitaxialschicht 146 ähnlich sein kann). In der vorliegenden Erfindung ist jedoch erkannt worden, dass die Epitaxialschicht 643' (die undotierte Epitaxialschicht) in Kombination mit der Epitaxialschicht 642' [der dotierten Schicht, die die niedrigere Dotierungskonzentration und/oder den weniger spannungsinduzierenden Bestandteil (z. B. Germanium) der dotierten Schichten hat] ein Volumen der epitaktischen Source/Drain-Struktur der Multigate-Vorrichtung 600' aufzehrt, das größer als gewünscht ist, und ein Volumen der Epitaxialschicht 144' [der dotierten Schicht, die die höhere Dotierungskonzentration und/oder den stärker spannungsinduzierenden Bestandteil (z. B. Germanium) der dotierten Schichten hat] in der epitaktischen Source/Drain-Struktur der Multigate-Vorrichtung 600' unerwünscht schrumpft, wodurch die Spannungseigenschaften der epitaktischen Source/Drain-Struktur reduziert werden, der epitaktische Schichtwiderstand der epitaktischen Source/Drain-Struktur steigt und/oder die Leistung der Multigate-Vorrichtung 600' gemindert wird. Da zum Beispiel die undotierte Epitaxialschicht 643' einen unteren Teil einer Source/Drain-Aussparung füllt, füllt die Epitaxialschicht 642' ein Volumen der Source/Drain-Aussparung benachbart zu den Halbleiterschichten 120A bis 120C, das größer als gewünscht ist, was dazu führt, dass sich die Teil-Epitaxialschicht 144B' vollständig über Oberseiten der Halbleiterschichten 120A befindet und sich die Teil-Epitaxialschicht 644A' bis zu einer Tiefe über den unteren Halbleiterschichten 120C erstreckt.
  • In der vorliegenden Erfindung werden diese Nachteile dadurch angegangen, dass das Halbleitersubstrat 605 durch das dielektrische Substrat 110 ersetzt wird, wie später näher dargelegt wird, wodurch die Notwendigkeit einer undotierten Epitaxialschicht, wie etwa der undotierten Epitaxialschicht 643', in den epitaktischen Source/Drain-Strukturen 140 entfällt und somit ein Volumen der Epitaxialschichten 642 und/oder der Epitaxialschichten 144 in den epitaktischen Source/Drain-Strukturen 140 größer wird. In der vorliegenden Erfindung werden diese Nachteile weiterhin dadurch angegangen, dass eine Tiefe der epitaktischen Source/Drain-Strukturen 140 in das Halbleitersubstrat 605 im Vergleich zu der Multigate-Vorrichtung 600' vergrößert wird. Zum Beispiel ist eine Tiefe D der epitaktischen Source/Drain-Strukturen 140 der Multigate-Vorrichtung 100A in den Substratteil 605' größer als eine Tiefe D' der epitaktischen Source/Drain-Struktur der Multigate-Vorrichtung 600' in den Substratteil 605'. Durch Vergrößern der Tiefe der epitaktischen Source/Drain-Strukturen 140 wird ein Volumen der Epitaxialschichten 144 [d. h., der dotierten Schicht, die die höhere Dotierungskonzentration und/oder den stärker spannungsinduzierenden Bestandteil (z. B. Germanium oder Kohlenstoff) hat] vergrößert, sodass die epitaktischen Source/Drain-Strukturen 140 eine höhere Spannung und einen niedrigeren epitaktischen Schichtwiderstand als die epitaktische Source/Drain-Struktur der Multigate-Vorrichtung 600' bereitstellen können. Im Gegensatz zu der Multigate-Vorrichtung 600' erstrecken sich die Epitaxialschichten 144 unter der Oberseite des Substratteils 605', und die Epitaxialschichten 144 sind unter und über den Oberseiten der Halbleiterschichten 120A bis 120C angeordnet. Dadurch kann Strom auch zwischen den untersten Halbleiterschichten 120C und der dotierten Schicht fließen, die die höhere Dotierungskonzentration und/oder den stärker spannungsinduzierenden Bestandteil (z. B. Germanium oder Kohlenstoff) hat (d. h., die Epitaxialschichten 144). Die Tiefe D ist um mindestens 10 nm größer als die Tiefe D'. Bei der dargestellten Ausführungsform beträgt eine Tiefendifferenz ΔD zwischen der Tiefe D und der Tiefe D' etwa 10 nm bis etwa 20 nm, was in Kombination mit dem Weggelassen der undotierten Epitaxialschicht 643' dazu führt, dass sich die Unterseiten der Epitaxialschichten 644A unter den Oberseiten des Substratteils 605' befinden. Es ist zu beachten, dass bei der dargestellten Ausführungsform das Verfahren 500 so konfiguriert ist, dass sichergestellt ist, dass die Tiefe D mindestens 20 nm beträgt. Wenn die Tiefe D kleiner als 20 nm ist, können die Unterseiten der Epitaxialschichten 644A höher als die Oberseite des Substratteils 605' sein (da z. B. die Epitaxialschichten 642 Teile der Source/Drain-Aussparungen 638 unter der Oberseite des Substratteils 605' füllen). Andere Ausführungsformen können andere Vorzüge haben, und für keine Ausführungsform ist unbedingt ein spezieller Vorzug erforderlich.
  • In 6G kann die Multigate-Vorrichtung 100A eine weitere Bearbeitung durchlaufen. Zum Beispiel wird über der Multigate-Vorrichtung 100A eine CESL 150 hergestellt, über der CESL 150 wird eine ILD-Schicht 152 hergestellt, und ein CMP-Prozess und/oder ein anderer Planarisierungsprozess werden durchgeführt, bis obere Teile (oder Oberseiten) der Dummy-Gatestapel 632 erreicht (freigelegt) sind. Die CESL 150 und die ILD-Schicht 152 sind über den epitaktischen Source/Drain-Strukturen 140 und zwischen benachbarten Gatestrukturen 130A bis 130C angeordnet. Die CESL 150 und/oder die ILD-Schicht 152 werden durch CVD, PVD, ALD, RPCVD, PECVD, HDP-CVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, mit anderen geeigneten Verfahren oder Kombinationen davon hergestellt. Bei einigen Ausführungsformen wird die ILD-Schicht 152 durch FCVD, HARP, HDP-CVD oder Kombinationen davon hergestellt. Bei einigen Ausführungsformen werden mit dem Planarisierungsprozess die Hartmasken der Dummy-Gatestapel 632 entfernt, um darunter befindliche Dummy-Gateelektroden der Dummy-Gatestapel 632, wie etwa Polysilizium-Gate-Elektroden, freizulegen. Die ILD-Schicht 152 weist ein dielektrisches Material auf, das zum Beispiel Siliziumoxid, Kohlenstoff-dotiertes Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, TEOS-Oxid (TEOS: Tetraethylorthosilicat), PSG, BSG, BPSG, FSG, Black Diamond® (Fa. Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen Fluorkohlenstoff, Parylen, ein BCB-basiertes dielektrisches Material (BCB: Benzocyclobuten), SiLK® (Fa. Dow Chemicals, Midland, Michigan), ein Polyimid, ein anderes geeignetes dielektrisches Material oder Kombinationen davon enthält. Bei einigen Ausführungsformen weist die ILD-Schicht 152 ein dielektrisches Material auf, das eine Dielektrizitätskonstante hat, die niedriger als eine Dielektrizitätskonstante von Siliziumdioxid ist (z. B. k < 3,9). Bei einigen Ausführungsformen weist die ILD-Schicht 152 ein dielektrisches Material auf, das eine Dielektrizitätskonstante hat, die niedriger als etwa 2,5 ist, d. h., ein dielektrisches Extrem-low-k-Material (ELK-Material), wie etwa SiO2 (zum Beispiel poröses Siliziumdioxid), Siliziumcarbid (SiC) und/oder ein Kohlenstoff-dotiertes Oxid, zum Beispiel ein SiCOH-basiertes Material (das zum Beispiel Si-CH3-Bindungen hat), die jeweils so angepasst/konfiguriert sind, dass sie eine Dielektrizitätskonstante haben, die niedriger als etwa 2,5 ist. Die ILD-Schicht 152 kann eine Mehrschichtstruktur mit mehreren dielektrischen Materialien sein. Die CESL 150 weist ein Material auf, das von dem der ILD-Schicht 152 verschieden ist, wie etwa ein dielektrisches Material, das von dem dielektrischen Material der ILD-Schicht 152 verschieden ist. Zum Beispiel wenn die ILD-Schicht 152 ein dielektrisches Material aufweist, das Silizium und Sauerstoff enthält und eine Dielektrizitätskonstante hat, die niedriger als die Dielektrizitätskonstante von Siliziumdioxid ist, kann die CESL 150 Silizium und Stickstoff, wie etwa Siliziumnitrid oder Siliziumoxidnitrid, aufweisen.
  • Dann wird ein Gate-Ersetzungsprozess durchgeführt, um die Dummy-Gatestapel 632 durch Metallgatestapel zu ersetzen, wobei jeder Metallgatestapel ein jeweiliges Metallgate 132 und eine jeweilige Hartmaske 134 aufweist. Zum Beispiel werden die Dummy-Gatestapel 632 entfernt, um in den Gatestrukturen 130A bis 130C Gate-Öffnungen zu erzeugen, die Kanalbereiche der Halbleiterschichtstapel 610 (z. B. der Halbleiterschichten 620 und der Halbleiterschichten 615) freilegen. Bei einigen Ausführungsformen wird ein Ätzprozess durchgeführt, mit dem die Dummy-Gatestapel 632 selektiv in Bezug auf die ILD-Schicht 152, die CESL 150, die Gate-Abstandshalter 136, die Innenabstandshalter 138, die Halbleiterschichten 615 und/oder die Halbleiterschichten 620 entfernt werden. Mit anderen Worten, mit dem Ätzprozess werden die Dummy-Gatestapel 632 weitgehend entfernt, während die ILD-Schicht 152, die CESL 150, die Gate-Abstandshalter 136, die Innenabstandshalter 138, die Halbleiterschichten 615 und/oder die Halbleiterschichten 620 nicht oder nicht erheblich entfernt werden. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Bei einigen Ausführungsformen wird für den Ätzprozess eine strukturierte Maskenschicht als eine Ätzmaske verwendet, wobei die strukturierte Maskenschicht die ILD-Schicht 152, die CESL 150 und/oder die Gate-Abstandshalter 136 bedeckt, aber Öffnungen aufweist, die die Dummy-Gatestapel 632 freilegen.
  • Während des Gate-Ersetzungsprozesses wird vor dem Herstellen der Metallgatestapel in den Gate-Öffnungen ein Kanal-Ablösungsprozess durchgeführt, um schwebend gehaltene Kanalschichten in den Kanalbereichen der Multigate-Vorrichtung 100A herzustellen. Zum Beispiel werden die Halbleiterschichten 615, die von den Gate-Öffnungen freigelegt worden sind, selektiv entfernt, um Luftspalte zwischen den Halbleiterschichten 620 sowie zwischen den Halbleiterschichten 620 und dem Substratteil 605' zu erzeugen, wodurch die Halbleiterschichten 620 in den Kanalbereichen der Multigate-Vorrichtung 100A schwebend gehalten werden. Bei der dargestellten Ausführungsform weist jeder Transistorbereich der Multigate-Vorrichtung 100A drei schwebend gehaltene Halbleiterschichten 620 auf, die nachstehend als Halbleiterschichten 120A bis 120C bezeichnet werden und vertikal entlang der z-Richtung aufeinandergestapelt werden, um drei Kanäle bereitzustellen, durch die während des Betriebs der Transistoren, die den Transistorbereichen entsprechen, Strom zwischen jeweiligen epitaktischen Source/Drain-Strukturen 140 fließen kann. Bei einigen Ausführungsformen wird ein Ätzprozess durchgeführt, um die Halbleiterschichten 615 selektiv zu ätzen, wobei die Halbleiterschichten 620, der Substratteil 605', die Gate-Abstandshalter 136, die Innenabstandshalter 138, die CESL 150 und/oder die ILD-Schicht 152 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird für den Ätzprozess ein Ätzmittel gewählt, das Siliziumgermanium (d. h., die Halbleiterschichten 615) mit einer höheren Geschwindigkeit als Silizium (d. h., die Halbleiterschichten 620 und den Substratteil 605') und als dielektrische Materialien (d. h., die Gate-Abstandshalter 136, die Innenabstandshalter 138, die CESL 150 und/oder die ILD-Schicht 152) ätzt (d. h., das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Siliziumgermanium). Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Bei einigen Ausführungsformen kann vor dem Durchführen des Ätzprozesses ein Oxidationsprozess implementiert werden, um die Halbleiterschichten 615 in Siliziumgermaniumoxid-Elemente umzuwandeln, wobei die Siliziumgermaniumoxid-Elemente dann mit dem Ätzprozess entfernt werden. Bei einigen Ausführungsformen wird während des und/oder nach dem Entfernen der Halbleiterschichten 615 ein Ätzprozess zum Modifizieren eines Profils der Halbleiterschichten 620 durchgeführt, um Soll-Abmessungen und/oder Sollformen für die Halbleiterschichten 120A bis 120C zu realisieren.
  • Dann werden die Metallgates 132 (die auch als High-k-Metallgates bezeichnet werden) und die Hartmasken 134 in den Gate-Öffnungen hergestellt. Die Metallgates 132 und die Hartmasken 134 werden zwischen jeweiligen Gate-Abstandshaltern 136 angeordnet. Die Metallgates 132 werden außerdem zwischen den Halbleiterschichten 120A und den Halbleiterschichten 120B, zwischen den Halbleiterschichten 120B und den Halbleiterschichten 120C und zwischen den Halbleiterschichten 120C und dem Substratteil 605' angeordnet. Bei der dargestellten Ausführungsform, bei der die Multigate-Vorrichtung 100A ein GAA-Transistor ist, umschließen die Metallgates 132 die Halbleiterschichten 120A bis 120C zum Beispiel in der y-z-Ebene. Bei einigen Ausführungsformen umfasst das Herstellen der Metallgatestapel Folgendes: Abscheiden einer dielektrischen Gateschicht über der Multigate-Vorrichtung 100A so, dass sie die Gate-Öffnungen teilweise füllt; Abscheiden einer Gateelektrodenschicht über der dielektrischen Gateschicht so, dass sie die Gate-Öffnungen teilweise füllt; Abscheiden einer Hartmaskenschicht über der Gateelektrodenschicht so, dass sie einen Rest der Gate-Öffnungen füllt; und Durchführen eines Planarisierungsprozesses, wie etwa einer CMP, an der Hartmaskenschicht und der Gateelektrodenschicht, wodurch die Metallgates 132 und die Hartmasken 134 entstehen, die in 6C gezeigt sind. Für die Abscheidungsprozesse können CVD, PVD, ALD, RPCVD, PECVD, HDP-CVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, Plattierung, andere geeignete Verfahren oder Kombinationen davon verwendet werden. Bei der dargestellten Ausführungsform werden die Metallgatestapel zwar mit einem Gate-Last-Prozess hergestellt, aber in der vorliegenden Erfindung werden auch Ausführungsformen in Betracht gezogen, bei denen die Metallgatestapel mit einem Gate-First-Prozess oder einem Gate-Last-/Gate-First-Hybridprozess hergestellt werden.
  • Die Metallgates 132 sind so konfiguriert, dass die gewünschte Funktionalität gemäß den Entwurfsanforderungen der Multigate-Vorrichtung 100A erreicht wird, sodass die Metallgates 132 der Gatestrukturen 130A bis 130C dieselben oder unterschiedliche Schichten und/oder Materialien aufweisen können. Bei einigen Ausführungsformen weisen die Metallgates 132 ein Gatedielektrikum (zum Beispiel eine dielektrische Gateschicht) und eine Gateelektrode (zum Beispiel eine Austrittsarbeitsschicht und eine massive leitfähige Schicht oder eine leitfähige Füllschicht) auf. Die Metallgates 132 können noch zahlreiche weitere Schichten aufweisen, zum Beispiel Verkappungsschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon. Bei einigen Ausführungsformen wird über einer Grenzflächenschicht (die ein dielektrisches Material wie Siliziumoxid aufweist) die dielektrische Gateschicht angeordnet, und über der dielektrischen Gateschicht wird die Gateelektrode angeordnet. Die dielektrische Gateschicht weist ein dielektrisches Material auf, wie etwa Siliziumoxid, ein dielektrisches High-k-Material, ein anderes geeignetes dielektrisches Material oder eine Kombination davon. Beispiele für das dielektrische High-k-Material sind Hafniumdioxid (HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete dielektrische High-k-Materialien oder Kombinationen davon. Ein dielektrisches High-k-Material bezeichnet im Allgemeinen ein dielektrisches Material, das eine hohe Dielektrizitätskonstante (k-Wert) hat, die höher als eine Dielektrizitätskonstante von Siliziumdioxid (k ≈ 3,9) ist. Ein dielektrisches High-k-Material hat zum Beispiel eine Dielektrizitätskonstante, die höher als etwa 3,9 ist. Bei einigen Ausführungsformen ist die dielektrische Gateschicht eine dielektrische High-k-Schicht. Die Gateelektrode weist ein leitfähiges Material auf, wie etwa Polysilizium, Al, Cu, Ti, Ta, W, Mo, Co, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, ein anderes leitfähiges Material oder eine Kombination davon. Bei einigen Ausführungsformen ist die Austrittsarbeitsschicht eine leitfähige Schicht, die so angepasst ist, dass sie eine gewünschte Austrittsarbeit (wie etwa eine n- oder eine p-Austrittsarbeit) hat, und die massive leitfähige Schicht ist eine leitfähige Schicht, die über der Austrittsarbeitsschicht hergestellt wird. Bei einigen Ausführungsformen weist die Austrittsarbeitsschicht n-Austrittsarbeitsmaterialien auf, wie etwa Ti, Ag, Mn, Zr, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Bei einigen Ausführungsformen weist die Austrittsarbeitsschicht p-Austrittsarbeitsmaterialien auf, wie etwa Ru, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Die massive leitfähige Schicht weist ein geeignetes leitfähiges Material auf, wie etwa Al, W, Cu, Ti, Ta, Polysilizium, Metalllegierungen, andere geeignete Materialien oder Kombinationen davon. Die Hartmasken 134 weisen ein geeignetes Hartmaskenmaterial auf, wie etwa ein Material (z. B. Siliziumnitrid oder Siliziumcarbonitrid), das die Metallgates 132 während der späteren Bearbeitung schützt, die zum Beispiel mit dem Herstellen von Vorrichtungsebene-Kontakten mit den Metallgates 132 und/oder den epitaktischen Source/Drain-Strukturen 140 assoziiert ist.
  • Die Bearbeitung kann dann mit dem Herstellen von Vorrichtungsebene-Kontakten fortgesetzt werden, wie etwa von Metall-Polysilizium-Kontakten (MP-Kontakten), die im Allgemeinen Kontakte mit einer Gatestruktur (z. B. den Gatestrukturen 130A bis 130C) bezeichnen, und von Metall-Vorrichtung-Kontakten (MD-Kontakten), die im Allgemeinen Kontakte mit einem elektrisch aktiven Bereich der Multigate-Vorrichtung 100A (z. B. den epitaktischen Source/Drain-Strukturen 140) bezeichnen. Die Vorrichtungsebene-Kontakte kontaktieren elektrisch IC-Vorrichtungselemente und verbinden diese physisch mit lokalen Kontakten (Interconnects), die später näher beschrieben werden. Zum Beispiel werden Source/Drainkontakte 155 wie folgt hergestellt: Durchführen eines Lithografie- und Ätzprozesses (wie er hier beschrieben wird), um Kontaktöffnungen zu erzeugen, die sich durch die ILD-Schicht 152 und/oder die CESL 150 erstrecken, um die epitaktischen Source/Drain-Strukturen 140 freizulegen; Durchführen eines ersten Abscheidungsprozesses, um ein Kontaktsperrmaterial über der ILD-Schicht 152 so abzuscheiden, dass es die Kontaktöffnungen füllt; und Durchführen eines zweiten Abscheidungsprozesses, um ein massives Kontaktmaterial über dem Kontaktsperrmaterial abzuscheiden, wobei das massive Kontaktmaterial einen Rest der Kontaktöffnungen füllt. Bei diesen Ausführungsformen werden das Kontaktsperrmaterial und das massive Kontaktmaterial in der Kontaktöffnung und über einer Oberseite der ILD-Schicht 152 angeordnet. Für den ersten und den zweiten Abscheidungsprozess können CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, Elektroplattierung, stromlose Plattierung, andere geeignete Abscheidungsverfahren oder Kombinationen davon verwendet werden. Bei einigen Ausführungsformen wird über den epitaktischen Source/Drain-Strukturen 140 eine Silizidschicht hergestellt, bevor das Kontaktsperrmaterial abgeschieden wird (z. B. durch Abscheiden einer Metallschicht über den epitaktischen Source/Drain-Strukturen 140 und Erwärmen der Multigate-Vorrichtung 100A, um zu bewirken, dass Bestandteile der epitaktischen Source/Drain-Strukturen 140 mit metallischen Bestandteilen der Metallschicht reagieren). Bei einigen Ausführungsformen weist die Silizidschicht einen metallischen Bestandteil (z. B. Nickel, Platin, Palladium, Vanadium, Titan, Cobalt, Tantal, Ytterbium, Zirconium, ein anderes geeignetes Metall oder Kombinationen davon) und einen Bestandteil der epitaktischen Source/Drain-Strukturen 140 (z. B. Silizium und/oder Germanium) auf. Zum Entfernen von überschüssigem massivem Kontaktmaterial und von überschüssigem Kontaktsperrmaterial zum Beispiel über der Oberseite der ILD-Schicht 152 werden ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt, sodass die Source/Drainkontakte 155 (mit anderen Worten, die Kontaktsperrschicht und die massive Kontaktschicht, die die Kontaktöffnungen füllen) entstehen. Mit dem CMP-Prozess wird eine Oberseite des Source/Drainkontakts 155 planarisiert, sodass bei einigen Ausführungsformen die Oberseite der ILD-Schicht 152 und die Oberseiten der Source/Drainkontakte 155 eine im Wesentlichen planare Fläche bilden.
  • Die Source/Drainkontakte 155 erstrecken sich durch die ILD-Schicht 152 und/oder die CESL 150, um die epitaktischen Source/Drain-Strukturen 140 physisch zu kontaktieren. Die Kontaktsperrschicht weist ein Material auf, das eine Haftung zwischen einem umgebenden dielektrischen Material (z. B. der ILD-Schicht 152 und/oder der CESL 150) und der massiven Kontaktschicht fördert. Das Material der Kontaktsperrschicht kann außerdem ein Diffundieren von metallischen Bestandteilen aus den Source/Drainkontakten 155 in das umgebende dielektrische Material verhindern. Bei einigen Ausführungsformen enthält die Kontaktsperrschicht Titan, eine Titanlegierung, Tantal, eine Tantallegierung, Cobalt, eine Cobaltlegierung, Ruthenium, eine Rutheniumlegierung, Molybdän, eine Molybdänlegierung, Palladium, eine Palladiumlegierung, andere geeignete Bestandteile, die so konfiguriert sind, dass sie die Haftung zwischen einem metallischen Material und einem dielektrischen Material fördern und/oder verbessern und/oder eine Diffusion von metallischen Bestandteilen aus dem metallischen Material in das dielektrische Material verhindern, oder Kombinationen davon. Zum Beispiel enthält die Kontaktsperrschicht Tantal, Tantalnitrid, Tantal-Aluminiumnitrid, Tantal-Siliziumnitrid, Tantalcarbid, Titan, Titannidrid, Titan-Siliziumnitrid, Titan-Aluminiumnitrid, Titancarbid, Wolfram, Wolframnitrid, Wolframcarbid, Molybdännitrid, Cobalt, Cobaltnitrid, Ruthenium, Palladium oder Kombinationen davon. Bei einigen Ausführungsformen weist die Kontaktsperrschicht mehrere Schichten auf. Zum Beispiel weist die Kontaktsperrschicht eine erste Teilschicht, die Titan oder Tantal enthält, und eine zweite Teilschicht auf, die Titannidrid oder Tantalnitrid enthält. Die massive Kontaktschicht enthält Wolfram, Ruthenium, Cobalt, Kupfer, Aluminium, Iridium, Palladium, Platin, Nickel, einen metallischen Bestandteil mit niedrigem spezifischem Widerstand, Legierungen davon oder Kombinationen davon. Bei einigen Ausführungsformen enthalten die Source/Drainkontakte 155 keine Kontaktsperrschicht (d. h., die Source/Drainkontakte 155 weisen keine Sperrschicht auf), oder die Source/Drainkontakte 155 weisen teilweise keine Sperrschicht auf, wobei die Kontaktsperrschicht zwischen einem Teil der massiven Kontaktschicht und der dielektrischen Schicht angeordnet ist. Bei einigen Ausführungsformen weist die massive Kontaktschicht mehrere Schichten auf.
  • Die Bearbeitung kann mit dem Herstellen von weiteren Strukturelementen des MLI-Elements fortgesetzt werden, wie etwa einer Middle-of-Line-Schicht (z. B. CESL 160, ILD-Schicht 162, Durchkontaktierungen und/oder Source/Drainkontakte 165) und einer BEOL-Struktur 170. Die CESL 160 und/oder die ILD-Schicht 162 können so konfiguriert und hergestellt werden, wie es vorstehend für die CESL 150 bzw. die ILD-Schicht 152 dargelegt worden ist. Die Source/Drainkontakte 165 können so konfiguriert und hergestellt werden, wie es vorstehend für die Source/Drainkontakte 155 dargelegt worden ist. Die BEOL-Struktur 170 kann weitere Metallisierungsschichten (Ebenen) des MLI-Elements aufweisen, wie etwa eine erste Metallisierungsschicht, d. h., eine Metall-eins-Schicht (M1-Schicht) und eine Durchkontaktierung-null-Schicht (Vo-Schicht), eine zweite Metallisierungsschicht, d. h., eine Metall-zwei-Schicht (M2-Schicht) und eine Durchkontaktierung-eins-Schicht (V1-Schicht), bis zu einer obersten Metallisierungsschicht [d. h., einer Metall-X-Schicht (MX-Schicht) und einer Durchkontaktierung-Y-Schicht (VY-Schicht), wobei X eine Gesamtanzahl von strukturierten Metallleitungsschichten des MLI-Elements ist und Y eine Gesamtanzahl von strukturierten Durchkontaktierungsschichten des MLI-Elements ist] über der ersten Metallisierungsschicht. Die Metallisierungsschichten weisen jeweils eine strukturierte Metallleitungsschicht und eine strukturierte Durchkontaktierungsschicht auf, die so konfiguriert sind, dass sie mindestens eine BEOL-Interconnect-Struktur bereitstellen, die in einer Isolierschicht angeordnet ist, die mindestens eine ILD-Schicht und mindestens eine CESL aufweist, die den hier beschriebenen ILD-Schichten bzw. CESLs ähnlich sind. Die strukturierte Metallleitungsschicht und die strukturierte Metalldurchkontaktierungsschicht können mit einem geeigneten Verfahren hergestellt werden, unter anderem mit verschiedenen Dual-Damascene-Prozessen, und sie können alle geeigneten Materialien und/oder Schichten aufweisen.
  • In den 5 und 6H bis 6M geht das Verfahren 500 in einem Block 550 mit dem Ersetzen des Halbleitersubstrats (z. B. des Substratteils 605' und des Halbleitersubstrats 605) durch ein dielektrisches Substrat weiter, wie etwa das dielektrische Substrat 110. In 6H wird ein Trägerwafer 675 (der auch als ein Trägersubstrat bezeichnet wird) mittels einer Bondschicht 678 an eine Vorderseite eines Vorrichtungswafers (z. B. eines Wafers, der die Multigate-Vorrichtung 100A enthält) gebondet und/oder an dieser befestigt. Bei einigen Ausführungsformen wird der Vorrichtungswafer durch Dielektrikum-Dielektrikum-Bondung an den Trägerwafer 675 gebondet. Das Bonden des Trägerwafers 675 an den Vorrichtungswafer kann zum Beispiel wie folgt durchgeführt werden: Herstellen einer ersten dielektrischen Schicht über der BEOL-Struktur 170 der Multigate-Vorrichtung 100A; Herstellen einer zweiten dielektrischen Schicht über dem Trägerwafer 675; Wenden des Trägerwafers 675 und Platzieren über dem Vorrichtungswafer, sodass die zweite dielektrische Schicht des Trägerwafers 675 die erste dielektrische Schicht des Vorrichtungswafers kontaktiert; und Durchführen eines Temperprozesses oder eines anderen geeigneten Prozesses zum Bonden der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht. Bei einigen Ausführungsformen stellt die Bondschicht 678 die erste dielektrische Schicht, die zweite dielektrische Schicht, einen Teil der ersten dielektrischen Schicht, einen Teil der zweiten dielektrischen Schicht, einen gebondeten Teil der ersten und der zweiten dielektrischen Schicht oder eine Kombination davon dar. Bei einigen Ausführungsformen ist die Bondschicht 678 eine Oxidschicht, die den Trägerwafer 675 an der BEOL-Struktur 170 des Vorrichtungswafers befestigt. Bei einigen Ausführungsformen ist der Dielektrikum-Dielektrikum-Bondprozess ein Oxid-Oxid-Bondprozess, der ein Bonden einer Oxidschicht des Trägerwafers 675 an eine Oxidschicht des Vorrichtungswafers (z. B. an eine ILD-Schicht der BEOL-Struktur 170) umfasst. Bei der dargestellten Ausführungsform ist der Trägerwafer 675 ein Siliziumwafer. Bei einigen Ausführungsformen weist der Trägerwafer 675 Silizium, Sodakalkglas, Kieselglas, Quarzglas, Calciumfluorid und/oder andere geeignete Trägerwafermaterialien auf.
  • In 61 wird der Vorrichtungswafer gewendet, und das Halbleitersubstrat 605 (mit dem Substratteil 605`) wird mit einem Ätzprozess von der Multigate-Vorrichtung 100A entfernt, wodurch ein Graben (eine Aussparung) 680 entsteht, die die epitaktischen Source/Drain-Strukturen 140, die Innenabstandshalter 138 und die Metallgates 132 freilegt. Mit dem Ätzprozess werden das Halbleitersubstrat 605, der Substratteil 605' und Teile der epitaktischen Source/Drain-Strukturen 140, die sich in dem Substratteil 605' und/oder dem Halbleitersubstrat 605 befinden, vollständig entfernt. Bei der dargestellten Ausführungsform werden mit dem Ätzprozess Teile der Epitaxialschichten 642, die sich in dem Substratteil 605' befinden, entfernt, wodurch die epitaktischen Seitenwände 142A und 142B der epitaktischen Source/Drain-Strukturen 140 entstehen. Durch Entfernen eines unteren Teils der Epitaxialschichten 642 werden die Teil-Epitaxialschichten 644A freigelegt, sodass bei der dargestellten Ausführungsform mit dem Ätzprozess weiterhin Teile der Teil-Epitaxialschichten 644A entfernt werden können, die sich in dem Substratteil 605' befinden, sodass die Teil-Epitaxialschichten 144A der epitaktischen Source/Drain-Strukturen 140 entstehen. Dementsprechend hat der Graben 680 Seitenwände, die von den Isolationselementen 105 gebildet werden, und Unterseiten, die von den Teil-Epitaxialschichten 144A, den epitaktischen Seitenwänden 142A und 142B, den Innenabstandshaltern 138 und den Metallgates 132 gebildet werden. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Bei einigen Ausführungsformen wird ein Trockenätzprozess durchgeführt, um das Halbleitersubstrat 605, den Substratteil 605' und die epitaktischen Source/Drain-Strukturen 140 selektiv zu ätzen, während die Isolationselemente 105, die Innenabstandshalter 138 und die Metallgates 132 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird für den Trockenätzprozess ein Ätzmittel gewählt, das Halbleitermaterialien, z. B. Silizium (d. h., das Halbleitersubstrat 605 und den Substratteil 605') und Siliziumgermanium (d. h., die Epitaxialschichten 642 und die Teil-Epitaxialschichten 644A), mit einer höheren Geschwindigkeit als dielektrische Materialien (d. h., die Isolationselemente 105 und die Innenabstandshalter 138) und als metallische Materialien (d. h., die Metallgates 132) ätzt (d. h., das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Silizium und Siliziumgermanium). Bei einigen Ausführungsformen ist der Ätzprozess ein Mehrschritt-Ätzprozess. Zum Beispiel können für den Ätzprozess wechselnde Ätzmittel verwendet werden, um das Halbleitersubstrat 605 (mit dem Substratteil 605`) und die epitaktischen Source/Drain-Strukturen 140 getrennt und abwechselnd zu entfernen. Bei einigen Ausführungsformen wird ein Lithografieprozess, wie etwa der, der vorstehend beschrieben worden ist, durchgeführt, um eine strukturierte Maskenschicht herzustellen, die die Isolationselemente 105 bedeckt, wobei die strukturierte Maskenschicht als eine Ätzmaske für den Ätzprozess verwendet wird.
  • In den 6J und 6K wird über einer Rückseite der Multigate-Vorrichtung 100A das dielektrische Substrat 110 hergestellt, das bei der dargestellten Ausführungsform den Graben 680 füllt. In 6J wird über der Rückseite der Multigate-Vorrichtung 100A außerdem ein dielektrischer Belag 112' abgeschieden, um den Graben 680 teilweise zu füllen, und über dem dielektrischen Belag 112' wird eine dielektrische Schicht 114' abgeschieden, um einen Rest des Grabens 680 zu füllen. Der dielektrische Belag 112' kontaktiert physisch die epitaktischen Source/Drain-Strukturen 140 (insbesondere die Epitaxialschichten 144A und die epitaktischen Seitenwände 142A und 142B), die Innenabstandshalter 138 und die Metallgates 132. Der dielektrische Belag 112' und die dielektrische Schicht 114' werden mit einem geeigneten Abscheidungsverfahren, wie etwa CVD, PVD, ALD, HDP-CVD, FCVD, HARP, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD oder SACVD, oder Kombinationen davon abgeschieden. Bei einigen Ausführungsformen wird der dielektrische Belag 112' durch ALD hergestellt, und die dielektrische Schicht 114' wird durch CVD hergestellt. Der dielektrische Belag 112' hat eine Dicke tL, und die dielektrische Schicht 114' hat eine Dicke tM. Bei einigen Ausführungsformen beträgt die Dicke tL etwa 1 nm bis etwa 5 nm. Bei einigen Ausführungsformen ist die Dicke tM größer als eine Tiefe des Grabens 680, sodass die dielektrische Schicht 114' den Graben 680 überfüllt und sich über den Unterseiten der Isolationselemente 105 befindet. Bei einigen Ausführungsformen ist die Dicke tL über verschiedenen Flächen der Multigate-Vorrichtung 100A im Wesentlichen einheitlich. Zum Beispiel ist die Dicke tL entlang den Unterseiten der Isolationselemente 105, den Seitenwänden der Isolationselemente 105 und den Flächen der Multigate-Vorrichtung 100A, die die Unterseite des Grabens 680 bilden (z. B. Flächen der Epitaxialschichten 144A, Flächen der epitaktischen Seitenwände 142A und 142B, Flächen der Metallgates 132 und Flächen der Innenabstandshalter 138) im Wesentlichen gleichgroß. Der dielektrische Belag 112' und die dielektrische Schicht 114' weisen jeweils ein dielektrisches Material auf, das zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff, einen anderen geeigneten dielektrischen Bestandteil oder eine Kombination davon enthält. Das dielektrische Material des dielektrischen Belags 112' ist von dem dielektrischen Material der dielektrischen Schicht 114' verschieden. Bei einigen Ausführungsformen weist der dielektrische Belag 112' ein stickstoffhaltiges dielektrisches Material auf, wie etwa ein dielektrisches Material, das Stickstoff in Kombination mit Silizium, Kohlenstoff und/oder Sauerstoff enthält. Bei diesen Ausführungsformen kann der dielektrische Belag 112' als ein Nitridbelag oder ein Siliziumnitridbelag bezeichnet werden. Der dielektrische Belag 112' weist zum Beispiel Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxidcarbonitrid oder Kombinationen davon auf. Bei einigen Ausführungsformen weist der dielektrische Belag 112' n- und/oder p-Dotanden auf. Zum Beispiel kann der dielektrische Belag 112' ein bordotierter Nitridbelag sein. Bei einigen Ausführungsformen weist der dielektrische Belag 112' ein dielektrisches Low-k-Material auf. Bei einigen Ausführungsformen enthält der dielektrische Belag 112' BSG, PSG und/oder BPSG. Bei einigen Ausführungsformen weist die dielektrische Schicht 114' ein sauerstoffhaltiges dielektrisches Material auf, wie etwa ein Material, das Sauerstoff in Kombination mit einem anderen chemischen Element, wie etwa Silizium, enthält. Die dielektrische Schicht 114' ist zum Beispiel eine Oxidschicht, wie etwa eine Siliziumoxidschicht. Bei einigen Ausführungsformen weisen die dielektrische Schicht 114' und der dielektrische Belag 112' unterschiedliche dielektrische Low-k-Materialien auf.
  • In 6K werden dann ein CMP-Prozess und/oder ein anderer Planarisierungsprozess an der dielektrischen Schicht 114' und dem dielektrischen Belag 112' durchgeführt. Nach dem CMP-Prozess bilden ein Rest der dielektrischen Schicht 114' und ein Rest des dielektrischen Belags 112' die dielektrische Schicht 114 bzw. die dielektrische Schicht 112 des dielektrischen Substrats 110. Die Isolationselemente 105 können als eine CMP-Stoppschicht fungieren, sodass der CMP-Prozess so lange durchgeführt wird, bis die Isolationselemente 105 erreicht und freigelegt sind. Mit dem CMP-Prozess werden Teile der dielektrischen Schicht 114' und Teile des dielektrischen Belags 112' entfernt, die sich über den Unterseiten der Isolationselemente 105 befinden. Mit dem CMP-Prozess können Oberflächen der dielektrischen Schicht 114, Oberflächen der dielektrischen Schicht 112 und Unterseiten der Isolationselemente 105 planarisiert werden, sodass diese Flächen im Wesentlichen planar sind.
  • In 6L wird ein Trägerwafer 685 mittels einer Bondschicht 688 an eine Rückseite des Vorrichtungswafers gebondet und/oder an dieser befestigt. Bei einigen Ausführungsformen wird der Vorrichtungswafer durch Dielektrikum-Dielektrikum-Bondung an den Trägerwafer 685 gebondet. Das Bonden des Trägerwafers 685 an den Vorrichtungswafer kann zum Beispiel wie folgt durchgeführt werden: Herstellen einer ersten dielektrischen Schicht über dem dielektrischen Substrat 110 und/oder den Isolationselementen 105; Herstellen einer zweiten dielektrischen Schicht über dem Trägerwafer 685; Wenden des Trägerwafers 685 und Platzieren über dem Vorrichtungswafer, sodass die zweite dielektrische Schicht des Trägerwafers 685 die erste dielektrische Schicht des Vorrichtungswafers kontaktiert; und Durchführen eines Temperprozesses oder eines anderen geeigneten Prozesses zum Bonden der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht. Bei einigen Ausführungsformen stellt die Bondschicht 688 die erste dielektrische Schicht, die zweite dielektrische Schicht, einen Teil der ersten dielektrischen Schicht, einen Teil der zweiten dielektrischen Schicht, einen gebondeten Teil der ersten und der zweiten dielektrischen Schicht oder eine Kombination davon dar. Bei einigen Ausführungsformen ist die Bondschicht 688 eine Oxidschicht, die den Trägerwafer 685 an dem dielektrischen Substrat 110 und/oder den Isolationselementen 105 des Vorrichtungswafers befestigt. Bei einigen Ausführungsformen ist der Dielektrikum-Dielektrikum-Bondprozess ein Oxid-Oxid-Bondprozess, der ein Bonden einer Oxidschicht des Trägerwafers 685 an eine Oxidschicht des Vorrichtungswafers (z. B. die dielektrische Schicht 114 des dielektrischen Substrats 110 und/oder die Isolationselemente 105) umfasst. Bei der dargestellten Ausführungsform ist der Trägerwafer 685 ein Siliziumwafer. Bei einigen Ausführungsformen weist der Trägerwafer 685 Silizium, Sodakalkglas, Kieselglas, Quarzglas, Calciumfluorid und/oder andere geeignete Trägerwafermaterialien auf.
  • Anschließend wird in 6K der Trägerwafer 675 von der Vorderseite des Vorrichtungswafers, wie etwa von der Vorderseite der Multigate-Vorrichtung 100A, entfernt. Bei einigen Ausführungsformen wird, wie dargestellt, auch die Bondschicht 678 von der Vorderseite des Vorrichtungswafers entfernt. Bei einigen Ausführungsformen wird ein Planarisierungsprozess, wie etwa eine CMP, zum Entfernen des Trägerwafers 675 und/oder der Bondschicht 678 von dem Vorrichtungswafer verwendet. In der vorliegenden Erfindung werden auch andere Verfahren und/oder Methoden zum Entfernen des Trägerwafers 675 und/oder der Bondschicht 678 von dem Vorrichtungswafer in Betracht gezogen. Bei einigen Ausführungsformen werden der Trägerwafer 685 und/oder die Bondschicht 688 von der Rückseite der Multigate-Vorrichtung 100A entfernt.
  • Bei einigen Ausführungsformen wird das Verfahren 500 zum Herstellen der Multigate-Vorrichtung 200A von 2A und/oder der Multigate-Vorrichtung 200B von 2B implementiert. Zum Beispiel sind die 7A bis 7M perspektivische Teildarstellungen einer Multigate-Vorrichtung, wie etwa der in 2A gezeigten Multigate-Vorrichtung 200A, auf verschiedenen Herstellungsstufen, wie etwa denen, die mit dem Verfahren 500 von 5 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die Herstellung der Multigate-Vorrichtung 200A in den 7A bis 7M ist in vielerlei Hinsicht der Herstellung der Multigate-Vorrichtung 100A in den 6A bis 6M ähnlich, mit der Ausnahme, dass die Herstellung der Multigate-Vorrichtung 200A (und der Multigate-Vorrichtung 200B) ein Herstellen von epitaktischen Source/Drain-Strukturen 240 statt der epitaktischen Source/Drain-Strukturen 140 umfasst. Die Herstellung beginnt zum Beispiel mit dem Erhalten eines Multigate-Vorrichtungsvorläufers 600 in dem Block 510 (7A) und dem Erzeugen von Source/Drain-Aussparungen 638 in Source/Drainbereichen des Halbleiterschichtstapels 610 in dem Block 520 (7B) in einer ähnlichen Weise, wie es vorstehend unter Bezugnahme auf die 6A und 6B dargelegt worden ist. Statt die Epitaxialschichten 642 und die Epitaxialschichten 144 herzustellen, geht die Herstellung der Multigate-Vorrichtung 200A mit einem epitaktischen Aufwachsen von Epitaxialschichten 742 (d. h., von ersten Halbleiterschichten) in den Source/Drain-Aussparungen 638 in dem Block 530 (7C) und einem epitaktischen Aufwachsen der Epitaxialschichten 244 (d. h., von zweiten Halbleiterschichten), wie etwa von Teil-Epitaxialschichten 744A und Teil-Epitaxialschichten 244B, über den ersten Halbleiterschichten in den Source/Drain-Aussparungen 638 in dem Block 540 (7D und 7E) weiter. In 7C werden die Epitaxialschichten 742 gar nicht (oder nur minimal) auf dielektrischen Flächen (z. B. den Innenabstandshaltern 138 und/oder den Gate-Abstandshaltern 136) hergestellt und/oder aufgewachsen, sodass die Epitaxialschichten 742 untere epitaktische Teile 742B mit einer Dicke tB haben, die epitaktischen Seitenwände 242A die Dicke tsw haben und die epitaktischen Seitenwände 242B die Dicke tsw haben. Bei diesen Ausführungsformen können Bedingungen für das epitaktische Aufwachsen, wie etwa Vorläufer, Temperatur, Dauer, Druck und/oder andere geeignete epitaktische Aufwachsparameter, so angepasst werden, dass ein epitaktisches Aufwachsen auf Halbleiterflächen realisiert wird, während auf dielektrischen Flächen gar kein (oder nur ein minimales) Aufwachsen erfolgt. In den 7D und 7E entstehen die Teil-Epitaxialschichten 744A und/oder Epitaxialschichten 244B um die epitaktischen Seitenwände 242A und/oder die epitaktischen Seitenwände 242B, sodass die Teil-Epitaxialschichten 744A und/oder die Epitaxialschichten 244B Spalte (Zwischenräume) zwischen den epitaktischen Seitenwänden 242A, Spalte zwischen den epitaktischen Seitenwänden 242B und/oder Spalte zwischen den epitaktischen Seitenwänden 242A und den epitaktischen Seitenwänden 242B füllen. Die Herstellung geht mit einem epitaktischen Aufwachsen der Epitaxialschichten 146 über den Epitaxialschichten 244 (7F) und einem Herstellen eines MLI-Elements der Multigate-Vorrichtung 200A (7G) in einer ähnlichen Weise weiter, wie sie vorstehend unter Bezugnahme auf die 6F und 6G beschrieben worden ist. Dann geht die Herstellung mit einem Ersetzen des Halbleitersubstrats 605 durch das dielektrische Substrat 110 in dem Block 550 in den 7H bis 7M in einer ähnlichen Weise weiter, wie sie vorstehend unter Bezugnahme auf die 6H bis 6M beschrieben worden ist. Zum Beispiel geht die Herstellung mit einem Herstellen einer Trägerschicht 675 und einer Bondschicht 678 über einer Vorderseite der Multigate-Vorrichtung 200A (7H) und einem Entfernen des Halbleitersubstrats 605, des Substratteils 605' und von Teilen der epitaktischen Source/Drain-Strukturen 240 weiter, die sich in dem Substratteil 605' befinden (z. B. von unteren epitaktischen Teilen 742B und Teilen der Teil-Epitaxialschichten 744A), wodurch die Teil-Epitaxialschichten 244A der epitaktischen Source/Drain-Strukturen 240 entstehen und ein Graben 780 entsteht, der Seitenwände, die von den Isolationselementen 105 gebildet werden, und Unterseiten hat, die von den Metallgates 132, den Innenabstandshaltern 138 und den Teil-Epitaxialschichten 244A (7I) gebildet werden. Die Herstellung geht dann mit einem Herstellen des dielektrischen Substrats 110 in dem Graben 780 (7J und 7K), einem Herstellen einer Trägerschicht 685 und einer Bondschicht 688 über einer Rückseite der Multigate-Vorrichtung 200A (7L) und einem Entfernen der Trägerschicht 675 und der Bondschicht 678 von der Vorderseite der Multigate-Vorrichtung 200A (7M) weiter. Die 7A bis 7M sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen.
  • Bei einigen Ausführungsformen wird das Verfahren 500 zum Herstellen der Multigate-Vorrichtung 300A von 3A und/oder der Multigate-Vorrichtung 300B von 3B implementiert. Zum Beispiel sind die 8A bis 8M perspektivische Teildarstellungen einer Multigate-Vorrichtung, wie etwa der in 3A gezeigten Multigate-Vorrichtung 300A, auf verschiedenen Herstellungsstufen, wie etwa denen, die mit dem Verfahren 500 von 5 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die Herstellung der Multigate-Vorrichtung 300A in den 8A bis 8M ist in vielerlei Hinsicht der Herstellung der Multigate-Vorrichtung 100A in den 6A bis 6M ähnlich, mit der Ausnahme, dass die Herstellung der Multigate-Vorrichtung 300A (und der Multigate-Vorrichtung 300B) in dem Block 510 mit dem Erhalten eines Multigate-Vorrichtungsvorläufers 800 beginnt, der statt eines Halbleiterschichtstapels 610 eine Finne 310 (die auch als eine Finnenstruktur bezeichnet wird) aufweist, die sich von dem Halbleitersubstrat 605 erstreckt. Die Herstellung geht dann mit den folgenden Schritten weiter: Erzeugen von Source/Drain-Aussparungen 638 in Source/Drainbereichen der Finne 310 in dem Block 520 (8B); epitaktisches Aufwachsen von Epitaxialschichten 642 (d. h., von ersten Halbleiterschichten) in den Source/Drain-Aussparungen 638 in dem Block 530 (8C); epitaktisches Aufwachsen von Epitaxialschichten 144 (d. h., von zweiten Halbleiterschichten), wie etwa von Teil-Epitaxialschichten 644A und von Teil-Epitaxialschichten 144B, über den ersten Halbleiterschichten in den Source/Drain-Aussparungen 638 in dem Block 540 (8D und 8E); epitaktisches Aufwachsen von Epitaxialschichten 146 über den Epitaxialschichten 144 (8F); und Herstellen eines MLI-Elements der Multigate-Vorrichtung 300A (8G) in einer ähnlichen Weise wie der, die vorstehend unter Bezugnahme auf die 6B bis 6G beschrieben worden ist. Bei der dargestellten Ausführungsform ist in 8B eine Gesamttiefe DT der Source/Drain-Aussparungen 638 größer als eine Soll-Kanalhöhe hc von Halbleiterschichten 320 (d. h., von Finnenkanälen), sodass sich die Source/Drain-Aussparungen 638 mit der Tiefe D in ein Halbleitersubstrat 605 (hier ein Teil der Finne 310, der niedriger als die Soll-Kanalhöhe hc ist) erstrecken, und in 8C ist die untere Dicke tB kleiner als die Tiefe D, sodass sich die übrigen Source/Drain-Aussparungen 638 mit einer Resttiefe DR unter der Soll-Kanalhöhe hc erstrecken. Dann geht die Herstellung mit einem Ersetzen des Halbleitersubstrats 605 durch ein dielektrisches Substrat 110 in dem Block 550 in den 8H bis 8M in einer ähnlichen Weise weiter, wie sie vorstehend unter Bezugnahme auf die 6H bis 6M beschrieben worden ist. Zum Beispiel geht die Herstellung mit einem Herstellen einer Trägerschicht 675 und einer Bondschicht 678 über einer Vorderseite der Multigate-Vorrichtung 300A (8H) und einem Entfernen des Halbleitersubstrats 605, eines Teils der Finne 310, der niedriger als die Soll-Kanalhöhe hc ist, und eines Teils der epitaktischen Source/Drain-Strukturen 140, der niedriger als die Soll-Kanalhöhe hc ist, weiter, sodass epitaktische Seitenwände 142A, epitaktische Seitenwände 142B und Teil-Epitaxialschichten 144A der epitaktischen Source/Drain-Strukturen 140 entstehen und ein Graben 880 entsteht, der Seitenwände, die von Isolationselementen 105 gebildet werden, und Unterseiten hat, die von den Halbleiterschichten 320, den epitaktischen Seitenwänden 142A und 142B und den Teil-Epitaxialschichten 144A (81) gebildet werden. Die Herstellung kann dann mit einem Herstellen des dielektrischen Substrats 110 in dem Graben 880 (8J und 8K), einem Herstellen einer Trägerschicht 685 und einer Bondschicht 688 über einer Rückseite der Multigate-Vorrichtung 800A (8L) und einem Entfernen der Trägerschicht 675 und der Bondschicht 678 von der Vorderseite der Multigate-Vorrichtung 300A (8M) weitergehen. Die 8A bis 8M sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen.
  • Hier werden epitaktische Source/Drain-Strukturen zum Verbessern der Leistung von Multigate-Vorrichtungen, wie etwa FinFETs oder GAA-FETs, und Verfahren zum Herstellen der epitaktischen Source/Drain-Strukturen offenbart. In der vorliegenden Erfindung werden viele verschiedene Ausführungsformen bereitgestellt. Eine beispielhafte Vorrichtung weist ein dielektrisches Substrat auf. Die Vorrichtung weist weiterhin Folgendes auf: eine Kanalschicht; ein Gate, das über der Kanalschicht angeordnet ist; und eine epitaktische Source/Drain-Struktur, die benachbart zu der Kanalschicht angeordnet ist. Die Kanalschicht, das Gate und die epitaktische Source/Drain-Struktur sind über dem dielektrischen Substrat angeordnet. Die epitaktische Source/Drain-Struktur weist einen inneren Teil mit einer ersten Dotierungskonzentration und einen äußeren Teil mit einer zweiten Dotierungskonzentration auf, die niedriger als die erste Dotierungskonzentration ist. Der innere Teil kontaktiert physisch das dielektrische Substrat, und der äußere Teil ist zwischen dem inneren Teil und der Kanalschicht angeordnet. Bei einigen Ausführungsformen kontaktiert der äußere Teil physisch das dielektrische Substrat. Bei einigen Ausführungsformen weist der innere Teil einen unteren Teil mit einer ersten Zusammensetzung, der das dielektrische Substrat physisch kontaktiert, und einen oberen Teil mit einer zweiten Zusammensetzung auf, der über dem unteren Teil angeordnet ist, wobei die zweite Zusammensetzung von der ersten Zusammensetzung verschieden ist. Bei einigen Ausführungsformen hat die erste Zusammensetzung eine erste Germaniumkonzentration, und die zweite Zusammensetzung hat eine zweite Germaniumkonzentration, die höher als die erste Germaniumkonzentration ist. Bei einigen Ausführungsformen umschließt das Gate die Kanalschicht, und die Kanalschicht kontaktiert physisch das dielektrische Substrat. Bei einigen Ausführungsformen umschließt das Gate die Kanalschicht und kontaktiert physisch das dielektrische Substrat. Bei einigen Ausführungsformen weist die epitaktische Source/Drain-Struktur weiterhin eine Verkappungsschicht auf, die über dem inneren und dem äußeren Teil angeordnet ist. Bei einigen Ausführungsformen ist das dielektrische Substrat zwischen einem ersten Isolationselement und einem zweiten Isolationselement angeordnet.
  • Eine beispielhafte Vorrichtung weist ein dielektrisches Substrat auf. Die Vorrichtung weist weiterhin Folgendes auf: einen Transistor mit einer Kanalschicht, einem Gate, das über mindestens zwei Seiten der Kanalschicht angeordnet ist, und einer epitaktischen Source/Drain-Struktur, die benachbart zu der Kanalschicht angeordnet ist. Die Kanalschicht, das Gate und die epitaktische Source/Drain-Struktur sind über dem dielektrischen Substrat angeordnet. Die epitaktische Source/Drain-Struktur weist eine erste epitaktische Seitenwand und eine zweite epitaktische Seitenwand auf, wobei eine Epitaxialschicht zwischen der ersten und der zweiten epitaktischen Seitenwand angeordnet ist. Die erste und die zweite epitaktische Seitenwand haben jeweils eine erste Dotierungskonzentration. Die Epitaxialschicht kontaktiert physisch das dielektrische Substrat, und sie hat eine zweite Dotierungskonzentration, die höher als die erste Dotierungskonzentration ist. Bei einigen Ausführungsformen ist die Kanalschicht eine Finne, die das dielektrische Substrat physisch kontaktiert, wobei das Gate die Finne umschließt. Bei einigen Ausführungsformen ist die Kanalschicht eine schwebend gehaltene Halbleiterschicht, und das Gate umschließt die schwebend gehaltene Halbleiterschicht und umschließt das dielektrische Substrat so, dass es dieses physisch kontaktiert. Bei einigen Ausführungsformen weist das dielektrische Substrat eine erste dielektrische Schicht auf, die eine zweite dielektrische Schicht umschließt.
  • Bei einigen Ausführungsformen ist die Kanalschicht eine erste Kanalschicht, und die Halbleiterstruktur weist weiterhin eine zweite Kanalschicht auf, die über der ersten Kanalschicht angeordnet ist. Bei einigen Ausführungsformen ist die erste epitaktische Seitenwand zwischen der ersten Kanalschicht und der Epitaxialschicht sowie zwischen der zweiten Kanalschicht und der Epitaxialschicht angeordnet, wobei die erste epitaktische Seitenwand sich zusammenhängend von der ersten Kanalschicht bis zu der zweiten Kanalschicht erstreckt und das dielektrische Substrat physisch kontaktiert. Bei einigen Ausführungsformen ist die erste epitaktische Seitenwand zwischen der ersten Kanalschicht und der Epitaxialschicht sowie zwischen der zweiten Kanalschicht und der Epitaxialschicht angeordnet, die erste epitaktische Seitenwand wird von der Epitaxialschicht unterbrochen, und die Epitaxialschicht ist zwischen der ersten epitaktischen Seitenwand und dem dielektrischen Substrat angeordnet und trennt diese voneinander. Bei einigen Ausführungsformen befindet sich die Epitaxialschicht weiterhin zwischen einem ersten Teil der ersten epitaktischen Seitenwand, der entlang einer ersten Seitenwand der ersten Kanalschicht angeordnet ist, und einem zweiten Teil der ersten epitaktischen Seitenwand, der entlang einer zweiten Seitenwand der zweiten Kanalschicht angeordnet ist, und die Epitaxialschicht trennt den ersten Teil von dem zweiten Teil.
  • Ein beispielhaftes Verfahren umfasst ein Erzeugen einer Source/Drain-Aussparung so, dass sie sich mit einer Tiefe in ein Halbleitersubstrat erstreckt; und ein epitaktisches Aufwachsen einer ersten Halbleiterschicht mit einer ersten Dotierungskonzentration in der Source/Drain-Aussparung. Die erste Halbleiterschicht ist entlang Seitenwänden und einer Unterseite der Source/Drain-Aussparung angeordnet. Eine Dicke der ersten Halbleiterschicht entlang der Unterseite der Source/Drain-Aussparung ist kleiner als die Tiefe. Das Verfahren umfasst weiterhin ein epitaktisches Aufwachsen einer zweiten Halbleiterschicht in der Source/Drain-Aussparung und über der ersten Halbleiterschicht. Die zweite Halbleiterschicht hat eine zweite Dotierungskonzentration, die höher als die erste Dotierungskonzentration ist. Das Verfahren umfasst weiterhin ein Ersetzen des Halbleitersubstrats durch ein dielektrisches Substrat. Die zweite Halbleiterschicht kontaktiert physisch das dielektrische Substrat. Bei einigen Ausführungsformen umfasst das Ersetzen des Halbleitersubstrats durch das dielektrische Substrat Folgendes: Bonden eines Trägerwafers an eine BEOL-Struktur, die über einer Vorderseite des Halbleitersubstrats angeordnet ist; Durchführen eines Ätzprozesses, um das Halbleitersubstrat und einen Teil der ersten Halbleiterschicht zu entfernen, der unter einer Oberseite des Halbleitersubstrats angeordnet ist, wodurch die zweite Halbleiterschicht freigelegt wird; und Herstellen einer dielektrischen Schicht über der freigelegten zweiten Halbleiterschicht. Bei einigen Ausführungsformen ist der Trägerwafer ein erster Trägerwafer, und das Verfahren umfasst weiterhin ein Bonden des dielektrischen Substrats an einen zweiten Trägerwafer; und ein Entfernen des ersten Trägerwafers aus der BEOL-Struktur. Bei einigen Ausführungsformen wird mit dem Ätzprozess außerdem ein Teil der zweiten Halbleiterschicht entfernt, der sich unter der Oberseite des Halbleitersubstrats befindet. Bei einigen Ausführungsformen wird kein Wannen-Implantationsprozess an dem Halbleitersubstrat durchgeführt.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen umrissen, sodass der Fachmann die Aspekte der vorliegenden Erfindung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwendet werden kann. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass hierin verschiedene Änderungen, Ersetzungen und Abwandlungen vorgenommen werden können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/142886 [0001]

Claims (20)

  1. Halbleiterstruktur mit: einem dielektrischen Substrat; einer Kanalschicht; einem Gate, das über der Kanalschicht angeordnet ist; und einer epitaktischen Source/Drain-Struktur, die benachbart zu der Kanalschicht angeordnet ist, wobei die Kanalschicht, das Gate und die epitaktische Source/Drain-Struktur über dem dielektrischen Substrat angeordnet sind, wobei die epitaktische Source/Drain-Struktur Folgendes aufweist: einen inneren Teil mit einer ersten Dotierungskonzentration, wobei der innere Teil das dielektrische Substrat physisch kontaktiert, und einen äußeren Teil mit einer zweiten Dotierungskonzentration, wobei die zweite Dotierungskonzentration niedriger als die erste Dotierungskonzentration ist und der äußere Teil zwischen dem inneren Teil und der Kanalschicht angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei das Gate die Kanalschicht umschließt und die Kanalschicht das dielektrische Substrat physisch kontaktiert.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei das Gate die Kanalschicht umschließt und das dielektrische Substrat physisch kontaktiert.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei der äußere Teil das dielektrische Substrat physisch kontaktiert.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei der innere Teil einen unteren Teil mit einer ersten Zusammensetzung, der das dielektrische Substrat physisch kontaktiert, und einen oberen Teil mit einer zweiten Zusammensetzung aufweist, der über dem unteren Teil angeordnet ist, wobei die zweite Zusammensetzung von der ersten Zusammensetzung verschieden ist.
  6. Halbleiterstruktur nach Anspruch 5, wobei die erste Zusammensetzung eine erste Germaniumkonzentration hat und die zweite Zusammensetzung eine zweite Germaniumkonzentration hat, die höher als die erste Germaniumkonzentration ist.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die epitaktische Source/Drain-Struktur weiterhin eine Verkappungsschicht aufweist, die über dem inneren Teil und dem äußeren Teil angeordnet ist.
  8. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das dielektrische Substrat zwischen einem ersten Isolationselement und einem zweiten Isolationselement angeordnet ist.
  9. Halbleiterstruktur mit: einem dielektrischen Substrat; und einem Transistor, der eine Kanalschicht, ein Gate, das über mindestens zwei Seiten der Kanalschicht angeordnet ist, und eine epitaktische Source/Drain-Struktur aufweist, die benachbart zu der Kanalschicht angeordnet ist, wobei die Kanalschicht, das Gate und die epitaktische Source/Drain-Struktur über dem dielektrischen Substrat angeordnet sind, wobei die epitaktische Source/Drain-Struktur Folgendes aufweist: eine erste epitaktische Seitenwand und eine zweite epitaktische Seitenwand, wobei die erste und die zweite epitaktische Seitenwand jeweils eine erste Dotierungskonzentration haben, und eine Epitaxialschicht, die zwischen der ersten und der zweiten epitaktischen Seitenwand angeordnet ist, wobei die Epitaxialschicht das dielektrische Substrat physisch kontaktiert und eine zweite Dotierungskonzentration hat, die höher als die erste Dotierungskonzentration ist.
  10. Halbleiterstruktur nach Anspruch 9, wobei die Kanalschicht eine Finne, die das dielektrische Substrat physisch kontaktiert, ist und das Gate die Finne umschließt.
  11. Halbleiterstruktur nach Anspruch 9 oder 10, wobei die Kanalschicht eine schwebend gehaltene Halbleiterschicht ist und das Gate die schwebend gehaltene Halbleiterschicht umschließt und das dielektrische Substrat so umschließt, dass es das dielektrische Substrat physisch kontaktiert.
  12. Halbleiterstruktur nach einem der Ansprüche 9 bis 11, wobei die Kanalschicht eine erste Kanalschicht ist und die Halbleiterstruktur weiterhin eine zweite Kanalschicht aufweist, die über der ersten Kanalschicht angeordnet ist, die erste epitaktische Seitenwand zwischen der ersten Kanalschicht und der Epitaxialschicht sowie zwischen der zweiten Kanalschicht und der Epitaxialschicht angeordnet ist, und die erste epitaktische Seitenwand sich zusammenhängend von der ersten Kanalschicht bis zu der zweiten Kanalschicht erstreckt und das dielektrische Substrat physisch kontaktiert.
  13. Halbleiterstruktur nach einem der Ansprüche 9 bis 11, wobei die Kanalschicht eine erste Kanalschicht ist und die Halbleiterstruktur weiterhin eine zweite Kanalschicht aufweist, die über der ersten Kanalschicht angeordnet ist, die erste epitaktische Seitenwand zwischen der ersten Kanalschicht und der Epitaxialschicht sowie zwischen der zweiten Kanalschicht und der Epitaxialschicht angeordnet ist, und die erste epitaktische Seitenwand von der Epitaxialschicht unterbrochen wird, wobei die Epitaxialschicht zwischen der ersten epitaktischen Seitenwand und dem dielektrischen Substrat angeordnet ist und diese voneinander trennt.
  14. Halbleiterstruktur nach Anspruch 12 oder 13, wobei die Epitaxialschicht sich weiterhin zwischen einem ersten Teil der ersten epitaktischen Seitenwand, der entlang einer ersten Seitenwand der ersten Kanalschicht angeordnet ist, und einem zweiten Teil der ersten epitaktischen Seitenwand, der entlang einer zweiten Seitenwand der zweiten Kanalschicht angeordnet ist, befindet und den ersten Teil von dem zweiten Teil trennt.
  15. Halbleiterstruktur nach einem der Ansprüche 9 bis 14, wobei das dielektrische Substrat eine erste dielektrische Schicht aufweist, die eine zweite dielektrische Schicht umschließt.
  16. Verfahren mit den folgenden Schritten: Erzeugen einer Source/Drain-Aussparung so, dass sie sich mit einer Tiefe in ein Halbleitersubstrat erstreckt; epitaktisches Aufwachsen einer ersten Halbleiterschicht mit einer ersten Dotierungskonzentration in der Source/Drain-Aussparung, wobei die erste Halbleiterschicht entlang Seitenwänden und einer Unterseite der Source/Drain-Aussparung angeordnet wird, wobei eine Dicke der ersten Halbleiterschicht entlang der Unterseite der Source/Drain-Aussparung kleiner als die Tiefe ist; epitaktisches Aufwachsen einer zweiten Halbleiterschicht in der Source/Drain-Aussparung und über der ersten Halbleiterschicht, wobei die zweite Halbleiterschicht eine zweite Dotierungskonzentration hat, die höher als die erste Dotierungskonzentration ist; und Ersetzen des Halbleitersubstrats durch ein dielektrisches Substrat, wobei die zweite Halbleiterschicht das dielektrische Substrat physisch kontaktiert.
  17. Verfahren nach Anspruch 16, wobei das Ersetzen des Halbleitersubstrats durch das dielektrische Substrat Folgendes umfasst: Bonden eines Trägerwafers an eine BEOL-Struktur (BEOL: Back End of Line), die über einer Vorderseite des Halbleitersubstrats angeordnet ist; Durchführen eines Ätzprozesses, um das Halbleitersubstrat und einen Teil der ersten Halbleiterschicht zu entfernen, der unter einer Oberseite des Halbleitersubstrats angeordnet ist, wobei durch den Ätzprozess die zweite Halbleiterschicht freigelegt wird; und Herstellen einer dielektrischen Schicht über der freigelegten zweiten Halbleiterschicht.
  18. Verfahren nach Anspruch 16 oder 17, wobei der Trägerwafer ein erster Trägerwafer ist, wobei das Verfahren weiterhin Folgendes umfasst: Bonden des dielektrischen Substrats an einen zweiten Trägerwafer; und Entfernen des ersten Trägerwafers aus der BEOL-Struktur.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei durch das Durchführen des Ätzprozesses außerdem ein Teil der zweiten Halbleiterschicht entfernt wird, der sich unter der Oberseite des Halbleitersubstrats befindet.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei an dem Halbleitersubstrat kein Wannen-Implantationsprozess durchgeführt wird.
DE102021119378.8A 2021-01-28 2021-07-27 Epitaktische source/drain-strukturen fürmultigate-vorrichtungen und deren herstellungsverfahren Pending DE102021119378A1 (de)

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