DE102018109911A1 - Finnen-basierte Streifen-Zellenstruktur zur Verbesserung der Speicherleistung - Google Patents

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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

Es werden Finnen-basierte Wannen-Streifens zum Verbessern der Leistung von Speichermatrizen, wie etwa statischen Direktzugriffsspeichermatrizen, offenbart. Ein beispielhaftes integriertes Schaltkreiselement (IC-Bauelement) weist einen FinFET auf, der über einem dotierten Bereich angeordnet ist, der mit einem Dotanden einer ersten Art dotiert ist. Der FinFET weist eine erste Finne mit einer ersten Breite, die mit dem Dotanden der ersten Art dotiert ist; und erste Source-/Drain-Elemente mit einem Dotanden einer zweiten Art auf. Das IC-Bauelement weist weiterhin einen Finnen-basierten Wannen-Streifen auf, der über dem dotierten Bereich angeordnet ist, der mit dem Dotanden der ersten Art dotiert ist. Der Finnen-basierte Wannen-Streifen verbindet den dotierten Bereich mit einer Spannung. Der Finnen-basierte Wannen-Streifen weist eine zweite Finne mit einer zweiten Breite, die mit dem Dotanden der ersten Art dotiert ist; und zweite Source-/Drain-Elemente mit dem Dotanden der ersten Art auf. Die zweite Breite ist größer als die erste Breite. Zum Beispiel ist ein Verhältnis der zweiten Breite zu der ersten Breite größer als etwa 1,1 und kleiner als etwa 1,5.

Description

  • Hintergrund der Erfindung
  • Ein statistischer Direktzugriffsspeicher (SRAM) bezeichnet im Allgemeinen einen Speicher, der gespeicherte Daten nur dann halten kann, wenn Strom angelegt wird. Wenn IC-Technologien (IC: integrierter Schaltkreis) zu kleineren Technologieknoten übergehen, werden zur Verbesserung der Leistung von SRAMs oftmals Finnen-basierte Strukturen, wie etwa Finnen-Feldeffekttransistoren (FinFETs), in SRAM-Zellen integriert, wobei jede SRAM-Zelle ein Datenbit speichern kann. Da die SRAM-Zellenleistung größtenteils Layout-abhängig ist (es ist zum Beispiel festgestellt worden, dass eine innere SRAM-Zelle einer SRAM-Matrix eine andere Leistung als eine Rand-SRAM-Zelle der SRAM-Matrix hat), sind Finnen-basierte Wannen-Streifen-Zellen zum Stabilisieren des Wannenpotentials implementiert worden, was eine einheitliche Ladungsverteilung in der gesamten SRAM-Matrix und somit eine einheitliche Leistung unter den SRAM-Zellen der SRAM-Matrix ermöglicht. Es ist jedoch festgestellt worden, dass mit kleiner werdenden Finnen-Abmessungen Finnen-basierte Wannen-Streifen-Zellen den Aufnahmewiderstand erhöhen und/oder die Latch-up-Leistung von SRAM-Matrizen verringern. Bestehende Wannen-Streifen-Zellen für SRAM-Matrizen sind zwar bisher für ihren angestrebten Zweck im Allgemeinen geeignet gewesen, aber sie sind nicht in jeder Hinsicht völlig zufriedenstellend gewesen.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A bis 1F sind schematische Teilansichten eines FinFET-Bauelements oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2 ist eine schematische Draufsicht einer Speichermatrix oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 3 ist eine schematische Draufsicht einer weiteren Speichermatrix oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 4 ist eine schematische Draufsicht einer noch weiteren Speichermatrix oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 5A bis 5G sind schematische Teilansichten einer Speichermatrix oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 6 ist ein Schaltbild einer Single-Port-SRAM-Zelle, die in einer Speicherzelle einer SRAM-Matrix implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 7 ist eine Draufsicht einer Single-Port-SRAM-Zelle, die in einer Speicherzelle einer Speichermatrix implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 8 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines FinFET-Bauelements, gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft allgemein IC-Bauelemente (IC: integrierter Schaltkreis) und insbesondere Finnen-basierte Streifen-Zellenstrukturen für IC-Bauelemente.
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus kann in der vorliegenden Erfindung, die nachstehend beschrieben wird, die Herstellung eines Elements auf einem anderen Element und/oder die Herstellung eines Elements, das mit einem anderen Element verbunden oder gekoppelt ist, Ausführungsformen umfassen, bei denen die Elemente in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen weitere Elemente zwischen den Elementen hergestellt werden können, sodass die Elemente nicht in direktem Kontakt sind. Darüber hinaus werden zur Vereinfachung der Beschreibung der Beziehung eines Elements zu einem anderen Element räumlich relative Begriffe, wie etwa „unterer“, „oberer“, „horizontaler“, „vertikaler“, „oberhalb“, „über“, „unterhalb“, „unter“, „nach oben“, „nach unten“, „oben“, „unten“ usw., sowie deren Derivate (z. B. die Adverbien „horizontal“, „nach unten“, „nach oben“ usw.) verwendet. Die räumlich relativen Begriffe sollen verschiedene Orientierungen des Bauelements abdecken, das die Elemente aufweist.
  • Für hochentwickelte IC-Technologieknoten sind Finnen-Feldeffekttransistoren (FinFETs) (die auch als nicht-planare Transistoren bezeichnet werden) bekannte und aussichtsreiche Kandidaten für Hochleistungs-Anwendungen und Anwendungen mit geringem Reststrom geworden. Bei Speichermatrizen, wie etwa SRAM-Matrizen (SRAM: statischer Direktzugriffsspeicher), werden zur Verbesserung der Leistung oftmals FinFETs in Speicherzellen integriert, wobei jede Speicherzelle ein Datenbit speichern kann. Die Speicherzellenleistung ist größtenteils Layout-abhängig ist. Es ist zum Beispiel festgestellt worden, dass eine innere Speicherzelle einer Speichermatrix eine andere Leistung als eine Rand-Speicherzelle der Speichermatrix hat. Bei einigen Implementierungen zeigen innere Speicherzellen und Rand-Speicherzellen unterschiedliche Schwellenspannungen (Vt), unterschiedliche Einschaltströme (Ion) und/oder unterschiedliche Ausschaltströme (Ioff). Daher sind Finnen-basierte Wannen-Streifen-Zellen zum Stabilisieren des Wannenpotentials implementiert worden, was eine einheitliche Ladungsverteilung in der gesamten Speichermatrix und somit eine einheitliche Leistung unter den Speicherzellen der Speichermatrix ermöglicht. Ein Finnen-basierter Wannen-Streifen (der auch als ein elektrisches Verbindungsstück bezeichnet wird) verbindet einen Wannenbereich, der einem FinFET einer Speicherzelle entspricht, elektrisch mit einem Spannungsknoten (oder einer Spannungsleitung). Zum Beispiel verbindet ein Finnen-basierter n-Wannen-Streifen einen n-Wannenbereich, der einem p-FinFET entspricht, elektrisch mit einem Spannungsknoten, wie etwa einem Spannungsknoten, der mit dem p-Transistor assoziiert ist, und ein Finnen-basierter p-Wannen-Streifen verbindet einen p-Wannenbereich, der einem n-FinFET entspricht, elektrisch mit einem Spannungsknoten, wie etwa einem Spannungsknoten, der mit dem n-Transistor assoziiert ist.
  • Es ist festgestellt worden, dass mit dem Übergang von FinFET-Technologien zu kleineren Technologieknoten (zum Beispiel 20 nm, 16 nm, 10 nm, 7 nm und kleiner) eine Verringerung des Finnenabstands und eine Verringerung der Finnenbreite die Vorzüge schmälern, die Finnen-basierte Wannen-Streifens bieten. Es ist zum Beispiel festgestellt worden, dass geringere Finnenbreiten den Wannen-Aufnahmewiderstand erhöhen, sodass der Wannen-Aufnahmewiderstand von Finnen-basierten (nicht-planaren) Wannen-Streifens viel höher als der Wannen-Aufnahmewiderstand von planaren Wannen-Streifens ist. Es ist beobachtet worden, dass diese Zunahme des Wannen-Aufnahmewiderstands die Latch-up-Leistung von Speichermatrizen verschlechtert, die Finnen-basierte Wannen-Streifens verwenden. In der vorliegenden Erfindung werden daher Modifikationen von Finnen-basierten Wannen-Streifens vorgeschlagen, mit denen eine Verbesserung der Leistung erzielt werden kann. Wie hier dargelegt wird, ist festgestellt worden, dass durch Vergrößern der Breite einer Finne eines Finnen-basierten Wannen-Streifens in Bezug zu der Breite einer Finne eines FinFET, die einem Finnen-basierten Wannen-Streifen entspricht, der Wannen-Aufnahmewiderstand, der mit dem Finnen-basierten Wannen-Streifen assoziiert ist, signifikant verringert wird, ohne dass die gewünschten Eigenschaften seines entsprechenden FinFET (zum Beispiel Schwellenspannung) beeinträchtigt werden und/oder wesentliche Modifikationen an bestehenden Herstellungsverfahren notwendig sind (zum Beispiel können die gewünschten Breitendifferenzen zwischen Wannen-Streifen-Finnen und FinFET-Finnen vorteilhaft mit Ätz-Ladeeffekten erzielt werden). Es ist außerdem festgestellt worden, dass durch Verringern des Wannen-Aufnahmewiderstands in der hier beschriebenen Weise die Latch-up-Immunität einer Speichermatrix verbessert wird, die den Finnen-basierten Wannen-Streifen verwendet. Andere Ausführungsformen können andere Vorzüge haben, und es ist kein spezieller Vorzug für eine Ausführungsform erforderlich.
  • Die 1A bis 1F sind schematische Teilansichten eines FinFET-Bauelements 10 oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Insbesondere ist 1A eine vereinfachte schematische Draufsicht des FinFET-Bauelements 10 (z. B. in einer xy-Ebene). 1B ist eine schematische Schnittansicht des FinFET-Bauelements 10 entlang der Linie 1B - 1B von 1A (zum Beispiel in einer xz-Ebene). 1C ist eine schematische Schnittansicht des FinFET-Bauelements 10 entlang der Linie 1C - 1C von 1A (zum Beispiel in der xz-Ebene). 1D ist eine schematische Schnittansicht des FinFET-Bauelements 10 entlang der Linie 1D - 1D von 1A (zum Beispiel in der xz-Ebene). 1E ist eine schematische Schnittansicht des FinFET-Bauelements 10 entlang der Linie 1E - 1E von 1A (zum Beispiel in der xz-Ebene), und 1F ist eine schematische Schnittansicht des FinFET-Bauelements 10 entlang der Linie 1F - 1F von 1A (zum Beispiel in einer yz-Ebene). Das FinFET-Bauelement 10 bezeichnet allgemein ein Finnenbasiertes (nicht-planares) Bauelement, das Bestandteil eines Mikroprozessors, einer Speicherzelle und/oder eines anderen IC-Bauelements sein kann. Bei einigen Implementierungen ist das IC-Bauelement 10 Bestandteil eines IC-Chips, oder es ist ein Ein-Chip-System (SoC) oder ein Teil davon, das verschiedene passive und aktive mikroelektronische Bauelemente umfasst, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), seitlich ausdiffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Die 1A bis 1F sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In dem FinFET-Bauelement 10 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen des FinFET-Bauelements 10 ersetzt, modifiziert oder weggelassen werden.
  • Das FinFET-Bauelement 10 weist ein Substrat (Wafer) 12 auf. Bei der dargestellten Ausführungsform weist das Substrat 12 Silizium auf. Alternativ oder zusätzlich kann das Substrat 12 Folgendes aufweisen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Alternativ ist das Substrat 12 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator(SOI)-Substrat, ein Siliziumgermanium-auf-Isolator(SGOI)-Substrat oder ein Germanium-auf-Isolator(GOI)-Substrat. Halbleiter-auf Isolator-Substrate können durch Trennung durch Implantieren von Sauerstoff (SIMOX), Waferbondung und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Implementierungen weist das Substrat 12 ein oder mehrere Materialien der Gruppe III-V auf. Bei einigen Implementierungen weist das Substrat 12 ein oder mehrere Materialien der Gruppe II-IV auf.
  • Das Substrat 12 weist verschiedene dotierte Bereiche auf, die entsprechend den Entwurfsanforderungen an das FinFET-Bauelement 10 konfiguriert sind. Bei der dargestellten Ausführungsform weist das Substrat 12 einen n-dotierten Bereich 14 (der auch als n-Wanne bezeichnet wird) und einen p-dotierten Bereich 16 (der auch als p-Wanne bezeichnet wird) auf. Der n-dotierte Bereich 14 ist für einen PMOS-FinFET 18A (PMOS: p-Metall-Oxid-Halbleiter), wie etwa einen Pull-up(PU)-FinFET, konfiguriert, und der p-dotierte Bereich 16 ist für einen NMOS-FinFET 18B, wie etwa einen Pull-down(PD)-FinFET, konfiguriert, sodass das FinFET-Bauelement 10 ein CMOS-FinFET ist. N-dotierte Bereiche, wie etwa der n-dotierte Bereich 14, werden mit n-Dotanden, wie etwa Phosphor, Arsen oder einem anderen n-Dotanden, oder einer Kombination davon dotiert. P-dotierte Bereiche, wie etwa der p-dotierte Bereich 16, werden mit p-Dotanden, wie etwa Bor (zum Beispiel BF2), Indium oder einem anderen p-Dotanden, oder einer Kombination davon dotiert. Bei einigen Implementierungen weist das Substrat 12 dotierte Bereiche auf, die mit einer Kombination aus p-Dotanden und n-Dotanden hergestellt sind. Die verschiedenen dotierten Bereiche können direkt auf und/oder in dem Substrat 12 hergestellt werden, sodass sie zum Beispiel eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhabene Struktur oder eine Kombination davon bereitstellen. Zum Herstellen der verschiedenen dotierten Bereiche können ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess durchgeführt werden. Weiterhin ist bei der dargestellten Ausführungsform ein n-Wannen-Streifen 19A so konfiguriert, dass er den n-dotierten Bereich 14 elektrisch mit einer ersten Versorgungsspannung, wie etwa einer Versorgungsspannung VDD , verbindet, und ein p-Wannen-Streifen 19B ist so konfiguriert, dass er den p-dotierten Bereich 16 elektrisch mit einer zweiten Versorgungsspannung, wie etwa einer Versorgungsspannung Vss, verbindet. Bei einigen Implementierungen ist die Versorgungsspannung VDD eine positive Versorgungsspannung, und die Versorgungsspannung VSS ist eine elektrische Masse. Bei einigen Implementierungen hat der n-dotierte Bereich 14 eine n-Dotierungskonzentration von etwa 5 × 1016 cm-3 bis etwa 5 × 1019 cm-3, und der p-dotierte Bereich 16 hat eine p-Dotierungskonzentration von etwa 5 × 1016 cm-3 bis etwa 5 × 1019 cm-3.
  • Das FinFET-Bauelement 10 weist verschiedene Finnen auf, die über dem Substrat 12 angeordnet sind, wie etwa eine Finne 20A, eine Finne 20B, eine Finne 20C, eine Finne 20D, eine Finne 20E und eine Finne 20F, die über dem Substrat 12 angeordnet sind. In den 1A bis 1F weist der p-FinFET 18A die Finnen 20A und 20B auf, die über (und in elektrischer Verbindung mit) dem n-dotierten Bereich 14 angeordnet sind. Der n-FinFET 18B weist die Finnen 20C und 20D auf, die über (und in elektrischer Verbindung mit) dem p-dotierten Bereich 16 angeordnet sind. Der n-Wannen-Streifen 19A weist die Finne 20E auf, die über (und in elektrischer Verbindung mit) dem n-dotierten Bereich 14 angeordnet ist, und der p-Wannen-Streifen 19B weist die Finne 20F auf, die über (und in elektrischer Verbindung mit) dem p-dotierten Bereich 16 angeordnet ist. Der p-FinFET 18A und der n-FinFET 18B sind somit Mehrfinnen-FinFETs, und der n-Wannen-Streifen 19A und der p-Wannen-Streifen 19B sind Einfinnen-Wannen-Streifens, obwohl in der vorliegenden Erfindung Ausführungsformen in Betracht gezogen werden, bei denen der p-FinFET 18A, der n-FinFET 18B, der n-Wannen-Streifen 19A und/oder der p-Wannen-Streifen 19B mehr oder weniger Finnen aufweisen. Bei einigen Implementierungen ist zur Verbesserung der Leistung des FinFET-Bauelements 10 eine Dotierungskonzentration der FinFET-Finnen kleiner als eine Dotierungskonzentration der Wannen-Streifen-Finnen. Zum Beispiel können die Finnen 20A und 20B des p-FinFET 18A und die Finne 20E des n-Wannen-Streifens 19A n-Dotanden aufweisen, wobei die n-Dotierungskonzentration der Finne 20E größer als die n-Dotierungskonzentration der Finnen 20A und 20B ist. Bei einigen Implementierungen ist die n-Dotierungskonzentration der Finne 20E mindestens dreimal größer als die n-Dotierungskonzentration der Finnen 20A und 20B. Bei einigen Implementierungen haben die Finnen 20A und 20B eine n-Dotierungskonzentration von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3, während die Finne 20E eine n-Dotierungskonzentration von etwa 1 × 1015 cm-3 bis etwa 5 × 1018 cm-3 hat. Bei einigen Implementierungen ist die n-Dotierungskonzentration des n-dotierten Bereichs 14 größer als die n-Dotierungskonzentration der Finnen 20A und 20B und kleiner als die n-Dotierungskonzentration der Finne 20E. In dem Beispiel können die Finnen 20C und 20D des n-FinFET 18B und die Finne 20F des p-Wannen-Streifens 19B p-Dotanden aufweisen, wobei die p-Dotierungskonzentration der Finne 20F größer als die p-Dotierungskonzentration der Finnen 20C und 20D ist. Bei einigen Implementierungen ist die p-Dotierungskonzentration der Finne 20F mindestens dreimal größer als die p-Dotierungskonzentration der Finnen 20C und 20D. Bei einigen Implementierungen haben die Finnen 20C und 20D eine p-Dotierungskonzentration von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3, während die Finne 20F eine p-Dotierungskonzentration von etwa 5 × 1016 cm-3 bis etwa 5 × 1019 cm-3 hat. Bei einigen Implementierungen ist die p-Dotierungskonzentration des p-dotierten Bereichs 16 größer als die p-Dotierungskonzentration der Finnen 20C und 20D und kleiner als die p-Dotierungskonzentration der Finne 20F.
  • Die Finnen 20A bis 20F haben jeweils mindestens einen Kanalbereich, mindestens einen Source-Bereich und mindestens einen Drain-Bereich, die entlang ihrer Länge in der y-Richtung definiert sind, wobei ein Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich (die in der Regel als Source-/Drain-Bereiche bezeichnet werden) angeordnet ist. Die Kanalbereiche weisen einen oberen Teil auf, der zwischen Seitenwandteilen definiert ist, wobei der obere Teil und die Seitenwandteile in eine Gate-Struktur (die später beschrieben wird) hineinreichen, sodass während des Betriebs Strom zwischen den Source-/Drain-Bereichen fließen kann. Die Source-/Drain-Bereiche können ebenfalls obere Teile aufweisen, die zwischen Seitenwandteilen definiert sind. Die Finnen 20A und 20B des p-FinFET 18A sind im Wesentlichen parallel zueinander orientiert, und die Finnen 20C und 20D des n-FinFET 18B sind ebenfalls im Wesentlichen parallel zueinander orientiert. Die Finnen 20A bis 20F haben jeweils eine Breite, die in einer x-Richtung definiert ist, eine Länge, die in einer y-Richtung definiert ist, und eine Höhe, die in einer z-Richtung definiert ist. Die Finnen 20A bis 20F weisen jeweils einen oberen aktiven Finnenbereich 22U (der im Allgemeinen einen Teil der Finnen 20A bis 20F bezeichnet, der aus einer Oberseite einer Trennstruktur 24 herausragt) und einen unteren aktiven Finnenbereich 22L auf (der im Allgemeinen einen Teil der Finnen 20A bis 20F bezeichnet, der von einer Oberseite des Substrats 12 zu der Oberseite der Trennstruktur 24 verläuft). Zur Verbesserung der Leistung des FinFET-Bauelements 10 sind Breiten der Wannen-Streifen-Finnen größer als Breiten der FinFET-Finnen. Zum Beispiel sind Breiten der oberen Finnenbereiche 22U des n-Wannen-Streifens 19A und des p-Wannen-Streifens 19B größer als Breiten der oberen aktiven Bereiche 22U des p-FinFET 18A und des n-FinFET 18B. Bei der dargestellten Ausführungsform ist eine Breite w1 der Finne 20E, die zu dem n-Wannen-Streifen 19A gehört, größer als eine Breite w2 der Finnen 20A und 20B, die zu dem p-FinFET 18A gehören, und eine Breite w3 der Finne 20F, die zu dem p-Wannen-Streifen 19B gehört, ist größer als eine Breite w4 der Finnen 20C und 20D, die zu dem n-FinFET 18B gehören. Durch Vergrößern der Breiten der Wannen-Streifen-Finnen (hier w1 und w3 ) wird der Wannen-Aufnahmewiderstand, den der n-Wannen-Streifen 19A und der p-Wannen-Streifen 19B zeigen, verringert, wodurch die Leistung des FinFET-Bauelements 10 verbessert wird. Die Breiten w1 bis w4 sind jeweils in den Kanalbereichen der Finnen 20A bis 20F definiert. Bei einigen Implementierungen ist eine Breite einer Wannen-Streifen-Finne um etwa 10 % bis etwa 50 % größer als eine Breite einer FinFET-Finne. Zum Beispiel beträgt ein Verhältnis der Breite einer Wannen-Streifen-Finne zu der Breite einer FinFET-Finne (das im Allgemeinen als ein Finnenbreitenverhältnis zunächst wird) etwa 1,1 bis etwa 1,5, sodass ein Verhältnis w1 zu w2 1,1 < w1/w2 < 1,5 ist und/oder ein Verhältnis w3 zu w4 1,1 < w3/w4 < 1,5 ist. Bei einigen Implementierungen haben die Wannen-Streifen-Finnen im Wesentlichen die gleiche Breite (zum Beispiel w1 ≈ w3), und die FinFET-Finnen haben ebenfalls im Wesentlichen die gleiche Breite (zum Beispiel w2 ≈ w4).
  • In der vorliegenden Erfindung werden Änderungen der Höhen, Breiten und/oder Längen der Finnen 20A bis 20F berücksichtigt, die durch die Bearbeitung und Herstellung des IC-Bauelements 10 entstehen können. Bei der dargestellten Ausführungsform haben die Finnen 20A bis 20F kleiner werdende Breiten entlang ihren jeweiligen Höhen, wobei die Breiten w1 bis w4 entlang den Höhen der Finnen 20A bis 20F abnehmen. Bei der dargestellten Ausführungsform stellen die Breiten w1 bis w4 jeweils einen Mittelwert einer sich ändernden Breite von jeweiligen unteren Teilen B der oberen aktiven Finnenbereiche 22U der Finnen 20A bis 20F dar. Bei diesen Implementierungen nehmen die Breiten von einer Oberseite des Trennelements 24 zu Grenzen hin ab, die die unteren Teile B der oberen aktiven Finnenbereiche 22U definieren, sodass die Breiten w1 bis w4 jeweils einen Mittelwert der abnehmenden Breiten der unteren Teile B der oberen aktiven Finnenbereiche 22U entlang ihren Höhen darstellen. Bei einigen Implementierungen machen die unteren Teile B der oberen aktiven Finnenbereiche 22U etwa die untersten 5 nm der Finnen 20A bis 20F aus. Bei einigen Implementierungen ist die Verjüngung der oberen aktiven Finnenbereiche 22U, der unteren aktiven Finnenbereiche 22L und/oder einer Gesamtheit der Wannen-Streifen-Finnen größer als eine Verjüngung der oberen aktiven Finnenbereiche 22U, der unteren aktiven Finnenbereiche 22L und/oder einer Gesamtheit der FinFET-Finnen. Zum Beispiel ist eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 22U der Finne 20E größer als eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 22U der Finnen 20A und 20B, und/oder eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 22U der Finne 20F ist größer als eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 22U der Finnen 20C und 20D. Bei einigen Implementierungen stellen die Breiten w1 bis w4 jeweils einen Mittelwert einer sich ändernden Breite einer Gesamtheit der jeweiligen oberen aktiven Finnenbereiche 22U dar. Bei diesen Implementierungen nehmen die Breiten von einer Oberseite des Trennelements 24 zu den Oberseiten der Finnen 20A bis 20F ab, sodass die Breiten w1 bis w4 jeweils einen Mittelwert der abnehmenden Breiten der oberen aktiven Finnenbereiche 22U entlang ihren Höhen darstellen. Bei einigen Implementierungen stellen die Breiten w1 bis w4 jeweils einen Mittelwert einer sich ändernden Breite von oberen Teilen der jeweiligen aktiven Finnenbereiche 22U dar. Bei diesen Implementierungen nehmen die Breiten von Grenzen, die die oberen Teile der oberen aktiven Finnenbereiche 22U definieren, zu den Oberseiten der Finnen 20A bis 20F ab, sodass die Breiten w1 bis w4 jeweils einen Mittelwert der abnehmenden Breiten der oberen Teile der oberen aktiven Finnenbereiche 22U entlang ihren Höhen darstellen. Bei einigen Implementierungen stellen die Breiten w1 bis w4 jeweils einen Mittelwert einer sich ändernden Breite einer Gesamtheit der Finnen 20A bis 20F dar. Bei diesen Implementierungen nehmen die Breiten von der Oberseite des Substrats 12 zu der Oberseite der Finnen 20A bis 20F ab, sodass die Breiten w1 bis w4 jeweils einen Mittelwert der abnehmenden Breiten der Finnen 20A bis 20F entlang ihren Höhen darstellen. Bei einigen Implementierungen können sich in Abhängigkeit davon, wo die Breiten w1 bis w4 entlang den Höhen der Finnen 20A bis 20F gemessen werden, die Breiten w1 bis w4 von etwa 5 nm bis etwa 15 nm entlang den Finnen 20A bis 20F ändern. Bei einigen Implementierungen ändert sich die Finnenbreite in Abhängigkeit von einer Position einer Finne in Bezug zu anderen Finnen und/oder in Bezug zu anderen Strukturelementen des FinFET-Bauelements 10. Zum Beispiel sind Breiten von mittleren Finnen größer als Breiten von Randfinnen. In einem anderen Beispiel sind alternativ die Breiten der mittleren Finnen kleiner als die Breiten der Randfinnen. Bei diesen Implementierungen können außerdem jeweilige Breiten der Randfinnen und der mittleren Finnen jeweilige mittlere Breiten der Randfinnen und der mittleren Finnen in der hier beschriebenen Weise darstellen. Die Finnen 20A bis 20F sind zwar als Finnen mit abnehmenden Breiten dargestellt, aber bei einigen Implementierungen haben die Finnen 20A bis 20F im Wesentlichen die gleichen Breiten entlang ihren jeweiligen Höhen.
  • Bei einigen Implementierungen sind die Finnen 20A bis 20F Teile des Substrats 12 (wie etwa Teile einer Materialschicht des Substrats 12). Wenn das Substrat 12 zum Beispiel Silizium aufweist, weisen die Finnen 20A bis 20F ebenfalls Silizium auf. Alternativ sind bei einigen Implementierungen die Finnen 20A bis 20F in einer Materialschicht, wie etwa einer oder mehreren Halbleitermaterialschichten, die sich über dem Substrat 12 befinden, definiert. Zum Beispiel können die Finnen 20A bis 20F einen Halbleiterschichtstapel umfassen, der verschiedene Halbleiterschichten hat (wie etwa eine Heterostruktur), die über dem Substrat 12 angeordnet sind. Die Halbleiterschichten können geeignete Halbleitermaterialien aufweisen, wie etwa Silizium, Germanium, Siliziumgermanium oder andere geeignete Halbleitermaterialien, oder Kombinationen davon. Die Halbleiterschichten können in Abhängigkeit von den Entwurfsanforderungen an das FinFET-Bauelement 10 gleiche oder unterschiedliche Materialien, Ätzraten, konstituierende Atomanteile, konstituierende Massenanteile, Dicken und/oder Konfigurationen haben. Bei einigen Implementierungen umfasst der Halbleiterschichtstapel wechselnde Halbleiterschichten, wie etwa Halbleiterschichten, die aus einem ersten Material bestehen, und Halbleiterschichten, die aus einem zweiten Material bestehen. Zum Beispiel wechseln sich in dem Halbleiterschichtstapel Siliziumschichten mit Siliziumgermaniumschichten ab (zum Beispiel SiGe / Si / SiGe / Si / SiGe / Si von unten nach oben). Bei einigen Implementierungen umfasst der Halbleiterschichtstapel Halbleiterschichten aus dem gleichen Material, aber mit wechselnden konstituierenden Atomanteilen, wie etwa Halbleiterschichten, die einen Bestandteil mit einem ersten Atomanteil haben, und Halbleiterschichten, die einen Bestandteil mit einem zweiten Atomanteil haben. Zum Beispiel umfasst der Halbleiterschichtstapel Siliziumgermaniumschichten, die wechselnde Silizium- und/oder Germanium-Atomanteile haben (zum Beispiel SiaGeb / SicGed / SiaGeb / SiaGed / SiaGeb/ SicGed von unten nach oben, wobei a und c unterschiedliche Atomanteile von Silizium sind und b und d unterschiedliche Atomanteile von Germanium sind).
  • Die Finnen 20A bis 20F werden mit einem geeigneten Verfahren über dem Substrat 12 hergestellt. Bei einigen Implementierungen wird eine Kombination aus Abscheidungs-, lithografischen und/oder Ätzprozessen durchgeführt, um die Finnen 20A bis 20F zu definieren, die von dem Substrat 12 abgehen, wie in den 1A bis 1F gezeigt ist. Zum Beispiel umfasst das Herstellen der Finnen 20A bis 20F das Durchführen eines lithografischen Prozesses, um eine strukturierte Resistschicht über dem Substrat 12 (oder einer Materialschicht, wie etwa einer Heterostruktur, die über dem Substrat 12 angeordnet ist) herzustellen, und das Durchführen eines Ätzprozesses, um eine Struktur, die in der strukturierten Resistschicht definiert ist, auf das Substrat 12 (oder die Materialschicht, wie etwa die Heterostruktur, die über dem Substrat 12 angeordnet ist) zu übertragen. Der lithografische Prozess kann das Herstellen einer Resistschicht auf dem Substrat 12 (zum Beispiel durch Schleuderbeschichtung), das Durchführen einer Härtung vor der Belichtung, das Durchführen eine Belichtung unter Verwendung einer Maske, das Durchführen einer Härtung nach der Belichtung und das Durchführen einer Entwicklung umfassen. Während der Belichtung wird die Resistschicht einer Strahlungsenergie, wie etwa UV-Licht, tiefem UV-Licht (DUV-Licht) oder extremem UV-Licht (EUV-Licht), ausgesetzt, wobei die Maske in Abhängigkeit von der Struktur der Maske und/oder der Masken-Art (zum Beispiel Binärmaske, Phasenverschiebungsmaske oder EUV-Maske) Strahlung blockiert, durchlässt und/oder reflektiert, sodass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht empfindlich für die Strahlungsenergie ist, ändern sich bestrahlte Teile der Resistschicht chemisch, und bestrahlte (oder nichtbestrahlte) Teile der Resistschicht lösen sich während der Entwicklung in Abhängigkeit von den Eigenschaften der Resistschicht und den Eigenschaften der für die Entwicklung verwendeten Entwicklerlösung auf. Nach der Entwicklung weist die strukturierte Resistschicht eine Resiststruktur auf, die der Maske entspricht. Bei dem Ätzprozess wird die strukturierte Resistschicht als eine Ätzmaske zum Entfernen von Teilen des Substrats 12 (oder einer Materialschicht, die über dem Substrat 12 angeordnet ist) verwendet. Der Ätzprozess kann einen Trockenätzprozess, wie etwa eine reaktive Ionenätzung (RIE), einen Nassätzprozess, andere geeignete Ätzprozesse oder Kombinationen davon umfassen. Nach dem Ätzprozess wird die strukturierte Resistschicht zum Beispiel mit einem Resist-Ablösungsprozess von dem Substrat 12 entfernt. Alternativ werden die Finnen 20A bis 20F mit den folgenden Prozessen hergestellt: einem Mehrfachstrukturierungsprozess, wie etwa einem DPL-Prozess (DPL: Doppelstrukturierungslithografie) [zum Beispiel einem Lithografie-Ätzung-Lithografie-Ätzungs-Prozess (LELE-Prozess), einem selbstjustierten Doppelstrukturierungsprozess (SADP-Prozess), einem SIDP-Prozess (SIDP: spacer-isdielectric patterning; Strukturierung mit einem Abstandshalter aus einem Dielektrikum), einem anderen Doppelstrukturierungsprozess oder einer Kombination davon], einem Dreifachstrukturierungsprozess [zum Beispiel einem Lithografie-Ätzung-Lithografie-Ätzung-Lithografie-Ätzungs-Prozess (LELELE-Prozess), einem selbstjustierten Dreifachstrukturierungsprozess (SATP-Prozess), einem anderen Dreifachstrukturierungsprozess oder einer Kombination davon], einem anderen Mehrfachstrukturierungsprozess [zum Beispiel einem selbstjustierten Vierfachstrukturierungsprozess (SAQP-Prozess)] oder einer Kombination davon. In der Regel verbinden Doppelstrukturierungsprozesse und/oder Mehrfachstrukturierungsprozesse lithografische Prozesse mit selbstjustierten Prozessen, sodass Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten lithografischen Prozess erzielt werden können. Zum Beispiel wird bei einigen Implementierungen eine strukturierte Opferschicht mit einem lithografischen Prozess über einem Substrat hergestellt, und entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Dann wird die strukturierte Opferschicht entfernt, und die Abstandshalter können zum Strukturieren des Substrats zu Finnen, wie etwa den Finnen 20A bis 20F, verwendet werden. Bei einigen Implementierungen werden DSA-Verfahren (DSA: directed self-assembly; gerichtete Selbstmontage) bei der Herstellung der Finnen 20A bis 20F verwendet. Darüber hinaus können bei einigen Implementierungen in dem Belichtungsprozess die maskenlose Lithografie, das Elektronenstrahl-Schreiben, das Ionenstrahl-Schreiben und/oder die Nanoimprint-Technologie verwendet werden.
  • Bei einigen Implementierungen weist die strukturierte Resistschicht (oder die strukturierte Maskenschicht) eine Wannen-Streifen-Finnenstruktur, die Wannen-Streifen-Finnen definiert, und eine FinFET-Finnenstruktur auf, die FinFET-Finnen definiert, wobei die Wannen-Streifen-Finnenstruktur und die FinFET-Finnenstruktur im Wesentlichen die gleichen Breiten für die Wannen-Streifen-Finnen und die FinFET-Finnen definieren. Bei diesen Implementierungen wird dann in einem Ätzprozess die strukturierte Resistschicht als eine Ätzmaske zum Entfernen von Teilen des Substrats 12 (oder einer Materialschicht, die über dem Substrat 12 angeordnet ist) verwendet, sodass die Finnen 20A bis 20D, die der FinFET-Finnenstruktur entsprechen, und die Finnen 20 E und 20F entstehen, die der Wannen-Streifen-Finnenstruktur entsprechen. Da eine Finnendichte der Wannen-Streifen-Finnenstruktur (die den Finnen 20 E und 20F entspricht) kleiner als eine Finnendichte der FinFET-Finnenstruktur (die den Finnen 20A bis 20D entspricht) ist, führen Ätz-Ladeeffekte (die normalerweise nachteilig sind), die durch die unterschiedliche Finnendichten entstehen, dazu, dass die Breiten der Finnen 20A bis 20D kleiner als die Breiten der Finnen 20 E und 20F (hier die Breiten w1 bis w4 ) sind, sodass die hier beschriebenen Vorzüge erzielt werden können. Bei einigen Implementierungen wird ein Verkleinerungsprozess durchgeführt, um die Finnen 20A bis 20D zu verkleinern und dadurch die Breite der Finnen 20A bis 20D zu reduzieren, sodass die Breite der Finnen 20A bis 20D kleiner als die Breite der Finnen 20 E und 20F ist. Für den Verkleinerungsprozess wird ein geeignetes Verfahren zum Reduzieren der Größe der Finnen 20A bis 20D verwendet. Zum Beispiel umfasst bei einigen Implementierungen der Verkleinerungsprozess einen Ätzprozess, mit dem die Finnen 20A bis 20D in Bezug zu anderen Strukturelementen des FinFET-Bauelements 10 selektiv geätzt werden können. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon. Bei einigen Implementierungen wird für einen Nassätzprozess eine Ätzlösung verwendet, die Ammoniakhydrat (NH4OH), Wasserstoffperoxid (H2O2), Schwefelsäure (H2SO4) Tetramethylammoniumhydroxid (TMAH), eine andere geeignete Nassätzlösung oder Kombinationen davon umfasst. Für die Nassätzlösung kann zum Beispiel eine NH4OH:H2O2-Lösung, eine NH4OH:H2O2:H2O-Lösung, die als Ammoniak-Peroxid-Mischung (APM) bekannt ist, oder eine H2SO4:H2O2-Lösung, die als Schwefelsäure-Peroxid-Mischung (SPM) bekannt ist, verwendet werden. Bei einigen Implementierungen wird für einen Trockenätzprozess ein Ätzgas verwendet, das ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen davon umfasst. Bei einigen Ausführungsformen wird für den Verkleinerungsprozess ein Oxidationsprozess verwendet. Zum Beispiel können bei dem Verkleinerungsprozess die Finnen 20A bis 20D einer Ozon-Umgebung ausgesetzt werden, wodurch ein Teil der Finnen 20A bis 20D oxidiert, der anschließend mit einem Reinigungsprozess und/oder einem Ätzprozess entfernt wird.
  • Eine oder mehrere Trennelemente 24 werden über und/oder in dem Substrat 12 hergestellt, um verschiedene Bereiche, wie etwa verschiedene Bauelementbereiche, des FinFET-Bauelements 10 zu trennen. Zum Beispiel trennt und isoliert das Trennelement 24 aktive Bauelementbereiche und/oder passive Bauelementbereiche voneinander, wie etwa den p-FinFET 18A, den n-FinFET 18B, den n-Wannen-Streifen 19A und den p-Wannen-Streifen 19B. Das Trennelement 24 trennt und isoliert außerdem Finnen voneinander, wie etwa die Finnen 20A bis 20F. Bei der dargestellten Ausführungsform umschließt das Trennelement 24 einen unteren Teil der Finnen 20A bis 20F, sodass obere aktive Finnenbereiche 22U und untere aktive Finnenbereiche 22L definiert werden. Das Trennelement 24 weist Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein anderes geeignetes Isoliermaterial (das zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder einen anderen geeigneten isolierenden Bestandteil aufweist) oder Kombinationen davon auf. Das Trennelement 24 kann unterschiedliche Strukturen umfassen, wie etwa STI-Strukturen (STI: flache Grabenisolation), DTI-Strukturen (DTI: tiefe Grabenisolation) und/oder LOCOS-Strukturen (LOCOS: lokale Oxidation von Silizium). Bei einigen Implementierungen können STI-Strukturelemente durch Ätzen eines Grabens in dem Substrat 12 (zum Beispiel mit einem Trockenätzprozess und/oder einem Nassätzprozess) und Füllen des Grabens mit einem Isoliermaterial (zum Beispiel durch chemische Aufdampfung oder Glas-Rotationsbeschichtung) hergestellt werden. Zum Entfernen von überschüssigem Isoliermaterial und/oder zum Planarisieren einer Oberseite des Trennelements 24 kann eine chemisch-mechanische Polierung (CMP) durchgeführt werden. Bei einigen Implementierungen können STI-Strukturelemente dadurch hergestellt werden, dass nach der Herstellung der Finnen 20A bis 20F ein Isoliermaterial über dem Substrat 12 so abgeschieden wird, dass es Spalte (Gräben) zwischen den Finnen 20A bis 20F füllt, und das Isoliermaterial rückgeätzt wird, sodass das Trennelement 24 entsteht. Bei einigen Implementierungen hat das Trennelement 24 eine Mehrschichtstruktur, die die Gräben füllt, wie etwa eine massive dielektrische Schicht, die über einer dielektrischen Deckschicht angeordnet ist, wobei die massive dielektrische Schicht und die dielektrische Deckschicht Materialien aufweisen, die von Entwurfsanforderungen abhängig sind (zum Beispiel eine massive dielektrische Schicht, die Siliziumnitrid aufweist und über einer dielektrischen Deckschicht angeordnet ist, die thermisches Oxid aufweist). Bei einigen Implementierungen weist das Trennelement 24 eine dielektrische Schicht auf, die über einer dotierten Deckschicht [die zum Beispiel Borsilicatglas (BSG) oder Phosphorsilicatglas (PSG) aufweist] angeordnet ist.
  • Über den Finnen 20A bis 20F sind verschiedene Gate-Strukturen angeordnet, wie etwa eine Gate-Struktur 30A, eine Gate-Struktur 30B, eine Gate-Struktur 30C, eine Gate-Struktur 30D, eine Gate-Struktur 30E, eine Gate-Struktur 30F und eine Gate-Struktur 30G. Die Gate-Strukturen 30A bis 30G verlaufen entlang der x-Richtung (zum Beispiel im Wesentlichen senkrecht zu den Finnen 20A bis 20F). Bei der dargestellten Ausführungsform sind die Gate-Strukturen 30B und 30C über den Kanalbereichen der Finnen 20A bis 20D angeordnet. Bei einigen Implementierungen umschließen die Gate-Strukturen 30B und 30C jeweilige Kanalbereiche der Finnen 20A bis 20D, sodass sie sich zwischen jeweiligen Source-/Drain-Bereichen der Finnen 20A bis 20D befinden. Die Gate-Strukturen 30B und 30C reichen in jeweilige Kanalbereiche der Finnen 20A bis 20D hinein, sodass bei Betrieb Strom zwischen den jeweiligen Source-/Drain-Bereichen der Finnen 20A bis 20D fließen kann. Weiterhin umschließt bei der dargestellten Ausführungsform die Gate-Struktur 30A Teile der Finnen 20A bis 20D, die so positioniert sind, dass sich ein Source-/Drain-Bereich der Finnen 20A bis 20D zwischen der Gate-Struktur 30A und der Gate-Struktur 30B befindet; die Gate-Struktur 30D umschließt Teile der Finnen 20A bis 20D, die so positioniert sind, dass sich ein Source-/Drain-Bereich der Finnen 20A bis 20D zwischen der Gate-Struktur 30D und der Gate-Struktur 30C befindet; und die Gate-Strukturen 30E bis 30G umschließen Teile der Finnen 20E und 20F, die so positioniert sind, dass sich Source-/Drain-Bereiche der Finnen 20E und 20F zwischen der Gate-Struktur 30F und den Gate-Strukturen 30E und 30G befinden. Bei einigen Implementierungen sind die Gate-Strukturen 30B und 30C aktive Gate-Strukturen, während die Gate-Strukturen 30A und 30D und die Gate-Strukturen 30E bis 30G Dummy-Gate-Strukturen sind. Eine „aktive Gate-Struktur“ bezeichnet im Allgemeinen eine elektrisch funktionsfähige Gate-Struktur, während eine „Dummy-Gate-Struktur“ im Allgemeinen eine elektrisch nicht funktionsfähige Gate-Struktur bezeichnet. Bei einigen Implementierungen imitiert eine Dummy-Gate-Struktur zwar physikalische Eigenschaften einer aktiven Gate-Struktur, wie etwa physische Abmessungen der aktiven Gate-Struktur, aber sie ist in dem FinFET-Bauelement 10 nicht elektrisch funktionsfähig (mit anderen Worten, sie lässt keinen Strom zwischen den Source-/Drain-Bereichen fließen). Bei einigen Implementierungen ermöglichen die Gate-Strukturen 30A und 30D und die Gate-Strukturen 30E bis 30F eine im Wesentlichen gleichbleibende Bearbeitungsumgebung, die zum Beispiel ein gleichmäßiges epitaxiales Aufwachsen von Material in den Source-/Drain-Bereichen der Finnen 20A bis 20F (zum Beispiel beim Herstellen von epitaxialen Source-/Drain-Strukturelementen), einheitliche Ätzraten in den Source-/Drain-Bereichen der Finnen 20A bis 20F (zum Beispiel beim Herstellen von Source-/Drain-Aussparungen) und/oder einheitliche, im Wesentlichen planare Flächen (zum Beispiel durch Reduzieren oder Vermeiden von CMP-induzierten Kümpelungseffekten) ermöglicht.
  • Die Gate-Strukturen 30A bis 30G umfassen Gate-Stapel, die so konfiguriert sind, dass sie die gewünschte Funktionalität entsprechend den Entwurfsanforderungen an das FinFET-Bauelement 10 erzielen, sodass die Gate-Strukturen 30A bis 30G gleiche oder unterschiedliche Schichten und/oder Materialien aufweisen. Bei der dargestellten Ausführungsform haben die Gate-Strukturen 30A bis 30G Gate-Stapel, die ein Gate-Dielektrikum 32, eine Gate-Elektrode 34 und eine Hartmaskenschicht 36 aufweisen. Da sich die Gate-Strukturen 30A bis 30D über den p-FinFET 18A und den n-FinFET 18B erstrecken, können die Gate-Strukturen 30A bis 30D unterschiedliche Schichten in Bereichen haben, die dem p-FinFET 18A und dem n-FinFET 18B entsprechen. Zum Beispiel können eine Anzahl, eine Konfiguration und/oder Materialien von Schichten des Gate-Dielektrikums 32 und/oder der Gate-Elektrode 34, die dem p-FinFET 18A entsprechen, von einer Anzahl, einer Konfiguration und/oder Materialien von Schichten des Gate-Dielektrikums 32 und/oder der Gate-Elektrode 34, die dem n-FinFET 18B entsprechen, verschieden sein. Da sich die Gate-Strukturen 30A bis 30D über den n-Wannen-Streifen 19A und den p-Wannen-Streifen 19B erstrecken, können die Gate-Strukturen 30E bis 30G unterschiedliche Schichten in Bereichen haben, die dem n-Wannen-Streifen 19A und dem p-Wannen-Streifen 19B entsprechen. Zum Beispiel können eine Anzahl, eine Konfiguration und/oder Materialien von Schichten des Gate-Dielektrikums 32 und/oder der Gate-Elektrode 34, die dem n-Wannen-Streifen 19A entsprechen, von einer Anzahl, einer Konfiguration und/oder Materialien von Schichten des Gate-Dielektrikums 32 und/oder der Gate-Elektrode 34, die dem p-Wannen-Streifen 19B entsprechen, verschieden sein.
  • Die Gate-Stapel der Gate-Strukturen 30A bis 30G werden mit einem Gate-zuletzt-Prozess, einem Gate-zuerst-Prozess oder einem Gate-zuletzt-/Gate-zuerst-Hybridprozess hergestellt. Bei Gate-zuletzt-Prozess-Implementierungen weisen eine oder mehrere der Gate-Strukturen 30A bis 30G Dummy-Gate-Stapel auf, die später durch Metall-Gate-Stapel ersetzt werden. Die Dummy-Gate-Stapel umfassen zum Beispiel eine Zwischenschicht (die zum Beispiel Siliziumoxid aufweist) und eine Dummy-Gate-Elektrodenschicht (die zum Beispiel Polysilizium aufweist). Bei diesen Implementierungen wird die Dummy-Gate-Elektrodenschicht entfernt, um Öffnungen (Gräben) zu erzeugen, in denen später das Gate-Dielektrikum 32 und/oder die Gate-Elektrode 34 hergestellt werden. Bei einigen Implementierungen wird ein Dummy-Gate-Stapel mindestens einer der Gate-Strukturen 30A bis 30G durch einen Metall-Gate-Stapel ersetzt, während ein Dummy-Gate-Stapel mindestens einer der Gate-Strukturen 30A bis 30G bestehen bleibt. Gate-zuletzt-Prozesse und/oder Gate-zuerst-Prozesse können Abscheidungsprozesse, lithografische Prozesse, Ätzprozesse, andere geeignete Prozesse oder Kombinationen davon implementieren. Die Abscheidungsprozesse umfassen CVD, physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), metallorganische chemische Aufdampfung (MOCVD), Fernplasma-CVD (RPCVD), Plasma-unterstützte chemische Aufdampfung (PECVD), Tiefdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), Plattierung, andere geeignete Verfahren oder Kombinationen davon. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (zum Beispiel Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Resists, Spülung, Trocknung (zum Beispiel Nachhärtung), andere geeignete Prozesse oder Kombinationen davon. Alternativ wird der lithografische Belichtungsprozess durch andere Verfahren unterstützt, implementiert oder ersetzt, wie etwa maskenlose Lithografie, Elektronenstrahl-Schreiben oder Ionenstrahl-Schreiben. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Zum Entfernen von überschüssigem Material des Gate-Dielektrikums 32, der Gate-Elektrode 34 und/oder der Hartmaskenschicht 36 kann ein CMP-Prozess durchgeführt werden, sodass die Gate-Strukturen 30A bis 30G planarisiert werden.
  • Das Gate-Dielektrikum 32 wird konform über den Finnen 20A bis 20F und dem Trennelement 24 abgeschieden, sodass das Gate-Dielektrikum 32 eine im Wesentlichen gleichbleibende Dicke hat. Bei der dargestellten Ausführungsform wird das Gate-Dielektrikum 32 auf Seitenwandflächen und Unterseiten des FinFET-Bauelements 10 angeordnet, wodurch die Gate-Strukturen 30A bis 30G definiert werden. Das Gate-Dielektrikum 32 weist ein dielektrisches Material, wie etwa Siliziumoxid, ein dielektrisches High-k-Material, ein anderes geeignetes dielektrisches Material oder Kombinationen davon auf. Bei der dargestellten Ausführungsform umfasst das Gate-Dielektrikum 32 eine oder mehrere dielektrische High-k-Schichten, die zum Beispiel Hafnium, Aluminium, Zirconium, Lanthan, Tantal, Titan, Yttrium, Sauerstoff, Stickstoff, andere geeignete Bestandteile oder Kombinationen davon aufweisen. Bei einigen Implementierungen weisen die eine oder die mehreren dielektrischen High-k-Schichten HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, andere geeignete dielektrische High-k-Materialien oder Kombinationen davon auf. Dielektrische High-k-Materialien bezeichnen im Allgemeinen dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, die zum Beispiel höher als die von Siliziumoxid (k ≈ 3.9) ist. Bei einigen Implementierungen umfasst das Gate-Dielektrikum 32 weiterhin eine Zwischenschicht (die ein dielektrisches Material, wie etwa Siliziumoxid, aufweist), die zwischen der dielektrischen High-k-Schicht und den Finnen 20A bis 20F und dem Trennelement 24 angeordnet ist.
  • Die Gate-Elektrode 34 ist über dem Gate-Dielektrikum 32 angeordnet. Die Gate-Elektrode 34 weist ein elektrisch leitfähiges Material auf. Bei einigen Implementierungen umfasst die Gate-Elektrode 34 mehrere Schichten, wie etwa eine oder mehrere Verkappungsschichten, Austrittsarbeitsschichten, Klebstoff-/Sperrschichten und/oder Metallfüllschichten (oder massive Schichten). Die Verkappungsschicht kann ein Material aufweisen, das die Diffusion und/oder Reaktion von Bestandteilen zwischen dem Gate-Dielektrikum 32 und anderen Schichten der Gate-Strukturen 30A bis 30G (insbesondere Gate-Schichten, die Metall aufweisen) verhindert oder unterdrückt. Bei einigen Implementierungen weist die Verkappungsschicht ein Metall und Stickstoff auf, wie etwa Titannidrid (TiN), Tantalnitrid (TaN), Wolframnitrid (W2N), Titansiliziumnitrid (TiSiN) oder Tantalsiliziumnitrid (TaSiN), oder Kombinationen davon. Eine Austrittsarbeitsschicht kann ein leitfähiges Material aufweisen, das so angepasst ist, dass es eine gewünschte Austrittsarbeit hat (wie etwa eine n-Austrittsarbeit oder eine p-Austrittsarbeit), wie etwa n-Austrittsarbeitsmaterialien und/oder p-Austrittsarbeitsmaterialien. P-Austrittsarbeitsmaterialien sind TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere p-Austrittsarbeitsmaterialien oder Kombinationen davon. N-Austrittsarbeitsmaterialien sind Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, andere n-Austrittsarbeitsmaterialien oder Kombinationen davon. Die Klebstoff-/Sperrschicht kann ein Material, das die Haftung zwischen benachbarten Schichten, wie etwa der Austrittsarbeitsschicht und der Metallfüllschicht, fördert, und/oder ein Material aufweisen, das die Diffusion zwischen Gate-Schichten, wie etwa der Austrittsarbeitsschicht und der Metallfüllschicht, blockiert und/oder reduziert. Die Klebstoff-/Sperrschicht weist zum Beispiel ein Metall (zum Beispiel W, Al, Ta, Ti, Ni, Cu, Co oder ein anderes geeignetes Metall oder Kombinationen davon), Metalloxide, Metallnitride (zum Beispiel TiN) oder Kombinationen davon auf. Eine Metallfüllschicht kann ein geeignetes leitfähiges Material aufweisen, wie etwa Al, W und/oder Cu. Die Hartmaskenschicht 36 ist über der Gate-Elektrode 34 und dem Gate-Dielektrikum 32 angeordnet und weist ein geeignetes Material auf, wie etwa Silizium, Stickstoff und/oder Kohlenstoff (zum Beispiel Siliziumnitrid oder Siliziumcarbid).
  • Die Gate-Strukturen 30A bis 30G weisen weiterhin jeweilige Gate-Abstandshalter 38 auf, die benachbart zu den jeweiligen Gate-Stapeln (zum Beispiel entlang Seitenwänden der jeweiligen Gate-Stapel) angeordnet sind. Die Gate-Abstandshalter 38 werden mit einem geeigneten Verfahren hergestellt und weisen ein dielektrisches Material auf. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, andere geeignete Materialien oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder Siliziumcarbid) aufweisen. Bei der dargestellten Ausführungsform kann zum Beispiel eine dielektrische Schicht, die Silizium und Stickstoff aufweist, wie etwa eine Siliziumnitridschicht, über dem Substrat 12 abgeschieden werden und anschließend anisotrop geätzt werden, um die Gate-Abstandshalter 38 herzustellen. Bei einigen Implementierungen haben die Gate-Abstandshalter 38 eine Mehrschichtstruktur, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid aufweist, und eine zweite dielektrische Schicht, die Siliziumoxid aufweist. Bei einigen Implementierungen umfassen die Gate-Abstandshalter 38 mehr als eine Gruppe von Abstandshaltern, wie etwa Dichtungsabstandshalter, Versatzabstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, die benachbart zu den Gate-Stapeln hergestellt sind. Bei diesen Implementierungen können die verschiedenen Gruppen von Abstandshaltern Materialien mit unterschiedlichen Ätzraten aufweisen. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff aufweist, über dem Substrat 12 abgeschieden werden und anschließend anisotrop geätzt werden, um eine erste Gruppe von Abstandshaltern benachbart zu den Gate-Stapeln herzustellen, und eine zweite dielektrische Schicht, die Silizium und Stickstoff aufweist, kann über dem Substrat 12 abgeschieden werden und anschließend anisotrop geätzt werden, um eine zweite Gruppe von Abstandshaltern benachbart zu der ersten Gruppe von Abstandshaltern herzustellen. Es können Implantations-, Diffusions- und/oder Glühprozesse durchgeführt werden, um leicht dotierte Source- und Drain-Elemente (LDD-Elemente) und/oder stark dotierte Source- und Drain-Elemente (HDD-Elemente) (beide sind in den 1A bis 1F nicht dargestellt) in den Finnen 20A bis 20F herzustellen, bevor die Gate-Abstandshalter 38 hergestellt werden und/oder nachdem diese hergestellt worden sind.
  • Über den Source-/Drain-Bereichen der Finnen 20A bis 20F sind epitaxiale Source-Elemente und epitaxiale Drain-Elemente (die als epitaxiale Source-/Drain-Elemente bezeichnet werden) angeordnet. Zum Beispiel wird ein Halbleitermaterial epitaxial auf den Finnen 20A bis 20F aufgewachsen, sodass epitaxiale Source-/Drain-Elemente 40A bis 40D entstehen. Bei der dargestellten Ausführungsform wird ein Finnen-Aussparungsprozess (zum Beispiel ein Rückätzprozess) an den Source-/Drain-Bereichen der Finnen 20A bis 20F durchgeführt, sodass die epitaxialen Source-/Drain-Elemente 40A bis 40D von unteren aktiven Finnenbereichen 24L der Finnen 20A bis 20F aufgewachsen werden. Bei einigen Implementierungen werden die Source-/Drain-Bereiche der Finnen 20A bis 20F keinem Finnen-Aussparungsprozess unterzogen, sodass die epitaxialen Source-/Drain-Elemente 40A bis 40D von zumindest einem Teil von oberen aktiven Finnenbereichen 24U der Finnen 20A bis 20F aufgewachsen werden und diesen umschließen. Bei der dargestellten Ausführungsform verlaufen (wachsen) die epitaxialen Source-/Drain-Elemente 40A und 40B seitlich entlang der x-Richtung (bei einigen Implementierungen im Wesentlichen senkrecht zu den Finnen 20A bis 20D), sodass die epitaxialen Source-/Drain-Elemente 40A und 40B verschmolzene epitaxiale Source-/Drain-Elemente sind, die sich über mehr als eine Finne erstrecken (zum Beispiel erstreckt sich das epitaxiale Source-/Drain-Element 40A über die Finnen 20A und 20B, und das epitaxiale Source-/Drain-Element 40B erstreckt sich über die Finnen 20C und 20D). Für einen Epitaxieprozess können CVD-Abscheidungsverfahren, wie etwa Dampfphasenepitaxie (VPE), CVD im Ultrahochvakuum (UHV-CVD), LPCVD und/oder PECVD; Molekularstrahlepitaxie; andere geeignete SEG-Verfahren (SEG: selektives epitaxiales Aufwachsen) oder Kombinationen davon verwendet werden. Für den Epitaxieprozess können gasförmige und/oder flüssige Vorläufer verwendet werden, die mit der Zusammensetzung der Finnen 20A bis 20F interagieren. Die epitaxialen Source-/Drain-Elemente 40A bis 40D werden mit n-Dotanden und/oder p-Dotanden dotiert. Der p-FinFET 18A und der n-Wannen-Streifen 19A haben entgegengesetzt dotierte epitaxiale Source-/Drain-Elemente, und der n-FinFET 18B und der p-Wannen-Streifen 19B haben ebenfalls entgegengesetzt dotierte epitaxiale Source-/Drain-Elemente. Bei der dargestellten Ausführungsform weisen der p-FinFET 18A und der p-Wannen-Streifen 19B einen p-Dotanden auf, und der n-FinFET 18B und der n-Wannen-Streifen 19A weisen einen n-Dotanden auf. Zum Beispiel sind für den p-FinFET 18A und den p-Wannen-Streifen 19B die epitaxialen Source-/Drain-Elemente 40A und 40D Epitaxialschichten, die Silizium und/oder Germanium aufweisen, wobei Siliziumgermanium-haltige Epitaxialschichten mit Bor, Kohlenstoff, anderen p-Dotanden oder Kombinationen davon dotiert sind (sodass zum Beispiel eine Si:Ge:B-Epitaxialschicht oder eine Si:Ge:C-Epitaxialschicht entsteht). Weiterhin sind für den n-FinFET 18B und den n-Wannen-Streifen 19A die epitaxialen Source-/Drain-Elemente 40B und 40C Epitaxialschichten, die Silizium und/oder Kohlenstoff aufweisen, wobei siliziumhaltige Epitaxialschichten oder Silizium-Kohlenstoff-haltige Epitaxialschichten mit Phosphor, Arsen, anderen n-Dotanden oder Kombinationen davon dotiert sind (sodass zum Beispiel eine Si:P-Epitaxialschicht oder eine Si:C:P-Epitaxialschicht entsteht). Es ist zu beachten, dass in 1A die epitaxialen Source-/Drain-Elemente 40A bis 40D als Oxid-Definitionsbereiche (OD-Bereiche) dargestellt sind, sodass die epitaxialen Source-/Drain-Elemente 40A und 40D alternativ als P+-OD-Bereiche bezeichnet werden können und die epitaxialen Source-/Drain-Elemente 40B und 40C alternativ als N+-OD-Bereiche bezeichnet werden können. Bei einigen Implementierungen weisen die epitaxialen Source-/Drain-Elemente 40A bis 40D Materialien und/oder Dotanden auf, die eine gewünschte Zug- und/oder Druckspannung in dem Kanalbereich erzielen. Bei einigen Implementierungen werden die epitaxialen Source-/Drain-Elemente 40A bis 40D während der Abscheidung durch Zugeben von Dotierungsstoffen zu einem Ausgangsmaterial des Epitaxieprozesses dotiert. Bei einigen Implementierungen werden die epitaxialen Source-/Drain-Elemente 40A bis 40D mit einem Ionenimplantationsprozess im Anschluss an einen Abscheidungsprozess dotiert. Bei einigen Implementierungen werden Glühprozesse durchgeführt, um die Dotanden in den epitaxialen Source-/Drain-Elementen 40A bis 40D und/oder in anderen Source-/Drain-Bereichen des FinFET-Bauelements 10, wie etwa den HDD-Bereichen und/oder den LDD-Bereichen (die beide in den 1A bis 1F nicht dargestellt sind), zu aktivieren. Bei einigen Implementierungen werden Silizidschichten auf den epitaxialen Source-/Drain-Elementen 40A bis 40D hergestellt. Bei einigen Implementierungen werden die Silizidschichten durch Abscheiden einer Metallschicht über den epitaxialen Source-/Drain-Elementen 40A bis 40D hergestellt. Die Metallschicht weist ein Material auf, das zum Unterstützen der Silizidbildung geeignet ist, wie etwa Nickel, Platin, Palladium, Vanadium, Titan, Cobalt, Tantal, Ytterbium, Zirconium, andere geeignete Metalle oder Kombinationen davon. Dann wird das FinFET-Bauelement 10 erwärmt (zum Beispiel mit einem Glühprozess), um zu bewirken, dass Bestandteile der epitaxialen Source-/Drain-Elemente 40A bis 40D (zum Beispiel Silizium und/oder Germanium) mit dem Metall reagieren. Die Silizidschichten weisen somit ein Metall und einen Bestandteil der epitaxialen Source-/Drain-Elemente 40A bis 40D (zum Beispiel Silizium und/oder Germanium) auf. Bei einigen Implementierungen weisen die Silizidschichten Nickelsilizid, Titansilizid oder Cobaltsilizid auf. Nicht zur Reaktion gebrachtes Metall, wie etwa übrige Teile der Metallschicht, werden mit einem geeigneten Verfahren, wie etwa einem Ätzprozess, selektiv entfernt. Bei einigen Implementierungen werden die Silizidschichten und die epitaxialen Source-/Drain-Elemente 40A bis 40D kollektiv als die epitaxialen Source-/Drain-Elemente des FinFET-Bauelements 10 bezeichnet.
  • Über dem Substrat 12 ist ein Mehrschichtverbindungselement (MLI-Element) 50 angeordnet. Das MLI-Element 50 verbindet elektrisch verschiedene Bauelemente, zum Beispiel den p-FinFET 18A, den n-FinFET 18B, den n-Wannen-Streifen 19A, den p-Wannen-Streifen 19B, Transistoren, Widerstände, Kondensatoren und/oder Induktoren, und/oder Komponenten, zum Beispiel Gate-Strukturen (wie etwa die Gate-Strukturen 30A bis 30G) und/oder Source-/Drain-Elemente, wie etwa die epitaxialen Source-/Drain-Elemente 40A bis 40D, des FinFET-Bauelements 10, sodass die verschiedenen Bauelemente und/oder Komponenten so funktionieren können, wie es von den Entwurfsanforderungen an das FinFET-Bauelement 10 festgelegt ist. Das MLI-Element 50 umfasst eine Kombination aus dielektrischen Schichten und elektrisch leitfähigen Schichten (zum Beispiel Metallschichten), die so konfiguriert sind, dass sie verschiedene Verbindungsstrukturen bilden. Die leitfähigen Schichten sind so konfiguriert, dass sie vertikale Verbindungselemente, wie etwa Bauelement-Ebene-Kontakte und/oder Durchkontaktierungen, und/oder horizontale Verbindungselemente bilden, wie etwa leitfähige Leitungen. Vertikale Verbindungselemente verbinden normalerweise horizontale Verbindungselemente in unterschiedlichen Schichten (oder auf unterschiedlichen Ebenen) des MLI-Elements 50. Die Verbindungselemente sind so konfiguriert, dass sie während des Betriebs des FinFET-Bauelements 10 Signale zwischen den Bauelementen und/oder Komponenten des FinFET-Bauelements 10 übertragen und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Erdungssignale) an die Bauelemente und/oder Komponenten des FinFET-Bauelements 10 verteilen. Es ist zu beachten, dass das MLI-Element 50 zwar mit einer bestimmten Anzahl von dielektrischen Schichten und leitfähigen Schichten dargestellt ist, aber in der vorliegenden Erfindung ein MLI-Element 50 in Betracht gezogen wird, das mehr oder weniger dielektrische Schichten und/oder leitfähige Schichten hat.
  • Das MLI-Element 50 weist eine oder mehrere dielektrische Schichten auf, wie etwa eine Zwischenschichtdielektrikum-Schicht 52 (ILD-o), die über dem Substrat 12 angeordnet ist; eine Zwischenschichtdielektrikum-Schicht 54 (ILD-1), die über der ILD-Schicht 52 angeordnet ist; eine Zwischenschichtdielektrikum-Schicht 56 (ILD-2), die über der ILD-Schicht 54 angeordnet ist; und eine Zwischenschichtdielektrikum-Schicht 58 (ILD-3), die über der ILD-Schicht 56 angeordnet ist. Die ILD-Schichten 52 bis 58 weisen ein dielektrisches Material auf, zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, TEOS-Oxid, PSG, BPSG, ein dielektrisches Low-k-Material, andere geeignete dielektrische Materialien oder Kombinationen davon. Beispielhafte dielektrische Low-k-Materialien sind FSG, mit Kohlenstoff dotiertes Siliziumoxid, Black Diamond® (Fa. Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher Fluorkohlenstoff, Parylen, BCB (Bis-Benzocyclobuten), SiLK® (Fa. Dow Chemicals, Midland, Michigan), Polyimid, andere geeignete dielektrische Low-k-Materialien oder Kombinationen davon. Bei der dargestellten Ausführungsform sind die ILD-Schichten 52 bis 58 dielektrische Schichten, die ein dielektrisches Low-k-Material aufweisen (und im Allgemeinen als dielektrische Low-k-Schichten bezeichnet werden). Bei einigen Implementierungen bezeichnet ein dielektrisches Low-k-Material im Allgemeinen ein Material, das eine Dielektrizitätskonstante (k) hat, die kleiner als 3 ist. Die ILD-Schichten 52 bis 58 können eine Mehrschichtstruktur mit mehreren dielektrischen Materialien umfassen. Das MLI-Element 50 kann weiterhin eine oder mehrere Kontakt-Ätzstoppschichten (CESLs) aufweisen, die zwischen den ILD-Schichten 52 bis 58 angeordnet sind, wie etwa eine CESL, die zwischen der ILD-Schicht 52 und der ILD-Schicht 54 angeordnet ist; eine CESL, die zwischen der ILD-Schicht 54 und der ILD-Schicht 56 angeordnet ist; und eine CESL, die zwischen der ILD-Schicht 56 und der ILD-Schicht 58 angeordnet ist. Bei einigen Implementierungen ist eine CESL zwischen dem Substrat 12 und/oder dem Trennelement 24 und der ILD-Schicht 52 angeordnet. Die CESLs weisen ein Material auf, das von denen der ILD-Schichten 52 bis 58 verschieden ist, wie etwa ein dielektrisches Material, das von dem dielektrischen Material der ILD-Schichten 52 bis 58 verschieden ist. Wenn die ILD-Schichten 52 bis 58 zum Beispiel ein dielektrisches Low-k-Material aufweisen, weisen die CESLs Silizium und Stickstoff auf, wie etwa Siliziumnitrid oder Siliziumoxidnitrid. Die ILD-Schichten 52 bis 58 werden über dem Substrat 12 mit einem Abscheidungsverfahren wie CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattierung, anderen geeigneten Verfahren oder Kombinationen davon hergestellt. Bei einigen Implementierungen werden die ILD-Schichten 52 bis 58 durch fließfähige CVD (FCVD) hergestellt, die zum Beispiel das Abscheiden eines fließfähigen Materials (wie etwa einer flüssigen Verbindung) über dem Substrat 12 und das Umwandeln des fließfähigen Materials in ein festes Material mit einem geeigneten Verfahren, wie etwa thermisches Glühen und/oder UV-Bestrahlung, umfasst. Nach der Abscheidung der ILD-Schichten 52 bis 58 werden ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt, sodass die ILD-Schichten 52 bis 58 im Wesentlichen planare Oberflächen haben.
  • In einer oder mehreren der ILD-Schichten 52 bis 58 sind Bauelement-Ebene-Kontakte 60A bis 6oJ, Durchkontaktierungen 70A bis 70K und leitfähige Leitungen 80A bis 80I [die kollektiv als eine Metall-eins-Schicht (Mi-Schicht) des MLI-Elements 50 bezeichnet werden] so angeordnet, dass sie Verbindungsstrukturen bilden. Die Bauelement-Ebene-Kontakte 60A bis 60J, die Durchkontaktierungen 70A bis 70K und die leitfähigen Leitungen 80A bis 80I weisen ein geeignetes elektrisch leitfähiges Material auf, wie etwa Ta, Ti, Al, Cu, Co, W, TiN oder TaN, oder andere geeignete leitfähige Materialien oder Kombinationen davon. Verschiedene leitfähige Materialien können kombiniert werden, um die Bauelement-Ebene-Kontakte 60A bis 60J, die Durchkontaktierungen 70A bis 70K und die leitfähigen Leitungen 80A bis 80I mit verschiedenen Schichten bereitzustellen, wie etwa einer Sperrschicht, einer Haftschicht, einer Deckschicht, einer massiven Schicht, anderen geeigneten Schichten oder Kombinationen davon. Bei einigen Implementierungen weisen die Bauelement-Ebene-Kontakte 60A bis 6oJ Ti, TiN und/oder Co auf; die Durchkontaktierungen 70A bis 70K weisen Ti, TiN und/oder W auf; und die leitfähigen Leitungen 80Abis 80I weisen Cu, Co und/oder Ru auf. Die Bauelement-Ebene-Kontakte 60A bis 60J, die Durchkontaktierungen 70A bis 70K und die leitfähigen Leitungen 80A bis 80I werden durch Strukturieren der ILD-Schichten 52 bis 58 hergestellt. Das Strukturieren der ILD-Schichten 52 bis 58 kann lithografische Prozesse und/oder Ätzprozesse umfassen, um Öffnungen (Gräben), wie etwa Kontaktöffnungen, Durchkontaktierungsöffnungen und/oder Leitungsöffnungen, in den jeweiligen ILD-Schichten 52 bis 58 zu erzeugen. Bei einigen Implementierungen umfassen die lithografischen Prozesse das Herstellen einer Resistschicht über jeweiligen ILD-Schichten 52 bis 58, das Belichten der Resistschicht mit einer strukturierten Strahlung und das Entwickeln der belichteten Resistschicht, sodass eine strukturierte Resistschicht entsteht, die als ein Maskierungselement zum Ätzen von Öffnungen in jeweiligen ILD-Schichten 52 bis 58 verwendet werden kann. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Anschließend werden die Öffnungen mit einem oder mehreren leitfähigen Materialien gefüllt. Die leitfähigen Materialien können durch PVD, CVD, ALD, Elektroplattierung, stromlose Plattierung, mit anderen geeigneten Abscheidungsverfahren oder Kombinationen davon abgeschieden werden. Anschließend können überschüssige leitfähige Materialien mit einem Planarisierungsprozess, wie etwa einem CMP-Prozess, entfernt werden, sodass die Oberseiten der ILD-Schichten 52 bis 58, der Bauelement-Ebene-Kontakte 60A bis 60J, der Durchkontaktierungen 70A bis 70K und der leitfähigen Leitungen 80A bis 80I planarisiert werden.
  • Die Bauelement-Ebene-Kontakte 60A bis 60J (die auch als lokale Verbindungen oder lokale Kontakte bezeichnet werden können) verbinden elektrisch und/oder physisch Strukturelemente des IC-Bauelements, wie etwa Strukturelemente des p-FinFET 18A, des n-FinFET 18B, des n-Wannen-Streifens 19A und des p-Wannen-Streifens 19B, mit den Durchkontaktierungen 70A bis 70K des MLI-Elements 50. Zum Beispiel sind die Bauelement-Ebene-Kontakte 60A bis 60J Metall-Bauelement-Kontakte (MD-Kontakte), die im Allgemeinen Kontakte mit einem leitfähigen Bereich, wie etwa Source-/Drain-Bereichen, des FinFET-Bauelements 10 bezeichnen. Bei der dargestellten Ausführungsform sind die Bauelement-Ebene-Kontakte 60A bis 60C auf jeweiligen epitaxialen Source-/Drain-Elementen 40A angeordnet, sodass die Bauelement-Ebene-Kontakte 60A bis 60C physisch (oder direkt) die Source-/Drain-Bereiche des p-FinFET 18A jeweils mit den Durchkontaktierungen 70A bis 70C verbinden, und die Bauelement-Ebene-Kontakte 60D bis 60F sind auf jeweiligen epitaxialen Source-/Drain-Elementen 40B angeordnet, sodass die Bauelement-Ebene-Kontakte 60D bis 6oF physisch (oder direkt) die Source-/Drain-Bereiche des n-FinFET 18B jeweils mit den Durchkontaktierungen 70D bis 70F verbinden. Bei der dargestellten Ausführungsform sind weiterhin die Bauelement-Ebene-Kontakte 60G und 60H auf jeweiligen epitaxialen Source-/Drain-Elementen 40C angeordnet, sodass die Bauelement-Ebene-Kontakte 60G und 60H physisch (oder direkt) die Source-/Drain-Bereiche des n-Wannen-Streifens 19A jeweils mit den Durchkontaktierungen 70H und 70I verbinden; und die Bauelement-Ebene-Kontakte 60I und 60J sind auf jeweiligen epitaxialen Source-/Drain-Elementen 40D angeordnet, sodass die Bauelement-Ebene-Kontakte 60I und 60J physisch (oder direkt) die Source-/Drain-Bereiche des p-Wannen-Streifens 19B jeweils mit den Durchkontaktierungen 70J und 70K verbinden. Die Bauelement-Ebene-Kontakte 60A bis 60J verlaufen durch die ILD-Schicht 52 und/oder die ILD-Schicht 54, obwohl in der vorliegenden Erfindung Ausführungsformen in Betracht gezogen werden, bei denen die Bauelement-Ebene-Kontakte 60A bis 60J durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Elements 50 verlaufen. Bei einigen Implementierungen verbinden ein oder mehrere der Bauelement-Ebene-Kontakte 60A bis 60J die Source-/Drain-Bereiche nicht mit einem anderen elektrisch leitfähigen Strukturelement des MLI-Elements 50, wie etwa Durchkontaktierungen. Bei diesen Implementierungen sind der eine oder die mehreren der Bauelement-Ebene-Kontakte 60A bis 60J Dummy-Kontakte, die physikalische Eigenschaften haben, die denen von Nicht-Dummy-Kontakten ähnlich sind, um eine im Wesentlichen gleichbleibende Bearbeitungsumgebung zu ermöglichen.
  • Die Durchkontaktierungen 70A bis 70K verbinden elektrisch und/oder physisch leitfähige Strukturelemente des MLI-Elements 50 miteinander. Bei der dargestellten Ausführungsform sind die Durchkontaktierungen 70A bis 70C jeweils auf den Bauelement-Ebene-Kontakten 60A bis 60C angeordnet, sodass die Durchkontaktierungen 70A bis 70C physisch (oder direkt) die Bauelement-Ebene-Kontakte 60A bis 60C jeweils mit den leitfähigen Leitungen 80A bis 80C verbinden; und die Durchkontaktierungen 70D bis 70F sind jeweils auf den Bauelement-Ebene-Kontakten 60D bis 60F angeordnet, sodass die Durchkontaktierungen 70D bis 70F physisch (oder direkt) die Bauelement-Ebene-Kontakte 60D bis 60F mit den leitfähigen Leitungen 80G bis 80E verbinden. Die Durchkontaktierungen 70A bis 70C verbinden die Source-/Drain-Bereiche des p-FinFET 18A elektrisch jeweils mit den leitfähigen Leitungen 80A bis 80C, von denen eine elektrisch mit einer Versorgungsspannung VDD verbunden ist (die bei einigen Implementierungen in Abhängigkeit von den Entwurfsanforderungen als eine positive Versorgungsspannung konfiguriert ist), und die Durchkontaktierungen 70D bis 70F verbinden die Source-/Drain-Bereiche des n-FinFET 18B elektrisch jeweils mit den leitfähigen Leitungen 80G bis 80E, von denen eine elektrisch mit einer Versorgungsspannung Vss verbunden ist (die bei einigen Implementierungen als Masse oder als eine negative Versorgungsspannung konfiguriert ist). Weiterhin sind bei der dargestellten Ausführungsform die Durchkontaktierungen 70H und 70I jeweils auf den Bauelement-Ebene-Kontakten 60G und 60H angeordnet, sodass die Durchkontaktierungen 70H und 70I physisch (oder direkt) die Bauelement-Ebene-Kontakte 60G und 60H mit der leitfähigen Leitung 80H verbinden; und die Durchkontaktierungen 70J und 70K sind jeweils auf den Bauelement-Ebene-Kontakten 60J und 60I angeordnet, sodass die Durchkontaktierungen 70J und 70K die Bauelement-Ebene-Kontakte 60I und 60J physisch (oder direkt) mit der leitfähigen Leitung 80I verbinden. Die Durchkontaktierungen 70H und 70I verbinden die Source-/Drain-Bereiche des n-Wannen-Streifens 19A elektrisch mit der leitfähigen Leitung 80H (die elektrisch mit der Versorgungsspannung VDD verbunden ist), und die Durchkontaktierungen 70J und 70K verbinden die Source-/Drain-Bereiche des p-Wannen-Streifens 19B elektrisch mit der leitfähigen Leitung 80I (die elektrisch mit der Versorgungsspannung Vss verbunden ist). Die Durchkontaktierungen 70A bis 70F und die Durchkontaktierungen 70H bis 70K verlaufen durch die ILD-Schicht 54, aber in der vorliegenden Erfindung werden Ausführungsformen in Betracht gezogen, bei denen die Durchkontaktierungen 70A bis 70F und die Durchkontaktierungen 70H bis 70K durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Elements 50 verlaufen. Bei einigen Implementierungen weist das MLI-Element 50 weiterhin Durchkontaktierungen auf, die die leitfähigen Leitungen 80A bis 80I (mit anderen Worten, die M1-Schicht) mit leitfähigen Leitungen verbinden, die in anderen ILD-Schichten, wie etwa einer Metall-zwei-Schicht (M2-Schicht) des MLI-Elements 50 (nicht dargestellt), die sich über den ILD-Schichten 52 bis 58 befinden, angeordnet sind, sodass die M1-Schicht elektrisch und/oder physisch mit der M2-Schicht verbunden wird.
  • Die Durchkontaktierung 70G verbindet elektrisch und/oder physisch ein Strukturelement des IC-Bauelements mit einem leitfähigen Strukturelement des MLI-Elements 50. In den 1A bis 1F ist die Durchkontaktierung 70G auf der Gate-Struktur 30B angeordnet, sodass die Durchkontaktierung 70G die Gate-Struktur 30B physisch (oder direkt) mit der leitfähigen Leitung 80D verbindet. Die Durchkontaktierung 70G verläuft durch die ILD-Schicht 54 und die ILD-Schicht 56, aber in der vorliegenden Erfindung werden auch Ausführungsformen in Betracht gezogen, bei denen die Durchkontaktierung 70G durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Elements 50 verläuft. Bei diesen Implementierungen ist die Durchkontaktierung 70G physisch und elektrisch mit der Gate-Struktur 30B verbunden. Bei alternativen Implementierungen weist das MLI-Element 50 weiterhin einen Bauelement-Ebene-Kontakt auf, der die Gate-Struktur 30B elektrisch und/oder physisch mit der Durchkontaktierung 70G verbindet. Zum Beispiel ist der Bauelement-Ebene-Kontakt auf der Gate-Struktur 30B angeordnet, sodass er die Gate-Struktur 30B physisch (oder direkt) mit der Durchkontaktierung 70G verbindet, und die Durchkontaktierung 70G verbindet den Bauelement-Ebene-Kontakt physisch (oder direkt) mit der leitfähigen Leitung 80D. Dieser Bauelement-Ebene-Kontakt wird daher als ein Gate-Kontakt (CG) oder Metall-Polysilizium-Kontakt (MP-Kontakt) bezeichnet, der im Allgemeinen einen Kontakt mit einer Gate-Struktur, wie etwa einer Polysilizium-Gate-Struktur oder einer Metall-Gate-Struktur, bezeichnet. Bei diesen Implementierungen verläuft der Bauelement-Ebene-Kontakt durch die ILD-Schicht 52 und die ILD-Schicht 54, und die Durchkontaktierung 70G verläuft durch die ILD-Schicht 56, aber in der vorliegenden Erfindung werden auch Ausführungsformen in Betracht gezogen, bei denen der Bauelement-Ebene-Kontakt und/oder die Durchkontaktierung 70G durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Elements 50 verlaufen.
  • Wannen-Streifens, wie etwa der n-Wannen-Streifen 19A und der p-Wannen-Streifen 19B, können in Speichermatrizen implementiert werden, um die Leistung zu verbessern. 2 ist eine schematische Draufsicht einer Speichermatrix 100, die Wannen-Streifens implementieren kann, die in der hier beschriebenen Weise konfiguriert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Bei der dargestellten Ausführungsform ist die Speichermatrix 100 eine SRAM-Matrix (SRAM: statischer Direktzugriffsspeicher). In der vorliegenden Erfindung werden jedoch auch Ausführungsformen in Betracht gezogen, bei denen die Speichermatrix 100 eine andere Art von Speicher ist, wie etwa ein dynamischer Direktzugriffsspeicher (DRAM), ein nichtflüchtiger Direktzugriffsspeicher (NVRAM), ein Flash-Speicher oder ein anderer geeigneter Speicher. Die Speichermatrix 100 kann Bestandteil eines Mikroprozessors, eines Speichers und/oder eines anderen IC-Bauelements sein. Bei einigen Implementierungen kann die Speichermatrix 100 Folgendes umfassen: ein Teil eines IC-Chips; ein SoC (oder ein Teil davon), das verschiedene passive und aktive mikroelektronische Bauelemente, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren oder Hochfrequenztransistoren umfasst; andere geeignete Komponenten oder Kombinationen davon umfasst. 2 ist der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Speichermatrix 100 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen der Speichermatrix 100 ersetzt, modifiziert oder weggelassen werden.
  • Die Speichermatrix 100 weist Speicherzellen 101, wie etwa SRAM-Speicherzellen, auf, die so konfiguriert sind, dass sie Daten speichern. Bei einigen Implementierungen weisen die Speicherzellen 101 verschiedene p- und/oder n-FinFETs auf. Die Speicherzellen 101 sind in Spalten 1 bis N, die entlang einer ersten Richtung (hier in der y-Richtung) verlaufen, und in Zeilen 1 bis M angeordnet, die entlang einer zweiten Richtung (hier in der x-Richtung) verlaufen, wobei N und M positive ganze Zahlen sind. Die Spalten 1 bis N weisen jeweils ein Bitleitungspaar auf, das entlang der ersten Richtung verläuft, wie etwa eine Bitleitung BL und eine Bitleitungsschiene BLB (die auch als eine komplementäre Bitleitung bezeichnet wird), die das Lesen von Daten aus und/oder das Schreiben von Daten in jeweilige Speicherzellen 101 in echter und komplementärer Form Spalte für Spalte ermöglichen. Die Zeilen 1 bis M weisen jeweils eine Wortleitung WL (nicht dargestellt) auf, die den Zugriff auf jeweilige Speicherzellen 101 Zeile für Zeile ermöglicht. Jede Speicherzelle 101 ist mit einer jeweiligen Bitleitung BL, einer jeweiligen Bitleitungsschiene BLB und einer jeweiligen Wortleitung WL elektrisch verbunden, die mit einem Controller 103 elektrisch verbunden sind. Der Controller 103 ist so konfiguriert, dass er ein oder mehrere Signale erzeugt, um mindestens eine Wortleitung WL und mindestens ein Bitleitungspaar (hier BL und BLB) zu wählen, um auf mindestens eine der Speicherzellen 101 für Lese- und/oder Schreiboperationen zuzugreifen. Der Controller 103 weist Schaltungen auf, die Lese-/Schreiboperationen aus den / in die Speicherzellen 101 ermöglichen, unter anderem eine Spaltendekodierschaltung, eine Zeilendekodierschaltung, eine Spaltenwählschaltung, eine Zeilenwählschaltung, eine Lese-/Schreibschaltung, die zum Beispiel so konfiguriert ist, dass sie Daten aus Speicherzellen 101 liest und/oder in Speicherzellen 101 schreibt, die einem gewählten Bitleitungspaar (mit anderen Worten, einer gewählten Spalte) entsprechen, andere geeignete Schaltungen oder Kombinationen davon. Bei einigen Implementierungen weist der Controller 103 mindestens einen Leseverstärker auf, der so konfiguriert ist, dass er eine Spannungsdifferenz eines gewählten Bitleitungspaars detektiert und/oder verstärkt. Bei einigen Implementierungen ist der Leseverstärker so konfiguriert, dass er Datenwerte der Spannungsdifferenz in einem Latch oder in anderer Weise speichert.
  • Ein Umfang der Speichermatrix 100 ist mit Dummy-Zellen, wie etwa Rand-Dummy-Zellen und Wannen-Streifen-Zellen, konfiguriert, um eine gleichbleibende Leistung der Speicherzellen 101 zu gewährleisten. Die Dummy-Zellen sind physisch und/oder baulich ähnlich wie die Speicherzellen konfiguriert, aber sie speichern keine Daten. Die Dummy-Zellen können zum Beispiel p-Wannen, n-Wannen, Finnenstrukturen (mit einer oder mehreren Finnen), Gate-Strukturen, Source-/Drain-Elemente und/oder Kontaktelemente aufweisen. Wannen-Streifen-Zellen bezeichnen im Allgemeinen Dummy-Zellen, die so konfiguriert sind, dass sie eine Spannung elektrisch mit einer n-Wanne der Speicherzellen 101, einer p-Wanne der Speicherzellen 101 oder beiden verbinden. Bei der dargestellten Ausführungsform beginnen die Zeilen 1 bis M jeweils mit einer Rand-Dummy-Zelle 105A und sie enden mit einer Rand-Dummy-Zelle 105B, sodass die Zeilen 1 bis M der Speicherzellen 101 zwischen den Rand-Dummy-Zellen 105A und den Rand-Dummy-Zellen 105B angeordnet sind. Die Rand-Dummy-Zellen 105A und die Rand-Dummy-Zellen 105B sind in jeweiligen Spalten angeordnet, die entlang der ersten Richtung (hier der y-Richtung) verlaufen. Bei einigen Implementierungen sind die Spalten der Rand-Dummy-Zellen 105A und/oder die Spalten der Rand-Dummy-Zellen 105B im Wesentlichen parallel zu mindestens einem Bitleitungspaar (hier BL und BLB) der Speichermatrix 100 angeordnet. Bei einigen Implementierungen sind die Rand-Dummy-Zellen 105A und/oder die Rand-Dummy-Zellen 105B so konfiguriert, dass sie jeweilige Speicherzellen 101 mit jeweiligen Wortleitungen WL verbinden. Bei einigen Implementierungen weisen die Rand-Dummy-Zellen 105A und/oder die Rand-Dummy-Zellen 105B eine Schaltung zum Ansteuern der Wortleitungen WL auf. Bei einigen Implementierungen sind die Rand-Dummy-Zellen 105A und/oder die Rand-Dummy-Zellen 105B elektrisch mit einer Versorgungsspannung VDD (zum Beispiel einer positiven Versorgungsspannung) und/oder einer Versorgungsspannung VSS (zum Beispiel einer elektrischen Masse) verbunden.
  • Weiterhin beginnen bei der dargestellten Ausführungsform die Spalten 1 bis N jeweils mit einer Wannen-Streifen-Zelle 107A und sie enden mit einer Wannen-Streifen-Zelle 107B, sodass die Spalten 1 bis N der Speicherzellen 101 zwischen den Wannen-Streifen-Zellen 107A und den Wannen-Streifen-Zellen 107B angeordnet sind. Die Wannen-Streifen-Zellen 107A und die Wannen-Streifen-Zellen 107B sind in jeweiligen Zeilen angeordnet, die entlang der zweiten Richtung (hier der x-Richtung) verlaufen. Bei einigen Implementierungen sind die Zeile der Wannen-Streifen-Zellen 107A und die Zeile der Wannen-Streifen-Zellen 107B im Wesentlichen parallel zu mindestens einer Wortleitung WL der Speichermatrix 100. Die Wannen-Streifen-Zellen 107A sind zwischen einer der Rand-Dummy-Zellen 105A und einer der Rand-Dummy-Zellen 105B angeordnet, und die Wannen-Streifen-Zellen 107B sind ebenfalls zwischen einer der Rand-Dummy-Zellen 105A und einer der Rand-Dummy-Zellen 105B angeordnet. Bei der dargestellten Ausführungsform weisen die Wannen-Streifen-Zellen 107A und/oder die Wannen-Streifen-Zellen 107B einen n-Wannen-Streifen, einen p-Wannen-Streifen oder beide auf. Bei einigen Implementierungen weisen die Wannen-Streifen-Zellen 107A und/oder die Wannen-Streifen-Zellen 107B einen n-Wannen-Streifen-Bereich mit einem oder mehreren n-Wannen-Streifens auf, der benachbart zu einem p-Wannen-Streifen-Bereich mit einem oder mehreren p-Wannen-Streifens angeordnet ist. Der n-Wannen-Streifen-Bereich und der p-Wannen-Streifen-Bereich können zwischen Dummy-Bereichen der Wannen-Streifen-Zellen 107A und/oder der Wannen-Streifen-Zellen 107B angeordnet sein. Bei einigen Implementierungen ist der n-Wannen-Streifen als der n-Wannen-Streifen 19A konfiguriert, der vorstehend beschrieben worden ist. Zum Beispiel sind ein n-Wannen-Streifen der Wannen-Streifen-Zellen 107A und/oder der Wannen-Streifen-Zellen 107B so konfiguriert, dass sie eine n-Wanne, die mindestens einem p-FinFET der Speicherzellen 101 entspricht, elektrisch mit einer Spannungsquelle (zum Beispiel VDD) verbinden, wobei eine Breite der Finnen des n-Wannen-Streifens größer als eine Breite der Finnen des mindestens einen p-FinFET ist. Bei einigen Implementierungen ist der p-Wannen-Streifen als der p-Wannen-Streifen 19B konfiguriert, der vorstehend beschrieben worden ist. Zum Beispiel sind ein p-Wannen-Streifen der Wannen-Streifen-Zellen 107A und/oder der Wannen-Streifen-Zellen 107B so konfiguriert, dass sie eine p-Wanne, die mindestens einem n-FinFET der Speicherzellen 101 entspricht, elektrisch mit einer Spannungsquelle (zum Beispiel Vss) verbinden, wobei eine Breite der Finnen des p-Wannen-Streifens größer als eine Breite der Finnen des mindestens einen n-FinFET ist. Durch Vergrößern der Breiten der Finnen des n-Wannen-Streifens und/oder des p-Wannen-Streifens in Bezug zu den Breiten der Finnen des mindestens einen p-FinFET und/oder des mindestens einen n-FinFET kann der Wannen-Aufnahmewiderstand erheblich reduziert werden, wodurch die Latch-up-Leistung der Speichermatrix 100 verbessert wird.
  • 3 ist eine schematische Draufsicht einer Speichermatrix 200, wie etwa einer SRAM-Matrix, die Wannen-Streifens implementieren kann, die in der hier beschriebenen Weise konfiguriert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die Speichermatrix 200 ist in mancher Hinsicht der Speichermatrix 100 ähnlich. Daher sind ähnliche Strukturelemente in den 3 und 2 der Klarheit und Einfachheit halber mit den gleichen Bezugssymbolen bezeichnet. Zum Beispiel weist die Speichermatrix 200 Speicherzellen 101, einen Controller 103, Rand-Dummy-Zellen 105A, Rand-Dummy-Zellen 105B, Wannen-Streifen-Zellen 107A und Wannen-Streifen-Zellen 107B auf. Die Speichermatrix 200 kann Bestandteil eines Mikroprozessors, eines Speichers und/oder eines anderen IC-Bauelements sein. Bei einigen Implementierungen kann die Speichermatrix 200 Folgendes sein: ein Teil eines IC-Chips; ein SoC (oder ein Teil davon), das verschiedene passive und aktive mikroelektronische Bauelemente, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren oder Hochfrequenztransistoren umfasst; andere geeignete Komponenten oder Kombinationen davon. 3 ist der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Speichermatrix 200 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen der Speichermatrix 200 ersetzt, modifiziert oder weggelassen werden.
  • Im Gegensatz zu der Speichermatrix 100 teilt die Speichermatrix 200 die Speicherzellen 101 in eine Speichermatrix 202A und eine Speichermatrix 202B (die als Teilmatrizen bezeichnet werden können.) Außerdem erstreckt sich das Bitleitungspaar durchgehend über die Speichermatrix 202A und die Speichermatrix 202B, sodass jede Speicherzelle 101 der Speichermatrix 202A und jede Speicherzelle 101 der Speichermatrix 202B elektrisch mit einer jeweiligen Bitleitung BL, einer jeweiligen Bitleitungsschiene BLB und einer jeweiligen Wortleitung WL verbunden ist, die elektrisch mit dem Controller 103 verbunden sind. Die Speichermatrix 200 weist weiterhin eine Zeile von Wannen-Streifen-Zellen 207 auf, die entlang der zweiten Richtung (hier der x-Richtung) verläuft, wobei die Zeile von Wannen-Streifen-Zellen 207 zwischen der Speichermatrix 202A und der Speichermatrix 202B angeordnet ist. Die Speicherzellen 101 der Speichermatrix 202A sind zwischen den Wannen-Streifen-Zellen 107A und den Wannen-Streifen-Zellen 207 angeordnet, und die Speicherzellen 101 der Speichermatrix 202B sind zwischen den Wannen-Streifen-Zellen 207 und den Wannen-Streifen-Zellen 107B angeordnet. Die Spalten 1 bis N der Speicherzellen 101 in der Speichermatrix 202A beginnen somit jeweils mit einer der Wannen-Streifen-Zellen 107A und enden mit einer der Wannen-Streifen-Zellen 207, und die Spalten 1 bis N der Speicherzellen 101 in der Speichermatrix 202B beginnen somit jeweils mit einer der Wannen-Streifen-Zellen 207 und enden mit einer der Wannen-Streifen-Zellen 107B. Weiterhin ist bei der dargestellten Ausführungsform die Zeile von Wannen-Streifen-Zellen 207 auch zwischen einer der Rand-Dummy-Zellen 105A und einer der Rand-Dummy-Zellen 105B angeordnet. Bei einigen Implementierungen ist die Zeile von Wannen-Streifen-Zellen 207 im Wesentlichen parallel zu mindestens einer Wortleitung WL der Speichermatrix 200 angeordnet. Die Wannen-Streifen-Zellen 207 sind den Wannen-Streifen-Zellen 107A und/oder den Wannen-Streifen-Zellen 107B ähnlich. Zum Beispiel weisen die Wannen-Streifen-Zellen 207 einen n-Wannen-Streifen, einen p-Wannen-Streifen oder beide auf. Bei einigen Implementierungen weisen die Wannen-Streifen-Zellen 207 einen n-Wannen-Streifen-Bereich mit einem oder mehreren n-Wannen-Streifens auf, der benachbart zu einem p-Wannen-Streifen-Bereich mit einem oder mehreren p-Wannen-Streifens angeordnet ist. Der n-Wannen-Streifen-Bereich und der p-Wannen-Streifen-Bereich können zwischen Dummy-Bereichen angeordnet sein. Bei einigen Implementierungen ist der n-Wannen-Streifen als der n-Wannen-Streifen 19A konfiguriert, der vorstehend beschrieben worden ist. Zum Beispiel ist ein n-Wannen-Streifen der Wannen-Streifen-Zellen 207 so konfiguriert, dass er eine n-Wanne, die mindestens einem p-FinFET der Speicherzellen 101 entspricht, elektrisch mit einer Spannungsquelle (zum Beispiel VDD) verbindet, wobei eine Breite der Finnen des n-Wannen-Streifens größer als eine Breite der Finnen des mindestens einen p-FinFET ist. Bei einigen Implementierungen ist der p-Wannen-Streifen als der p-Wannen-Streifen 19B konfiguriert, der vorstehend beschrieben worden ist. Zum Beispiel ist ein p-Wannen-Streifen der Wannen-Streifen-Zellen 207 so konfiguriert, dass er eine p-Wanne, die mindestens einem n-FinFET der Speicherzellen 101 entspricht, elektrisch mit einer Spannungsquelle (zum Beispiel VSS) verbindet, wobei eine Breite der Finnen des p-Wannen-Streifens größer als eine Breite der Finnen des mindestens einen n-FinFET ist. Durch Vergrößern der Breiten der Finnen des n-Wannen-Streifens und/oder des p-Wannen-Streifens in Bezug zu den Breiten der Finnen des mindestens einen p-FinFET und/oder des mindestens einen n-FinFET kann der Wannen-Aufnahmewiderstand erheblich reduziert werden, wodurch die Latch-up-Leistung der Speichermatrix 200 verbessert wird.
  • 4 ist eine schematische Draufsicht einer Speichermatrix 300, wie etwa einer SRAM-Matrix, die Wannen-Streifens implementieren kann, die in der hier beschriebenen Weise konfiguriert sind, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die Speichermatrix 300 ist in mancher Hinsicht der Speichermatrix 200 ähnlich. Daher sind ähnliche Strukturelemente in den 4 und 3 der Klarheit und Einfachheit halber mit den gleichen Bezugssymbolen bezeichnet. Zum Beispiel weist die Speichermatrix 300 Speicherzellen 101, einen Controller 103, Rand-Dummy-Zellen 105A, Rand-Dummy-Zellen 105B, Wannen-Streifen-Zellen 107A und Wannen-Streifen-Zellen 207 auf. Im Gegensatz zu der Speichermatrix 200 trennt die Speichermatrix 300 jedes Bitleitungspaar in ein Bitleitungspaar für die Speichermatrix 202A und ein Bitleitungspaar für die Speichermatrix 202B, sodass die Spalten 1 bis N jeweils zwei Bitleitungspaare statt eines durchgehenden Bitleitungspaars haben. Die Speichermatrix 300 weist weiterhin einen Controller 203 auf, wobei Bitleitungen BL, Bitleitungsschienen BLB und Wortleitungen WL für die Speichermatrix 202A elektrisch mit dem Controller 103 verbunden sind und Bitleitungen BL, Bitleitungsschienen BLB und Wortleitungen WL für die Speichermatrix 202B elektrisch mit dem Controller 203 verbunden sind. Der Controller 203 ist dem Controller 103 ähnlich. Daher ist jede Speicherzelle 101 in der Speichermatrix 202A elektrisch mit einer jeweiligen Bitleitung BL, einer jeweiligen Bitleitungsschiene BLB und einer jeweiligen Wortleitung WL verbunden, die wiederum mit dem Controller 103 verbunden sind, und jede Speicherzelle 101 in der Speichermatrix 202B ist elektrisch mit einer jeweiligen Bitleitung BL, einer jeweiligen Bitleitungsschiene BLB und einer jeweiligen Wortleitung WL verbunden, die wiederum mit dem Controller 203 verbunden sind. Die Speichermatrix 300 kann Bestandteil eines Mikroprozessors, eines Speichers und/oder eines anderen IC-Bauelements sein. Bei einigen Implementierungen kann die Speichermatrix 300 Folgendes sein: ein Teil eines IC-Chips; ein SoC (oder ein Teil davon), das verschiedene passive und aktive mikroelektronische Bauelemente, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren oder Hochfrequenztransistoren umfasst; andere geeignete Komponenten oder Kombinationen davon. 4 ist der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Speichermatrix 300 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen der Speichermatrix 300 ersetzt, modifiziert oder weggelassen werden.
  • Die 5A bis 5G sind schematische Teilansichten einer SRAM-Matrix 400 oder eines Teils davon, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Insbesondere ist 5A eine Teildraufsicht der SRAM-Matrix 400 (zum Beispiel in der xy-Ebene); 5B ist eine schematische Teilschnittansicht der SRAM-Matrix 400 entlang der Linie B - B von 5A (z. B. in der xz-Ebene); 5C ist eine schematische Schnittansicht der SRAM-Matrix 400 entlang der Linie C - C von 5A (zum Beispiel in der xz-Ebene); 5D ist eine schematische Schnittansicht der SRAM-Matrix 400 entlang der Linie D - D von 5A (zum Beispiel in der xz-Ebene); 5E ist eine schematische Schnittansicht der SRAM-Matrix 400 entlang der Linie E - E von 5A (zum Beispiel in der xz-Ebene); 5F ist eine schematische Schnittansicht der SRAM-Matrix 400 entlang der Linie F - F von 5A (zum Beispiel in der xz-Ebene); und 5G ist eine schematische Schnittansicht der SRAM-Matrix 400 entlang der Linie G - G von 5A (zum Beispiel in der xz-Ebene). Bei einigen Implementierungen stellt die SRAM-Matrix 400 einen Teil der Speichermatrix 100, der Speichermatrix 200, der Speichermatrix 300 und/oder einer anderen geeigneten Speichermatrix dar. Die 5A bis 5G sind der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der SRAM-Matrix 400 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen der SRAM-Matrix 400 ersetzt, modifiziert oder weggelassen werden.
  • In den 5A bis 5G weist die SRAM-Matrix 400 ein Substrat 412 auf, in dem verschiedene dotierte Bereiche angeordnet sind, wie etwa n-Wannen 414 und p-Wannen 416. Das Substrat 412, die n-Wannen 414 und die p-Wannen 416 sind jeweils dem Substrat 12, dem n-dotierten Bereich 14 und dem p-dotierten Bereich 16 ähnlich, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind. Die SRAM-Matrix 400 weist außerdem verschiedene Strukturelemente auf, die über den n-Wannen 414 und den p-Wannen 416 angeordnet sind, wobei die verschiedenen Strukturelemente so konfiguriert sind, dass sie die gewünschte Funktionalität erzielen. Die SRAM-Matrix 400 weist zum Beispiel Folgendes auf: Finnen 420, die obere aktive Finnenbereiche 422U und untere aktive Finnenbereiche 422L haben (die den Finnen 20A bis 20F mit den aktiven oberen Finnenbereichen 22U und den aktiven unteren Finnenbereichen 22L ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind); ein Trennelement 424 (das dem Trennelement 24 ähnlich ist, das vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden ist); Gate-Strukturen 430 (die den Gate-Strukturen 30A bis 30G ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind) (die zum Beispiel ein Gate-Dielektrikum 432, eine Gate-Elektrode 434, eine Hartmaske 436 und/oder Gate-Abstandshalter 438 aufweisen, die dem Gate-Dielektrikum 32, der Gate-Elektrode 34, der Hartmaske 36 bzw. den Gate-Abstandshaltern 38 ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind; epitaxiale Source-/Drain-Elemente 440 (die den epitaxialen Source-/Drain-Elementen 40A bis 40D ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind); ein MLI-Element 450 (das dem MLI-Element 50 ähnlich ist, das vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden ist); ILD-Schichten 452 bis 458 (die den ILD-Schichten 52 bis 58 ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind); Bauelement-Ebene-Kontakte 460 (die den Bauelement-Ebene-Kontakten 60A bis 60J ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind); Durchkontaktierungen 470 (die den Durchkontaktierungen 70A bis 70I ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind); und leitfähige Leitungen (nicht dargestellt) (die den leitfähigen Leitungen 80A bis 80G ähnlich sind, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind). In 5A sind die verschiedenen Strukturelemente so konfiguriert, dass sie einen SRAM-Zellenbereich 490, einen Dummy-Bereich 492, einen n-Wannen-Streifen-Bereich 494 und einen p-Wannen-Streifen-Bereich 496 bilden. Bei der dargestellten Ausführungsform ist der Dummy-Bereich 492 zwischen dem SRAM-Zellenbereich 490 und einem Wannen-Streifen-Bereich (hier dem n-Wannen-Streifen-Bereich 494) angeordnet. Weiterhin ist bei der dargestellten Ausführungsform der n-Wannen-Streifen-Bereich 494 zwischen dem Dummy-Bereich 492 und dem p-Wannen-Streifen-Bereich 496 angeordnet. In der vorliegenden Erfindung werden in Abhängigkeit von den Entwurfsanforderungen an die SRAM-Matrix 400 auch andere Anordnungen des SRAM-Zellenbereichs 490, des Dummy-Bereichs 492, des n-Wannen-Streifen-Bereichs 494 und des p-Wannen-Streifen-Bereichs 496 in Betracht gezogen. Bei einigen Implementierungen können die Speichermatrix 100, die Speichermatrix 200 und/oder die Speichermatrix 300 (2 bis 4) in Abhängigkeit von den Entwurfsanforderungen den Dummy-Bereich 492, den n-Wannen-Streifen-Bereich 494, den p-Wannen-Streifen-Bereich 496 oder Kombinationen davon in den Wannen-Streifen-Zellen 107A, den Wannen-Streifen-Zellen 107B und/oder den Wannen-Streifen-Zellen 207 implementieren.
  • Der SRAM-Zellenbereich 490 weist eine SRAM-Zelle 490A, eine SRAM-Zelle 490B, eine SRAM-Zelle 490C und eine SRAM-Zelle 490D auf. Die SRAM-Zellen 490A bis 490D umfassen einen Single-Port-SRAM, einen Doppel-Port-SRAM, eine andere Art von SRAM oder Kombinationen davon. Bei der dargestellten Ausführungsform sind die SRAM-Zellen 490A bis 490D Single-Port-SRAMs. Zum Beispiel weisen die SRAM-Zellen 490A bis 490D jeweils sechs Transistoren auf: einen Durchgang-Gate-Transistor PG-1; einen Durchgang-Gate-Transistor PG-2; einen Pull-up-Transistor PU-1; einen Pull-up-Transistor PU-2; einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-2. Die SRAM-Zellen 490A bis 490D weisen jeweils eine n-Wanne 414 auf, die zwischen zwei p-Wannen 416 angeordnet ist, wobei die Pull-up-Transistoren PU-1 und PU-2 über der n-Wanne 414 angeordnet sind und die Durchgang-Gate-Transistoren PG-1 und PG-2 und die Pull-down-Transistoren PD-1 und PD-2 über den p-Wannen 416 angeordnet sind. Die Pull-up-Transistoren PU-1 und PU-2 sind p-FinFETs, die Durchgangs-Gate-Transistoren PG-1 und PG-2 sind n-FinFETs, und die Pull-down-Transistoren PD-1 und PD-2 sind p-Transistoren. Bei einigen Implementierungen sind die Pull-up-Transistoren PU-1 und PU-2 als der p-FinFET 18A definiert, der vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden ist, während die Durchgangs-Gate-Transistoren PG-1 und PG-2 und die Pull-down-Transistoren PD-1 und PD-2 als der n-FinFET 18B konfiguriert sind, der vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden ist. Die Durchgangs-Gate-Transistoren PG-1 und PG-2 und/oder die Pull-down-Transistoren PD-1 und PD-2 weisen zum Beispiel jeweils eine Finnenstruktur (mit einer oder mehreren Finnen 420), die über einer jeweiligen p-Wanne 416 angeordnet ist, und eine jeweilige Gate-Struktur 430 auf, die über einem Kanalbereich der Finnenstruktur angeordnet ist, sodass sich die jeweilige Gate-Struktur 430 zwischen Source-/Drain-Bereichen der Finnenstruktur befindet. Die Finnenstrukturen der Durchgangs-Gate-Transistoren PG-1 und PG-2 und/oder der Pull-down-Transistoren PD-1 und PD-2 weisen p-Dotanden auf und sind elektrisch mit den p-Wannen 416 (5B) verbunden. Die Finnenstrukturen der Durchgangs-Gate-Transistoren PG-1 und PG-2 und/oder der Pull-down-Transistoren PD-1 und PD-2 weisen weiterhin epitaxiale n-Source-/Drain-Elemente (5E) auf (mit anderen Worten, epitaxiale Source-/Drain-Elemente 440 der Durchgangs-Gate-Transistoren PG-1 und PG-2 und/oder der Pull-down-Transistoren PD-1 und PD-2 weisen n-Dotanden auf). Die Gate-Strukturen 430 und/oder die epitaxialen Source-/Drain-Elemente 440 der Durchgangs-Gate-Transistoren PG-1 und PG-2 und/oder der Pull-down-Transistoren PD-1 und PD-2 sind durch das MLI-Element 450 (insbesondere jeweilige Kontakte 460, Durchkontaktierungen 470 und/oder leitfähigen Leitungen, die in den ILD-Schichten 452 bis 458 angeordnet sind) elektrisch mit einer Spannungsquelle (zum Beispiel Vss) verbunden. Weiterhin weisen in dem Beispiel die Pull-up-Transistoren PU-1 und PU-2 jeweils eine Finnenstruktur (mit einer oder mehreren Finnen 420), die über einer jeweiligen n-Wanne 414 angeordnet ist, und eine jeweilige Gate-Struktur 430 auf, die über einem Kanalbereich der Finnenstruktur angeordnet ist, sodass sich die jeweilige Gate-Struktur 430 zwischen Source-/Drain-Bereichen der Finnenstruktur befindet. Die Finnenstrukturen der Pull-up-Transistoren PU-1 und PU-2 weisen n-Dotanden auf und sind elektrisch mit den n-Wannen 414 (5B) verbunden. Die Finnenstrukturen der Pull-up-Transistoren PU-1 und PU-2 weisen weiterhin epitaxiale n-Source-/Drain-Elemente (5E) auf (mit anderen Worten, epitaxiale Source-/Drain-Elemente 440 der Pull-up-Transistoren PU-1 und PU-2 weisen n-Dotanden auf). Die Gate-Strukturen 430 und/oder die epitaxialen Source-/Drain-Elemente 440 der Pull-up-Transistoren PU-1 und PU-2 sind durch das MLI-Element 450 (insbesondere jeweilige Kontakte 460, Durchkontaktierungen 470 und/oder leitfähigen Leitungen, die in den ILD-Schichten 452 bis 458 angeordnet sind) elektrisch mit einer Spannungsquelle (zum Beispiel VDD) verbunden. In dem vorliegenden Beispiel sind die Pull-up-Transistoren PU-1 und PU-2, die Durchgangs-Gate-Transistoren PG-1 und PG-2 und die Pull-down-Transistoren PD-1 und PD-2 Einfinnen-FinFETs (mit anderen Worten, die Finnenstrukturen weisen nur eine Finne auf), aber in der vorliegenden Erfindung werden auch Implementierungen in Betracht gezogen, bei denen ein oder mehrere Pull-up-Transistoren PU-1 und PU-2, Durchgangs-Gate-Transistoren PG-1 und PG-2 und Pull-down-Transistoren PD-1 und PD-2 Mehrfinnen-FinFETs sind (mit anderen Worten, die Finnenstrukturen weisen mehrere Finnen auf).
  • Der n-Wannen-Streifen-Bereich 494 weist Finnen-basierte n-Wannen-Streifen-Strukturen 497 auf, die so konfiguriert sind, dass sie jeweilige n-Wannen 414 mit einer Spannungsquelle (zum Beispiel VDD) elektrisch verbinden. Die n-Wannen-Streifen-Strukturen 497 sind baulich den Pull-up-Transistoren PU-1 und PU-2 ähnlich. Zum Beispiel weist jede n-Wannen-Streifen-Struktur 497 eine Finnenstruktur (mit einer oder mehreren Finnen 420), die über einer jeweiligen n-Wanne 414 angeordnet ist, und eine jeweilige Gate-Struktur 430 auf, die über einem Kanalbereich der Finnenstruktur angeordnet ist, sodass sich die jeweilige Gate-Struktur 430 zwischen Source-/Drain-Bereichen der Finnenstruktur befindet. Bei der dargestellten Ausführungsform ist die Breite der Finnen der n-Wannen-Streifen-Strukturen 497 größer als die Breite der Finnen der Pull-up-Transistoren PU-1 und PU-2, wodurch der Wannen-Aufnahmewiderstand und der Latch-up in der SRAM-Matrix 400 reduziert werden. Zum Beispiel ist eine Breite w1 in den Kanalbereichen der Finnen 420 der n-Wannen-Streifen-Strukturen 497 (5D) größer als eine Breite w2 in den Kanalbereichen der Finnen 420 der Pull-up-Transistoren PU-1 und PU-2 (5B). Bei einigen Implementierungen ist ein Verhältnis der Breite w1 zu der Breite w2 größer als 1,1. Bei einigen Implementierungen ist das Verhältnis der Breite w1 zu der Breite w2 1,1 < w1/w2 < 1,5. Bei einigen Implementierungen sind die Breiten w1 und w2 mittlere Breiten für untere Teile B der oberen aktiven Finnenbereiche 422U, wie etwa die untersten 5 nm der oberen aktiven Finnenbereiche 422U. Bei einigen Implementierungen ist die Verjüngung der oberen aktiven Finnenbereiche 422U, der unteren aktiven Finnenbereiche 422L und/oder einer Gesamtheit der Finnen der n-Wannen-Streifen-Strukturen 497 größer als eine Verjüngung der oberen aktiven Finnenbereiche 422U, der unteren aktiven Finnenbereiche 422L und/oder einer Gesamtheit der Finnen der Pull-up-Transistoren PU-1 und PU-2. Zum Beispiel ist eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 422U der Finnen der n-Wannen-Streifen-Strukturen 497 größer als eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 422U der Finnen der Pull-up-Transistoren PU-1 und PU-2. Die Finnenstrukturen der n-Wannen-Streifen-Strukturen 497 weisen n-Dotanden auf und sind elektrisch mit jeweiligen n-Wannen 414 (5D und 5G) verbunden. Bei einigen Implementierungen ist eine Dotierungskonzentration der Finnen der n-Wannen-Streifen-Strukturen 497 größer als eine Dotierungskonzentration der Finnen der Pull-up-Transistoren PU-1 und PU-2. Bei einigen Implementierungen ist die Dotierungskonzentration der Finnen der n-Wannen-Streifen-Strukturen 497 mindestens dreimal größer als die Dotierungskonzentration der Finnen der Pull-up-Transistoren PU-1 und PU-2. Durch Erhöhen der Dotierungskonzentration der Finnen der n-Wannen-Streifen-Strukturen 497 können der Wannen-Aufnahmewiderstand und der Latch-up in der SRAM-Matrix 400 weiter reduziert werden. Außerdem weisen im Gegensatz zu den Finnenstrukturen der Pull-up-Transistoren PU-1 und PU-2 die Finnenstrukturen der n-Wannen-Streifen-Strukturen 497 weiterhin epitaxiale n-Source-/Drain-Elemente (5G) auf (mit anderen Worten, die epitaxialen Source-/Drain-Elemente 440 der n-Wannen-Streifen-Strukturen 497 weisen n-Dotanden auf), die durch das MLI-Element 450 (insbesondere jeweilige Kontakte 460, Durchkontaktierungen 470 und/oder leitfähigen Leitungen, die in den ILD-Schichten 452 bis 458 angeordnet sind) elektrisch mit der Spannungsquelle verbunden sind.
  • Der p-Wannen-Streifen-Bereich 496 weist Finnen-basierte p-Wannen-Streifen-Strukturen 498 auf, die so konfiguriert sind, dass sie jeweilige p-Wannen 416 mit einer Spannungsquelle (zum Beispiel VSS) elektrisch verbinden. Die p-Wannen-Streifen-Strukturen 498 sind baulich den Pull-down-Transistoren PD-1 und PD-2 und/oder den Durchgangs-Gate-Transistoren PG-1 und PG-2 ähnlich. Zum Beispiel weist jede p-Wannen-Streifen-Struktur 498 eine Finnenstruktur (mit einer oder mehreren Finnen 420), die über einer jeweiligen p-Wanne 416 angeordnet ist, und eine jeweilige Gate-Struktur 430 auf, die über einem Kanalbereich der Finnenstruktur angeordnet ist, sodass sich die jeweilige Gate-Struktur 430 zwischen Source-/Drain-Bereichen der Finnenstruktur befindet. Bei der dargestellten Ausführungsform ist die Breite der Finnen der p-Wannen-Streifen-Strukturen 498 größer als die Breite der Finnen der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2, wodurch der Wannen-Aufnahmewiderstand und der Latch-up in der SRAM-Matrix 400 reduziert werden. Zum Beispiel ist eine Breite w3 in den Kanalbereichen der Finnen 420 der p-Wannen-Streifen-Strukturen 498 (5C) größer als eine Breite w4 in den Kanalbereichen der Finnen 420 der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2 (5B). Bei einigen Implementierungen ist ein Verhältnis der Breite w3 zu der Breite w4 größer als 1,1. Bei einigen Implementierungen ist das Verhältnis der Breite w3 zu der Breite w4 1,1 < w3/w4 < 1,5. Bei einigen Implementierungen sind die Breiten w3 und w4 mittlere Breiten für untere Teile B der oberen aktiven Finnenbereiche 422U, wie etwa die untersten 5 nm der oberen aktiven Finnenbereiche 422U. Bei einigen Implementierungen ist die Verjüngung der oberen aktiven Finnenbereiche 422U, der unteren aktiven Finnenbereiche 422L und/oder einer Gesamtheit der Finnen der p-Wannen-Streifen-Strukturen 498 größer als eine Verjüngung der oberen aktiven Finnenbereiche 422U, der unteren aktiven Finnenbereiche 422L und/oder einer Gesamtheit der Finnen der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2. Zum Beispiel ist eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 422U der Finnen der p-Wannen-Streifen-Strukturen 498 größer als eine Neigung der Seitenwände des oberen aktiven Finnenbereichs 422U der Finnen der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2. Die Finnenstrukturen der p-Wannen-Streifen-Strukturen 498 weisen p-Dotanden auf und sind elektrisch mit jeweiligen p-Wannen 416 (5C und 5F) verbunden. Bei einigen Implementierungen ist eine Dotierungskonzentration der Finnen der p-Wannen-Streifen-Strukturen 498 größer als eine Dotierungskonzentration der Finnen der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2. Bei einigen Implementierungen ist die Dotierungskonzentration der Finnen der p-Wannen-Streifen-Strukturen 498 mindestens dreimal größer als die Dotierungskonzentration der Finnen der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2. Durch Erhöhen der Dotierungskonzentration der Finnen der p-Wannen-Streifen-Strukturen 498 können der Wannen-Aufnahmewiderstand und der Latch-up in der SRAM-Matrix 400 weiter reduziert werden. Außerdem weisen im Gegensatz zu den Finnenstrukturen der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2 die Finnenstrukturen der p-Wannen-Streifen-Strukturen 498 weiterhin epitaxiale n-Source-/Drain-Elemente (5F) auf (mit anderen Worten, die epitaxialen Source-/Drain-Elemente 440 der p-Wannen-Streifen-Strukturen 498 weisen p-Dotanden auf), die durch das MLI-Element 450 (insbesondere jeweilige Kontakte 460, Durchkontaktierungen 470 und/oder leitfähigen Leitungen, die in den ILD-Schichten 452 bis 458 angeordnet sind) elektrisch mit der Spannungsquelle verbunden sind.
  • Bei einigen Implementierungen ist eine Breite in den Source-/Drain-Bereichen der Finnen 420 der n-Wannen-Streifen-Strukturen 497 und/oder der p-Wannen-Streifen-Strukturen 498 größer als eine Breite in den Source-/Drain-Bereichen der Finnen 420 der Pull-up-Transistoren PU-1 und PU-2, der Pull-down-Transistoren PD-1 und PD-2 bzw. der Durchgangs-Gate-Transistoren PG-1 und PG-2. Zum Beispiel ist eine Breite w5 in den Source-/Drain-Bereichen der Finnen 420 der n-Wannen-Streifen-Strukturen 497 (5G) größer als eine Breite w6 in den Source-/Drain-Bereichen der Finnen 420 der Pull-up-Transistoren PU-1 und PU-2 (5E). Bei einigen Implementierungen ist ein Verhältnis der Breite w5 zu der Breite w6 größer als 1,1. Bei einigen Implementierungen ist das Verhältnis der Breite w5 zu der Breite w6 1,1 < w5/w6 < 1,5. Bei einigen Implementierungen stellen die Breiten w5 und w6 Breiten der Finnen 420 an einer Grenzfläche zwischen den Finnen 420 und den epitaxialen Source-/Drain-Elementen 440 dar. Bei einigen Implementierungen sind die Breiten w5 und w6 mittlere Breiten für obere Teile der Finnen 420, die mit den epitaxialen Source-/Drain-Elementen 440 verbunden sind (hier die oberen Teile der unteren aktiven Finnenbereiche 422L), wie etwa die obersten 5 nm der oberen Teile der Finnen 420. Weiterhin ist in dem Beispiel eine Breite w7 in den Source-/Drain-Bereichen der Finnen 420 der p-Wannen-Streifen-Strukturen 498 (5F) größer als eine Breite w8 in den Source-/Drain-Bereichen der Finnen 420 der Pull-down-Transistoren PD-1 und PD-2 und/oder der Durchgangs-Gate-Transistoren PG-1 und PG-2 (5E). Bei einigen Implementierungen ist ein Verhältnis der Breite w7 zu der Breite w8 größer als 1,1. Bei einigen Implementierungen ist das Verhältnis der Breite w7 zu der Breite w8 1,1 < w7/w8 < 1,5. Bei einigen Implementierungen stellen die Breiten w7 und w9 Breiten der Finnen 420 an einer Grenzfläche zwischen den Finnen 420 und den epitaxialen Source-/Drain-Elementen 440 dar. Bei einigen Implementierungen sind die Breiten w7 und w8 mittlere Breiten für obere Teile der Finnen 420, die mit den epitaxialen Source-/Drain-Elementen 440 verbunden sind (hier die oberen Teile der unteren aktiven Finnenbereiche 422L), wie etwa die obersten 5 nm der oberen Teile der Finnen 420. Bei einigen Implementierungen haben die Wannen-Streifen-Finnen im Wesentlichen die gleiche Breite in den Kanalbereichen (zum Beispiel w1 ≈ w3) und/oder in den Source-/Drain-Bereichen (zum Beispiel w5 ≈ w7), und die FinFET-Finnen haben im Wesentlichen die gleiche Breite in den Kanalbereichen (zum Beispiel w2 ≈ w4) und/oder in den Source-/Drain-Bereichen (zum Beispiel w6 ≈ w8).
  • Um die unterschiedlichen Finnenbreiten in den FinFETs und den Wannen-Streifens zu erzielen, ohne die Herstellung der FinFETs und der Wannen-Streifens erheblich zu modifizieren, werden bei einigen Implementierungen die Finnen der p-FinFETs benachbart zu den Finnen der n-FinFETs angeordnet, während die Finnen der n-Wannen-Streifens nicht benachbart zu den Finnen der p-Wannen-Streifens angeordnet werden. Zum Beispiel werden in der SRAM-Matrix 400 die Finnen 420 der n-Wannen-Streifen-Strukturen 497 nicht benachbart zu den Finnen 420 der p-Wannen-Streifen-Strukturen 498 entlang der Finnen-Breitenrichtung angeordnet, sodass entgegengesetzt dotierte Finnen der Wannen-Streifens nicht zueinander benachbart entlang der Finnen-Breitenrichtung angeordnet sind. Bei einigen Implementierungen werden keine Finnen für die p-Wannen-Streifens in dem n-Wannen-Streifen-Bereich 494 angeordnet und keine Finnen für die n-Wannen-Streifens werden in dem p-Wannen-Streifen-Bereich 496 angeordnet, sodass die n-Wannen-Streifen-Strukturen 497 benachbart zu den p-Wannenbereichen 416, die frei von p-dotierten Finnen sind, entlang der Finnen-Breitenrichtung der n-dotierten Finnen der n-Wannen-Streifen-Strukturen 497 angeordnet sind und die p-Wannen-Streifen-Strukturen 498 benachbart zu den n-Wannenbereichen 414, die frei von n-dotierten Finnen sind, entlang der Finnen-Breitenrichtung der p-dotierten Finnen der p-Wannen-Streifen-Strukturen 498 angeordnet sind. Bei einigen Implementierungen beträgt ein Abstand S1 zwischen den Finnen 420 von benachbarten n-Wannen-Streifen-Strukturen 497 entlang der Finnen-Breitenrichtung etwa 80 nm bis etwa 250 nm, und ein Abstand S2 zwischen den Finnen 420 von benachbarten p-Wannen-Streifen-Strukturen 498 entlang der Finnen-Breitenrichtung beträgt ebenfalls etwa 80 nm bis etwa 250 nm. Weiterhin sind in dem Beispiel in der SRAM-Matrix 400 die Finnen 420 der Pull-up-Transistoren PU-1 und PU-2 benachbart zu den Finnen 420 der Pull-down-Transistoren PD-1 und PD-2 und der Durchgangs-Gate-Transistoren PG-1 und PG-2 entlang der Finnen-Breitenrichtung angeordnet, sodass entgegengesetzt dotierte Finnen der FinFETs zueinander benachbart entlang der Finnen-Breitenrichtung angeordnet sind. Bei einigen Implementierungen sind die Pull-up-Transistoren PU-1 und PU-2 benachbart zu den p-Wannenbereichen 416 angeordnet, die p-dotierte Finnen haben, die über ihnen entlang der Finnen-Breitenrichtung der n-dotierten Finnen der Pull-up-Transistoren PU-1 und PU-2 angeordnet sind; die Pull-down-Transistoren PD-1 und PD-2 sind benachbart zu den n-Wannenbereichen 414 angeordnet, die n-dotierte Finnen haben, die über ihnen entlang der Finnen-Breitenrichtung der p-dotierten Finnen der Pull-down-Transistoren PD-1 und PD-2 angeordnet sind; und die Durchgangs-Gate-Transistoren PG-1 und PG-2 sind benachbart zu den n-Wannenbereichen 414 angeordnet, die n-dotierte Finnen haben, die über ihnen entlang der Finnen-Breitenrichtung der p-dotierten Finnen der Durchgangs-Gate-Transistoren PG-1 und PG-2 angeordnet sind. Bei einigen Implementierungen beträgt ein Abstand S3 zwischen den Finnen 420 von benachbarten Pull-up-Transistoren PU-1 und PU-2 und Pull-down-Transistoren PD-1 und PD-2 entlang der Finnen-Breitenrichtung etwa 30 nm bis etwa 70 nm, und ein Abstand S4 zwischen den Finnen 420 von benachbarten Pull-up-Transistoren PU-1 und PU-2 und Durchgangs-Gate-Transistoren PG-1 und PG-2 entlang der Finnen-Breitenrichtung beträgt ebenfalls etwa 30 nm bis etwa 70 nm. Durch Beabstanden der Wannen-Streifen-Finnen und der FinFET-Finnen in der vorstehend beschriebenen Weise haben die FinFETs dichte Finnen-Umgebungen mit einem kleineren Abstand zwischen den Finnen, und die Wannen-Streifens haben isolierte Finnen-Umgebungen mit einem größeren Abstand zwischen den Finnen, sodass Ätz-Ladeeffekte zum Reduzieren der Breiten der FinFET-Finnen (hier für die Pull-up-Transistoren PU-1 und PU-2, die Pull-down-Transistoren PD-1 und PD-2 und/oder die Durchgangs-Gate-Transistoren PG-1 und PG-2) in Bezug zu den Wannen-Streifen-Finnen (hier für die n-Wannen-Streifen-Struktur 497 und/oder die p-Wannen-Streifen-Struktur 498) genutzt werden können. Somit kann eine Strukturierungsschicht, die als eine Maske bei einem Ätzprozess zur Herstellung der FinFET-Finnen und der Wannen-Streifen-Finnen verwendet werden soll, FinFET-Finnenstrukturen und Wannen-Streifen-Finnenstrukturen aufweisen, die im Wesentlichen die gleichen Finnenbreiten haben, wobei von dem Ätzprozess resultierende Ätz-Ladeeffekte (die durch unterschiedliche Finnendichten-Umgebungen entstehen) die Breite der FinFET-Finnen in Bezug zu den Wannen-Streifen-Finnen verringern, sodass die hier beschriebenen Vorzüge nahtlos in die FinFET-Herstellung integriert werden können, ohne dass Komplexität, Kosten und/oder zeitlicher Aufwand steigen.
  • 6 ist ein Schaltbild einer Single-Port-SRAM-Zelle 500, die in einer Speicherzelle einer SRAM-Matrix implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Bei einigen Implementierungen wird die Single-Port-SRAM-Zelle 500 in einer oder mehreren Speicherzellen 101 der Speichermatrix 100 (2), der Speichermatrix 200 (3) und/oder der Speichermatrix 300 (4) verwendet. Bei einigen Implementierungen wird die Single-Port-SRAM-Zelle 500 in einer oder mehreren der SRAM-Zellen der SRAM-Matrix 400 (5A bis 5G), wie etwa in einer oder mehreren der SRAM-Zellen 490A bis 490D, verwendet. 6 ist der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Single-Port-SRAM-Zelle 500 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen der Single-Port-SRAM-Zelle 500 ersetzt, modifiziert oder weggelassen werden.
  • Die Single-Port-SRAM-Zelle 500 weist sechs Transistoren auf: einen Durchgang-Gate-Transistor PG-1; einen Durchgang-Gate-Transistor PG-2; einen Pull-up-Transistor PU-1; einen Pull-up-Transistor PU-2; einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-2. Die Single-Port-SRAM-Zelle 500 wird daher alternativ als 6T-SRAM-Zelle bezeichnet. Bei Betrieb ermöglichen die Durchgangs-Gate-Transistoren PG-1 und PG-2 Zugriff auf einen Speicherteil der SRAM-Zelle 500, der ein Paar kreuzgekoppelte Inverter, und zwar einen Inverter 510 und einen Inverter 520, aufweist. Der Inverter 510 weist den Pull-up-Transistor PU-1 und den Pull-down-Transistor PD-1 auf, und der Inverter 520 weist den Pull-up-Transistor PU-2 und den Pull-down-Transistor PD-2 auf. Bei einigen Implementierungen sind die Pull-up-Transistoren PU-1 und PU-2 als p-FinFETs, wie etwa der vorstehend beschriebene p-FinFET 18A (1A bis 1F), konfiguriert, und die Pull-down-Transistoren PD-1 und PD-2 sind als n-FinFETs, wie etwa der vorstehend beschriebene n-FinFET 18B (1A bis 1F), konfiguriert. Zum Beispiel weisen die Pull-up-Transistoren PU-1 und PU-2 jeweils eine Gate-Struktur auf, die über einem Kanalbereich einer n-Finnenstruktur (mit einer oder mehreren n-Finnen) angeordnet ist, sodass sich die Gate-Struktur zwischen p-Source-/Drain-Bereichen der n-Finnenstruktur (zum Beispiel zwischen epitaxialen p-Source-/Drain-Elementen) befindet, wobei die Gate-Struktur und die n-Finnenstruktur über einem n-Wannenbereich angeordnet sind; und die Pull-down-Transistoren PD-1 und PD-2 weisen jeweils eine Gate-Struktur auf, die über einem Kanalbereich einer n-Finnenstruktur (mit einer oder mehreren p-Finnen) angeordnet ist, sodass sich die Gate-Struktur zwischen n-Source-/Drain-Bereichen der p-Finnenstruktur (zum Beispiel zwischen epitaxialen n-Source-/Drain-Elementen) befindet, wobei die Gate-Struktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind. Bei einigen Implementierungen sind die Durchgangs-Gate-Transistoren PG-1 und PG-2 ebenfalls als n-FinFETs konfiguriert, wie etwa der vorstehend beschriebene n-FinFET 18B (1A bis 1F). Die Durchgangs-Gate-Transistoren PG-1 und PG-2 weisen zum Beispiel jeweils eine Gate-Struktur auf, die über einem Kanalbereich einer p-Finnenstruktur (mit einer oder mehreren p-Finnen) angeordnet ist, sodass sich die Gate-Struktur zwischen n-Source-/Drain-Bereichen der p-Finnenstruktur (zum Beispiel zwischen epitaxialen n-Source-/Drain-Elementen) befindet, wobei die Gate-Struktur und die p-Finnenstruktur über einem p-Wannenbereich angeordnet sind.
  • Ein Gate des Pull-up-Transistors PU-1 ist zwischen einer Source, die mit einer Versorgungsspannung VDD elektrisch verbunden ist, und einem ersten gemeinsamen Drain CD1 angeordnet, und ein Gate des Pull-down-Transistors PD-1 ist zwischen einer Source, die mit einer Versorgungsspannung Vss elektrisch verbunden ist, und dem ersten gemeinsamen Drain CD1 angeordnet. Ein Gate des Pull-up-Transistors PU-2 ist zwischen einer Source, die mit der Versorgungsspannung VDD elektrisch verbunden ist, und einem zweiten gemeinsamen Drain CD2 angeordnet, und ein Gate des Pull-down-Transistors PD-2 ist zwischen einer Source, die mit der Versorgungsspannung Vss elektrisch verbunden ist, und dem zweiten gemeinsamen Drain CD2 angeordnet. Bei einigen Implementierungen ist der erste gemeinsame Drain CD1 ein Speicherknoten SN, der Daten in echter Form speichert, und der zweite gemeinsame Drain CD2 ist ein Speicherknoten SNB, der Daten in komplementärer Form speichert. Das Gate des Pull-up-Transistors PU-1 und das Gate des Pull-down-Transistors PD-1 sind mit dem zweiten gemeinsamen Drain CD2 verbunden, und das Gate des Pull-up-Transistors PU-2 und das Gate des Pull-down-Transistors PD-2 sind mit dem ersten gemeinsamen Drain CD1 verbunden. Ein Gate des Durchgangs-Gate-Transistors PG-1 ist zwischen einer Source, die mit einer Bitleitung BL elektrisch verbunden ist, und einem Drain angeordnet, der mit dem ersten gemeinsamen Drain CD1 elektrisch verbunden ist. Ein Gate des Durchgangs-Gate-Transistors PG-2 ist zwischen einer Source, die mit einer komplementären Bitleitung BLB elektrisch verbunden ist, und einem Drain angeordnet, der mit dem zweiten gemeinsamen Drain CD2 elektrisch verbunden ist. Die Gates der Durchgangs-Gate-Transistoren PG-1 und PG-2 sind mit einer Wortleitung WL elektrisch verbunden. Bei einigen Implementierungen ermöglichen die Durchgangs-Gate-Transistoren PG-1 und PG-2 bei Lese- und/oder Schreiboperationen Zugriff auf die Speicherknoten SN und SNB. Zum Beispiel verbinden die Durchgangs-Gate-Transistoren PG-1 und PG-2 in Reaktion auf eine Spannung, die von den Wortleitungen WL an die Gates der Durchgangs-Gate-Transistoren PG-1 und PG-2 angelegt wird, die Speicherknoten SN und SNB jeweils mit den Bitleitungen BL und BLB.
  • 7 ist eine Draufsicht einer Single-Port-SRAM-Zelle 600, die in einer Speicherzelle einer Speichermatrix implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Bei einigen Implementierungen wird die Single-Port-SRAM-Zelle 600 in einer oder mehreren Speicherzellen 101 der Speichermatrix 100 (2), der Speichermatrix 200 (3) und/oder der Speichermatrix 300 (4) verwendet. Bei einigen Implementierungen wird die Single-Port-SRAM-Zelle 600 in einer oder mehreren der SRAM-Zellen der SRAM-Matrix 400 (5A bis 5G), wie etwa in einer oder mehreren der SRAM-Zellen 490A bis 490D, verwendet. 7 ist der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Single-Port-SRAM-Zelle 600 können weitere Strukturelemente verwendet werden, und einige der nachstehend beschriebenen Strukturelemente können bei anderen Ausführungsformen der Single-Port-SRAM-Zelle 600 ersetzt, modifiziert oder weggelassen werden.
  • Die Single-Port-SRAM-Zelle 600 weist sechs Transistoren auf: einen Durchgang-Gate-Transistor PG-1; einen Durchgang-Gate-Transistor PG-2; einen Pull-up-Transistor PU-1; einen Pull-up-Transistor PU-2; einen Pull-down-Transistor PD-1 und einen Pull-down-Transistor PD-2. Die Single-Port-SRAM-Zelle 600 wird daher alternativ als 6T-SRAM-Zelle bezeichnet. Die Single-Port-SRAM-Zelle 600 weist eine n-Wanne 614 (die dem n-dotierten Bereich 14 ähnlich ist, der vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden ist) auf, die zwischen einer p-Wanne 616A und einer p-Wanne 616B (die beide dem p-dotierten Bereich 16 ähnlich sind, der vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden ist) angeordnet ist. Die Pull-up-Transistoren PU-1 und PU-2 sind über der n-Wanne 614 angeordnet; der Pull-down-Transistor PD-1 und der Durchgang-Gate-Transistor PG-1 sind über der p-Wanne 616A angeordnet; und der Pull-down-Transistor PD-2 und der Durchgang-Gate-Transistor PG-2 sind über der p-Wanne 616B angeordnet. Bei einigen Implementierungen sind die Pull-up-Transistoren PU-1 und PU-2 als p-FinFETs, wie etwa der vorstehend beschriebene p-FinFET 18A (1A bis 1F), konfiguriert, und die Pull-down-Transistoren PD-1 und PD-2 und die Durchgangs-Gate-Transistoren PG-1 und PG-2 sind als n-FinFETs, wie etwa der vorstehend beschriebene n-FinFET 18B (1A bis 1F), konfiguriert. Bei der dargestellten Ausführungsform sind der Pull-down-Transistor PD-1 und der Durchgang-Gate-Transistor PG-1 Einfinnen-FinFETs, die eine Finne 620A aufweisen; der Pull-up-Transistor PU-1 ist ein Einfinnen-FinFET, der eine Finne 620B aufweist; der Pull-up-Transistor PU-2 ist ein Einfinnen-FinFET, der eine Finne 620C aufweist; und der Pull-down-Transistor PD-2 und der Durchgang-Gate-Transistor PG-2 sind Einfinnen-FinFETs, die eine Finne 620D aufweisen. Die Finnen 620A bis 620D sind den Finnen 20A bis 20F ähnlich, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind. Zum Beispiel sind die Finne 620A und die Finne 620D p-dotierte Finnen, und die Finne 620B und die Finne 620C sind n-dotierte Finnen. Eine Gate-Struktur 630A ist über der Finne 620A angeordnet; eine Gate-Struktur 630B ist über den Finnen 620A und 620B angeordnet; eine Gate-Struktur 630C ist über den Finnen 620C und 620D angeordnet; und eine Gate-Struktur 630D ist über der Finne 620D angeordnet. Ein Gate des Durchgangs-Gate-Transistors PG-1 wird aus der Gate-Struktur 630A hergestellt, ein Gate des Pull-down-Transistors PD-1 wird aus der Gate-Struktur 630B hergestellt, ein Gate des Pull-up-Transistors PU-1 wird aus der Gate-Struktur 630B hergestellt, ein Gate des Pull-up-Transistors PU-2 wird aus der Gate-Struktur 630C hergestellt, ein Gate des Pull-down-Transistors PD-2 wird aus der Gate-Struktur 630C hergestellt, und ein Gate des Durchgangs-Gate-Transistors PG-2 wird aus der Gate-Struktur 630D hergestellt. Die Gate-Strukturen 630A bis 630D sind den Gate-Strukturen 30A bis 30G ähnlich, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind.
  • Die Single-Port-SRAM-Zelle 600 weist weiterhin ein MLI-Element auf, das verschiedene Bauelement-Ebene-Kontakte 660A bis 660L, Durchkontaktierungen 670A bis 670H, leitfähige Leitungen 680A bis 680G, Durchkontaktierungen 690A bis 690D und leitfähige Leitungen 695A bis 695C aufweist. Die Bauelement-Ebene-Kontakte 660A bis 660L, die Durchkontaktierungen 670A bis 670H und die leitfähigen Leitungen 680A bis 680G sind den Bauelement-Ebene-Kontakten 60A bis 60J, den Durchkontaktierungen 70A bis 70I bzw. den leitfähigen Leitungen 80A bis 80G ähnlich, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind. Bei einigen Implementierungen sind die Durchkontaktierungen 690A bis 690D den Durchkontaktierungen 70A bis 70I ähnlich, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind, mit der Ausnahme, dass die Durchkontaktierungen 690A bis 690D eine Metall-eins-Schicht (M1-Schicht) des MLI-Elements (hier die leitfähigen Leitungen 680A bis 680G) elektrisch mit einer Metall-zwei-Schicht (M2-Schicht) des MLI-Elements (hier den leitfähigen Leitungen 695A bis 695C) verbinden. Bei einigen Implementierungen sind die leitfähigen Leitungen 695A bis 695C den leitfähigen Leitungen 80A bis 80G ähnlich, die vorstehend unter Bezugnahme auf die 1A bis 1F beschrieben worden sind, mit der Ausnahme, dass die leitfähigen Leitungen 695A bis 695C eine andere Metallschicht in dem MLI-Element bilden als die leitfähigen Leitungen 680A bis 680G. Bei der dargestellten Ausführungsform verlaufen die leitfähigen Leitungen 695A bis 695C in einer Richtung, die im Wesentlichen senkrecht zu den leitfähigen Leitungen 680A bis 680G ist. In der vorliegenden Erfindung werden in Abhängigkeit von den Entwurfsanforderungen an die Single-Port-SRAM-Zelle 600 auch andere Konfigurationen der Bauelement-Ebene-Kontakte 660A bis 660L, der Durchkontaktierungen 670A bis 670H, der leitfähigen Leitungen 680A bis 680G, der Durchkontaktierungen 690A bis 690D und/oder der leitfähigen Leitungen 695A bis 695C in Betracht gezogen.
  • Ein Drain-Bereich des Pull-down-Transistors PD-1 [der von der Finne 620A gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] und ein Drain-Bereich des Pull-up-Transistors PU-1 [der von der Finne 620B gebildet wird (die epitaxiale p-Source-/Drain-Elemente aufweisen kann)] sind durch den Bauelement-Ebene-Kontakt 660A elektrisch verbunden, sodass ein gemeinsamer Drain des Pull-down-Transistors PD-1 und des Pull-up-Transistors PU-1 einen Speicherknoten SN bildet, der wiederum durch den Bauelement-Ebene-Kontakt 660A elektrisch mit einem Drain-Bereich des Durchgangs-Gate-Transistors PG-1 [der von der Finne 620A gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] verbunden ist. Ein Drain-Bereich des Pull-down-Transistors PD-2 [der von der Finne 620D gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] und ein Drain-Bereich des Pull-up-Transistors PU-2 [der von der Finne 620C gebildet wird (die epitaxiale p-Source-/Drain-Elemente aufweisen kann)] sind durch den Bauelement-Ebene-Kontakt 660B elektrisch verbunden, sodass ein gemeinsamer Drain des Pull-down-Transistors PD-1 und des Pull-up-Transistors PU-1 einen Speicherknoten SNB bildet, der wiederum durch den Bauelement-Ebene-Kontakt 660B elektrisch mit einem Drain-Bereich des Durchgangs-Gate-Transistors PG-2 [der von der Finne 620D gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] verbunden ist. Der Bauelement-Ebene-Kontakt 660C verbindet ein Gate des Pull-up-Transistors PU-1 (der von der Gate-Struktur 630B gebildet wird) und ein Gate des Pull-down-Transistors PD-1 (der ebenfalls von der Gate-Struktur 630B gebildet wird) elektrisch mit dem Speicherknoten SNB. Der Bauelement-Ebene-Kontakt 660D verbindet ein Gate des Pull-up-Transistors PU-2 (der von der Gate-Struktur 630C gebildet wird) und ein Gate des Pull-down-Transistors PD-2 (der ebenfalls von der Gate-Struktur 630C gebildet wird) elektrisch mit dem Speicherknoten SN. Ein Source-Bereich des Pull-up-Transistors PU-1 [der von der Finne 620B gebildet wird (die epitaxiale p-Source-/Drain-Elemente aufweisen kann)] ist durch den Bauelement-Ebene-Kontakt 660E, die Durchkontaktierung 670A und die leitfähige Leitung 680A elektrisch mit einer Versorgungsspannung VDD an einem Spannungsknoten VDDN1 verbunden; und ein Source-Bereich des Pull-up-Transistors PU-2 [der von der Finne 620C gebildet wird (die epitaxiale p-Source-/Drain-Elemente aufweisen kann)] ist durch den Bauelement-Ebene-Kontakt 660F, die Durchkontaktierung 670B und die leitfähige Leitung 680A elektrisch mit der Versorgungsspannung VDD an einem Spannungsknoten VDDN2 verbunden. Ein Source-Bereich des Pull-down-Transistors PD-1 [der von der Finne 620A gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] ist durch den Bauelement-Ebene-Kontakt 660G, die Durchkontaktierung 670C, die leitfähige Leitung 680B, die Durchkontaktierung 690A und die leitfähige Leitung 695A elektrisch mit einer Versorgungsspannung Vss an einem Spannungsknoten VSSN1 verbunden; und ein Source-Bereich des Pull-down-Transistors PD-2 [der von der Finne 620D gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] ist durch den Bauelement-Ebene-Kontakt 660H, die Durchkontaktierung 670D, die leitfähige Leitung 680C, die Durchkontaktierung 690B und die leitfähige Leitung 695B elektrisch mit der Versorgungsspannung Vss an einem Spannungsknoten VSSN2 verbunden. Ein Gate des Durchgangs-Gate-Transistors PG-1 (der von der Gate-Struktur 630A gebildet wird) ist durch den Bauelement-Ebene-Kontakt 660I, die Durchkontaktierung 670E, die leitfähige Leitung 680D, die Durchkontaktierung 690C und die leitfähige Leitung 695C elektrisch mit einer Wortleitung WL an einem Wortleitungsknoten WLN1 verbunden; und ein Gate des Durchgangs-Gate-Transistors PG-2 (der von der Gate-Struktur 630C gebildet wird) ist durch den Bauelement-Ebene-Kontakt 660J, die Durchkontaktierung 670F, die leitfähige Leitung 680E, die Durchkontaktierung 690D und die leitfähige Leitung 695C elektrisch mit der Wortleitung WL an einem Wortleitungsknoten WLN2 verbunden. Ein Source-Bereich des Durchgangs-Gate-Transistors PG-1 [der von der Finne 620A gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] ist durch den Bauelement-Ebene-Kontakt 660K, die Durchkontaktierung 670G und die leitfähige Leitung 680F elektrisch mit einer Bitleitung (die im Allgemeinen als ein Bitleitungsknoten BLN bezeichnet wird) verbunden; und ein Source-Bereich des Durchgangs-Gate-Transistors PG-2 [der von der Finne 620D gebildet wird (die epitaxiale n-Source-/Drain-Elemente aufweisen kann)] ist durch den Bauelement-Ebene-Kontakt 660L, die Durchkontaktierung 670H und die leitfähige Leitung 680G elektrisch mit einer komplementären Bitleitung (die im Allgemeinen als ein Bitleitungsknoten BLNB bezeichnet wird) verbunden.
  • 8 ist ein Ablaufdiagramm eines Verfahrens 700 zur Herstellung eines IC-Bauelements, das Finnenkonfigurationen hat, die die Leistung optimieren, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Im Block 710 umfasst das Verfahren 700 das Herstellen einer Strukturierungsschicht, die eine Wannen-Streifen-Finnenstruktur und eine FinFET-Finnenstruktur aufweist, die im Wesentlichen die gleiche Finnenbreite definieren. Eine Finnendichte, die von der Wannen-Streifen-Finnenstruktur entlang einer Finnen-Breitenrichtung definiert wird, ist kleiner als eine Finnendichte, die von der FinFET-Finnenstruktur entlang der Finnen-Breitenrichtung definiert wird. Im Block 712 umfasst das Verfahren 700 das Ätzen einer Finnenschicht unter Verwendung der Strukturierungsschicht als eine Maske. Bei einigen Implementierungen ist die Finnenschicht ein Substrat. Bei einigen Implementierungen ist die Finnenschicht eine Heterostruktur, die über dem Substrat angeordnet ist. Bei der Ätzung entstehen mindestens eine Wannen-Streifen-Finne, die der Wannen-Streifen-Finnenstruktur entspricht, und mindestens eine FinFET-Finne, die der FinFET-Finnenstruktur entspricht. Eine erste Breite der mindestens einen Wannen-Streifen-Finne ist größer als eine zweite Breite der mindestens einen FinFET-Finne. Bei einigen Implementierungen ist ein Verhältnis der ersten Breite zu der zweiten Breite größer als etwa 1,1 und kleiner als etwa 1,5. Im Block 714 kann das Verfahren 700 fortgesetzt werden, um die Herstellung des IC-Bauelements fertigzustellen. Zum Beispiel können Gate-Strukturen über einem Kanalbereich der mindestens einen Wannen-Streifen-Finne und der mindestens einen FinFET-Finne hergestellt werden, wie hier dargelegt wird, und epitaxiale Source-/Drain-Elemente können über den Source-/Drain-Bereichen der mindestens einen Wannen-Streifen-Finne und der mindestens einen FinFET-Finne hergestellt werden, wir hier dargelegt wird. Außerdem können verschiedene Kontakte mit den Gate-Strukturen und/oder den epitaxialen Source-/Drain-Elementen hergestellt werden. Bei einigen Implementierungen sind die verschiedenen Kontakte Teil einer mehrschichtigen Verbindungsstruktur des IC-Bauelements. Weitere Schritte können vor, während und nach dem Verfahren 700 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 700 verschoben, ersetzt oder weggelassen werden.
  • Die vorliegende Erfindung stellt viele verschiedene Ausführungsformen bereit. Es werden hier Finnen-basierte Wannen-Streifens zum Verbessern der Leistung von Speichermatrizen, wie etwa statischen Direktzugriffsspeichermatrizen, offenbart. Ein beispielhaftes IC-Bauelement weist einen FinFET auf, der über einem dotierten Bereich angeordnet ist, der mit einem Dotanden einer ersten Art dotiert ist. Der FinFET weist eine erste Finne mit einer ersten Breite, die mit dem Dotanden der ersten Art dotiert ist; und erste Source-/Drain-Elemente mit einem Dotanden einer zweiten Art auf. Das IC-Bauelement weist weiterhin einen Finnen-basierten Wannen-Streifen auf, der über dem dotierten Bereich angeordnet ist, der mit dem Dotanden der ersten Art dotiert ist. Der Finnen-basierte Wannen-Streifen verbindet den dotierten Bereich mit einer Spannung. Der Finnen-basierte Wannen-Streifen weist eine zweite Finne mit einer zweiten Breite, die mit dem Dotanden der ersten Art dotiert ist; und zweite Source-/Drain-Elemente mit dem Dotanden der ersten Art auf. Die zweite Breite ist größer als die erste Breite. Bei einigen Implementierungen ist ein Verhältnis der zweiten Breite zu der ersten Breite größer als etwa 1,1 und kleiner als etwa 1,5. Bei einigen Implementierungen ist der FinFET ein erster FinFET, der Finnen-basierte Wannen-Streifen ist ein erster Finnen-basierter Wannen-Streifen, der dotierte Bereich ist ein erster dotierter Bereich, und die Spannung ist eine erste Spannung. Bei diesen Implementierungen weist das IC-Bauelement weiterhin einen zweiten FinFET und einen zweiten Finnen-basierten Wannen-Streifen auf, die über einem zweiten dotierten Bereich mit dem Dotanden der zweiten Art angeordnet sind. Der zweite Finnen-basierte Wannen-Streifen verbindet den zweiten dotierten Bereich mit einer zweiten Spannung. Der zweite FinFET weist eine dritte Finne mit einer dritten Breite, die mit dem Dotanden der zweiten Art dotiert ist; und dritte Source-/Drain-Elemente mit dem Dotanden der ersten Art auf. Der zweite Finnen-basierte Wannen-Streifen weist eine vierte Finne mit einer vierten Breite, die mit dem Dotanden der zweiten Art dotiert ist; und vierte Source-/Drain-Elemente mit dem Dotanden der zweiten Art auf. Die vierte Breite ist größer als die dritte Breite. Bei einigen Implementierungen ist ein Verhältnis der vierten Breite zu der dritten Breite größer als etwa 1,1 und kleiner als etwa 1,5.
  • Bei einigen Implementierungen weist der FinFET eine erste Gate-Struktur auf, die die erste Finne durchquert, sodass die erste Gate-Struktur zwischen den ersten Source-/Drain-Elementen angeordnet ist. Bei einigen Implementierungen weist der Finnen-basierte Wannen-Streifen eine zweite Gate-Struktur auf, die die zweite Finne durchquert, sodass die zweite Gate-Struktur zwischen den zweiten Source-/Drain-Elementen angeordnet ist. Bei einigen Implementierungen ist die erste Gate-Struktur eine aktive Gate-Struktur, und die zweite Gate-Struktur ist eine Dummy-Gate-Struktur. Bei einigen Implementierungen weist das integrierte Schaltkreiselement weiterhin eine mehrschichtige Verbindungsstruktur (MLI-Struktur) auf. Die MLI-Struktur weist Folgendes auf: einen ersten Bauelement-Ebene-Kontakt, der auf mindestens einem der ersten Source-/Drain-Elemente angeordnet ist; einen zweiten Bauelement-Ebene-Kontakt, der auf mindestens einem der zweiten Source-/Drain-Elemente angeordnet ist; eine erste Durchkontaktierung, die auf dem ersten Bauelement-Ebene-Kontakt angeordnet ist; eine zweite Durchkontaktierung, die auf dem zweiten Bauelement-Ebene-Kontakt angeordnet ist; und eine erste Metallleitung. Die erste Durchkontaktierung verbindet das mindestens eine der ersten Source-/Drain-Elemente elektrisch mit der ersten Metallleitung, und die zweite Durchkontaktierung verbindet das mindestens eine der zweiten Source-/Drain-Elemente elektrisch mit der ersten Metallleitung.
  • Bei einigen Implementierungen hat die erste Finne eine erste Dotierungskonzentration des Dotanden der ersten Art, und die zweite Finne hat eine zweite Dotierungskonzentration des Dotanden der zweiten Art. Die zweite Dotierungskonzentration ist größer als die erste Dotierungskonzentration. Bei einigen Implementierungen ist die zweite Dotierungskonzentration mindestens dreimal größer als die erste Dotierungskonzentration. Bei einigen Implementierungen hat der dotierte Bereich eine dritte Dotierungskonzentration des Dotanden der ersten Art. Die dritte Dotierungskonzentration ist größer als die erste Dotierungskonzentration und kleiner als die zweite Dotierungskonzentration. Bei einigen Implementierungen hat die dritte Finne eine vierte Dotierungskonzentration des Dotanden der zweiten Art, und die vierte Finne hat eine fünfte Dotierungskonzentration des Dotanden der zweiten Art. Die fünfte Dotierungskonzentration ist größer als die vierte Dotierungskonzentration. Bei einigen Implementierungen ist die fünfte Dotierungskonzentration mindestens dreimal größer als die vierte Dotierungskonzentration. Bei einigen Implementierungen hat der zweite dotierte Bereich eine sechste Dotierungskonzentration des Dotanden der zweiten Art. Die sechste Dotierungskonzentration ist größer als die vierte Dotierungskonzentration und kleiner als die fünfte Dotierungskonzentration. Bei einigen Implementierungen ist der Dotand der ersten Art ein p-Dotand, und der Dotand der zweiten Art ist ein n-Dotand. Bei einigen Implementierungen ist der Dotand der ersten Art ein n-Dotand, und der Dotand der zweiten Art ist ein p-Dotand. Bei einigen Implementierungen hat der dotierte Bereich eine dritte Dotierungskonzentration mit dem Dotanden der ersten Art.
  • Eine beispielhafte Speichermatrix weist eine erste Zeile von Wannen-Streifen-Zellen und eine zweite Zeile von Wannen-Streifen-Zellen auf. Die Speichermatrix weist weiterhin mehrere Speicherzellen auf, die in Spalten und Zeilen angeordnet sind, wobei die mehreren Speicherzellen zwischen der ersten Zeile von Wannen-Streifen-Zellen und der zweiten Zeile von Wannen-Streifen-Zellen angeordnet sind. Jede Spalte von Speicherzellen ist zwischen einer ersten Wannen-Streifen-Zelle und einer zweiten Wannen-Streifen-Zelle angeordnet. Die Speicherzellen weisen jeweils einen FinFET auf, der über einem dotierten Bereich angeordnet ist, der mit einem Dotanden einer ersten Art dotiert ist, wobei der FinFET eine erste Finne mit einer ersten Breite, die mit dem Dotanden der ersten Art dotiert ist; und erste Source-/Drain-Elemente mit einem Dotanden der zweiten Art aufweist. Die erste Wannen-Streifen-Zelle und die zweite Wannen-Streifen-Zelle weisen jeweils einen Finnen-basierten Wannen-Streifen auf, der über dem dotierten Bereich angeordnet ist, der mit dem Dotanden der ersten Art dotiert ist, wobei der Finnen-basierte Wannen-Streifen eine zweite Finne mit einer zweiten Breite, die mit dem Dotanden der ersten Art dotiert ist; und zweite Source-/Drain-Elemente mit dem Dotanden der ersten Art aufweist. Die zweite Breite ist größer als die erste Breite. Der Finnen-basierte Wannen-Streifen verbindet den dotierten Bereich, der mit dem Dotanden der ersten Art dotiert ist, mit einer Spannung. Bei einigen Implementierungen ist ein Verhältnis der zweiten Breite zu der ersten Breite größer als etwa 1. Bei einigen Implementierungen hat die erste Finne eine erste Dotierungskonzentration des Dotanden der ersten Art, und die zweite Finne hat eine zweite Dotierungskonzentration des Dotanden der ersten Art, wobei die zweite Dotierungskonzentration mindestens dreimal größer als die erste Dotierungskonzentration ist. Bei einigen Implementierungen ist mindestens eine Finne, die mit dem Dotanden der zweiten Art dotiert ist, benachbart zu der ersten Finne entlang einer Finnen-Breitenrichtung angeordnet, und keine Finne, die mit dem Dotanden der zweiten Art dotiert ist, ist benachbart zu der zweiten Finne entlang der Finnen-Breitenrichtung angeordnet. Bei einigen Implementierungen weisen die mehreren Speicherzellen eine erste Speicherzellenmatrix und eine zweite Speicherzellenmatrix auf, wobei die Speichermatrix weiterhin eine dritte Zeile von Wannen-Streifen-Zellen aufweist, die zwischen der ersten Speicherzellenmatrix und der zweiten Speicherzellenmatrix angeordnet ist.
  • Bei einigen Implementierungen ist der FinFET ein erster FinFET, der dotierte Bereich ist ein erster dotierter Bereich, und der Finnen-basierte Wannen-Streifen ist ein erster Finnen-basierter Wannen-Streifen. Bei diesen Implementierungen können die Speicherzellen jeweils weiterhin einen zweiten FinFET aufweisen, der über einem zweiten dotierten Bereich angeordnet ist, der mit dem Dotanden der zweiten Art dotiert ist, wobei der zweite FinFET eine dritte Finne mit einer dritten Breite, die mit dem Dotanden der zweiten Art dotiert ist, und dritte Source-/Drain-Elemente mit dem Dotanden der ersten Art aufweist. Bei diesen Implementierungen können die erste Wannen-Streifen-Zelle und die zweite Wannen-Streifen-Zelle jeweils weiterhin einen zweiten Finnen-basierten Wannen-Streifen aufweisen, der über dem zweiten dotierten Bereich angeordnet ist, wobei der zweite Finnen-basierte Wannen-Streifen eine vierte Finne mit einer vierten Breite, die mit dem Dotanden der zweiten Art dotiert ist, und vierte Source-/Drain-Elemente mit dem Dotanden der zweiten Art aufweist. Die vierte Breite ist größer als die dritte Breite. Der zweite Finnen-basierte Wannen-Streifen verbindet den zweiten dotierten Bereich mit einer zweiten Spannung. Bei einigen Implementierungen beträgt ein Verhältnis der zweiten Breite zu der ersten Breite etwa 1,1 bis etwa 1,5, und ein Verhältnis der dritten Breite zu der vierten Breite beträgt ebenfalls etwa 1,1 bis etwa 1,5. Bei einigen Implementierungen ist der zweite FinFET benachbart zu dem ersten FinFET entlang einer Finnen-Breitenrichtung angeordnet, während der erste Finnen-basierte Wannen-Streifen nicht benachbart zu dem zweiten Finnen-basierten Wannen-Streifen entlang der Finnen-Breitenrichtung angeordnet ist. Bei einigen Implementierungen hat die erste Finne eine erste Dotierungskonzentration des Dotanden der ersten Art, die zweite Finne hat eine zweite Dotierungskonzentration des Dotanden der ersten Art, die dritte Finne hat eine dritte Dotierungskonzentration des Dotanden der zweiten Art, und die vierte Finne hat eine vierte Dotierungskonzentration des Dotanden der zweiten Art Die zweite Dotierungskonzentration ist mindestens dreimal größer als die erste Dotierungskonzentration, und die vierte Dotierungskonzentration ist mindestens dreimal größer als die dritte Dotierungskonzentration. Bei einigen Implementierungen ist der erste FinFET ein Pull-down-Transistor, und der zweite FinFET ist ein Pull-up-Transistor.
  • Ein weiterhin beispielhaftes Verfahren umfasst das Herstellen einer Strukturierungsschicht über einer Finnenschicht. Die Strukturierungsschicht weist eine Wannen-Streifen-Finnenstruktur und eine FinFET-Finnenstruktur auf, die im Wesentlichen die gleiche Finnenbreite definieren. Eine Finnendichte, die von der Wannen-Streifen-Finnenstruktur entlang einer Finnen-Breitenrichtung definiert wird, ist kleiner als eine Finnendichte, die von der FinFET-Finnenstruktur entlang der Finnen-Breitenrichtung definiert wird. Das Verfahren umfasst weiterhin das Ätzen der Finnenschicht unter Verwendung der Strukturierungsschicht als eine Maske, um mindestens eine Wannen-Streifen-Finne, die der Wannen-Streifen-Finnenstruktur entspricht, und mindestens eine FinFET-Finne herzustellen, die der FinFET-Finnenstruktur entspricht. Eine Breite der mindestens einen Wannen-Streifen-Finne ist größer als eine Breite der mindestens einen FinFET- Finne.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Integrierte Schaltkreisvorrichtung mit: einem FinFET, der über einem dotierten Bereich, der mit einem Dotanden einer ersten Art dotiert ist, angeordnet ist, wobei der FinFET eine erste Finne mit einer ersten Breite, die mit dem Dotanden der ersten Art dotiert ist, und erste Source-/Drain-Elemente mit einem Dotanden einer zweiten Art aufweist; und einem Finnen-basierten Wannen-Streifen, der über dem dotierten Bereich, der mit dem Dotanden der ersten Art dotiert ist, angeordnet ist, wobei der Finnen-basierte Wannen-Streifen eine zweite Finne mit einer zweiten Breite, die mit dem Dotanden der ersten Art dotiert ist, und zweite Source-/Drain-Elemente mit dem Dotanden der ersten Art aufweist, wobei die zweite Breite größer als die erste Breite ist und der Finnen-basierte Wannen-Streifen den dotierten Bereich mit einer Spannung verbindet.
  2. Integrierte Schaltkreisvorrichtung nach Anspruch 1, wobei ein Verhältnis der zweiten Breite zu der ersten Breite größer als etwa 1,1 ist.
  3. Integrierte Schaltkreisvorrichtung nach Anspruch 1 oder 2, wobei das Verhältnis der zweiten Breite zu der ersten Breite kleiner als etwa 1,5 ist.
  4. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Finnendichte des FinFET größer als eine Finnendichte des Finnen-basierten Wannen-Streifens ist.
  5. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, wobei eine dritte Finne, die mit dem Dotanden der zweiten Art dotiert ist, benachbart zu der ersten Finne entlang einer Finnen-Breitenrichtung angeordnet ist, und keine Finne, die mit dem Dotanden der zweiten Art dotiert ist, benachbart zu der zweiten Finne entlang der Finnen-Breitenrichtung angeordnet ist.
  6. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, wobei der FinFET eine erste Gate-Struktur aufweist, die die erste Finne durchquert, sodass die erste Gate-Struktur zwischen den ersten Source-/Drain-Elementen angeordnet ist, und der Finnen-basierte Wannen-Streifen eine zweite Gate-Struktur aufweist, die die zweite Finne durchquert, sodass die zweite Gate-Struktur zwischen den zweiten Source-/Drain-Elementen angeordnet ist.
  7. Integrierte Schaltkreisvorrichtung nach Anspruch 6, wobei die erste Gate-Struktur eine aktive Gate-Struktur ist und die zweite Gate-Struktur eine Dummy-Gate-Struktur ist.
  8. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine mehrschichtige Verbindungsstruktur aufweist, die Folgendes umfasst: einen ersten Vorrichtungs-Ebene-Kontakt, der auf mindestens einem der ersten Source-/Drain-Elemente angeordnet ist; einen zweiten Vorrichtungs-Ebene-Kontakt, der auf mindestens einem der zweiten Source-/Drain-Elemente angeordnet ist; eine erste Durchkontaktierung, die auf dem ersten Vorrichtungs-Ebene-Kontakt angeordnet ist; eine zweite Durchkontaktierung, die auf dem zweiten Vorrichtungs-Ebene-Kontakt angeordnet ist; und eine erste Metallleitung, wobei die erste Durchkontaktierung das mindestens eine der ersten Source-/Drain-Elemente elektrisch mit der ersten Metallleitung verbindet und die zweite Durchkontaktierung das mindestens eine der zweiten Source-/Drain-Elemente elektrisch mit der ersten Metallleitung verbindet.
  9. Integrierte Schaltkreisvorrichtung nach einem der vorhergehenden Ansprüche, wobei der FinFET ein erster FinFET ist, der Finnen-basierte Wannen-Streifen ein erster Finnen-basierter Wannen-Streifen ist, der dotierte Bereich ein erster dotierter Bereich ist und die Spannung eine erste Spannung ist, wobei die integrierte Schaltkreisvorrichtung weiterhin Folgendes aufweist: einen zweiten FinFET, der über einem zweiten dotierten Bereich angeordnet ist, der mit dem Dotanden der zweiten Art dotiert ist, wobei der zweite FinFET eine dritte Finne mit einer dritten Breite, die mit dem Dotanden der zweiten Art dotiert ist, und dritte Source-/Drain-Elemente mit dem Dotanden der ersten Art aufweist; und einen zweiten Finnen-basierten Wannen-Streifen, der über dem zweiten dotierten Bereich angeordnet ist, wobei der zweite Finnen-basierte Wannen-Streifen eine vierte Finne mit einer vierten Breite, die mit dem Dotanden der zweiten Art dotiert ist, und vierte Source-/Drain-Elemente mit dem Dotanden der zweiten Art aufweist, wobei die vierte Breite größer als die dritte Breite ist und der zweite Finnen-basierte Wannen-Streifen weiterhin den zweiten dotierten Bereich mit einer zweiten Spannung verbindet.
  10. Speichermatrix mit: einer ersten Zeile von Wannen-Streifen-Zellen und einer zweiten Zeile von Wannen-Streifen-Zellen; und mehreren Speicherzellen, die in Spalten und Zeilen angeordnet sind, wobei die mehreren Speicherzellen zwischen der ersten Zeile von Wannen-Streifen-Zellen und der zweiten Zeile von Wannen-Streifen-Zellen angeordnet sind, sodass jede Spalte von Speicherzellen zwischen einer ersten Wannen-Streifen-Zelle und einer zweiten Wannen-Streifen-Zelle angeordnet ist, wobei die Speicherzellen jeweils einen FinFET aufweisen, der über einem dotierten Bereich angeordnet ist, der mit einem Dotanden einer ersten Art dotiert ist, wobei der FinFET eine erste Finne mit einer ersten Breite, die mit dem Dotanden der ersten Art dotiert ist, und erste Source-/Drain-Elemente mit einem Dotanden einer zweiten Art aufweist, und die erste Wannen-Streifen-Zelle und die zweite Wannen-Streifen-Zelle jeweils einen Finnen-basierten Wannen-Streifen aufweisen, der über dem dotierten Bereich angeordnet ist, der mit dem Dotanden der ersten Art dotiert ist, wobei der Finnen-basierte Wannen-Streifen eine zweite Finne mit einer zweiten Breite, die mit dem Dotanden der ersten Art dotiert ist, und zweite Source-/Drain-Elemente mit dem Dotanden der ersten Art aufweist, wobei die zweite Breite größer als die erste Breite ist und der Finnen-basierte Wannen-Streifen den dotierten Bereich, der mit dem Dotanden der ersten Art dotiert ist, mit einer Spannung verbindet.
  11. Speichermatrix nach Anspruch 10, wobei ein Verhältnis der zweiten Breite zu der ersten Breite größer als etwa 1,1 ist.
  12. Speichermatrix nach Anspruch 10 oder 11, wobei die erste Finne eine erste Dotierungskonzentration des Dotanden der ersten Art hat und die zweite Finne eine zweite Dotierungskonzentration des Dotanden der ersten Art hat, wobei die zweite Dotierungskonzentration mindestens dreimal größer als die erste Dotierungskonzentration ist.
  13. Speichermatrix nach einem der Ansprüche 10 bis 12, wobei mindestens eine Finne, die mit dem Dotanden der zweiten Art dotiert ist, benachbart zu der ersten Finne entlang einer Finnen-Breitenrichtung angeordnet ist, und keine Finne, die mit dem Dotanden der zweiten Art dotiert ist, benachbart zu der zweiten Finne entlang der Finnen-Breitenrichtung angeordnet ist.
  14. Speichermatrix nach einem der Ansprüche 10 bis 13, wobei der FinFET ein erster FinFET ist, der dotierte Bereich ein erster dotierter Bereich ist und der Finnen-basierte Wannen-Streifen ein erster Finnen-basierter Wannen-Streifen ist, wobei die Speicherzellen jeweils einen zweiten FinFET aufweisen, der über einem zweiten dotierten Bereich angeordnet ist, der mit dem Dotanden der zweiten Art dotiert ist, wobei der zweite FinFET eine dritte Finne mit einer dritten Breite, die mit dem Dotanden der zweiten Art dotiert ist, und dritte Source-/Drain-Elemente mit dem Dotanden der ersten Art aufweist, und die erste Wannen-Streifen-Zelle und die zweite Wannen-Streifen-Zelle jeweils einen zweiten Finnen-basierten Wannen-Streifen aufweisen, der über dem zweiten dotierten Bereich angeordnet ist, wobei der zweite Finnen-basierte Wannen-Streifen eine vierte Finne mit einer vierten Breite, die mit dem Dotanden der zweiten Art dotiert ist, und vierte Source-/Drain-Elemente mit dem Dotanden der zweiten Art aufweist, wobei die vierte Breite größer als die dritte Breite ist und der zweite Finnen-basierte Wannen-Streifen den zweiten dotierten Bereich mit einer zweiten Spannung verbindet.
  15. Speichermatrix nach Anspruch 14, wobei ein Verhältnis der zweiten Breite zu der ersten Breite etwa 1,1 bis etwa 1,5 beträgt und ein Verhältnis der dritten Breite zu der vierten Breite etwa 1,1 bis etwa 1,5 beträgt.
  16. Speichermatrix nach Anspruch 14 oder 15, wobei der zweite FinFET benachbart zu dem ersten FinFET entlang einer Finnen-Breitenrichtung angeordnet ist und der erste Finnen-basierte Wannen-Streifen nicht benachbart zu dem zweiten Finnen-basierten Wannen-Streifen entlang der Finnen-Breitenrichtung angeordnet ist.
  17. Speichermatrix nach einem der Ansprüche 14 bis 16, wobei die erste Finne eine erste Dotierungskonzentration des Dotanden der ersten Art hat, die zweite Finne eine zweite Dotierungskonzentration des Dotanden der ersten Art hat, die dritte Finne eine dritte Dotierungskonzentration des Dotanden der zweiten Art hat und die vierte Finne eine vierte Dotierungskonzentration des Dotanden der zweiten Art hat, und die zweite Dotierungskonzentration mindestens dreimal größer als die erste Dotierungskonzentration ist und die vierte Dotierungskonzentration mindestens dreimal größer als die dritte Dotierungskonzentration ist.
  18. Speichermatrix nach einem der Ansprüche 14 bis 17, wobei der erste FinFET ein Pull-down-Transistor ist und der zweite FinFET ein Pull-up-Transistor ist.
  19. Speichermatrix nach einem der Ansprüche 10 bis 18, wobei die mehreren Speicherzellen eine erste Speicherzellenmatrix und eine zweite Speicherzellenmatrix aufweisen, wobei die Speichermatrix weiterhin eine dritte Zeile von Wannen-Streifen-Zellen aufweist, die zwischen der ersten Speicherzellenmatrix und der zweiten Speicherzellenmatrix angeordnet ist.
  20. Verfahren mit den folgenden Schritten: Herstellen einer Strukturierungsschicht über einer Finnenschicht, wobei die Strukturierungsschicht eine Wannen-Streifen-Finnenstruktur und eine FinFET-Finnenstruktur aufweist, die im Wesentlichen die gleiche Finnenbreite definieren, und eine Finnendichte, die von der Wannen-Streifen-Finnenstruktur entlang einer Finnen-Breitenrichtung definiert wird, kleiner als eine Finnendichte ist, die von der FinFET-Finnenstruktur entlang der Finnen-Breitenrichtung definiert wird; und Ätzen der Finnenschicht unter Verwendung der Strukturierungsschicht als eine Maske, um mindestens eine Wannen-Streifen-Finne, die der Wannen-Streifen-Finnenstruktur entspricht, und mindestens eine FinFET-Finne, die der FinFET-Finnenstruktur entspricht, herzustellen, wobei eine Breite der mindestens einen Wannen-Streifen-Finne größer als eine Breite der mindestens einen FinFET-Finne ist.
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