DE102020121306A1 - Rundum-gate-feldeffekttransistoren in integrierten schaltungen - Google Patents

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Abstract

Eine integrierte Schaltung (IC), welche eine Speicherzelle aufweisend einen ersten aktiven p-Bereich, einen ersten aktiven n-Bereich, einen zweiten aktiven n-Bereich und einen zweiten aktiven p-Bereich aufweist. Sowohl der erste als auch der zweite aktive p-Bereich weisen jeweils eine erste Gruppe vertikal gestapelter Kanalschichten, welche eine Breite Wi aufweisen, auf, und sowohl der erste als auch der zweite aktive n-Bereich weisen jeweils eine zweite Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W2 aufweisen, auf, wobei die Breite W2 kleiner ist als die Breite W1. Die IC-Struktur weist ferner eine Standardlogikzelle aufweisend eine dritte n-Finne und eine dritte p-Finne auf. Die dritte n-Finne weist eine dritte Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W3 aufweisen, auf, und die dritte p-Finne weist eine vierte Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W4 aufweisen, auf, wobei die Breite W3 größer als die oder gleich der Breite W4 ist.

Description

  • OUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Dies ist eine nicht vorläufige Anmeldung und beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 62/954,202, eingereicht am 27. Dezember 2019, deren Offenbarung durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Die Industrie integrierter Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erlebt. Technologische Fortschritte bei IC-Materialien und Design haben Generationen von ICs produziert, in welchen jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige Generation. Im Zuge der IC-Weiterentwicklung hat die Funktionsdichte (das heißt, die Anzahl miteinander verbundener Bauelemente pro Chipfläche) in der Regel zugenommen, während die geometrische Größe (das heißt, die kleinste Komponente (oder Linie), welche unter Verwendung eines Fertigungsprozesses erzeugt werden kann) abgenommen hat. Dieser Verkleinerungsprozess stellt in der Regel Vorteile durch Steigerung der Produktionseffizienz und Senkung der damit verbundenen Kosten bereit. Ferner hat eine diese Verkleinerung auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und für die Verwirklichung dieser Fortschritte sind ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung erforderlich.
  • Mit der Weiterentwicklung integrierter Schaltungstechnologien (IC-Technologien) zu kleineren Technologieknoten sind Rundum-Gate-Transistoren (GAA-Transistoren) in Speicherbauelemente (wie zum Beispiel statische Direktzugriffsspeicher- oder SRAM-Zellen) und Kernbauelemente (wie zum Beispiel Standardlogik- oder STD-Zellen) eingebaut worden, um den Platzbedarf von Chips zu verringern und zugleich angemessene Verarbeitungsmargen beizubehalten. Das Designen von IC-Chips, welche GAA-Transistoren für mehrere Anwendungen aufweisen, umfasst jedoch komplexe und häufig kostenintensive Prozesse. Obwohl bestehende Technologien zur Herstellung von GAA-Transistoren in der Regel für ihre vorgesehenen Zwecke ausreichend gewesen sind, waren sie doch nicht in allen Aspekten ganz zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine schematische Draufsicht eines Abschnitts eines oder eines vollständigen IC-Chips im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A und 14A sind schematische Draufsichten eines Abschnitts einer oder einer vollständigen Anordnung von SRAM-Zellen im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2B und 14B sind schematische Draufsichten eines Abschnitts einer oder einer vollständigen Anordnung von STD-Zellen im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3 und 15 sind schematische Draufsichten eines Abschnitts einer oder einer vollständigen IC-Struktur, welche die SRAM-Zellen von 2A und/oder 14A aufweist, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4, 16 und 19 sind Querschnittsansichten eines Abschnitts der oder der gesamten IC-Strukturen entlang der Linie AA' in 3, 15 beziehungsweise 18 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5, 10, 17 und 20 sind Querschnittsansichten eines Abschnitts der oder der gesamten IC-Strukturen entlang der Linie BB' in 3, 8, 15 beziehungsweise 18 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6, 11 und 13 sind Querschnittsansichten eines Abschnitts der oder der gesamten IC-Strukturen entlang der Linie CC' in 3, 8 beziehungsweise 12 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 7A ist eine schematische Darstellung eines Abschnitts einer oder einer vollständigen IC-Struktur, welche die SRAM-Zellen von 2A und/oder 14A aufweist, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 7B ist eine schematische Draufsicht eines Abschnitts einer oder einer vollständigen IC-Struktur, welche die SRAM-Zellen von 2A und/oder 14A aufweist, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 8, 12 und 18 sind schematische Draufsichten eines Abschnitts einer oder einer vollständigen IC-Struktur, welche die STD-Zellen von 2B und/oder 14B aufweist, im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 9A und 9B sind Querschnittsansichten eines Abschnitts der oder der gesamten IC-Strukturen entlang der Linie AA' von 8 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 21, 22 und 23 sind Querschnittsansichten eines Abschnitts der oder der gesamten IC-Struktur entlang der Linien BB', CC' beziehungsweise DD' von 3 im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
    • 24 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines IC-Chips im Einklang mit verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Offenbarung bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele, und sollen keinesfalls als Einschränkung ausgelegt werden. Zum Beispiel kann die Bildung eines Merkmals auf einem anderen Merkmal oder verbunden und/oder gekoppelt mit diesem in der vorliegenden Offenbarung Ausführungsformen aufweisen, in welchen die Merkmale in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen aufweisen, in welchen zusätzliche Merkmale zwischen den Merkmalen gebildet sind, sodass die Merkmale nicht in direktem Kontakt miteinander sein können. Darüber hinaus werden Begriffe räumlicher Beziehungen, zum Beispiel „untere/r“, „obere/r“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „darunter“, „nach oben“, „nach unten“, „oben“, „unten“ etc., sowie deren Ableitungen (zum Beispiel adverbielle Formen davon, etc.), zur Vereinfachung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Es ist beabsichtigt, dass die Begriffe räumlicher Beziehungen verschiedene Ausrichtungen der Vorrichtung, welche die Merkmale aufweist, abdecken.
  • Ist ferner eine Zahl oder ein Zahlenbereich hierin mit „ungefähr“, „etwa“ und dergleichen beschrieben, so soll der Begriff Zahlen innerhalb eines angemessenen Bereichs, welcher die beschriebene Zahl enthält, umfassen, zum Beispiel innerhalb von +/- 10 % der beschriebenen Zahl oder anderen für Fachleute verständlichen Werten. Zum Beispiel schließt der Ausdruck „ungefähr 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm ein. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Die vorliegende Offenbarung betrifft Halbleitervorrichtungen im Allgemeinen, und insbesondere Feldeffekttransistoren (FETs), wie zum Beispiel dreidimensionale Rundum-Gate-FETs (GAA-FETs), in Speicher und/oder Standardlogikzellen einer integrierten Schaltungsstruktur (IC-Struktur). In der Regel weist ein GAA-FET eine Mehrzahl vertikal gestapelter Blätter (zum Beispiel Nanoblätter), Drähte (zum Beispiel Nanodrähte) oder Stäbchen (zum Beispiel Nanostäbchen) in einem Kanalbereich des FETs auf, was eine bessere Gate-Steuerung, verringerten Leck- oder Ableitstrom und eine verbesserte Skalierbarkeit für verschiedene IC-Anwendungen ermöglicht. Obwohl bestehende Technologien zur Herstellung von GAA-FETs in der Regel für ihre vorgesehenen Zwecke ausreichend gewesen sind, waren sie doch nicht in allen Aspekten ganz zufriedenstellend. Die vorliegende Offenbarung umfasst mehrere Ausführungsformen. Verschiedene Ausführungsformen weisen verschiedene Vorteile auf, und für keine der Ausführungsformen ist ein bestimmter Vorteil unbedingt erforderlich.
  • Bezugnehmend auf die 1, 2A und 2B stellt die vorliegende Offenbarung eine IC-Struktur 10 gebildet über einem Halbleitersubstrat bereit, und weist mindestens eine Anordnung 100 von Speicherzellen und eine Anordnung 200 von Standardlogikzellen (STD-Zellen) auf. Die Anordnung 100 kann statische Direktzugriffsspeicherzellen (SRAM-Zellen), dynamische Direktzugriffsspeicherzellen (DRAM-Zellen), nichtflüchtige Direktzugriffsspeicherzellen (NVRAM-Zellen), Flash-Speicherzellen, andere geeignete Speicherzellen oder Kombinationen davon aufweisen. In den vorliegenden Ausführungsformen weist die Anordnung 100 eine Mehrzahl von SRAM-Zellen 101 auf, welche in der Regel Speicher oder Speicherplatz, welcher Daten nur aufbewahren kann, wenn Strom zugeführt wird, bereitstellen. Die Anordnung 100 als solche wird hierin im Folgenden als SRAM-Anordnung 100 bezeichnet. In den vorliegenden Ausführungsformen weist die IC-Struktur 10 ferner STD-Zellen 201 (zum Beispiel die STD-Zellen 201A - 201D wie zum Beispiel in 8 abgebildet) auf, welche dafür eingerichtet sind, verschiedene Standardlogikvorrichtungen, wie zum Beispiel Wechselrichter, UND-, NAND-, OR-, XOR-, NOR-, andere geeignete Vorrichtungen oder Kombinationen davon, bereitzustellen. Die STD-Zellen 201 können im Einklang mit Fertigungstechnologien vordesignt, in einer STD-Zellbibliothek gespeichert und in unterschiedlichen IC-Designs wiederholt verwendet werden, um den Fertigungsprozess zu optimieren. Die STD-Anordnung 200 kann andere häufig verwendete Schaltungsblöcke, wie zum Beispiel Flip-Flop-Schaltungen und Verriegelungsschaltungen, aufweisen. In den vorliegenden Ausführungsformen stellt jede der SRAM-Zellen 101 und der STD-Zellen 201 einen oder mehrere GAA-FETs bereit, wie unten ausführlich erörtert wird. Obwohl hierin nicht abgebildet, kann der IC-Chip 10 ferner verschiedene passive und aktive mikroelektronische Bauelemente aufweisen, wie zum Beispiel Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-FETs (NFETs), Mehrfach-Gate-FETs, wie zum Beispiel FinFETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Bauelemente oder Kombinationen davon. Zusätzliche Merkmale können der IC-Struktur 10 hinzufügt werden, und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der IC-Struktur 10 ersetzt, modifiziert oder weggelassen werden.
  • Bezugnehmend auf 2A ist jede SRAM-Zelle 101 derart ausgestaltet, dass sie dreidimensionale finnenartige aktive p-Bereiche 106 (hierin im Folgenden als p-Finnen 106 bezeichnet), jeweils angeordnet in einem p-dotierten Bereich 111 (hierin im Folgenden als p-Wanne 111 bezeichnet), und dreidimensionale finnenartige aktive n-Bereiche 108 (hierin im Folgenden als n-Finnen 108 bezeichnet), jeweils angeordnet in einem n-dotierten Bereich 110 (hierin im Folgenden als n-Wanne 110 bezeichnet), welcher zwischen zwei p-Wannen 111 angeordnet ist, aufweist. Die p-Finnen 106 und die n-Finnen 108 sind in Längsrichtung entlang der Y-Achse ausgerichtet und entlang der X-Achse, welche im Wesentlichen lotrecht zur Y-Achse ist, voneinander beabstandet. Wie unten ausführlich erörtert, weist jede p-Finne 106 einen ersten Satz vertikal gestapelter Halbleiterschichten auf, welche dafür eingerichtet sind, dass sie Kanalbereiche von n-GAA-FETs bereitstellen, und jede n-Finne 108 weist einen zweiten Satz vertikal gestapelter Halbleiterschichten auf, welche dafür eingerichtet sind, Kanalbereiche von p-GAA-FETs bereitzustellen. In vielen Ausführungsformen unterscheidet sich der zweite Satz vertikal gestapelter Halbleiterschichten vom ersten Satz vertikal gestapelter Halbleiterschichten in mindestens einer Dimension entlang der X-Achse. Jede der SRAM-Zellen 101 kann durch ein langes Abstandsmaß Sx entlang der X-Achse und ein kurzes Abstandsmaß Sy entlang der Y-Achse definiert sein. In den vorliegenden Ausführungsformen erstrecken sich die p-Finnen 106 und die n-Finnen 108 entlang der Y-Achse derart quer über jede der SRAM-Zellen 101, dass mindestens zwei benachbarte SRAM-Zellen 101 dieselben p-Finnen 106 und n-Finnen 108 gemeinsam nutzen. Verschiedene SRAM-Zellen 101 können für ähnliche Anwendungen, wie zum Beispiel eine Hochgeschwindigkeitsanwendung, eine Stromsparanwendung, eine Superhochgeschwindigkeitsanwendung, andere geeignete Anwendungen oder Kombinationen davon, eingerichtet sein. Alternativ dazu können verschiedene SRAM-Zellen 101 für verschiedene Anwendungen eingerichtet und dementsprechend mit unterschiedlichen Spezifikationen (zum Beispiel Abmessungen, Layout-Designs, etc.) ausgebildet sein.
  • Bezugnehmend auf 2B ist jede STD-Zelle 201 derart ausgestaltet, dass sie dreidimensionale finnenartige aktive p-Bereiche 206 (hierin im Folgenden als p-Finnen 206 bezeichnet), jeweils angeordnet in einem p-dotierten Bereich 211 (hierin im Folgenden als p-Wanne 211 bezeichnet), und dreidimensionale finnenartige aktive n-Bereiche 208 (hierin im Folgenden als n-Finnen 208 bezeichnet), jeweils angeordnet in einem n-dotierten Bereich 210 (hierin im Folgenden als n-Wanne 210 bezeichnet), welcher zwischen zwei p-Wannen 211 angeordnet ist, aufweist. Die p-Finnen 206 und die n-Finnen 208 sind in Längsrichtung entlang der Y-Achse ausgerichtet und entlang der X-Achse voneinander beabstandet. Wie unten ausführlich erörtert, weist jede p-Finne 206 einen ersten Satz vertikal gestapelter Halbleiterschichten auf, welche dafür ausgerichtet sind, dass sie Kanalbereiche von n-GAA-FETs bereitstellen, und jede n-Finne 208 weist einen zweiten Satz vertikal gestapelter Halbleiterschichten auf, welche dafür eingerichtet sind, Kanalbereiche von p-GAA-FETs bereitzustellen. Ähnlich der SRAM-Zelle 101 kann jede der STD-Zellen 201 durch das lange Abstandsmaß Sx entlang der X-Achse und das kurze Abstandsmaß Sy entlang der Y-Achse definiert sein. Da verschiedene STD-Zellen 201 jedoch für verschiedene Anwendungen angewendet werden können, können sich die STD-Zellen 201 in der STD-Anordnung 200 hinsichtlich Abmessung und Layoutdesign unterscheiden. In einigen Ausführungsformen können benachbarte STD-Zellen 201 angeordnet entlang der Y-Achse durch dielektrische Gate-Strukturen 240A, welche in Längsrichtung entlang der X-Richtung ausgerichtet sind, physisch derart voneinander getrennt sein, dass die p-Finnen 206 und die n-Finnen 208 quer über die benachbarten STD-Zellen 201 unterbrochen sind. In einigen Ausführungsformen können benachbarte STD-Zellen 201, welche entlang der Y-Achse angeordnet sind, durch Isolations-Gate-Strukturen 240B (zum Beispiel leitfähige Gate-Strukturen, welche dafür ausgerichtet sind, Isolationsbauelemente mit Finnenstrukturen zu bilden) elektrisch voneinander getrennt sein, ohne dass die p-Finnen 206 und die n-Finnen 208 an den Zellgrenzen physisch voneinander getrennt sind.
  • Verschiedene Ausführungsformen von Abschnitten der SRAM-Anordnung 100 und der STD-Anordnung 200 werden im Folgenden ausführlich erörtert. Die 3 - 7B zeigen Ausführungsformen eines Abschnitts der SRAM-Anordnung 100, welche mehrere SRAM-Zellen 101 aufweist; wobei die 3 und 7B schematische planare Draufsichten von Ausführungsformen der SRAM-Zellen 101 sind, 4 eine schematische Querschnittsansicht von 3 entlang der Linie AA' ist, 5 eine schematische Querschnittsansicht von 3 entlang der Linie BB' ist, 6 eine schematische Querschnittsansicht von 3 entlang der Linie CC' ist, und 7A eine schematische Darstellung von Ausführungsformen der SRAM-Zellen 101 ist. Die 8 - 13 zeigen Ausführungsformen eines Abschnitts der STD-Anordnung 200, welche mehrere STD-Zellen 201 aufweist; wobei die 8 und 12 schematische planare Draufsichten von Ausführungsformen der STD-Zellen 201 sind, die 9A und 9B schematische Querschnittsansichten von 8 entlang der Linie AA' sind, 10 eine schematische Querschnittsansicht von 8 entlang der Linie BB' ist, und die 11 und 13 schematische Querschnittsansichten von 8 beziehungsweise 12 entlang der Linie CC' sind.
  • Bezugnehmend auf 3 ist ein Abschnitt der SRAM-Anordnung 100, welcher vier SRAM-Zellen 101A, 101B, 101C und 101D aufweist, schematisch in einer planaren Draufsicht abgebildet. Es ist festzuhalten, dass 3 im Interesse der Klarheit vereinfacht worden ist, um Ausführungsformen der vorliegenden Offenbarung besser darzustellen. Somit können der SRAM-Anordnung 100 zusätzliche Merkmale hinzufügt werden, und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der SRAM-Zellen 101A - 101D ersetzt, modifiziert oder weggelassen werden. In den abgebildeten Ausführungsformen weisen die SRAM-Zellen 101A - 101D im Wesentlichen dieselbe Größe auf, das heißt, die SRAM-Zellen 101A - 101D weisen im Wesentlichen dieselben Werte für Sx und Sy auf wie oben definiert. Somit können die SRAM-Zellen 101A - 101D der Einfachheit halber in der Regel als die SRAM-Zellen 101 bezeichnet werden. In den vorliegenden Ausführungsformen weist jede der SRAM-Zellen 101 zwei p-Finnen 106 angeordnet in einer p-Wanne 111 und zwei n-Finnen 108 angeordnet in einer n-Wanne 110, welche zwischen zwei p-Wannen 111 angeordnet ist, auf. In den vorliegenden Ausführungsformen erstrecken sich die p-Finnen 106 und die n-Finnen 108 durchgehend entlang der Y-Achse quer über mindestens zwei SRAM-Zellen 101. Mit anderen Worten sind die p-Finnen 106 und die n-Finnen 108 an den Zellgrenzen (gepunktete Linie) entlang der X-Achse nicht abgeschnitten. Durchgehende p-Finnen 106 und n-Finnen 108 können der Gesamtleistung jeder der SRAM-Zellen 101 dienlich sein, indem sie einheitlichere und symmetrischere Finnenprofile zwischen aktiven Bereich unterschiedlicher Leitfähigkeitstypen bieten, bessere Kontrolle der Leitungsenden für PFETs (zum Beispiel Pull-up- oder PU-Transistoren gebildet auf n-Finnen 108) bereitstellen, und folglich die Strapping-Frequenz der n-Wannen 110 erhöhen, ohne die Layout-Größe der SRAM-Zelle 101 zu erweitern.
  • Die SRAM-Zelle 101 weist ferner eine Mehrzahl von Gate-Stapeln, wie zum Beispiel die hierin abgebildeten Gate-Stapel 130A, 130B, 130C und 130D, auf, welche in Längsrichtung entlang der X-Achse ausgerichtet sind und über den p-Finnen 106 und/oder den n-Finnen 108 angeordnet sind, um verschiedene Transistoren zu bilden. Jeder der Gate-Stapel durchquert einen Kanalbereich einer p-Finne 106 oder einer n-Finne 108. In manchen Beispielen können benachbarte Gate-Stapel entlang der X-Achse durch Gate-Isolationsmerkmale 138 getrennt sein. In den abgebildeten Ausführungsformen steht ein Abschnitt des Gate-Stapels 130A mit einer ersten p-Finne 106 im Eingriff, um einen ersten Durchlass-Gate-Transistor (PG-1) zu bilden; Abschnitte des Gate-Stapels 130B stehen mit der ersten p-Finne 106 und einer ersten n-Finne 108 im Eingriff, um einen ersten Pull-down-Transistor (PD-1) beziehungsweise einen ersten Pull-up-Transistor (PU-1) zu bilden; Abschnitte des Gate-Stapels 130C stehen mit einer zweiten p-Finne 106 und einer zweiten n-Finne 108 im Eingriff, um einen zweiten Pull-Down-Transistor (PD-2) beziehungsweise einen zweiten Pull-up-Transistor (PU-2) zu bilden; und ein Abschnitt des Gate-Stapels 130D steht mit der zweiten p-Finne 106 im Eingriff, um einen zweiten Durchlass-Gate-Transistor (PG-2) zu bilden. In einigen Ausführungsformen sind der PU-1 und der PU-2 als p-Transistoren ausgestaltet, während der PD-1, der PD-2, der PG-1 und der PG-2 als n-Transistoren ausgestaltet sind. In vielen Ausführungsformen sind die Pull-Down-Transistoren PD-1 und PD-2 und die Pull-up-Transistoren PU-1 und PU-2 dafür eingerichtet, zwei kreuzgekoppelte Wechselrichter als Datenspeichervorrichtungen bereitzustellen, während die Durchlass-Gate-Transistoren PG-1 und PG-2 dafür eingerichtet sind, Steuereinheiten zum Lesen und Schreiben der Daten bereitzustellen. In einigen Ausführungsformen steht ein Abschnitt des Gate-Stapels 130C mit der ersten n-Finne 108 im Eingriff, um einen ersten Isolationstransistor (IS-1) zu bilden, und ein Abschnitt des Gate-Stapels 130B steht mit der zweiten n-Finne 108 im Eingriff, um einen zweiten Isolationstransistor (IS-2) zu bilden. In den vorliegenden Ausführungsformen sind der IS-1 und der IS-2 dafür eingerichtet, die durchgehenden Strukturen der n-Finnen 108 unterzubringen, und somit eine minimale oder vernachlässigbare operative Auswirkung auf die Leistung der SRAM-Zelle 101 aufzuweisen.
  • Nunmehr bezugnehmend auf 4, welche eine Ausführungsform einer Querschnittsansicht von 3 entlang der Linie AA' ist, wird die SRAM-Anordnung 100 (als ein Abschnitt der IC-Struktur 10) über einem Halbleitersubstrat (oder einem Wafer) 12, welches eine Mehrzahl von darauf (und/oder darüber) gebildeten p-Wannen (p-dotierten Bereichen) 111 und n-Wannen (n-dotierten Bereichen) 110 aufweist, im Einklang mit verschiedenen Design-Anforderungen der SRAM-Anordnung 100 gebildet. In den abgebildeten Ausführungsformen weist ein Abschnitt des Substrats 12 innerhalb jeder der SRAM-Zellen 101 eine n-Wanne 110 angeordnet zwischen zwei p-Wannen 111 auf. Die n-Wanne 110 ist dafür eingerichtet, mindestens einen PFET sowie einen Pull-up-Transistor (PU-Transistor) oder einen Isolationstransistor (IS-Transistor) bereitzustellen; und jede der p-Wannen 111 ist dafür eingerichtet, mindestens einen NFET, wie zum Beispiel einen Pull-down-Transistor (PD-Transistor) oder einen Durchlass-Gate-Transistor (PG-Transistor) bereitzustellen. In einigen Ausführungsformen weist das Substrat 12 zusätzliche dotierte Bereiche auf, welche dafür eingerichtet sind, einen oder mehrere Transistoren im Einklang mit Design-Anforderungen der SRAM-Anordnung 100 bereitzustellen. Die SRAM-Anordnung 100 weist ferner Isolationsstrukturen 14 auf, welche über dem Substrat 12 angeordnet sind, um verschiedene aktive Bereiche, welche über dem Substrat 12 gebildet sind, elektrisch voneinander zu trennen. In den vorliegenden Ausführungsformen weisen die Isolationsstrukturen 14 Grabenisolationsmerkmale (STI-Merkmale) auf.
  • Weiterhin bezugnehmend auf 4 weist jede der p-Finnen 106 einen Stapel von Halbleiterschichten 105 auf, welche über einer Basisfinne 102 angeordnet sind; desgleichen weist jede der n-Finnen 108 einen Stapel von Halbleiterschichten 107 auf, welche über einer Basisfinne 104 angeordnet sind. In den vorliegenden Ausführungsformen sind die Halbleiterschichten 105 und 107 in der Regel in Längsrichtung entlang der Y-Achse ausgerichtet und vertikal entlang der Z-Achse gestapelt. Ferner ist jeder der Stapel der Halbleiterschichten 105 zwischen n-Source-/Drain-Merkmalen (S/D-Merkmalen) 114N (in 4 nicht abgebildet), welche über der Basisfinne 102 gebildet sind, angeordnet, und jeder der Stapel der Halbleiterschichten 107 ist zwischen p-S/D-Merkmalen 114P (in 4 nicht abgebildet), welche über der Basisfinne 102 gebildet sind, angeordnet. In den vorliegenden Ausführungsformen sind die Halbleiterschichten 105 in einem der Gate-Stapel 130A - 130D (zum Beispiel dem Gate-Stapel 130B oder dem Gate-Stapel 130D, wie in 4 abgebildet) suspendiert (oder von diesem umhüllt), um einen GAA-NFET (zum Beispiel PD-1, PD-2, PG-1 oder PG-2) zu bilden, und die Halbleiterschichten 107 sind in einem der Gate-Stapel 130A - 130D (zum Beispiel dem Gate-Stapel 130B, welcher in 4 abgebildet ist) suspendiert (oder von diesem umhüllt), um einen GAA-PFET (zum Beispiel PU-1, PU-2, IS-1 oder IS-2) zu bilden. Mit anderen Worten steht jeder der Stapel der Halbleiterschichten 105 mit einem Abschnitt des Gate-Stapels 130A - 130D im Eingriff, um einen Kanalbereich eines GAA-NFET zu bilden, und jeder der Stapel der Halbleiterschichten 107 steht mit einem Abschnitt des Gate-Stapels 130A - 130D im Eingriff, um einen Kanalbereich eines GAA-PFET zu bilden. Somit werden die Halbleiterschichten 105 zur Verdeutlichung hierin im Folgenden als Kanalschichten 105 bezeichnet, und die Halbleiterschichten 107 werden zur Verdeutlichung hierin im Folgenden als Kanalschichten 107 bezeichnet.
  • Jede der Kanalschichten 105 und 107 können Si, Ge, SiC, SiGe, GeSn, SiGeSn, SiGeCSn, andere geeignete Halbleitermaterialien oder Kombinationen davon enthalten. In den vorliegenden Ausführungsformen weist jede der Halbleiterschichten 105 und 107 Si in Form eines Nanoblatts, eines Nanodrahts (zum Beispiel eines Nanodrahts aufweisend einen sechseckigen Querschnitt), eines Nanostäbchen (zum Beispiel eines Nanostäbchens aufweisend einen quadratischen oder runden Querschnitt) oder anderer geeigneter Gestaltungen auf. In einigen Ausführungsformen weist die p-Finne 106 und die n-Finne 108 jeweils zwei bis zehn Kanalschichten 105 beziehungsweise 107 auf. Zum Beispiel können die p-Finne 106 und die n-Finne 108 jeweils drei Kanalschichten 105 beziehungsweise drei Kanalschichten 107 aufweisen. Natürlich ist die vorliegende Offenbarung nicht auf derartige Gestaltungen beschränkt, und die Anzahl von Halbleiterschichten kann auf die Design-Anforderungen für die IC-Struktur 10 abgestimmt werden. Jeder der Stapel der Kanalschichten 105 und 107 kann durch eine Breite des Stapels (nachfolgend ausführlich beschrieben) gemessen entlang der Längsrichtung der Gate-Stapel 130A - 130D, eine Schichtdicke gemessen entlang der Stapelrichtung der Kanalschichten, und einen Trennungsabstand zwischen benachbarten Schichten definiert sein. Zum Beispiel kann jeder der Stapel der Kanalschichten 105 eine Breite W1, eine Schichtdicke T1 und einen Schichttrennungsabstand S1 aufweisen, und jeder der Stapel der Kanalschichten 107 weist eine Breite W2, eine Schichtdicke T2 und einen Schichttrennungsabstand S2 auf. In den vorliegenden Ausführungsformen ist W1 größer als W2, T1 ist im Wesentlichen gleich T2, und S1 ist im Wesentlichen gleich S2. Folglich ist ein Schichtabstandsmaß P1, welches die Summe der Schichtdicke und des Schichttrennungsabstands ist, des Stapels der Kanalschichten 105 im Wesentlichen gleich einem Schichtabstandsmaß P2 der Kanalschichten 107. Es ist festzuhalten, dass sich „im Wesentlichen gleich“ wie in der vorliegenden Offenbarung verwendet, auf einen Unterschied von weniger als ungefähr ± 5 % zwischen zwei Werten bezieht. In manchen Beispielen betragen die Schichtdicken T1 und T2 jeweils ungefähr 4 nm bis ungefähr 8 nm; die Schichttrennungsabstände S1 und S2 können jeweils ungefähr 6 nm bis ungefähr 15 nm betragen; und die Schichtabstandsmaße P1 und P2 können jeweils ungefähr 10 nm bis ungefähr 23 nm betragen. Natürlich sind auch andere Abmessungen der Schichtdicke, des Schichttrennungsabstands und des Schichtabstandsmaßes auf Ausführungsformen der vorliegenden Offenbarung anwendbar.
  • Der hierin verwendete Begriff „Breite“ bezieht sich auf einen seitlichen Abstand jeder der Kanalschichten gemessen entlang der in der Regel längs gerichteten Richtung der Gate-Stapel 130A - 130D (das heißt der X-Achse) gemittelt über mehrere Kanalschichten in deren Stapelrichtung (das heißt der Z-Achse). Wie oben erörtert ist W1 jeder der Kanalschichten 105 um mindestens ungefähr 10 % von W2 größer als W2 des Stapels der Kanalschichten 107. In einigen Ausführungsformen beträgt ein Verhältnis der W1 zur W2 ungefähr 1,1 bis ungefähr 4. In den vorliegenden Ausführungsformen stellt ein im Verhältnis schmälerer Kanalbereich eines GAA-PFET (zum Beispiel PU-1, PU-2, etc.) in einer SRAM-Zelle (zum Beispiel der SRAM-Zelle 101) mindestens den Vorteil bereit, dass er die Zellgröße verringert und die Schreibmarge (das Störmaß) (das heißt die Verarbeitungsgeschwindigkeit) der Zelle vergrößert. Dies rührt daher, dass die Schreibmarge einer SRAM-Zelle typischerweise durch ein Verhältnis von Ion eines Durchlassgate-Transistors (Ion_PG) zu Ion eines Pull-up-Transistors (Ion_PU) bestimmt wird, welches in der Regel proportional zu einem Verhältnis von W1 zu W2 ist, wie in den vorliegenden Ausführungsformen definiert. Da ferner die Trägerbeweglichkeit in einem GAA-NFET in der Regel größer ist, als die Trägerbeweglichkeit in einem GAA-PFET, insbesondere entlang der vertikalen Stapelrichtung der Kanalschichten (welche in der Regel die Richtung <100> in kristallinem Si ist), kann ein Vergrößern der Schreibmarge erreicht werden, indem W1 der Kanalschichten 105 im GAA-NFET vergrößert wird, und/oder indem W2 der Kanalschichten 107 im GAA-PFET für ein erhöhtes Verhältnis von W1 zu W2 verringert wird. Ein Verhältnis von ungefähr 1,1 ergibt einen minimalen Unterschied zwischen der Breite der Kanalschichten 105 und der Breite der Kanalschichten 107, welcher imstande ist, eine Zunahme der Verarbeitungsgeschwindigkeit der SRAM-Zelle 101 zu erzeugen, wie hierin bereitgestellt. Obwohl die vorliegenden Ausführungsformen nicht auf einen derartigen Bereich von Verhältnissen beschränkt ist, können spezielle Verhältnisse von W1 zu W2 basierend auf Faktoren wie zum Beispiel eine Größe der SRAM-Zelle 101, welche für eine gewünschte IC-Anwendung erwünscht ist, bestimmt werden. In manchen Beispielen kann W1 ungefähr 8 nm bis ungefähr 40 nm betragen und W2 kann ungefähr 5 nm bis ungefähr 20 nm betragen.
  • Wie oben erörtert, steht jeder der Gate-Stapel 130A - 130D im Eingriff mit den Kanalschichten 105 oder den Kanalschichten 107, um unterschiedliche GAA-FETs in der SRAM-Zelle 101 zu bilden. Weiterhin bezugnehmend auf 4 nützen der PD-1, der PU-1 und der IS-2 einen gemeinsamen Gate-Stapel 130B, während zwei PG-2 in benachbarten SRAM-Zellen 101 einen Gate-Stapel 130D gemeinsam nützen. In den vorliegenden Ausführungsformen sind die Gate-Stapel 130A - 130D Metall-Gate-Strukturen mit hohem k und weisen somit jeweils mindestens eine dielektrische Gate-Schicht mit hohem k 132, welche jede der Kanalschichten 105 und 107 umhüllt (das heißt an all deren Flächen angeordnet ist), und eine Metall-Gate-Elektrode 134 angeordnet über der dielektrischen Gate-Schicht mit hohem k 132, auf. Obwohl nicht abgebildet, kann die Metall-Gate-Elektrode 134 eine leitfähige Masseschicht aufweisen, welche über mindestens einer Austrittsarbeitsmetallschicht angeordnet ist. Jeder der Gate-Stapel 130A - 130D kann ferner Gate-Abstandselemente 116, welche obere Abstandselemente 116A und innere Abstandselemente 116B aufweisen und an seinen Seitenwänden angeordnet sind, aufweisen, deren Details nachfolgend unter Bezugnahme auf 6 erörtert werden.
  • Weiterhin bezugnehmend auf 4 kann die SRAM-Anordnung 100 ferner eine Ätzstoppschicht (ESL) 133 angeordnet über den Gate-Stapeln 130A - 130D, eine dielektrische Zwischenschicht (ILD-Schicht) 20 angeordnet über der ESL 133, einen Gate-Kontakt 122 angeordnet in der ILD-Schicht 20, um einen Abschnitt des Gate-Stapels 130D zu kontaktieren, und einen Stoßkontakt (BCT) 124 angeordnet in der ILD-Schicht 20 über einem Isolationstransistor (zum Beispiel dem IS-2 abgebildet in 4), welcher wie oben erörtert ein GAA-PFET ist, aufweisen. In den vorliegenden Ausführungsformen ist der BCT 124 dafür eingerichtet, den Gate-Anschluss (als einen Abschnitt des Gate-Stapels 130B, wie in 4 abgebildet) und den Drain-Anschluss sowohl des IS-1 als auch des IS-2 miteinander zu koppeln, um minimale oder vernachlässigbare Auswirkung auf den Betrieb der SRAM-Anordnung 100 auszuüben. Ein ausführliches Schema einer Ausführungsform der Interconnect-Strukturen der SRAM-Zelle 101 ist in 7 gezeigt und wird unter Bezugnahme auf diese erörtert.
  • 5, eine Querschnittsansicht von 3 entlang der Linie BB', bildet die S/D-Bereiche der GAA-FETs ab, welche in 4 gezeigt sind. In den vorliegenden Ausführungsformen weisen die GAA-NFETs (zum Beispiel PD-1, PD-2, PG-1 und PG-2) n-S/D-Merkmale 114N aufgewachsen über den S/D-Bereichen der Basisfinnen 102 auf, und die GAA-PFETs (zum Beispiel PU-1, PU-2, IS-1 und IS-2) weisen p-S/D-Merkmale 114P aufgewachsen über den S/D-Bereichen der Basisfinnen 104 auf. Die n-S/D-Merkmale 114N und die p-S/D-Merkmale 114P weisen jeweils ein oder mehrere epitaxial aufgewachsene Halbleitermaterialien dotiert mit einem Dotierstoff eines geeigneten Leitfähigkeitstyps (Typ n beziehungsweise Typ p) auf. In solchen Ausführungsformen werden die n-S/D-Merkmale 114N und die p-S/D-Merkmale 114P aus den Basisfinnen 102 beziehungsweise 104 aufgewachsen und umhüllen mindestens einen oberen Abschnitt derselben. In manchen Beispielen können ein oder mehrere der n-S/D-Merkmale 114N und der p-S/D-Merkmale 114P derart verschmolzen sein, dass sie mehr als eine Finne überspannen.
  • Bezugnehmend auf die 3 und 5 können die SRAM-Zellen 101 ferner eine Mehrzahl von S/D-Kontakten 120A, 120B, 120C und 120D aufweisen, welche in Längsrichtung entlang der X-Achse ausgerichtet sind. Jeder S/D-Kontakt 120A ist über einem S/D-Merkmal 114N angeordnet, jeder S/D-Kontakt 120B ist über zwei benachbarten S/D-Merkmalen 114N angeordnet, jeder S/D-Kontakt 120C ist über einem S/D-Merkmal 114N und einem benachbarten S/D-Merkmal 114P angeordnet, und jeder S/D-Kontakt 120D ist über einem S/D-Merkmal 114P angeordnet. Wie in 5 abgebildet, kontaktiert in den vorliegenden Ausführungsformen jeder der S/D-Kontakte 120A - 120D physisch eine obere Fläche eines oder mehrerer S/D-Merkmale, über welchen er gebildet ist. Somit kann die Länge verschiedener S/D-Kontakte 120A - 120D entlang der X-Achse abhängig von der Anzahl an S/D-Merkmalen und/oder dem Trennungsabstand zwischen zwei benachbarten S/D-Merkmalen, über welchen er gebildet ist, variieren. In den vorliegenden Ausführungsformen weist jede der SRAM-Zellen 101 mindestens zwei vollständige S/D-Kontakte 120C und Abschnitte der S/D-Kontakte 120A, 120B und 120D auf. Die S/D-Kontakte 120A - 120D können als Alternative auch als Kontakte auf Bauelementebene bezeichnet werden, um sie von anderen Kontaktmerkmalen (zum Beispiel Durchkontaktierungen), welche später als Abschnitte einer mehrschichtigen Interconnect-Struktur (MLI-Struktur) gebildet werden, zu unterscheiden. Wie in 5 abgebildet, ist ferner der S/D-Kontakt (zum Beispiel der S/D-Kontakt 120C), welcher über einem S/D-Bereich jedes der Isolationstransistoren IS-1 und IS-2 angeordnet ist, über den BCT 124 elektrisch mit dem Gate-Anschluss desselben Bauelements gekoppelt.
  • Weitere Details der verschiedenen GAA-FETs der SRAM-Zelle 101 sind in 6 abgebildet, welche eine Querschnittsansicht von 3 entlang der Linie CC' (zum Beispiel in Längsrichtung durch eine der n-Finnen 108) quer über zwei benachbarte SRAM-Zellen 101 entlang der Y-Achse ist. Zum Beispiel weist jeder der Gate-Stapel 130A - 130D (zum Beispiel die Gate-Stapel 130B und 130C, welche in 6 dargestellt sind), welcher zwischen zwei S/D-Merkmalen (114P oder 114N) angeordnet ist, einen oberen Abschnitt, welcher über einer obersten Kanalschicht (107 oder 105) angeordnet ist, und einen unteren Abschnitt, welcher die Mehrzahl von Kanalschichten (107 oder 105) umhüllt, auf. In den vorliegenden Ausführungsformen sind die oberen Abstandselemente 116A an Seitenwänden des oberen Abschnitts jedes der Gate-Stapel 130A - 130D angeordnet, während die inneren Abstandselemente 116B an Seitenwänden des unteren Abschnitts jedes der Gate-Stapel 130A - 130D angeordnet sind und den Gate-Stapel von den benachbarten S/D-Merkmalen trennen. Jede SRAM-Zelle 101 kann ferner eine Silizidschicht 123, welche zwischen den S/D-Merkmalen 114P und 114N und deren jeweiligen S/D-Kontakten 120A - 120D angeordnet ist, aufweisen.
  • Die 7A und 7B bilden Ausführungsformen des Abschnitts der SRAM-Anordnung 100 von 3 auf, welche verschiedene Verbindungen zwischen den in den SRAM-Zellen 101 bereitgestellten GAA-FETs sowie zwischen den GAA-FETs und zusätzlichen IC-Strukturen (zum Beispiel der MLI-Struktur), welche über den GAA-FETs angeordnet sind, detailliert darstellen. In den vorliegenden Ausführungsformen ist ein Gate-Anschluss des Pull-up-Transistors PU-1 zwischen einem Source-Anschluss (welcher elektrisch mit einer Versorgungsspannung (VDD) gekoppelt ist) und einem ersten gemeinsamen Drain (CD1) angeordnet, und ein Gate-Anschluss des Pull-down-Transistors PD-1 ist zwischen einem Source-Anschluss (welcher elektrisch mit einer Versorgungsspannung (VSS) gekoppelt ist) und dem CD1 angeordnet. Ein Gate-Anschluss des Pull-up-Transistors PU-2 ist zwischen einem Source-Anschluss (welcher elektrisch mit VDD gekoppelt ist) und einem zweiten gemeinsamen Drain (CD2) angeordnet, und ein Gate-Anschluss des Pull-down-Transistors PD-2 ist zwischen einem Source-Anschluss (welcher elektrisch mit Vss gekoppelt ist) und dem CD-2 angeordnet. In einigen Ausführungsformen ist der CD1 ein Speicherknoten (SN), welcher Daten in ihrer wahren Form speichert, und CD2 ist ein Speicherknoten (SNB), welcher Daten in einer komplementären Form speichert. Ein Gate-Anschluss des Durchlassgate-Transistors PG-1 ist zwischen einem Source-Anschluss (welcher elektrisch mit einer Bit-Leitung (BL) gekoppelt ist) und einem Drain-Anschluss, welcher elektrisch mit dem CD1 gekoppelt ist, angeordnet. Ein Gate-Anschluss des Durchlassgate-Transistors PG-2 ist zwischen einem Source-Anschluss (welcher elektrisch mit einer komplementären Bit-Leitung (BLB) gekoppelt ist) und einem Drain-Anschluss, welcher elektrisch mit dem CD1 gekoppelt ist, angeordnet. Die Gate-Anschlüsse von PG-1 und PG-2 sind elektrisch mit einer Wortleitung (WL) gekoppelt. In einigen Ausführungsformen weist jede der SRAM-Zellen 101 zwei kreuzgekoppelte Wechselrichter (dargestellt durch die gepunkteten Linien in 7A) auf: einen ersten Wechselrichter, welcher PU-1 und PD-1 aufweist, und einen zweiten Wechselrichter, welcher PU-2 und PD-2 aufweist. In einigen Ausführungsformen stellen PG-1 und PG-2 während Lesevorgängen und/oder Schreibvorgängen Zugriff auf SN beziehungsweise SNB bereit. Zum Beispiel koppelt PG-1 SN mit BL, und PG-2 koppelt SNB mit BLB, als Reaktion auf eine Spannung, welche durch die WL an die Gate-Anschlüsse von PG-1 beziehungsweise PG-2 angelegt wird. Wie hierin bereitgestellt weisen die verschiedenen GAA-NFETs (zum Beispiel PG-1, PD-1, PG-2 und PD-2) jeweils einen Stapel der Kanalschichten 105 aufweisend die Breite W1 auf, und die verschiedenen GAA-PFETs (zum Beispiel PU-1, IS-1, PU-2 und IS-2) weisen jeweils einen Stapel der Kanalschichten 107 aufweisend die Breite W2, welche wie oben ausführlich erörtert kleiner als W1 ist, auf.
  • Bezugnehmend auf 7B sind BL, BLB, VDD, VSS und WL schematisch als mehrere horizontalte Interconnect-Strukturen (auch als Leiterbahnen bezeichnet), welche über der oben erörterten SRAM-Anordnung 100 angeordnet sind, dargestellt. Zum Beispiel sind BL, BLB und VDD in der ersten Metallschicht M1 gebildet, WL ist in der zweiten Metallschicht M2 gebildet, und Vss ist in der dritten Metallschicht M3 gebildet. Darüber hinaus kann die SRAM-Anordnung 100 ferner vertikale Interconnect-Strukturen (auch als Durchkontaktierungen bezeichnet) aufweisen, um verschiedene GAA-FETs elektrisch mit einer geeigneten Metallschicht zu verbinden und/oder zwei Metallschichten miteinander zu verbinden. Zum Beispiel kann eine Durchkontaktierung 126A dafür eingerichtet sein, einen der S/D-Kontakte auf Bauelementebene (zum Beispiel den S/D-Kontakt 120A oder 120D, welche in 7B abgebildet sind) mit der M1 (zum Beispiel BL, VDD oder BLB) zu verbinden, eine Durchkontaktierung 126B kann dafür eingerichtet sein, die M1 mit der M2 zu verbinden, und eine Durchkontaktierung 126C kann dafür eingerichtet sein, die M2 (zum Beispiel WL) mit der M3 (zum Beispiel VSS) zu verbinden. Es versteht sich, dass Gate- und Drain-Anschlüsse sowohl von IS-1 als auch von IS-2 intern an der Bauelementebene unterhalb der MLI-Struktur gekoppelt sind.
  • Wenn wir uns nun der STD-Anordnung 200 zuwenden, ist bezugnehmend auf 8 ein Abschnitt der STD-Anordnung 200 schematisch in einer planaren Draufsicht abgebildet. Dabei ist festzuhalten, dass 8 im Interesse der Klarheit vereinfacht worden ist, um Ausführungsformen der vorliegenden Offenbarung besser darzustellen. Somit können der STD-Anordnung 200 zusätzliche Merkmale hinzugefügt werden, und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der STD-Zellen 201 ersetzt, modifiziert oder weggelassen werden. Im Unterschied zur SRAM-Anordnung 100, welche in 3 abgebildet ist, kann die STD-Anordnung 200 eine Mehrzahl von STD-Zellen unterschiedlicher Größe aufweisen. Zum Beispiel sind in den vorliegenden Ausführungsformen vier STD-Zellen 201A, 201B, 201C und 201D abgebildet; von welchen die STD-Zellen 201A und 201D ähnliche Werte für Sx und Sy-1 aufweisen, und die STD-Zellen 201B und 201C weisen ähnliche Werte für Sx und Sy-2 auf, wobei Sy-2 kleiner ist als Sy-1. Natürlich können spezifische Abstandsmaße der STD-Zellen 201A - 201D basierend auf speziellen Designanforderungen angepasst werden. Die STD-Zellen 201A - 201D können jeweils eine oder mehrere p-Finnen 206, welche jeweils in einer p-Wanne 211 angeordnet sind, und eine oder mehrere n-Finnen 208, welche jeweils in einer n-Wanne 210, welche zwischen zwei p-Wannen 211 angeordnet ist, angeordnet sind, aufweisen. In den abgebildeten Ausführungsformen weisen die STD-Zellen 201A - 201D jeweils eine p-Finne 206 und eine n-Finne 208 auf, welche in Längsrichtung entlang der Y-Achse ausgerichtet sind. In einigen Ausführungsformen unterscheidet sich eine Länge der p-Finne 206 in einer ersten STD-Zelle (zum Beispiel der STD-Zelle 201A) von einer Länge der p-Finne 206 in einer zweiten STD-Zelle (zum Beispiel der STD-Zelle 201C), und eine Länge der n-Finne 208 in der ersten STD-Zelle unterscheidet sich von einer Länge der n-Finne 208 in der zweiten STD-Zelle.
  • Jede der STD-Zellen 201A - 201D weist ferner einen oder mehrere Gate-Stapel, wie zum Beispiel die Gate-Stapel 230A, 230B und/oder 230C auf, welche dafür eingerichtet sind, mit Abschnitten (das heißt den Kanalbereichen) der p-Finnen 206 zum Bilden der GAA-NFETs 202, und mit Abschnitten (das heißt den Kanalbereichen) der n-Finnen 208 zum Bilden von GAA-PFETs 204 in Eingriff zu treten. Benachbarte Gate-Stapel entlang der X-Achse können durch Gate-Isolationsmerkmale 238 getrennt sein, welche eine ähnliche Funktion (und/oder Zusammensetzung) aufweisen, wie die Gate-Isolationsmerkmale 138 der SRAM-Zellen 101. Bezugnehmend auf die 9A, 9B und 11 können die Gate-Stapel 230A - 230C Metall-Gate-Strukturen mit hohem k sein (ähnlich den Gate-Stapeln 130A - 130D der SRAM-Zellen 101) und daher jeweils mindestens eine dielektrische Gate-Schicht mit hohem k 232, welche über einem Kanalbereich jedes GAA-FET angeordnet ist, und eine Metall-Gate-Elektrode 234, welche über der dielektrischen Gate-Schicht mit hohem k 232 angeordnet ist, aufweisen. Obwohl nicht abgebildet, kann die Metall-Gate-Elektrode 234 eine leitfähige Masseschicht aufweisen, welche über mindestens einer Austrittsarbeitsmetallschicht angeordnet ist. Ferner kann jeder der Gate-Stapel 230A - 230C Gate-Abstandselemente 216 (obere Gate-Abstandselemente 216A sind in 8 gezeigt, und innere Abstandselemente sind in 11 gezeigt) aufweisen, welche an seinen Seitenwänden angeordnet sind. Abschnitte der Gate-Stapel 230A - 230C können durch Gate-Kontakte 222, welche ähnlich den Gate-Kontakten 122 der oben erörterten SRAM-Zelle 101 sind, mit Komponenten der anschließend gebildeten MLI-Struktur elektrisch gekoppelt sein.
  • In den vorliegenden Ausführungsformen erstrecken sich die p-Finnen 206 und die n-Finnen 208 nicht durchgehend entlang der Y-Achse quer über zwei benachbarte STD-Zellen. Mit anderen Worten sind die p-Finnen 206 und die n-Finnen 208 jeder der STD-Zellen 201A - 201D an den Zellgrenzen (gepunktete Linie) entlang der X-Achse durch die dielektrischen Gate-Strukturen 240A abgeschnitten. In den vorliegenden Ausführungsformen sind die dielektrischen (das heißt in der Regel elektrisch nicht leitfähigen) Gate-Strukturen 240A in Längsrichtung entlang der X-Achse ausgerichtet, das heißt in der Regel parallel zu den Gate-Stapeln 230A - 230C, welche Metall- (das heißt elektrisch leitfähige) Gate-Stapel sind. In einigen Ausführungsformen können die dielektrischen Gate-Strukturen 240A Strukturen, welche als durchgehende Poly an der Diffusionskante (= „continuous poly on diffusion edge“ oder CPODE) bekannt sind, aufweisen, welche realisiert werden können, um ein Gate-Abstandsmaß zwischen benachbarten Gate-Stapeln 230A - 230C zu verringern. Die dielektrischen Gate-Strukturen 240A können vor oder nach dem Gate-Austauschprozess (zum Beispiel einem Gate-Last-Prozess, wie unten ausführlich erörtert) gebildet werden.
  • Gemeinsam bezugnehmend auf die 8, 9A und 9B wird die STD-Anordnung 200 über dem Substrat 12 als ein Abschnitt der IC-Struktur 10 mit verschiedenen dotierten Bereichen (das heißt den p-Wannen 211 und den n-Wannen 210), welche durch die Isolationsstrukturen 14 voneinander getrennt sind, gebildet. In den vorliegenden Ausführungsformen weist jede der in der p-Wanne 211 gebildeten p-Finnen 206 einen Stapel von Halbleiterschichten 207, welche über einer Basisfinne 203 angeordnet sind, auf, und jede der in der n-Wanne 210 gebildeten n-Finnen 208 weist einen Stapel von Halbleiterschichten 209, welche über einer Basisfinne 205 angeordnet sind, auf. Die Halbleiterschichten 207 und 209 können in einer ähnlichen Gestaltung angeordnet sein, wie die oben erörterten Kanalschichten 105 und 107 der SRAM-Zellen 101. Zum Beispiel sind in den vorliegenden Ausführungsformen die Halbleiterschichten 207 und 209 in der Regel in Längsrichtung entlang der Y-Achse angeordnet und vertikal entlang der Z-Achse gestapelt. Darüber hinaus ist jeder der Stapel der Halbleiterschichten 207 zwischen n-S/D-Merkmalen 214N, welche über der Basisfinne 203 gebildet sind, angeordnet, und jeder der Stapel der Halbleiterschichten 209 ist zwischen p-S/D-Merkmalen 214P, welche über der Basisfinne 205 gebildet sind, angeordnet. Ferner sind die Halbleiterschichten 207 in einem der Gate-Stapel 230A - 230C (zum Beispiel dem Gate-Stapel 230A) suspendiert (oder von diesem umhüllt), um einen GAA-NFET 204 zu bilden, und die Halbleiterschichten 209 sind in einem der Gate-Stapel 230A - 230C (zum Beispiel dem Gate-Stapel 230A) suspendiert (oder von diesem umhüllt), um einen GAA-PFET 204 zu bilden. Mit anderen Worten steht jeder der Stapel der Halbleiterschichten 207 mit einem Abschnitt des Gate-Stapels 230A - 230C im Eingriff, um einen Kanalbereich eines GAA-NFET 204 zu bilden, während jeder der Stapel der Halbleiterschichten 209 mit einem Abschnitt des Gate-Stapels 230A - 230C im Eingriff steht, um einen Kanalbereich eines GAA-PFET 204 zu bilden. Somit werden die Halbleiterschichten 207 zur Verdeutlichung hierin im Folgenden als Kanalschichten 207 bezeichnet, und die Halbleiterschichten 209 werden hierin im Folgenden zur Verdeutlichung als Kanalschichten 209 bezeichnet. Ferner kann eine ESL 233, ähnlich der ESL 133, welche oben in Bezug auf die SRAM-zellen 101 erörtert worden ist, über den Gate-Stapeln 230A - 230C angeordnet sein, um die Komponenten der STD-Zellen 201A - 201D während des anschließenden Fertigungsprozesses zu schützen.
  • In einigen Ausführungsformen kann die Zusammensetzung der Kanalschichten 207 und 209 im Wesentlichen dieselbe sein, wie jene der Kanalschichten 105 und 107, und kann Si in Form eines Nanoblatts, eines Nanodrahts, eines Nanostäbchens oder einer beliebigen anderen Gestaltung aufweisen, welche zum Bilden eines GAA-FET geeignet ist. In manchen Beispielen können die p-Finne 206 und die n-Finne 208 jeweils zwei bis zehn Kanalschichten 207 beziehungsweise 209 aufweisen; obwohl die vorliegenden Ausführungsformen nicht auf diese Gestaltungen beschränkt sind und die Anzahl an Halbleiterschichten im Einklang mit den Designanforderungen für die IC-Struktur 10 angepasst werden kann. Jeder Stapel der Kanalschichten 207 kann durch eine Breite W3, eine Schichtdicke T3 und einen Schichttrennungsabstand S3 definiert sein, welche jeweils ähnlich definiert sind, wie jene der Kanalschichten 105 und 107. Ebenso kann jeder Stapel der Kanalschichten 209 durch eine Breite W4, eine Schichtdicke T4 und einen Schichttrennungsabstand S4 definiert sein. In den vorliegenden Ausführungsformen ist T3 im Wesentlichen gleich T4, und S3 ist im Wesentlichen gleich S4. Bezugnehmend auf 9A ist W3 in einigen Ausführungsformen im Wesentlichen gleich W4. Wie oben erörtert gibt „im Wesentlichen gleich“ in den vorliegenden Ausführungsformen in der Regel einen Unterschied zweier Werte innerhalb von ungefähr ± 5 % an. Folglich können W3 und W4 weniger als 5 % Unterschied in der Größe aufweisen. Bezugnehmend auf 9B ist W3 in einigen Ausführungsformen kleiner als W4. Zum Beispiel kann ein Verhältnis von W4 zu W3 ungefähr 1,1 bis ungefähr 2 betragen, das heißt, W4 ist um mindestens ungefähr 10 % größer als W3. In manchen Beispielen kann W3 ungefähr 10 nm bis ungefähr 60 nm betragen und W4 kann ungefähr 10 nm bis ungefähr 70 nm betragen.
  • Wie oben erörtert ist die Trägerbeweglichkeit in einem GAA-NFET in der Regel größer als die Trägerbeweglichkeit in einem GAA-PFET, insbesondere entlang der Stapelrichtung der Kanalschichten. Um Ion eines GAA-NFET im Verhältnis zu Ion eines GAA-PFET in der SRAM-Zelle 101 zu erhöhen, kann es daher wünschenswert sein, das Verhältnis von Wi, wobei es sich um die Schichtbreite der Kanalschichten 105 in einem GAA-NFET (zum Beispiel PD-1, PD-2, PG-1 oder PG-2) handelt, zu W2, wobei es sich um die Schichtbreite der Kanalschichten 107 in einem GAA-PFET (zum Beispiel PU-1 oder PU-2) handelt, zu erhöhen. In den vorliegenden Ausführungsformen beträgt das Verhältnis von Wi zu W2 zum Beispiel ungefähr 1,1 bis ungefähr 4, das heißt, Wi ist um mindestens ungefähr 10 % größer als W2. In der STD-Zelle 201A - 201D kann es jedoch wünschenswerter sein, dass die Leistung der GAA-NFETs 202 mit der Leistung der GAA-PFETs 204 im Gleichgewicht steht, indem W3 derart abgestimmt wird, dass sie kleiner oder im Wesentlichen gleich W4 ist. In diesem Zusammenhang kann das Verhältnis von W4 zu W3 kleiner sein als das Verhältnis von W1 zu W2, um ein solches Gleichgewicht zu bewahren.
  • Nunmehr gemeinsam bezugnehmend auf die 8 und 10 ist jeder der Gate-Stapel 230A - 230C (und sein jeweiliger Kanalbereich) abhängig vom Leitfähigkeitstyp der darunterliegenden Finnenstruktur zwischen zwei p-S/D-Merkmalen 214P oder zwei n-S/D-Merkmalen 214N angeordnet. Die STD-Zellen 201A - 201D können ferner verschiedene S/D-Kontakte 220A, 220B, 220C, 220D und 220E aufweisen, welche in Längsrichtung entlang der X-Achse ausgerichtet sind. Jeder der S/D-Kontakte 220A - 220E kann über und in physischem Kontakt mit einem oder mehreren p-S/D-Merkmalen 214P oder einem oder mehreren n-S/D-Merkmalen 214N angeordnet sein. Zum Beispiel sind die S/D-Kontakte 220A und 220B über mindestens einem n-S/D-Merkmal 214N angeordnet, und die S/D-Kontakte 220C, 220D und 220E sind über mindestens einem p-S/D-Merkmal 214P angeordnet. In einigen Ausführungsformen unterscheiden sich die S/D-Kontakte 220A - 220E hinsichtlich ihrer Länge entlang der X-Achse. Zum Beispiel ist der S/D-Kontakt 220E länger als der S/D-Kontakt 220C, welcher wiederum länger ist als der S/D-Kontakt 220D. Jede der STD-Zellen 201A - 201D kann mit verschiedenen vertikalen Interconnect-Strukturen gekoppelt sein, wie zum Beispiel den Durchkontaktierungen 226A und den Durchkontaktierungen 226B, welche dafür eingerichtet sind, die S/D-Kontakte 220A - 220E mit Merkmalen der MLI-Struktur zu verbinden ähnlich wie bei der obigen Erörterung der Durchkontaktierungen 126A der SRAM-Zellen 101.
  • Bezugnehmend auf 11 sind weitere Details der STD-Zellen 201A - 201D in einer Querschnittsansicht von 8 entlang der Linie CC' (zum Beispiel in Längsrichtung durch eine der n-Finnen 208) entlang der Y-Achse quer über die STD-Zellen 201A und 201C abgebildet. Wie hierin abgebildet, kann jeder der Gate-Stapel 230A - 230C ähnliche Komponenten aufweisen, wie die Gate-Stapel 130A - 130D in den SRAM-Zellen 101. Zum Beispiel ist jeder der Gate-Stapel 230A - 230C zwischen zwei S/D-Merkmalen (214N oder 214P) angeordnet und weist einen oberer Abschnitt, welcher über einer obersten Kanalschicht (207 oder 209) angeordnet ist, und einen unteren Abschnitt, welcher die Mehrzahl von Kanalschichten (207 oder 209) umhüllt, auf. Die Gate-Abstandselemente 116 können obere Abstandselemente 216A und innere Abstandselemente 216B aufweisen, welche in einer ähnlichen Gestaltung angeordnet sind, wie die oberen Abstandselemente 116A und die inneren Abstandselemente 116B gemäß der obigen Erörterung. Ähnlich wie die Struktur der SRAM-Zelle 101 kann jede der STD-Zellen 201A - 201D ferner eine Silizidschicht 223, welche zwischen jedem der S/D-Merkmale 214P und 214N und deren jeweiligen S/D-Kontakten 220A - 220E angeordnet ist, eine ESL 233, welche über den Gate-Stapeln 230A-230C angeordnet ist, und die ILD-Schicht 20, welche über der ESL 233 angeordnet ist, aufweisen. Weiterhin bezugnehmend auf 11 sind die dielektrischen Gate-Strukturen 240A an Zellgrenzen zwischen zwei benachbarten STD-Zellen entlang der X-Achse angeordnet, wodurch sie die p-Finnen 206 und die n-Finnen 208 abschneiden. In den vorliegenden Ausführungsformen erstrecken sich die dielektrischen Gate-Strukturen 240A in der Regel entlang der Y-Achse bis unter eine untere Fläche der Gate-Stapel 230A - 230C, das heißt, bis unter eine obere Fläche der Isolationsstrukturen 14.
  • Gemeinsam bezugnehmend auf die 12 und 13 weist die STD-Anordnung 200 in einigen Ausführungsformen p-Finnen 206 und n-Finnen 208 auf, welche sich durchgehend durch mindestens zwei benachbarte STD-Zellen (zum Beispiel durch die STD-Zellen 201A und 201C oder durch die STD-Zellen 201B und 201D) entlang der X-Achse quer über Zellgrenzen erstrecken. Ähnlich den Isolationstransistoren IS-1 und IS-2 der oben erörterten SRAM-Zellen 101 können durchgehende Finnenstrukturen in den STD-Zellen 201A - 201D von der Verwendung von n-Isolationstransistoren 212 und p-Isolationstransistoren 213, welche an den Zellgrenzen angeordnet sind, profitieren. In den vorliegenden Ausführungsformen werden die n-Isolationstransistoren 212 und die p-Isolationstransistoren 213 durch die Isolations-Gate-Strukturen 240B gebildet, welche mit den Kanalbereichen der p-Finnen 206 beziehungsweise jenen der n-Finnen 208 im Eingriff stehen. Wie oben erörtert ist der Kanalbereich der p-Finnen 206 derart gestaltet, dass er den Stapel von Kanalschichten 207 aufweisend eine Schichtbreite W3 aufweist, und der Kanalbereich der n-Finnen 208 ist derart gestaltet, dass er den Stapel von Kanalschichten 209 aufweisend eine Schichtbreite W4 aufweist. In einigen Ausführungsformen sind benachbarte Isolations-Gate-Strukturen 240B, welche leitfähige Gate-Stapel ähnlich den Gate-Stapeln 230A - 230C sein können, durch Gate-Isolationsmerkmale 238 getrennt. Ferner ist der Gate-Anschluss jedes der n-Isolationstransistoren 212 über die Gate-Kontakte 222 elektrisch mit VDD verbunden, und der Gate-Anschluss jedes der p-Isolationstransistoren 213 ist elektrisch mit Vss verbunden. In den vorliegenden Ausführungsformen sind die Isolationstransistoren 212 und 213 derart eingerichtet, dass sie während des Betriebs eine minimale oder vernachlässigbare Auswirkung auf die STD-Zellen 201A - 201D ausüben. Es versteht sich, dass andere Komponenten der STD-Anordnung 200, welche in den 12 und 13 abgebildet sind, mit den in den 8 - 11 abgebildeten übereinstimmen. Folglich wird eine ausführliche Beschreibung dieser Komponenten der Einfachheit halber hier nicht wiederholt.
  • In einigen Ausführungsformen der vorliegenden Offenbarung weist unter gemeinsamer Bezugnahme auf die 14A - 19 die IC-Struktur 10 ferner eine Mehrzahl dielektrischer Finnen auf, welche in den hierin bereitgestellten SRAM-Zellen und/oder STD-Zellen angeordnet sind. Zum Beispiel bilden die 14A und 14B Ausführungsformen der SRAM-Anordnung 100 und der STD-Anordnung 200 in planaren Draufsichten ab, welche abgesehen vom Vorhandensein dielektrischer Finnen 160, 162 und 164 in der SRAM-Anordnung 100 und dielektrischer Finnen 260 und 262 in der STD-Anordnung 200 ähnlich jenen sind, welche in den 2A beziehungsweise 2B abgebildet sind. Ausführungsformen der SRAM-Anordnung 100 aufweisend die dielektrischen Finnen 160 - 164 werden nachfolgend unter Bezugnahme auf die 15 - 17 ausführlich erörtert, und Ausführungsformen der STD-Anordnung 200 aufweisend die dielektrischen Finnen 260 und 262 werden nachfolgend unter Bezugnahme auf die 18 und 19 ausführlich erörtert. Dabei ist festzuhalten, dass Komponenten der SRAM-Anordnung 100, welche in den 15 - 17 abgebildet sind, mit jenen übereinstimmen, welche in den 3 -7 abgebildet sind, und dass Komponenten de STD-Anordnung 200, welche in den 18 und 19 abgebildet sind, mit jenen übereinstimmen, welche in den 8 - 11 abgebildet sind. Folglich wird eine ausführliche Beschreibung dieser Komponenten zur Verdeutlichung unter Bezugnahme auf die 14A - 19 nicht wiederholt.
  • Bezugnehmend auf die 14A und 15 sind die dielektrischen Finnen 160 - 164 in der Regel in Längsrichtung entlang der Y-Achse ausgerichtet (das heißt im Wesentlichen parallel zur Längsrichtung der p-Finnen 106 und der n-Finnen 108) und sind in der SRAM-Anordnung 100 entlang der X-Achse voneinander beabstandet. In den vorliegenden Ausführungsformen erstrecken sich die dielektrischen Finnen 160 - 164 entlang der Y-Achse durch mindestens zwei benachbarte SRAM-Zellen 101. Entlang der X-Achse ist jede der dielektrischen Finnen 160 zwischen zwei p-Finnen 106 angeordnet, jede der dielektrischen Finnen 162 ist zwischen einer p-Finne 106 und einer n-Finne 108 angeordnet, und jede der dielektrischen Finnen 164 ist zwischen zwei n-Finnen 108 angeordnet. Mit anderen Worten mischen sich die dielektrischen Finnen 160 - 164 entlang der X-Achse unter die p-Finnen 106 und die n-Finnen 108. In den abgebildeten Ausführungsformen sind die dielektrischen Finnen 160 an Zellgrenzen angeordnet, und die dielektrischen Finnen 162 und 164 sind innerhalb der Zellgrenzen angeordnet. Zur Untermauerung der abgebildeten Ausführungsformen weist jede der SRAM-Zellen 101 zwei dielektrische Finnen 162 und eine dielektrische Finne 164 auf, während sie die dielektrische Finne 160 mit einer benachbarten SRAM-Zelle 101 gemeinsam nutzt. Natürlich sind die vorliegenden Ausführungsformen nicht auf diese Gestaltungen beschränkt, und können im Einklang mit unterschiedlichen Designanforderungen mehr oder weniger dielektrische Finnen aufweisen.
  • Bezugnehmend auf 16, welche eine Querschnittsansicht der SRAM-Anordnung 100 in 15 entlang der Linie AA' abbildet, kann jede der dielektrischen Finnen 160 durch eine Breite D1 definiert sein, jede der dielektrischen Finnen 162 kann durch eine Breite D2 definiert sein, und jede der dielektrischen Finnen 164 kann durch eine Breite D3 definiert sein. In einigen Ausführungsformen sind D1, D2 und D3 hinsichtlich ihrer Größe im Wesentlichen gleich (das heißt, sie weisen einen Unterschied innerhalb von ungefähr ± 5 % auf). In einigen Ausführungsformen sind D1, D2 und D3 hinsichtlich ihrer Größe unterschiedlich (das heißt, sie weisen einen Unterschied von ungefähr > 5 % auf). In einem solchen Beispiel kann Di größer als D2 sein, welche wiederum größer als D3 sein kann. In einigen Ausführungsformen werden die Breiten D1, D2 und D3 derart angepasst, dass sie für ein Aufwachsen von S/D-Merkmalen (zum Beispiel der n-S/D-Merkmale 114N und der p-S/D-Merkmale 114P) auf jeder Seite der dielektrischen Finnen 160 - 164 Platz bieten, sodass die Größen der S/D-Merkmale maximiert werden können, ohne Überbrückungsprobleme in den SRAM-Zellen 101 zu verursachen oder die Gesamtabmessung der SRAM-Zellen 101 wesentlich zu vergrößern. In manchen Beispielen können D1, D2 und D3 jeweils ungefähr 4 nm bis ungefähr 20 nm betragen; wobei natürlich auch andere geeignete Abmessungen anwendbar sind, solange die dielektrischen Finnen 160 - 164 ein ordnungsgemäßes Funktionieren der SRAM-Zellen 101 sicherstellen.
  • Bezugnehmend auf 17, welche eine Querschnittsansicht der SRAM-Anordnung 100 in 15 entlang der Linie BB' abbildet, können Abschnitte der S/D-Kontakte 120A - 120D (zum Beispiel der S/D-Kontakte 120C, welche in 17 abgebildet sind) mit einer oberen Fläche einer oder mehrere der dielektrischen Finnen 160 - 164, welche zwischen zwei benachbarten S/D-Merkmalen (zum Beispiel den n-S/D-Merkmalen 114N und den p-S/D-Merkmalen 114P) angeordnet sind, in physischem Kontakt stehen. In einigen Ausführungsformen sind die dielektrischen Finnen 160 - 164 dafür eingerichtet, unbeabsichtigtes Überbrücken zwischen benachbarten S/D-Merkmalen zu verhindern, wodurch elektrische Kurzschlüsse in den GAA-FETs verhindert werden. Darüber hinaus können die dielektrischen Finnen 160 - 164 eine Landefläche der S/D-Kontakte 120A - 120D über den n-S/D-Merkmalen 114N und den p-S/D-Merkmalen 114P vergrößern, wodurch sie die Leistung der GAA-FETs verbessern.
  • Bezugnehmend auf 18 sind die dielektrischen Finnen 260 und 262 in der Regel in Längsrichtung entlang der Y-Achse ausgerichtet (das heißt im Wesentlichen parallel zur Längsrichtung der p-Finnen 206 und der n-Finnen 208) und sind in der STD-Anordnung 200 entlang der X-Achse voneinander beabstandet. In den vorliegenden Ausführungsformen erstrecken sich die dielektrischen Finnen 260 und 262 entlang der X-Achse durch mindestens zwei benachbarte STD-Zellen (zum Beispiel die STD-Zellen 20iAund 201C oder die STD-Zellen 201B und 201D). Entlang der X-Achse ist jede der dielektrischen Finnen 260 zwischen zwei n-Finnen 208 angeordnet, und jede der dielektrischen Finnen 262 ist zwischen zwei p-Finnen 206 angeordnet. Mit anderen Worten mischen sich die dielektrischen Finnen 260 und 262 entlang der X-Achse unter die n-Finnen 206 und die p-Finnen 208. In den abgebildeten Ausführungsformen sind die dielektrischen Finnen 260 an Zellgrenzen angeordnet, und die dielektrischen Finnen 262 sind innerhalb der Zellgrenzen angeordnet. Zur Untermauerung der abgebildeten Ausführungsformen weist jede der STD-Zellen 201A - 201D eine dielektrische Finnen 262 auf und nutzt jede der dielektrischen Finnen 260 gemeinsam mit einer benachbarten STD-Zelle 201A - 201D. Natürlich sind die vorliegenden Ausführungsformen nicht auf diese Gestaltungen beschränkt, und können im Einklang mit unterschiedlichen Designanforderungen mehr oder weniger dielektrische Finnen aufweisen.
  • Bezugnehmend auf 19, welche eine Querschnittsansicht der STD-Anordnung 200 in 18 entlang der Linie AA' abbildet, kann jede der dielektrischen Finnen 260 durch eine Breite D4 definiert sein, und jede der dielektrischen Finnen 262 kann durch eine Breite D5 definiert sein. In einigen Ausführungsformen sind D4 und D5 hinsichtlich ihrer Größe im Wesentlichen gleich (das heißt, sie weisen einen Unterschied innerhalb von ungefähr ± 5 % auf). In einigen Ausführungsformen unterscheiden sich die Größen von D4 und D5 um ungefähr > 5 %. In einem solchen Beispiel kann D4 größer als D5 sein. Ähnlich wie bei der obigen Erörterung in Bezug auf die Breiten D1, D2 und D3 in den SRAM-Zellen 101, werden in einigen Ausführungsformen die Breiten D4 und D5 derart angepasst, dass sie für ein Aufwachsen von S/D-Merkmalen (zum Beispiel den n-S/D-Merkmalen 214N und den p-S/D-Merkmalen 214P) auf jeder Seite der dielektrischen Finnen 260 und 262 Platz bieten. Zum Beispiel können es die dielektrischen Finnen 260 und 262 ermöglichen, dass die S/D-Merkmale ihr Aufwachsen maximieren, ohne die Gesamtabmessung der STD-Zellen 201A - 201D wesentlich zu vergrößern und/oder Kurzschlussprobleme der verschiedenen GAA-Bauelemente innerhalb der Zelle zu verursachen. In einigen Ausführungsformen ist D4 um mindestens ungefähr 10 % größer als Di, das heißt, die dielektrische Finne 260 an der Zellgrenze der STD-Zelle 201A - 201D ist breiter als die dielektrische Finne 160 an der Zellgrenze der SRAM-Zelle 101. In manchen Beispielen beträgt ein Verhältnis von D4 zu Di ungefähr 1,1 bis ungefähr 10. In einigen Ausführungsformen ist die kleinere der Breiten D4 und D5 um mindestens ungefähr 10 % größer als die größte der Breiten D1 - D3, das heißt, die dielektrischen Finnen 260 und 262 sind in der Regel breiter als die dielektrischen Finnen 160 - 164. In manchen Beispielen können D4 und D5 jeweils ungefähr 6 nm bis ungefähr 60 nm betragen; wobei natürlich auch andere geeignete Abmessungen anwendbar sind, solange die dielektrischen Finnen 260 und 262 ein ordnungsgemäßes Funktionieren der STD-Zellen 201A - 201D sicherstellen.
  • Bezugnehmend auf 20, welche eine Querschnittsansicht der STD-Anordnung 200 in 18 entlang der Linie BB' abbildet, können Abschnitte der S/D-Kontakte 220A - 220E (zum Beispiel der S/D-Kontakte 220A und 220E, welche in 20 abgebildet sind) mit einer oberen Fläche einer oder mehrerer der dielektrischen Finnen 260 und 262, welche zwischen zwei benachbarten S/D-Merkmalen angeordnet sind, in physischem Kontakt stehen. In einigen Ausführungsformen die dielektrischen Finnen 260 und 262 ähnlich den oben erörterten dielektrischen Finnen 160 - 164 dafür eingerichtet, unbeabsichtigtes Überbrücken zwischen benachbarten S/D-Merkmalen zu verhindern, wodurch elektrische Kurzschlüsse in den GAA-FETs verhindert werden. Darüber hinaus können die dielektrischen Finnen 260 und 262 eine Landefläche der S/D-Kontakte 220A - 220E über den n-S/D-Merkmalen 214N und den p-S/D-Merkmalen 214P vergrößern, wodurch sie die Leistung der GAA-FETs verbessern.
  • In einigen Ausführungsformen der vorliegenden Offenbarung können alternativ oder zusätzlich zum Einrichten der Kanalschichten in unterschiedlichen Breiten wie oben erörtert die n-S/D-Merkmale (zum Beispiel 114N oder 214N) und die p-S/D-Merkmale (zum Beispiel 114P oder 214P) zum Verbessern der Leistung der GAA-FETs in der SRAM-Anordnung 100 oder der STD-Anordnung 200 in unterschiedlichen Gestaltungen gefertigt werden. Bezugnehmend auf 21, welche eine Querschnittsansicht der SRAM-Anordnung 100 ähnlich jener von 5 (durch S/D-Bereiche) abbildet, kann eine Tiefe H1 der n-S/D-Merkmale 114N größer sein als eine Tiefe H2 der p-S/D-Merkmale 114P, wobei H1 und H2 von einer oberen Fläche der Isolationsstrukturen 14 aus gemessen werden. Bezugnehmend auf 22, welche eine Querschnittsansicht der SRAM-Anordnung 100 ähnlich jener von 6 abbildet (das heißt durch eine n-Finne 108), definiert H4 eine Höhe eines Abschnitts der p-S/D-Merkmale 114P, welcher während des Betriebs des Bauelements mit dem Kanalbereich (das heißt dem Stapel von Kanalschichten 107) jedes der GAA-PFET (zum Beispiel PU-1, PU-2, IS-1 oder IS-2) im Eingriff steht. Bezugnehmend auf 23, welche eine Querschnittsansicht der SRAM-Anordnung 100 entlang der Linie DD' in 3 (das heißt durch eine p-Finne 106) abbildet, definiert H3 desgleichen eine Höhe eines Abschnitts der n-S/D-Merkmale 114N, welcher während des Betriebs des Bauelements mit dem Kanalbereich (das heißt dem Stapel von Kanalschichten 105) jedes der GAA-NFET (zum Beispiel PD-1, PD-2, PG-1 oder PG-2) im Eingriff steht. Folglich kann eine Stromabgabe des GAA-PFET (zum Beispiel Ion_PU), wie hierin bereitgestellt geringer sein als die Stromabgabe des GAA-NFET (zum Beispiel Ion_PG), wodurch ein Verhältnis von Ion_PG zu Ion_PU zunimmt, was wünschenswert sein kann, um die Verarbeitungsgeschwindigkeit der SRAM-Zelle 101 zu verbessern, wie oben ausführlich erörtert.
  • 24 stellt einen Verarbeitungsablauf eines Verfahrens 400 zum Bilden einer Vorrichtung 200, einer Ausführungsform der IC-Struktur 10 oder Abschnitten davon, wie zum Beispiel der SRAM-Anordnung 100 und/oder der STD-Anordnung 200 gemäß den Abbildungen in den 2A - 23, im Einklang mit einigen Ausführungsformen der vorliegenden Offenbarung dar. Das Verfahren 400 ist nur ein Beispiel und soll nicht dazu dienen, die vorliegende Offenbarung über die expliziten Angaben in den Ansprüchen hinaus einzuschränken. Zusätzliche Vorgänge können vor, während und nach dem Verfahren 400 durchgeführt werden, und einige der beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Nach dem Abschließen verschiedener Vorgänge des Verfahrens 400 sind mehrere Kanalschichten über jedem dotierten Bereich gebildet worden, vertikal gestapelt und umgeben von Gate-Stapeln zum Bilden verschiedener GAA-FETs.
  • Bei Vorgang 402 stellt das Verfahren 400 ein Werkstück bereit, wie zum Beispiel die IC-Struktur 10, welche das Substrat 12 und verschiedene dotierte Bereiche (zum Beispiel n-Wannen 110 und 210 und p-Wannen 111 und 211) gebildet im oder über dem Substrat 12 aufweist. In den vorliegenden Ausführungsformen enthält das Substrat 12 Silizium. Als Alternative oder zusätzlich dazu enthält das Substrat 12 einen weiteren elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, wie zum Beispiel Siliziumkarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie zum Beispiel SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. In manchen Ausführungsformen ist das Substrat 12 ein Halbleiter-auf-Isolator-Substrat, wie zum Beispiel ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Silizium-Germanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Halbleiter-auf-Isolator-Substrate können unter Verwendung einer Trennung durch Sauerstoffimplantation (SIMOX), Waferbondung, andere geeignete Verfahren oder Kombinationen davon hergestellt werden.
  • Jede der n-Wannen kann mit einem n-Dotierstoff, wie zum Beispiel Phosphor, Arsen, andere n-Dotierstoffe oder Kombinationen davon, dotiert werden. Jede der p-Wannen kann mit einem p-Dotierstoff, wie zum Beispiel Bor, Indium, andere p-Dotierstoffe oder Kombinationen davon, dotiert werden. In einigen Ausführungsformen weist das Substrat 12 dotierte Bereiche auf, welche mit einer Kombination aus p-Dotierstoffen und n-Dotierstoffen gebildet worden sind. Die verschiedenen dotierten Bereiche können direkt am und/oder im Substrat 12 gebildet werden, welches zum Beispiel eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhöhte Struktur oder Kombinationen davon bereitstellt. Jeder der verschiedenen dotierten Bereiche kann durch Durchführen eines Ionenimplantationsprozesses, eines Diffusionsprozesses, anderer geeigneter Dotierungsprozesse oder Kombinationen davon gebildet werden.
  • Bei Vorgang 404 bildet das Verfahren 400 einen mehrschichtigen Stapel von Halbleitermaterialien (hierin im Folgenden kurz als der „mehrschichtige Stapel“ bezeichnet) über dem Substrat 12. In den vorliegenden Ausführungsformen werden die Kanalschichten 105, 107, 207 und 209 bei nachfolgenden Vorgängen des Verfahrens 400 aus dem mehrschichtiger Stapel gebildet. In einigen Ausführungsformen weist der mehrschichtige Stapel abwechselnde Schichten eines ersten Halbleiters und eines zweiten Halbleiters, welcher sich vom ersten Halbleiter unterscheidet, auf. In den vorliegenden Ausführungsformen sind die ersten Halbleiterschichten Si-haltige Schichten, und die zweiten Halbleiterschichten sind SiGe-haltige Schichten.
  • In den vorliegenden Ausführungsformen weist der mehrschichtige Stapel abwechselnde Schichten epitaxialer Halbleitermaterialien (zum Beispiel abwechselnde Schichten aus epitaxial aufgewachsenem Si und epitaxial aufgewachsenem SiGe) auf, welche in einer Abfolge von Epitaxieprozessen aufgewachsen worden sind. Der Epitaxieprozess kann CVD-Abscheidungsverfahren (zum Beispiel Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon umfassen. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung des darunterliegenden Substrats interagieren. In manchen Beispielen können die Schichten des Mehrfachstapels in Form von Nanoblättern, Nanodrähten oder Nanostäbchen bereitgestellt werden. Nachfolgende Prozesse können die zweiten Halbleiterschichten (zum Beispiel die SiGe-haltigen Schichten) entfernen, wodurch die ersten Halbleiterschichten (zum Beispiel die Si-haltigen Schichten) in einer suspendierten Struktur zurückbleiben. Ein solcher Prozess, welcher nachfolgende ausführlich erörtert wird, kann abhängig von der Gestaltung der Schichten im mehrschichtigen Stapel als der „Drahtfreigabeprozess“ oder der „Blattbildungsprozess“ bezeichnet werden. In den vorliegenden Ausführungsformen wird der verbleibende Stapel von Si-haltigen Halbleiterschichten zu den Kanalschichten, wie zum Beispiel den Kanalschichten 105,107, 207 und 209, welche dafür eingerichtet sind, in der SRAM-Anordnung 100 oder in der STD-Anordnung 200 einen GAA-NFET oder einen GAA-PFET zu bilden.
  • Bei Vorgang 406 bildet das Verfahren 400 Halbleiterfinnen (auch als finnenaktive Bereiche bekannt), wie zum Beispiel die p-Finnen 106 und die n-Finnen 108 der SRAM-Zellen 101 und die p-Finnen 206 und die n-Finnen 208 der STD-Zellen 201 (zum Beispiel die STD-Zellen 201A - 201D), im mehrschichtigen Stapel. Folglich weisen die Halbleiterfinnen der vorliegenden Ausführungsformen abwechselnde Schichten von Si und SiGe auf, wie oben in Bezug auf den mehrschichtigen Stapel erörtert worden ist. In einigen Ausführungsformen weist die IC-Struktur 10 Halbleiterfinnen (hierin nicht abgebildet) auf, welche statt abwechselnder Schichten unterschiedlicher Halbleitermaterialien ein einziges Halbleitermaterial aufweisen. Die Halbleiterfinnen können unter Verwendung geeigneter Prozesse, wie zum Beispiel Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, gefertigt werden. In der Regel kombinieren Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstandsmaße aufweisen, die kleiner sind als jene, welche andernfalls unter Verwendung eines einzigen, direkten Fotolithografieprozesses erzielbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente, oder Formkerne, können dann dazu verwendet werden, die Halbleiterfinnen durch Ätzen des mehrschichtigen Stapels, welcher wie oben erörtert abwechselnde Schichten aus epitaxial aufgewachsenem Si und SiGE aufweist, zu strukturieren. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Die entstehenden Halbleiterfinnen können im Einklang mit Designanforderungen mit verschiedenen Dotierstoffen dotiert werden.
  • In den vorliegenden Ausführungsformen werden die verschiedenen Halbleiterfinnen innerhalb der SRAM-Zellen 101 und der STD-Zellen 201 wie oben ausführlich erörtert in verschiedenen Breiten gebildet. In Bezug auf die SRAM-Zellen 101 werden zum Beispiel die p-Finnen 106 mit der Breite Wi gebildet, und die n-Finnen 108 werden mit der Breite W2 gebildet, welche um mindestens ungefähr 10 % geringer sein kann als Wi. In Bezug auf die STD-Zellen 201 werden zum Beispiel die p-Finnen 206 mit der Breite W3 gebildet, und die n-Finnen 208 werden mit der Breite W4 gebildet, welche größer oder im Wesentlichen gleich W3 sein kann.
  • Bei Vorgang 408 bildet das Verfahren 400 die Isolationsstrukturen 14, um verschiedene über dem Substrat 12 gebildete Komponenten zu isolieren. Die Isolationsstrukturen 14 können STI, Feldoxid, lokale Oxidation von Silizium (LOCOS), andere geeignete Merkmale, welche Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete dielektrische Materialien oder Kombinationen davon enthalten, umfassen. Die Isolationsstrukturen 14 können durch ein beliebiges geeignetes Verfahren gebildet werden. In einigen Ausführungsformen werden die Isolationsstrukturen 14 durch Ätzen von Gräben im mehrschichtigen Stapel gebildet, um Abschnitte des Substrats 12 während der Bildung der Halbleiterfinnen wie oben erörtert freizulegen. Die Gräben können dann mit einem dielektrischen Material gefüllt werden, gefolgt von einem chemisch-mechanischen Planarisierungsprozess (CMP-Prozess) und/oder einem Ätzprozess. In einigen Ausführungsformen werden die Isolationsstrukturen 14 durch Abscheiden eines dielektrischen Material über Seitenwänden der Halbleiterfinnen gebildet, ohne die Gräben zwischen den Halbleiterfinnen vollständig zu füllen. Mit anderen Worten werden die Isolationsstrukturen 14 als Finnenseitenwandabstandselemente gebildet. Die Isolationsstrukturen 14 können eine mehrschichtige Struktur aufweisen, welche zum Beispiel eine oder mehrere thermische Oxidüberzugsschichten aufweist.
  • Wie oben erörtert können manche Ausführungsformen der IC-Struktur 10 dielektrische Finnen, wie zum Beispiel die dielektrischen Finnen 160 - 164 in der SRAM-Zelle 101 und die dielektrischen Finnen 260 und 262 in der STD-Zelle 201, welche zwischen den Halbleiterfinnen angeordnet sind, aufweisen. Die dielektrischen Finnen können jeweils ein einziges dielektrisches Material oder mehrere dielektrische Materialien enthalten, wie zum Beispiel Siliziumoxid, Siliziumoxykarbid, Siliziumoxycarbid-Nitrid, Siliziumoxid mit Kohlenstoffgehalt, Siliziumoxid mit Stickstoffgehalt, ein Dielektrikum auf Nitridbasis, ein Dielektrikum auf Metalloxidbasis, Hafniumoxid, Tantaloxid, Titanoxid, Zirkoniumoxid, Aluminiumoxid, Yttriumoxid, andere geeignete dielektrische Materialien oder eine Kombination davon.
  • Die dielektrischen Finnen können durch ein beliebiges geeignetes Verfahren gebildet werden. Zum Beispiel können die dielektrischen Finnen gebildet werden, bevor die Isolationsstrukturen 14 gebildet werden, welche wie oben erörtert als eine Abstandselementschicht an den Seitenwänden der Halbleiterfinnen abgeschieden werden. Bevor die Abstandselementschicht derart vertieft wird, dass sie von den Isolationsstrukturen 14 aus tiefer angeordnet ist als die Halbleiterfinnen, werden durch einen oder mehrere Strukturierungs- und Ätzprozesse Gräben in der Abstandselementschicht gebildet. Danach wird/werden dielektrische(s) Material(ien) unter Verwendung von CVD, physikalischer Aufdampfung (PVD), Atomlagenabscheidung (ALD), fließbarer CVD (FCVD) und/oder anderen geeigneten Verfahren in den Gräben abgeschieden, wodurch die dielektrischen Finnen entstehen. Dann wird die Abstandselementschicht planarisiert (zum Beispiel durch einen oder mehrere CMP-Prozesse), um eine obere Fläche jeder der Halbleiterfinnen und der dielektrischen Finnen freizulegen. Danach wird die Abstandselementschicht derart vertieft oder zurückgeätzt (zum Beispiel durch einen chemischen Ätzprozess), dass sie tiefer ist als die obere Fläche jeder der Halbleiterfinnen und der dielektrischen Finnen, wodurch die Isolationsstrukturen 16 entstehen.
  • Bei Vorgang 410 bildet das Verfahren 400 einen oder mehrere Dummy-Gate-Stapel (nicht abgebildet) über den Halbleiterfinnen (und den dielektrischen Finnen, falls vorhanden). Die Dummy-Gate-Stapel können zum Beispiel eine Grenzflächenschicht (welche zum Beispiel Siliziumoxid enthält) und eine Dummy-Gate-Elektrodenschicht (welche zum Beispiel Polysilizium enthält), welche über der Grenzflächenschicht gebildet wird, aufweisen. Nach dem Bilden anderer Komponenten (zum Beispiel der S/D-Merkmale 114N, 114P, 214N und 214P), werden Abschnitte jedes der Dummy-Gate-Stapel (zum Beispiel der Dummy-Gate-Elektrodenschicht) entfernt, um einen Gate-Graben zu bilden, in welchem anschließend mindestens eine dielektrische Gate-Schicht mit hohem k (zum Beispiel die dielektrische Gate-Schicht mit hohem k 132 oder 232) und eine Metall-Gate-Elektrode (zum Beispiel die Metall-Gate-Elektrode 134 und 234) gebildet werden, um die Fertigung jedes der Gate-Stapel 130A - 130D und der Gate-Stapel 230A - 230C abzuschließen. Verschiedene Materialschichten der Dummy-Gate-Stapel können zunächst als Abdeckschicht über den Halbleiterfinnen abgeschieden und anschließend strukturiert werden, gefolgt von einem oder mehreren Ätzprozessen, um die Dummy-Gate-Stapel in einer erwünschten Gestaltung in den SRAM-Zellen 101 und den STD-Zellen 201 zu bilden.
  • Die oberen Gate-Abstandselemente der GAA-FETs, wie zum Beispiel die oberen Abstandselemente 116A und 216A, können bei Vorgang 410 an Seitenwänden der Dummy-Gate-Stapel gebildet werden. Die oberen Abstandselemente können Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Siliziumkarbidnitrid, Siliziumoxynitrid, Siliziumoxykarbid, Siliziumoxykarbid-Nitrid, ein dielektrisches Material mit niedrigem k, andere Materialien oder eine Kombinationen davon enthalten. Die oberen Abstandselemente können durch Abscheiden einer Abstandselementschicht über den Dummy-Gate-Stapeln und anschließendes Durchführen eines anisotropen Ätzprozesses an der Abstandselementschicht gebildet werden, welcher die oberen Abstandselemente an den Seitenwänden der Dummy-Gate-Stapel zurücklässt.
  • Bei Vorgang 412 bildet das Verfahren 400 verschiedene S/D-Merkmale, wie zum Beispiel die n-S/D-Merkmale 114N und 214N und die p-S/D-Merkmale 114P und 214P, in den S/D-Bereichen jeder der Halbleiterfinnen. Die n-S/D-Merkmale können epitaxial aufgewachsene(s) Halbleitermaterial(ien), wie zum Beispiel epitaxial aufgewachsenes Si oder SiC, welche dafür eingerichtet sind, GAAN-NFETs zu bilden, enthalten, und können zusätzlich einen oder mehrere n-Dotierstoffe, wie zum Beispiel Phosphor oder Arsen, enthalten. Die epitaxialen p-S/D-Merkmale können epitaxial aufgewachsene(s) Halbleitermaterial(ien), wie zum Beispiel epitaxial aufgewachsenes SiGe, welche dafür eingerichtet sind, GAAN-PFETs zu bilden, enthalten, und können zusätzlich einen oder mehrere p-Dotierstoffe, wie zum Beispiel Bor oder Indium, enthalten. Jedes der S/D-Merkmale kann eine oder mehrere epitaxial aufgewachsenen Halbleiterschichten aufweisen. Die n-S/D-Merkmale können in p-Finnen, wie zum Beispiel den p-Finnen 106 und 206, aufgewachsen werden, während die p-S/D-Merkmale in n-Finnen, wie zum Beispiel den n-Finnen 108 und 208, aufgewachsen werden können. Das Bilden der S/D-Merkmale kann das Entfernen von Abschnitten jeder der Halbleiterfinnen in ihren S/D-Bereichen aufweisen, um eine S/D-Vertiefung zu bilden, und kann in der Folge das Ausführen eines geeigneten Epitaxieprozesses (oben in Bezug auf den mehrschichtigen Stapel ausführlich erörtert) aufweisen, um die S/D-Merkmale zu bilden. In einigen Ausführungsformen werden Temperprozesse durchgeführt, um Dotierstoffe in den S/D-Merkmalen und/oder anderen S/D-Bereichen, wie zum Beispiel HDD- und/oder LDD-Bereichen, zu aktivieren.
  • In einigen Ausführungsformen werden vor dem Bilden der S/D-Merkmale in den S/D-Vertiefungen, Abschnitte der Nicht-Kanalschichten (zum Beispiel der SiGe-Schichten) des mehrschichtigen Stapels, welche in den S/D-Vertiefungen freigelegt sind, selektiv entfernt, um Öffnungen zu bilden, und anschließend wird eine dielektrische Schicht in den Öffnungen abgeschieden, um innere Abstandselemente, wie zum Beispiel die inneren Abstandselemente 116B und 216B, zu bilden. Die inneren Abstandselemente können Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Siliziumkarbidnitrid, Siliziumoxynitrid, Siliziumoxykarbid, Siliziumoxykarbid-Nitrid, ein dielektrisches Material mit niedrigem k, andere Materialien oder eine Kombinationen davon enthalten. Die inneren Abstandselemente können eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen. Eine Zusammensetzung der inneren Abstandselemente kann ähnlich jener der oberen Abstandselemente sein, welche oben ausführlich erörtert worden ist, oder sich von dieser unterscheiden.
  • Bei Vorgang 414 entfernt das Verfahren 400 die Dummy-Gate-Stapel, um eine Mehrzahl von Gate-Gräben zu bilden. Das Bilden der Gate-Gräben kann das Bilden einer ILD-Schicht (zum Beispiel der ILD-Schicht 18, welche in den 5, 10, 17, 20 und 21 abgebildet ist) über den S/D-Merkmalen und den Dummy-Gate-Stapeln umfassen. Die ILD-Schicht kann ein beliebiges geeignetes dielektrisches Material enthalten, welches sich in der Regel von der Zusammensetzung der ESL unterscheidet. Zum Beispiel kann die ILD-Schicht ein dielektrisches Material mit niedrigem k, Siliziumoxid, dotiertes Silikatglas, andere geeignete Materialien oder Kombinationen davon enthalten, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel Aufschleuderglas oder fließbarer CVD, gebildet werden. Eine obere Fläche der ILD-Schicht kann unter Verwendung eines oder mehrerer CMP-Prozesse planarisiert werden.
  • Bei Vorgang 416 führt das Verfahren 400 einen oder mehrere Ätzprozesse aus, wie zum Beispiel einen Trockenätzprozess und/oder einen Nassätzprozess, um die Nicht-Kanalschichten (zum Beispiel die SiGe-Schichten) vom mehrschichtigen Stapel zu entfernen, wodurch die Kanalschichten (zum Beispiel die Si-Schichten) in einer suspendierten Struktur zurückbleiben. Mit anderen Worten werden nach dem Entfernen der Nicht-Kanalschichten mehrere Öffnungen innerhalb des Stapels der Kanalschicht eingefügt. In den vorliegenden Ausführungsformen entfernen der eine oder die mehreren Ätzprozesse selektiv die Nicht-Kanalschichten, während sie die Kanalschichten nicht, oder im Wesentlichen nicht, entfernen. In einem solchen Beispiel umfasst/umfassen der eine oder die mehreren Ätzprozess/e die Anwendung eines fluorhaltigen Ätzgases.
  • Im Gegensatz zu FinFETs, deren Kanalbereiche einschichtige Finnenstrukturen aufweisen, bringt das Bilden von GAA-NFETs und GAA-PFETs mit unterschiedlichen Breiten in deren jeweiligen Kanalbereichen eine Reihe von Herausforderungen mit sich. Zum Beispiel kann das Bilden des suspendierten Stapels von Kanalschichten, wie zum Beispiel der Kanalschichten 105, 107, 207 und 209, mit unterschiedlichen Breiten zu einer ungleichmäßigen Ätzung des mehrschichtigen Stapels während des Blattfreigabeprozesses führen. In manchen Fällen können die Nicht-Kanalschichten im schmaleren Stapel (zum Beispiel in den n-Finnen 108 oder den p-Finnen 206) leichter entfernt werden als die Nicht-Kanalschichten im breiteren Stapel (zum Beispiel den p-Finnen 106 oder den n-Finnen 208). Infolgedessen können zum Entfernen der Nicht-Kanalschichten der breiteren Stapel die Kanalschichten der schmaleren Stapel unbeabsichtigt geätzt werden. Folglich können die Verhältnisse von Wi zu W2 und von W4 zu W3, welche oben ausführlich erörtert wurden, derart abgestimmt werden, dass eine unbeabsichtigte Beschädigung der Kanalschichten der schmaleren Stapel auf ein annehmbares Ausmaß reduziert wird, um die ordnungsgemäße Funktion der IC-Struktur 10 zu bewahren. Während zum Beispiel Verhältnisse von W1 zu W2 von mehr als 4 für eine Ausführungsformen der vorliegenden Offenbarung anwendbar sein können, stellt das Abstimmen des Verhältnisses auf zwischen ungefähr 1,1 und ungefähr 4 sicher, dass das Ausmaß des unbeabsichtigten Ätzens der Kanalschichten 107 innerhalb der allgemeinen IC-Designanforderungen unter Kontrolle bleibt. Desgleichen kann das Verhältnis von W4 zu W3 auf ungefähr 1,1 bis ungefähr 2 abgestimmt werden, um sicherzustellen, dass das Ausmaß des unbeabsichtigten Ätzens der Kanalschichten 207 auf einem annehmbaren Niveau bleibt. Alternativ dazu oder zusätzlich kann die unbeabsichtigte Beschädigung der Kanalschichten gemildert werden, indem die Ätzbedingungen (zum Beispiel die Dauer des Ätzprozesses, die Wahl des Ätzmittels, der Druck des Ätzmittels, etc.) des Blattfreigabeprozesses abgestimmt werden.
  • Bei Vorgang 418 bildet das Verfahren 400 die Gate-Stapel (zum Beispiel die Gate-Stapel 130A - 130D, die Gate-Stapel 230A - 230C und die Isolations-Gate-Strukturen 240B) in den Gate-Gräben sowie den zwischen den Kanalschichten gebildeten Öffnungen. In den vorliegenden Ausführungsformen weist jeder der Gate-Stapel mindestens eine dielektrische Gate-Schicht mit hohem k (zum Beispiel die dielektrische Gate-Schicht mit hohem k 132 und 232) und eine Metall-Gate-Elektrode (zum Beispiel die Metall-Gate-Elektrode 134 und 234) auf. In den vorliegenden Ausführungsformen umhüllen Abschnitte der dielektrischen Gate-Schicht mit hohem k jede der Kanalschichten derart, dass die Gate-Stapel mit der Mehrzahl von Kanalschichten in jedem der GAA-FET im Eingriff stehen. Die dielektrische Gate-Schicht mit hohem k kann Siliziumoxid, Siliziumoxynitrid, Aluminium-Siliziumoxid, ein dielektrisches Material mit hohem k, wie zum Beispiel Hafniumoxid, Zirkoniumoxid, Lanthanoxid, Titanoxid, Yttriumoxid, Strontiumtitanat, andere geeignete dielektrische Materialien oder Kombinationen davon enthalten. Obwohl nicht abgebildet, kann jede Metall-Gate-Elektrode ferner eine leitfähige Masseschicht aufweisen, welche über mindestens einer Austrittsarbeitsmetallschicht angeordnet ist. Die leitfähige Masseschicht kann Cu, W, Ru, Co, Al, andere geeignete Metalle oder Kombinationen davon enthalten. In manchen Beispielen kann jeder der Gate-Stapel eine oder mehrere Austrittsarbeitsmetallschichten desselben Leitfähigkeitstyps oder eines anderen Leitfähigkeitstyps aufweisen. Beispiele der Austrittsarbeitsmetallschichten können TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2 NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete Austrittsarbeitsmaterialien oder Kombinationen davon umfassen. Verschiedene Austrittsarbeitsmetallschichten können zunächst abgeschieden und dann strukturiert werden, um unterschiedliche Anforderungen hinsichtlich der Schwellenspannung in verschiedenen GAA-FETs zu erfüllen. Jeder der Gate-Stapel kann auch zusätzliche Materialschichten aufweisen, wie zum Beispiel eine Grenzflächenschicht, eine Barriereschicht, eine Kappenschicht, andere geeignete Materialschichten oder Kombinationen davon. Verschiedene Schichten der Gate-Stapel können durch ein beliebiges geeignetes Verfahren, wie zum Beispiel chemische Oxidation, thermische Oxidation, ALD, CVD, PVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon, abgeschieden werden.
  • In einigen Ausführungsformen weisen die dielektrischen Gate-Strukturen 240A, welche an einigen der Grenzen der STD-Zellen 201 (siehe die 8 und 18) angeordnet sind, dielektrische Gate-Strukturen auf, welche nicht dafür eingerichtet ist, irgendwelche funktionalen Bauelemente bereitzustellen. Die dielektrischen Gate-Strukturen 240A können eine einschichtige Struktur oder eine mehrschichtige Struktur, welche ein oder mehrere dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, ein dielektrisches Material mit niedrigem k, andere geeignete dielektrische Materialien oder Kombinationen davon, enthalten, aufweisen. In den vorliegenden Ausführungsformen werden die dielektrischen Gate-Strukturen durch Entfernen von Abschnitten der Dummy-Gate-Stapel, um bei Vorgang 414 Gate-Gräben zu bilden, und anschließendes Abscheiden des einen oder der mehreren oben erörterten dielektrischen Materialien in den Gate-Gräben vor oder nach dem Bilden der Gate-Stapel (zum Beispiel der Gate-Stapel 130A - 130D und der Gate-Stapel 230A - 230C) bei Vorgang 418, gebildet.
  • In einigen Ausführungsformen können die dielektrischen Finnen (zum Beispiel die dielektrischen Finnen 160 - 164, 260 und 262) für die Herstellung der verschiedenen leitfähigen (oder funktionalen) Gate-Stapel von Vorteil sein. Da das Strukturieren der Austrittsarbeitsmetallschichten wie oben erörtert das isotrope Ätzen von Abschnitten einer Austrittsarbeitsmetallschicht, welche zwischen einem Stapel von Kanalschichten angeordnet ist, umfassen kann, kann die Austrittsarbeitsmetallschicht, welche zwischen einem benachbarten Stapel von Kanalschichten angeordnet ist, unbeabsichtigt geätzt werden. Das Vorhandensein der dielektrischen Leitungen zwischen verschiedenen Halbleiterfinnen (das heißt Stapeln von Kanalschichten) kann daher als „blockierende Schichten“ oder „Sperrschichten“ dienen, um zu verhindern, dass eine oder mehrere Austrittsarbeitsmetallschichten während eines solchen Strukturierungsprozesses unbeabsichtigt geätzt werden.
  • Bei Vorgang 420 bildet das Verfahren 400 die S/D-Kontakte (zum Beispiel die S/D-Kontakte 120A - 120D und 220A - 220E), um verschiedene S/D-Merkmale mit den anschließend gebildeten MLI-Strukturen zu verbinden. In den vorliegenden Ausführungsformen sind die S/D-Kontakte in der ILD-Schicht, wie zum Beispiel der ILD-Schicht 20, angeordnet. Die S/D-Kontakte können ein beliebiges geeignetes leitfähiges Material, wie zum Beispiel Cu, W, Ru, Co, Al, andere geeignete Metalle oder Kombinationen davon, enthalten. Jeder der S/D-Kontakte kann ferner eine Barriereschicht aufweisen, welche ein beliebiges geeignetes Material, wie zum Beispiel Ti, Ta, TiN und/oder TaN, enthält. Das Bilden der S/D-Kontakte kann das Durchführen von Lithografieprozessen und/oder Ätzprozessen umfassen, um Öffnungen (Gräben), wie zum Beispiel Kontaktöffnungen, in der ILD-Schicht zu bilden. Danach werden die eine oder die mehreren Öffnungen durch PVD, CVD, ALD, Plattieren, andere geeignete Abscheidungsprozesse oder Kombinationen davon mit einem oder mehreren Materialien gefüllt. Dann kann jegliches überschüssige leitfähige Material durch einen CMP-Prozess entfernt werden, wodurch eine obere Fläche der ILD-Schicht und eine obere Fläche der S/D-Kontakte planarisiert werden.
  • In einigen Ausführungsformen wird eine Silizidschicht (zum Beispiel die Silizidschicht 123 und 223) über den S/D-Merkmalen in der Kontaktöffnung gebildet, bevor die S/D-Kontakte gebildet werden. Die Silizidschicht kann durch Abscheiden einer Metallschicht über den S/D-Merkmalen, gefolgt von einem Temperprozess, um ein Reagieren der Metallschicht mit den Materialien der S/D-Merkmale zu ermöglichen, und anschließendes Entfernen nicht reagierter Abschnitte der Metallschicht, um die Silizidschicht zurückzulassen, gebildet werden. Die Silizidschicht kann Nickelsilizid, Titansilizid, Kobaltsilizid, andere geeignete Silizide oder Kombinationen davon enthalten.
  • Bei Vorgang 422 führt das Verfahren 400 zusätzliche Verarbeitungsschritte durch, wie zum Beispiel das Bilden der MLI-Struktur über der IC-Struktur 10. Wie hierin bereitgestellt kann die MLI-Struktur eine Mehrzahl leitfähiger Merkmale aufweisen, welche dafür eingerichtet sind verschiedene Bauelemente (zum Beispiel GAA-FETs, andere Transistoren, Widerstände, Kondensatoren und/oder Induktoren, etc.) und/oder Komponenten (zum Beispiel Gate-Stapel, S/D-Merkmale, etc.) der SRAM-Zellen 101 und der STD-Zellen 201 mit zusätzlichen Bauelementen und Komponenten zu verbinden, um das ordnungsgemäße Funktionieren der IC-Struktur 10 sicherzustellen. Die MLI-Struktur kann verschiedene elektrisch leitfähige Schichten und dielektrische Schichten (zum Beispiel die ILD-Schicht 20 und die ESL 133) aufweisen, welche dafür eingerichtet sind, verschiedene Interconnect-Strukturen zu bilden. Die leitfähigen Schichten sind dafür eingerichtet, vertikale Interconnect-Merkmale, wie zum Beispiel vertikale Interconnect-Strukturen (zum Beispiel die Durchkontaktierungen 126A - 126C, 226A und 226B) und/oder horizontale Interconnect-Strukturen (zum Beispiel Leiterbahnen) zu bilden. Jedes der in einer dielektrischen Schicht angeordneten horizontalen Interconnect-Merkmale kann als eine „Metallschicht“ bezeichnet werden, und zwei unterschiedliche Metallschichten können durch eine oder mehrere vertikale Interconnect-Strukturen elektrisch miteinander gekoppelt werden. In einigen Ausführungsformen wird eine ESL zwischen Metallschichten gebildet, um die Fertigung verschiedener Interconnect-Strukturen zu ermöglichen. Jede der Interconnect-Strukturen kann Cu, W, Ru, Co, Al, andere geeignete Metalle oder Kombinationen davon enthalten, und kann ferner eine Barriereschicht, welche Ti, Ta, TiN und/oder TaN enthält, aufweisen. Jede der dielektrischen Schichten kann ein dielektrisches Material mit niedrigem k, Siliziumoxid, andere geeignete dielektrische Materialien oder Kombinationen davon enthalten, und kann durch Aufschleuderglas, FCVD, andere geeignete Verfahren oder Kombinationen davon gebildet werden. Verfahren zum Bilden der verschiedenen Interconnect-Strukturen können ähnlich jenen sein, welche oben zum Bilden der S/D-Kontakte erörtert wurden.
  • Obwohl diese nicht einschränkend wirken sollen, stellen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung zahlreiche Vorteile für ein Halbleiterbauelement und dessen Bildung bereit. Zum Beispiel stellen die vorliegenden Ausführungsformen eine Anordnung von Speicherzellen, wie zum Beispiel SRAM-Zellen, und eine Anordnung von Standardlogikzellen, oder STD-Zellen, in derselben IC-Struktur bereit, wobei die Speicher- und STD-Zellen jeweils mindestens einen GAA-NFET und mindestens einen GAA-PFET aufweisen, jeder der GAA-FETs aufweisend eine Gate-Struktur (zum Beispiel eine Metall-Gate-Struktur mit hohem k), welche dafür eingerichtet ist, mit einem Stapel von Kanalschichten im Eingriff zu stehen. In einigen Ausführungsformen der SRAM-Zellen ist eine Breite Wi des Stapels von Kanalschichten im GAA-NFET größer als eine Breite W2 des Stapels von Kanalschichten im GAA-PFET. In einigen Ausführungsformen der STD-Zellen ist eine Breite W3 des Stapels von Kanalschichten im GAA-NFET geringer als eine Breite W4 des Stapels von Kanalschichten im GAA-PFET. In einigen Ausführungsformen der STD-Zellen ist W3 im Wesentlichen gleich W4. In einigen Ausführungsformen werden die Verhältnisse von Wi zu W2 und von W4 zu W3 darauf abgestimmt sicherzuzustellen, dass die Kanalschichten mit schmaleren Breiten nicht geätzt werden, oder im Wesentlichen nicht geätzt werden, wenn der Kanalbereich jedes der GAA-FET gebildet wird. Ausführungsformen der vorliegenden Offenbarung stellen sicher, dass die Leistung und Funktion der SRAM-Zellen und der STD-Zellen unabhängig von ihren jeweiligen Anwendungen optimiert werden kann, wodurch die Gesamtleistung der IC-Struktur verstärkt wird.
  • In einem Aspekt stellen die vorliegenden Ausführungsformen eine integrierte Schaltungs-Struktur (IC-Struktur) bereit, welche eine Speicherzelle aufweisend einen ersten aktiven p-Bereich, einen ersten aktiven n-Bereich, einen zweiten aktiven n-Bereich und einen zweiten aktiven p-Bereich, welche in Längsrichtung entlang einer ersten Richtung angeordnet und in einer zweiten Richtung lotrecht zur ersten Richtung voneinander beabstandet sind, aufweisen. In einigen Ausführungsformen weisen sowohl der erste als auch der zweite aktive p-Bereich eine erste Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W1 gemessen entlang der zweiten Richtung aufweisen, auf, und sowohl der erste als auch der zweite aktive n-Bereich weisen eine zweite Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W2 gemessen entlang der zweiten Richtung aufweisen, auf, wobei die Breite W2 kleiner ist als die Breite W1. In einigen Ausführungsformen erstrecken sich sowohl der erste aktive p-Bereich, der erste aktive n-Bereich, der zweite aktive n-Bereich als auch der zweite aktive p-Bereich entlang der ersten Richtung quer über eine Grenze der Speicherzelle.
  • In einem weiteren Aspekt stellen die vorliegenden Ausführungsformen eine IC Struktur bereit, welche eine Logikstandardzelle aufweisend einen aktiven n-Bereich und einen aktiven p-Bereich, welche in Längsrichtung entlang einer ersten Richtung angeordnet sind und entlang einer zweiten Richtung lotrecht zur ersten Richtung voneinander beabstandet sind, aufweist. In einigen Ausführungsformen weist der aktive n-Bereich eine erste Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W1 gemessen entlang der zweiten Richtung aufweisen, auf, und der aktive p-Bereich weist eine zweite Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W2 gemessen entlang der zweiten Richtung aufweisen, auf, wobei die Breite Wi größer als die oder gleich der Breite W2 ist. Die IC weist ferner eine Metall-Gate-Struktur, welche in Längsrichtung entlang der zweiten Richtung ausgerichtet und dafür eingerichtet ist, mit der ersten Mehrzahl vertikal gestapelter Kanalschichten im Eingriff zu stehen, um ein p-Bauelement zu bilden, und mit der zweiten Mehrzahl vertikal gestapelter Kanalschichten im Eingriff zu stehen, um ein n-Bauelement zu bilden, auf.
  • In noch einem weiteren Aspekt stellen die vorliegenden Ausführungsformen eine IC Struktur bereit, welche eine Speicherzelle aufweisend eine ersten p-Finne, eine erste n-Finne, eine zweite n-Finne und eine zweite p-Finne, welche in Längsrichtung entlang einer ersten Richtung angeordnet sind und entlang einer zweiten Richtung lotrecht zu ersten Richtung voneinander beabstandet sind, aufweist. In einigen Ausführungsformen weisen sowohl die erste als auch die zweite p-Finne eine erste Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W1 gemessen entlang der zweiten Richtung aufweisen, auf, und sowohl die erste als auch die zweite n-Finne weisen eine zweite Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W2 gemessen entlang der zweiten Richtung aufweisen, auf, wobei die Breite W2 kleiner ist als die Breite W1. In weiteren Ausführungsformen erstrecken sich sowohl die erste p-Finne, die erste n-Finne, die zweite n-Finne als auch die zweite p-Finne durchgehend quer über eine Grenze der Speicherzelle. Die IC Struktur weist ferner eine Standardlogikzelle, welche eine dritte n-Finne und eine dritte p-Finne, welche in Längsrichtung entlang der ersten Richtung ausgerichtet sind und entlang der zweiten Richtung voneinander beabstandet sind, auf. In einigen Ausführungsformen weist die dritte n-Finne eine dritte Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W3 gemessen entlang der zweiten Richtung aufweisen, auf, und die dritte p-Finne weist eine vierte Gruppe vertikal gestapelter Kanalschichten, welche eine Breite W4 gemessen entlang der zweiten Richtung aufweisen, auf, wobei die Breite W3 größer als die oder gleich der Breite W4 ist. Ferner weist die IC-Struktur Metall-Gate-Strukturen, welche über der ersten, der zweiten und der dritten n-Finne angeordnet sind, um p-Bauelemente zu bilden, und über dem ersten, dem zweiten und dem dritten aktiven p-Bereich angeordnet sind, um n-Bauelemente zu bilden, auf.
  • Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen derart, dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten verstehen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren weiterer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen daran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltungsstruktur (IC-Struktur), aufweisend: eine Speicherzelle aufweisend einen ersten aktiven p-Bereich, einen ersten aktiven n-Bereich, einen zweiten aktiven n-Bereich und einen zweiten aktiven p-Bereich, welche in Längsrichtung entlang einer ersten Richtung angeordnet sind und in einer zweiten Richtung lotrecht zur ersten Richtung in dieser Reihenfolge voneinander beabstandet sind, wobei sowohl der erste als auch der zweite aktive p-Bereich eine erste Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W1 gemessen entlang der zweiten Richtung aufweisen, wobei sowohl der erste als auch der zweite aktive n-Bereich eine zweite Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W2 gemessen entlang der zweiten Richtung aufweisen, wobei die Breite W2 kleiner ist als die Breite W1, und wobei sich sowohl der erste aktive p-Bereich, der erste aktive n-Bereich, der zweite aktive n-Bereich als auch der zweite aktive p-Bereich entlang der ersten Richtung quer über eine Grenze der Speicherzelle erstrecken.
  2. IC-Struktur nach Anspruch 1, wobei ein Verhältnis der Breite Wi zur Breite W2 ungefähr 1,1 bis ungefähr 4 beträgt.
  3. IC-Struktur nach Anspruch 1 oder 2, wobei die Speicherzelle ferner aufweist: einen ersten Gate-Stapel, einen zweiten Gate-Stapel, einen dritten Gate-Stapel und einen vierten Gate-Stapel, welche in Längsrichtung entlang der zweiten Richtung ausgerichtet sind, wobei der erste und der zweite Gate-Stapel entlang der ersten Richtung vom dritten und vom vierten Gate-Stapel beabstandet sind, wobei der erste Gate-Stapel über dem ersten aktiven p-Bereich angeordnet ist, um eine erste n-Vorrichtung bereitzustellen, wobei der zweite Gate-Stapel über dem ersten aktiven n-Bereich, dem zweiten aktiven n-Bereich und dem zweiten aktiven p-Bereich angeordnet ist, um eine erste p-Vorrichtung, eine zweite p-Vorrichtung beziehungsweise eine dritte n-Vorrichtung bereitzustellen, wobei der dritte Gate-Stapel über dem ersten aktiven p-Bereich, dem ersten aktiven n-Bereich und dem zweiten aktiven n-Bereich angeordnet ist, um eine dritte n-Vorrichtung, eine dritte p-Vorrichtung beziehungsweise eine vierte p-Vorrichtung bereitzustellen, und wobei der vierte Gate-Stapel über dem zweiten aktiven p-Bereich angeordnet ist, um eine vierte n-Vorrichtung bereitzustellen.
  4. IC-Struktur nach Anspruch 3, wobei sowohl die erste als auch die vierte n-Vorrichtung eine Durchlassgate-Vorrichtung (PG-Vorrichtung) ist, wobei sowohl die erste als auch die vierte p-Vorrichtung eine Isolationsvorrichtung (IS-Vorrichtung) ist, wobei sowohl die zweite als auch die dritte p-Vorrichtung eine Pull-up-Vorrichtung (PU-Vorrichtung) ist, und wobei sowohl die zweite als auch die dritte n-Vorrichtung eine Pull-down-Vorrichtung (PD-Vorrichtung) ist.
  5. IC-Struktur nach Anspruch 4, wobei jede der IS-Vorrichtungen einen Drain-Anschluss, einen Source Anschluss und einen Gate-Anschluss, welcher mit dem Source-Anschluss oder mit dem Drain-Anschluss elektrisch gekoppelt ist, aufweist.
  6. IC-Struktur nach einem der vorstehenden Ansprüche, wobei die Speicherzelle eine erste Speicherzelle ist, die IC-Struktur ferner aufweisend eine zweite Speicherzelle, welche entlang der ersten Richtung angrenzend an die erste Speicherzelle derart angeordnet ist, dass sich der erste und der zweite aktive p-Bereich und der erste und der zweite aktive n-Bereich entlang der ersten Richtung quer über sowohl die erste als auch die zweite Speicherzelle erstrecken.
  7. IC-Struktur nach einem der vorstehenden Ansprüche, wobei die Speicherzelle ferner eine erste, eine zweite, eine dritte, eine vierte und eine fünfte dielektrische Struktur aufweist, welche in Längsrichtung entlang der ersten Richtung angeordnet sind, und entlang der zweiten Richtung in dieser Reihenfolge voneinander beabstandet sind, wobei die erste und die fünfte dielektrische Struktur jeweils an einer Grenze der Speicherzelle angeordnet sind, wobei die zweite dielektrische Struktur zwischen dem ersten aktiven p-Bereich und dem ersten aktiven n-Bereich angeordnet ist, wobei die dritte dielektrische Struktur zwischen dem ersten aktiven n-Bereich und dem zweiten aktiven n-Bereich angeordnet ist, und wobei die vierte dielektrische Struktur zwischen dem zweiten aktiven n-Bereich und dem zweiten aktiven p-Bereich angeordnet ist.
  8. IC-Struktur nach Anspruch 7, wobei die erste und die fünfte dielektrische Struktur jeweils durch eine Breite D1 entlang der zweiten Richtung definiert sind, wobei die zweite und die vierte dielektrische Struktur jeweils durch eine Breite D2 entlang der zweiten Richtung definiert sind, und wobei die dritte dielektrische Struktur durch eine Breite D3 entlang der zweiten Richtung definiert ist, wobei sich die Breiten D1, D2 und D3 voneinander unterscheiden.
  9. IC-Struktur nach Anspruch 8, wobei die Breite D1 größer ist als die Breite D2, und wobei die Breite D2 größer ist als die Breite D3.
  10. Integrierte Schaltungsstruktur (IC-Struktur), aufweisend: eine Logikstandardzelle aufweisend einen aktiven n-Bereich und einen aktiven p-Bereich, welche in Längsrichtung entlang einer ersten Richtung angeordnet sind und entlang einer zweiten Richtung im Wesentlichen lotrecht zur ersten Richtung voneinander beabstandet sind, wobei der aktive n-Bereich eine erste Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W1 gemessen entlang der zweiten Richtung aufweist, und wobei der aktive p-Bereich eine zweite Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W2 gemessen entlang der zweiten Richtung aufweist, wobei die Breite Wi größer als die oder gleich der Breite W2 ist; und eine Metall-Gate-Struktur, welche in Längsrichtung entlang der zweiten Richtung ausgerichtet ist, wobei die Metall-Gate-Struktur mit der ersten Mehrzahl vertikal gestapelter Kanalschichten im Eingriff steht, um eine p-Vorrichtung zu bilden, und mit der zweiten Mehrzahl vertikal gestapelter Kanalschichten im Eingriff steht, um eine n-Vorrichtung zu bilden.
  11. IC-Struktur nach Anspruch 10, wobei ein Verhältnis der Breite Wi zur Breite W2 ungefähr 1,1 bis ungefähr 2 beträgt.
  12. IC-Struktur nach Anspruch 10 oder 11, wobei die Logikstandardzelle eine erste Logikstandardzelle ist, der aktive n-Bereich ein erster aktiver n-Bereich ist, und der aktive p-Bereich ein erster aktiver p-Bereich ist, die IC-Struktur ferner aufweisend eine zweite Logikstandardzelle, welche entlang der ersten Richtung angrenzend an die erste Logikstandardzelle angeordnet ist, wobei die zweite Standardlogikzelle einen zweiten aktiven n-Bereich und einen zweiten aktiven p-Bereich, welche entlang der ersten Richtung ausgerichtet sind, aufweist, und wobei eine Grenze zwischen der ersten Logikstandardzelle und der zweiten Logikstandardzelle durch eine dielektrische Gate-Struktur, welche in Längsrichtung derart entlang der zweiten Richtung angeordnet ist, dass die dielektrische Gate-Struktur den ersten aktiven n-Bereich und den ersten aktiven p-Bereich physisch vom zweiten aktiven n-Bereich beziehungsweise vom zweiten aktiven p-Bereich trennt, definiert ist.
  13. IC-Struktur nach Anspruch 12, wobei der erste aktive n-Bereich und der zweite aktive n-Bereich unterschiedliche Längen gemessen entlang der ersten Richtung aufweisen, und wobei der erste aktive p-Bereich und der zweite aktive p-Bereich unterschiedliche Längen gemessen entlang der ersten Richtung aufweisen.
  14. IC-Struktur nach einem der vorstehenden Ansprüche 10 bis 13, wobei die Logikstandardzelle eine erste Logikstandardzelle ist, die IC-Struktur ferner aufweisend eine zweite Logikstandardzelle, welche entlang der ersten Richtung angrenzend an die erste Logikstandardzelle angeordnet ist, wobei sich der aktive n-Bereich und der aktive p-Bereich entlang der ersten Richtung quer über eine Grenze zwischen der ersten Logikstandardzelle und der zweiten Logikstandardzelle erstrecken.
  15. IC-Struktur nach Anspruch 14, wobei die Metall-Gate-Struktur eine erste Metall-Gate-Struktur ist, die p-Vorrichtung eine erste p-Vorrichtung ist, und die n-Vorrichtung eine erste n-Vorrichtung ist, wobei die Grenze durch eine zweite Metall-Gate-Struktur definiert ist, und wobei die zweite Metall-Gate-Struktur eine zweite p-Isolationsvorrichtung mit dem aktiven n-Bereich und eine zweite n-Isolationsvorrichtung mit dem aktiven p-Bereich bildet.
  16. IC-Struktur nach einem der vorstehenden Ansprüche 10 bis 15, wobei die Logikstandardzelle ferner aufweist: eine erste dielektrische Struktur, welche an einer ersten Grenze der Logikstandardzelle angeordnet ist, und eine zweite dielektrische Struktur, welche an einer zweiten Grenze der Logikstandardzelle angeordnet ist, und welche entlang der ersten Richtung angeordnet sind, wobei sowohl die erste als auch die zweite dielektrische Struktur eine Breite D4 gemessen entlang der zweiten Richtung aufweisen, und ein dritte dielektrische Struktur, welche zwischen dem aktiven n-Bereich und dem aktiven p-Bereich angeordnet ist, und in Längsrichtung entlang der ersten Richtung angeordnet ist, wobei die dritte dielektrische Struktur eine Breite D5 gemessen entlang der zweiten Richtung aufweist, wobei die Breite D5 kleiner als die oder gleich der Breite D4 ist.
  17. IC-Struktur nach einem der vorstehenden Ansprüche 10 bis 16, wobei der aktive n-Bereich ein erster aktiver n-Bereich ist, und der aktive p-Bereich ein erster aktive p-Bereich ist, die IC-Struktur ferner aufweisend eine Speicherzelle, welche aufweist: einen zweiten aktiven p-Bereich, einen zweiten aktiven n-Bereich, einen dritten aktiven n-Bereich und einen dritten aktiven p-Bereich, welche in Längsrichtung entlang der ersten Richtung angeordnet sind und in der zweiten Richtung in dieser Reihenfolge voneinander beabstandet sind, wobei sowohl der zweite als auch der dritte aktive p-Bereich eine dritte Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W3 gemessen entlang der zweiten Richtung aufweisen, wobei sowohl der zweite als auch der dritte aktive n-Bereich eine vierte Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W4 gemessen entlang der zweiten Richtung aufweisen, wobei die Breite W4 kleiner ist als die Breite W3, und wobei sich sowohl der zweite aktive p-Bereich, der zweite aktive n-Bereich, der dritte aktive n-Bereich als auch der dritte aktive p-Bereich entlang der ersten Richtung quer über eine Grenze der Speicherzelle erstrecken.
  18. Integrierte Schaltungsstruktur (IC-Struktur), aufweisend: eine Speicherzelle, welche eine erste p-Finne, eine erste n-Finne, eine zweite n-Finne und eine zweite p-Finne aufweist, welche in Längsrichtung entlang einer ersten Richtung angeordnet sind und in einer zweiten Richtung im Wesentlichen lotrecht zur ersten Richtung in dieser Reihenfolge voneinander beabstandet sind, wobei sowohl die erste als auch die zweite p-Finne eine erste Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W1 gemessen entlang der zweiten Richtung aufweisen, wobei sowohl die erste als auch die zweite n-Finne eine zweite Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W2 gemessen entlang der zweiten Richtung aufweisen, wobei die Breite W2 kleiner ist als die Breite W1, und wobei sowohl die erste p-Finne, die erste n-Finne, die zweite n-Finne als auch die zweite p-Finne durchgehend quer über eine Grenze der Speicherzelle angeordnet sind; eine Standardlogikzelle, welche eine dritte n-Finne und eine dritte p-Finne, welche in Längsrichtung entlang der ersten Richtung ausgerichtet sind und entlang der zweiten Richtung voneinander beabstandet sind, aufweist, wobei die dritte n-Finne eine dritte Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W3 gemessen entlang der zweiten Richtung aufweist, und wobei die dritte p-Finne eine vierte Mehrzahl vertikal gestapelter Kanalschichten aufweisend eine Breite W4 gemessen entlang der zweiten Richtung aufweist, wobei die Breite W3 größer als die oder gleich der Breite W4 ist; und eine Mehrzahl von Metall-Gate-Strukturen, welche über der ersten, der zweiten und der dritten n-Finne angeordnet sind, um p-Vorrichtungen zu bilden, sowie über dem ersten, dem zweiten und dem dritten aktiven p-Bereich angeordnet sind, um n-Vorrichtungen zu bilden.
  19. IC-Struktur nach Anspruch 18, wobei die Standardlogikzelle ferner eine Isolations-Gate-Struktur, welche an einer Grenze der Standardlogikzelle angeordnet ist, aufweist, wobei die Isolations-Gate-Struktur dafür eingerichtet ist, eine p-Isolationsvorrichtung mit der dritten n-Finne und eine n-Isolationsvorrichtung mit der dritten p-Finne zu bilden.
  20. IC-Struktur nach Anspruch 18 oder 19, wobei sowohl die dritte n-Finne als auch die dritte p-Finne an einer Grenze der Standardlogikzelle durch eine dielektrische Gate-Struktur abgeschnitten sind.
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