DE102017109004A1 - Finfet-sram mit diskontinuierlichen pmos-rippenleitungen - Google Patents

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DE102017109004A1
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Abstract

Ein IC-Chip umfasst einen Logikschaltungs-Zellenarray und einen statischen Direktzugriffsspeicher- (SRAM-) Array. Der Logikschaltungs-Zellenarray umfasst eine Vielzahl von Logikschaltungszellen, die aneinander in einer ersten Richtung angrenzen. Der Logikschaltungs-Zellenarray umfasst eine oder mehrere durchgängige erste Rippenleitungen, die sich jeweils über mindestens drei der aneinander angrenzenden Logikschaltungszellen in der ersten Richtung erstrecken. Der statische Direktzugriffsspeicher- (SRAM-) Zellenarray umfasst eine Vielzahl von SRAM-Zellen, die aneinander in der ersten Richtung angrenzen. Der SRAM-Zellenarray umfasst unterbrochene zweite Rippenleitungen.

Description

  • HINTERGRUND
  • In der integrierten Schaltungstechnik im Sub-Mikrometerbereich wurden eingebettete statische Direktzugriffsspeicher-(SRAM-) Vorrichtungen beliebte Speichereinheiten für Hochgeschwindigkeits-Datenübertragung, Bildverarbeitung und System-on-a-Chip- (SOC-) Produkte. Die Menge der eingebetteten SRAM in Mikroprozessoren und SOCs steigt, um die Leistungsanforderungen in jeder neuen Technologiegeneration zu erfüllen. Während die Siliziumtechnologie von einer Generation zur nächsten weiter skaliert wird, verringert der Einfluss von Variationen der intrinsischen Schwellenspannung (Vt) in planaren Massen-Transistoren mit minimaler Geometriegröße den statischen Rauschabstand (engl. „static noise margin“, SNM) von komplementären Metall-Oxid-Halbleiter- (CMOS-) SRAM-Zellen. Diese Verringerung des SNM, die durch zunehmend kleinere Transistorgeometrien hervorgerufen wird, ist unerwünscht. Der SNM wird weiter verringert, wenn Vcc auf eine niedrigere Spannung skaliert wird.
  • Um SRAM-Probleme zu lösen und die Möglichkeit der Verkleinerung von Zellen zu verbessern, wurden für manche Anwendungen häufig Fin-Feldeffekttransistor- (FinFET-) Vorrichtungen verwendet. FinFETs bieten sowohl Geschwindigkeit als auch Vorrichtungsstabilität. Ein FinFET hat einen Kanal (bezeichnet als Finnen- oder Rippenkanal), der mit einer oberen Fläche und gegenüberliegenden Seitenwänden assoziiert wird. Vorteile können aus der größeren Breite der Seitenwand (Ionenleistung) sowie einer besseren Kurzkanalsteuerung (sub-threshold leakage) gezogen werden. Somit sollten FinFETs Vorteile hinsichtlich der Gate-Längenskalierung und der intrinsischen Vt-Schwankungen haben. Bestehende FinFET-SRAM-Vorrichtungen haben jedoch immer noch Mängel, beispielsweise Mängel in Bezug auf Zellen-Schreibbereiche oder Chipgeschwindigkeiten.
  • Daher sind die bestehenden FinFET-SRAM-Vorrichtungen, obwohl sie im Allgemeinen für ihre beabsichtigten Zwecke geeignet waren, nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden. Es wird auch betont, dass die beigefügten Zeichnungen nur typische Ausführungsformen dieser Erfindung zeigen und daher nicht als einschränkend im Umfang verstanden werden sollen, da die Erfindung gleichermaßen auch auf andere Ausführungsformen angewendet werden kann.
    • 1A ist eine Perspektivansicht einer beispielhaften FinFET-Vorrichtung.
    • 1B zeigt eine schematische Querschnitts-Seitenansicht von FinFET-Transistoren in einer CMOS-Konfiguration.
    • 2 zeigt eine Draufsicht eines Standard- (STD-) Zellenarrays gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3 zeigt eine Draufsicht eines SRAM-Zellenarrays gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4 zeigt eine Draufsicht eines Standard- (STD-) Zellenarrays gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 5 zeigt eine Draufsicht eines SRAM-Zellenarrays gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6A zeigt Schaltungsschemata verschiedener Logikgatter gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6B zeigt die Draufsicht des Layouts, das zu den Logikgattern von 6A gehört, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6C zeigt eine schematische partielle Querschnittsansicht der entsprechenden Zellen, die in 6B gezeigt sind, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7A zeigt einen Schaltplan für eine Single-Port-SRAM-Zelle gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 7B zeigt das Layout in einer Draufsicht der Single-Port-SRAM-Zelle von 7A gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8A zeigt eine Querschnitts-Seitenansicht von zwei angrenzenden SRAM-Zellen gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8B zeigt das Layout der beiden angrenzenden SRAM-Zellen von 8A in einer Draufsicht gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 9A ist eine schematische partielle Querschnitts-Seitenansicht eines Teils einer CMOSFET-Vorrichtung in einer Standardzelle gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 9B ist eine schematische partielle Querschnitts-Seitenansicht eines Teils einer CMOSFET-Vorrichtung in einer SRAM-Zelle gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 10 ist eine schematische partielle Querschnitts-Seitenansicht eines Teils einer Verbindungsstruktur gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 11 ist ein Flussdiagramm, das ein Verfahren gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die vorliegende Offenbarung betrifft, ohne Einschränkung, eine rippenartige Feldeffekttransistor- (FinFET-) Vorrichtung. Die FinFET-Vorrichtung kann beispielsweise eine komplementäre Metall-Oxid-Halbleiter (CMOS-) Vorrichtung sein einschließlich einer P-Metall-Oxid-Halbleiter- (PMOS-) FinFET-Vorrichtung und einer N-Metall-Oxid-Halbleiter- (NMOS-) FinFET-Vorrichtung. Die folgende Offenbarung fährt mit einem oder mehreren FinFET-Beispielen fort, um verschiedene Ausführungsformen der vorliegenden Offenbarung zu beschreiben. Es versteht sich jedoch, dass die Anmeldung nicht auf eine bestimmte Art von Vorrichtung eingeschränkt sein sollte, außer wie speziell beansprucht.
  • Die Verwendung von FinFET-Vorrichtungen wird in der Halbleiterindustrie immer beliebter. Mit Bezug auf 1A ist eine Perspektivansicht einer beispielhaften FinFET-Vorrichtung 50 gezeigt. Die FinFET-Vorrichtung 50 ist ein nicht-planarer Multi-Gate-Transistor, der über einem Substrat (wie einem Bulk-Substrat) hergestellt ist. Eine dünne Silizium-enthaltende „rippenartige“ Struktur oder Finne (nachfolgend als „Rippe“ bezeichnet) bildet den Körper der FinFET-Vorrichtung 50. Die Rippe erstreckt sich entlang einer X-Richtung in der 1A. Die Rippe hat eine Rippenbreite Wfin, die entlang einer Y-Richtung gemessen wird, die rechtwinklig zur X-Richtung ist. Ein Gate 60 der FinFET-Vorrichtung 50 umschließt diese Rippe, beispielsweise um die Oberseite und die gegenüberliegenden Seitenwandflächen der Rippe herum. Somit liegt ein Teil des Gates 60 über der Rippe in einer Z-Richtung, die rechtwinklig zu sowohl der X-Richtung als auch der Y-Richtung ist.
  • LG bezeichnet eine Länge (oder Breite, abhängig von der Perspektive) des Gates 60, gemessen in X-Richtung. Das Gate 60 kann eine Gateelektroden-Komponente 60A und eine Gatedielektrikums-Komponente 60B aufweisen. Das Gatedielektrikum 60B hat eine Dicke tox, gemessen in Y-Richtung. Ein Teil des Gates 60 liegt über einer dielektrischen Isolationsstruktur, beispielsweise einer flachen Grabenisolation (STI). Eine Source 70 und ein Drain 80 der FinFET-Vorrichtung 50 sind in Verlängerungen der Rippe auf gegenüberliegenden Seiten des Gates 60 ausgebildet. Ein Abschnitt der Rippe, der von dem Gate 60 umschlossen ist, dient als Kanal der FinFET-Vorrichtung 50. Die wirksame Kanallänge der FinFET-Vorrichtung 50 wird durch die Abmessungen der Rippe bestimmt.
  • 1B zeigt eine schematische Querschnitts-Seitenansicht von FinFET-Transistoren in einer CMOS-Konfiguration. Der CMOS-FinFET umfasst ein Substrat, beispielsweise ein Siliziumsubstrat. Eine N-Wanne und eine P-Wanne sind in dem Substrat ausgebildet. Eine dielektrische Isolationsstruktur, etwa eine flache Grabenisolation (STI), ist über der N-Wanne und der P-Wanne ausgebildet. Ein P-FinFET 90 ist über der N-Wanne ausgebildet und ein N-FinFET 91 ist über der P-Wanne ausgebildet. Der P-FinFET 90 weist Rippen 95 auf, die nach oben aus der STI herausragen, und der N-FinFET 91 weist Rippen 96 auf, die nach oben aus der STI herausragen. Die Rippen 95 umfassen die Kanalbereiche des P-FinFETs 90 und die Rippen 96 umfassen die Kanalbereiche des N-FinFET 91. In einigen Ausführungsformen bestehen die Rippen 95 aus Silizium-Germanium und die Rippen 96 aus Silizium. Ein Gatedielektrikum ist über den Rippen 95-96 und über der STI und eine Gateelektrode über dem Gatedielektrikum ausgebildet. In einigen Ausführungsformen umfasst das Gatedielektrikum ein high-k-dielektrisches Material und die Gateelektrode eine Metallgateelektrode, beispielsweise Aluminium und/oder andere feuerfeste Metalle. In einigen anderen Ausführungsformen kann das Gatedielektrikum SiON und die Gateelektrode Polysilizium umfassen. Ein Gatekontakt ist auf der Gateelektrode ausgebildet, um elektrische Verbindung mit dem Gate herzustellen.
  • FinFET-Vorrichtungen bieten gegenüber herkömmlichem Metal-Oxid-Halbleiter-Feldeffekttransistor- (MOSFET-) Vorrichtungen (auch als planare Transistorvorrichtungen bezeichnet) mehrere Vorteile. Diese Vorteile können einen besseren Chipflächen-Wirkungsgrad, verbesserte Trägermobilität und eine Herstellungstechnik umfassen, die mit der Herstellungstechnik von planaren Vorrichtungen kompatibel ist. Somit kann es wünschenswert sein, einen integrierten Schaltungs- (IC-) Chip unter Verwendung von FinFET-Vorrichtungen für einen Teil oder den gesamten IC-Chip zu entwerfen.
  • Herkömmliche FinFET-Herstellungsverfahren können jedoch immer noch Nachteile haben, etwa fehlende Optimierung für die eingebettete SRAM-Fertigung. Beispielsweise kann die herkömmliche FinFET-Fertigung Schwierigkeiten in Verbindung mit dem SRAM-Zellen-Schreibbereich und der Logikschaltungsgeschwindigkeit haben. Die vorliegende Offenbarung beschreibt FinFET-Logikschaltungen und SRAM-Zellen, die einen verbesserten SRAM-Zellen-Schreibbereich haben, ohne dass die Logikschaltungsgeschwindigkeit reduziert wird, wie unten detaillierter beschrieben ist.
  • 2 zeigt eine Draufsicht eines Standard- (STD-) Zellenarrays 100 gemäß Ausführungsformen der vorliegenden Offenbarung. Der Standardzellenarray 100 kann Logikschaltungen oder Logikvorrichtungen umfassen und wird als solcher auch als Logikzellenarray oder Logikschaltungsarray bezeichnet. In verschiedenen Ausführungsformen können die Logikschaltungen oder -vorrichtungen Komponenten wie Inverter, NAND-Gatter, NOR-Gatter, Flip-Flops oder Kombinationen davon umfassen.
  • Wie in 2 gezeigt ist, umfasst der Standardzellenarray 100 N-FinFET-Transistoren mit einer N-Wanne sowie P-FinFET-Transistoren mit einer N-Wanne. Der Standardzellenarray 100 umfasst auch eine Vielzahl von länglichen Rippenleitungen, beispielsweise Rippenleitungen 110-111 als Teil der P-FinFET-Transistoren sowie Rippenleitungen 120-121 als Teil der N-FinFET-Transistoren. Die P-FinFET-Rippenleitungen 110-111 liegen über den N-Wannen, wogegen die N-FinFET-Rippenleitungen 120-121 über den P-Wannen liegen.
  • Als Beispiel umfasst der hier gezeigte Standardzellenarray 100 10 Standardzellen 131 bis 140, wobei die Zellen 131 bis 135 in einer ersten Spalte angeordnet sind und die Zellen 136 bis 140 in einer zweiten Spalte angrenzend an die erste Spalte angeordnet sind. Natürlich zeigt 2 nur ein Beispiel des Standardzellenarrays 100 und andere Ausführungsformen können andere Mengen von Zellen aufweisen und/oder können anders angeordnet sein.
  • Wie in 2 gezeigt ist, erstrecken sich die Rippenleitungen 110-111 und 120-121 jeweils über eine zugehörige Spalte der Standardzellen (z. B. erstrecken sich die Rippenleitungen 110 und 120 über die Standardzellen 1-5 und die Rippenleitungen 111 und 121 über die Standardzellen 6-10) in X-Richtung (der X-Richtung von 1A). Somit können die Rippenleitungen 110-111 und 120-121 jeweils als „durchgehend“ oder kontinuierlich bezeichnet werden.
  • Wie oben mit Bezug auf 1A beschrieben ist, umfassen die Rippenleitungen 110-111 und 120-121 jeweils einen Kanalbereich sowie Source/Drain-Bereiche, die neben (z. B. auf gegenüberliegenden Seiten) des Kanalbereichs liegen. Die FinFET-Transistoren des STD-Zellenarrays 100 umfassen jeweils eine zugehörige Gateelektrode, die eine zugehörige der Rippenleitungen 110-111 oder 120-121 in der Weise umschließt, die oben mit Bezug auf 1A beschrieben ist. In den vorliegenden Ausführungsformen bestehen die P-FinFET-(PMOSFET-) Rippenleitungen 110-111 aus einem Silizium-Germanium- (SiGe-) Material (zur Erhöhung des Spannungseffekts), wogegen die N-FinFET- (NMOSFET-) Rippenleitungen 120-121 aus einem Halbleitermaterial ohne Germanium bestehen, beispielsweise Silizium (Si). Somit weist in einigen Ausführungsformen der PMOSFET einen SiGe-Kanal, der NMOSFET jedoch einen Si-Kanal auf. In einigen Ausführungsformen ist eine Rippen-Kanalbreite des NMOSFET schmaler als eine Rippen-Kanalbreite des PMOSFET. In einigen Ausführungsformen umfassen die Source/Drain-Bereiche des NMOSFET ein Epi-Material, das aus einer Gruppe ausgewählt ist, die aus Folgendem besteht: SiP, SiC, SiPC, SiAs, Si oder Kombinationen davon. In einigen Ausführungsformen hat der Source/Drain-Bereich des PMOSFETs eine größere Breite als der Kanalbereich.
  • In einigen Ausführungsformen ist für den PMOSFET die atomare Germaniumkonzentration in dem SiGe-Kanalbereich niedriger als die atomare Germaniumkonzentration in dem Source/Drain-Bereich. Beispielsweise kann in einigen Ausführungsformen die atomare Germaniumkonzentration in dem SiGe-Kanalbereich in einem Bereich zwischen etwa 10% und etwa 40% und die atomare Germaniumkonzentration in dem Source/Drain-Bereich in einem Bereich zwischen etwa 30% und etwa 75% liegen.
  • In einigen Ausführungsformen ist für den PMOSFET die SiGe-Kanal-Rippenbreite kleiner als die SiGe-Kanal-Seitenwandtiefe. Beispielsweise kann in einigen Ausführungsformen die SiGe-Kanal-Rippenbreite für den PMOSFET in einem Bereich zwischen etwa 3 Nanometern (nm) und etwa 10 nm liegen und die SiGe-Kanal-Seitenwandtiefe (in 1A als Kanal-Seitenwandtiefe 85 gekennzeichnet) in einem Bereich zwischen etwa 30 nm und etwa 90 nm liegen.
  • Wie oben beschrieben sind alle Rippenleitungen 110-111 und 120-121 des Standardzellenarrays 100 durchgehend. Beispielsweise erstrecken sich die Rippenleitungen 110-111 und 120-121 jeweils über mindestens drei angrenzende Zellen (z.B. Zellen, die in X-Richtung aneinander angrenzen). In der Ausführungsform, die in 2 gezeigt ist, erstrecken sich die Rippenleitungen 110 und 120 jeweils über fünf angrenzende Standardzellen 1-5 und die Rippenleitungen 111 und 121 jeweils über fünf andere angrenzende Standardzellen 6-10.
  • Mit Bezug auf 3 ist eine Draufsicht eines SRAM-Zellenarrays 200 gemäß Ausführungsformen der vorliegenden Offenbarung gezeigt. Der SRAM-Zellenarray 200 umfasst SRAM-Zellen, beispielsweise SRAM-Zellen 210-217. In der gezeigten Ausführungsform sind die SRAM-Zellen 210-213 in einer ersten Spalte angeordnet, die sich in X-Richtung (von 1A) erstreckt und die SRAM-Zellen 214-217 in einer zweiten Spalte angeordnet, die sich in X-Richtung erstreckt, wobei die erste Spalte angrenzend an die zweite Spalte in Y-Richtung (von 1A) angeordnet ist. Jede der SRAM-Zellen 210-217 umfasst zwei Pull-Up- (PU-) Transistoren und zwei Pull-Down- (PD-) Transistoren, die als FinFETs implementiert werden können.
  • Der SRAM-Zellenarray 200 umfasst eine Vielzahl von langgestreckten Rippenleitungen, beispielsweise Rippenleitungen 220-224 und 230-234 als Teil der P-FinFET-Transistoren in dem Pull-Up- (PU-) Abschnitt des SRAM-Zellenarrays 200 sowie Rippenleitungen 240-243 als Teil der N-FinFET-Transistoren in dem Pass-Gate- (PG-) und dem Pull-Down- (PD-) Abschnitt des SRAM-Zellenarrays 200. Die P-FinFET-Rippenleitungen 220-224 und 230-234 liegen über den N-Wannen, wogegen die N-FinFET-Rippenleitungen 240-243 über den P-Wannen liegen.
  • Die Rippenleitungen 220-224, 230-234 und 240-243 erstrecken sich jeweils in einer oder mehreren zugehörigen SRAM-Zellen in X-Richtung. Beispielsweise erstrecken sich die N-FinFET-Rippenleitungen 240-241 jeweils durchgängig über die SRAM-Zellen 210-213 und die N-FinFET-Rippenleitungen 242-243 jeweils durchgängig über die SRAM-Zellen 214-217. Im Vergleich dazu sind die P-FinFET-Rippenleitungen 220-224 und 230-234 „unterbrochen“ oder „voneinander getrennt“ oder diskontinuierlich. Beispielsweise erstreckt sich die P-FinFET-Rippenleitung 220 teilweise in die SRAM-Zelle 210, die Rippenleitung 221 teilweise in die SRAM-Zellen 210-211, die Rippenleitung 222 teilweise in die SRAM-Zellen 211-212, die Rippenleitung 223 teilweise in die SRAM-Zellen 212-213 und die Rippenleitung 224 teilweise in die SRAM-Zelle 213. Die Rippenleitung 221 überlappt die Rippenleitungen 220 und 222 in X-Richtung, hat jedoch einen Abstand von den Rippenleitungen 220 und 222 in Y-Richtung. Ähnlich überlappt die Rippenleitung 223 die Rippenleitungen 222 und 224 in X-Richtung, hat jedoch einen Abstand von den Rippenleitungen 222 und 224 in Y-Richtung.
  • In der angrenzenden Spalte der Zellen 214-217 erstreckt sich die P-FinFET-Rippenleitung 230 teilweise in die SRAM-Zelle 214, die Rippenleitung 231 teilweise in die SRAM-Zellen 214-215, die Rippenleitung 232 teilweise in die SRAM-Zellen 215-216, die Rippenleitung 233 teilweise in die SRAM-Zellen 216-217 und die Rippenleitung 234 teilweise in die SRAM-Zelle 217. Die Rippenleitung 231 überlappt die Rippenleitungen 230 und 232 in X-Richtung, hat jedoch einen Abstand von den Rippenleitungen 230 und 232 in Y-Richtung. Ähnlich überlappt die Rippenleitung 233 die Rippenleitungen 232 und 234 in X-Richtung, hat jedoch einen Abstand von den Rippenleitungen 232 und 234 in Y-Richtung.
  • Wie oben mit Bezug auf 1A beschrieben ist, umfassen die Rippenleitungen 220-224, 230-234 und 240-243 jeweils einen Kanalbereich sowie Source/Drain-Bereiche, die neben (z. B. auf gegenüberliegenden Seiten) des Kanalbereichs liegen. Die FinFET-Transistoren umfassen jeweils eine Gateelektrode, die eine zugehörige der Rippenleitungen 220-224, 230-234 und 240-243 in der Weise umschließt, die oben mit Bezug auf 1A beschrieben ist. In den vorliegenden Ausführungsformen bestehen die P-FinFET-Rippenleitungen 220-224 und 230-234 aus einem Silizium-Germanium- (SiGe-) Material (zur Erhöhung des Spannungseffekts), wogegen die N-FinFET-Rippenleitungen 240-243 aus einem Halbleitermaterial ohne Germanium bestehen, beispielsweise Si.
  • Es zeigt sich, dass während die Rippenleitungen 110-111 für die P-FinFETs und die Rippenleitungen 120-121 für die N-FinFETs in dem Standardzellenarray 100, der in 2 gezeigt ist, jeweils durchgängig sind und die Rippenleitungen 240-243 für die N-FinFETs in dem SRAM-Zellenarray 200, der in 3 gezeigt ist, durchgängig sind, die Rippenleitungen 220-224 und 230-234 für die P-FinFETs im SRAM-Zellenarray 200 „unterbrochen“ sind. Beispielsweise könnten die P-FinFET-Rippenleitungen 220-224 als einzelne durchgängige Rippenleitung (z. B. ähnlich der N-FinFET-Rippenleitung 240) implementiert werden, die die SRAM-Zellen 210-213 überspannen, aber gemäß den verschiedenen Aspekten der vorliegenden Offenbarung ist diese hypothetische einzelne Rippenleitung in fünf getrennte und separate Rippenleitungen 220, 221, 222, 223 und 224 aufgeteilt. Die Rippenleitungen 220 und 222 sind durch eine Lücke 250 getrennt, die die Grenze zwischen den SRAM-Zellen 210-211 (in X-Richtung) überspannt, und die Rippenleitungen 222 und 224 sind durch eine Lücke 251 getrennt, die die Grenze zwischen den SRAM-Zellen 212-213 (in X-Richtung) überspannt. Die Rippenleitungen 221 und 223 sind durch eine Lücke 252 getrennt, die die Grenze zwischen den SRAM-Zellen 211-212 (in X-Richtung) überspannt. Zumindest teilweise aufgrund dieser Lücken 250-252 lässt sich sagen, dass die P-FinFETs in den SRAM-Zellen 200 unterbrochene oder getrennte Rippenleitungen aufweisen.
  • Die Rippenleitungen 230-234 in den SRAM-Zellen 214-217 sind auf ähnliche Weise angeordnet (d. h. in unterbrochene Rippenleitungen aufgeteilt) wie die Rippenleitungen 230-234. Somit lässt sich sagen, dass, obwohl jede der Rippenleitungen 220-224 und 230-234 sich teilweise über zwei benachbarte SRAM-Zellen erstreckt, der SRAM-Zellenarray 200 eine insgesamt „unterbrochene“ Rippenleitungsform für seine P-FinFETs aufweist, was für die N-FinFETs des Standardzellenarrays 100 nicht zutrifft. In einigen Ausführungsformen liegt das Ende jeder „unterbrochenen“ Rippenleitung unter einer Gateelektrode eines anderen CMOSFETs. In einigen Ausführungsformen erstrecken sich die unterbrochenen oder getrennten Rippenleitungen 220-224 und 230-234 jeweils in höchstens zwei benachbarte SRAM-Zellen.
  • Der Grund dafür, dass die Rippenleitungen für den Standardzellenarray 100 durchgängig aber die Rippenleitungen (für P-FinFETs) für den SRAM-Zellenarray 200 unterbrochen sind, liegt an Problemen mit Ionen (bei Stromfluss). Wenn die P-FinFET-Vorrichtungen für die SRAM-Zellen durchgängige Rippenleitungen aufweisen, ist der Ionenstrom zu hoch, was für SRAM-Schreibbereiche nicht gut ist. Gemäß der vorliegenden Offenbarung sind die P-FinFET-Rippenleitungen für den SRAM-Zellenarray 200 in einer „getrennten“ oder „unterbrochenen“ Weise konfiguriert. Dies zerstört oder verringert den Spannungseffekt (für die SiGe-gespannten Kanäle). Folglich wird der Ionenstrom für die P-FinFET-Rippenleitungen des SRAM-Zellenarrays 200 verringert, wodurch Probleme mit dem SRAM-Schreibbereich gemindert werden. Gleichzeitig sind durchgängige Rippenleitungen gut für die Geschwindigkeit von Logikschaltungen. Die durchgängigen Rippenleitungen lösen auch Probleme im Zusammenhang mit Schrumpfungs-Steuerungsproblemen am Leitungsende bei PMOSFET-Layouts von Logikschaltungen. Als solche sind die Logikzellen (oder STD-Zellen) so konfiguriert, dass sie durchgängige Rippenleitungen aufweisen.
  • 4-5 zeigen eine weitere Ausführungsform des STD-Zellenarrays 100 bzw. des SRAM-Zellenarrays 200. Die Ausführungsform des STD-Zellenarrays 100 und des SRAM-Zellenarrays 200 ähneln der Ausführungsform in den 2-3 und daher sind ähnliche Elemente, die in beiden Ausführungsformen erscheinen, hier gleich gekennzeichnet. Die Ausführungsform des STD-Zellenarrays 100 in 4 weist jedoch nicht die N-FinFET-Rippenleitungen 120-121 und die Ausführungsform des SRAM-Zellenarrays 200 in 5 weist nicht die N-FinFET-Rippenleitungen 240-243 auf. Nichtsdestoweniger hat die Ausführungsform des SRAM-Zellenarrays 200 in 5 aus den gleichen Gründen wie oben beschrieben (d.h. dem Ionenstrom) immer noch getrennte oder unterbrochene Rippenleitungen für seine P-FinFETs.
  • Die 6A, 6B, 6C zeigen eine oder mehrere Standardzellen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Detaillierter zeigt 6A die Schaltpläne einiger verbreiteter Logikgatter, die mittels CMOS-FinFETs hergestellt sind, 6B das Layout in der Draufsicht, das den Logikgattern von 6A entspricht, und 6C eine schematische partielle Querschnitts-Seitenansicht der entsprechenden Zellen von 6B. Es versteht sich, dass das Layout in der Draufsicht von 6B einer oder mehreren der STD-Zellen (oder Teilen von ihnen) der 2 oder 4 entsprechen kann.
  • Als Beispiel umfassen die Logikgatter von 6A ein Inverter-Gatter, ein NAND-Gatter und ein NOT-Gatter. Das Inverter-Gatter, das NAND-Gatter und das NOR-Gatter umfassen jeweils einen oder mehrere N-MOSFETs (NMOSFETs) und ein oder mehrere PMOSFETs (PMOSFETs). Der spezielle Typ des Logikgatters wird bestimmt, indem das Gate, die Source und der Drain der NMOSFETs und der PMOSFETs in einer speziellen Konfiguration gekoppelt werden, wie in den 6A-6B gezeigt ist. Der Eingangsanschluss und der Ausgangsanschluss jeder der Logikgatter ist in 6A als solcher gekennzeichnet.
  • Das Layout in der Draufsicht von 6B zeigt PMOSFETs mit einem N-Wannenbereich und NMOSFETs mit einem P-Wannenbereich. Eine Vielzahl von länglichen Rippenleitungen 310-311 und 320-321 erstreckt sich in langgestreckter Weise in X-Richtung. Die Rippenleitungen 310-311 sind Teil des PMOSFET und die Rippenleitungen 320-321 sind Teil des NMOSFET. Die PMOSFET-Rippenleitungen 310-311 liegen über dem N-Wannenbereich, wogegen die NMOSFET-Rippenleitungen 320-321 über dem P-Wannenbereich liegen.
  • Wie oben mit Bezug auf 1A beschrieben ist, umfassen die Rippenleitungen 310-311 und 320-321 jeweils einen Kanalbereich sowie Source/Drain-Bereiche, die neben (z. B. auf gegenüberliegenden Seiten) des Kanalbereichs liegen. In den vorliegenden Ausführungsformen bestehen die PMOSFET-Rippenleitungen 310-311 aus einem Silizium-Germanium- (SiGe-) Material (zur Erhöhung des Spannungseffekts), wogegen die NMOSFET-Rippenleitungen 320-321 aus einem Halbleitermaterial ohne Germanium bestehen, beispielsweise Si. Die Rippenleitungen 310-311 und 320-321 sind jeweils durchgängig, beispielsweise erstrecken sie sich jeweils über drei oder mehr angrenzende Zellen (angrenzend in X-Richtung).
  • In jeder der Schaltungszellen (z. B. dem Inverter, dem NAND oder dem NOR) erstrecken sich ein oder mehrere CMOS-Gates 350 in sowohl den N-Wannenbereich als auch dem P-Wannenbereich in Y-Richtung. Der Abschnitt des Gates 350, der über dem N-Wannenbereich liegt, bildet das Gate des PMOSFET und der Abschnitt des Gates 350, der über dem P-Wannenbereich liegt, bildet das Gate des NMOSFET. Jedes der Gates 350 umschließt die Rippenleitungen 310-311 und 320-321 in der oben unter Bezugnahme auf 1A beschriebenen Weise. Beispielsweise umschließen die Gates 350 in dem PMOSFET die Rippenleitungen 310-311 und die Gates 350 in dem NMOSFET die Rippenleitungen 320-321. Die Source/Drain-Kontakte (die die elektrische Verbindung mit den Source/Drains der FinFETs herstellen) sind auch in dem Layout in der Draufsicht von 6B gezeigt, von denen einige Beispiele hier als Source-Kontakte 370 und Drain-Kontakte 380 gekennzeichnet sind. Es versteht sich, dass Silizidschichten auf den Source/Drain-Bereichen ausgebildet werden können und die Source/Drain-Kontakte auf den Silizidschichten ausgebildet werden können.
  • Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung ist eine Vielzahl von Isolationstransistoren zwischen benachbarten Zellen implementiert, um elektrische Isolation zwischen den benachbarten Schaltungszellen herzustellen. Detaillierter umfassen die PMOSFET-Isolationstransistoren Gates 400 und die NMOSFET-Isolationstransistoren Gates 410. Die Gates 400-410 liegen jeweils an einer Grenze zwischen zwei benachbarten Schaltungszellen, beispielsweise an der Grenze zwischen der Inverterzelle und der NAND-Zelle, an der Grenze zwischen der NAND-Zelle und der NOR-Zelle etc. Die Gates 400 der PMOSFET-Isolationstransistoren sind jeweils mit einer Spannungsquelle Vdd und die Gates 410 der NMOSFET-Isolationstransistoren jeweils mit einer Spannungsquelle Vss verbunden.
  • Bei den PMOSFET-Isolationstransistoren umschließen ihre Gates 400 die Rippenleitungen 310-311, die die SiGe-Kanäle aufweisen. Der Source-Bereich des PMOSFET-Isolationstransistors stimmt mit dem P-Source/Drain-Bereich eines der PMOSFET-Transistoren der Standardzellen und der Drain-Bereich des PMOSFET-Isolationstransistors mit dem P-Source/Drain-Bereich eines anderen der PMOSFET-Transistoren der Standardzellen überein. Ähnlich umschließen bei den NMOSFET-Isolationstransistoren ihre Gates 410 die Rippenleitungen 320-321, die Si-Kanäle aufweisen. Der Source-Bereich des NMOSFET-Isolationstransistors stimmt mit dem N-Source/Drain-Bereich eines der NMOSFET-Transistoren der Standardzellen und der Drain-Bereich des NMOSFET-Isolationstransistors mit dem N-Source/Drain-Bereich eines anderen der NMOSFET-Transistoren der Standardzellen überein.
  • Zumindest teilweise aufgrund ihrer Position (z. B. dass die Gates 410 auf den Schaltungszellengrenzen liegen) und ihrer elektrischen Konfiguration (z. B. dass die Gates 410 mit Vdd elektrisch verbunden sind), stellen die PMOSFET-Isolationstransistoren eine elektrische Isolation zwischen den benachbarten Schaltungszellen für den PMOSFET her, beispielsweise zwischen der Inverterzelle und der NAND-Zelle oder zwischen der NAND-Zelle und der NOR-Zelle. Ähnlich stellen die NMOSFET-Isolationstransistoren eine elektrische Isolation zwischen den benachbarten Schaltungszellen für den NMOSFET her, beispielsweise zwischen der Inverterzelle und der NAND-Zelle oder zwischen der NAND-Zelle und der NOR-Zelle.
  • Die Querschnitts-Seitenansicht von 6C wird durch Schneiden entlang einer Schnittlinie 450 in dem N-Wannenbereich der Draufsicht des Standardzellen-Layouts von 6B erhalten. Wie in 6C gezeigt ist, weist die Standardzelle eine N-Wanne auf, die in einem Siliziumsubstrat ausgebildet ist. Die durchgängige Rippenleitung 310 ist über der N-Wanne ausgebildet. Eine Vielzahl von Source- und Drain-Bereichen (einschließlich eines gemeinsamen Knotens) ist in der Rippenleitung 310 und eine Vielzahl von Gates über der Rippenleitung 310 ausgebildet. Einige dieser Gates sind die Gates 400 der oben beschriebenen Isolationstransistoren. Eine Vielzahl von Kontakten (CO) ist über den Source- und Drain-Bereichen ausgebildet, um elektrische Verbindung mit ihnen herzustellen.
  • 7A zeigt einen Schaltplan für eine Single-Port-SRAM-Zelle 500 und 7B zeigt das entsprechende Layout in einer Draufsicht der Single-Port-SRAM-Zelle 500 gemäß Ausführungsformen der vorliegenden Offenbarung. Die Single-Port-SRAM-Zelle 500 umfasst Pull-Up-Transistoren PU1, PU2; Pull-Down-Transistoren PD1, PD2; und Pass-Gate-Transistoren PG1, PG2. Wie in dem Schaltplan gezeigt, sind die Transistoren PU1 und PU2 P-Transistoren, etwa die oben beschriebenen P-FinFETs, und die Transistoren PG1, PG2, PD1 und PD2 die oben beschriebenen N-FinFETs.
  • Die Drains des Pull-Up-Transistors PU1 und des Pull-Down-Transistors PD1 sind miteinander gekoppelt und die Drains des Pull-Up-Transistors PU2 und des Pull-Down-Transistors PD2 sind miteinander gekoppelt. Die Transistoren PU1 und PD1 sind kreuzweise mit den Transistoren PU2 und PD2 gekoppelt, um einen ersten Daten-Flip-Flop zu bilden. Die Gates der Transistoren PU2 und PD2 sind miteinander und mit den Drains der Transistoren PU1 und PD1 gekoppelt, um einen ersten Speicherknoten SN1 zu bilden, und die Gates der Transistoren PU1 und PD1 sind miteinander und mit den Drains der Transistoren PU2 und PD2 gekoppelt, um einen komplementären ersten Speicherknoten SNB1 zu bilden. Die Sources der Pull-Up-Transistoren PU1 und PU2 sind mit einer Versorgungsspannung CVdd verbunden und die Sources der Pull-Down-Transistoren PD1 und PD2 sind mit einer Massespannung CVss verbunden.
  • Der erste Speicherknoten SN1 des ersten Daten-Flip-Flops ist mit einer Bitleitung BL über den Pass-Gate-Transistor PG1 gekoppelt und der komplementäre erste Speicherknoten SNB1 ist mit einer komplementären Bitleitung BLB über den Pass-Gate-Transistor PG2 gekoppelt. Der erste Speicherknoten SN1 und der komplementäre erste Speicherknoten SNB1 sind komplementäre Knoten, die häufig auf entgegengesetzten Logikpegeln (logisch hoch oder logisch niedrig) liegen. Die Gates der Pass-Gate-Transistoren PG1 und PG2 sind mit einer Wortleitung WL gekoppelt.
  • Wie in dem Layout in der Draufsicht von 7B gezeigt ist, umfasst die Single-Port-SRAM-Zelle 500 eine Vielzahl von Rippenleitungen 510-513 (auch als aktiver Bereich oder OD bezeichnet). Die N-Rippenleitungen 510 und 513 bestehen aus einem Halbleitermaterial ohne Germanium, beispielsweise Silizium. Die P-Rippenleitungen 511-512 bestehen aus Silizium-Germanium zur Verbesserung des Spannungseffekts.
  • Ähnlich wie bei den oben mit Bezug auf 5 beschriebenen SRAM-Zellen erstrecken sich die Rippenleitungen 510 und 513, die über einem P-Wannenbereich der SRAM-Zelle 500 liegen, durchgängig in X-Richtung, wogegen die Rippenleitungen 511 und 512, die über einem N-Wannenbereich der SRAM-Zelle 500 liegen, sich unterbrochen in X-Richtung erstrecken. Mit anderen Worten erstrecken sich die Rippenleitungen 511 und 512 jeweils teilweise in die SRAM-Zelle 500, jedoch nicht vollständig durch sie hindurch. Gemäß der in 7B gezeigten Ausführungsform erstreckt sich die Rippenleitung 511 in die SRAM-Zelle 500 von der „Unterseite“ der SRAM-Zelle 500 und endet in der SRAM-Zelle 500 auf der Drain-Seite des Pull-Up-Transistors PU1. Die Rippenleitung 512 erstreckt sich in die SRAM-Zelle 500 von der „Oberseite“ der SRAM-Zelle 500 und endet in der SRAM-Zelle 500 auf der Drain-Seite des Pull-Up-Transistors PU2. Diese Art von Konfiguration verhindert Datenknoten-Leckstrom zwischen den Drain-Knoten von benachbarten Pull-Up-Transistoren.
  • 8A zeigt eine Querschnitts-Seitenansicht von zwei angrenzenden SRAM-Zellen 500A-500B und 8B zeigt das entsprechende Layout der beiden angrenzenden SRAM-Zellen 500A-500B in der Draufsicht gemäß Ausführungsformen der vorliegenden Offenbarung. Die SRAM-Zellen 500A und 500B sind jeweils gleich wie die SRAM-Zelle 500 in den 7A-7B konfiguriert. In 8B ist die SRAM-Zelle 500A „umgedreht“ und mit der SRAM-Zelle 500B verbunden, die nicht umgedreht ist. Mit anderen Worten sind die SRAM-Zellen 500A und 500B symmetrisch um eine Achse 520 angeordnet.
  • Wie oben mit Bezug auf 7B beschrieben ist, erstrecken sich die NMOSFET-Rippenleitungen 510 und 513 (die über dem P-Wannenbereich liegen) durchgängig durch mindestens die beiden SRAM-Zellen 500A-500B. Im Vergleich dazu weisen die SRAM-Zellen 500A-500B unterbrochene PMOSFET-Rippenleitungen auf. Beispielsweise sind die Rippenleitungen 511A-511B PMOSFET-Rippenleitungen, die über dem N-Wannenbereich liegen, und weisen SiGe-Bestandteile auf. Die Rippenleitung 511A erstreckt sich teilweise in die SRAM-Zelle 500A, erstreckt sich aber nicht in die SRAM-Zelle 500B, die Rippenleitung 512 erstreckt sich teilweise (aber nicht vollständig) in beide SRAM-Zellen 500A und 500B und die Rippenleitung 511B erstreckt sich teilweise in die SRAM-Zelle 500B, erstreckt sich aber nicht in die SRAM-Zelle 500A. Die Rippenleitungen 511A, 512 und 511B sind auch nicht miteinander verbunden. Die unterbrochenen Rippenleitungen 511A-511B und 512 enden jeweils in der Drain-Seite der Pull-Up-Transistoren PU1 oder PU2. Wie oben mit Bezug auf 7B beschrieben ist, wird diese Art von unterbrochenem Rippenleitungslayout hier verwendet, um Datenknoten-Leckstrom zwischen dem Drain-Knoten des Pull-Up-Transistors einer SRAM-Zelle 500A und dem Drain-Knoten des Pull-Down-Transistors einer benachbarten SRAM-Zelle 500B zu verhindern oder zu reduzieren.
  • Die Querschnitts-Seitenansicht, die in 8A gezeigt ist, wird durch Schneiden der Draufsicht von 8B entlang einer Schnittlinie 530 erhalten. Aufgrund der Lage der Schnittlinie 530 ist die Rippenleitung 512 in der Schnittansicht von 8A gezeigt. Die Rippenleitung 512 liegt über einer N-Wanne, die in/über einem Substrat ausgebildet ist. Source- und Drain-Bereiche sind in der Rippenleitung 512 ausgebildet und Gates für die Pull-Up-Transistoren PU1 und PU2 sind über der Rippenleitung 512 ausgebildet. Kontakte (Co) sind über den Source- und Drain-Bereichen ausgebildet, um elektrische Verbindung mit ihnen herzustellen. Die unterbrochene Bauweise der PMOSFET-Rippenleitungen zeigt sich in 8A, da die Rippenleitung 512 sich nicht vollständig seitlich erstreckt, beispielsweise erstreckt sie sich nicht vollständig unter den Gates 550 und 551. Wie auch in 8A gezeigt ist, enden beide Enden der Rippenleitung 512 auf ihren entsprechenden Seiten der Drains.
  • Ein weiterer Aspekt der vorliegenden Offenbarung betrifft mehrere Austrittsarbeitsmetalle für die Standardzellen und die SRAM-Zellen. Dies ist detaillierter in den 9A und 9B gezeigt, wobei 9A eine schematische partielle Querschnitts-Seitenansicht einer CMOSFET-Vorrichtung 700 in einer Standardzelle ist (z. B. als Teil des oben beschriebenen Standardzellenarrays 100) und 9B eine schematische partielle Querschnitts-Seitenansicht einer CMOSFET-Vorrichtung 701 in einer SRAM-Zelle ist (z. B. als Teil des oben beschriebenen SRAM-Zellenarrays 100). Es versteht sich, dass die Querschnitts-Seitenansichten der 9A und 9B durch Schneiden entlang der Y-Richtung in 1A erhalten werden. Die PMOS- und NMOS-Abschnitte der CMOSFET-Vorrichtungen 700-701 sind in den 9A und 9B gekennzeichnet.
  • Die CMOSFET-Vorrichtungen 700-701 umfassen jeweils eine dielektrische Isolationsstruktur 710, beispielsweise eine flache Grabenisolation (STI). Die STD-Zellen-CMOSFET-Vorrichtung 700 umfasst Rippestrukturen 720 und 721, die vertikal (z. B. in Z-Richtung von 1A) aus der dielektrischen Isolationsstruktur 710 herausragen. Die Rippenstruktur 720 ist ein Teil des PMOS der STD-Zellen-CMOSFET-Vorrichtung 700 und die Rippenstruktur 721 ist ein Teil des NMOS der STD-Zellen-CMOSFET-Vorrichtung 700. Die SRAM-Zellen-CMOSFET-Vorrichtung 701 umfasst Rippestrukturen 730 und 731, die vertikal (z. B. in Z-Richtung von 1A) aus der dielektrischen Isolationsstruktur 710 herausragen. Die Rippenstruktur 730 ist ein Teil des PMOS der SRAM-Zellen-CMOSFET-Vorrichtung 701 und die Rippenstruktur 731 ist ein Teil des NMOS der SRAM-Zellen-CMOSFET-Vorrichtung 701. Wie oben beschrieben umfassen die Rippenstrukturen 720 und 730 für den PMOS Silizium-Germanium (SiGe), wogegen die Rippenstrukturen 721 und 731 für den NMOS Halbleitermaterial ohne Germanium umfassen, etwa Silizium (Si). Die Kanalbereiche der CMOSFET-Vorrichtungen 700 und 701 sind in den Rippenstrukturen 720-721 und 730-731 ausgebildet.
  • Die CMOSFET-Vorrichtung 700 umfasst eine Gatedielektrikumsschicht 740, die über der dielektrischen Isolationsstruktur 710 und über den Rippenstrukturen 720-721 ausgebildet ist, und die CMOSFET-Vorrichtung 701 umfasst eine Gatedielektrikumsschicht 750, die über der dielektrischen Isolationsstruktur 710 und über den Rippenstrukturen 730-731 ausgebildet ist. In einigen Ausführungsformen umfassen die Gatedielektrikumsschichten 740 und 750 Siliziumoxynitrid, Siliziumnitrid oder Siliziumoxid. In anderen Ausführungsformen umfassen die Gatedielektrikumsschichten 740 und 750 ein high-k-dielektrisches Material, das ein Material mit einer Dielektrizitätskonstante ist, die größer als die Dielektrizitätskonstante von SiO2 ist. In einer Ausführungsform umfasst das high-k-dielektrische Material Hafniumoxid (HfO2), das eine Dielektrizitätskonstante hat, die im Bereich von etwa 18 bis etwa 40 liegt. In alternativen Ausführungsformen kann das high-k-dielektrische Material ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HdO, HfAlO, HeO, HfTiO, HffaO oder SrTiO umfassen.
  • Eine P-Austrittsarbeits-Metallschicht 760 ist über der Gatedielektrikumsschicht 740 in dem PMOS-Bereich der CMOSFET-Vorrichtung 700 ausgebildet und eine N-Austrittsarbeits-Metallschicht 761 ist über der Gatedielektrikumsschicht 740 im NMOS-Bereich der CMOSFET-Vorrichtung 700 ausgebildet. Zugleich ist eine P-Austrittsarbeits-Metallschicht 770 über der Gatedielektrikumsschicht 750 in dem PMOS-Bereich der CMOSFET-Vorrichtung 701 ausgebildet und eine N-Austrittsarbeits-Metallschicht 771 ist über der Gatedielektrikumsschicht 750 im NMOS-Bereich der CMOSFET-Vorrichtung 701 ausgebildet.
  • In einigen Ausführungsformen umfassen die P-Austrittsarbeits-Metallschichten 760 und 770 je ein Metallmaterial, das Titannitrid (TiN) oder Tantalnitrid (TaN) ist. Es versteht sich, dass zusätzliche Metallschichten auf den P-Austrittsarbeits-Metallschichten 760 und 770 gestapelt sein können. In einigen Ausführungsformen umfassen die N-Austrittsarbeits-Metallschichten 761 und 771 jeweils ein Metallmaterial, das Titannitrid (TiN), Titan-Aluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalnitrid (TaN), Tantal-Aluminium (TaAl), Tantal-Aluminiumnitrid (TaAlN), Tantal-Aluminiumcarbid (TaAlC) oder Tantal-Kohlenstoff-Nitrid (TaCN) ist.
  • Wie auch in den 9A und 9B gezeigt ist, hat die P-Austrittsarbeits-Metallschicht 760 eine Dicke 780 und die P-Austrittsarbeits-Metallschicht 770 eine Dicke 790. In einigen Ausfiihrungsformen ist die Dicke 780 größer als die Dicke 790. In einigen Ausführungsformen liegt die Dicke 790 in einem Bereich zwischen etwa 5 Angström und etwa 80 Angström und die Dicke 780 in einem Bereich zwischen etwa 5 Angström und etwa 30 Angström. Die unterschiedliche Dicke führt dazu, dass die P-Austrittsarbeits-Metallschicht 760 eine niedrigere Schwellenspannung Vt als die P-Austrittsarbeits-Metallschicht 770 hat. In einigen Ausführungsformen ist die Schwellenspannung Vt, die zu der P-Austrittsarbeits-Metallschicht 760 gehört, 50 mV bis 200 mV kleiner als die Schwellenspannung Vt, die zu der P-Austrittsarbeits-Metallschicht 770 gehört.
  • In einigen Ausführungsformen hat die N-Austrittsarbeits-Metallschicht 761 eine niedrigere Schwellenspannung Vt als die N-Austrittsarbeits-Metallschicht 771. Diese niedrigere Schwellenspannung Vt wird erreicht, indem der Aluminiumgehalt der Austrittsarbeitsschichten 761 und 771 eingestellt wird. Beispielsweise kann die Austrittsarbeits-Metallschicht 761 einen höheren Aluminiumgehalt (z. B. in der TaAl- oder TiAl-Verbindung) aufweisen als die Austrittsarbeits-Metallschicht 771. In einigen Ausführungsformen liegt die Aluminiumkonzentration für die beiden Schichten 761 und 771 im Bereich zwischen etwa 2% und etwa 50%, obwohl es klar ist, das die Aluminiumkonzentration für die Schicht 761 immer noch höher ist als für die Schicht 771. In einigen Ausführungsformen ist, indem der Aluminiumgehalt für die Austrittsarbeits-Metallschichten 761 und 771 unterschiedlich eingestellt wird, die Schwellenspannung Vt, die zu der N-Austrittsarbeits-Metallschicht 761 gehört, 50 mV bis 200 mV kleiner als die Schwellenspannung Vt, die zu der N-Austrittsarbeits-Metallschicht 771 gehört. Als solcher hat der SRAM-CMOSFET eine höhere Schwellenspannung Vt als der Logikschaltungs-CMOSFET (sowohl für den PMOS als auch den NMOS). Dies ist erwünscht, da die SRAM-Zellen typischerweise eine höhere Schwellenspannung Vt als die Standard-Logikschaltungszellen benötigen.
  • Ein Füllmetall 800 wird auch über den Austrittsarbeitsmetallen 760-761 und 770-771 ausgebildet. Das Füllmetall 800 dient als der wesentliche leitende Abschnitt der Gateelektrode. In einigen Ausführungsformen umfasst das Füllmetall 800 Wolfram (W). In anderen Ausführungsformen umfasst das Füllmetall 800 Aluminium (Al). Die Austrittsarbeits-Metallschichten 760-761 und 770-771 und das Füllmetall 800 bilden zusammen die Metallgate-Elektrode für den CMOSFET. Eine dielektrische Schicht 810 umgibt auch die Metallgate-Elektrode. In einigen Ausführungsformen umfasst die dielektrische Schicht 810 ein low-k-dielektrisches Material.
  • 10 ist eine schematische partielle Querschnitts-Seitenansicht eines Teils einer Verbindungsstruktur 850 gemäß Ausführungsformen der vorliegenden Offenbarung. Die Verbindungsstruktur 850 kann verwendet werden, um die Elemente der oben beschriebenen Standardzellen oder SRAM-Zellen miteinander zu verbinden. Wie in 10 gezeigt ist, umfasst die Verbindungsstruktur 850 eine Vielzahl von Metallschichten, beispielsweise Metallschichten M1, M2, M3 und M4. Isolationsstrukturen wie flache Grabenisolation (STI) sind in dem Substrat ausgebildet. Eine Vielzahl von Gates ist über dem Substrat ausgebildet. Leitfähige Kontakte (Co) sind über dem Substrat und über den Gates ausgebildet. Einige dieser Kontakte sind Druckkontakte (engl. „butted contact“, BTC) Eine Vielzahl von Durchkontaktierungen (wie beispielsweise viao, via1, via2, via3) sorgen für elektrische Verbindungen zwischen den Metallschichten und den Gates (und anderen Komponenten wie Source/Drain).
  • 11 ist ein Flussdiagramm, das ein Verfahren 900 gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Das Verfahren 900 umfasst einen Schritt 910, in dem eine oder mehrere durchgängige erste Rippenleitungen in einem Logikschaltungs-Zellenarray ausgebildet werden, der eine Vielzahl von Logikschaltungszellen umfasst, die an einander in einer ersten Richtung angrenzen. Die eine oder mehreren durchgängigen ersten Rippenleitungen werden so ausgebildet, dass sie sich jeweils über mindestens drei der aneinander angrenzenden Logikschaltungszellen in der ersten Richtung erstrecken.
  • Das Verfahren 900 umfasst einen Schritt 920, in dem unterbrochene zweite Rippenleitungen in einem statischen Direktzugriffsspeicher- (SRAM-) Zellenarray ausgebildet werden, der eine Vielzahl von SRAM-Zellen umfasst, die an einander in der ersten Richtung angrenzen. Die unterbrochenen zweiten Rippenleitungen erstrecken sich jeweils in höchstens zwei der aneinander angrenzenden SRAM-Zellen.
  • In einigen Ausführungsformen erstrecken sich alle unterbrochenen zweiten Rippenleitungen jeweils in der ersten Richtung über höchstens zwei der aneinander angrenzenden SRAM-Zellen.
  • In einigen Ausführungsformen umfassen die unterbrochenen zweiten Rippenleitungen mindestens: ein erstes Segment, das sich teilweise in eine erste SRAM-Zelle und eine zweite SRAM-Zelle erstreckt, die an die erste SRAM-Zelle angrenzt; ein zweites Segment, das sich teilweise in die zweite SRAM-Zelle und eine dritte SRAM-Zelle erstreckt, die an die zweite SRAM-Zelle angrenzt; und ein drittes Segment, das sich teilweise in die dritte SRAM-Zelle und eine vierte SRAM-Zelle erstreckt, die an die dritte SRAM-Zelle angrenzt. In einigen Ausführungsformen ist das erste Segment von dem dritten Segment in der ersten Richtung durch eine erste Lücke getrennt, das zweite Segment von dem ersten Segment oder dem dritten Segment in einer zweiten Richtung durch eine zweite Lücke getrennt, wobei die zweite Richtung verschieden ist von der ersten Richtung, und die erste Lücke sich über eine Grenze zwischen der zweiten SRAM-Zelle und der dritten SRAM-Zelle erstreckt.
  • In einigen Ausführungsformen umfasst der SRAM-Zellenarray PMOSFETs und NMOSFETs; und die unterbrochenen zweiten Rippenleitungen sind Rippenleitungen für die PMOSFETs. In einigen Ausführungsformen umfasst der SRAM-Zellenarray eine oder mehrere durchgängige dritte Rippenleitungen für die NMOSFETs. In einigen Ausführungsformen erstrecken sich alle durchgängigen dritten Rippenleitungen jeweils in der ersten Richtung über mindestens drei der aneinander angrenzenden SRAM-Zellen. In einigen Ausführungsformen umfassen die unterbrochenen zweiten Rippenleitungen jeweils Silizium-Germanium; und die durchgängigen dritten Rippenleitungen umfassen jeweils ein Halbleitermaterial ohne Germanium.
  • In einigen Ausführungsformen umfasst jede der SRAM-Zellen einen Pull-Up-Transistor; und jede der unterbrochenen zweiten Rippenleitungen endet in einem Drain des Pull-Up-Transistors.
  • In einigen Ausführungsformen umfasst der Logikschaltungs-Zellenarray weiter einen oder mehrere Isolationstransistoren, die jeweils zwischen zwei zugehörigen angrenzenden Logikschaltungszellen liegen; und jeder der Isolationstransistoren ist so konfiguriert, dass er elektrische Isolation zwischen den beiden zugehörigen angrenzenden Schaltungszellen herstellt. In einigen Ausführungsformen umfassen die Isolationstransistoren einen PMOSFET-Isolationstransistor und einen NMOSFET-Isolationstransistor; ein Gate des PMOSFET-Isolationstransistors ist elektrisch mit einer Vdd-Spannungsquelle verbunden; und ein Gate des NMOSFET-Isolationstransistors ist elektrisch mit einer Vss-Masse verbunden. In einigen Ausführungsformen umfasst jeder der Isolationstransistoren ein zugehöriges Gate, das an einer jeweiligen Grenze zwischen zwei aneinander angrenzenden Logikschaltungszellen liegt.
  • In einigen Ausführungsformen umfassen der Logikschaltungs-Zellenarray und der SRAM-Zellenarray jeweils einen NMOSFET und einen PMOSFET; ein Gate des PMOSFET des Logikschaltungs-Zellenarrays umfasst ein erstes Austrittsarbeitsmetall; ein Gate des PMOSFET des SRAM-Zellenarrays umfasst ein zweites Austrittsarbeitsmetall; ein Gate des NMOSFET des Logikschaltungszellenarrays umfasst ein drittes Austrittsarbeitsmetall; ein Gate des NMOSFET des SRAM-Zellenarrays umfasst ein viertes Austrittsarbeitsmetall; und mindestens eines des ersten, des zweiten, des dritten und des vierten Austrittsarbeitsmetalls unterscheidet sich von einem Rest des ersten, des zweiten, des dritten und des vierten Austrittsarbeitsmetalls. In einigen Ausführungsformen ist das erste Austrittsarbeitsmetall dicker als das zweite Austrittsarbeitsmetall. In einigen Ausführungsformen hat das dritte Austrittsarbeitsmetall einen höheren Aluminiumgehalt als das vierte Austrittsarbeitsmetall.
  • Es versteht sich, dass zusätzliche Verfahren vor, während oder nach den Schritten 910-920 des Verfahrens 900 durchgeführt werden können. Der Einfachheit halber werden diese Schritte hier nicht im Detail beschrieben.
  • Auf Grundlage der obigen Beschreibungen ist ersichtlich, dass die vorliegende Offenbarung Vorteile gegenüber herkömmlichen FinFET-SRAM-Vorrichtungen bietet. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten können und nicht alle Vorteile hierin notwendigerweise offenbart werden und dass kein besonderer Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil ist, dass die unterbrochenen PMOS-Rippenleitungen für den SRAM den Spannungseffekt verringern, was den Ionenstrom unterdrückt. Die Verringerung des Ionenstroms verbessert die SRAM-Schreibbereiche. Gleichzeitig sind die Rippenleitungen für die Logikschaltungszellen durchgängig. Die durchgängigen Rippenleitungen führen zu schnellerer Chipgeschwindigkeit. Ein weiterer Vorteil besteht darin, dass die Isolationstransistoren so implementiert sind, dass sie elektrische Isolation zwischen benachbarten Zellen bieten. Noch ein weiterer Vorteil ist, dass mehrere Austrittsarbeitsmetalle für die Logikschaltungszellen und die SRAM-Zellen implementiert sind. Der Gehalt und/oder die Dicke der Austrittsarbeitsmetalle sind so konfiguriert, dass die SRAM-MOSFETs eine größere Schwellenspannung Vt haben als die Logikschaltungs-MOSFETs, was ebenfalls wünschenswert ist. Andere Vorteile umfassen die Vereinbarkeit mit dem bestehenden Fertigungsprozessfluss und die einfache Implementierung.
  • Ein Aspekt der vorliegenden Offenbarung betrifft einen IC-Chip. Der IC-Chip umfasst einen Logikschaltungs-Zellenarray und einen statischen Direktzugriffsspeicher-(SRAM-) Array. Der Logikschaltungszellenarray umfasst eine Vielzahl von Logikschaltungszellen, die aneinander in einer ersten Richtung angrenzen. Der Logikschaltungs-Zellenarray umfasst eine oder mehrere durchgängige erste Rippenleitungen, die sich jeweils über mindestens drei der aneinander angrenzenden Logikschaltungszellen in der ersten Richtung erstrecken. Der statische Direktzugriffsspeicher- (SRAM-) Zellenarray umfasst eine Vielzahl von SRAM-Zellen, die aneinander in der ersten Richtung angrenzen. Der SRAM-Zellenarray umfasst unterbrochene zweite Rippenleitungen.
  • Ein weiterer Aspekt der vorliegenden Offenbarung betrifft eine Halbleitervorrichtung. Eine Vielzahl von Logikschaltungszellen sind in einer ersten Richtung angrenzend aneinander angeordnet. Die erste Rippenleitung erstreckt sich durchgängig über mindestens drei der Logikschaltungszellen in der ersten Richtung. Eine Vielzahl von statischen Direktzugriffsspeicher- (SRAM-) Zellen sind in der ersten Richtung angrenzend aneinander angeordnet. Eine Vielzahl der zweiten Rippenleitungen erstreckt sich jeweils in höchstens zwei der SRAM-Zellen. Die zweiten Rippenleitungen sind voneinander getrennt. Die zweiten Rippenleitungen sind PMOS-Rippenleitungen. Die zweiten Rippenleitungen umfassen jeweils Silizium-Germanium.
  • Noch ein weiterer Aspekt der vorliegenden Offenbarung betrifft ein Verfahren. Eine oder mehrere durchgängige erste Rippenleitungen werden in einem Logikschaltungs-Zellenarray ausgebildet, der eine Vielzahl von Logikschaltungszellen umfasst, die an einander in einer ersten Richtung angrenzen. Die eine oder mehreren durchgängigen ersten Rippenleitungen werden so ausgebildet, dass sie sich jeweils über mindestens drei der aneinander angrenzenden Logikschaltungszellen in der ersten Richtung erstrecken. Unterbrochene zweite Rippenleitungen werden in einem statischen Direktzugriffsspeicher-(SRAM-) Zellenarray ausgebildet, der eine Vielzahl von SRAM-Zellen umfasst, die an einander in der ersten Richtung angrenzen. Die unterbrochenen zweiten Rippenleitungen erstrecken sich jeweils in höchstens zwei der aneinander angrenzenden SRAM-Zellen.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die folgende detaillierte Beschreibung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen. Beispielsweise kann durch die Implementierung von unterschiedlicher Dicke für den Bitleitungsleiter und den Wortleitungsleiter ein unterschiedlicher Widerstand für die Leiter erreicht werden. Andere Techniken zur Veränderung des Widerstands der Metallleiter können jedoch auch verwendet werden.

Claims (20)

  1. Integrierter Schaltungs- (IC-) Chip, umfassend: einen Logikschaltungs-Zellenarray, der eine Vielzahl von Logikschaltungszellen umfasst, die in einer ersten Richtung aneinander angrenzen, wobei die Logikschaltungszellen eine oder mehrere durchgängige erste Rippenleitungen umfassen, die sich jeweils über mindestens drei der aneinander angrenzenden Logikschaltungszellen in der ersten Richtung erstrecken; und einen statischen Direktzugriffsspeicher- (SRAM-) Zellenarray, der eine Vielzahl von SRAM-Zellen umfasst, die in der ersten Richtung aneinander angrenzen, wobei der SRAM-Zellenarray unterbrochene zweite Rippenleitungen umfasst.
  2. IC-Chip nach Anspruch 1, wobei jede der unterbrochenen zweiten Rippenleitungen sich über höchstens zwei der aneinander angrenzenden SRAM-Zellen in der ersten Richtung erstreckt.
  3. IC-Chip nach Anspruch 1 oder 2, wobei die unterbrochenen zweiten Rippenleitungen mindestens umfassen: ein erstes Segment, das sich teilweise in eine erste SRAM-Zelle und eine zweite SRAM-Zelle erstreckt, die an die erste SRAM-Zelle angrenzt; ein zweites Segment, das sich teilweise in die zweite SRAM-Zelle und eine dritte SRAM-Zelle erstreckt, die an die zweite SRAM-Zelle angrenzt; und ein drittes Segment, das sich teilweise in die dritte SRAM-Zelle und eine vierte SRAM-Zelle erstreckt, die an die dritte SRAM-Zelle angrenzt; und wobei: das erste Segment von dem dritten Segment in der ersten Richtung durch eine erste Lücke getrennt ist; das zweite Segment von dem ersten Segment oder dem dritten Segment in einer zweiten Richtung durch eine zweite Lücke getrennt ist, wobei die zweite Richtung verschieden ist von der ersten Richtung; und die erste Lücke sich über eine Grenze zwischen der zweiten SRAM-Zelle und der dritten SRAM-Zelle erstreckt.
  4. IC-Chip nach einem der vorangegangenen Ansprüche, wobei: der SRAM-Zellenarray PMOSFETs und NMOSFETs umfasst; und die unterbrochenen zweiten Rippenleitungen Rippenleitungen für die PMOSFETs sind.
  5. IC-Chip nach einem der vorangegangenen Ansprüche, wobei der SRAM-Zellenarray eine oder mehrere durchgängige dritte Rippenleitungen für die NMOSFETs umfasst.
  6. IC-Chip nach einem der vorangegangenen Ansprüche, wobei alle durchgängigen dritten Rippenleitungen sich jeweils in der ersten Richtung über mindestens drei der aneinander angrenzenden SRAM-Zellen erstrecken.
  7. IC-Chip nach einem der vorhergehenden Ansprüche, wobei: die unterbrochenen zweiten Rippenleitungen jeweils Silizium-Germanium aufweisen; und die durchgängigen dritten Rippenleitungen jeweils ein Halbleitermaterial ohne Germanium aufweisen.
  8. IC-Chip nach einem der vorhergehenden Ansprüche, wobei: jede der SRAM-Zellen einen Pull-Up-Transistor umfasst; und jede der unterbrochenen zweiten Rippenleitungen in einem Drain des Pull-Up-Transistors endet.
  9. IC-Chip nach einem der vorhergehenden Ansprüche, wobei: der Logikschaltungs-Zellenarray weiter eine oder mehrere Isolationstransistoren umfasst, die jeweils zwischen zwei zugehörigen angrenzenden Logikschaltungszellen liegen; und jeder der Isolationstransistoren so konfiguriert ist, dass er eine elektrische Isolation zwischen den beiden zugehörigen angrenzenden Schaltungszellen herstellt.
  10. IC-Chip nach Anspruch 9, wobei: die Isolationstransistoren einen PMOSFET-Isolationstransistor und einen NMOSFET-Isolationstransistor umfassen; ein Gate des PMOSFET-Isolationstransistors elektrisch mit einer Vdd-Spannungsquelle verbunden ist; und ein Gate des NMOSFET-Isolationstransistors elektrisch mit einer Vss-Masse verbunden ist.
  11. IC-Chip nach Anspruch 9 oder 10, wobei jeder der Isolationstransistoren ein zugehöriges Gate umfasst, das an einer jeweiligen Grenze zwischen zwei aneinander angrenzenden Logikschaltungszellen liegt.
  12. IC-Chip nach einem der vorhergehenden Ansprüche, wobei: der Logikschaltungs-Zellenarray und der SRAM-Zellenarray jeweils einen NMOSFET und einen PMOSFET umfassen; ein Gate des PMOSFET des Logikschaltungs-Zellenarrays ein erstes Austrittsarbeitsmetall umfasst; ein Gate des PMOSFET des SRAM-Zellenarrays ein zweites Austrittsarbeitsmetall umfasst; ein Gate des NMOSFET des Logikschaltungs-Zellenarrays ein drittes Austrittsarbeitsmetall umfasst; ein Gate des NMOSFET des SRAM-Zellenarrays ein viertes Austrittsarbeitsmetall umfasst; und mindestens eines des ersten, des zweiten, des dritten und des vierten Austrittsarbeitsmetalls sich von einem Rest des ersten, des zweiten, des dritten und des vierten Austrittsarbeitsmetalls unterscheidet.
  13. IC-Chip nach Anspruch 12, wobei das erste Austrittsarbeitsmetall dicker als das zweite Austrittsarbeitsmetall ist.
  14. IC-Chip nach Anspruch 12 oder 13, wobei das dritte Austrittsarbeitsmetall einen höheren Aluminiumgehalt als das vierte Austrittsarbeitsmetall hat.
  15. Halbleitervorrichtung, umfassend: eine Vielzahl von Logikschaltungszellen, die in einer ersten Richtung aneinander angrenzend angeordnet sind; eine erste Rippenleitungen, die sich durchgängig über mindestens drei der Logikschaltungszellen in der ersten Richtung erstreckt; eine Vielzahl von statischen Direktzugriffsspeicher- (SRAM-) Zellen, die in der ersten Richtung aneinander angrenzend angeordnet sind; und eine Vielzahl von zweiten Rippenleitungen, die sich in höchstens zwei der SRAM-Zellen erstrecken; wobei: die zweiten Rippenleitungen voneinander getrennt sind; die zweiten Rippenleitungen PMOS-Rippenleitungen sind; und die zweiten Rippenleitungen jeweils Silizium-Germanium aufweisen.
  16. Halbleitervorrichtung nach Anspruch 15, weiter umfassend: eine dritte Rippenleitung, die sich durchgängig über mindestens drei der SRAM-Zellen in der ersten Richtung erstreckt, wobei die dritte Rippenleitung Silizium, aber kein Germanium umfasst.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, wobei: jede der SRAM-Zellen einen Pull-Up-Transistor umfasst; und jede der zweiten Rippenleitungen in einem Drain des Pull-Up-Transistors endet.
  18. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 15 bis 17, weiter umfassend: eine Vielzahl von PMOS-Isolationstransistoren und NMOS-Isolationstransistoren, die jeweils ein Gate umfassen, das an einer Grenze zwischen zwei jeweiligen aneinander angrenzend angeordneten Logikschaltungszellen liegt; wobei: das Gate jedes der PMOS-Isolationstransistoren elektrisch mit einer Vdd-Spannungsquelle verbunden ist; und das Gate jedes der NMOS-Isolationstransistoren elektrisch mit einer Vss-Masse verbunden ist.
  19. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 15 bis 18, wobei: die Logikschaltungszellen und die SRAM-Zellen jeweils einen NMOS und einen PMOS umfassen; ein Gate des PMOS der Logikschaltungszellen ein erstes Austrittsarbeitsmetall umfasst; ein Gate des PMOS der SRAM-Zellen ein zweites Austrittsarbeitsmetall umfasst; ein Gate des NMOS der Logikschaltungszellen ein drittes Austrittsarbeitsmetall umfasst; ein Gate des NMOS der SRAM-Zellen ein viertes Austrittsarbeitsmetall umfasst; das erste Austrittsarbeitsmetall dicker als das zweite Austrittsarbeitsmetall ist; und das dritte Austrittsarbeitsmetall einen höheren Aluminiumgehalt als das vierte Austrittsarbeitsmetall hat.
  20. Verfahren, umfassend: Ausbilden einer oder mehrerer durchgängiger erster Rippenleitungen in einem Logikschaltungs-Zellenarray, der eine Vielzahl von Logikschaltungszellen umfasst, die in einer ersten Richtung aneinander angrenzen, wobei die eine oder mehreren durchgängigen ersten Rippenleitungen so ausgebildet sind, dass sie sich jeweils über mindestens drei der aneinander angrenzenden Logikschaltungszellen in der ersten Richtung erstrecken; und Ausbilden von unterbrochenen zweiten Rippenleitungen in einem statischen Direktzugriffsspeicher- (SRAM-) Zellenarray, der eine Vielzahl von SRAM-Zellen umfasst, die in der ersten Richtung aneinander angrenzen, wobei die unterbrochenen zweiten Rippenleitungen sich jeweils in höchstens zwei der aneinander angrenzenden SRAM-Zellen erstrecken.
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