DE102006040281A1

DE102006040281A1 - Eingebettete Flash-Speichervorrichtungen auf SOI-Substraten und Verfahren der Anfertigung derselben

Info

Publication number: DE102006040281A1
Application number: DE102006040281A
Authority: DE
Inventors: Danny Pak-Chum Shum; Armin Tilke; Jiang Yan
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-09-09
Filing date: 2006-08-29
Publication date: 2007-03-22
Anticipated expiration: 2026-08-30
Also published as: US8031532B2; US20070057307A1; KR20070029580A; US7495279B2; US20100149882A1; DE102006040281B4; US7687347B2; TW200711035A; US20090135655A1; TWI312550B; KR100884151B1

Abstract

Flash-Speichervorrichtungsstrukturen und Verfahren zur Anfertigung derselben werden offenbart. Die Flash-Speichervorrichtungen werden hergestellt auf Silizium auf Isolator (SOI)-Substraten. Flache Grabenisolation (STI)-Bereiche und die vergrabene Oxidschicht des SOI-Substrats werden verwendet, um danebenliegende Vorrichtungen voneinander zu isolieren. Die Verfahren des Anfertigens erfordern weniger Lithographiemasken und können implementiert werden in alleinstehenden Flash-Speichervorrichtungen, eingebetteten Flash-Speichervorrichtungen und System auf einem Chip (SoC)-Flash-Speichervorrichtungen.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich allgemein auf die Anfertigung von Halbleitervorrichtungen, und spezieller auf Verfahren des Anfertigens und Strukturen für Flash-Speichervorrichtungen.

Hintergrund

Halbleitervorrichtungen werden in vielen Elektronik- und anderen Applikationen verwendet. Halbleitervorrichtungen umfassen integrierte Schaltkreise, die auf Halbleiterwafern ausgebildet sind durch Abscheiden vieler Arten von dünnen Materialfilmen über den Halbleiterwafern, und Strukturieren der dünnen Materialfilme, um die integrierten Schaltkreise auszubilden.

Eine Art von Halbleitervorrichtung ist eine Speichervorrichtung, in der ein Datum typischerweise als eine logische "1" oder "0" gespeichert ist. Speichervorrichtungen können statisch oder dynamisch sein. Dynamische Speichervorrichtungen erfordern es, aufgefrischt zu werden, um sich der Daten "zu erinnern", wohingegen statische Speichervorrichtungen es nicht erfordern, aufgefrischt zu werden, um gespeicherte Daten zu behalten.

Eine Art von statischer Speichervorrichtung, auf die in dem Fachgebiet auch als nicht-flüchtige Speicher(NVM)-Vorrichtung Bezug genommen wird, ist eine Flash-Speichervorrichtung. Eine Flash-Speichervorrichtung ist ein elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM), der häufig in Computern verwendet wird, digitalen Kameras, MP3-Playern, Spiel systemen und Speicher-Stick's, zum Beispiel, obwohl Flash-Speichervorrichtungen in anderen Anwendungen ebenso verwendet werden können. Flash-Speichervorrichtungen erfordern keine Betriebsspannung, um gespeicherte Daten zu behalten; sie behalten Daten auch dann, wenn die Betriebsspannungsquelle abgetrennt ist. In Flash-Speichervorrichtungen wird eine schaltkreisinterne Verdrahtung verwendet, um vorbestimmte Sektionen oder Blocks des Chips zu löschen, durch Anlegen eines elektrischen Feldes an den ganzen Chip, zum Beispiel.

Flash-Speichervorrichtungen umfassen typischerweise ein Feld aus Flash-Speicherzellen. Flash-Speicherzellen sind zugänglich zum Programmieren und Abrufen von Daten durch ein Feld aus Wortleitungen und Bitleitungen gekoppelt an das Feld aus Flash-Speicherzellen. Jede Flash-Speicherzelle umfasst ein Schwebegate und ein Steuergate, welche separiert sind durch einen dünnen Isolator. Flash-Speicherzellen werden programmiert durch Anlegen einer Spannung an das Steuergate. Flash-Speicherzellen speichern eine Ladung in dem Schwebegate und werden programmiert, verwendend Fowler-Nordheim Tunneln oder Kanal heiße Elektronen Injektion aus dem Kanal oder Source- und Drainbereichen.

Neuere Flash-Speicheranwendungen enthalten "eingebettete Flash-Speicher" und System auf einem Chip (SoC) Vorrichtungen, in denen ein Feld aus Flash-Speicherzellen und periphere Schaltung für die Flash-Speicherzellen ausgebildet werden auf einem Einzelchip oder integrierten Schaltkreis. Die periphere Schaltung kann Hochvoltschaltkreise umfassen, Logikschaltkreise für Mikrocontroler oder Prozessoren, und andere Arten von Vorrichtungen, die umfassen können Transistoren, Dioden, Bandlückenvorrichtungen, Kondensatoren, Spulen, und lineare Vorrichtungen, als Beispiele, obwohl andere Arten von Vorrichtungen in der peripheren Schaltung enthaltend sein können.

Eingebettete Flash-Speichervorrichtungen und SoC-Vorrichtungen sind schwerer anzufertigen und erfordern mehr Anfertigunsschritte und Lithografiemasken, um sie herzustellen.

Was in dem Fachgebiet benötigt wird, sind verbesserte Verfahren des Anfertigens eingebetteter Flash-Speichervorrichtungen und Strukturen derselben, die wenige dedizierte Lithografiemasken erfordern und Prozessierschritte für den Flash-Speicherabschnitt des Chips.

Außerdem ist ein Flash-Speicher eine relativ neue Technologie und es gibt Beschränkungen beim weiteren Verringern der Größe der Flash-Speicherzellen in aktuellen Entwürfen in der Industrie. Ein Flash-Speicher ist teurer anzufertigen als herkömmliche Speicherformen, wie DRAM's.

Was somit auch in dem Fachgebiet gebraucht wird, sind verbesserte Flash-Speicherentwürfe mit geringeren Anfertigungskosten und reduzierter Größe.

Silizium-auf-Isolator(SOI)-Substrate sind in der Halbleiterindustrie verwendet worden in anderen Vorrichtungen als Flash-Speichervorrichtungen, um eine hohe Performance zu erreichen und geringere Verlustleistung für SoC-Anwendungen. Als ein Beispiel werden Power PC^TM-Mikroprozessoren von International Business Machines (IBM) Corporation auf SOI-Substraten hergestellt. Jedoch sind SOI-Substrate noch nicht erfolgreich verwendet worden in Flash-Speichervorrichtungen, aufgrund eines schwebenden Substratkörpereffektes (floating body effect), der die Performance nachteilig beeinflusst und die Zuverlässigkeit der Flash-Speicherzellen, wie hierdrin noch weiter beschrieben wird.

Was somit auch gebraucht wird in dem Fachgebiet, ist ein Mittel des Integrierens von Flash-Speichervorrichtungen auf SOI-Substraten für SoC-Vorrichtungen, um eine geringere Verlustleistung zu erreichen und eine vergrößerte Performance.

Zusammenfassung der Erfindung

Diese und andere Probleme werden allgemein gelöst oder umgangen, und technische Vorteile werden allgemein erreicht durch bevorzugte Ausführungsformen der vorliegenden Erfindung, in der Flash-Speicherzellen ausgebildet werden auf SOI Substraten für SoC-Anwendungen. Das vergrabene Oxid des SOI Substrats wird verwendet, um die Isolation von danebenliegenden Flash-Speicherzellen zu erleichtern. Wannen der Flash-Speicherzellen werden vorgespannt, verringernd GIDL-Leckstrom und resultierend in bessere Isolation, Zuverlässigkeit und verbesserte Performance.

In Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein SOI-Substrat, das SOI-Substrat enthaltend ein Substrat, eine vergrabene isolierende Schicht angeordnet über dem Substrat, und eine Schicht aus Halbleitermaterial angeordnet über der vergrabenen isolierenden Schicht. Die Halbleitervorrichtung enthält eine Vielzahl Isolationsbereiche angeordnet in der Schicht aus Halbleitermaterial, worin sich jeder Isolationsbereich vollständig durch die Schicht aus Halbleitermaterial erstreckt. Die Halbleitervorrichtung enthält eine Vielzahl Flash-Speicherzellen auf dem SOI-Substrat, jede Flash-Speicherzelle mit einem Substratkörper (body), die Vielzahl Flash-Speicherzellen ist ausgerichtet in einem Feld aus Zeilen und Spalten. Jede Spalte aus Flash-Speicherzellen ist ausgebildet in einem kontinuierlichen Bereich der Halbleiterschicht und ist getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich derart, dass der Substratkörper jeder Flash-Speicherzelle in einer Spalte elektrisch gekoppelt ist an die Substratkörper jeder anderen Flash-Speicherzelle in dieser Spalte, aber elektrisch isoliert ist von den Substratkörpern jeder Flash-Speicherzelle in anderen Spalten.

In Übereinstimmung mit einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung enthält ein Verfahren des Anfertigens einer Halbleitervorrichtung: Vorsehen eines SOI-Substrats, das SOI-Substrat enthaltend ein Substrat, eine vergrabene isolierende Schicht angeordnet über dem Substrat, und eine Schicht aus Halbleitermaterial angeordnet über der vergrabenen isolierenden Schicht. Eine Vielzahl Isolationsbereiche wird ausgebildet in der Schicht aus Halbleitermaterial, jeder Isolationsbereich sich vollständig erstreckend durch die Schicht aus Halbleitermaterial. Ein Feld aus Spalten und Zeilen der Flash-Speicherzellen wird ausgebildet auf dem SOI-Substrat, jede Flash-Speicherzelle enthaltend einen Substratkörper, jede Spalte aus Flash-Speicherzellen ist ausgebildet in einem kontinuierlichen Bereich der Halbleiterschicht und ist getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich. Eine elektrische Verbindung ist vorgesehen zu jeder Spalte aus Flash-Speicherzellen, derart, dass die Substratkörper jeder Flash-Speicherzelle in irgendeiner Spalte unabhängig vorgespannt werden können mit Hinblick auf die anderen Spalten der Flash-Speicherzellen.

In Übereinstimmung mit noch einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung enthält ein Verfahren des Betreibens eines Flash-Speicherfeldes: Vorsehen eines Feldes aus Flash-Speicherzellen ausgerichtet in Reihen und Spalten, jede Flash-Speicherzelle mit einem Substratkörper und jede Spalte aus Flash-Speicherzellen wird ausgebildet in einem kontinuierlichen Bereich des Halbleiters, der einen vergrabenen Isolator überdeckt. Jede Spalte ist getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich. Eine Flash-Speicherzelle wird ausgewählt in einer der Spalten und eine erste Spannung wird an dem Substratkörper jeder Flash-Speicherzelle in der einen der Spalten angelegt. Eine zweite Spannung wird angelegt an den Substratkörper jeder Flash-Speicherzelle in einer Spalte, die unmittelbar neben der einen der Spalten liegt, und auf die ausgewählte Flash-Speicherzelle wird zugegriffen.

Vorteile bevorzugter Ausführungsformen der vorliegenden Erfindung enthalten: Vorsehen von Flash-Speicherzellenentwürfen, die skalierbar sind und verbesserte Performance haben. Die neuen Verfahren des Herstellens der Flash-Speichervorrichtungen und Strukturen derselben, die hierin erläutert sind, haben eine verringerte Anzahl von Anfertigungsprozessschritten und erfordern weniger Lithografiemasken, reduzierend Herstellungskosten. Eingebettete Flash-Speichervorrichtungen und SoC-Vorrichtungen, die SOI-Substrate verwenden, um die Peformance zu erhöhen, können hergestellt werden, die hierin beschriebenen Strukturen und Verfahren verwendend. Die Flash-Speicherzellen können umfassen Doppel- oder Dreifachwannen.

Das Vorhergehende hat die Merkmale und technischen Vorteile von Ausführungsformen der vorliegenden Erfindung ziemlich breit umrissen, damit die detaillierte Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden hiernach beschrieben werden, welche den Gegenstand der Ansprüche der Erfindung bilden. Es sollte durch Fachleute eingesehen werden, dass die Konzeption und spezifische offenbarte Ausführungsformen leicht als eine Basis zum Modifizieren oder Entwerfen anderer Strukturen oder Prozesse verwendet werden können, um die gleichen Zwecke der vorliegenden Erfindung auszuführen. Es sollte auch verstanden werden durch Fachleute, dass solche äquivalenten Konstruktionen sich nicht von dem Geist und Rahmen der Erfindung entfernen wie in den angehängten Ansprüchen angegeben.

Kurze Beschreibung der Zeichnungen
Für ein vollständigeres Verstehen der vorliegenden Erfindung und der Vorteile derselben wird nun Bezug genommen auf die folgenden Beschreibungen in Zusammenhang genommen mit den begleitenden Zeichnungen, in denen:
1 bis 10 Querschnittsansichten einer eingebetteten Flash-Speichervorrichtung zeigen an verschiedenen Anfertigungsstufen in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung;
11 zeigt eine Draufsicht auf eine eingebettete Flash-Speichervorrichtung angefertigt in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung; und
12 zeigt eine Querschnittsansicht eines Abschnitts des in 11 gezeigten Flash-Speicherfeldbereichs.
Korrespondierende Nummern und Symbole in den verschiedenen Figuren beziehen sich allgemein auf korrespondierende Teile, außer anders angezeigt. Die Figuren sind gezeichnet worden, um die relevanten Aspekte bevorzugter Ausführungsformen deutlich zu illustrieren und sind nicht notwendigerweise gezeichnet worden, um zu skalieren.
Detaillierte Beschreibung illustrativer Ausführungsformen
Das Anfertigen und Verwenden der gegenwärtig bevorzugten Ausführungsformen wird im Detail unten diskutiert. Es sollte jedoch eingesehen werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte vorsieht, die in einer breiten Vielzahl spezifischer Kontexte ausgeführt werden können. Die diskutierten spezifischen Ausführungsformen sind bloß illustrativ für spezifische Wege, um die Erfindung zu schaffen und verwenden, und beschränken den Rahmen der Erfindung nicht.
Flash-Speichervorrichtungen werden typischerweise ausgebildet, verwendend eine Dreifachwannenkonfiguration in einem Bulk-Substrat: ein Substrat hat einen ersten Dotierstofftyp, z. B. P Typ, und wird als eine erste Wanne betrachtet, eine zweite Wanne ist in dem Substrat ausgebildet aus einem zweiten Dotierstofftyp, z. B., eine N Wanne, und eine dritte Wanne ist ausgebildet innerhalb der zweiten Wanne, umfassend den ersten Dotierstofftyp, z. B., eine P Wanne. Alternativ können die erste Wanne und die dritte Wanne N Typ umfassen und die zweite Wanne kann P Typ umfassen, zum Beispiel. Auf die dritte Wanne der Flash-Speichervorrichtung wird in dem Fachgebiet oft als "Substratkörper" Bezug genommen, zum Beispiel.
In der Flash-Speichervorrichtungsherstellung sind erforderlich isolierende, danebenliegende dritte Wannen, z. B., die P Wannen in dem ersten Beispiel oben. U. S. Patent Nummer 6,909,139, welches hierin durch Bezugnahme einbezogen wird, betitelt "One Transistor Flash Memory Cell", herausgegeben am 21. Juni 2005, für Shum, u.a., offenbart einen Flash-Speicherentwurf, worin die P Wannen des EEPROMs voneinander isoliert sind durch tiefe Gräben. Jedoch erfordert dieses Verfahren eine zusätzliche Lithografiemaske, um die tiefen Gräben zu strukturieren und zusätzliche Ätz- und Ablagerungsschritte, um die tiefen Gräben zu ätzen und mit isolierendem Material zu füllen, welches Kosten zufügt und Komplexität zu dem Anfertigungsprozess.
Ein anderes Verfahren des Isolierens von P Wannen ist offenbart in U. S. Patent Nummer 6,438,030, betitelt "Non-Volatile Memory, Method of Manufacture, and Method of Programming", herausgegeben am 20. August 2002 für Hu, u.a., welches hierin durch Bezugnahme einbezogen wird. Flache oder tiefe Grabenisolation wird verwendet, um P Wannen der Speicherzellen zu isolieren. Jedoch sind die P Wannen in diesem Entwurf zu flach und sind nicht kompatibel mit Hochspannungs(HV)vorrichtungsentwürfen, welche höhere Sperrschicht(junction)-Durchbruchsspannungen erfordern, z. B., etwa 12 Volt oder größer, für Flash-Speichervorgänge. Somit erfordert dieser Stand der Technik Entwurf zwei zusätzliche HV-Wannenmasken, um die zwei HV-Wannen auszubilden, z. B., für einen n-Kanal Feldeffekttransistor (NFET) und p-Kanal Feldeffekttransistor (PFET), die die höhere Übergangs-Durchbruchsspannungen liefern.
In einer Veröffentlichung von Burnett, u.a., betitelt "An Advanced Flash Memory Technology on SOI", veröffentlicht in IEDM 98, 1998, Seiten 983 bis 986, IEEE, welche hierin durch Bezugnahme einbezogen wird, wird eine Flash-Speicherzelle ausgebildet, verwendend ein SOI-Substrat. LOKale Oxidation von Silizium(LOCOS)-Typ Isolation wird verwendet, worin eine dicke Schicht aus thermisch gewachsenem Siliziumdioxid verwendet wird, um danebenliegende Vorrichtungen zu trennen mit DiNOR-ähnlicher Vorspannung (drainseitige Vorspannung beim Schreiben auf geringe Vt-Zustände, und FN-FN Löschen bei hohen Vt-Zuständen). Jedoch involviert die Struktur schwebende Substratkörper, die ausgebildet sind auf dem vergrabenen Oxid (BOX) in den SOI-Substraten. Die schwebenden Substratkörper werden nicht an die gemeinsame P-Wanne angeschlossen (z. B., die dritte Wanne oder Substratkörper der Flash-Speicherzellen), und zwar, die P Wannen der Flash-Speicherzellen werden nicht vorgespannt. Das SOI (z. B., die Kombination des BOX und STI) isoliert die P Wannen, schaffend die Flash-Zellen mit schwebenden P Wannen, z. B., den P Wannen wird erlaubt, zu schweben, elektrisch. Die schwebenden Substratkörper verursachen heiße Locherzeugung und können den schwebenden Substratkörper aufladen durch kapazitives Koppeln, welches eine Zuverlässigkeitsangelegenheit ist. Die heiße Locherzeugung verursacht Vorrichtungsausfälle aufgrund von Tunneloxidbeeinträchtigung.
Die durch schwebende Substratkörper verursachten Probleme werden erläutert in einer Veröffentlichung von Chan, u.a., betitelt "Effect of Floating Body on Double Polysilicon Partially Depleated SOI Non-Volatile Memory Cell", IEEE Electron Device Letters, 2003, Seiten 1 bis 3, 0741-3103/03, IEEE, welche auch durch Bezugnahme hierin einbezogen wird. Der schwebende Substratkörpereffekt führt Instabilitäten in den Wert des Drainstroms während des Lesens und extra heißen Elektronengatestrom beim Programmieren ein, nachteilig beeinflussend die Lese- und Schreibvorgängen zu einer Flash-Speicherzelle.
Was in dem Fachgebiet gebraucht wird, ist ein Mittel des Isolierens von P Wannen von Flash-Speichervorrichtungen, das den schwebenden Substratkörpereffekt vermeidet, worin das Ausbilden der Isolation nicht teuer ist und gering an Komplexität. Was außerdem gebraucht wird, ist ein Mittel des Ausbildens solcher Isolation, das integrierbar ist in eingebettete Flash-Speichervorrichtungen, die Hochvolt (z. B., mit Betriebsspannung größer als 12 Volt)-CMOS-Vorrichtungen enthalten.
Ausführungsformen der vorliegenden Erfindung sehen Anfertigungsprozesse und Strukturen für Flash-Speichervorrichtungen vor, ausgebildet auf SOI-Substraten. Der Anfertigungsprozessfluss ist effizienter und kostengünstiger, mit einer verringerten Anzahl von Lithografiemasken und Anfertigungsprozessschritten, und sieht die Fähigkeit vor, die Größe von Flash-Speicherzellen weiter zu reduzieren. Die Substratkörper oder Wannen von auf SOI-Substraten ausgebildeten Flash-Speicherzellen werden vorgespannt, vermeidend den schwebenden Substratkörpereffekt.
Die vorliegende Erfindung wird beschrieben werden mit Hinblick auf bevorzugte Ausführungsformen in einem spezifischen Kontext, und zwar implementiert in eingebettete Flash-Speichervorrichtungen. Die Erfindung kann jedoch auch angewendet werden auf andere Anwendungen, wie alleinstehende Flash-Speicherfelder, die keine eingebaute oder auf dem Chip ausgeführte Unterstützungsschaltung und Vorrichtung haben, zum Beispiel.
1 bis 10 zeigen Querschnittsansichten von Halbleitervorrichtungen 100 an mancherlei Anfertigungsstufen in Über einstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung. Zuerst wird ein Werkstück 102 vorgesehen, umfassend ein Silizium-auf-Isolator (SOI) Substrat 102. Das SOI-Substrat 102 umfasst vorzugsweise eine erste Schicht aus halbleitendem Material 104, das Silizium umfassen kann, zum Beispiel, befestigt an einer vergrabenen Oxidschicht 106. Die vergrabene Oxidschicht 106 kann umfassen Siliziumdioxid oder andere isolierende Materialien, und es wird auf sie auch Bezug genommen hierin als eine vergrabene isolierende Schicht. Eine zweite Schicht aus halbleitendem Material 108 ist angeordnet auf der anderen Seite der vergrabenen Oxidschicht 106, wie gezeigt. Die zweite Schicht aus halbleitendem Material 108 ist typischerweise dünner als die erste Schicht aus halbleitendem Material 104, zum Beispiel. Die Halbleitermaterialschichten 104 und 106 können umfassen Silizium, Silizium-Germanium, Germanium, Germanium oder andere Halbleitermaterialien oder Kombinationen von halbleitenden Materialien, als Beispiele.
Die erste Schicht aus halbleitendem Material 104 kann umfassen ein Substrat, umfassend eine Dicke von etwa 400 Mikrometer oder größer, die vergrabene Oxidschicht 106 kann umfassen eine Dicke von etwa 0,3 Mikrometer oder weniger, und die zweite Schicht aus halbleitendem Material 108 kann umfassen eine Dicke von etwa 0,2 Mikrometer oder weniger, als Beispiele, obwohl diese Schichten alternativ andere Abmessungen umfassen können, zum Beispiel. Die zweite Schicht aus halbleitendem Material 108 kann teilweise verarmt oder voll verarmt werden, zum Beispiel, übereinstimmend mit ihrer Dicke. Zum Beispiel, wird eine dickere Schicht 108 allgemein als teilweise verarmtes SOI betrachtet, während eine dünnere Schicht 108 als ein vollständig verarmtes SOI betrachtet wird. Die erste Schicht und zweite Schicht aus halbleitendem Material 104 und 108 können implantiert sein mit Dotierstoffen, z. B., können sie N Typ sein oder P Typ, zum Beispiel. In dem gezeigten Beispiel sind die erste Schicht und zweite Schicht aus halbleitendem Material 104 und 108 P Typ, um N Kanal Flash-Speicher auszubilden. Jedoch können Ausführungsformen der vorliegenden Erfindung auch N Typ Schichten 104 und 108 umfassen, die P Kanal Flash-Speichervorrichtungen ausbilden, zum Beispiel.
Ein Unterlagenoxid 110 und ein Unterlagennitrid 112 werden ausgebildet über der zweiten Schicht aus halbleitendem Material 108. Das Unterlagenoxid 110 kann umfassen eine Dicke von etwa 5 Nanometer, und das Unterlagennitrid 112 kann umfassen eine Dicke von etwa 100 bis 150 Nanometer, als Beispiele, obwohl alternativ, das Unterlagenoxid 110 und Unterlagennitrid 112 andere Abmessungen umfassen können.
Die Halbleitervorrichtung umfasst einen ersten Bereich 114 und einen zweiten Bereich 116. Der erste Bereich 114 umfasst einen Bereich, wo später periphere Vorrichtungen ausgebildet werden, und der zweite Bereich 116 umfasst einen Bereich, wo später Flash-Speicherzellen ausgebildet werden. Die peripheren Vorrichtungen können umfassen Unterstützungsschaltung und Vorrichtungen für die Flash-Speicherzellen, zum Beispiel. Die peripheren Vorrichtungen können umfassen logische Vorrichtungen, wie Logik für Mikrocontroller oder Prozessoren, Hochvoltvorrichtungen, Niedervoltvorrichtungen, Leistungsvorrichtungen, Steuervorrichtungen zum Lesen und Schreiben zu den Flash-Speicherzellen, und/oder Kombinationen derselben, zum Beispiel. Die peripheren Vorrichtungen in dem ersten Bereich 114 können betrieblich gekoppelt sein an die Flash-Speicherzellen in dem zweiten Bereich 116. In einigen Ausführungsformen können die peripheren Vorrichtungen angepasst sein, um Funktionen auszuführen, die zu dem Informationszugriff zu oder von den Flash-Speicherzellen ohne Bezug sind, zum Beispiel.
Die Flash-Speicherzellen in dem zweiten Bereich 116 werden ausgebildet werden in einem Feld von Zeilen und Spalten und werden adressiert werden, verwendend leitende Leitungen ausgerichtet bzw. angeordnet in Zeilen und Spalten, auf die auch als Wortleitungen und Bitleitungen Bezug genommen wird, zum Beispiel. Jede Spalte aus Flash-Speicherzellen wird ausgebildet in einem kontinuierlichen Bereich der zweiten Schicht aus Halbleitermaterial 108 und wird getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich, derart, dass der Substratkörper jeder Flash-Speicherzelle in einer Spalte elektrisch gekoppelt ist mit den Substratkörpern jeder anderen Flash-Speicherzelle in dieser Spalte, aber elektrisch isoliert ist von den Substratkörpern jeder Flash-Speicherzelle in anderen Spalten, was hierin weiter beschrieben wird. Zwei Transistoren werden in dem ersten Bereich 114 gezeigt werden, ausgebildet in einem komplementären Arrangement, z. B., wie eine komplementäre Metalloxidhalbleiter(CMOS)vorrichtung, und nur ein Schwebegatetransistor wird in dem zweiten Bereich 116 gezeigt werden, in 1 bis 10; jedoch können hunderte oder tausende von Vorrichtungen ausgebildet werden in dem ersten Bereich 114 und zweiten Bereich 116. Es können zwei oder mehr erste Bereiche 114 und zwei oder mehr zweite Bereiche 116 ausgebildet werden auf dem SOI-Substrat 102, nicht gezeigt in den Figuren.
Das Unterlagennitrid 112, das Unterlagenoxid 110 und die zweite Schicht aus halbleitendem Material 108 werden strukturiert mit einem Muster für flache Grabenisolation (STI) in dem ersten Bereich 114 und dem zweiten Bereich 116 des Werkstücks 102. Zum Beispiel, kann eine Schicht aus Fotoresist (nicht gezeigt) über dem Unterlagennitrid 112 abgeschieden werden, und die Schicht aus Fotoresist kann strukturiert werden, verwendend Lithografie. Die strukturierte Schicht aus Fotoresist wird dann verwendet als eine Maske während freiliegende Abschnitte des Unterlagennitrids 112 und Unterlagenoxids 110 weggeätzt werden. Das Muster der STI wird auch übertragen zu der zweiten Schicht aus halbleitendem Material 108 durch Ätzen der zweiten Schicht aus halbleitendem Material 108. Somit ist das Muster der STI umfassenden Gräben ausgebildet in dem Unterlagennitrid 112, dem Unterlagenoxid 110 und der zweiten Schicht aus halbleitendem Material 108, worin die Gräben sich vollständig erstrecken bis zu der Deckfläche der vergrabenen Oxidschicht 106. Der Ätzprozess für die zweite Schicht aus halbleitendem Material 108 kann angepasst werden, um zu stoppen, wenn die vergrabene Oxidschicht 106 erreicht ist, zum Beispiel. Eine andere gut bekannte Strukturierungsmethode, um die oben erwähnte Resistmaske zu ersetzen, besteht darin, eine Hartmaske (z. B., eine Oxidschicht) zu verwenden, um Sub-Nanometertechnologieknoten STI Strukturieren zu erzeugen zum Ätzen und Füllen, zum Beispiel.
Eine optionale Auskleidung 118 kann an den Seitenwänden und Bodenfläche der STI Gräben ausgebildet werden. Die Auskleidung 118 kann umfassen etwa 20 Nanometer oder weniger eines Oxids wie Siliziumdioxid, zum Beispiel, obwohl die Auskleidung 118 alternativ andere Abmessungen und Materialien umfassen kann. Die Auskleidung 118 kann ausgebildet werden durch Oxidieren der Seitenwände des Grabens, z. B., durch Inkontaktbringen der Vorrichtung 100 mit Sauerstoff oder einem Gemisch aus Sauerstoff und Stickstoff, z. B., um eine Auskleidung 118 auszubilden, umfassend ein Oxid oder Oxinitrid, zum Beispiel. Die Auskleidung 118 kann an den Seitenwänden des Unterlagenoxids 110 ausgebildet werden, aber nicht an den Seitenwänden des Unterlagennitrids 112, wie gezeigt, zum Beispiel. Die Auskleidung 118 ist optional und repariert die Oberfläche der Gräben nach dem Ätzprozess, um die STI Gräben zu bilden, zum Beispiel, um Stress abzubauen.
Die mit der optionalen Oxidauskleidung ausgekleideten STI Gräben werden mit einem isolierenden Material 120 gefüllt, das Siliziumdioxid umfassen kann, zum Beispiel. Die STI Gräben können gefüllt werden durch Abscheiden von hochdichtem Plasma (HDP) Oxid oder durch einen Fließ-Füllprozess, als Beispiele, obwohl andere Verfahren und Materialien verwendet werden können. Alles überschüssige isolierende Material 120 wird entfernt von der Deckoberfläche des Unterlagennitrids 112, z. B., verwendend einen chemisch-mechanischen Polierpro zess (CMP). Die Auskleidung 118 und das isolierende Material 120 umfassen STI Bereiche 118/120 für danebenliegende Vorrichtungen ausgebildet in dem ersten Bereich 114 und in dem zweiten Bereich 116, und umfassen auch STI Bereiche 118/120 zum Isolieren von Vorrichtungen in dem ersten Bereich 114 von Vorrichtungen in dem zweiten Bereich 116, zum Beispiel. Auf die STI Bereiche 118/120 wird hier auch als Isolationsbereiche Bezug genommen, zum Beispiel. Das Unterlagenitrid 112 und das Unterlagenoxid 110 werden dann entfernt.
Als Nächstes, bezugnehmend auf die 3, welche eine Querschnittsansicht der Halbleitervorrichtungen 100 entlang einer Wortleitungsrichtung zeigt (z. B., eine Querschnittsansicht entlang einer Bitleitungsrichtung angeordnet im Wesentlichen senkrecht zu der Wortleitungsrichtung würde eine verschiedene Struktur zeigen, die beschrieben und gezeigt wird weiter hierdrin). Die freiliegende Deckfläche der zweiten Schicht aus halbleitendem Material 108 wird implantiert mit Dotierstoffen, um Wannen 122a und 124 auszubilden in dem ersten Bereich 114 und Wanne 122b in dem zweiten Bereich 116, wie gezeigt. Zum Beispiel, kann eine Schicht aus Fotoresist (nicht gezeigt) abgeschieden werden und strukturiert, und P Typ Dotierstoffe können implantiert werden, um die Wannen 122a und 122b gleichzeitig auszubilden in dem ersten Bereich 114 und dem zweiten Bereich 116. Dann wird die Schicht aus Fotoresist entfernt und eine andere Schicht aus Fotoresist (auch nicht gezeigt) kann abgeschieden werden und strukturiert, und N Typ Dotierstoffe können implantiert werden, um Wanne 124 auszubilden in dem ersten Bereich 114. Die P Wanne 122a und die N Wanne 124 können die Wannen der CMOS-Vorrichtung umfassen, zum Beispiel, welche umfassen können Logik und/oder Hochvolt (HV) Vorrichtungen, als Beispiele. Die P Wanne 122b umfasst vorzugsweise die P Wanne oder "Substratkörper" eines Flash-Speicherfeldes in dem zweiten Bereich 116, zum Beispiel. Die Substratkörper 122b jeder Flash-Speicherzelle in einer Spalte werden vorzugsweise ausgebildet in einer kontinuierlichen Wanne innerhalb eines kontinuierli chen Bereichs der zweiten Schicht aus halbleitendem Material 108, auf welches hierin auch Bezug genommen wird als Halbleiterschicht, zum Beispiel.
Eine dünne isolierende Schicht 126 wird dann ausgebildet über der zweiten Schicht aus halbleitendem Material 108. Die dünne isolierende Schicht 126 umfasst vorzugsweise ein Oxid, wie Siliziumdioxid oder Siliziumoxinitrid, obwohl die dünne isolierende Schicht 126 alternativ dielektrische Materialien mit großem ε umfassen kann, wie Al₂O₃ oder HfSiON, Kombinationen oder Mehrfachschichten derselben, oder Kombinationen oder Mehrfachschichten derselben mit Siliziumdioxid, als Beispiele, obwohl andere Materialien auch verwendet werden können. Die dünne isolierende Schicht 126 umfasst vorzugsweise eine Dicke von etwa 20 Nanometer oder weniger, und umfasst in einer Ausführungsform bevorzugt eine Dicke von etwa 7 bis 10 Nanometer, als Beispiele, obwohl die dünne isolierende Schicht 126 alternativ andere Abmessungen umfassen kann. Die dünne isolierende Schicht 126 kann ausgebildet werden durch thermische Oxidation der freiliegenden zweiten Schicht aus halbleitendem Material 108 bei einer erhöhten Temperatur, typischerweise bei etwa 900 bis 1050°C, für einige Minuten in einer Sauerstoff- oder Oxinitridumgebung, zum Beispiel, obwohl die dünne isolierende Schicht 126 alternativ ausgebildet werden kann durch andere Verfahren. Die dünne isolierende Schicht 126 bildet das Schwebegateoxid der Flash-Speicherzelle in dem zweiten Bereich 116. Die dünne isolierende Schicht 126 kann nicht ausgebildet werden über der Deckfläche der STI Bereiche 118/120, weil ein Oxidmaterial wie Material 120 allgemein nicht oxidiert, zum Beispiel, wie gezeigt.
Eine Schicht aus leitendem Material 128 wird abgeschieden oder ausgebildet über der dünnen isolierenden Schicht 126, wie in 3 gezeigt. Die Schicht aus leitendem Material 128 umfasst vorzugsweise ein halbleitendes Material, und kann alternativ umfassen ein Metall oder ein Halbleitermaterial und ein Metall, als Beispiele. In einer Ausführungsform um fasst die Schicht aus leitendem Material 128 vorzugsweise etwa 150 Nanometer oder weniger, z. B., etwa 90 Nanometer, Polysilizium, das in-situ schwach dotiert wird, z. B., mit N Typ Dotierstoffen, für eine N Kanal Flash-Speichervorrichtung. Alternativ kann die Schicht aus leitendem Material 128 andere Materialien umfassen und/oder kann in-situ schwach dotiert werden mit P Typ Dotierstoffen, zum Beispiel, für eine P Kanal Flash-Speichervorrichtung, und die Schicht aus leitendem Material 128 kann andere Abmessungen umfassen. Das leitende Material 128 wird das Schwebegate der Flash-Speicherzelle bilden in dem zweiten Bereich 116.
Eine Schicht aus Fotoresist 130 wird ausgebildet über der Deckfläche der Schicht aus leitendem Material 128, wie in 3 gezeigt. Die Schicht aus Fotoresist 130 dient als eine Maske, um die Schwebegates der Flash-Speicherzellen in der Bitleitungsrichtung in dem zweiten Bereich 116 auszubilden, und somit kann auf die Schicht aus Fotoresist 130 auch als eine "Schwebegatemaske" Bezug genommen werden. Die Schicht aus Fotoresist 130 wird strukturiert, um einen Teil der Schicht aus Fotoresist 130 zu entfernen von über dem STI 118/120 in dem zweiten Bereich 116 und Abschnitten des ersten Bereichs 114, wie gezeigt, freilegend einen Teil der Schicht aus leitendem Material 128 auf dem STI in dem zweiten Bereich 116 und Abschnitten des ersten Bereichs 114. Die freigelegte Schicht aus leitendem Material 128 in dem zweiten Bereich 116 und Abschnitten des ersten Bereichs 114 wird entfernt von über dem STI 118, 120 durch einen Ätzprozess, z. B., verwendend ein reaktives Ionenätzen (RIE) und verwendend die Schicht aus Fotoresist 130 als eine Maske, obwohl alternativ andere Ätzprozesse verwendet werden können. Der Ätzprozess stoppt an der dünnen isolierenden Schicht 126 und kann Schlitze ausbilden, die sich in eine Richtung hinein und heraus aus der Seite erstrecken (z. B., das Papierstück, auf dem dieser Text gedruckt ist), in der Schicht aus leitendem Material 128, ausbildend trennende Schwebegates 128 für jede Flash-Speicherzelle, zum Beispiel, wie in 4 gezeigt.
Das halbleitende Material 128 in dem zweiten Bereich 116 umfasst Streifen aus dem halbleitenden Material 128 verlaufend in der Bitleitungsrichtung, z. B., hinein und heraus aus dem Papier. Die Schicht aus Fotoresist 130 wird dann entfernt.
Bezugnehmend auf 4, welche eine Querschnittsansicht der Halbleitervorrichtung 100 zeigt, entlang der Wortleitungsrichtung, wird eine isolierende Schicht 132 ausgebildet über der Schicht aus leitendem Material 128 und über den freiliegenden Abschnitten des STI Bereichs 118/120. Die isolierende Schicht 132 umfasst vorzugsweise eine Dicke von etwa 12 bis 25 Nanometer, und kann umfassen eine Dreifachschicht aus Oxid/Nitrid/Oxid (ONO) in einer Ausführungsform, als Beispiele, obwohl alternativ die isolierende Schicht 132 ein dielektrisches Material mit großem ε umfassen kann, wie HfSiO₂, HfSiON, Al₂O₃, oder andere Materialien und Abmessungen. Die isolierende Schicht 132 wird die isolierende Schicht bilden zwischen dem Schwebegate und dem Steuergate der Flash-Speicherzelle in dem zweiten Bereich 116, wie weiter hierin zu beschreiben sein wird. Auf die isolierende Schicht 132 wird hierin auch Bezug genommen als ein Zwischenpolydielektrikum 132 oder eine ONO-Schicht 132, zum Beispiel.
In einer Ausführungsform kann die isolierende Schicht 132 umfassen eine erste Schicht umfassend ein Niedrigtemperaturpolysiliziumoxid, eine zweite Schicht umfassend ein Niedrigdruck chemische Dampfablagerung (LPCVD) Nitrid angeordnet über der ersten Schicht, und eine dritte Schicht umfassend ein Hochtemperaturoxid angeordnet über der zweiten Schicht. Zum Beispiel kann die erste Schicht ausgebildet werden durch thermische Oxidation der Halbleitervorrichtung 100 mit etwa 900°C, und in Kontaktbringen des leitenden Materials 128 mit Sauerstoff; die zweite Schicht kann ausgebildet werden durch Abscheiden von Siliziumnitrid verwendend LPCVD, und die dritte Schicht kann ausgebildet werden durch Erhitzen der Halbleitervorrichtung 100 in der Anwesenheit von Dampf, um die zweite Schicht bei einer Temperatur von etwa 900°C zu oxidieren, und/oder Abscheiden von Oxid oder Reoxidieren der zweiten Schicht aus Nitrid, um Siliziumdioxid zu bilden.
Eine andere Schicht aus Fotoresist 134 wird abgeschieden über der isolierenden Schicht 132, wie in 4 gezeigt. Die Schicht aus Fotoresist 134 wird strukturiert, um den ersten Bereich 114 des Werkstücks 102 freizulegen.
Die freigelegte isolierende Schicht 132, das leitende Material 128, und die isolierende Schicht 126 in dem ersten Bereich 114 werden weggeätzt verwendend die Schicht aus Fotoresist 134 als eine Maske, wie in einer Querschnittsansicht der Halbleitervorrichtung 100 in der Wortleitungsrichtung in 5 gezeigt, freilegend die Wannen 122a und 124 und zweite Schicht aus Halbleitermaterial 108 in dem ersten Bereich 114. Eine isolierende Schicht 136 wird ausgebildet über den Wannen 122a und 124 und zweiten Schicht aus halbleitendem Material 108 in dem ersten Bereich 114, z. B., durch Inkontaktbringen der Halbleitervorrichtung 100 mit Sauerstoff, um die Deckfläche der Wannen 122a und 124 und zweiten Schicht aus Halbleitermaterial 108 zu oxidieren, zum Beispiel, obwohl alternativ die isolierende Schicht 136 auch durch andere Verfahren ausgebildet werden kann.
Wenn die isolierende Schicht 136 verwendet wird, um ein dickes Gateoxid für eine Hochvoltschaltung (nicht gezeigt) in dem ersten Bereich 114 auszubilden, kann eine andere Schicht aus Fotoresist (nicht gezeigt) abgeschieden werden und strukturiert über der isolierenden Schicht 136, freilegend nur Niedrigvoltschaltungsgebiete (ebenfalls nicht gezeigt) in dem ersten Bereich 114, gefolgt von einem Nassätzen und Resistabziehen, und eine andere isolierende Schicht 136 wird thermisch gewachsen über den Wannen 122a und 124 und zweiten Schicht aus Halbleitermaterial 108 in dem ersten Bereich 114. Somit kann ein dickes und dünnes Gateoxid für periphere Vorrichtungen in dem ersten Bereich 114 auf diese Art ausgebil det werden, zum Beispiel, in Übereinstimmung mit der Art von peripherer Schaltung.
Die isolierende Schicht 136 umfasst vorzugsweise Siliziumdioxid oder andere isolierende Materialien, zum Beispiel. Die isolierende Schicht 136 hat vorzugsweise eine Dicke, die geeignet ist für die Art der Vorrichtung oder Schaltung in dem ersten Bereich 114 der Halbleitervorrichtung 100, zum Beispiel. Insbesondere hat, für periphere Vorrichtungen in dem ersten Bereich 114 umfassend Hochspannungsvorrichtungen und Schaltungssysteme, die isolierende Schicht 186 vorzugsweise eine Dicke von etwa 12 bis 24 Nanometer für Hochspannungsschaltungssysteme, zum Beispiel. Für periphere Vorrichtungen in dem ersten Bereich 114 umfassend Niedrigspannungsvorrichtungen und Schaltungssysteme, kann die isolierende Schicht 136 eine Dicke von etwa 1,5 bis etwa 2,2 Nanometer umfassen, als Beispiele. Insbesondere umfassen, zum Beispiel, Niedrigspannungsvorrichtungen in dem ersten Bereich 114 umfassend Vorrichtungen mit kleinem Leckstrom vorzugsweise eine isolierende Schicht 136 mit einer Dicke von etwa 2 bis 2,5, und bevorzugter in einigen Ausführungsformen, etwa 2,1 bis 2,3 Nanometer, und Niedrigspannungsvorrichtungen in dem ersten Bereich 114 umfassend Vorrichtungen mit hoher Performance umfassen vorzugsweise eine isolierende Schicht 136 Dicke von etwa 1,6 bis 1,8 Nanometer, als Beispiele, obwohl andere Dicken alternativ verwendet werden können. Vorrichtungen mit hoher Performance können, zum Beispiel, einen I_on (Arbeitsstrom bei einem vorbestimmten V_dd) von größer als 800 Mikroampere/Mikrometer im 90 Nanometertechnologieknoten und darunter für NFET Vorrichtungen haben, und können einen I_on von größer als 500 Mikroampere/Mikrometer bei 90 Nanometer und darunter für PFET Vorrichtungen haben, als Beispiele. Alternativ kann jedoch die isolierende Schicht 136 andere Abmessungen und Materialien umfassen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung.
Wenn die Vorrichtungen in dem Niedrigspannungsgebiet des ersten Bereichs 114 Logikanwendungen umfassen, wie Niedrigvoltschaltungssysteme, z. B., mit einer Betriebsspannung von etwa 3,0 Volt oder weniger, und dann die Vorrichtungen in dem ersten Bereich 114 weiter unterteilt werden können in Gebiete mit kleinem Leckstrom. In diesem Fall kann eine andere Schicht aus Fotoresist (nicht gezeigt) abgeschieden werden nach der Ausbildung der Hochspannungsgebiete über der isolierenden Schicht 136. Die zusätzliche Schicht aus Fotoresist wird strukturiert, um nur das Gebiet mit kleinem Leckstrom freizulegen in dem ersten Bereich 114 des Werkstücks 102, gefolgt von einer Nassätzung und Resistabziehen. Dann wird eine andere isolierende Schicht 136 thermisch aufgewachsen über den Wannen 122a und 124, und über der zweiten Schicht aus Halbleitermaterial 108 in dem ersten Bereich 114. Die Prozessierabfolge wird dann wieder aufgenommen, um der obigen Diskussion der Ausbildung der isolierenden Schicht 136 der Niedrigspannungsvorrichtung zu folgen. Auf die duale Ausbildung der isolierenden Schicht 136 wird oft in dem Fachgebiet als ein "Dualgateoxid" (DGO) 136 Ausbildungsprozess Bezug genommen, zum Beispiel. Die isolierende Schicht 136 für Gebiet mit kleinem Leckstrom umfasst vorzugsweise eine Dicke von etwa 2 bis 2,5 Nanometer, und kann bevorzugter eine Dicke von etwa 2,1 bis 2,3 Nanometer umfassen in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Erfindung, als Beispiele, um Transistoren mit kleinem Leckstrom zu optimieren und mittlerer Performance in den optionalen Niedrigspannungsschaltungsbereichen des ersten Bereichs 114.
Somit kann die isolierende Schicht 136 eine oder mehrere Dicken umfassen, z. B., zwei oder mehr Dicken, oder drei oder mehr Dicken, in dem ersten Bereich 114 des Werkstücks 102, abhängend von der isolierenden Schicht 136, die gefordert ist, für die besondere Art von Vorrichtungen, die in dem ersten Bereich 114 ausgebildet sind. Die isolierende Schicht 136 kann ein Gatedielektrikummaterial umfassen für die Vor richtungen, die in dem peripheren oder ersten Bereich 114 ausgebildet sind, zum Beispiel.
Es wird angemerkt, dass die Abfolge des Ausbildens der isolierenden Schicht 136 für Hochspannungsschaltungsoxid und Dualgateoxidprozesse kritisch ist und mit einem dickeren Oxid beginnen und einem dünneren Oxid enden kann, um Dünnoxidqualität zu erhalten, welche erfordert ist, bei den Geschwindigkeits-Weg-Schaltungssystemen. Rücksicht muss genommen werden auf teilweises Oxidentfernen während jedes Resistabzieh- und Säuberungsschritts, und hinzugefügtes Oxidwachstum auf jedem Bereich während jedes seines thermisch gewachsenen Zyklus, um die Enddicke des Oxids 136 zu schaffen. Die isolierende Schicht 132 in dem zweiten Bereich 116 erfährt ähnliches Wachstum an dem Deckoxid der ONO-Schicht 132, aber vorzugsweise, bleibt die Enddicke der ONO-Schicht 132 unverändert in dem zweiten Bereich 116 nach der Ausbildung der isolierenden Schicht 136 in dem ersten Bereich 114 in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, zum Beispiel.
Eine andere leitende Schicht 140 wird ausgebildet über der Schicht aus Oxid 136 und STI Bereich 118/120 in dem ersten Bereich 114, und über isolierender Schicht 132 und STI Bereich 118/120 in dem zweiten Bereich 116, wie in 6 gezeigt. Die leitende Schicht 114 umfasst vorzugsweise ein halbleitendes Material wie Polysilizium und umfasst vorzugsweise eine Dicke von etwa 90 bis 110 Nanometer, als ein Beispiel, obwohl alternativ, die leitende Schicht 140 andere Materialien und Abmessungen umfassen kann. Die leitende Schicht 114 bildet die Steuergates der Flash-Speicherzellen in dem zweiten Bereich 116 über dem Zwischenpolydielektrikum 132. Das unter dem Zwischenpolydielektrikum 132 angeordnete leitende Material 128 bildet die Schwebegates der Flash-Speicherzellen, und die unter dem leitenden Material 128 angeordnete isolierende Schicht 126 bildet das Schwebegateoxid der Flash-Speicherzellen in dem zweiten Bereich 116, wie in 6 gezeigt, welche eine Querschnittsansicht der Halbleitervorrichtung 100 in der Wortleitungsrichtung zeigt.
Eine isolierende Schicht 142 wird abgeschieden über der leitenden Schicht 140. Die isolierende Schicht 142 umfasst vorzugsweise etwa 10 bis 100 Nanometer Tetraethylorthosilan (TEOS), als ein Beispiel, obwohl alternativ, die isolierende Schicht 142 andere Materialien und Abmessungen umfassen kann. Eine Schicht aus Fotoresist 144 wird abgeschieden über der isolierenden Schicht 142 und strukturiert mit einem gewünschten Muster für die Steuergates der Flash-Speicherzellen in dem zweiten Bereich 116. Eine Antireflektivbeschichtung (nicht gezeigt) kann auch enthalten sein in dem Stapel mit der Schicht aus Fotoresist 144/isolierender Schicht 142. Die isolierende Schicht 142 umfasst eine Hartmaske zum Strukturieren der Steuergates 140 der Flash-Speicherzelle, zum Beispiel.
Die Schicht aus Fotoresist 144 wird verwendet als eine Maske, um die isolierende Schicht 142 zu strukturieren. Die Schicht aus Fotoresist 144 wird verwendet als eine Maske, um das Steuergate zu strukturieren und Schwebegate in der Wortleitungsrichtung, und somit kann auf sie Bezug genommen werden als eine "gestapelte Gatemaske". Die Schicht aus Fotoresist 144 kann oder kann nicht entfernt werden, und die isolierende Schicht 142, und optional, auch der Fotoresist 144 kann verwendet werden als eine Maske, um die leitende Schicht 140 zu strukturieren und das Zwischenpolydielektrikum 132 ebenso wie die erste leitende Schicht 128 mit dem Ätzprozess stoppend an der isolierenden Schicht 126 in dem zweiten Bereich 116, wie in einer Querschnittsansicht in 7 gezeigt, welche die Halbleitervorrichtung 100 zeigt in der Bitleitungsrichtung (es wird angemerkt, dass die vorherigen Figuren eine Ansicht der Halbleitervorrichtung 100 in der Wortleitungsrichtung zeigen). Zum Beispiel kann ein RIE-Prozess verwendet werden, um die leitende Schicht 140 zu strukturieren, das Zwischenpolydielektrikum 132 und die leitende Schicht 128. Die Gates der Flash-Speicherzellen in dem zweiten Bereich 116 umfassen nach dem Ätzprozess mit gestapelter Gatemaske ein rechteckiges Schwebegate 128 in der Wortleitungsrichtung und ein Steuergate 140 umfassend einen relativ langen Streifen aus leitendem Material 140 entlang der Wortleitungsrichtung, zum Beispiel.
Als Nächstes wird ein Implantationsprozess verwendet, um die Source- und Drainbereiche 146 auszubilden in der Wanne 122b in dem zweiten Bereich 116, z. B., durch die isolierende Schicht 126 hindurch, auch in 7 gezeigt. Zum Beispiel umfassen, wenn die Wanne 122b eine P Wanne umfasst, die Source- und Drainbereiche 146 N Anschlüsse. Die Halbleitervorrichtung 100 wird dann erhitzt, um die implantierten Dotierstoffe zu diffundieren und die Source- und Drainbereiche 146 auszubilden, zum Beispiel. Die eine Hartmaske umfassende isolierende Schicht 142 wird dann entfernt, z. B., verwendend einen RIE- oder anderen Entfernprozess in dem ersten Bereich 114 ebenso wie zweiten Bereich 116. Abschnitte der isolierenden Schicht 126 in anderen Gebieten als der Gatestapel 140/132/128/126 werden auch entfernt.
Als Nächstes bezugnehmend auf 8, welche die Halbleitervorrichtung 100 wieder in der Bitleitungsrichtung zeigt in einer Querschnittsansicht, wird nachdem die Hartmaske 142 entfernt ist, ein Seitenwandisolator 148 ausgebildet an den Seitenwänden des Steuergates 140, Zwischenpolydielektrikums 132, Schwebegates 128 und Schwebegateoxids 126, z. B., durch Inkontaktbringen der Halbleitervorrichtung 100 mit einer Sauerstoff enthaltenden Substanz in einem Ofen, zum Beispiel, obwohl andere Verfahren auch verwendet werden können. Eine kleine Menge Oxid, z. B., etwa 10 bis 20 Nanometer, kann auch aufgewachsen werden an freigelegte Siliziumoberflächen in anderen Gebieten als der Gatestapel 140/132/128/126, ebenso auf Schicht 140 in Bereichen 119 und 116, zum Beispiel.
Eine isolierende Schicht 150 umfassend TEOS oder anderes Hartmaskenmaterial, zum Beispiel, obwohl andere Materialien auch benutzt werden können, wird abgeschieden über dem Seitenwandisolator 148 in dem zweiten Bereich 116 ebenso wie über der leitenden Schicht 140 in dem ersten Bereich 114, freiliegenden Abschnitten der zweiten Schicht aus Halbleitermaterial 108, und der leitenden Schicht 140, wie in 8 gezeigt. Eine Schicht aus Fotoresist 152 wird abgeschieden über der isolierenden Schicht 150, und die Schicht aus Fotoresist 152 wird strukturiert mit einem gewünschten Muster für die Gates der peripheren Vorrichtungen in dem ersten Bereich 114. Das Muster der Schicht aus Fotoresist 152 wird übertragen zu der isolierenden Schicht 150, und die Schicht aus Fotoresist 152 und/oder isolierender Schicht 150 werden verwendet als eine Maske während Abschnitte der leitenden Schicht 140 und isolierenden Schicht 136 weggeätzt werden, um Gates 140 zu bilden und Gateoxid 136 der peripheren Vorrichtungen 162 in dem ersten Bereich 114, wie in 9 gezeigt. Freiliegende Abschnitte der zweiten Schicht aus Halbleitermaterial 108 werden implantiert mit Dotierstoffen, um schwach dotierte Drain (LDD) Erweiterungen 154 und 156 zu bilden, z. B., wenn die peripheren Vorrichtungen 162 Hochvoltvorrichtungen umfassen. Zum Beispiel umfassen LDD Erweiterungen 154 vorzugsweise N dotierte Bereiche ausgebildet in P Wannen 122a, und LDD Erweiterungen 156 umfassend vorzugsweise P dotierte Bereiche ausgebildet in N Wannen 124. Schließlich wird die Hartmaskenschicht 150 entfernt von beiden Bereichen 114 und 116.
Ein Seitenwandisolator 158 wird ausgebildet an Seitenwänden der Gates 140 und Gateoxid 136 der peripheren Vorrichtungen 162 in dem ersten Bereich 114. Der Seitenwandisolator 158 wird vorzugsweise ausgebildet durch einen schnellen thermischen Erhitzungs(RTA)prozess, welcher ein viel kleineres thermisches Budget haben kann als die Ausbildung von Seitenwand 148 für die Flash-Speichervorrichtungen in dem zweiten Bereich 116, zum Beispiel. Das Prozessieren der Halbleiter vorrichtung 100 wird dann fortgesetzt, zum Beispiel, optional ausbildend zusätzliche Abstandshalter, Source- und Drainimplantationsprozesse und Erhitzungsprozesse, ausbildend Silizide (nicht gezeigt) an den Gates 140 in den ersten und zweiten Bereichen 114 und 116, abscheidend isolierendes Material 164, ausbildend Source- und Drainkontakte (nicht gezeigt), die Enden an Schicht 146, ausbildend P Wannenkontakte 166, die Enden an P+ Diffusionsbereichen über P Wanne 122b, wie in 10 gezeigt, und ausbildend P Substratkontakte 172 über einem P Substrat innerhalb des Werkstücks 102, wie in 11 gezeigt.
Vorteilhafterweise sehen die P Wannenkontakte 166 elektrische Verbindungen vor zu den P Wannen 122b oder Substratkörper der Flash-Speichervorrichtungen 160 in dem zweiten Bereich 116 für jede Spalte oder Bitleitung der Flash-Speicherzellen, so dass die P Wannen 122b vorgespannt werden können oder verbunden mit einem vorbestimmten Spannungsniveau. Zum Beispiel werden die P Wannen 122b vorzugsweise auf ein Spannungsniveau von etwa +/– 10 Volt oder weniger vorgespannt, und werden bevorzugt vorgespannt auf ein Spannungsniveau von etwa +/– 3 bis 9 Volt, an selektierten oder unselektierten Bitleitungen. Zum Beispiel, wenn eine Bitleitung oder Spalte selektiert wird, würde eine negative Spannung verwendet werden, um die selektierte P Wanne 122b der selektierten Spalte aus Flash-Speicherzellen stärker negativ vorzuspannen als wenn die Bitleitung nicht selektiert war, in welchem Fall, die gleiche Spannung aber mit einer positiven Polarität verwendet werden würde, um die unselektierte P Wanne 122b der unselektierten Spalte aus Flash-Speicherzellen vorzuspannen. Jedoch können, alternativ, die P Wannen 122b vorgespannt werden auf andere Spannungsniveaus, zum Beispiel.
Wenn eine P Wanne 122 negativ vorgespannt wird, wird das gesamte vertikale Feld (z. B., die Summe des Gate-zu-Wannenfeldes) verstärkt, eine günstige Bedingung für Elektronen, die von den Kanalbereichen in der P Wanne 122b zu dem Schwebegate tunneln. Jedoch, wenn die P Wanne 122b positiv vorgespannt wird, wird das gesamte Gate-zu-Wannenvertikalfeld geschwächt, bekannt als ein gehemmter Effekt, welches eine notwendige Bedingung ist, um das Auftreten von Elektronentunneln zu unterdrücken, somit reduzierend einen Effekt, der bekannt ist als "Programmierstörung", wie in unselektierten Spalten. Somit ist ein zusätzlicher Vorteil der Ausführungsbeispiele der vorliegenden Erfindung: Vorsehen eines Entwurfs einer Flash-Speichervorrichtung 100, worin P Wannen 122b angeordnet sind auf und direkt neben einer Schicht liegend aus vergrabenem Oxid 106 in dem SOI-Substrat 102, ersetzend eine Dreifachwannenkonstruktion und dennoch vorsehend ausreichende Isolation, um die Vorspannungsflexibilität der P Wannen zu gestatten.
Zusätzliches Prozessieren der Halbleitervorrichtung 100 wird dann fortgesetzt. Zum Beispiel, können Kontakte (nicht gezeigt) ausgebildet werden, um Kontakt zu den Gates 140 zu schaffen in dem ersten Bereich 114 und zweiten Bereich 116 innerhalb des isolierenden Materials 164.
Ausführungsformen der vorliegenden Erfindung können implementiert werden in Flash-Speicherzellenstrukturen umfassend Doppelwannen, wie in 1 bis 9 gezeigt, oder alternativ, in Dreifachwannenkonfigurationen. Zum Beispiel, in 10, ist eine Dreifachwanne 168 ausgebildet in der zweiten Schicht aus halbleitendem Material 108. Jedoch gestatten, vorteilhafterweise, Ausführungsformen der vorliegenden Erfindung die Herstellung von Flash-Speicherzellen umfassend nur Doppelwannen und erfordernd kein tiefes Grabenisolationsmodul, somit eliminierend viele erforderte Prozessierschritte, um eine dritte (z. B., Dreifach-) Wanne auszubilden und tiefe Grabenisolationsmodule.
Eine Draufsicht 170 eines Feldes eingebetteter Flash-Speicherzellen, das periphere Vorrichtungen enthält (z. B., in ersten Bereichen 114a, 114b und 114c), ausgebildet nahe dem Feld aus Flash-Speicherzellen (z. B., in zweiten Bereichen 116), angefertigt in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, ist in 11 gezeigt, worin die Metallschichten weggelassen sind (z. B., verlaufen die Bitleitungen senkrecht zu 114a, und die Wortleitungen sind nicht gezeigt, aber verlaufen senkrecht zu 114b). Eine Querschnittsansicht eines Abschnitts des zweiten Bereichs 116 ist in 12 gezeigt entlang der Wortleitungsrichtung. Die Draufsicht 170 zeigt den ersten Bereich 116, der eine Vielzahl Flash-Speicherzellen 160 umfasst ausgerichtet in einem Feld mit Spalten aus den aktiven Gebieten der Flash-Speicherzelle 160, links und rechts, getrennt durch Isolationsbereich 118/120, z. B., bei 122b, die zusammengekoppelt sind (hinein und heraus aus der Seite). Die peripheren Vorrichtungen 162 können umfassen einen Spaltendecoder und Spaltentreiber im ersten Bereich 114a, einen Zeilendecoder und Zeilentreiber im zweiten Bereich 114b und einen Wannendecoder im ersten Bereich 114c, und die peripheren Vorrichtungen 162 können enthalten Hochspannungskomponenten, als Beispiele. Es kann andere erste Bereiche 114 geben umfassend Logik- oder Powerschaltkreise in der Vorrichtung, nicht gezeigt, zum Beispiel. Kontakt kann geschaffen werden zu der ersten Schicht aus Halbleitermaterial 104 des SOI-Substrats 102 durch Kontakte 172, die sich durch die zweite Schicht aus Halbleitermaterial 108 und die vergrabene Oxidschicht 106 erstrecken, zum Beispiel.
Die P Wannen 122b der Vielzahl Flash-Speicherzellen 160 in dem Feld in dem zweiten Bereich 116 werden getrennt durch STI Isolation 118/120 und durch das vergrabene Oxid 106. Jedoch schaffen, vorteilhafterweise, Kontakte 166 elektrischen Kontakt zu den P Wannen 122b und erlauben die Fähigkeit, die ausgewählten P Wannen 122b vorzuspannen unabhängig von danebenliegenden P Wannen 122b, vorsehend genug Isolation, um Wannen-zu-Wannendurchgriff zu verhindern, der resultieren kann vom Vorwärtsvorspannen der Wanne; somit resultierend in verbesserter Performance und Zuverlässigkeit der Flash- Speicherzellen 160 durch Vermeiden von Effekten mit schwebendem Substratkörper und Abtrennen von GIDL Leckstrom, um Betrieb kleinerer Leistung zu erlauben und Gesamtsgebietsverkleinerung, durch Ladungspumpenverkleinerung und HV Skalierung, durch Aufsplitten der Schaltspannung auf die Wortleitungs- und Wannen 122b Vorspannung.
Zum Beispiel können die Substratkörper oder P Wannen 122b der Flash-Speicherzellen 160 in jeder Spalte gekoppelt werden an einen Stromversorgungsanschluss, z. B., verwendend Kontakte 166 angeordnet zwischen den STI Bereichen 118/120, ausbildend ein unabhängiges Vorspannungsschema für die Substratkörper 122b der Flash-Speicherzellen 160. Eine Wannenentkopplerschaltung, z. B., ausgebildet im peripheren oder ersten Bereich 114c kann gekoppelt werden an jede Spalte aus Flash-Speicherzellen 160, worin die Wannenentkopplerschaltung angepasst ist, um die Substratkörper 122b jeder Flash-Speicherzelle 160 in einer Spalte unabhängig mit Hinblick auf die anderen Spalten zu beaufschlagen, zum Beispiel.
Ausführungsformen der vorliegenden Erfindung enthalten Strukturen für Halbleitervorrichtungen und Verfahren des Herstellens derselben. Zusammenfassend gilt, dass die Halbleitervorrichtungen enthalten eine Vielzahl Flash-Speicherzellen ausgebildet auf einem SOI-Substrat, mit jeder Flash-Speicherzelle mit einem Substratkörper, und worin die Vielzahl Flash-Speicherzellen ausgerichtet ist in einem Feld aus Zeilen und Spalten. Jede Spalte aus Flash-Speicherzellen ist ausgebildet in einem kontinuierlichen Bereich der Halbleiterschicht des SOI-Substrats (z. B., in Schicht 108) und ist getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich, derart dass, der Substratkörper jeder Flash-Speicherzelle in einer Spalte elektrisch gekoppelt ist an die Substratkörper jeder anderen Flash-Speicherzelle in dieser Spalte, aber elektrisch isoliert ist von den Substratkörpern jeder Flash-Speicherzelle in anderen Spalten. Die Substratkörper jeder Flash- Speicherzelle in einer Spalte werden ausgebildet in einer kontinuierlichen Wanne innerhalb des kontinuierlichen Bereichs der Halbleiterschicht.
In einigen Ausführungsformen umfasst der Substratkörper jeder Flash-Speicherzelle eine erste Wanne aus einem ersten Leitfähigkeitstyp, worin jede Flash-Speicherzelle weiter umfasst eine zweite Wanne ausgebildet innerhalb der ersten Wanne, die zweite Wanne ist dotiert zu einem zweiten Leitfähigkeitstyp, der verschieden ist von dem ersten Leitfähigkeitstyp. In einigen Ausführungsformen ist der Substratkörper jeder Flash-Speicherzelle ausgebildet in einer dritten Wanne, mit der dritten Wanne dotiert zu dem zweiten Leitfähigkeitstyp, zum Beispiel.
Vorteilhafterweise ist eine elektrische Verbindung vorgesehen zu jeder Spalte aus Speicherzellen, so dass die Substratkörper jeder Speicherzelle in irgendeiner Spalte unabhängig vorgespannt werden können mit Hinblick auf die anderen Spalten aus Speicherzellen. Zum Beispiel können die Substratkörper jeder Flash-Speicherzelle in jeder Spalte gekoppelt werden an ein Spannungspotential, worin eine selektierte Spalte vorgespannt wird auf ein erstes Potential, und unselektierte Spalten vorgespannt werden auf ein zweites Potential, das verschieden ist von dem ersten Potential. Das erste Potential kann kleiner als ein Massepotential sein, und das zweite Potential kann größer als ein Massepotential sein, obwohl andere Konfigurationen auch verwendet werden können. Als ein Beispiel kann das erste Potential etwa –3 Volt sein, und das zweite Potential kann etwa +3 Volt sein.
In einigen Ausführungsformen können Eingabe/Ausgabetransistoren ausgebildet werden in dem gleichen Bereich, in dem das Feld aus Flash-Speicherzellen ausgebildet ist, z. B., in einem Abschnitt des Bereichs 116 (nicht gezeigt in den Figuren), worin die Eingabe/Ausgabetransistoren ein duales Gateoxid haben.
Ausführungsformen der vorliegenden Erfindung enthalten auch Verfahren des Betriebs von Flash-Speicherfeldern. Zum Beispiel, zuerst, wird ein Feld aus Flash-Speicherzellen vorgesehen, worin das Feld aus Flash-Speicherzellen ausgerichtet wird in Zeilen und Spalten, jede Flash-Speicherzelle mit einem Substratkörper, und jede Spalte aus Flash-Speicherzellen ist ausgebildet in einem kontinuierlichen Bereich aus Halbleiter, der einen vergrabenen Isolator überdeckt, z. B., eines SOI-Substrats, mit jeder Spalte getrennt von danebenliegenden Spalten und Flash-Speicherzellen durch einen Isolationsbereich. Das Betreiben des Flash-Speicherfeldes kann enthalten: Auswählen einer Flash-Speicherzelle in einer der Spalten, Anlegen einer ersten Spannung an den Substratkörper jeder Flash-Speicherzelle in der einen der Spalten, Anlegen einer zweiten Spannung an die Substratkörper jeder Flash-Speicherzelle in einer Spalte, die unmittelbar neben der einen der Spalten liegt, und Zugreifen auf die ausgewählte Flash-Speicherzelle. Zugreifen auf die ausgewählte Flash-Speicherzelle kann umfassen Programmieren der ausgewählten Flash-Speicherzelle, zum Beispiel. Die erste Spannung kann kleiner als ein Massepotential sein, und die zweite Spannung kann größer als das Massepotential sein, als Beispiele.
Tabelle 1 zeigt einige beispielhafte Spannungsniveaus, die verwendet werden, um die eingebetteten Flash-Speichervorrichtungen 160 zu betreiben, die hergestellt werden können in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung. Die besonderen Spannungen sind hier bloß als ein Beispiel vorgesehen, wie ein besonderes Speicherfeld betrieben werden kann: andere Beispiele sind auch möglich.
Tabelle 1
Ausführungsbeispiele der Erfindung können implementiert werden in eingebetteten Flash-Speichervorrichtungen, wie erläutert und gezeigt in den Figuren, in System auf einem Chip (SoC) Vorrichtungen wie Mikroprozessoren für Anwendungen mit hoher Performance, Mikrocontroller, oder DSP für tragbare Anwendungen mit kleiner Leistung mit anderen eingebetteten Speichern wie SRAM oder DRAM Vorrichtungen, als Beispiele. Ausführungsbeispiele der vorliegenden Erfindung können auch verwendet werden in alleinstehenden Flash-Speicherfeldern. Zum Beispiel können die Herstellungsprozessschritte, die für den in den Figuren gezeigten zweiten Bereich 116 erläutert sind, implementiert werden, um eine Flash-Speichervorrichtung anzufertigen.
Der hierin beschriebene Prozessierfluss erfordert eine verringerte Anzahl Lithografiemasken verglichen mit Stand der Technik Prozessen. Zum Beispiel ist, weil ein SOI-Substrat verwendet wird, die flache Grabenisolation 118/120 ausreichend, um danebenliegende Spalten aus Flash-Speicherzellen 116 voneinander zu isolieren; somit ist eine Maske und Lithografieprozess nicht erforderlich, um tiefe Gräben auszubilden. Außerdem können für Anwendungen, wo die peripheren Vor richtungen in dem ersten Bereich 114 Hochspannungsvorrichtungen umfassen, zwei Lithografiemasken vermieden werden, weil in dem ersten Bereich 114 Hochspannungs (HV) CMOS Vorrichtungen, z. B., mit einer Betriebsspannung von etwa 12 Volt oder größer, sich die gleichen Masken teilen für Doppelwannen mit Logik CMOS Vorrichtungen in der Anwesenheit des SOI-Substrats 102.
Das Verwenden eines SOI-Substrats 102 resultiert in verbesserter Haltbarkeit für Flash-Speicherzellen 160 in dem zweiten Bereich 116, durch Vermeiden von schwebenden Substratkörper-Effekten und Abtrennen von GIDL Leckstrom, erlaubend Betrieb mit kleinerer Leistung. Diese Resultate führen zu kleiner Durchbruchsspannung für hochspannungsperiphere Vorrichtungen 162 in dem ersten Bereich 114, zum Beispiel, aufgrund von Gesamt HV Skalieren durch Aufsplitten der Schreibspannung auf die Wortleitungs- und Wannenvorspannung. Die Flash-Speicherzellen 160 können Doppelwannen enthalten anstelle von Dreifachwannen, eliminierend die Komplexität des Bildens von Dreifachwannen und des zusätzlichen Prozessierens, das erforderlich wird, um die Dreifachwannen zu bilden. Weil die Substratkörper (Wannen 122b) zusammengekoppelt sind und vorgespannt sind auf ein vorbestimmtes Spannungsniveau, wird heiße Locherzeugung verhindert.
Vorrichtungen, die in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung hergestellt sind, haben kleinen gateinduzierten Drainleckstrom (GIDL) und stressinduzierten Leckstrom (SILO); somit behalten die Flash-Speicherzellen eine Ladung länger und zuverlässiger. Vorteilhafterweise wird die flache Grabenisolation 118/120 für die Flash-Speicherzellen 160 gleichzeitig ausgebildet mit der Ausbildung von flacher Grabenisolation 118/120 für periphere Vorrichtungen 162. Weniger dedizierte Prozessflüsse werden erfordert, um die neuen Flash-Speichervorrichtungen auszubilden auf SOI-Substraten in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, einsparend Zeit und verringernd die Kosten des Herstellens. Außerdem können Flash-Speichervorrichtungen in dem zweiten Bereich 116 und Hochvoltvorrichtungen und Logikvorrichtungen in dem ersten Bereich 114 Doppelwannen umfassen (z. B., NFETs und PFETs) worin die gleiche Lithografiemaske verwendet wird, um die NFETs und die PFETs der Flash-Speichervorrichtungen zu bilden, Hochvoltvorrichtungen und Logikvorrichtungen, zum Beispiel. Dies vermeidet das Bedürfnis, einen Hochenergieimplanter zu verwenden, um die Doppelwannen zu bilden, welches oft erfordert wird, um Hochspannungsvorrichtungen zu bilden, zum Beispiel.
In einigen Ausführungsformen können Hochspannungsvorrichtungen ausgebildet werden in dem mindestens einen ersten Bereich 114, worin sich die Hochspannungsvorrichtungen vorzugsweise Wannen 122a und 124 teilen (nicht gezeigt in den Figuren), mit Niedrigspannungsvorrichtungen in dem mindestens einen ersten Bereich 114, zum Beispiel.
Obwohl Ausführungsformen der vorliegenden Erfindung und ihre Vorteile im Detail beschrieben worden sind, sollte es verstanden werden, dass mancherlei Änderungen, Ersetzungen und Abwandlungen hierin gemacht werden können ohne sich von dem Geist und Rahmen der Erfindung zu entfernen wie bestimmt durch die angehängten Ansprüche. Zum Beispiel wird es schnell verstanden werden durch Fachleute, dass viele der hierin beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können während innerhalb des Rahmens der vorliegenden Erfindung geblieben wird. Ferner ist es nicht beabsichtigt, dass der Rahmen der vorliegenden Anwendung beschränkt wird auf die besonderen Ausführungsformen des Prozesses, Maschine, Anfertigung, Zusammensetzung von Stoffen, Mittel, Methoden und Schritte, die in der Beschreibung beschrieben sind. Wie ein gewöhnlicher Fachmann schnell einsehen wird aus der Offenbarung der vorliegenden Erfindung können Prozesse, Maschinen, Herstellung, Zusammensetzungen von Stoffen, Mittel, Methoden oder Schritte, gegenwärtig existierend oder später zu entwickeln, welche im Wesentlichen die gleiche Funktion erbringen oder im Wesentlichen das gleiche Resultat erreichen wie die entsprechenden hierin beschriebenen Ausführungsformen verwendet werden übereinstimmend mit der vorliegenden Erfindung. Dementsprechend sind die angehängten Ansprüche beabsichtigt innerhalb ihres Rahmens solche Prozesse zu enthalten, Maschinen, Herstellung, Zusammensetzung von Stoffen, Mittel, Methoden oder Schritte.

Claims

Eine Halbleitervorrichtung, umfassend: ein Silizium auf Isolator (SOI) Substrat, das SOI Substrat enthaltend ein Substrat, eine vergrabene isolierende Schicht angeordnet über dem Substrat, und eine Schicht aus Halbleitermaterial angeordnet über der vergrabenen isolierenden Schicht; eine Vielzahl Isolationsbereiche angeordnet in der Schicht aus Halbleitermaterial, worin sich jeder Isolationsbereich vollständig durch die Schicht aus Halbleitermaterial erstreckt; und eine Vielzahl Flash-Speicherzellen ausgebildet an dem SOI Substrat, jede Flash-Speicherzelle mit einem Substratkörper, die Vielzahl Flash-Speicherzellen ist ausgerichtet in einem Feld aus Zeilen und Spalten, jede Spalte aus Flash-Speicherzellen ist ausgebildet in einem kontinuierlichen Bereich der Halbleiterschicht und ist getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich derart, dass der Substratkörper jeder Flash-Speicherzelle in einer Spalte elektrisch gekoppelt ist an die Substratkörper jeder anderen Flash-Speicherzelle in dieser Spalte aber elektrisch isoliert ist von dem Substratkörper jeder Flash-Speicherzelle in anderen Spalten.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 1, worin die Substratkörper jeder Flash-Speicherzelle in einer Spalte ausgebildet sind in einer kontinuierlichen Wanne innerhalb der kontinuierlichen Bereiche der Halbleiterschicht.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 2, worin die Substratkörper jeder Flash-Speicherzelle in einer Spalte vorgespannt sind auf eine vorbestimmte Spannung.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 3, worin die vorbestimmte Spannung etwa +/– 10 Volt oder weniger umfasst.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 1, worin der Substratkörper jeder Flash-Speicherzelle umfasst eine erste Wanne eines ersten Leitfähigkeitstyps, worin jede Flash-Speicherzelle weiter umfasst eine zweite Wanne ausgebildet innerhalb der ersten Wanne, die zweite Wanne ist dotiert zu einem zweiten Leitfähigkeitstyp, der verschieden ist von dem ersten Leitfähigkeitstyp.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 5, worin der Substratkörper jeder Flash-Speicherzelle ausgebildet ist in einer dritten Wanne, die dritte Wanne ist dotiert zu dem zweiten Leitfähigkeitstyp.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 1, worin die Halbleitervorrichtung umfasst mindestens einen ersten Bereich und mindestens einen zweiten Bereich, worin eine Vielzahl peripherer Vorrichtungen ausgebildet ist in dem mindestens einen ersten Bereich und die Vielzahl Flash-Speicherzellen ausgebildet ist in dem mindestens einen zweiten Bereich, worin die Vielzahl peripherer Vorrichtungen gekoppelt ist mit der Vielzahl Flash-Speicherzellen, die peripheren Vorrichtungen führen Funktionen aus, die nicht in Beziehung stehen zu dem Zugriff auf Information zu oder von den Flash-Speicherzellen.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 7, worin die Vielzahl peripherer Vorrichtungen enthält sowohl Hochspannungsvorrichtungen und Niederspannungsvorrichtungen, worin die Hochspannungsvorrichtungen umfassen ein Gatedielektrikummaterial mit einer Dicke von etwa 12 bis 24 Nanometer, worin die Niederspannungsvorrichtungen umfassen ein Gatedielektrikummaterial mit einer Dicke von etwa 1,5 bis 2,5 Nanometer.
Die Halbleitervorrichtung in Übereinstimmung mit Anspruch 8, worin die Niederspannungsvorrichtungen enthalten sowohl Vorrichtungen mit kleinem Leckstrom und Vorrichtungen mit hoher Performance, worin die Vorrichtungen mit kleinem Leckstrom enthalten ein Gatedielektrikummaterial mit einer Dicke von etwa 2 bis 2,5 Nanometer und die Vorrichtungen mit hoher Performance enthalten ein Gatedielektrikummaterial mit einer Dicke von etwa 1,6 bis 1,8 Nanometer.
Die Halbleitervorrichtung in Übereinstimmung mit Anspruch 7, worin die Vielzahl peripherer Vorrichtungen enthält sowohl Logikvorrichtungen als auch Leistungsvorrichtungen.
Die Halbleitervorrichtung in Übereinstimmung mit Anspruch 7, weiter umfassend eine Wannenentkopplerschaltung angeordnet innerhalb des mindestens einen ersten Bereichs und gekoppelt zu jeder Spalte aus Flash-Speicherzellen, worin die Wannenentkopplerschaltung angepasst ist, um die Substratkörper jeder Flash-Speicherzelle in einer Spalte unabhängig mit Hinblick auf die anderen Spalten zu beaufschlagen.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 1, worin die Halbleitervorrichtung umfasst eine alleinstehende Flash-Speichervorrichtung.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 1, weiter umfassend einen Kontakt gekoppelt an jede Spalte aus Flash-Speicherzellen.
Die Halbleitervorrichtung übereinstimmend mit Anspruch 1, worin die Isolationsbereiche umfassen flache Grabenisolationsbereiche.
Ein Verfahren des Anfertigens einer Halbleitervorrichtung, das Verfahren umfassend: Vorsehen eines Silizium auf Isolator (SOI) Substrats, das SOI Substrat enthaltend ein Substrat, eine vergrabene isolierende Schicht angeordnet über dem Substrat, und eine Schicht aus Halbleitermaterial angeordnet über der vergrabenen isolierenden Schicht; Ausbilden einer Vielzahl Isolationsbereiche in der Schicht aus Halbleitermaterial, jeder Isolationsbereich sich vollständig erstreckend durch die Schicht aus Halbleitermaterial; Ausbilden eines Feldes aus Zeilen und Spalten aus Flash-Speicherzellen auf dem SOI Substrat, jede Flash-Speicherzelle enthaltend einen Substratkörper, jede Spalte aus Flash-Speicherzellen ausgebildet in einem kontinuierlichen Bereich der Halbleiterschicht und getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich; und Vorsehen einer elektrischen Verbindung zu jeder Spalte aus Flash-Speicherzellen, derart, dass der Substratkörper jeder Flash-Speicherzelle in irgendeiner Spalte unabhängig vorgespannt werden kann mit Hinblick auf die anderen Spalten aus Flash-Speicherzellen.
Das Verfahren übereinstimmend mit Anspruch 15, weiter umfassend Koppeln der Substratkörper jeder Flash-Speicherzelle in jeder Spalte auf ein Spannungspotential, worin eine ausgewählte Spalte auf ein erstes Potential vorgespannt wird und unselektierte Spalten auf ein zweites Potential vorgespannt werden, das verschieden von dem ersten Potential ist.
Das Verfahren übereinstimmend mit Anspruch 16, worin das erste Potential kleiner als ein Massepotential ist und das zweite Potential größer als ein Massepotential ist.
Das Verfahren übereinstimmend mit Anspruch 17, worin das erste Potential etwa –3 Volt und das zweite Potential etwa +3 Volt ist.
Das Verfahren übereinstimmend mit Anspruch 15, worin das SOI Substrat umfasst mindestens einen ersten Bereich und mindestens einen zweiten Bereich, worin das Ausbilden eines Feldes umfasst Ausbilden der Vielzahl Flash-Speicherzellen in dem mindestens einen ersten Bereich, das Verfahren weiter enthaltend Ausbilden einer Vielzahl peripherer Vorrichtungen in dem mindestens einen zweiten Bereich, worin die Vielzahl peripherer Vorrichtungen betrieblich gekoppelt ist mit der Vielzahl Flash-Speicherzellen, die peripheren Vorrichtungen führen Funktionen aus, die nicht bezogen sind auf den Zugriff auf Information zu oder von den Flash-Speicherzellen.
Das Verfahren übereinstimmend mit Anspruch 19, worin das Ausbilden einer Vielzahl Isolationsbereiche umfasst Ausbilden einer Vielzahl STI Bereiche.
Das Verfahren übereinstimmend mit Anspruch 19, worin das Ausbilden der Vielzahl peripherer Vorrichtungen in dem mindestens einen ersten Bereich umfasst Ausbilden von sowohl Logikvorrichtungen als auch mindestens einer von Leistungsvorrichtungen und/oder Hochspannungsvorrichtungen.
Das Verfahren übereinstimmend mit Anspruch 21, weiter umfassend Ausbilden eines Eingabe-/Ausgabetransistors in einem Abschnitt des mindestens einen ersten Bereichs, der Eingabe-/Ausgabetransistor mit einem dualen Gateoxid.
Das Verfahren übereinstimmend mit Anspruch 21, worin das Ausbilden der Vielzahl peripherer Vorrichtungen in dem mindestens einen ersten Bereich umfasst Ausbilden von sowohl Niedrigspannungsvorrichtungen als auch Hochspannungsvorrichtungen, und worin das Ausbilden der Hochspannungsvorrichtungen umfasst Ausbilden von Hochspannungsvorrichtungen, die sich Wannen teilen mit Niedrigspannungsvorrichtungen.
Das Verfahren übereinstimmend mit Anspruch 19, worin das Ausbilden der Vielzahl peripherer Vorrichtungen umfasst Ausbilden von Vorrichtungen mit Doppelwannen für sowohl Hochspannungsvorrichtungen und Logikvorrichtungen in dem mindestens einen ersten Bereich, eine einzige gemeinsame Lithografiemaske wird verwendet, um jede der Doppelwannen zu bilden.
Das Verfahren übereinstimmend mit Anspruch 24, worin die Doppelwannen für die Hochspannungsvorrichtungen und die Logikvorrichtungen umfassen einen NFET und einen PFET, worin die NFETs der Hochspannungsvorrichtungen und der Logikvorrichtungen ausgebildet werden mit einer ersten Lithografiemaske und worin die PFETs der Hochvoltvorrichtungen und der Logikvorrichtungen mit einer zweiten Lithografiemaske ausgebildet werden.
Das Verfahren übereinstimmend mit Anspruch 25, worin das Ausbilden des Feldes der Vielzahl Flash-Speicherzellen umfasst Ausbilden von Flash-Speicherzellen mit Doppelwannen, die Doppelwannen der Flash-Speicherzelle umfassend einen NFET und einen PFET, worin die NFETs der Flash-Speicherzellen ausgebildet werden mit der ersten Lithografiemaske und worin die PFETs der Flash-Speicherzellen ausgebildet werden mit der zweiten Lithografiemaske.
Das Verfahren übereinstimmend mit Anspruch 15, worin das Ausbilden des Feldes aus Flash-Speicherzellen umfasst Ausbilden von Flash-Speicherzellen mit Doppelwannen oder Dreifachwannen.
Das Verfahren übereinstimmend mit Anspruch 15, worin das Herstellen der Halbleitervorrichtung umfasst Herstellen einer alleinstehenden Flash-Speichervorrichtung.
Ein Verfahren zum Betreiben eines Flash-Speicherfeldes, das Verfahren umfassend: Vorsehen eines Feldes aus Flash-Speicherzellen ausgerichtet in Reihen und Spalten, jede Flash-Speicherzelle mit einem Substratkörper und jede Spalte aus Flash-Speicherzellen ausgebildet in einem kontinuierlichen Bereich aus Halbleiter, der einen vergrabenen Isolator überdeckt, jede Spalte getrennt von danebenliegenden Spalten aus Flash-Speicherzellen durch einen Isolationsbereich; Auswählen einer Flash-Speicherzelle in einer der Spalten; Anlegen einer ersten Spannung an den Substratkörper jeder Flash-Speicherzelle in der einen der Spalten; Anlegen einer zweiten Spannung an den Substratkörper jeder Flash-Speicherzelle in einer Spalte, die unmittelbar neben der einen der Spalten liegt; und Zugreifen auf die ausgewählte Flash-Speicherzelle.
Das Verfahren des Anspruchs 29, worin das Zugreifen auf die ausgewählte Flash-Speicherzelle umfasst Programmieren der ausgewählten Flash-Speicherzelle.
Das Verfahren des Anspruchs 30, worin die erste Spannung kleiner als ein Massepotential ist und die zweite Spannung größer als das Massepotential ist.
Das Verfahrens des Anspruchs 30, worin die erste Spannung etwa –3 Volt ist und die zweite Spannung etwa +3 Volt ist.