FR2987172A1 - Dispositif semiconducteur bidirectionnel de protection contre les decharges electrostatiques, utilisable sur silicium sur isolant - Google Patents
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Abstract
Le dispositif comprend au sein d'une couche de silicium sur isolant (CHS), une zone centrale semiconductrice (ZC) comportant une région centrale (RC) ayant un premier type de conductivité, deux régions intermédiaires (RIT1, RIT2) ayant un deuxième type de conductivité opposé au premier respectivement disposées de part et d'autre de et en contact avec la région centrale de façon à former deux jonctions PN, deux zones d'extrémités semiconductrices (ZX1, ZX2) respectivement disposées de part et d'autre de la zone centrale (ZC), chaque zone d'extrémité comportant deux régions d'extrémité (RX21, RX22 ; RX11, RX12) de types de conductivité opposés, en contact avec la région intermédiaire voisine, les deux régions d'extrémité de chaque zone d'extrémité étant mutuellement électriquement connectées pour former les deux bornes (A1, A2) du dispositif, au moins une première (RIT1) des deux régions intermédiaires est configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante (J3, J4) au sein de la première région intermédiaire.
Description
B11-4829FR 1 Dispositif semiconducteur bidirectionnel de protection contre les décharges électrostatiques, utilisable sur silicium sur isolant L'invention concerne les circuits intégrés, et notamment les dispositifs semiconducteurs bidirectionnels de protection contre les décharges électrostatiques (ESD : Electrostatic Discharge), réalisés dans une technologie CMOS au sein d'un substrat de silicium sur isolant (« SOI : Silicon On Insulator »), en particulier utilisables sans circuit de déclenchement. Dans le domaine de la microélectronique, une décharge électrostatique peut se produire tout au long de la vie d'un circuit intégré, et constituer un vrai problème pour la fiabilité de ce circuit intégré, ainsi qu'une cause majeure de défaillance.
Une décharge électrostatique se traduit généralement par un pic de courant plus ou moins important et plus ou moins court. Un dispositif de protection ESD doit donc évacuer ce pic de courant. Par ailleurs, ce pic de courant induit dans le dispositif de protection une contrainte thermique.
Un élément classique de protection ESD comporte un triac La réalisation d'un tel élément de protection dans une technologie du type substrat massif permet aisément la dissipation de la chaleur générée par l'impulsion ESD à travers les contacts et le substrat massif dans lequel est réalisé l'élément de protection.
Cela étant, d'autres types de technologies existent, et notamment les technologies utilisant un substrat du type silicium sur isolant. Un tel substrat comporte une couche de silicium reposant sur un oxyde enterré communément désigné par l'homme du métier sous l'acronyme anglosaxon de « BOX » (« Buried Oxide »).
Les composants sont alors réalisés dans cette couche de silicium. Dans une technologie SOI partiellement désertée («PDSOI : Partially Depleted SOI ») avec un noeud technologique de 65 nm, l'épaisseur de l'oxyde enterré est de l'ordre de 145 nm et celle de la couche de silicium surmontant cet oxyde enterré est de l'ordre de 60 nm. Dans une technologie SOI complètement désertée («FDSOI : Fully Depleted SOI ») l'épaisseur de l'oxyde enterré est variable de même que celle de la couche de silicium. A titre indicatif l'épaisseur de l'oxyde enterré peut être de l'ordre de 145 nm et celle de la couche de silicium surmontant cet oxyde enterré de l'ordre de 7 nm. Des épaisseurs plus faibles sont également possibles comme par exemple de l'ordre de 10 ou 20 nanomètres pour l'oxyde enterré.
Dans une technologie SOI, la présence de l'oxyde enterré empêche l'évacuation de la chaleur vers le bas, c'est-à-dire à travers le silicium situé sous l'oxyde enterré, réduisant ainsi le volume disponible pour cette évacuation thermique. En outre dans la technologie FDSOI, le très faible volume disponible a un impact négatif sur la fiabilité des triacs réalisés dans la fine couche supérieure de silicium. Enfin, dans une technologie SOI, et tout particulièrement dans la technologie FDSOI, il peut y avoir jusqu'à six décades de différence entre la concentration de dopants d'une zone N+ d'un triac, et celle d'une zone de type P intrinsèque, ce qui conduit alors à une zone désertée extrêmement grande de la jonction PN associée et donc à une quasi absence de marche d'énergie, ce qui conduit à des tensions de déclenchement et à des tensions de maintien pouvant être très faibles et même inférieures à la tension d'alimentation du dispositif.
Par ailleurs, généralement, les dispositifs de protection ESD du type triac, sont associés à des circuits de déclenchement, par exemple des transistors MOS dont la grille et le substrat sont connectés à la masse (transistors GGNMOS), reliés à leur gâchette. Ceci bien sûr a un impact négatif sur l'encombrement surfacique de l'ensemble.
Selon un mode de réalisation, il est proposé un dispositif semiconducteur bidirectionnel de protection contre les décharges électrostatiques, capable de fonctionner de façon fiable dans une technologie SOI, qu'elle soit partiellement ou totalement désertée, et ce sans utilisation de circuit de déclenchement, tout en améliorant la dissipation thermique en présence d'une impulsion ESD et présentant des tensions de déclenchement et des tensions de maintien compatibles avec des tensions d'alimentation faibles. Selon un aspect il est proposé un dispositif semiconducteur bidirectionnel de protection contre les décharges électrostatiques, possédant deux bornes, et comprenant au sein d'une couche de silicium sur isolant, une zone centrale semiconductrice comportant une région centrale ayant un premier type de conductivité, par exemple le type de conductivité N, deux régions intermédiaires ayant un deuxième type de conductivité opposé au premier, par exemple le type de conductivité P, respectivement disposées de part et d'autre de et en contact avec la région centrale, deux zones d'extrémités semiconductrices respectivement disposées de part et d'autre de la zone centrale, chaque zone d'extrémité comportant deux régions d'extrémité de types de conductivité opposés, en contact avec la région intermédiaire voisine, les deux régions d'extrémité de chaque zone d'extrémité étant mutuellement électriquement connectées pour former les deux bornes du dispositif. Et, au moins une première des deux régions intermédiaires est configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante au sein de la première région intermédiaire. Ainsi selon cet aspect le dispositif comprend au sein d'une même structure deux thyristors mutuellement connectés de façon anti- parallèle avec une zone centrale commune. Et lorsqu'un premier thyristor déclenche sous l'action d'une impulsion ESD ayant une certaine polarité, le deuxième thyristor est bloqué mais les différentes régions semiconductrices qui le composent contribuent à dissiper l'énergie thermique générée dans le thyristor passant. En d'autres termes ce deuxième thyristor sert de radiateur pour dissiper cette énergie thermique. Et lorsqu'en présence d'une impulsion ESD ayant la polarité opposée, c'est le deuxième thyristor qui déclenche et le premier qui fait office de radiateur.
Par ailleurs, la limitation du volume de la zone désertée de ladite au moins une jonction PN correspondante au sein de la région intermédiaire permet d'augmenter dans le diagramme des bandes d'énergie, la marche d'énergie que doivent franchir les porteurs pour transiter et donc autoriser le déclenchement du dispositif, et permet par conséquent, d'augmenter la tension de déclenchement et la tension de maintien du dispositif. On obtient ainsi un dispositif de protection déclenchable en présence d'une impulsion ESD sans circuit de déclenchement, avec une tension de déclenchement acceptable même en présence de faibles tensions d'alimentation. Plusieurs possibilités existent pour limiter le volume de cette zone désertée de la jonction PN. On peut par exemple insérer dans la région intermédiaire correspondante une région auxiliaire semiconductrice à potentiel flottant ayant le même type de conductivité, par exemple le type de conductivité P+, que celui de la région intermédiaire, et plus fortement dopée que cette région intermédiaire, cette région auxiliaire s'étendant perpendiculairement à la direction longitudinale du dispositif défini par les deux bornes de celui-ci, le long d'une partie seulement de ladite région centrale. L'insertion d'une telle région auxiliaire à potentiel flottant permet d'écranter la zone désertée. Plusieurs réalisations différentes de cette région auxiliaire sont possibles. Ainsi, elle peut comprendre un mur semiconducteur plein s'étendant perpendiculairement à ladite direction longitudinale le long d'une partie seulement de la région centrale, ou bien par exemple un mur semiconducteur discontinu. Une autre possibilité pour limiter le volume de la zone désertée de la jonction PN au sein de la région intermédiaire consiste à augmenter la dimension de cette région intermédiaire comptée selon la direction longitudinale du dispositif, et plus particulièrement à ajuster cette dimension de façon qu'elle soit supérieure à la longueur de la zone désertée de ladite au moins une jonction PN correspondante, comptée également selon ladite direction longitudinale. Selon un mode de réalisation, et notamment afin d'assurer une meilleure symétrie du dispositif, la deuxième région intermédiaire est également configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante au sein de cette deuxième région intermédiaire. La deuxième région intermédiaire peut comprendre une deuxième région auxiliaire présentant l'une au moins des caractéristiques de la première région auxiliaire telle que définie ci- avant. Et, là encore, la dimension de cette deuxième région intermédiaire comptée selon la direction longitudinale du dispositif peut être prise supérieure à la longueur de la zone désertée de ladite au moins une jonction PN correspondante comptée selon ladite direction longitudinale. La couche de silicium sur isolant peut être partiellement ou totalement désertée. Selon un autre aspect, il est proposé un circuit intégré comprenant un dispositif tel que défini ci-avant. D'autre avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 4 illustrent schématiquement un mode de réalisation d'un dispositif ne comportant pas de jonctions ayant des zones désertées limitées en volume, et les figures 5 à 15, schématiques, sont relatives à différents modes de réalisation d'un dispositif et d'un circuit intégré selon l'invention. Sur la figure 1, qui est une section partielle selon la ligne I-I de la figure 2, le dispositif DIS est réalisée dans une technologie de silicium sur isolant («SOI : Silicon On Insulator»). Plus précisément une couche supérieure de silicium CHS est séparée d'un substrat de silicium inférieur SUB par une couche d'oxyde enterrée BX. La couche supérieure CHS peut être partiellement désertée ou totalement désertée. Dans l'exemple décrit sur les figures 1 et 2, la couche CHS est totalement désertée. Les différentes régions semiconductrices du dispositif DIS sont réalisées dans la couche supérieure CHS. Plus précisément le dispositif comprend une zone centrale semiconductrice ZC, comportant une région centrale RC ayant un premier type de conductivité, ici le type de conductivité N, et deux régions intermédiaires RIT1, RIT2 ayant un deuxième type de conductivité opposé au premier, ici le type de conductivité P, ces deux régions intermédiaires RIT1, RIT2 étant respectivement disposées de part et d'autre de la région centrale RC tout en étant en contact avec cette région centrale de façon à former deux jonctions PN référencées J2 et J3 sur la figure 2. Dans une technologie FDSOI, les régions intermédiaires RIT1, RIT2 sont des régions dopées P-, typiquement présentant le même dopage que celui de la couche CHS et la région centrale RC est une région dopée N. Dans une technologie PDSOI, les régions intermédiaires RIT1, RIT2 sont des caissons P, et la région centrale RC est un caisson N. Le dispositif comprend également, de part et d'autre de la zone centrale ZC, deux zones d'extrémités ZX1, ZX2. Chaque zone d'extrémité comporte deux régions d'extrémité de types de conductivité opposés, en contact avec la région intermédiaire voisine. Plus précisément, dans le mode de réalisation décrit ici, la première zone d'extrémité ZX1 comprend une première région d'extrémité RX11 ayant le type de conductivité N et par exemple dopée N+ quel que soit le type de technologie SOI (FDSOI ou PDSOI). La première zone d'extrémité ZX1 comprend une deuxième région d'extrémité RX12 ayant le type de conductivité P et par exemple dopée 13+ quel que soit le type de technologie SOI (FDSOI ou PDSOI).
La première région d'extrémité RX11 est en contact avec la première région intermédiaire RIT1 de type de conductivité opposé pour former une jonction PN référencée J4 sur la figure 2. La deuxième région d'extrémité RX12 est en contact avec la première région intermédiaire RIT1 de même type de conductivité pour former une unique région semiconductrice de type de conductivité uniforme, à savoir ici le type P. Les deux régions d'extrémité RX11 et RX12, sont par ailleurs ici accolées et mutuellement électriquement connectées, par exemple par un siliciure de métal surfacique, de façon à former une première borne Al du dispositif. La deuxième zone d'extrémité ZX2 comprend une première région d'extrémité RX21 ayant le type de conductivité P et par exemple dopée 13+ quel que soit le type de technologie SOI (FDSOI ou PDSOI). La deuxième zone d'extrémité ZX2 comprend une deuxième région d'extrémité RX22 ayant le type de conductivité N et par exemple dopée N+ quel que soit le type de technologie SOI (FDSOI ou PDSOI).
La deuxième région d'extrémité RX22 est en contact avec la deuxième région intermédiaire RIT2 de type de conductivité opposé pour former une jonction PN référencée J1 sur la figure 2. La première région d'extrémité RX21 est en contact avec la deuxième région intermédiaire RIT2 de même type de conductivité pour former une unique région semiconductrice de type de conductivité uniforme, à savoir ici le type P. Les deux régions d'extrémité RX21 et RX22, sont par ailleurs ici accolées et mutuellement électriquement connectées, par exemple par un siliciure de métal surfacique de façon à former une deuxième borne A2 du dispositif. Par ailleurs dans l'exemple décrit ici, la région d'extrémité d'une première zone d'extrémité ayant le premier type de conductivité, par exemple la région RX11 ayant le type N, est disposée en vis-à-vis de la région d'extrémité RX21 de la deuxième zone d'extrémité ZX2 ayant le type de conductivité P. De même l'autre région d'extrémité RX12 de la première zone d'extrémité ZX1, qui a le premier type de conductivité, par exemple le type P, est disposée en vis-à-vis de la région d'extrémité RX22 de la deuxième zone d'extrémité ZX2 ayant le type de conductivité N. Ces différentes régions semiconductrices forment ainsi, comme illustré sur la partie droite de la figure 2, deux thyristors TH1 et TH2, connectés de façon antiparallèle (tête-bêche).
Plus précisément dans l'exemple décrit, le premier thyristor TH1 comporte la région de type de conductivité uniforme P formée par le région RX21 et par la partie supérieure (sur la figure 2) de la région intermédiaire RIT2, la partie supérieure (sur la figure 2) de la région centrale RC, la partie supérieure (sur la figure 2) de la région intermédiaire RIT1, et la région d'extrémité RX11. Le deuxième thyristor TH2 comporte la région de type de conductivité uniforme P formée par le région RX12 et par la partie inférieure (sur la figure 2) de la région intermédiaire RIT1, la partie inférieure (sur la figure 2) de la région centrale RC, la partie inférieure (sur la figure 2) de la région intermédiaire RIT2, et la région d'extrémité RX22. Ainsi lorsque l'un des thyristors est passant suite à son déclenchement, par exemple en présence d'une impulsion ESD, l'autre est bloqué mais les régions semiconductrices correspondantes contribuent à la dissipation de l'énergie thermique dégagée dans le thyristor passant. Ceci est illustré sur les figures 3 et 4. Plus précisément, sur la figure 3 le thyristor TH1 est passant (flèches Fl) et le thyristor TH2, bloqué, sert de radiateur.
Sur la figure 4 le thyristor TH2 est passant (flèches F2) et le thyristor TH1, bloqué, sert de radiateur. Dans une technologie SOI, les régions d'extrémité RX21, RX22, RX11 et RX12 présentent typiquement une concentration de dopants de l'ordre de 1020 à 1021 atomes par cm3, tandis que la concentration de dopants des régions intermédiaires RIT1 et RIT2 est de l'ordre de 1015 atomes/cm'. Il y a donc un écart pouvant aller jusqu'à six décades entre ces deux ordres de grandeur. Par ailleurs, le volume occupé par les régions intermédiaires RIT1 et RIT2 est beaucoup plus faible dans une technologie SOI que le volume de ces mêmes régions réalisées dans une technologie en substrat massif. Et, ce volume est d'autant plus réduit que l'on est dans une technologie SOI complètement désertée (FDSOI) dans laquelle l'épaisseur de la couche CHS est beaucoup plus faible que dans le cas d'une technologie SOI partiellement désertée (PDSOI). En conséquence, compte tenu du fait que le volume, et plus particulièrement la longueur, de la zone désertée d'une jonction PN dépend de la concentration de dopants, et, compte tenu du faible volume des régions intermédiaires, les zones désertées des jonctions J1, J2, J3 et J4 sont très grandes, et encore plus grandes dans une technologie FDSOI. Ainsi, les zones désertées des jonctions J1 et J2 conduisent à une zone désertée s'étendant quasiment voire sur toute la longueur de la région intermédiaire RIT2 entre la région centrale RC et la région d'extrémité RX22. De ce fait, il y a très peu de, voire aucune, marche d'énergie que les porteurs majoritaires transitant entre la région centrale RC et la région RX22 doivent franchir. Et ceci est d'autant plus vrai dans la technologie FDSOI. En conséquence, la tension de déclenchement d'un tel dispositif, c'est-à-dire la tension appliquée entre les deux bornes Al et A2 à partir de laquelle le dispositif commence à conduire, peut être très faible voire dans certains cas inférieure à la tension d'alimentation du circuit intégré incorporant un tel dispositif. Afin d'augmenter cette tension de déclenchement, mais aussi la tension de maintien c'est-à-dire la tension minimale pour que le dispositif, ayant déclenché, reste conducteur, l'une au moins des deux régions intermédiaires, et de préférence les deux régions intermédiaires pour des raisons de symétrie, est configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante au sein de cette région intermédiaire. Cette configuration peut être obtenue de différentes manières, comme cela va maintenant être expliqué plus en détail en référence aux figures 5 à 12. Sur les figures 5 et 6, la longueur Ll de la région intermédiaire RIT2, comptée dans le sens de la direction longitudinale DL du dispositif, est préférentiellement choisie de façon à être supérieure à la somme de la longueur de la zone désertée de la jonction J2 au sein de la région RIT2 et de la longueur de la zone désertée de la jonction J1 au sein de la région RIT2. On rappelle ici que la longueur LZCE d'une zone désertée (ou zone de charge d'espace ZCE) d'une jonction PN est définie par la formule suivante : LzcE = (2EVbi((Nn+Np)/NnNp)/q)1/4 où qVbi est la barrière de potentiel, Nn etNp les concentrations de dopants dans les zones N et P. L'homme du métier saura donc ajuster la longueur Ll en fonction de ces longueurs de zones désertées déterminées par ladite formule. Par raison de symétrie, la région RIT1 présentera alors la même longueur Ll. Sur les figures 7 (section partielle selon la ligne VII-VII de la figure 8) et 8, la première région intermédiaire RIT1 et la deuxième région intermédiaire RIT2 présentent chacune une région auxiliaire semiconductrice RX1, RX2 de type de conductivité P, plus fortement dopée que le reste de la région intermédiaire, et ayant par exemple le même dopage que les régions d'extrémité RX12 et RX21, par exemple 1021 atomes/cm3. Ces régions RX1, RX2 sont à potentiel flottant.
Dans l'exemple décrit ici, les deux régions auxiliaires RX1 et RX2 sont configurées de façon à être symétriques par rapport à l'axe longitudinal du dispositif, bien que ce ne soit pas absolument indispensable.
On ne décrira donc ici, à des fins de simplification, que la géométrie de la région auxiliaire RX1. Cette région auxiliaire RX1 s'étend perpendiculairement à la direction longitudinale DL, en face de la région d'extrémité RX11 et de la région centrale N+, sur une largeur W2 inférieure à la largeur W3 de la région d'extrémité RX11. Cela étant, comme illustré en tiretés, cette région RX1 pourrait avoir une largeur plus grande tout en restant inférieure à la largeur W4 de la région centrale RC.
Par ailleurs, cette région RX1 s'étend sur la même profondeur que les autres régions du dispositif jusqu'à l'oxyde enterré BX. Avec une telle configuration, les zones désertées des différentes jonctions J3, J4, J2 et J1 sont écrantées, ce qui permet d'augmenter la barrière de potentiel nécessaire au déclenchement du dispositif. Alors que sur les figures 7 et 8, les régions auxiliaires RX1 et RX2 étaient formées par un mur semiconducteur continu s'étendant partiellement au sein des régions intermédiaires RIT1 et RIT2, ces régions RX1 sont RX2 sont, dans le mode de réalisation illustré sur les figures 9 (section partielle selon la ligne IX-IX de la figure 10) et 10, formées par un mur semiconducteur discontinu. En d'autres termes, les régions RX1 et RX2 sont formées d'îlots semiconducteurs ILX1, ILX2, également dopés P+. Les murs semiconducteurs discontinus RX1 et RX2 peuvent s'étendre le long d'une partie seulement de la région centrale RC comme illustré sur la figure 10, ou bien sur toute la longueur de la région centrale RC. Là encore, ces murs permettent d'écranter les zones désertées des jonctions correspondantes. Alors que sur les figures 7 et 8 par exemple, les régions RX1 et RX2 s'étendaient préférentiellement en face des régions d'extrémité RX11 et RX22, c'est-à-dire des régions dopées N+, ces régions RX1 et RX2 s'étendent dans le mode de réalisation illustré sur les figures 11 (section partielle selon la ligne XI-XI de la figure 12) et 12, en partie en face des régions RX12 et RX21 qui sont dopées P+, de façon à écranter uniquement la zone désertée de la jonction J3 et la zone désertée de la jonction J2. D'autres modes de réalisation sont possibles. On peut par exemple insérer plusieurs murs semiconducteurs continus ou discontinus avec dans le derniers cas une disposition des îlots semiconducteurs en quinconce. La figure 13 illustre des courbes représentant l'évolution du courant traversant le dispositif en fonction de la tension entre les bornes Al et A2. Toutes ces courbes illustrent en fait le fonctionnement d'un seul thyristor du dispositif DIS. La courbe CVO se rapporte à un dispositif du type de celui illustré sur les figures 1 et 2, avec un dopage de 1021 atomes/cm3 pour les régions dopées P+ et N+ et un dopage de 1015 atomes/cm3 pour les régions dopées P-. Par ailleurs, la longueur LO des régions RIT1 et RIT2 est égale à 170 nm de même que la longueur LCO de la région centrale RC . La courbe CV1 est représentative d'un dispositif du type de celui illustré sur les figures 5 et 6, c'est-à-dire avec des zones RIT1 et RIT2 plus larges. Les dopages sont identiques à ceux du dispositif des figures 1 et 2 et la valeur Ll vaut 500 nm. La courbe CV2 est représentative d'un dispositif du type de celui illustré sur les figures 7 et 8, avec un mur RX2 (par exemple) s'étendant au sein de la région RIT2. Les dopages des régions N+, P+ et P- sont identiques à ceux mentionnés ci-avant, et le dopage de la région RX2 est également égal à 1021 atomes/cm3. Les longueurs LO et LCO sont identiques à celles de la figure 2, et les valeurs W2 et W3 (égale à W1/2) sont respectivement égales à 1 micromètre et 3 micromètres. La courbe CV3 est représentative d'un dispositif du type de celui illustré sur les figures 9 et 10 avec les mêmes dimensions que celles de la figure 8 et un nombre d'îlots P+(régions auxiliaires RX1 ou RX2) égal à 4. La largeur de chaque îlot (comptée perpendiculairement à DL) est égale à 0,5 micromètre.
Enfin, la courbe CV4 est représentative d'un dispositif du type de celui illustré sur les figures 11 et 12, avec les mêmes dimensions que celles de la figure 8 et avec une largeur W4 pour la région RX1 égale à 1 micromètre.
On remarque donc pour toutes les structures selon les divers modes de réalisation de l'invention exposés ci-avant, une augmentation de la tension de déclenchement VTi par rapport à la tension de déclenchement VTO du dispositif des figures 1 et 2. De même, la tension de maintien VH est également supérieure pour les dispositifs selon l'invention. Comme illustré sur la figure 14, le dispositif DIS peut être utilisé en tant que protection ESD pour protéger un composant CMP. Le dispositif DIS est alors connecté aux deux bornes du composant CMP.
Comme illustré sur la figure 15, il est également possible de protéger des plots, par exemple des plots de sortie PLT d'un circuit intégré CI, en connectant un dispositif DIS entre le plot PLT et un rail d'alimentation RL2, et en connectant un autre dispositif DIS entre le plot PLT et un rail de masse RL1.
Claims (14)
- REVENDICATIONS1. Dispositif semiconducteur bidirectionnel de protection contre les décharges électrostatiques, possédant deux bornes, caractérisé en ce qu'il comprend au sein d'une couche de silicium sur isolant (CHS), une zone centrale semiconductrice (ZC) comportant une région centrale (RC) ayant un premier type de conductivité, deux régions intermédiaires (RIT1, RIT2) ayant un deuxième type de conductivité opposé au premier respectivement disposées de part et d'autre de et en contact avec la région centrale de façon à former deux jonctions PN, deux zones d'extrémités semiconductrices (ZX1, ZX2) respectivement disposées de part et d'autre de la zone centrale (ZC), chaque zone d'extrémité comportant deux régions d'extrémité (RX21, RX22 ; RX11, RX12) de types de conductivité opposés, en contact avec la région intermédiaire voisine, les deux régions d'extrémité de chaque zone d'extrémité étant mutuellement électriquement connectées pour former les deux bornes (Al, A2) du dispositif, et en ce qu'au moins une première (RIT1) des deux régions intermédiaires est configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante (J3, J4) au sein de la première région intermédiaire.
- 2. Dispositif selon la revendication 1, dans lequel les deux bornes du dispositif définissent une direction longitudinale (DL) pour ledit dispositif et ladite première région intermédiaire (RIT1) comprend une première région auxiliaire semiconductrice à potentiel flottant (RX1), ayant le même type de conductivité que celui de ladite première région intermédiaire et plus fortement dopée que ladite première région intermédiaire (RIT1), s'étendant perpendiculairement à ladite direction longitudinale le long d'une partie seulement de ladite région centrale (RC).
- 3. Dispositif selon la revendication 2, dans lequel ladite première région auxiliaire (RX1) présente le même dopage que celui de la zone d'extrémité (RX12) en contact avec ladite région intermédiaire et ayant le même type de conductivité.
- 4. Dispositif selon la revendication 2 ou 3, dans lequel ladite première région auxiliaire (RX1) comprend au moins un mur semiconducteur plein s'étendant perpendiculairement à ladite direction longitudinale (DL) le long d'une partie seulement de ladite région centrale (RC).
- 5. Dispositif selon la revendication 2 ou 3, dans lequel ladite première région auxiliaire (RX1) comprend au moins un mur semiconducteur discontinu (ILX1) s'étendant perpendiculairement à ladite direction longitudinale le long d'une partie au moins de ladite région centrale.
- 6. Dispositif selon l'une des revendications 2 à 5, dans lequel la première région auxiliaire (RX1) s'étend perpendiculairement à ladite direction longitudinale le long d'une partie seulement de ladite région centrale et uniquement en face de la zone d'extrémité (RX11) en contact avec ladite première région intermédiaire et ayant le même type de conductivité que celui de la région centrale (RC).
- 7. Dispositif selon l'une des revendications 2 à 5, dans lequel la première région auxiliaire (RX1) s'étend perpendiculairement à ladite direction longitudinale le long d'une partie seulement de ladite région centrale et uniquement en face de la zone d'extrémité (RX12) en contact avec ladite première région intermédiaire et ayant le type de conductivité opposé à celui de la région centrale (RC).
- 8. Dispositif selon l'une des revendications 2 à 5, dans lequel la première région auxiliaire (RX1) s'étend perpendiculairement à ladite direction longitudinale (DL) le long d'une partie seulement de ladite région centrale et en face des deux zones d'extrémité (RX11, RX12) en contact avec ladite première région intermédiaire.
- 9. Dispositif selon la revendication 1, dans lequel les deux bornes du dispositif définissent une direction longitudinale pour ledit dispositif et la dimension (L1) de la première région intermédiaire (RIT 1) comptée selon ladite direction longitudinale (DL) est supérieure à la longueur de la zone désertée de ladite au moins une jonction PN correspondante (J3, J4) comptée selon ladite direction longitudinale.
- 10. Dispositif selon l'une des revendications précédentes, dans lequel la deuxième (RIT2) des deux régions intermédiaires est configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante (J1, J2) au sein de la deuxième région intermédiaire.
- 11. Dispositif selon la revendication 10, dans lequel la deuxième région intermédiaire (RIT2) comprend une deuxième région auxiliaire (RX2) présentant l'une au moins des caractéristiques de la première région auxiliaire (RX1) selon l'une des revendications 2 à 8.
- 12. Dispositif selon la revendication 10, dans lequel les deux bornes du dispositif définissent une direction longitudinale pour ledit dispositif et la dimension (L1) de la deuxième région intermédiaire (RIT2) comptée selon ladite direction longitudinale est supérieure à la longueur de la zone désertée de ladite au moins une jonction PN correspondante comptée selon ladite direction longitudinale.
- 13. Dispositif selon l'une des revendications précédentes, dans lequel ladite couche de silicium sur isolant (CHS) est partiellement ou totalement désertée.
- 14. Circuit intégré, comprenant un dispositif selon l'une des revendications 1 à 13.
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| EP3067930B1 (fr) * | 2015-03-09 | 2021-08-11 | Nexperia B.V. | Système de transmission de données |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001061759A1 (fr) * | 2000-02-15 | 2001-08-23 | Teccor Electronics, Lp | Dispositif semi-conducteur de protection contre les baisses de tension a faible capacite |
| US20020017654A1 (en) * | 2000-08-11 | 2002-02-14 | Samsung Electronics Co., Ltd. | Protection device with a silicon-controlled rectifier |
| US20030205761A1 (en) * | 2002-05-06 | 2003-11-06 | Industrial Technology Research Institute | Bi-directional silicon controlled rectifier for electrostatic discharge protection |
| US20110068364A1 (en) * | 2009-09-21 | 2011-03-24 | International Business Machines Corporation | Bidirectional electrostatic discharge protection structure for high voltage applications |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124280A (en) | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| US20030042498A1 (en) | 2001-08-30 | 2003-03-06 | Ming-Dou Ker | Method of forming a substrate-triggered SCR device in CMOS technology |
| US6864537B1 (en) | 2003-01-03 | 2005-03-08 | Micrel, Incorporated | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors |
| DE102004007197B4 (de) | 2004-02-13 | 2012-11-08 | Infineon Technologies Ag | Hochsperrendes Halbleiterbauelement mit niedriger Durchlassspannung |
| DE102005026408B3 (de) | 2005-06-08 | 2007-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone |
| US7495279B2 (en) * | 2005-09-09 | 2009-02-24 | Infineon Technologies Ag | Embedded flash memory devices on SOI substrates and methods of manufacture thereof |
| US7560777B1 (en) | 2005-11-08 | 2009-07-14 | Advanced Micro Devices, Inc. | Protection element and method of manufacture |
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| DE102006022105B4 (de) * | 2006-05-11 | 2012-03-08 | Infineon Technologies Ag | ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis |
| US7786507B2 (en) | 2009-01-06 | 2010-08-31 | Texas Instruments Incorporated | Symmetrical bi-directional semiconductor ESD protection device |
| EP2244299A1 (fr) | 2009-04-22 | 2010-10-27 | STMicroelectronics S.r.l. | Transistor MOS pour applications de puissance et circuit intégré et méthode de fabrication correspondants |
-
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-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001061759A1 (fr) * | 2000-02-15 | 2001-08-23 | Teccor Electronics, Lp | Dispositif semi-conducteur de protection contre les baisses de tension a faible capacite |
| US20020017654A1 (en) * | 2000-08-11 | 2002-02-14 | Samsung Electronics Co., Ltd. | Protection device with a silicon-controlled rectifier |
| US20030205761A1 (en) * | 2002-05-06 | 2003-11-06 | Industrial Technology Research Institute | Bi-directional silicon controlled rectifier for electrostatic discharge protection |
| US20110068364A1 (en) * | 2009-09-21 | 2011-03-24 | International Business Machines Corporation | Bidirectional electrostatic discharge protection structure for high voltage applications |
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