FR3057394A1 - Dispositif de protection contre les decharges electrostatiques avec circuit de declenchement distribue - Google Patents

Dispositif de protection contre les decharges electrostatiques avec circuit de declenchement distribue Download PDF

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Abstract

Le dispositif de protection est réalisé dans et sur un film semi-conducteur (1) situé sur une couche isolante enterrée (2) elle-même située au-dessus d'un caisson semi-conducteur (3). Il comprend une première borne (B1) et une deuxième borne (B2), au moins un module (MD1) comportant au moins un transistor MOS (TR) connecté entre la première borne (B1) et la deuxième borne (B2) et ayant sa région de grille (G), son substrat (B) et ledit caisson (3) électriquement couplés, au moins un circuit résistif-capacitif (RC) configuré pour rendre passant le transistor MOS (TR) lors de l'apparition d'une décharge électrostatique sur la première borne (B1) ou sur la deuxième borne (B2), ledit au moins un circuit résistif-capacitif (RC) possédant une partie commune avec l'une au moins des régions de source, de grille et de drain du transistor et comportant un élément capacitif et un élément résistif, une première électrode de l'élément capacitif comportant l'élément résistif et une deuxième électrode de l'élément capacitif comportant au moins une portion du film semi-conducteur (1).

Description

® RÉPUBLIQUE FRANÇAISE
INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE © N° de publication : 3 057 394 (à n’utiliser que pour les commandes de reproduction)
©) N° d’enregistrement national : 16 61085
COURBEVOIE
©) Int Cl8 : H 01 L 23/60 (2017.01), H 01 L 27/02
DEMANDE DE BREVET D'INVENTION A1
©) Date de dépôt : 16.11.16. © Demandeur(s) : STMICROELECTRONICS SA Société
(30) Priorité : 10.10.16 GR 20160100522. anonyme— FR.
©) Inventeur(s) : GALY PHILIPPE et ATHANASIOU
SOTIRIOS.
(43) Date de mise à la disposition du public de la
demande : 13.04.18 Bulletin 18/15.
(56) Liste des documents cités dans le rapport de
recherche préliminaire : Ce dernier n'a pas été
établi à la date de publication de la demande.
@) Références à d’autres documents nationaux ©) Titulaire(s) : STMICROELECTRONICS SA Société
apparentés : anonyme.
©) Demande(s) d’extension : ©) Mandataire(s) : CASALONGA.
(34) DISPOSITIF DE PROTECTION CONTRE LES DECHARGES ELECTROSTATIQUES AVEC CIRCUIT DE DECLENCHEMENT DISTRIBUE.
FR 3 057 394 - A1 (3j) Le dispositif de protection est réalisé dans et sur un film semi-conducteur (1) situé sur une couche isolante enterrée (2) elle-même située au-dessus d'un caisson semiconducteur (3). Il comprend une première borne (B1 ) et une deuxième borne (B2), au moins un module (MD1) comportant au moins un transistor MOS (TR) connecté entre la première borne (B1) et la deuxième borne (B2) et ayant sa région de grille (G), son substrat (B) et ledit caisson (3) électriquement couplés, au moins un circuit résistif-capacitif (RC) configuré pour rendre passant le transistor MOS (TR) lors de l'apparition d'une décharge électrostatique sur la première borne (B1 ) ou sur la deuxième borne (B2), ledit au moins un circuit résistif-capacitif (RC) possédant une partie commune avec l'une au moins des régions de source, de grille et de drain du transistor et comportant un élément capacitif et un élément résistif, une première électrode de l'élément capacitif comportant l'élément résistif et une deuxième électrode de l'élément capacitif comportant au moins une portion du film semi-conducteur (1).
ic
i
D ispositif de protection contre les décharges électrostatiques avec circuit de déclenchement distribué
Des modes de réalisation de l’invention concernent les dispositifs électroniques, et notamment ceux destinés à la protection de composants intégrés contre les décharges électrostatiques (ESD : « Electrostatic Discharge » selon l’appellation anglo-saxonne bien connue de l’homme du métier).
Dans le domaine de la micro-électronique, une décharge électrostatique se traduit généralement par un pic de courant plus ou moins important circulant entre deux bornes d’un ou de plusieurs composants, associé à une augmentation de la tension aux bornes du composant, et qui est susceptible d’endommager ce ou ces composants.
Un dispositif de protection contre les décharges électrostatiques vise à absorber autant que possible ce pic de courant afin d’éviter la circulation de ce courant dans le composant, tout en réduisant la chute de potentiel à ses bornes afin d’être compatible avec le composant à protéger.
Il existe plusieurs solutions pour réaliser un dispositif de protection contre les décharges électrostatiques. On peut par exemple utiliser un transistor MOS à fonctionnement hybride tel que celui décrit dans la demande PCT/EP2011/050740, associé à un circuit de déclenchement.
Par exemple, ce circuit de déclenchement peut être un circuit résistif-capacitif couplé à l’électrode de commande du transistor MOS.
Dans les technologies de transistor sur substrat massif, le circuit résistif-capacitif peut comporter les capacités drain-grille et drain-substrat du transistor MOS, et une résistance externe au transistor MOS couplée entre la masse et une borne commune au substrat et à la grille du transistor MOS. L’utilisation des capacités intrinsèques au transistor permet avantageusement un gain de place.
Cependant, dans les transistors réalisés sur des substrats de type silicium sur isolant (SOI : « Silicon On Insulator »), ces capacités sont fortement réduites et donc insuffisantes pour être utilisées comme condensateur du circuit résistif-capacitif de déclenchement.
D’une part, la capacité drain-substrat est fortement diminuée en raison de la plus faible surface de contact drain-substrat, et d’autre part la capacité drain-grille est également diminuée en raison de la réalisation de la prise de contact de drain sur une région épitaxiée, plus éloignée de la région de grille.
Ainsi, lors de l’apparition d’une décharge électrostatique sur un transistor MOS réalisé sur un substrat de type silicium sur isolant, la tension aux bornes du transistor augmente fortement, et le transistor ne devient passant par l’intermédiaire de la capacité drain-source que lorsque la tension à ses bornes atteint une valeur très importante, par exemple 7 volts.
Lorsque la tension de 7 volts est atteinte, le transistor devient passant, ce qui entraîne simultanément une chute de tension aux bornes du transistor, et une augmentation du courant le traversant. Ce phénomène est connu par l’homme du métier sous le terme anglo-saxon « Snapback ».
Il est donc avantageux de limiter cet effet afin que le transistor MOS se déclenche pour des tensions plus faibles, et soit donc compatible avec la charge à protéger.
Ainsi, il est proposé un dispositif de protection contre les décharges électrostatiques réalisé sur un substrat de type silicium sur isolant, comportant un circuit résistif-capacitif de déclenchement ayant un faible encombrement surfacique et permettant un déclenchement du transistor avec un retour de tension (« Snapback ») très atténué, voire sans retour de tension. Selon un aspect, il est proposé un dispositif de protection contre les décharges électrostatiques, réalisé dans et sur un film semi-conducteur situé sur une couche isolante enterrée elle-même située au-dessus d’un caisson semi-conducteur, et comprenant une première borne et une deuxième borne.
Le dispositif comprend également au moins un module comportant au moins un transistor MOS connecté entre la première borne et la deuxième borne et ayant sa région de grille, son substrat et ledit caisson électriquement couplés.
Le module comprend également au moins un circuit résistifcapacitif configuré pour rendre passant le transistor MOS lors de l’apparition d’une décharge électrostatique sur la première borne ou sur la deuxième borne.
Ledit au moins un circuit résistif-capacitif possède une partie commune avec l’une au moins des régions de source, de grille et de drain du transistor et comporte un élément capacitif et un élément résistif, une première électrode de l’élément capacitif comportant l’élément résistif et une deuxième électrode de l’élément capacitif comportant au moins une portion du film semi-conducteur.
Le circuit résistif est donc ici réalisé au niveau du transistor, puisqu’il possède une partie commune à l’une au moins des régions de source, de grille et de drain du transistor. Par ailleurs il est particulièrement compact puisqu’une première électrode de l’élément capacitif comporte l’élément résistif et qu’une deuxième électrode de l’élément capacitif comporte au moins une portion du film semiconducteur. Ceci est avantageux en termes d’encombrement surfacique par rapport à un circuit résistif-capacitif spécifique réalisé à part.
Par ailleurs ce circuit résistif-capacitif, dit « distribué » comprend ici le circuit de déclenchement du dispositif de protection et est particulièrement efficace quant à l’atténuation de l’effet de retour de tension (« snapback »). Le couplage capacitif d’un tel circuit est en outre amélioré par rapport à un circuit résistif-capacitif classique.
Lorsque le circuit résistif-capacitif possède une partie commune avec la région de drain du transistor, il est particulièrement efficace pour la protection contre une décharge ESD se propageant du drain vers la source.
Lorsque le circuit résistif-capacitif possède une partie commune avec la région de source du transistor, il est particulièrement efficace pour la protection contre une décharge ESD se propageant de la source vers le drain.
Une présence de ces deux circuits capacitifs rend le dispositif de protection symétrique vis-à-vis de la propagation de la décharge ESD.
Lorsque le circuit résistif-capacitif possède une partie commune avec la région de grille du transistor, il améliore le couplage capacitif et permet un déclenchement du dispositif pour de faibles tensions. En effet bien que le signal transmis par la capacité draingrille du transistor soit trop faible pour déclencher un module de protection classique réalisé sur un substrat de type FDSOI, ce signal est néanmoins suffisant pour déclencher le module comportant ce circuit résistif capacitif.
Selon un mode de réalisation, la région de grille comprend une première région de polysilicium et le module comprend une première région de grille fictive située au-dessus de la région de drain du transistor et comprenant une deuxième région de polysilicium réalisée au dessus d’une première couche isolante.
Ladite deuxième région de polysilicium est électriquement couplée à la première région de polysilicium de la grille et comprend une première portion dépourvue de siliciure de métal.
Le module comprend alors un premier circuit résistif-capacitif comprenant un élément résistif comportant ladite première portion de la deuxième région de polysilicium et un élément capacitif dont la première électrode comprend la deuxième région de polysilicium et la deuxième électrode comprend une portion de la région de drain située sous la première couche isolante.
Dans ce mode de réalisation le circuit résistif-capacitif possède une partie commune avec la région de drain du transistor.
Selon un autre mode de réalisation possible, la région de grille comprend une première région de polysilicium, située au-dessus d’une couche isolante, et comporte une portion dépourvue de siliciure de métal, et le module peut alors comprendre un deuxième circuit résistifcapacitif comprenant un élément résistif comportant ladite portion dépourvue de siliciure de métal de la première région de polysilicium de la région de grille et un élément capacitif dont la première électrode comprend la première région de polysilicium de la région de grille et la deuxième électrode comprend une portion de la région de substrat située sous la couche isolante.
Dans cet autre mode de réalisation le deuxième circuit résistifcapacitif possède une partie commune avec la région de grille et la région de substrat du transistor.
Selon un autre mode de réalisation, la région de grille comprend une première région de polysilicium et le module comprend une deuxième région de grille fictive située au-dessus de la région de source et comprenant une troisième région de polysilicium située sur une troisième couche isolante.
Ladite troisième région de polysilicium est électriquement couplée à la première région de polysilicium et comprend une portion dépourvue de siliciure de métal.
Le module comprend un troisième circuit résistif-capacitif comprenant un élément résistif comportant ladite portion dépourvue de siliciure de métal de la troisième région de polysilicium et un élément capacitif dont la première électrode comprend la troisième région de polysilicium et la deuxième électrode comprend une portion de la région de source située en regard de la troisième couche isolante.
Dans cet autre mode de réalisation le troisième circuit résistifcapacitif possède une partie commune avec la région de source du transistor.
Selon encore un autre mode de réalisation, le caisson comporte une région moins fortement dopée qu’une couche située sous la couche isolante enterrée, et le module comprend un quatrième circuit résistifcapacitif électriquement couplé au substrat du transistor, possédant un élément résistif comportant la région moins fortement dopée du caisson et un condensateur dont une première électrode comprend ladite région moins fortement dopée du caisson et dont la deuxième électrode comprend le film semi-conducteur situé au dessus de la couche isolante enterrée.
Dans cet autre mode de réalisation le quatrième circuit résistifcapacitif possède une partie commune au moins avec la région de substrat du transistor et permet, en combinaison avec l’un au moins des modes de réalisation précédents, une polarisation du substrat du transistor par la face arrière du transistor, et permet donc avantageusement d’améliorer les performances électriques du transistor lors de l’apparition d’une décharge électrostatique.
Bien entendu certains ou tous ces différents modes de réalisation peuvent être combinés.
Le dispositif peut comprendre une pluralité de modules couplés en parallèle entre la première borne et la deuxième borne.
Les circuits résistifs-capacitifs de transistors distincts appartenant à des modules distincts peuvent être électriquement couplés.
Selon un autre aspect il est proposé un circuit intégré incorporant un dispositif de protection tel que défini ci-avant.
D’autres avantages et caractéristiques de l’invention apparaîtront à la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
- Les figures 1 à 7 représentent des modes de réalisation de l’invention.
La figure 1 est une représentation schématique vue de dessus d’un dispositif DIS de protection contre les décharges électrostatiques selon un mode de réalisation, et la figure 2 est une vue en coupe selon la ligne de coupe II-II de la figure 1.
Le dispositif DIS, réalisé au sein d’un circuit intégré IC, comprend un module MD1 incluant un transistor MOS TR, réalisé dans et sur un film semi-conducteur 1, lui-même situé sur une couche isolante enterrée 2 (BOX, « Buried Oxyde » selon l’acronyme anglosaxon bien connu de l’homme du métier). Le transistor TR est donc réalisé ici sur un substrat de type silicium sur isolant (SOI : Silicon On insulator »).
Le film de silicium peut être totalement déserté, le substrat étant alors de type silicium totalement déserté sur isolant (« FDSOI : « Fully Depleted Silicon On Insulator).
Le film de silicium peut être partiellement déserté, le substrat étant alors de type silicium partiellement déserté sur isolant (PDSOI : « Partially Depleted Silicon On Insulator »).
Le transistor TR est réalisé au dessus d’un caisson semiconducteur 3 dopé ici de type P, comportant une région plus fortement dopée 30 et une région moins fortement dopée 300.
Le transistor TR est ici délimité par une région isolante 4, par exemple une tranchée d’isolation peu profonde (STI : « Shallow Trench Isolation » selon l’acronyme anglo-saxon).
Le transistor comporte une région de grille G, comportant dans cet exemple une première ligne de polysilicium 20 située sur une première couche d’oxyde 21 disposée sur le film semi-conducteur 1. La région de grille G comprend ici un siliciure de métal 31 réalisé sur la ligne de polysilicium 20 et permettant la réalisation de prises de contact et une polarisation uniforme de la région de grille G.
Le transistor comprend également une région de source S et une région de drain D. Ces deux régions sont réalisées par dopage de type N (par exemple) du film semi-conducteur 1.
La région de source S comporte une zone de prise de contact de source SI comportant une première région épitaxiée S10 fortement dopée de type N (par exemple) et sur laquelle a été formé un premier siliciure de métal Sll.
De même, la région de drain D comporte une zone de prise de contact de drain DI comportant une deuxième région épitaxiée D10 fortement dopée de type N (par exemple) et sur laquelle a été formée un deuxième siliciure de métal Dll. Les régions épitaxiées S10 et D10 permettent la réalisation de prises de contact sur les régions de drain D et de source S, malgré la faible épaisseur du film semi-conducteur 1 ce qui est notamment le cas pour des substrats FDSOI.
Les régions de source S et de drain D sont ici particulièrement longues et comprennent une partie dépourvue de siliciure de métal, ce qui est classique dans les transistors MOS destinés à absorber des décharges électrostatiques. Cela permet avantageusement que le matériau du film semi-conducteur 1 se comporte comme une résistance de ballast et ne soit pas endommagé lorsque la décharge traverse le transistor.
La région du film semi-conducteur 1 située entre les régions de source S et de drain D, dopée de type P (par exemple), sera désignée dans la suite de la description comme le substrat B du transistor TR (« Body » en langue anglaise). C’est dans cette région que se forme le canal du transistor.
Le substrat B du transistor MOS s’étend ici au-delà de la région de grille G, de façon à former une zone de prise de contact substrat BC, représenté ici de façon schématique, et permettant de polariser le substrat B. La prise de contact de substrat pourrait également par exemple être réalisée par l’intermédiaire d’un transistor supplémentaire dépourvu de jonction, tel que celui décrit dans la demande de brevet français déposée sous le numéro 1556515. Il serait également possible de polariser le substrat par une grille face arrière dopée N, qui permettrait à la fois un contrôle électrostatique du transistor et une polarisation du substrat.
Le module MD1 comporte une première zone de prise de contact de caisson BG1 et une deuxième zone région de prise de contact de caisson BG2, comportant respectivement une première zone BG10 fortement dopée de type P (par exemple) sur laquelle est réalisé un troisième siliciure de métal BG11, et une deuxième région BG20 fortement dopée de type P (par exemple) sur laquelle est réalisé un quatrième siliciure de métal BG21.
Ces deux régions de prise de contact BG1 et BG2 permettent de polariser le caisson 3 du transistor TR et par conséquent la région fortement dopée 30, qui fait alors office de grille face arrière (« Back gâte », en langue anglaise) pour le transistor TR.
Le transistor TR comporte en outre dans cet exemple une région de grille fictive DG (« dummy gâte » en langue anglaise) réalisée sur la région de drain D, entre la région de grille G et la zone de prise de contact de drain Dl.
La région de grille fictive DG comporte une deuxième ligne de polysilicium 50, réalisée sur une deuxième couche d’oxyde 51 disposée sur le film semi-conducteur 1 au dessus d’une région 100 du drain D du transistor TR.
La région de grille fictive DG comporte une première zone de prise de contact 52 et une deuxième zone de prise de contact 53, situées chacune à une extrémité de la deuxième ligne de polysilicium 50 et comportant chacune un siliciure de métal. La portion 54 de la ligne de polysilicium 50 située entre les deux zones de prise de contact de grille 52 et 53 est quant à elle dépourvue de siliciure de métal.
La figure 3 illustre schématiquement d’un point de vue électrique le module MD1 selon le mode de réalisation décrit précédemment et illustré aux figures 1 et 2.
Dans la suite de la description, les connexions électriques entre les différents éléments du module qui n’ont pas été représentées ou décrites précédemment en lien avec les figures 1 et 2, sont réalisées par l’intermédiaire de vias et de lignes de métal situées dans la partie d’interconnexion du circuit (BEOL, « Back End Of Line » selon l’acronyme anglo-saxon bien connu de l’homme du métier), qui n’a pas été représentée sur les figures 1 et 2 à des fins de simplification.
Le module MD1 comporte une première borne B1 et une deuxième borne B2 couplées à un composant CMP du circuit intégré IC que l’on souhaite protéger contre une décharge électrostatique. Dans cet exemple le drain D du transistor TR est couplé à la première borne B1 via la zone de prise de contact de drain DI et la source S du transistor TR est couplée à la deuxième borne B2 via la zone de prise de contact de source SI.
En l’absence du dispositif de protection DIS, une décharge électrostatique arrivant par exemple sur la première borne B1 circulerait vers la deuxième borne B2 en traversant le composant, ce qui risquerait de l’endommager.
Ici, la grille G, le substrat B et le caisson 3 du transistor TR sont électriquement couplés.
La première zone de prise de contact 52 est électriquement couplée à la grille G, et la deuxième zone de prise de contact 53 est électriquement couplée au substrat B et au caisson 3 du transistor TR.
ίο
Le module MD1 comprend un circuit résistif-capacitif RC, dont la résistance Rd comprend la portion 54 de la deuxième ligne de polysilicium 50 située entre la première zone de prise de contact 52 et la deuxième zone de prise de contact 53 de la région de grille fictive DG. En effet, cette portion 54 étant dépourvue de siliciure de métal, elle présente une résistance électrique plus élevée.
Le condensateur Cd du circuit résistif-capacitif RC est le condensateur comportant la deuxième couche d’oxyde 51, la deuxième ligne de polysilicium 50 et la portion 100 de la région de drain située sous la deuxième couche d’oxyde 51.
Ainsi, la région de grille fictive DG et le film semi-conducteur 1 forment un circuit résistif-capacitif RC comportant un élément capacitif Cd dont l’une des électrodes comprend la résistance Rd, l’autre électrode comprenant la portion 100 du film semi-conducteur 1. Le circuit RC est donc ici réalisé au niveau du transistor TR, ce qui est avantageux en termes d’encombrement surfacique par rapport à un circuit RC spécifique réalisé à part et permet un couplage capacitif amélioré.
Ce circuit résistif-capacitif RC comprend ici le circuit de déclenchement du dispositif DIS.
Le circuit résistif capacitif RC ainsi réalisé est dit « distribué ». Il convient de noter que sa représentation est ici schématique: le nombre de résistances et le nombre de condensateurs représentés sur le schéma de la figure 3 ne sont pas significatifs, mais symbolisent respectivement la résistance Rd de la portion de polysilicium 24 et le condensateur Cd comportant la grille fictive et le film semi-conducteur 1.
Lors de l’apparition d’une décharge électrostatique entre la première borne B1 et la deuxième borne B2, la décharge électrostatique est transmise par le biais du condensateur Cd et de la résistance Rd sur la grille G, sur le substrat B et sur le caisson BG du transistor TR.
Cela permet, grâce à un fonctionnement hybride du transistor conjuguant un effet MOS et un effet bipolaire, la circulation de la décharge au travers du transistor TR plutôt que dans le composant CMP.
En effet, d’une part la polarisation du substrat B permet un fonctionnement d’un transistor bipolaire dont l’émetteur est la source S, la base est le substrat B, et le collecteur est le drain D, et d’autre part la polarisation de la grille G permet un fonctionnement classique du transistor MOS
Les inventeurs ont observé que ce mode de réalisation permet une très forte atténuation de l’effet de retour de tension (« snapback »).
La figure 4 illustre un mode de réalisation dans lequel la grille G du transistor TR a été réalisée de façon analogue à la grille fictive DG, de façon à former un deuxième circuit résistif-capacitif RC2.
Ainsi, la première ligne de polysilicium 20 est ici dépourvue de siliciure de métal, à l’exception d’une première zone de prise de contact de grille 22 et d’une deuxième zone de prise de contact de grille 23 situées chacune à une extrémité de la première ligne de polysilicium 20. La portion de la première ligne de polysilicium dépourvue de siliciure de métal est référencée 200. La première zone de prise de contact de grille 22 et la première zone de prise de contact de grille fictive 52 sont électriquement couplées, et la deuxième zone de prise de contact de grille 23 est couplée à la deuxième borne B2 et donc à la source S.
Ici, la résistance Rg du deuxième circuit résistif-capacitif RC2 comprend la portion 200 de la première ligne de polysilicium 20 située entre la première zone de prise de contact de grille 22 et la deuxième zone de prise de contact de grille 23. Le condensateur Cg du deuxième circuit résistif-capacitif RC2 comprend le condensateur comportant la deuxième couche d’oxyde 21, la première ligne de polysilicium 20 et la région de substrat 210 située sous la première couche d’oxyde 21.
Là encore le deuxième circuit résistif-capacitif RC2 comporte un élément capacitif Cg dont l’une des électrodes comprend la résistance Rg, l’autre électrode comprenant la portion 210 du film semi-conducteur 1.
Ce mode de réalisation permet d’obtenir une réponse différente du transistor à une décharge électrostatique, tout en évitant le phénomène de retour de tension.
L’homme du métier saura choisir entre ce mode de réalisation et celui décrit en lien avec les figures 1 à 3 en fonction des caractéristiques du composant CMP à protéger.
Comme illustré sur la figure 5, il est également possible de réaliser un troisième circuit résistif-capacitif RC3, utilisant une deuxième région de grille fictive DG2, structurellement analogue à la première région de grille fictive DG, mais située au-dessus de la région de source S.
Cette deuxième région de grille fictive DG2 comprend une troisième ligne de polysilicium 7 comportant une première zone de prise contact 72 connectée à la deuxième zone de prise de contact de grille 23 de la grille G, et une deuxième zone de prise de contact 73 connectée à la zone de prise de contact de source SI. La portion de la troisième ligne de polysilicium dépourvue de siliciure de métal est référencée 200. La résistance Rs de ce troisième circuit résistif capacitif comprend ladite portion 200, et le condensateur Cs de ce troisième circuit RC3 comprend la troisième ligne de polysilicium 7, la portion 700 de la région de source située sous celle-ci et une troisième couche isolante (oxyde de grille) située entre cette troisième ligne de polysilicium 7 et ladite portion 700.
Là encore le troisième circuit résistif-capacitif RC3 comporte un élément capacitif Cs dont l’une des électrodes comprend la résistance Rs, l’autre électrode comprenant la portion 700 du film semi-conducteur 1. La présence de ce troisième circuit résistifcapacitif RC3, en combinaison avec le circuit résistif-capacitif RC, permet avantageusement une protection symétrique du dispositif, c’est à dire une protection contre les décharges électrostatiques circulant de la première borne B1 vers la deuxième borne B2, et contre les décharges électrostatiques circulant de la deuxième borne B2 vers la première borne Bl.
Et, comme l’illustre la figure 6, il serait également possible d’envisager un module MD1 comprenant un quatrième circuit résistifcapacitif RC4 électriquement couplé au substrat B du transistor via la zone de prise de contact substrat BC.
Le condensateur de ce quatrième circuit résistif-capacitif RC4 comprend le film semi-conducteur 1, la couche isolante enterrée 2 et le caisson 3 du transistor TR. La résistance de ce quatrième circuit résistif-capacitif RC4 comprend la région 300 du caisson moins fortement dopée que la couche 30.
Là encore le quatrième circuit résistif-capacitif RC4 comporte un élément capacitif dont l’une des électrodes comprend la résistance de ce circuit capacitif, l’autre électrode comprenant ici le film semiconducteur 1. Ce quatrième circuit, permet une polarisation du substrat B par la face arrière du transistor TR, et permet donc avantageusement d’améliorer les performances électriques du transistor MOS TR lors de l’apparition d’une décharge électrostatique.
Les modes de réalisation présentés ici ne sont nullement limitatifs.
Ainsi bien qu’il ait été décrit en référence à la figure 3 un module MD1 ne comportant que le circuit RC, il serait possible d’envisager un module MD1 ne comportant qu’un seul des circuits résistifs-capacitifs décrits ci-avant, différent du circuit RC et pris parmi les circuits RC2, RC3.
Plus particulièrement, dans le cas où le module MD1 comporte uniquement le circuit RC2, il convient de noter que la présence du circuit RC2, qui améliore le couplage capacitif, permet un déclenchement du dispositif pour de faibles tensions. Ainsi, bien que le signal transmis par la capacité drain-grille soit trop faible pour déclencher un module de protection classique réalisé sur un substrat de type FDSOI, il est suffisant pour déclencher le module MD1 comportant le circuit RC2.
De même bien qu’il ait été décrit en référence à la figure 4 un module MD1 comportant deux circuits RC et RC2, il serait possible d’envisager un module MD1 comportant une combinaison de deux circuits résistifs capacitifs pris parmi les circuits RC, RC2, RC3, RC4, avec une combinaison différente de la combinaison RC, RC2.
De même bien qu’il ait été décrit en référence à la figure 5 un module MD1 comportant trois circuits RC, RC2 et RC3, il serait possible d’envisager un module MD1 comportant une combinaison de trois circuits résistifs-capacitifs pris parmi les circuits RC, RC2, RC3, RC4, avec une combinaison différente de la combinaison RC, RC2, RC3.
Par ailleurs, bien qu’il ait été décrit ici un dispositif DIS comportant un seul module MD1 contenant un transistor MOS et un ou plusieurs circuits RC distribués, il serait également possible d’envisager, comme illustré schématiquement sur la figure 7, un dispositif comportant une pluralité de modules MDi, couplés en parallèle entre la première borne B1 et la deuxième borne B2.
Dans ce cas, il serait également possible de coupler électriquement les circuits résistifs-capacitifs de transistors distincts appartenant à des modules distincts, comme représenté schématiquement en tiretés sur cette figure 7.
En outre, bien qu’il ait été présenté un module dans lequel les connexions entre la région de grille et la ou les régions de grilles fictives sont faites par des niveaux de métal, il serait également possible de les connecter par des régions de polysilicium réalisées entre ces régions et comportant un siliciure de métal.
En outre, les connexions entre différents circuits résistifscapacitifs distribués peuvent être des connexions en série, en parallèle, ou une combinaison de connexions en série et en parallèle, en fonction de l’optimisation de la surface et de la sensibilité de déclenchement du dispositif visées.

Claims (8)

  1. REVENDICATIONS
    1. Dispositif de protection contre les décharges électrostatiques, réalisé dans et sur un film semi-conducteur (1) situé sur une couche isolante enterrée (2) elle-même située au-dessus d’un caisson semi-conducteur (3), comprenant une première borne (Bl) et une deuxième borne (B2), au moins un module (MD1) comportant au moins un transistor MOS (TR) disposé entre la première borne (Bl) et la deuxième borne (B2), couplé à la première borne et à la deuxième borne, et ayant sa région de grille (G), son substrat (B) et ledit caisson (3) électriquement couplés, au moins un circuit résistif-capacitif (RC) configuré pour rendre passant le transistor MOS (TR) lors de l’apparition d’une décharge électrostatique sur la première borne (Bl) ou sur la deuxième borne (B2), ledit au moins un circuit résistifcapacitif (RC) possédant une partie commune avec l’une au moins des régions de source, de grille et de drain du transistor et comportant un élément capacitif et un élément résistif, une première électrode de l’élément capacitif comportant l’élément résistif et une deuxième électrode de l’élément capacitif comportant au moins une portion du film semi-conducteur (1).
  2. 2. Dispositif selon la revendication 1, dans lequel la région de grille (G) comprend une première région de polysilicium (20) et le module (MD1) comprend une première région de grille fictive (DG) située au-dessus de la région de drain (D) du transistor (TR) et comprenant une deuxième région de polysilicium (50) réalisée au dessus d’une première couche isolante (51), ladite deuxième région de polysilicium (50) étant électriquement couplée à la première région de polysilicium (20) et comprenant une première portion (54) dépourvue de siliciure de métal, le module (MD1) comprenant en outre un premier circuit résistif-capacitif (RC) comprenant un élément résistif (Rd) comportant ladite première portion (54) de la deuxième région de polysilicium (50) et un élément capacitif (Cd) dont la première électrode comprend la deuxième région de polysilicium (50) et la deuxième électrode comprend une portion (100) de la région de drain (D) située sous la première couche isolante (51).
  3. 3. Dispositif selon Tune des revendications précédentes, dans lequel la région de grille (G) comprend une première région de polysilicium (20), située au-dessus d’une couche isolante (21), et comportant une portion (200) dépourvue de siliciure de métal, et le module (MD1) comprend un deuxième circuit résistif-capacitif (RC2) comprenant un élément résistif (Rg) comportant ladite portion (200) de la première région de polysilicium (20) et un élément capacitif (Cg) dont la première électrode comprend la première région de polysilicium (20) et la deuxième électrode comprend une portion (210) de la région de substrat (B) située sous la couche isolante (21).
  4. 4. Dispositif selon l’une quelconque des revendications 1 précédentes, dans lequel la région de grille (G) comprend une première région de polysilicium (20) et le module (MD1) comprend une deuxième région de grille fictive (DG2) située au-dessus de la région de source (S) et comprenant une troisième région de polysilicium (7) située sur une troisième couche isolante, ladite troisième région de polysilicium (7) étant électriquement couplée à la première région de polysilicium (20) et comprenant une portion (74) dépourvue de siliciure de métal, le module (MD1) comprenant un troisième circuit résistif-capacitif (RC3) comprenant un élément résistif (Rs) comportant ladite portion (74) de la troisième région de polysilicium et un élément capacitif (Cs) dont la première électrode comprend la troisième région de polysilicium (7) et la deuxième électrode comprend une portion (700) de la région de source (S) située en regard de la troisième couche isolante.
  5. 5. Dispositif selon Tune des revendications précédentes, dans lequel le caisson (3) comporte une région (300) moins fortement dopée qu’une couche (30) située sous la couche isolante enterrée (2), et le module (MD1) comprend un quatrième circuit résistif-capacitif (RC4) électriquement couplé au substrat (B) du transistor, possédant un élément résistif comportant une région moins fortement dopée (300) du caisson (3) et un condensateur dont une première électrode comprend ladite région moins fortement dopée (300) du caisson (3) et dont une deuxième électrode comprend le film semi-conducteur (1) situé au dessus de la couche isolante enterrée (2).
  6. 6. Dispositif selon l’une quelconque des revendications 5 précédentes, comprenant une pluralité de modules (MDi) couplés en parallèle entre la première borne (Bl) et la deuxième borne (B2).
  7. 7. Dispositif selon la revendication 6, dans lequel les circuits résistifs-capacitifs de transistors distincts appartenant à des modules (MDi) distincts sont électriquement couplés.
  8. 10 8. Circuit intégré incorporant un dispositif de protection selon l’une des revendications 1 à 7.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3057394B1 (fr) * 2016-10-10 2019-05-03 Stmicroelectronics Sa Dispositif de protection contre les decharges electrostatiques avec circuit de declenchement distribue
CN112259605B (zh) * 2020-10-22 2022-08-23 东南大学 一种耐瞬时电流冲击的异质结半导体器件
CN112765922B (zh) * 2020-12-31 2024-04-19 中国科学院上海微系统与信息技术研究所 采用soi衬底的射频晶体管的仿真模型

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208719A (en) 1991-08-20 1993-05-04 Vlsi Technology, Inc. Output pad electrostatic discharge protection circuit for mos devices
US5631793A (en) 1995-09-05 1997-05-20 Winbond Electronics Corporation Capacitor-couple electrostatic discharge protection circuit
US20060044716A1 (en) * 2004-08-31 2006-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit with improved trigger-on voltage
US7746607B2 (en) 2006-04-27 2010-06-29 International Business Machines Corporation Substrate triggering for ESD protection in SOI
JP2010016177A (ja) * 2008-07-03 2010-01-21 Toshiba Corp 静電気放電保護素子
US7982523B2 (en) * 2008-12-05 2011-07-19 Infineon Technologies Ag Electro static discharge clamping device
US9019666B2 (en) 2010-01-22 2015-04-28 Stmicroelectronics S.A. Electronic device, in particular for protection against electrostatic discharges, and method for protecting a component against electrostatic discharges
JP5701684B2 (ja) * 2011-05-23 2015-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
FR3038775A1 (fr) 2015-07-09 2017-01-13 St Microelectronics Sa Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi
FR3057394B1 (fr) * 2016-10-10 2019-05-03 Stmicroelectronics Sa Dispositif de protection contre les decharges electrostatiques avec circuit de declenchement distribue

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