FR3072481B1 - Dispositif de generation d'un signal aleatoire - Google Patents

Dispositif de generation d'un signal aleatoire Download PDF

Info

Publication number
FR3072481B1
FR3072481B1 FR1759547A FR1759547A FR3072481B1 FR 3072481 B1 FR3072481 B1 FR 3072481B1 FR 1759547 A FR1759547 A FR 1759547A FR 1759547 A FR1759547 A FR 1759547A FR 3072481 B1 FR3072481 B1 FR 3072481B1
Authority
FR
France
Prior art keywords
terminal
coupled
voltage
transistor
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
FR1759547A
Other languages
English (en)
Other versions
FR3072481A1 (fr
Inventor
Philippe Galy
Thomas Bedecarrats
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ST MICROELECTRONICS
STMicroelectronics SA
Original Assignee
ST MICROELECTRONICS
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ST MICROELECTRONICS, STMicroelectronics SA filed Critical ST MICROELECTRONICS
Priority to FR1759547A priority Critical patent/FR3072481B1/fr
Priority to CN201821593398.4U priority patent/CN209072451U/zh
Priority to CN201811141705.XA priority patent/CN109660243B/zh
Priority to US16/157,464 priority patent/US10853038B2/en
Publication of FR3072481A1 publication Critical patent/FR3072481A1/fr
Application granted granted Critical
Publication of FR3072481B1 publication Critical patent/FR3072481B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

Abstract

Dispositif intégré de génération d'un signal aléatoire comportant une première borne (B1), un générateur de signal impulsionnel (SC) configuré pour générer un train d'impulsion de courant sur la première borne (B1), et un circuit de contrôle (CTRL) couplé à la première borne (B1) et configuré pour convertir lesdites impulsions de courant en un signal de tension présentant, de façon aléatoire, des impulsions supérieures à un seuil, le signal aléatoire comportant les impulsions de tension supérieures audit seuil

Description

Dispositif de génération d’un signal aléatoire
Des modes réalisation de l’invention concernent les circuits intégrés, et en particulier les circuits intégrés configurés pour générer des signaux aléatoires.
Classiquement, pour générer des signaux aléatoires, il existe des solutions basées sur des événements physiques, comme par exemple l’effet d’avalanche. Cela étant, ces solutions nécessitent des tensions de fonctionnement de plusieurs volts et ne sont donc pas avantageuses du point de vue de la consommation électrique. D’autres solutions utilisent des compteurs pseudo-aléatoires comportant des bascules, mais présentent l’inconvénient de n’être pas suffisamment aléatoires.
Il existe donc un besoin de réaliser un générateur de signaux aléatoires, qui présente une faible consommation en courant et un caractère aléatoire amélioré.
Ainsi, selon un mode de réalisation, il est proposé un dispositif permettant de générer un signal ayant une forte composante aléatoire, et dont la consommation est réduite.
Selon un aspect, il est proposé un dispositif intégré de génération d’un signal aléatoire comportant une première borne, un générateur de signal impulsionnel configuré pour générer un train d’impulsion de courant sur la première borne, et un circuit de contrôle couplée à la première borne et configuré pour convertir lesdites impulsions de courant en un signal de tension présentant, de façon aléatoire, des impulsions supérieures à un seuil, le signal aléatoire comportant les impulsions de tension supérieures audit seuil.
Selon un mode de réalisation, le dispositif comporte en outre une borne d’alimentation destinée à recevoir une tension d’alimentation, et le circuit de contrôle comporte un premier condensateur MOS couplé entre une première borne d’alimentation auxiliaire destinée à délivrer une première tension auxiliaire et la première borne et est configuré pour générer une impulsion de tension supérieure au seuil en présence d’une impulsion de courant alors qu’il a atteint son régime d’appauvrissement (« déplétion », en langue anglaise) , le circuit de contrôle étant apte à charger et décharger le condensateur de façon aléatoire.
La première borne de tension auxiliaire peut être la borne d’alimentation, et dans ce cas la première tension auxiliaire est la tension d’alimentation.
Selon un mode de réalisation, le dispositif comporte une borne de référence destinée à recevoir une tension de référence, et le circuit de contrôle comporte en outre - un transistor principal couplé entre la première borne et un nœud commun et dont le substrat est, d’une part, couplé à la borne de référence par l’intermédiaire d’un circuit de commande, et, d’autre part, directement couplé à la grille du transistor principal, - un deuxième condensateur couplé entre le nœud commun et une deuxième borne d’alimentation auxiliaire destinée à délivrer une deuxième tension auxiliaire , - un premier transistor secondaire couplé entre la première borne et la borne de référence et dont la grille est couplée au nœud commun, - un deuxième transistor secondaire couplé entre la borne d’alimentation et le nœud commun et dont la grille est couplée à la grille du transistor principal, - un élément résistif couplée entre le nœud commun et la borne de référence.
La deuxième borne de tension auxiliaire peut être la borne d’alimentation, et dans ce cas la deuxième tension auxiliaire est la tension de référence.
Un tel circuit présente des temps de réaction très courts, et permet la création d’oscillations chaotiques des flux d’électrons entre le premier condensateur et le deuxième condensateur, au travers du transistor principal. En fonction des charges de chaque condensateur au moment de chaque impulsion, celle ci sera absorbée ou non par le circuit de contrôle, ou alors intégré en une impulsion de tension.
Le terme substrat, pour un transistor, désigne ici et dans la suite de la description le matériau semi-conducteur dans lequel sont réalisées les régions de source et de drain.
Dans le cas d’un transistor réalisé dans une technologie de type silicium sur isolant (SOI, « Silicon on insulator »), ce substrat est un film de silicium séparé du substrat porteur par une couche isolante enterrée. Après la réalisation du transistor, une portion de celui-ci subsiste sous la grille, entre les régions de source et de drain, et dans laquelle peut se former le canal du transistor.
Selon un mode de réalisation, le dispositif est réalisé dans un substrat semi-conducteur, et le premier condensateur et le deuxième condensateur ont chacun une électrode réalisée dans une même zone active du substrat semi-conducteur et de façon juxtaposée à une région semi-conductrice d’électrode distincte du transistor principal, la première borne étant réalisée par une prise de contact sur la région semi-conductrice de drain du transistor principal.
Le substrat est avantageusement de type silicium sur isolant.
Coupler la première borne sur le drain du transistor principal permet d’obtenir une réactivité suffisante du circuit intégré pour obtenir les oscillations chaotiques.
En outre, la réalisation de façon juxtaposée d’une électrode de chaque transistor à une région semi-conductrice d’électrode du transistor principal permet de réaliser des connexions électriques sans pistes métalliques, ce qui permet la circulation des porteurs de charge sans qu’ils s’extraient du film silicium, favorisant ainsi avantageusement les interactions entre les flux de ces porteurs. L’élément résistif peut avoir une valeur résistive supérieure à un méga ohm.
Le circuit de commande peut comporter une résistance de commande, ou un transistor de commande dont l’électrode de commande est configurée pour recevoir un signal de commande, de façon à modifier la valeur résistive de la connexion drain-source du transistor de commande.
Selon un autre aspect, il est proposé un système comportant au moins un dispositif tel que décrit précédemment.
Le système peut être un compteur aléatoire comportant une pluralité de bascules dont les entrées d’horloge sont couplées à la borne de sortie dudit au moins un dispositif.
Le système peut être un générateur de nombres aléatoires comportant une pluralité de bascules, chaque bascule ayant une entrée de données couplée à un dispositif distinct. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de mise en œuvre et de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels - les figures 1 à 6 illustrent des modes de réalisation de l’invention.
La figure 1 illustre schématiquement, et d’un point de vue électrique, un dispositif DIS intégré de génération d’un signal aléatoire Sa, réalisé dans et sur un substrat semi-conducteur de type silicium sur isolant (SOI, « Silicon On Insulator »).
Le dispositif DIS comporte une première borne Bl, destinée à recevoir un premier signal Se, ici un train d’impulsions de courant, et à émettre le signal aléatoire Sa, une borne d’alimentation BV destinée à recevoir une tension d’alimentation Vdd, ici d’une valeur de un volt, et une borne de référence BR destinée à recevoir une tension de référence, par exemple ici la masse.
Le dispositif DIS comporte une source de courant SC, configurée pour générer le premier signal Se, et un circuit de contrôle CTRL, configuré pour convertir lesdites impulsions de courant en un signal de tension présentant, de façon aléatoire, des impulsions supérieures à un seuil.
Le circuit de contrôle CTRL comporte ici un premier condensateur Cl couplé entre la première borne Bl et la borne d’alimentation BV, et configuré pour recevoir et intégrer le signal d’entrée Se. Le premier condensateur Cl est un condensateur MOS, et n’a donc pas un comportement linéaire.
Il serait toutefois possible, comme l’illustre la figure 2, que le premier condensateur Cl soit couplé entre la première borne B1 et une première borne auxiliaire Bxl délivrant une première tension auxiliaire Vxl différente de la tension d’alimentation Vdd.
Un deuxième condensateur C2 est ici couplé entre un nœud commun NC du circuit de contrôle CTRL et la borne d’alimentation BV. Le deuxième condensateur C2 est un condensateur MOS, et n’a donc pas un comportement linéaire.
Il serait toutefois possible, comme l’illustre la figure 2, que le deuxième condensateur C2 soit couplé entre le nœud commun NC et une deuxième borne auxiliaire Bx2 délivrant une deuxième tension auxiliaire Vx2 différente de la tension d’alimentation Vdd.
Un premier transistor secondaire Tsl, dont la grille Gsl est couplée au nœud commun NC, est couplé entre la première borne B1 et la borne de référence BR, et est configuré pour, à l’état passant, inhiber le premier condensateur MOS Cl.
Un deuxième transistor secondaire Ts2, couplé entre la borne d’alimentation BV et le nœud commun, est configuré pour, à l’état passant, court-circuiter le deuxième condensateur C2.
Le dispositif DIS comprend en outre un transistor MOS principal Tl dont une première région semi-conductrice d’électrode, ici son drain Dl, est couplée à la première borne Bl, une deuxième région semi-conductrice d’électrode, ici sa source SI, est couplée au nœud commun NC et dont la grille G1 est couplée à la grille Gs2 du deuxième transistor auxiliaire Ts2.
Le substrat sbl du transistor principal Tl est électriquement couplé à la grille G1.
Le transistor MOS principal Tl comporte un transistor bipolaire parasite, dont la base est le substrat sbl du transistor MOS, dont le collecteur est le drain Dl et dont l’émetteur est la source SI.
Ici, le transistor MOS principal a une largeur de grille de trois-cent nanomètres et une longueur de grille (distance drain-source) de vingt-huit nanomètres.
Le circuit de contrôle CTRL comporte en outre un élément résistif, ici une résistance R, couplé entre le nœud commun NC et la borne de référence BR, d’une valeur de un giga ohm par exemple.
Il serait toutefois possible que l’élément résistif soit un transistor NMOS dont la grille est polarisée de façon à obtenir une valeur résistive de la connexion drain-source du transistor NMOS égale, par exemple, à un giga ohm.
Un circuit de commande CC est couplé entre le substrat sbl et la borne de référence BR, et est configuré pour ajuster la valeur du seuil de déclenchement du transistor principal Tl.
Ici, le circuit de commande CC comporte une résistance de commande Rc, d’une valeur de un giga-ohm par exemple.
Il serait toutefois possible, comme l’illustre la figure 2, que le circuit de commande CC comprenne un transistor de commande Te dont l’électrode de commande soit configurée pour recevoir un signal de commande, de façon à modifier la valeur résistive de la connexion drain-source du transistor de commande Te.
La figure 3 illustre le fonctionnement du dispositif DIS, et en particulier l’évolution du potentiel à la première borne Bl, c’est à dire l’évolution d’un signal intégré Si dont des impulsions forment le signal aléatoire Sa, l’évolution de la tension Snc au nœud commun NC, et de la tension Sgi sur la grille G1 du transistor principal Tl.
Lors du fonctionnement du dispositif DIS, la première borne Bl reçoit ici une série d’impulsions de courant qui forment le signal d’entrée Se.
Ainsi, en présence du signal d’entrée Se sur la première borne Bl, le premier condensateur MOS Cl se charge, et le potentiel sur la première borne Bl (signal intégré) augmente de façon sensiblement linéaire.
Lorsque le signal intégré Si, c'est-à-dire le potentiel sur la première borne Bl, atteint ledit seuil de déclenchement, alors le signal intégré Si est transmis sur la grille gl du premier transistor TRI par l’intermédiaire des capacités drain-substrat et des capacités drain-grille du premier transistor Tl et par l’intermédiaire des courants de fuite de la jonction drain-substrat sur le substrat sbl du premier transistor Tl. La présence de la capacité drain-substrat du transistor Tl, ainsi que la connexion entre le substrat sbl et la grille du transistor Tl permettent d’obtenir un fonctionnement du transistor MOS en mode sous-seuil, conjugué à un fonctionnement du transistor bipolaire intrinsèque.
Le transistor Tl possède donc un fonctionnement hybride. De tels transistors sont bien connus de l’homme du métier qui pourra se référer à toute fins utiles par exemple à la demande de brevet internationale WO 2011 089179.
En outre, ces effets conjugués s’amplifient mutuellement. En effet, la connexion entre la grille G1 et le substrat sbl permet à la grille G1 de se polariser davantage (par le biais de la capacité drain-grille mais aussi par le biais de la polarisation du substrat sbl) que par le simple couplage drain-grille et par conséquent permet également d’amplifier ces effets conjugués, car plus la tension de grille se rapproche de la tension de seuil du transistor MOS, plus le gain en courant du transistor bipolaire parasite augmente.
Par ailleurs, plus le produit de la valeur résistive de la résistance de commande Rc par la valeur capacitive de la capacité drain-substrat est élevé, plus la valeur du seuil de déclenchement est faible. L’utilisation d’un transistor à fonctionnement hybride est particulièrement avantageuse car elle permet d’obtenir un seuil de déclenchement faible, par exemple de l’ordre du volt.
Par ailleurs, la tension aux bornes du premier condensateur Claugmente dans un premier temps de façon sensiblement linéaire et par palier.
Et, le premier condensateur Cl étant un condensateur MOS, au delà d’un certain seuil de tension TH à la première borne B1 du condensateur MOS Cl, ici 0,6 volt, les paliers de tension n’augmentent plus de façon sensiblement linéaire, mais ont la forme d’impulsions de tension IMP de forte amplitude, de l’ordre de un à quelques volts.
Lorsque le signal intégré Si atteint le seuil de déclenchement du transistor principal Tl, ici 0,6 volt, le transistor MOS principal Tl se déclenche, le condensateur Cl se décharge partiellement au travers du transistor MOS Tl vers le nœud commun NC et la grille G1 du transistor principal Tl est polarisée pendant une durée très brève.
Cette brève polarisation est transmise directement à la grille Gs2 du deuxième transistor secondaire Ts2 et permet de coupler brièvement le nœud commun NC à la borne d’alimentation BV au travers du transistor MOS secondaire Ts2.
La tension Snc au nœud commun augmente donc, sans toutefois atteindre la tension d’alimentation Vdd, d’une part sous l’effet du couplage à la borne d’alimentation BV au travers du deuxième transistor MOS secondaire Ts2, et d’autre part sous l’effet du couplage à la première borne B1 au travers du transistor principal Tl. L’augmentation de la tension au nœud commun NC permet de polariser la grille Gsl du premier transistor secondaire Tsl.
Ainsi, le transistor secondaire Tsl est passant et le premier condensateur Cl se décharge en partie au travers de celui ci.
Puisque la tension Snc au nœud commun NC augmente, et que le potentiel au niveau de la première borne B1 diminue, le sens du courant traversant le transistor principal Tl peut s’inverser ponctuellement.
En outre, en raison des couplages entre les différents points du circuit (dont certains seront détaillés ci-après), de la génération d’impulsion sur la première borne Bl, de la durée très brève des événements due à la réactivité élevée du circuit de contrôle CTRL, la tension Sa sur la première borne Bl et la tension Snc aux bornes du deuxième condensateur C2 varient de façon chaotique.
Plus précisément, il y a une oscillation chaotique des charges entre les deux condensateurs Cl et C2, au travers du transistor principal Tl conduisant au caractère aléatoire du signal Sa.
Et, si la valeur de la charge aux bornes du premier condensateur MOS Cl est de telle sorte que le premier condensateur MOS Cl a atteint son régime d’appauvrissement, et que le condensateur MOS Cl ne peut pas se décharger en raison des conditions de polarisation du circuit de contrôle CTRL, les impulsions de courant du premier signal Se entraînent une très forte hausse du potentiel à la première borne Bl, sous la forme d’impulsions de tension IMP supérieure au seuil TH, ici égal à 0,6 volts.
Ces impulsions du signal intégré Si, qui dépendent des conditions de polarisation du circuit de contrôle CTRL à un instant donné, apparaissent donc de façon aléatoire et forment le signal aléatoire Sa.
Ainsi, le dispositif DIS permet de générer un signal qui comporte une forte composante aléatoire, et présente une consommation réduite puisqu’il fonctionne avec de faibles tensions.
En outre, il convient de noter que ce comportement aléatoire dépend notamment de la valeur de la résistance R. Ainsi, si la résistance R a une valeur trop faible, par exemple une valeur de un méga ohm, alors le comportement chaotique du dispositif est inhibé. A titre indicatif, la valeur minimale de la résistance R pour obtenir un comportement aléatoire du dispositif est ici de un giga ohm.
Comme l’illustre la figure 4 qui est une vue en coupe d’une partie du dispositif DIS, le transistor principal Tl, le premier condensateur Cl, et le deuxième condensateur C2 sont réalisés dans et sur une même zone active ZA, qui comprend un premier film semi-conducteur 1 (substrat) réalisé sur une couche semi-conductrice enterrée 2, communément désigné par l’homme du métier sous l’acronyme BOX (« Burried OXyde », en langue anglaise), elle même réalisée sur un substrat porteur 3.
Un tel substrat 1 est de type silicium sur isolant (SOI, « Silicon On Insulator » selon le terme anglo-saxon bien connu de l’homme du métier).
La grille G1 du transistor principal Tl, une première électrode Eli du premier condensateur Cl, et une première électrode E21 du deuxième condensateur C2 sont réalisées classiquement par gravure d’une couche d’oxyde formée sur le film semi-conducteur 1, et d’une couche de polysilicium réalisée sur la couche d’oxyde
La grille G1 du transistor principal Tl, située sur le film semi-conducteur 1, comprend une ligne de polysilicium 40 située sur une fine couche d’oxyde de grille 41.
Les régions semi-conductrices de source SI et de drain DI sont réalisées de part et d’autre de la grille Gl, par dopage du film semi-conducteur 1.
Le premier condensateur Cl est située à côté du transistor principal Tl et comporte une fine couche d’oxyde 410 située sur le film semi-conducteur 1, qui forme le diélectrique du premier condensateur Cl, et sur laquelle est située une couche de polysilicium qui forme une première électrode Eli du premier condensateur Cl
Une deuxième électrode E12 du premier condensateur Cl comprend la portion du film semi-conducteur 1 située sous la première électrode Eli du premier condensateur Cl, et est juxtaposé à la région de drain Dl.
Le deuxième condensateur C2 est située à côté du transistor principal Tl, du côté opposé au premier condensateur Cl, et comporte une fine couche d’oxyde 411 située sur le film semi-conducteur 1, qui forme le diélectrique du deuxième condensateur C2, et sur laquelle est située une couche de polysilicium qui forme une première électrode E21 du deuxième condensateur C2.
Une deuxième électrode E22 du deuxième condensateur C2 comprend la portion du film semi-conducteur 1 située sous la première électrode E21 du second condensateur C2, et est juxtaposé à la région de source SI.
Ainsi, le couplage entre la deuxième électrode E12 du premier condensateur Cl et la région de drain Dl, ainsi que le couplage de la deuxième électrode E22 du deuxième condensateur C2 ne sont pas réalisés par l’intermédiaire de vias et de pistes métalliques, mais directement par juxtaposition des régions correspondantes dans le film semi-conducteur 1. Cela permet avantageusement l’interaction des flux de porteurs de charges.
Par ailleurs, la première borne B1 est réalisée sur la région semi-conductrice de drain Dl du transistor principal Tl.
En effet, si la première borne B1 était réalisée dans le film semi-conducteur 1, mais au delà de la première électrode Eli du premier condensateur Cl, c’est à dire du côté opposé à la région de drain Dl, alors les flux d’électrons circulant entre le deuxième condensateur C2 et la borne d’entrée sortie B1 devraient traverser la deuxième électrode E12 pour atteindre la borne d’entrée sortie. En raison de la résistance du film de silicium 1, cela entraînerait une inertie trop important du dispositif DIS, inhibant ainsi son fonctionnement chaotique.
La disposition de ces éléments du circuit intégré permet donc d’obtenir un circuit intégré ayant une réactivité élevée, et permet donc les oscillations chaotiques des charges entre le premier condensateur Cl et le deuxième condensateur C2.
Le dispositif DIS décrit précédemment en lien avec les figures 1 à 4 peut être intégré dans tout système nécessitant un générateur de signal aléatoire.
En particulier, la figure 5 illustre un compteur aléatoire CPT, comportant une pluralité de bascules B dont l’entrée d’horloge est couplée à un dispositif DIS tel que décrit précédemment en lien avec les figures 1 à 4.
La figure 6 illustre un générateur de nombres aléatoires NBR comportant une pluralité de bascules Bn, chaque bascule ayant son entrée de donnée couplée à un dispositif DIS distinct, et sont entrée d’horloge couplée à un générateur d’horloge commun à toutes les bascules.

Claims (13)

  1. REVENDICATIONS
    1. Dispositif intégré de génération d’un signal aléatoire comportant une première borne (Bl), un générateur de signal impulsionnel (SC) configuré pour générer un train d’impulsion de courant sur la première borne (Bl), et un circuit de contrôle (CTRL) couplée à la première borne (Bl) et configuré pour convertir lesdites impulsions de courant en un signal de tension présentant, de façon aléatoire, des impulsions supérieures à un seuil, le signal aléatoire comportant les impulsions de tension supérieures audit seuil.
  2. 2. Dispositif selon la revendication 1, comportant en outre une borne d’alimentation (BV) destinée à recevoir une tension d’alimentation (Vdd), et dans lequel le circuit de contrôle comporte un premier condensateur MOS (Cl) couplé entre une première borne d’alimentation auxiliaire (Bxl) destinée à délivrer une première tension auxiliaire (Vxl) et la première borne et configuré pour générer une impulsion de tension supérieure au seuil en présence d’une impulsion de courant alors qu’il a atteint son régime d’appauvrissement, le circuit de contrôle étant apte à charger et décharger le condensateur de façon aléatoire.
  3. 3. Dispositif selon la revendication 2, dans lequel la première borne de tension auxiliaire (Bxl) est la borne d’alimentation (BV), et la première tension auxiliaire (Vxl) est la tension d’alimentation (Vdd).
  4. 4. Dispositif selon la revendication 2 ou 3, comprenant une borne de référence (BR) destinée à recevoir une tension de référence, et dans lequel le circuit de contrôle (CTRL) comporte en outre - un transistor principal (Tl) couplé entre la première borne (Bl) et un nœud commun (NC) et dont le substrat (sbl) est couplé à la borne de référence (BR) par l’intermédiaire d’un circuit de commande (CC) et directement couplé à la grille (Gl) du transistor principal (Tl), - un deuxième condensateur (C2) couplé entre le nœud commun (NC) et une deuxième borne d’alimentation auxiliaire (Bx2) destinée à délivrer une deuxième tension auxiliaire (Vx2), - un premier transistor secondaire (Tsl) couplé entre la première borne (Bl) et la borne de référence (BR) et dont la grille (Gsl) est couplée au nœud commun (NC), - un deuxième transistor secondaire (Ts2) couplé entre la borne d’alimentation (BV) et le nœud commun (NC) et dont la grille (Gs2) est couplée à la grille (Gl) du transistor principal (Tl), - un élément résistif (R) couplée entre le nœud commun (NC) et la borne de référence (BR)
  5. 5. Dispositif selon la revendication 4, dans lequel la deuxième borne de tension auxiliaire (Bx2) est la borne d’alimentation (BV), et la deuxième tension auxiliaire (Vx2) est la tension de référence (Vdd).
  6. 6. Dispositif selon la revendication 4 ou 5, réalisé dans un substrat semi-conducteur (1), et dans lequel, le premier condensateur (Cl) et le deuxième condensateur (C2) ont chacun une électrode (E12, E22) réalisée dans une même zone active (ZA) du substrat semi-conducteur (1) et de façon juxtaposée à une région semi-conductrice d’électrode distincte (Dl, SI) du transistor principal (Tl), la première borne (Bl) étant réalisée par une prise de contact sur la région semi-conductrice de drain du transistor principal.
  7. 7. Dispositif selon la revendication 6, dans lequel le substrat est de type silicium sur isolant.
  8. 8. Dispositif selon l’une quelconque des revendications 4 à 7, dans lequel l’élément résistif (R) à une valeur résistive supérieure à un méga ohm.
  9. 9. Dispositif selon l’une quelconque des revendications 4 à 8, dans lequel le circuit de commande (CC) comporte une résistance de commande.
  10. 10. Dispositif selon l’une quelconque des revendications 4 à 8, dans lequel le circuit de commande (CC) comporte un transistor de commande (Te) dont l’électrode de commande est configurée pour recevoir un signal de commande, de façon à modifier la valeur résistive de la connexion drain-source du transistor de commande (Te).
  11. 11. Système comportant au moins un dispositif selon l’une quelconque des revendications précédentes.
  12. 12. Système selon la revendication 11, le système étant un compteur aléatoire comportant une pluralité de bascules dont les entrées d’horloge sont couplées à la première borne (Bl) dudit au moins un dispositif.
  13. 13. Système selon la revendication 11, le système étant un générateur de nombres aléatoires comportant une pluralité de bascules, chaque bascule ayant une entrée de données couplée à un dispositif distinct.
FR1759547A 2017-10-12 2017-10-12 Dispositif de generation d'un signal aleatoire Expired - Fee Related FR3072481B1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR1759547A FR3072481B1 (fr) 2017-10-12 2017-10-12 Dispositif de generation d'un signal aleatoire
CN201821593398.4U CN209072451U (zh) 2017-10-12 2018-09-28 用于生成随机信号的集成设备和系统
CN201811141705.XA CN109660243B (zh) 2017-10-12 2018-09-28 用于生成随机信号的设备
US16/157,464 US10853038B2 (en) 2017-10-12 2018-10-11 Device for generating a random signal

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1759547 2017-10-12
FR1759547A FR3072481B1 (fr) 2017-10-12 2017-10-12 Dispositif de generation d'un signal aleatoire

Publications (2)

Publication Number Publication Date
FR3072481A1 FR3072481A1 (fr) 2019-04-19
FR3072481B1 true FR3072481B1 (fr) 2019-11-08

Family

ID=61521569

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1759547A Expired - Fee Related FR3072481B1 (fr) 2017-10-12 2017-10-12 Dispositif de generation d'un signal aleatoire

Country Status (3)

Country Link
US (1) US10853038B2 (fr)
CN (2) CN209072451U (fr)
FR (1) FR3072481B1 (fr)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3072481B1 (fr) * 2017-10-12 2019-11-08 Stmicroelectronics Dispositif de generation d'un signal aleatoire
CN111538477B (zh) * 2020-04-20 2023-05-02 佳缘科技股份有限公司 一种提高输出序列随机性的粗粒度校正方法
CN115065344B (zh) * 2022-08-15 2022-11-04 山东华翼微电子技术股份有限公司 一种低功耗相位抖动物理随机源电路及其工作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2768276B1 (fr) * 1997-09-10 2000-06-02 Inside Technologies Generateur d'alea
US6631390B1 (en) * 2000-03-06 2003-10-07 Koninklijke Philips Electronics N.V. Method and apparatus for generating random numbers using flip-flop meta-stability
ES2590280T3 (es) * 2006-08-03 2016-11-21 Tubitak Generación de números aleatorios usando caos de tiempo continuo
EP2605126A1 (fr) * 2007-05-22 2013-06-19 TUBITAK-Turkiye Bilimsel ve Teknolojik ve Arastima Kurumu Procédé et matériel pour générer des nombres aléatoires en utilisant un oscillateur rapide et un générateur de bruit
JP4365872B2 (ja) * 2007-05-31 2009-11-18 株式会社東芝 乱数生成装置
US9019666B2 (en) * 2010-01-22 2015-04-28 Stmicroelectronics S.A. Electronic device, in particular for protection against electrostatic discharges, and method for protecting a component against electrostatic discharges
FR3072481B1 (fr) * 2017-10-12 2019-11-08 Stmicroelectronics Dispositif de generation d'un signal aleatoire

Also Published As

Publication number Publication date
CN109660243B (zh) 2023-07-14
CN209072451U (zh) 2019-07-05
US20190114145A1 (en) 2019-04-18
US10853038B2 (en) 2020-12-01
FR3072481A1 (fr) 2019-04-19
CN109660243A (zh) 2019-04-19

Similar Documents

Publication Publication Date Title
EP0364351B1 (fr) Procédé de détection photoélectrique avec réduction de rémanence de photo-transistor, notamment de type NIPIN
FR3072481B1 (fr) Dispositif de generation d'un signal aleatoire
EP0551038B1 (fr) Protection générale d'un circuit intégré contre les surcharges permanentes et décharges électrostatiques
FR2631167A1 (fr) Circuit integre comportant une protection contre les decharges electrostatiques
FR2524714A1 (fr) Transistor a couche mince
WO2011089179A1 (fr) Dispositif electronique, en particulier de protection contre les décharges électrostatistiques, et procédé de protection d'un composant contre des décharges électrostatiques
FR2984604A1 (fr) Dispositif electronique compact de protection contre les decharges electrostatiques.
FR2533369A1 (fr) Circuit de protection pour dispositifs a circuit integre et structure de semi-conducteur pour proteger un circuit integre
FR2509931A1 (fr)
FR2499315A1 (fr) Dispositif semiconducteur de protection utilisant des diodes zener dos a dos
FR2982416A1 (fr) Dispositif electronique de protection contre les decharges electrostatiques
FR3016999A1 (fr) Dispositif electronique, en particulier pour la protection contre les decharges electrostatiques
EP2600125A1 (fr) Dispositif de détection de rayonnement à étendue d'illumination améliorée
FR3064383B1 (fr) Dispositif integre de neurone artificiel
EP0331546B1 (fr) Matrice photosensible à deux diodes par point, sans conducteur spécifique de remise à niveau
EP2962077A1 (fr) Dispositif de détection de rayonnement électromagnétique
FR2514589A1 (fr) Circuit porte logique bipolaire
EP2348528A1 (fr) Structure de protection d'un circuit intégré contre des décharges électrostatiques
EP1638146A2 (fr) Circuit électronique à double alimentation et à moyens de protection contre les claquages, et moyens de protection correspondants
FR2538193A1 (fr) Interface de sortie pour circuit logique a trois etats dans un circuit integre a transistors mos
FR3057394A1 (fr) Dispositif de protection contre les decharges electrostatiques avec circuit de declenchement distribue
EP0301635B1 (fr) Dispositif interrupteur pour signaux à haute fréquence
EP2947689A2 (fr) Inverseur cmos photonique
FR2782581A1 (fr) Dispositif de protection contre les decharges electrostatiques
EP2463632B1 (fr) Dispositif de détection comportant un circuit de test robuste

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20190419

PLFP Fee payment

Year of fee payment: 3

ST Notification of lapse

Effective date: 20210605