FR2524714A1 - Transistor a couche mince - Google Patents
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Abstract
L'INVENTION CONCERNE LA TECHNOLOGIE DES SEMICONDUCTEURS. ON FORME UN TRANSISTOR A COUCHE MINCE EN CONNECTANT EN SERIE SUR UN SUBSTRAT UN ENSEMBLE DE TRANSISTORS A COUCHE MINCE 1, 2... N. LES ELECTRODES DE GRILLE DE TOUS LES TRANSISTORS ELEMENTAIRES SONT REUNIES ENSEMBLE POUR FORMER UNE SEULE ELECTRODE DE GRILLE COMMUNE G ET LES DEUX EXTREMITES DE LA CHAINE DE TRANSISTORS ELEMENTAIRES CONNECTES EN SERIE DEFINISSANT RESPECTIVEMENT L'ELECTRODE DE SOURCE S ET L'ELECTRODE DE DRAIN D DU TRANSISTOR GLOBAL. APPLICATION AUX PANNEAUX D'AFFICHAGE A MATRICE D'ELEMENTS ACTIFS.
Description
La présente invention concerne un transistor à couche mince et elle porte
plus particulièrement sur un
transistor à couche mince à semiconducteur ayant une structu-
re qui permet de réduire le courant de fuite entre des régions de source et de drain.
Une technique de fabrication d'un transistor à cou-
che mince a fait l'objet récemment d'études plus actives.
Cette technique peut être appliquée à de nombreux domaines,
comme les panneaux d'affichage à matrice active de type min-
ce, utilisant un substrat isolant économique, les circuits intégrés tridimensionnels dans lesquels un élément actif tel
qu'un transistor est formé sur un circuit intégré à semicon-
ducteur, les capteurs d'image économiques et à hautes perfor-
mances, les dispositifs de mémoire à haute densité, etc. Un but de l'invention est de procurer un transistor à couche mince perfectionné, formé sur un substrat isolant, qui présente un courant de fuite réduit entre les régions de source et de drain On décrit ci-après un mode de réalisation de l'invention qui consiste en un transistor à couche mince
appliqué à un panneau d'affichage à matrice active Le tran-
sistor à couche mince perfectionné de l'invention s'applique avantageusement à divers cas autres que celui d'un panneau
d'affichage à matrice active.
Un panneau d'affichage à matrice active utilisant des transistors à couche mince comprend de façon générale un
substrat transparent supérieur, un substrat transparent infé-
rieur sur lequel sont formés des transistors à couche mince et une matière à cristaux liquides qui est enfermée de façon étanche entre eux Les éléments d'attaque de la matière à cristaux liquides qui sont associés aux électrodes d'attaque
de la matière à cristaux liquides sont disposés en une matri-
ce formée par le réseau de transistors à couche mince Un circuit de sélection externe sélectionne certains des éléments
d'attaque de la matière à cristaux liquides et chaque élec-
trode d'attaque associée de la matière à cristaux liquides est excitée pour afficher des lettres, des chiffres ou des
dessins donnés.
Les figures 1 (a) et 1 (b) montrent des schémas
d'éléments d'attaque de matière à cristaux liquides, compre-
nant des transistors à couche mince, dans un panneau d'affi- chage à matrice active La figure 1 (a) montre la disposition des éléments d'attaque de matière à cristaux liquides 2, dans la matrice, sur un substrat inférieur sur lequel sont
formés des transistors à couche mince Les éléments d'atta-
que de matière à cristaux liquides 2 se trouvent dans la matrice, à l'intérieur de la région d'affichage 1 Des signaux de données et des signaux d'horloge sont appliqués aux éléments d'attaque de matière à cristaux liquides 2 par des lignes d'entrée respectives 3 et 4 La figure 1 (b) est
un schéma d'un élément d'attaque de matière à cristaux liqui-
des, 2 La référence 5 désigne un transistor à couche mince
destiné à la commutation des données Il existe un condensa-
teur 6 qui est destiné à mémoriser les signaux de données.
Un tel condensateur 6 n'est pas absolument nécessaire si la capacité de la matière à cristaux liquides est suffisamment grande La référence 7 désigne une cellule à cristaux liquides qui comprend une électrode d'attaque de la matière à cristaux liquides, 7-1, qui est formée en correspondance avec chaque élément d'attaque de matière à cristaux liquides, et un
panneau transparent supérieur 7-2 Le transistor à couche min-
ce 5 commande l'application d'une tension de signal de données
à la matière à cristaux liquides Pour obtenir de bonnes per-
formances d'affichage, le transistor à couche mince doit avoir les caractéristiques suivantes: ( 1) Lorsqu'un transistor à couche mince est à l'état conducteur, il doit être capable de fournir un courant
suffisant pour charger un condensateur.
( 2) Lorsqu'un transistor à couche mince est à
l'état bloqué, il doit avoir un courant de fuite faible.
La condition ( 1) est une caractéristique obligatoire d'un transistor à couche mince, relative à l'écriture de
données dans un condensateur Du fait que le niveau des per-
formances d'un panneau d'affichage à cristaux liquides dépend du potentiel d'un condensateur, la charge doit être stockée dans le condensateur en une courte durée En d'autres termes, un transistor à couche mince doit être capable de fournir un courant suffisant pour écrire des données de façon exacte dans un condensateur en un temps très court La valeur du courant qui circule pour l'écriture des données (qu'on appellera ci-après courant à l'état conducteur) est déterminé conformément à la capacité du condensateur et au temps nécessaire pour écrire les données Un transistor à couche mince doit donc être formé de façon à fournir un courant à l'état conducteur ayant une valeur suffisante, déterminée en fonction d'un condensateur La valeur du courant à l'état conducteur que fait circuler un transistor à couche mince
dépend de nombreux facteurs, comme la structure et le proces-
sus de fabrication de ce transistor, sa taille (longueur de canal et/ou largeur de canal), la tension appliquée à la grille ou au drain, etc.
La condition ( 2) est une caractéristique obligatoi-
re d'un transistor à couche mince, relative au maintien pen-
dant une longue durée des données écrites dans un condensa-
teur En général, une fois que des données ont été écrites dans un condensateur, elles doivent être maintenues pendant un temps encore plus long que le temps que prend l'écriture
de ces données La capacité d'un condensateur est habituelle-
ment faible, de l'ordre de 1 p F Par conséquent, la charge
correspondant aux données qui est emmagasinée dans un conden-
sateur est faible et peut être affectée aisément par un cou-
rant de fuite de faible valeur circulant entre les régions de
source et de drain En d'autres termes, si un courant de fui-
te apparait lorsqu'un transistor à couche mince passe à l'état non conducteur (on appellera ci-après ce courant "courant à l'état non conducteur"), le potentiel du drain au niveau duquel un condensateur est branché au transistor, devient rapidement proche de celui de la source Il en résulte que
les données écrites dans le condensateur ne sont pas conser-
vées inchangées On désire donc fortement réduire le courant de fuite entre les régions de source et de drain qui appa- raît lorsqu'un transistor à couche mince est à l'état non conducteur Il est difficile de réduire le courant à l'état non conducteur tout en obtenant un courant suffisant à l'état conducteur Si on diminue la longueur du canal et on augmente sa largeur, le courant à l'état conducteur d'un transistor à couche mince augmente, mais le courant à l'état non conducteur augmente également Du fait que le courant à l'état non conducteur provoque la décharge de la charge qui est stockée dans le condensateur, on ne peut pas conserver
longtemps dans le condensateur les données qui y sont écri-
tes. Par conséquent, la réduction du courant à l'état non conducteur est un objectif important pour l'amélioration des caractéristiques d'un transistor à couche mince, même
pour un transistor à couche mince utilisé dans des disposi-
tifs autres qu'un panneau à matrice active Par exemple, si un transistor à couche mince est incorporé dans un circuit
logique, le courant dans ce transistor à l'état non conduc-
teur produit une augmentation d'un courant parasite qui cir-
cule lorsque le circuit n'est pas actionné, et si un transis-
tor à couche mince est utilisé dans un dispositif de mémoire ou un capteur d'image, le courant dans ce transistor à l'état non conducteur est susceptible de produire des erreurs
dans le fonctionnement.
Un but de l'invention est de faire disparaître l'inconvénient précité du transistor à couche mince classique, et de procurer une structure de transistor à couche mince de
type perfectionné, dans laquelle le courant à l'état non con-
ducteur soit fortement réduit La raison pour-laquelle le cou-
rant à l'état non conducteur doit être réduit est envisagée
ci-dessous en détail en relation avec les dessins annexés.
La figure 2 est une coupe montrant la structure d'un type général de transistor à couche mince à canal N formé sur un substrat isolant La référence 8 désigne un substrat transparent isolant, par exemple en verre ou en
quartz La référence 9 désigne une couche mince de semicon-
ducteur, par exemple du silicium polycristallin La référence
désigne une région de source formée par dopage de la cou-
che mince de semiconducteur par une impureté telle que le phosphore, l'arsenic, etc, et la référence 1 i désigne une région de drain qui est formée de la même manière que la région de source 10 La référence 12 désigne un isolant de grille La référence 13 désigne une électrode de grille La référence 14 désigne une couche d'isolation La référence 15 désigne une électrode de source et la référence 16 désigne une électrode de drain On décrira les caractéristiques typiques d'un transistor à couche mince ayant la structure représentée sur la figure 2, en se référant aux figures 3 et 4 qui sont basées sur des résultats expérimentaux obtenus
par les inventeurs.
La figure 3 est un graphique montrant des caracté-
ristiques d'un transistor à couche mince dans lequel la lon-
gueur de canal L est de 20 am et la largeur de canal W est de jm L'axe des abscisses représente la tension de grille VGS par rapport à la source et l'axe des ordonnées représente le courant de drain ID Le paramètre A, B, C correspond à la tension de drain VDS par rapport à la source La courbe A, la courbe B et la courbe C correspondent aux caractéristiques pour les valeurs respectives suivantes: VDS = lv, VDS = 4 V et VDS = 8 V Comme le montre la figure 3, le courant de drain tombe à une valeur minimale au voisinage de VGS = OV et s'élève lorsque la valeur absolue de VGS augmente Lorsque le transistor à couche mince passe de l'état non conducteur à l'état conducteur, le courant de drain ID augmente dans une
plage dans laquelle VGS est positive.
Par conséquent, il est souhaitable que la vitesse d'augmentation du courant de drain lorsque VGS > O soit aussi grande que possible D'autre part l'augmentation du courant
de drain dans la région négative de VGS traduit la dépendan-
ce du courant à l'état non conducteur vis-à-vis de la tension
de grille Cette dépendance est une caractéristique défavora-
hle du transistor à couche mince En outre, la valeur de ID varie fortement en fonction de la tension de drain VDS, en
particulier dans la région dans laquelle V GS est négative.
En d'autres termes, le courant à l'état non conducteur dépend
beaucoup plus de VDS que le courant à l'état conducteur.
La figure 4 montre la dépendance du courant de drain vis-à-vis de la longueur de canal, dans le cas o la largeur
de canal W est de 10 um et la tension de drain VDS est cons-
tante et égale à 4 V Le paramètre est la longueur de canal L La courbe D correspond à la caractéristique du transistor à couche mince lorsque L = 10 Him, la courbe E correspond à L = 20 pm, la courbe F correspond à L = 40 Pum et la courbe G
correspond à L = 100 pum Comme le montre la figure 4, le cou-
rant de drain ID varie en proportion inverse de la longueur de canal L dans une plage dans laquelle VGS est positive La relation précitée entre le courant et la longueur de canal est en accord avec le principe prouvé dans un transistor à
effet de champ métal-oxyde-semiconducteur de type habituel.
Cependant, dans la plage dans laquelle la tension de grille VGS est négative, lorsque la valeur absolue de VGS augmente,
le courant de drain ID dépend de moins en moins de la lon-
gueur de canal Enfin, lorsque VGS est inférieur à environ -8 V, la valeur du courant de drain, c'est-à-dire le courant à l'état non conducteur, est constante indépendamment de la
longueur de canal.
On va maintenant décrire comment se manifeste le courant à l'état non conducteur, en considérant les graphiques des figures 3 et 4 Lorsque VGS = OV, le courant à l'état non conducteur est déterminé par la résistance inhérente de la
couche mince de semiconducteur En général, lorsqu'une ten-
sion de polarisation inverse (-V Gs) est appliquée à une grille, la valeur du courant à l'état non conducteur est strictement limitée par la barrière à jonction PN qui est formée entre la couche de source et de drain de type N et
la région d'accumulation de type P qui est induite à la sur-
face du semiconducteur Cependant, le courant de fuite a tendance à circuler aisément dans cette jonction PN dans le cas du silicium polycristallin, du fait que les propriétés des frontières de grains du silicium polycristallin donnent naissance à de nombreux niveaux de pièges dans la couche d'appauvrissement En outre, Lorsqu'on augmente la tension de polarisation inverse, la densité de porteurs dans la
région d'accumulation augmente et la couche d'appauvrisse-
ment à la jonction PN est rétrécie par cette densité de por-
teurs accrue Ce phénomène est la raison principale pour laquelle le courant de fuite circule plus aisément lorsque la tension de polarisation inverse augmente La dépendance du courant à l'état non conducteur vis-àvis de la tension
de drain s'explique d'une manière identique à celle considé-
rée ci-dessus Lorsque la tension de polarisation de grille est égale à zéro, la dépendance du courant de fuite vis-à-vis de la longueur de canal résulte évidemment de la résistivité en volume inhérente au transistor à couche mince, comme on l'a expliqué précédemment Cependant, cette dépendance du courant de fuite vis-à-vis de la longueur de canal devient
faible au point d'être négligeable lorsqu'on augmente la ten-
sion de polarisation inverse, du fait que le courant de fuite
qui existe à la jonction PN est augmenté, comme on l'a expli-
qué précédemment.
Peu de suggestions ont été faites jusqu'à présent pour réduire le courant à l'état non conducteur, et on n'a pas réalisé de moyens très efficaces pour réduire le courant à l'état non conducteur, en particulier lorsque la tension de grille correspond à une polarisation en sens inverse Ceci vient du fait qu'il est très difficile de réduire un courant
de fuite qui traverse la jonction.
Un but de l'invention est de procurer un transis-
tor à couche mince très amélioré dans lequel le courant à l'état non conducteur n'augmente pas, même lorsqu'on applique une tension négative croissante à la grille Le transistor à couche mince conforme à l'invention est caractérisé par une structure dans laquelle plusieurs transistors à couche mince sont connectés en série et les deux extrémités de la série constituent respectivement une électrode de source et une
électrode de drain et, en outre, une électrode de grille com-
mune est établie pour la série de transistors à couche mince.
L'invention sera mieux comprise à la lecture de la
description qui va suivre de modes de réalisation et en se
référant aux dessins annexés sur lesquels: Les figures 1 a) et 1 X) montrent des schémas généraux relatifs à l'utilisation de transistors à couche
mince dans un panneau à matrice active.
La figure 2 est une coupe d'un transistor à couche
mince à canal N, utilisant une couche mince de semiconduc-
teur. Les figures 3 et 4 sont des graphiques qui montrent des caractéristiques d'un transistor à couche mince construit
conformément à l'art antérieur.
La figure 5 est un schéma d'un circuit réalisé con-
formément à l'invention.
Les figures 6 (a) et 6 (b) sont des schémas d'un mode de réalisation de l'invention montrant deux transistors à
couche mince connectés en série et un seul transistor à cou-
che mince qui leur est équivalent.
La figure 7 est un graphique montrant des caracté-
ristiques d'un transistor à couche mince conforme à l'inven-
tion, représenté sur les figures 6 (a), 6 (b).
Les figures 8 (a), 8 (b), 8 (c) et 9 (a), 9 (b), 9 (c) montrent des modes de réalisation relatifs à l'application à un circuit logique, en particulier un registre à décalage,
du transistor à couche mince conforme à l'invention.
On voit sur la figure 5 un schéma d'un mode de réalisation de l'invention S désigne la source, D désigne le drain et G désigne la grille N représente le nombre de transistors à couche mince qui doivent être connectés en série Comme le montre là figure 5, des transistors à couche mince en nombre N sont connectés en série et l'une des deux extrémités de la série est la source, tandis que l'autre extrémité est le drain Les grilles de tous les transistors à couche mince sont connectées pour former une seule grille commune. Le transistor à couche mince ayant la structure conforme à l'invention possède d'excellentes caractéristiques,
comme il est expliqué ci-dessous.
La figure 6 (a) est un schéma d'un transistor à couche mince conforme à la figure 5 dans le cas o N= 2 Sur la figure 6 (a), S, D et G désignent respectivement la source, le drain et la grille, comme sur la figure 5 Vs, V, VG et Vx désignent respectivement le niveau de tension en S, D, G et au point X Chaque transistor à couche mince est numéroté respectivement 1 et 2, et on désigne par Ll et L 2 la longueur
de canal du transistor à couche mince correspondant.
La figure 6 (b) est un schéma dans lequel un seul transistor à couche mince remplace de façon équivalente la
série de deux transistors à couche mince de la figure 6 (a).
La longueur de canal de ce transistor est Ll + L 2 La tension de drain VDS et la tension de grille VG 51 du transistor 1, et la tension de drain VD 52 et la tension de grille VG 52 du
transistor 2 peuvent être obtenues par les formules suivan-
tes:
VDS= VS
VGS VG VS
VD 52 =VD VX
VG 52 = VG Vx Le potentiel Vx au point X est déterminé de façon que le courant Il qui circule dans le transistor 1 puisse être égal au courant I 2 qui circule dans le transistor 2 La relation entre les potentiels en S, X et D est la suivante: VS<VX <VD Dans un cas dans lequel la tension VG Vs est
supérieure à 0, la tension VD VS est divisée et les ten-
sions divisées sont appliquées respectivement aux deux
transistors, ce qui tend à réduire le courant de drain.
Cependant, du fait que le courant de drain dépend de la lon-
gueur de canal, le courant de drain augmente d'autant que la longueur de canal est plus courte que celle de la figure 6 (b) Il en résulte que la valeur du courant du transistor
de la figure 6 (a) est égale à celle du transistor de la figu-
re 6 (b) Ainsi, la valeur du courant à l'état conducteur ne change pas, même si la longueur de canal est divisée en un
nombre quelconque de parties.
Au contraire, dans le cas o la tension V G Vs
est inférieure à 0, il ne s'ensuit pas toujours que le cou-
rant de drain augmente proportionnellement au raccourcisse-
ment de la longueur de canal Ceci résulte du fait que la dépendance du courant de drain vis-à-vis de la longueur de
canal disparaît progressivement lorsque la grille est polari-
sée en sens inverse, comme le montre la figure 4 Ainsi,
lorsqu'on donne une valeur de plus en plus négative à la ten-
sion de grille, le courant à l'état non conducteur dépend de moins en moins de la longueur de canal, et la différence de longueur de canal entre le transistor à couche mince de la figure 6 (a) et celui de la figure 6 (b) ne produit aucun effet sur le courant à l'état non conducteur Par conséquent, du
fait que la tension de drain qui est appliquée à chaque tran-
sistor est réduite, le courant à l'état non conducteur est réduit, sur la figure 6 (b) Cet effet devient particulièrement important lorsqu'on augmente la tension inverse appliquée à
la grille.
La théorie des semiconducteurs permet d'expliquer ce qui précède de la manière suivante Dans le transistor à
l'état conducteur, le gradient de potentiel (champ électri-
que) est presque uniforme de la source au drain, du fait que
le canal est formé à la surface de la couche mince de semi-
conducteur Par conséquent, le courant de drain ne change pas, quelleque soit la façon dont le canal est divisé Au contraire, dans le transistor à l'état non conducteur, la majeure partie du champ électrique est concentrée dans la jonction PN autour
du drain, comme mentionné ci-dessus L'utilisation de plu-
sieurs transistors à la place d'un seul empêche que le champ
électrique ne se concentre fortement dans la jonction PN uni-
que autour du drain, du fait que le champ électrique est
réparti dans chacune des jonctions PN d'un ensemble de tran-
sistors Ainsi, le champ électrique est affaibli à chaque
jonction PN et on peut réduire le courant de fuite qui tra-
verse une jonction.
La figure 7 est un graphique qui montre des carac-
téristiques d'un transistor à couche mince conforme à l'in-
vention Il montre des caractéristiques du transistor de la figure 6 (a) lorsque L 1 =L 2 = 10 pm, W 1 =W 2 = 10 pm Le transistor
est équivalent à celui dont les caractéristiques sont repré-
sentées sur la figure 3 Ces données expérimentales ont éga-
lement été,obtenues par les inventeurs Le paramètre est la
tension de drain et la courbe H représente une caractéristi-
que de transistor pour la condition VDS=l V, la courbe I correspond à la condition VDS= 4 V et la courbe J correspond à la condition VDS= 8 V Comme le montre le graphique, la courbe donnant le courant à l'état non conducteur, dans une plage dans laquelle VGS est légèrement positive correspond à celle de la figure 3, tandis que la courbe du courant à l'état non conducteur, dans une plage dans laquelle VGS est négative, diffère notablement de celle de la figure 3 En effet, le
courant à l'état non conducteur est fixé à une valeur faible.
Ainsi, conformément à l'invention, le courant à l'état non
conducteur est fortement diminué, tout en conservant un cou-
rant à l'état conducteur ayant la même valeur que celui que fournit le transistor à couche mince classique En outre, lorsqu'on calcule la caractéristique de courant à l'état ndn conducteur du transistor à couche mince de l'invention, en
effectuant une simulation sur ordinateur basée sur la carac-
téristique du transistor classique, on obtient des données
qui sont largement en accord avec le graphique de la figure 7.
L'invention est applicable à un transistor à couche mince global n'utilisant pas seulement deux transistors à couche mince (N= 2), mais également un nombre de transistors à
couche mince supérieur ou égal à 3 (Na 3) connectés en série.
Lorsqu'on augmente le nombre de transistors à couche mince en
série, le courant à l'état non conducteur diminue très forte-
ment lorsque la tension de drain est élevée Ceci résulte du
fait que la tension de drain qui est appliquée à chaque tran-
sistor diminue proportionnellement à l'augmentation du nombre
de transistors Par conséquent, on peut sélectionner le nom-
bre (N) de transistors en fonction de l'utilisation du tran-
sistor à couche mince et du niveau de courant à l'état non
conducteur qui est exigé Si on applique un transistor confor-
me à l'invention à un panneau à matrice active, deux ou trois transistors sont largement suffisants du fait que la tension de drain est en général faible (moins d'environ 10 V) Si on utilise le transistor à couche mince pour un circuit logique, on désire avoir un grand nombre de transistors à couche mince
connectés en série pour diminuer le courant à l'état non con-
ducteur En effet, on applique généralement une tension de
grille élevée pour obtenir un courant suffisant à l'état con-
ducteur, et la tension de drain est aussi élevée que la ten-
sion de grille.
On peut également obtenir un effet très favorable, comme mentionné cidessus, lorsqu'on applique l'invention à
un circuit logique Ceci est décrit ci-après.
Les figures 8 (a), 8 (b) et 8 (c) montrent un mode de réalisation de l'invention dans lequel le circuit réalisé
conformément à l'invention est utilisé pour un circuit logi-
que tel qu'un registre à décalage Sur les figures 8 (a)-8 (c), N= 2, bien que N puisse être un autre nombre La figure 8 (a) est un schéma de base d'un registre à décalage à effet de réaction correspondant à un bit dans l'étage de rang i Dans ce schéma, tous les transistors sont des transistors à canal
N Un transistor à couche mince 17 est placé à l'état conduc-
teur par des signaux d'horloge qui sont appliqués à une borne
Bi Lorsque le signal d'horloge est au niveau haut, le tran-
sistor à couche mince 17 transmet les données provenant de l'étage précédent, c'est-à-dire l'étage de rang (i-1) Le canal d'un condensateur MOS 21 n'est inversé que lorsque les données présentes à un noeud Gi sont au niveau 1 (niveau haut), et le condensateur MOS 21 fonctionne en condensateur de réaction Lorsqu'un signal d'horloge de niveau bas est appliqué sur la borne Bi alors qu'un signal d'horloge de niveau haut est appliqué sur la borne Ci, le potentiel au noeud Gi s'élève au-delà du niveau haut du signal d'horloge qui doit être transmis vers le noeud Gi Par conséquent, un
transistor à couche mince 18 passe aisément à l'état conduc-
teur en recevant un signal de niveau très élevé à partir de
Gi, et le potentiel sur la borne de sortie Di atteint rapide-
ment le niveau haut Inversement, lorsqu'un signal d'horloge de niveau haut est appliqué à la borne Bi alors qu'un signal
d'horloge de niveau bas est appliqué à la borne Ci, un tran-
sistor à couche mince 19 passe à l'état conducteur et le potentiel sur les bornes de sortie Di et Fi descend au niveau bas Simultanément, les données sont transmises vers le noeud Di+ 1 de l'étage suivant et le potentiel au noeud Di+ 1 passe
au niveau haut.
La borne Ei-1 est connectée à la borne Di+ 1.
Lorsque le potentiel sur la borne Di est bas, la charge con-
servée au noeud Di se décharge par le transistor à couche mince 17 de l'étage de rang i et le transistor à couche mince de l'étage précédent, de rang (i-1 l Le potentiel au noeud
Gi passe alors au niveau bas.
La figure 8 (b) est un schéma d'un registre à déca-
lage constitué par les circuits de base considérés ci-dessus. La figure 8 (c) est un diagramme séquentiel de signaux utilisés dans le schéma de la figure 8 (b) Sur la figure 8 (c), 01 et 02 sont des signaux d'horloge, SP est une impulsion de démarrage et GI, Fl, G 2, F 2, G 3 et F 3 sont des signaux qui passent par les points correspondants désignés par les mêmes références sur les figures 8 (a) et 8 (b) La description qui suit se rapporte à une cellule 22 qui appar-
tient au troisième étage de la figure 8 (b) Comme indiqué précédemment, le courant du transistor à couche mince 17 à l'état non conducteur est fortement réduit, conformément à l'invention Il en résulte que lorsque des données 1 sont transmises vers le noeud G 3, recevant un signal représenté en 23 sur la figure 8 (c), le potentiel au noeud G 3 s'élève au-dessus du niveau haut du signal d'horloge 02, comme il
est indiqué en 24, simultanément à la montée du signal d'hor-
loge 02 Le potentiel élevé au noeud G 3 est maintenu jusqu'à
la descente du signal d'horloge 02 Par conséquent, le poten-
tiel sur une borne de sortie F 3 devient rapidement aussi éle-
vé que le niveau haut du signal d'horloge 02, comme il est indiqué en 25 Comme mentionné précédemment, un registre à décalage utilisant un transistor à couche mince conforme à l'invention peut fonctionner correctement à des fréquences de fonctionnement supérieures à ce qui est habituel De plus, l'amplitude de sortie du registre à décalage considéré
ci-dessus devient plus grande En outre, conformément à l'in-
vention, le courant à l'état non conducteur dans le transistor à couche mince 18, qui apparaît lorsque la tension de drain
augmente, peut être considérablement réduit, ce qui peut évi-
* ter l'émission d'une impulsion erronée Il en résulte que le registre à décalage peut également fonctionner correctement avec des fréquences de fonctionnement inférieures à ce qui
est habituel.
Les figures 9 (a) 9 (c) montrent un autre mode de
réalisation de l'invention La figure 9 (a) montre des cir-
cuits de base qui correspondent à un bit de l'étage de rang i d'un registre à décalage à effet de réaction Le registre à décalage est constitué par un ensemble de circuits de base comme celui de la figure 9 (a) qui sont branchés en cascade de la manière représentée sur la figure 9 (b) Dans le circuit de la figure 9 (b), les signaux d'horloge 01, 02, 03 et 04 et
le signal SP, représentés sur la figure 9 (c), sont respecti-
vement appliqués aux bornes 31, 32, 33, 34 et 35 En consi-
dérant à titre d'exemple la cellule de registre à décalage 30 dans le troisième étage de la figure 9 (b), on va décrire de façon concrète le fonctionnement des transistors à couche mince Lorsque les données 1 sont appliquées au noeud D 3
alors que le signal d'horloge 01 est au niveau bas, la surfa-
ce du substrat du condensateur MOS à couche mince 29 est inversée, pour donner une capacité élevée Dès que le signal d'horloge 01 passe du niveau bas au niveau haut, le potentiel en D 3 s'élève au-delà du niveau haut du signal d'horloge 01,
à cause de l'effet de réaction du condensateur 29 Les tran-
sistors à couche mince 26 et 28 deviennent conducteurs Sous l'effet de la commutation à l'état conducteur des transistors à couche mince 26 et 28, le condensateur ajouté au noeud E 3 et à la borne de sortie F 3 se charge rapidement, ce qui fait
que le potentiel en D 3 et F 3 s'élève jusqu'au niveau haut du.
signal d'horloge A ce moment, le substrat du condensateur MOS à couche mince, 29, de la cellule de registre à décalage du quatrième étage est inversé Le signal d'horloge 03 passe
au niveau haut pendant l'intervalle de temps court qui pré-
cède immédiatement la descente du signal d'horloge 01 du niveau haut au niveau bas, ce qui permet la commutation à l'état conducteur du transistor à couche mince 27 qui se trouve dans la cellule du second étage Ensuite, la charge
emmagasinée au noeud D 3 se décharge par le transistor à cou-
che mince 27, ce qui fait descendre le potentiel en Ei Le potentiel sur la borne de sortie F 3 descend simultanément à la descente du signal d'horloge 01 du niveau haut au niveau bas, et à la montée du signal d'horloge 02 du niveau bas au
niveau haut.
La figure 9 (c) montre les formes des signaux dans chacun des éléments Comme indiqué ci-dessus, conformément à l'invention, il devient possible de maintenir un potentiel élevé par l'utilisation de transistors à couche mince Ceci
vient du fait que le courant de fuite à l'état non conduc-
teur des transistors à couche mince 26 et 27, dans l'étage de rang (i-1) est réduit, pour maintenir le potentiel à une valeur stable au noeud Dl, lorsque le potentiel au noeud Di s'élève au-delà du signal d'horloge En outre, en réduisant le courant à l'état non conducteur du transistor à couche mince 28, il devient possible d'empêcher l'apparition d'une
impulsion erronée sur la borne de sortie Di.
Comme le montrent les figures 8 (a) 9 (c), et con-
formément à l'invention, on peut obtenir un circuit logique ayant une fréquence de fonctionnement maximale plus élevée
et une amplitude de sortie de valeur stable.
Comme mentionné précédemment, et conformément à l'invention, on peut obtenir un transistor à couche mince remarquablement amélioré, dans lequel le courant à l'état
non conducteur est fortement réduit, sans diminution du cou-
rant à l'état conducteur.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
Claims (1)
- REVENDICATIONTransistor à couche mince caractérisé en ce qu'il est formé par un ensemble de transistors à couche mince, ces derniers étant connectés en série sur un substrat isolant, avec une seule électrode de grille commune formée par les électrodes de grille de chaque transistor de l'ensemble detransistors à couche mince.
Applications Claiming Priority (2)
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|---|---|---|---|
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| JP57063157A JPS58180063A (ja) | 1982-04-15 | 1982-04-15 | 薄膜トランジスタ |
Publications (2)
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|---|---|
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Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294796B1 (en) * | 1982-04-13 | 2001-09-25 | Seiko Epson Corporation | Thin film transistors and active matrices including same |
| US5736751A (en) * | 1982-04-13 | 1998-04-07 | Seiko Epson Corporation | Field effect transistor having thick source and drain regions |
| US5698864A (en) * | 1982-04-13 | 1997-12-16 | Seiko Epson Corporation | Method of manufacturing a liquid crystal device having field effect transistors |
| JPS61256389A (ja) * | 1985-05-10 | 1986-11-13 | 松下電器産業株式会社 | 液晶表示装置の駆動回路 |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US5264720A (en) * | 1989-09-22 | 1993-11-23 | Nippondenso Co., Ltd. | High withstanding voltage transistor |
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5073723A (en) * | 1990-08-10 | 1991-12-17 | Xerox Corporation | Space charge current limited shunt in a cascode circuit for hvtft devices |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| JP2873632B2 (ja) * | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US5589847A (en) * | 1991-09-23 | 1996-12-31 | Xerox Corporation | Switched capacitor analog circuits using polysilicon thin film technology |
| DE69327028T2 (de) * | 1992-09-25 | 2000-05-31 | Sony Corp | Flüssigkristall-Anzeigevorrichtung |
| DE4307177C2 (de) * | 1993-03-08 | 1996-02-08 | Lueder Ernst | Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen |
| CN1161646C (zh) | 1994-06-02 | 2004-08-11 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JP3471928B2 (ja) * | 1994-10-07 | 2003-12-02 | 株式会社半導体エネルギー研究所 | アクティブマトリクス表示装置の駆動方法 |
| US5703382A (en) * | 1995-11-20 | 1997-12-30 | Xerox Corporation | Array having multiple channel structures with continuously doped interchannel regions |
| US5608557A (en) * | 1995-01-03 | 1997-03-04 | Xerox Corporation | Circuitry with gate line crossing semiconductor line at two or more channels |
| TW345654B (en) | 1995-02-15 | 1998-11-21 | Handotai Energy Kenkyusho Kk | Active matrix display device |
| GB9520888D0 (en) * | 1995-10-12 | 1995-12-13 | Philips Electronics Nv | Electronic devices comprising thin-film circuitry |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
| US6542137B2 (en) * | 1996-09-26 | 2003-04-01 | Seiko Epson Corporation | Display device |
| JP3784491B2 (ja) * | 1997-03-28 | 2006-06-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| GB2343068B (en) * | 1998-10-21 | 2000-12-13 | Lg Philips Lcd Co Ltd | Shift register |
| KR100438525B1 (ko) | 1999-02-09 | 2004-07-03 | 엘지.필립스 엘시디 주식회사 | 쉬프트 레지스터 회로 |
| CN100440288C (zh) * | 2003-01-22 | 2008-12-03 | 东芝松下显示技术有限公司 | 有机el显示器和有源矩阵基板 |
| EP1605430A4 (fr) * | 2003-01-22 | 2008-05-21 | Toshiba Matsushita Display Tec | Affichage électroluminescent organique et substrat matriciel actif |
| KR100714003B1 (ko) * | 2005-08-22 | 2007-05-04 | 삼성에스디아이 주식회사 | 쉬프트 레지스터 회로 |
| JP4912023B2 (ja) * | 2006-04-25 | 2012-04-04 | 三菱電機株式会社 | シフトレジスタ回路 |
| ES2655257T3 (es) * | 2006-12-01 | 2018-02-19 | Ses-Imagotag | Pantalla de matriz activa de baja potencia |
| JP5090008B2 (ja) * | 2007-02-07 | 2012-12-05 | 三菱電機株式会社 | 半導体装置およびシフトレジスタ回路 |
| WO2010058581A1 (fr) * | 2008-11-20 | 2010-05-27 | シャープ株式会社 | Registre à décalage |
| KR101510904B1 (ko) * | 2008-12-22 | 2015-04-20 | 엘지디스플레이 주식회사 | 액정표시장치 |
| US20120082287A1 (en) * | 2009-05-20 | 2012-04-05 | Sharp Kabushiki Kaisha | Shift register |
| KR101706292B1 (ko) | 2010-03-02 | 2017-02-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 펄스 신호 출력 회로 및 시프트 레지스터 |
| KR101389120B1 (ko) * | 2010-03-02 | 2014-04-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 펄스 신호 출력 회로 및 시프트 레지스터 |
| GB2481008A (en) * | 2010-06-07 | 2011-12-14 | Sharp Kk | Active storage pixel memory |
| CN102610206B (zh) * | 2012-03-30 | 2013-09-18 | 深圳市华星光电技术有限公司 | 显示器的闸极驱动电路 |
| CN103293798B (zh) | 2012-07-13 | 2017-08-25 | 上海天马微电子有限公司 | 阵列基板、液晶显示器及其控制方法 |
| US20140354655A1 (en) * | 2013-06-04 | 2014-12-04 | Qualcomm Mems Technologies, Inc. | Reducing floating node leakage current with a feedback transistor |
| CN105340021B (zh) * | 2013-06-28 | 2019-09-27 | 夏普株式会社 | 单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法和显示装置 |
| CN104424880A (zh) * | 2013-08-21 | 2015-03-18 | 昆山工研院新型平板显示技术中心有限公司 | 有机发光显示装置、显示器及减少漏电流的方法 |
| CN103996367B (zh) * | 2014-04-18 | 2017-01-25 | 京东方科技集团股份有限公司 | 移位寄存器、栅极驱动电路和显示装置 |
| CN104050910B (zh) * | 2014-06-16 | 2016-08-31 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路及显示面板 |
| KR20160092584A (ko) * | 2015-01-27 | 2016-08-05 | 삼성디스플레이 주식회사 | 게이트 구동회로 |
| KR102302275B1 (ko) * | 2015-02-28 | 2021-09-15 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN107657983B (zh) * | 2017-11-09 | 2024-03-26 | 京东方科技集团股份有限公司 | 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 |
| CN108597454B (zh) * | 2018-05-09 | 2020-09-15 | 上海天马有机发光显示技术有限公司 | 一种移位寄存器及其驱动方法、扫描驱动电路和显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4040073A (en) * | 1975-08-29 | 1977-08-02 | Westinghouse Electric Corporation | Thin film transistor and display panel using the transistor |
| FR2437676A1 (fr) * | 1978-09-28 | 1980-04-25 | Rca Corp | Agencement de memoires mortes a porte flottante electriquement programmables |
| US4278988A (en) * | 1980-02-04 | 1981-07-14 | Burroughs Corporation | Semiconductor device for providing a selectable reference voltage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3378783A (en) * | 1965-12-13 | 1968-04-16 | Rca Corp | Optimized digital amplifier utilizing insulated-gate field-effect transistors |
| US3958266A (en) * | 1974-04-19 | 1976-05-18 | Rca Corporation | Deep depletion insulated gate field effect transistors |
| DE2706623A1 (de) * | 1977-02-16 | 1978-08-17 | Siemens Ag | Mis-fet fuer hohe source-drain-spannungen |
| JPS5692573A (en) * | 1979-12-26 | 1981-07-27 | Citizen Watch Co Ltd | Display panel |
| DE3015936A1 (de) * | 1980-04-25 | 1981-10-29 | Albrecht G. Prof. Dr. 4600 Dortmund Fischer | Herstellungsverfahren fuer duennfilmtransistor-grossmatrizen fuer flache bildschirme |
| JPS5812365A (ja) * | 1981-07-15 | 1983-01-24 | Japan Electronic Ind Dev Assoc<Jeida> | 薄膜トランジスタ及びその製造方法 |
-
1983
- 1983-03-25 FR FR8304924A patent/FR2524714B1/fr not_active Expired
- 1983-03-29 GB GB08308614A patent/GB2117970B/en not_active Expired
- 1983-03-31 US US06/481,087 patent/US4623908A/en not_active Expired - Lifetime
- 1983-03-31 DE DE19833311923 patent/DE3311923A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4040073A (en) * | 1975-08-29 | 1977-08-02 | Westinghouse Electric Corporation | Thin film transistor and display panel using the transistor |
| FR2437676A1 (fr) * | 1978-09-28 | 1980-04-25 | Rca Corp | Agencement de memoires mortes a porte flottante electriquement programmables |
| US4278988A (en) * | 1980-02-04 | 1981-07-14 | Burroughs Corporation | Semiconductor device for providing a selectable reference voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US4623908A (en) | 1986-11-18 |
| GB2117970A (en) | 1983-10-19 |
| GB8308614D0 (en) | 1983-05-05 |
| FR2524714B1 (fr) | 1986-05-02 |
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| GB2117970B (en) | 1985-11-20 |
| DE3311923A1 (de) | 1983-10-13 |
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