JP5090008B2 - 半導体装置およびシフトレジスタ回路 - Google Patents
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Description
まず、本発明の説明を容易にするために、従来のシフトレジスタについて説明する。通常、シフトレジスタは、複数のシフトレジスタ回路が縦続接続(カスケード接続)して成る多段構造を有している。本明細書では、多段のシフトレジスタを構成する各段のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
以下の実施の形態においては、本発明に係るデュアルゲートトランジスタを適用可能なシフトレジスタ回路の具体例を示す。
図12は、実施の形態3に係る単位シフトレジスタSRの回路図である。当該単位シフトレジスタSRは、図11の回路に対し、ノードN1と第1電源端子S1との間に接続し、ゲートがノードN2に接続したトランジスタQ7を設けたものである。即ち、トランジスタQ7は、ノードN2に接続したゲート電極を有し、ノードN1を放電するトランジスタである。
実施の形態2、3で説明したように、図11および図12の単位シフトレジスタSRにおいては、非選択期間の間トランジスタQ2のゲート(ノードN2)が継続してHレベルになることで、出力端子OUTを低インピーダンスのLレベルにすることができる。しかし、a−Siトランジスタのゲートがソースに対して継続的に正バイアスされると、しきい値電圧が正方向にシフトする。トランジスタQ2でしきい値電圧の正方向シフトが生じると、当該トランジスタQ2のオン抵抗が高くなり、出力端子OUTを充分に低インピーダンスにすることができなくなるという問題が生じる。
上記の各実施の形態において、デュアルゲートトランジスタQ3Dは、単位シフトレジスタSRのノードN1の充電する際、ソースフォロアモードで動作する。つまり、ノードN1の充電が進行するに従い、トランジスタQ3bのゲート(入力端子IN1)・ソース(ノードN1)間電圧が小さくなって駆動能力(電流を流す能力)が低下するため、ノードN1を充分高いレベルにまで充電するためにある程度の時間を要する。このことはシフトレジスタの動作の高速化の妨げとなる。
実施の形態4においては、非選択期間に出力端子OUTおよびノードN1をそれぞれ低インピーダンスのLレベルにするためのトランジスタQ2,Q7におけるしきい値電圧の正方向シフトの問題を解決する手法の一つを説明した。本実施の形態においても、その問題を解決する手法を示す。
実施の形態7においても、非選択期間に出力端子OUTおよびノードN1をそれぞれ低インピーダンスのLレベルにするためのトランジスタQ2,Q7におけるしきい値電圧の正方向シフトの問題を解決する手法を示す。
実施の形態8においては、本発明に係るデュアルゲートトランジスタQ3Dを、信号のシフト方向を切り替え可能なシフトレジスタ(双方向シフトレジスタ)に適用した例を示す。
上記したように、デュアルゲートトランジスタQ3Dにおいて、トランジスタQ3a,Q3bのゲート(単位シフトレジスタSRの入力端子IN1)がHレベル(VDD)からLレベル(VSS=0V)へと変化したときにおける、トランジスタQ3a,Q3bの間のノードN3のレベルの変化量は、入力端子IN1とノードN3との間の容量成分をCgs、当該Cgsに含まれないノードN3に付随する寄生容量をCstrとすると、VDD×Cgs/(Cgs+Cstr)で表される。つまり入力端子IN1とノードN3との間の容量成分Cgsが、寄生容量Cstrに比べて大きい程(即ち、ノードN3に付随する全寄生容量に占める容量成分Cgsの割合が大きい程)、ノードN3をより低いレベルにまで引き下げることができる。
以上の実施の形態においては、デュアルゲートトランジスタQ3DのノードN3のレベルを引き下げる手段は、そのゲート(入力端子IN1)とノードN3との間の寄生容量(トランジスタQ3a,Q3bのゲート・ソースオーバラップ容量)であった。
以上の実施形態では、デュアルゲートトランジスタQ3DのノードN3のレベルを引き下げる手段は、そのゲート(入力端子IN1)とノードN3との間の容量成分であったが、ダイオードを用いることも可能である。
本実施の形態では、デュアルゲートトランジスタQ3DのノードN3のレベルを引き下げる手段として、トランジスタを用いる。
Claims (44)
- 所定の第1ノードと第2ノードとの間に直列に接続し、制御電極が相互に接続した複数の第1トランジスタを備える半導体装置であって、
前記複数の第1トランジスタ間の接続ノードの各々を第3ノードとし、
前記第1〜第3ノードおよび前記制御電極のそれぞれが前記複数の第1トランジスタのしきい値電圧よりも高いH(High)レベルになった状態から、前記第1および第2ノードがHレベルのまま前記制御電極の電位が前記しきい値電圧よりも低いL(Low)レベルに変化すると、それに応じて前記第3ノードのレベルもLレベルに引き下げられるよう構成されており、
前記第3ノードの各々において、
前記制御電極と前記第3ノードとの間の容量成分をC1、当該C1に含まれない前記第3ノードに付随する寄生容量をC2、前記制御電極におけるHレベルとLレベルとの差をVd、前記第1トランジスタのしきい値電圧をVthとすると、
C1≧C2×(Vd−Vth)/Vth
の関係を満たす
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第3ノードのレベルを引き下げる手段は、前記制御電極と当該第3ノードとの間の寄生容量である
ことを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記第3ノードとなる電極の幅は、前記第1および第2ノードとなる電極の幅よりも広い
ことを特徴とする半導体装置。 - 請求項1から請求項3のいずれか記載の半導体装置であって、
前記第3ノードのレベルを引き下げる手段として、前記制御電極と前記第3ノードとの間に接続した容量素子をさらに備える
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第3ノードのレベルを引き下げる手段として、前記制御電極と前記第3ノードとの間に接続され、前記制御電極側をカソード、前記第3ノード側をアノードとするダイオードをさらに備える
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第3ノードのレベルを引き下げる手段として、前記第1トランジスタの前記制御電極と前記第3ノードとの間に接続された第2トランジスタをさらに備える
ことを特徴とする半導体装置。 - 請求項1から請求項6のいずれか記載の半導体装置であって、
前記複数の第1トランジスタは、非晶質シリコン薄膜トランジスタである
ことを特徴とする半導体装置。 - 請求項1から請求項6のいずれか記載の半導体装置であって、
前記複数の第1トランジスタは、有機トランジスタである
ことを特徴とする半導体装置。 - 入力端子、出力端子、第1クロック端子およびリセット端子と、
前記第1クロック端子に入力される第1クロック信号を前記出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記入力端子に入力される入力信号に応じて前記第1トランジスタの制御電極が接続する第1ノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第1ノードを放電する放電回路とを備え、
前記充電回路は、
前記第1ノードと電源端子との間に直列に接続し、制御電極が共に前記入力端子に接続した複数の第3トランジスタを含み、
前記入力信号が第3トランジスタのしきい値電圧よりも高いH(High)レベルになると前記複数の第3トランジスタがオンすることで前記第1ノードを充電し、その後当該入力信号が前記しきい値電圧よりも低いL(Low)レベルに変化すると前記複数の第3トランジスタ間の各接続ノードがLレベルに引き下げられるよう構成されており、
前記複数の第3トランジスタ間の接続ノードの各々において、
前記入力端子と前記接続ノードとの間の容量成分をC1、当該C1に含まれない前記接続ノードに付随する寄生容量をC2、前記入力信号のHレベルとLレベルとの差をVd、前記第3トランジスタのしきい値電圧をVthとすると、
C1≧C2×(Vd−Vth)/Vth
の関係を満たす
ことを特徴とするシフトレジスタ回路。 - 請求項9記載のシフトレジスタ回路であって、
前記第2トランジスタの制御電極は、前記リセット端子に接続している
ことを特徴とするシフトレジスタ回路。 - 請求項9記載のシフトレジスタ回路であって、
前記第1ノードを入力端とし、前記第2トランジスタの制御電極が接続する第2ノードを出力端とするインバータをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項11記載のシフトレジスタ回路であって、
前記第2ノードに接続した制御電極を有し、前記第1ノードを放電する第4トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項9記載のシフトレジスタ回路であって、
前記第2トランジスタを2つ有し、
前記2つの第2トランジスタ各々の制御電極が接続するノードをそれぞれ第2および第3ノードとし、
前記2つの第2トランジスタは、所定の制御信号に基づいて交互に駆動される
ことを特徴とするシフトレジスタ回路。 - 請求項13記載のシフトレジスタ回路であって、
前記制御信号は、
互いに相補な第1および第2制御信号により構成されており、
当該シフトレジスタ回路は、
前記第1および第2制御信号がそれぞれ入力される第1および第2制御端子と、
前記第1制御端子と前記第2ノードとの間に接続する第4トランジスタと、
前記第2制御端子と前記第3ノードとの間に接続する第5トランジスタとをさらに備え、
前記第4および第5トランジスタは、
その片方の主電極がたすき掛けに互いの制御電極に接続されている
ことを特徴とするシフトレジスタ回路。 - 請求項13または請求項14記載のシフトレジスタ回路であって、
前記2つの第2トランジスタを交互に駆動する手段は、
前記第1ノードを入力端とするインバータと、
前記制御信号に基づいて、前記インバータの出力端を前記第2および第3ノードへ交互に接続させる切替回路とを含む
ことを特徴とするシフトレジスタ回路。 - 請求項13から請求項15のいずれか記載のシフトレジスタ回路であって、
前記第2ノードに接続した制御電極を有し、前記第1ノードを放電する第6トランジスタと、
前記第3ノードに接続した制御電極を有し、前記第1ノードを放電する第7トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項9記載のシフトレジスタ回路であって、
前記第1クロック端子に接続した制御電極を有し、前記第1ノードと前記出力端子との間に接続した第4トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項17記載のシフトレジスタ回路であって、
前記第1クロック信号とは位相が異なる第2クロック信号が入力される第2クロック端子と、
前記第1ノードを入力端とし、前記第2クロック信号により活性化されるインバータと、
前記第1クロック端子に接続した制御電極を有し、当該インバータの出力端を放電する第5トランジスタと、
前記インバータの前記出力端に接続した制御電極を有し、前記第1ノードを放電する第6トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項18記載のシフトレジスタ回路であって、
前記第2トランジスタの制御電極は、前記第2クロック端子に接続している
ことを特徴とするシフトレジスタ回路。 - 請求項19記載のシフトレジスタ回路であって、
前記第2トランジスタは、前記出力端子と前記第1クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。 - 請求項9記載のシフトレジスタ回路であって、
前記第1ノードを入力端とし、前記第1クロック信号により活性化されるインバータと、
前記インバータの出力端に接続した制御電極を有し、前記第1ノードを放電する第4トランジスタとをさらに備え、
前記インバータは、
当該インバータの前記出力端と前記第1クロック端子との間に接続した第1容量素子を負荷素子として有している
ことを特徴とするシフトレジスタ回路。 - 請求項21記載のシフトレジスタ回路であって、
前記第2トランジスタの制御電極は、前記インバータの前記出力端に接続している
ことを特徴とするシフトレジスタ回路。 - 請求項22記載のシフトレジスタ回路であって、
前記第1クロック信号とは位相が異なる第2クロック信号が入力される第2クロック端子と、
前記第2クロック端子に接続した制御電極を有し、前記出力端子を放電する第5トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項9から請求項23のいずれか記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記入力端子との間に接続した第2容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項9から請求項23のいずれか記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記入力端子との間に、前記入力端子側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項9から請求項23のいずれか記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記入力端子との間に、制御電極が前記第1クロック端子に接続した第6トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 第1および第2入力端子、出力端子、第1クロック端子並びにリセット端子と、
前記第1クロック端子に入力される第1クロック信号を前記出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記第1トランジスタの制御電極が接続する第1ノードを充電する第1充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第1ノードを放電する第1放電回路を備え、
前記第1充電回路は、
前記第1ノードと電源端子との間に直列に接続し、制御電極が共に所定の第2ノードに接続した複数の第3トランジスタと、
前記第1入力端子に入力される第1入力信号に応じて前記第2ノードを充電する第2充電回路と、
前記第2入力信号に入力される第2入力信号に応じて前記第2ノードを昇圧する昇圧回路と、
前記リセット信号に応じて前記第2ノードを放電する第2放電回路を備え、
前記複数の第3トランジスタ間の接続ノードの各々において、
前記第2ノードと前記接続ノードとの間の容量成分をC1、当該C1に含まれない前記接続ノードに付随する寄生容量をC2、前記第2ノードにおけるHレベルとLレベルとの差をVd、前記第3トランジスタのしきい値電圧をVthとすると、
C1≧C2×(Vd−Vth)/Vth
の関係を満たす
ことを特徴とするシフトレジスタ回路。 - 請求項27記載のシフトレジスタ回路であって、
前記第1充電回路は、
前記第2ノードが前記第3トランジスタのしきい値電圧よりも高いH(High)レベルになると前記複数の第3トランジスタがオンすることで前記第1ノードを充電し、その後当該第2ノードが前記しきい値電圧よりも低いL(Low)レベルに変化すると前記複数の第3トランジスタ間の各接続ノードがLレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。 - 請求項27または請求項28記載のシフトレジスタ回路であって、
前記第2ノードを入力端とするインバータをさらに備え、
前記第1放電回路は、
前記インバータの出力端に接続した制御電極を有し、前記第1ノードを放電する第4トランジスタである
ことを特徴とするシフトレジスタ回路。 - 請求項29記載のシフトレジスタ回路であって、
前記インバータの出力端に接続した制御電極を有し、前記第2ノードを放電する第5トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項29または請求項30記載のシフトレジスタ回路であって、
前記第2トランジスタの制御電極は、前記インバータの前記出力端に接続している
ことを特徴とするシフトレジスタ回路。 - 請求項27から請求項31のいずれか記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記第2ノードとの間に接続した容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項27から請求項31のいずれか記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記第2ノードとの間に、前記第2ノード側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項27から請求項31のいずれか記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記第2ノードとの間に、制御電極が前記第1クロック端子に接続した第6トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項27から請求項34のいずれか記載のシフトレジスタ回路であって、
前記第2充電回路は、
前記第2ノードと電源端子との間に直列に接続し、制御電極が共に前記第1入力端子に接続した複数の第7トランジスタを含む
ことを特徴とするシフトレジスタ回路。 - 請求項35記載のシフトレジスタ回路であって、
前記第2充電回路は、
前記第1入力端子が前記第7トランジスタのしきい値電圧よりも高いH(High)レベルになると前記複数の第7トランジスタがオンすることで前記第2ノードを充電し、その後当該第1入力端子が前記しきい値電圧よりも低いL(Low)レベルに変化すると前記複数の第7トランジスタ間の各接続ノードがLレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。 - 請求項35または請求項36記載のシフトレジスタ回路であって、
前記複数の第7トランジスタ間の各接続ノードと前記第1入力端子との間に接続した容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項35または請求項36記載のシフトレジスタ回路であって、
前記複数の第7トランジスタ間の各接続ノードと前記第1入力端子との間に、前記第1入力端子側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項35または請求項36記載のシフトレジスタ回路であって、
前記複数の第7トランジスタ間の各接続ノードと前記第1入力端子との間に接続し、制御電極が前記第1クロック信号とは位相が異なる第2クロック信号が入力される第2クロック端子に接続した第8トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 第1および第2入力端子、出力端子並びにクロック端子と、
互いに相補な第1および第2電圧信号が各々入力される第1および第2電圧信号端子と、
前記クロック端子に入力されるクロック信号を出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記第1入力端子に入力される第1入力信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第1駆動回路と、
前記第2入力端子に入力される第2入力信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第2駆動回路と、
前記第1ノードを入力端とし、前記第2トランジスタの制御電極が接続する第2ノードを出力端とするインバータとを備え、
前記第1駆動回路は、
前記第1ノードと前記第1電圧信号端子との間に直列に接続し、制御電極が共に前記第1入力端子に接続した複数の第3トランジスタを含み
前記第2駆動回路は、
前記第1ノードと前記第2電圧信号端子との間に直列に接続し、制御電極が共に前記第2入力端子に接続した複数の第4トランジスタを含み、
前記複数の第3トランジスタ間の接続ノードの各々である第1接続ノードにおいて、
前記第1入力端子と前記第1接続ノードとの間の容量成分をC1、当該C1に含まれない前記第1接続ノードに付随する寄生容量をC2、前記第1入力信号のHレベルとLレベルとの差をVd、前記第3トランジスタのしきい値電圧をVthとすると、
C1≧C2×(Vd−Vth)/Vth
の関係を満たし、
前記複数の第4トランジスタ間の接続ノードの各々である第2接続ノードにおいて、
前記第2入力端子と前記第2接続ノードとの間の容量成分をC1a、当該C1aに含まれない前記第2接続ノードに付随する寄生容量をC2a、前記第2入力信号のHレベルとLレベルとの差をVda、前記第4トランジスタのしきい値電圧をVthaとすると、
C1a≧C2a×(Vda−Vtha)/Vtha
の関係を満たす
ことを特徴とするシフトレジスタ回路。 - 請求項40記載のシフトレジスタ回路であって、
前記第1駆動回路は、
前記第1電圧信号が前記第3および第4トランジスタのしきい値電圧よりも高いH(High)レベルであり、前記第2電圧信号が当該第3および第4トランジスタのしきい値電圧よりも低いL(Low)レベルである場合に、
前記第1入力信号がHレベルになると前記複数の第3トランジスタがオンすることで前記第1ノードを充電し、その後当該第1入力信号がLレベルに変化すると前記複数の第3トランジスタ間の各接続ノードがLレベルに引き下げられるよう構成されており、
前記第2駆動回路は、
前記第1電圧信号がLレベルであり、前記第2電圧信号がHレベルである場合に、
前記第2入力信号がHレベルになると前記複数の第4トランジスタがオンすることで前記第1ノードを充電し、その後当該第2入力信号がLレベルに変化すると前記複数の第4トランジスタ間の各接続ノードがLレベルに引き下げられるよう構成されている
ことを特徴とするシフトレジスタ回路。 - 請求項40または請求項41記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記第1入力端子との間に接続した第1容量素子と、
前記複数の第4トランジスタ間の各接続ノードと前記第2入力端子との間に接続した第2容量素子とをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項40または請求項41記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記第1入力端子との間に、前記第1入力端子側をカソード、当該複数の第3トランジスタ間の接続ノード側をアノードとして接続された第1ダイオードと、
前記複数の第4トランジスタ間の各接続ノードと前記第2入力端子との間に、前記第2入力端子側をカソード、当該複数の第4トランジスタ間の接続ノード側をアノードとして接続された第2ダイオードとをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項40または請求項41記載のシフトレジスタ回路であって、
前記複数の第3トランジスタ間の各接続ノードと前記第1入力端子との間に、制御電極が前記クロック端子に接続した第5トランジスタをさらに備える
前記複数の第4トランジスタ間の各接続ノードと前記第2入力端子との間に、制御電極が前記クロック端子に接続した第6トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
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