KR20080074026A - 반도체장치 및 시프트 레지스터 회로 - Google Patents

반도체장치 및 시프트 레지스터 회로 Download PDF

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유이치 도비타
히로유키 무라이
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미쓰비시덴키 가부시키가이샤
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Abstract

임계값 전압의 음의 방향 시프트(마이너스 시프트)를 억제하는 것이 가능한 트랜지스터를 제공하고, 시프트 레지스터를 비롯한 반도체장치의 오동작을 방지한다. 단위 시프트 레지스터의, 출력 단자 OUT를 풀업하는 트랜지스터 Q1의 게이트 노드(노드 N1)를 충전하는 충전 회로로서, 제1전원단자 S1과 노드 N1 사이에 직렬로 접속한 2개의 트랜지스터로 이루어지는 듀얼 게이트 트랜지스터 Q3D를 사용한다. 듀얼 게이트 트랜지스터 Q3D는, 그것을 구성하는 2개의 트랜지스터간의 접속 노드(노드 N3)가, 이 게이트와 노드 N3 사이의 용량결합에 의해, 게이트가 H레벨에서 L레벨로 변화되는데 따라 L레벨로 낮아지도록 구성되어 있다.
시프트 레지스터, 출력 단자, 충전 회로, 접속 노드

Description

반도체장치 및 시프트 레지스터 회로{SEMICONDUCTOR DEVICE AND SHIFT REGISTER CIRCUIT}
본 발명은, 트랜지스터의 전기적 특성의 열화에 의한 오동작을 방지하는 기술에 관한 것으로, 특히, 비정질 실리콘 박막트랜지스터나 유기 트랜지스터 등의 임계값 전압의 마이너스 시프트를 억제하는 것을 가능하게 하는 반도체장치에 관한 것이다.
액정표시장치 등의 화상표시장치에 있어서, 표시 패널을 주사하기 위한 게이트선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다. 이 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게 하기 위해, 동일 도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다.
게이트선 구동회로의 시프트 레지스터를 비정질 실리콘 박막트랜지스터(이하「a-Si트랜지스터」)로 구성한 표시장치는, 대면적화가 용이하고 또한 생산성이 높아, 예를 들면 노트형 PC의 화면이나, 대화면 디스플레이장치 등에 널리 채용되 고 있다.
그 반면, a-Si트랜지스터는, 게이트 전극이 계속적(직류적)으로 바이어스 되면 그 임계값 전압이 시프트하는 특성을 가지고 있는 것이 알려져 있다. 또한 하기의 비특허문헌 1로 나타내는 바와 같이, 일반적으로 a-Si트랜지스터는, 진행성의 열화를 가진다.
또한 트랜지스터의 임계값 전압의 시프트(Vth시프트)는 회로 오동작의 원인이 되므로, 그 대책이 실시된 시프트 레지스터가 여러가지 제안되고 있다(예를 들면 특허문헌1). 이 Vth시프트의 문제는, a-Si트랜지스터 뿐만아니라 유기 트랜지스터에 있어서도 마찬가지로 일어나는 것을 알 수 있다.
[특허문헌 1] 일본국 공개특허공보 특개2006-107692호
[비특허문헌 1] R.B. Wehrspohn etc, “Relative importance of the Si-Si bond and Si-H bond for the stability of amorphous silicon thin film transistors” Journal of applied physics vol.87pp.144-154
a-Si트랜지스터의 임계값 전압은, 게이트가 드레인 및 소스의 양쪽에 대하여 낮은 전위상태가 계속되면, 시간의 경과와 함께 음의(마이너스)방향으로 시프트한다. a-Si트랜지스터의 임계값 전압이 음의 방향으로 시프트하면, 그 게이트·소스간 전위를 작게 하여 이 a-Si트랜지스터를 오프(비전도 상태)로 하려고 해도 완전한 오프 상태는 되지 않는다. 즉 a-Si트랜지스터가 전류를 완전하게 차단할 수 없게 되고, 그것에 의해 회로의 오동작이 일어난다.
시프트 레지스터는, 클록 신호를 출력 단자에 공급하여 이 출력 단자의 전위를 풀업하는 출력 풀업 트랜지스터(도 1의 트랜지스터 Q1)와, 이 출력 풀업 트랜지스터의 게이트 노드(동 도면의 노드 N1)를 충전하기 위한 충전 트랜지스터(동 도면의 트랜지스터 Q3)를 구비하고 있다. 상세한 것은 후술하지만, 시프트 레지스터의 통상동작에 있어서는, 그 충전 트랜지스터가, 일정 기간, 상기의 전위상태(트랜지스터의 게이트 전위가 드레인 전위 및 소스 전위의 양쪽에 대하여 낮은 상태)가 되므로, 임계값 전압이 음의 방향으로 시프트하여 오동작을 야기하는 문제가 생기고 있었다.
본 발명은 이상과 같은 과제를 해결하기 위한 것으로서, 임계값 전압의 음의 방향 시프트(마이너스 시프트)를 억제하는 것이 가능한 트랜지스터를 제공하고, 시프트 레지스터를 비롯한 반도체장치의 오동작을 방지하는 것을 목적으로 한다.
본 발명에 따른 반도체장치는, 소정의 제1노드와 제2노드 사이에 직렬로 접속하여, 제어 전극이 서로 접속한 복수의 트랜지스터를 구비하는 반도체장치로서, 상기 복수의 트랜지스터간의 접속 노드의 각각을 제3노드로 하고, 상기 제1∼제3노드 및 상기 제어 전극의 각각이 상기 복수의 트랜지스터의 임계값 전압보다도 높은 H(High)레벨이 된 상태로부터, 상기 제1 및 제2노드가 H레벨 상태에서 상기 제어 전극의 전위가 상기 임계값 전압보다도 낮은 L(Low)레벨로 변화되면, 그것에 따라 상기 제3노드의 레벨도 L레벨로 낮출 수 있도록 구성되어 있는 것이다.
본 발명에 따른 시프트 레지스터 회로의 제1의 양태에 의하면, 시프트 레지스터 회로는, 입력 단자, 출력 단자, 제1클록 단자 및 리셋트 단자와, 상기 제1클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와, 상기 출력 단자를 방전하는 제2트랜지스터와, 상기 입력 단자에 입력되는 입력 신호에 따라 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드를 충전하는 충전 회로와, 상기 리셋트 단자에 입력되는 리셋트 신호에 따라 상기 제1노드를 방전하는 방전 회로를 구비하고, 상기 충전 회로가, 상기 제1노드와 전원단자 사이에 직렬로 접속하여, 제어 전극이 모두 상기 입력 단자에 접속한 복수의 제3트랜지스터를 포함하는 것이다.
본 발명의 제1의 양태에 따른 반도체장치에 의하면, 직렬접속한 상기 트랜지스터의 각각에 있어서, 소스 및 드레인의 양쪽이 H레벨, 제어 전극이 L레벨이 되는 전위상태가 방지되므로, 이 트랜지스터의 임계값 전압이 음의 방향으로 시프트하는 것이 방지된다. 그것에 의해, 제어 전극을 L레벨로 했을 때, 각 트랜지스터를 확실하게 오프(차단 상태)로 할 수 있기 때문에, 반도체장치의 오동작이 방지된다.
본 발명에 따른 시프트 레지스터 회로의 제1의 양태에 의하면, 제1트랜지스터의 제어 전극의 충전 회로를 구성하는 트랜지스터의 각각에 있어서, 소스 및 드레인의 양쪽이 H레벨, 제어 전극이 L레벨이 되는 전위상태가 방지되므로, 이 트랜지스터의 임계값 전압이 음의 방향으로 시프트하는 것이 방지된다. 그것에 의해, 충전 회로의 제어 전극을 L레벨로 바꾸었을 때 이 충전 회로를 확실하게 오프(차단 상태)로 할 수 있기 때문에, 제1트랜지스터가 불필요하게 온 하는 것을 방지할 수 있고, 시프트 레지스터 회로의 오동작이 방지된다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복하여 장황하게 되는 것을 피하기 위해, 각 도에 있어서 동일 또는 상당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
<실시예 1>
우선, 본 발명의 설명을 쉽게 하기 위해, 종래의 시프트 레지스터에 대하여 설명한다. 통상, 시프트 레지스터는, 복수의 시프트 레지스터 회로가 종속 접속(캐스케이드 접속)하여 이루어지는 다단 구조를 가지고 있다. 본 명세서에서는, 다단의 시프트 레지스터를 구성하는 각 단의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터」라고 칭한다.
앞에 설명한 바와 같이, 시프트 레지스터는 표시장치의 게이트선 구동회로로 서 사용하는 것이 가능하다. 시프트 레지스터를 게이트선 구동회로로서 사용한 표시장치의 구체적인 구성예는, 본 발명자들에 의한 특허문헌(예를 들면 일본국 공개특허공보 특개2006-277860의 도 1, 도 2등)에 개시되어 있다. 이하에서는, 회로의 기준전압인 저전위측 전원전위(VSS)를 OV로서 설명하지만, 실제의 표시장치에서는, 화소에 기록되는 데이터의 전압을 기준으로 하여 기준전위가 설정되므로, 예를 들면 저전위측 전원전위(VSS)는 -12V, 고전위측 전원전위(VDD)는 17V등으로 설정된다.
도 1은, 종래의 단위 시프트 레지스터의 구성을 나타내는 회로도다. 또 도 2는 다단의 시프트 레지스터의 구성을 도시한 도면이다. 도 2의 시프트 레지스터는, 종속 접속한 n개의 단위 시프트 레지스터 SR1, SR2, SR3,···, SRn과, 최후단의 단위 시프트 레지스터 SRn의 더 후단에 설치된 더미의 단위 시프트 레지스터 SRD로 이루어지고 있다(이하, 단위 시프트 레지스터 SR1, SR2 ···SRn, SRD를 「단위 시프트 레지스터 SR」이라고 총칭한다). 종래의 시프트 레지스터에 있어서는, 단위 시프트 레지스터 SR의 각각이 도 1의 회로가 된다.
또 도 2에 나타내는 클록 발생기(31)는, 서로 역상의 (활성기간이 겹치지 않는다) 2상의 클록 신호 CLKA, CLKB를 복수의 단위 시프트 레지스터 SR에 공급하는 것이다. 게이트선 구동회로에서는, 이들 클록 신호 CLKA, CLKB는, 표시장치의 주사 주기에 동기한 타이밍으로 순서대로 활성화하도록 제어된다.
도 1 및 도 2에 나타내는 바와 같이 각 단위 시프트 레지스터 SR은, 입력 단 자 IN1, 출력 단자 OUT, 클록 단자 CK1 및 리셋트 단자 RST를 가지고 있다. 또 각 단위 시프트 레지스터 SR에는, 제1전원단자 S1을 통해 저전위측 전원전위 VSS(=0V)가 공급되고, 제2전원단자 S2를 통해 고전위측 전원전위 VDD가 각각 공급된다(도 2에서는 도시 생략).
도 1과 같이, 단위 시프트 레지스터 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK1 사이에 접속하는 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 S1 사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 즉, 트랜지스터 Q1은, 클록 단자 CK1에 입력되는 클록 신호 CLKA를 출력 단자 OUT에 공급하는 트랜지스터(제1트랜지스터)이며, 트랜지스터 Q2는 이 출력 단자 OUT를 방전하는 트랜지스터(제2트랜지스터)이다. 이하, 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 「노드 N1」, 트랜지스터 Q2의 게이트가 접속하는 노드를 「노드 N2」로 정의한다.
트랜지스터 Q1의 게이트·소스간 (즉 노드 N1과 출력 단자 OUT 사이)에는 용량소자 C1이 설치된다. 이 용량소자 C1은, 출력 단자 OUT와 노드 N1 사이를 용량결합하여, 출력 단자 OUT의 레벨 상승에 따라 노드 N1을 승압시키는 소자(부트 스트랩 용량)이다. 단, 용량소자 C1은, 트랜지스터 Q1의 게이트·채널간 용량이 충분 클 경우에는 그것으로 치환할 수 있기 때문에, 그러한 경우에는 생략해도 좋다.
노드 N1과 제2전원단자 S2 사이에는, 게이트가 입력 단자 IN1에 접속한 트랜지스터 Q3이 접속한다. 또 노드 N1과 제1전원단자 S1 사이에는, 게이트가 리셋트 단자 RST에 접속한 트랜지스터 Q4가 접속한다. 즉 트랜지스터 Q3은, 입력 단자 IN1에 입력되는 신호에 따라 노드 N1을 충전하는 충전 회로를 구성하고, 트랜지스터 Q4는 리셋트 단자 RST에 입력되는 신호에 따라 노드 N1을 방전하는 방전 회로를 구성하고 있다. 이 종래예에 있어서는, 트랜지스터 Q2의 게이트(노드 N2)도 리셋트 단자 RST에 접속되어 있다.
도 2와 같이, 각 단위 시프트 레지스터 SR의 입력 단자 IN1에는, 그 앞단의 단위 시프트 레지스터 SR의 출력 단자 OUT가 접속한다. 단, 제1단째인 단위 시프트 레지스터 SR1의 입력 단자 IN1에는, 소정의 스타트 펄스 ST가 입력된다. 또한 각 단위 시프트 레지스터 SR의 클록 단자 CK1에는, 전후에 인접하는 단위 시프트 레지스터 SR에 서로 다른 위상의 클록 신호가 입력되도록, 클록 신호 CLKA, CLKB의 한 쪽이 입력된다.
그리고 각 단위 시프트 레지스터 SR의 리셋트 단자 RST에는, 자기의 다음단의 단위 시프트 레지스터 SR의 출력 단자 OUT가 접속된다. 단, 최후단의 단위 시프트 레지스터 SRn의 다음단에 설치된 더미의 단위 시프트 레지스터 SRD의 리셋트 단자 RST에는, 소정의 엔드 펄스 EN이 입력된다. 또한 게이트선 구동회로에서는, 스타트 펄스 ST 및 엔드 펄스 EN은, 각각 화상신호의 각 프레임 기간의 선두 및 말미에 대응하는 타이밍에 입력된다.
다음에 도 1에 나타낸 종래의 각 단위 시프트 레지스터 SR의 동작을 설명한다. 기본적으로 각 단의 단위 시프트 레지스터 SR은 모두 동일하게 동작하므로, 여기에서는 다단의 시프트 레지스터 중 제 k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다. 이 단위 시프트 레지스터 SRk의 클록 단자 CK1에는 클록 신호 CLKA가 입력되는 것으로 한다(예를 들면 도 2에 있어서의 단위 시프트 레지스터 SR1, SR3등이 이것에 해당한다).
여기에서, 클록 신호 CLKA, CLKB의 H레벨의 전위는 VDD(고전위측 전원전위)이며, L레벨의 전위는 VSS(저전위측 전원전위)로 한다. 또 단위 시프트 레지스터 SR을 구성하는 각 트랜지스터 Qx의 임계값 전압을 Vth(Qx)로 나타내기로 한다.
도 3은, 종래의 단위 시프트 레지스터 SRk(도 1)의 동작을 나타내는 타이밍 도다. 우선 단위 시프트 레지스터 SRk의 초기 상태로서, 노드 N1이 L레벨의 상태를 가정한다(이하, 노드 N1이 L레벨의 상태를 「리셋트 상태」라고 칭한다). 또 입력 단자 IN1(전단의 출력 신호 Gk -1), 리셋트 단자 RST(다음단의 출력 신호 Gk +1), 클록 단자 CK1(클록 신호 CLKA)은 모두 L레벨이라고 한다. 이 때 트랜지스터 Q1, Q2는 모두 오프이므로 출력 단자 OUT가 고임피던스 상태(플로팅 상태)가 되지만, 이 초기 상태에서는 출력 단자 OUT(출력 신호 Gk)도 L레벨이라고 한다.
그 상태부터 시각 t1에 있어서, 클록 신호 CLKA가 L레벨, 클록 신호 CLKB가 H레벨로 변화되는 동시에, 앞단의 출력 신호 Gk -1(제1단째의 경우에는 스타트 펄스 ST)이 H레벨이 되면, 단위 시프트 레지스터 SRk의 트랜지스터 Q3이 온이 되고, 노드 N1은 충전되어 H레벨이 된다(이하, 노드 N1이 H레벨의 상태를 「셋트 상태」라고 칭한다). 이 때 노드 N1의 전위 레벨(이하, 간단히 「레벨」이라고 칭한다)은 VDD-Vth(Q3)까지 상승한다. 따라서, 트랜지스터 Q1이 온이 된다.
그리고 시각 t2에 있어서, 클록 신호 CLKB가 L레벨, 클록 신호 CLKA가 H레벨로 변화되는 동시에, 앞단의 출력 신호 Gk -1이 L레벨이 된다. 그러면 트랜지스터 Q3이 오프가 되어 노드 N1이 H레벨 상태로 플로팅 상태가 된다. 또 트랜지스터 Q1이 온 하고 있으므로, 출력 단자 OUT의 레벨이 클록 신호 CLKA에 따라 상승한다.
클록 단자 CK1 및 출력 단자 OUT의 레벨이 상승하면, 용량소자 C1 및 트랜지스터 Q1의 게이트·채널간 용량을 통하는 결합에 의해, 노드 N1의 레벨은 도 3에 도시하는 바와 같이 승압된다. 이 때의 승압량은, 대략 클록 신호 CLKA의 진폭(VDD)에 상당하므로, 노드 N1은 약 2×VDD-Vth(Q3)까지 승압된다.
그 결과, 출력 신호 Gk이 H레벨이 되는 동안도, 트랜지스터 Q1의 게이트(노드 N1)·소스(출력 단자 OUT)사이의 전압은 크게 유지된다. 즉 트랜지스터 Q1의 온 저항은 낮게 유지되므로, 출력 신호 Gk는 클록 신호 CLKA에 따라 고속으로 상승하여 H레벨이 된다. 또 이 때 트랜지스터 Q1은 선형영역(비포화 영역)에서 동작하므로, 출력 신호 Gk의 레벨은 클록 신호 CLKA의 진폭과 같은 VDD까지 상승한다.
또한 시각 t3에 있어서 클록 신호 CLKB가 H레벨, 클록 신호 CLKA가 L레벨로 변화될 때도, 트랜지스터 Q1의 온 저항은 낮게 유지되고, 출력 신호 Gk는 클록 신호 CLKA에 따라 고속으로 하강하여, L레벨로 되돌아온다.
또 이 시각 t3에서는, 다음단의 출력 신호 Gk +1이 H레벨이 되므로, 단위 시프트 레지스터 SRk의 트랜지스터 Q2, Q4가 온이 된다. 그것에 의해, 출력 단자 OUT는 트랜지스터 Q2를 통해 충분히 방전되어, 확실하게 L레벨(VSS)이 된다. 또 노드 N1은, 트랜지스터 Q4에 의해 방전되어서 L레벨이 된다. 즉, 단위 시프트 레지스터 SRk는 리셋트 상태로 돌아간다.
그리고 시각 t4에서 다음단의 출력 신호 Gk +1이 L레벨로 되돌아온 후는, 다음에 앞단의 출력 신호 Gk -1이 입력될 때까지, 단위 시프트 레지스터 SRk는 리셋트 상태로 유지되고, 출력 신호 Gk는 L레벨로 유지된다.
이상의 동작을 정리하면, 단위 시프트 레지스터 SRk는, 입력 단자 IN1에 신호(스타트 펄스 SP 또는 앞단의 출력 신호 Gk -1)가 입력되지 않는 기간은 리셋트 상태이며, 트랜지스터 Q1이 오프를 유지하기 위해, 출력 신호 Gk는 L레벨(VSS)로 유지된다. 그리고 입력 단자 IN1에 신호가 입력되면, 단위 시프트 레지스터 SRk는 셋트 상태로 전환된다. 셋트 상태에서는 트랜지스터 Q1이 온이 되므로, 클록 단자 CK1의 신호(클록 신호 CLKA)가 H레벨이 되는 동안, 출력 신호 Gk가 H레벨이 된다. 그리고 그 후에 리셋트 단자 RST에 신호(다음단의 출력 신호 Gk +1 또는 엔드 펄스 EN)가 입력되면, 원래의 리셋트 상태로 되돌아간다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR로 이루어지는 다단의 시프트 레지스터에 의하면, 제1단째의 단위 시프트 레지스터 SR1에 스타트 펄스 ST가 입력되면, 그것을 계기로 하여, 출력 신호 G가 클록 신호 CLKA, CLKB에 동기한 타이밍으로 시프트되면서, 도 4와 같이 단위 시프트 레지스터 SR1, SR2, SR3 ···으로 순서대로 전달된다. 게이트선 구동회로에서는, 이와 같이 순서대로 출력되는 출력 신호 G가 표시 패널의 수평(또는 수직)주사 신호로서 이용된다.
이하, 특정한 단위 시프트 레지스터 SR이 출력 신호 G를 출력하는 기간을, 그 단위 시프트 레지스터 SR의 「선택 기간」이라고 칭한다.
또한, 더미의 단위 시프트 레지스터 SRD는, 최후단의 단위 시프트 레지스터 SRn이 출력 신호 Gn을 출력한 직후에, 그 출력 신호 GD에 의해 단위 시프트 레지스터 SRn을 리셋트 상태로 하기 위해 설치된다. 예를 들면 게이트선 구동회로이면, 최후단의 단위 시프트 레지스터 SRn을 출력 신호 Gn의 출력 직후에 리셋트 상태로 하지 않으면, 그것에 대응하는 게이트선(주사선)이 불필요하게 활성화되어, 표시 문제가 일어나게 된다.
또한, 더미의 단위 시프트 레지스터 SRD는, 출력 신호 GD를 출력한 후의 타이밍으로 입력되는 엔드 펄스 EN에 의해 리셋트 상태가 된다. 게이트선 구동회로와 같이, 신호의 시프트 동작이 반복해서 행해질 경우에는, 엔드 펄스 EN을 대신하여 다음의 프레임 기간의 스타트 펄스 ST를 사용해도 된다.
또한 도 2와 같이 2상 클록을 사용한 구동의 경우, 단위 시프트 레지스터 SR의 각각은, 자기의 다음단의 출력 신호 G에 의해 리셋트 상태가 되므로, 다음단의 단위 시프트 레지스터 SR이 적어도 한번 동작한 후가 아니면, 도 3 및 도 4에 나타내는 바와 같은 통상 동작을 행할 수 없다. 따라서, 통상 동작에 앞서, 더미의 신 호를 제1단째부터 최종단까지 전달시키는 더미 동작을 행할 필요가 있다. 또는, 각 단위 시프트 레지스터 SR의 리셋트 단자 RST(노드 N2)와 제2전원단자 S2(고전위측 전원) 사이에 리셋트용의 트랜지스터를 별도 배치하여, 통상 동작 전에 강제적으로 노드 N2를 H레벨로 하는 리셋트 동작을 행해도 된다. 단, 그 경우는 리셋트용의 신호 라인이 별도 필요하게 된다.
여기에서, 먼저 서술한 종래의 단위 시프트 레지스터 SR에 있어서의, a-Si트랜지스터의 임계값 전압의 음의 방향 시프트의 문제를 상세하게 설명한다.
도 3의 타이밍 도에서 알 수 있는 바와 같이, 단위 시프트 레지스터 SRk의 노드 N1은, 앞단의 출력 신호 Gk -1이 H레벨이 되면 H레벨(VDD-Vth(Q3))로 충전되고 (시각 t1), 그 후에 앞단의 출력 신호 Gk -1이 L레벨로 되돌아와도(시각 t2), 플로팅 상태에서 H레벨로 유지된다. 또한 출력 신호 G가 H레벨인 동안(선택 기간:시각 t2∼시간 t3), 노드 N1은 2×VDD-Vth(Q3)의 레벨로까지 승압된다.
즉 각 단위 시프트 레지스터 SR에 있어서, 그 선택 기간에서는 트랜지스터 Q3의 드레인(제2전원단자 S2)은 VDD, 소스(노드 N1)는 2×VDD--Vth(Q3), 게이트(입력 단자 IN1)는 VSS의 레벨이며, 게이트가 소스 및 드레인의 양쪽에 대하여 음으로 바이어스 된 상태가 된다. 예를 들면 VSS=0V, VDD=30V라고 가정하면 도 5에 나타내는 바와 같이 트랜지스터 Q3의 게이트·드레인간 전압 Vgd는 -30V, 게이트·소스간 전압 Vgs는 -57V정도가 된다.
도 6은, a-Si트랜지스터의 전위상태와 임계값 전압의 시프트의 관계를 나타낸 실험 결과를 도시한 도면이다. 동 도면에 파선으로 나타내는 바와 같이, a-Si트랜지스터의 게이트가 드레인 및 소스의 양쪽에 대하여 낮은 전위 상태가 되면, 그 임계값 전압은 시간과 함께 음의(마이너스) 방향으로 시프트한다. 따라서, 종래의 단위 시프트 레지스터 SR에 있어서는, 그 선택 기간에 트랜지스터 Q3에 임계값 전압의 음의 방향 시프트가 생기게 된다.
단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q3의 임계값 전압이 음의 방향으로 시프트하면, 입력 단자 IN1이 L레벨일 때에도 트랜지스터 Q3에 전류가 흐르게 되고, 비선택 기간에 노드 N1에 전하가 공급되어, 그 레벨이 상승한다. 그렇게 되면, 비선택 기간임에도 불구하고, 단위 시프트 레지스터 SR의 트랜지스터 Q1이 온 하여, 그 출력 단자 OUT로부터 오신호로서의 출력 신호 G가 출력되는 오동작이 생기므로 문제가 된다.
그것에 대하여, a-Si트랜지스터의 게이트가 드레인에 대하여 낮은 전위라도, 게이트와 소스가 거의 동전위의 상태이면, 임계값 전압의 시프트는 경감된다. 예를 들면 도 6에 있어서 실선으로 나타내는 바와 같이 게이트가 드레인에 대하여 낮은 전위라도 게이트·소스간의 전압을 0V로 하면, 임계값 전압의 시프트는 거의 일어나지 않는다.
이하, 상기의 문제를 해결할 수 있는, 본 발명에 따른 시프트 레지스터 회로에 대하여 설명한다. 도 7은, 본 발명의 실시예 1에 따른 단위 시프트 레지스터 SR의 회로도다. 이 단위 시프트 레지스터 SR은, 도 1의 회로에 대하여, 트랜지스터 Q3을 듀얼 게이트 트랜지스터 Q3D로 치환한 것이다. 그 이외의 구성은 도 1과 동일하므로, 여기에서의 상세한 설명은 생략한다.
또한 본 명세서에 있어서의 「듀얼 게이트 트랜지스터」란, 직렬로 접속한 2개의 트랜지스터로서, 양자의 게이트가 서로 접속한 것을 말한다. 즉, 듀얼 게이트 트랜지스터 Q3D는, 노드 N1과 제2전원단자 S2 사이에 직렬접속한 트랜지스터 Q3a, Q3b로 구성되고, 그것들 트랜지스터 Q3a, Q3b의 게이트는 모두 입력 단자 IN1에 접속되어 있다. 여기에서, 트랜지스터 Q3a와 트랜지스터 Q3b 사이의 접속 노드를 「노드 N3」이라고 정의한다.
도 8은, 도 7의 단위 시프트 레지스터 SR의 동작을 나타내는 타이밍 도다. 여기에서도 제k단째의 단위 시프트 레지스터 SRk에 대해 대표적으로 설명한다. 또 단위 시프트 레지스터 SRk의 초기 상태로서, 노드 N1이 L레벨의 리셋트 상태를 가정하고, 또 클록 단자 CK1(클록 신호 CLKA), 리셋트 단자 RST(다음단의 출력 신호 Gk+1), 입력 단자 IN1(앞단의 출력 신호 Gk -1), 출력 단자 OUT(출력 신호 Gk)가 L레벨이라고 한다.
그 상태로부터 시각 t1에 있어서, 클록 신호 CLKA가 L레벨, 클록 신호 CLKB가 H레벨로 변화되는 동시에, 앞단의 출력 신호 Gk -1(제1단째의 경우에는 스타트 펄스 ST)이 H레벨이 되면, 단위 시프트 레지스터 SRk의 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b가 모두 온이 되어, 노드 N1은 충전되어서 H레벨이 된다. 즉, 단위 시프트 레지스터 SRk는 셋트 상태가 된다. 이 때 노드 N1, N3의 레벨은, 모두 VDD-Vth(Q3a)까지 상승한다. 따라서, 트랜지스터 Q1이 온이 된다.
그리고 시각 t2에 있어서 클록 신호 CLKB가 L레벨, 클록 신호 CLKA가 H레벨로 변화되는 동시에, 앞단의 출력 신호 Gk -1이 L레벨이 되면, 트랜지스터 Q3a, Q3b가 오프가 되어 노드 N1은 플로팅 상태에서 H레벨로 유지된다. 그 때문에 트랜지스터 Q1은 온 상태로 유지되고, 출력 신호 Gk가 클록 신호 CLKA에 따라 H레벨이 된다. 이 때 노드 N1의 레벨은, 약 2×VDD-Vth(Q3a)까지 승압된다.
본 실시예에 있어서는, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 각각은, 큰 게이트·소스 오버랩 용량을 가지는 것이 이용된다(트랜지스터 Q3a, Q3b의 게이트·소스 오버랩 용량을 크게 하는 방법에 대해서는, 실시예 9에 있어서 설명한다). 그 때문에 제1입력 단자 IN1과 노드 N3 사이의 기생 용량은 크고, 시각 t2에서 클록 신호 CLKB가 L레벨이 될 때에는, 이 기생 용량을 통한 결합에 의해, 노드 N3의 레벨은 L레벨(즉 트랜지스터 Q3a, Q3b의 임계값 전압보다도 낮은 레벨)로 낮출 수 있다. 입력 단자 IN1과 노드 N3 사이의 용량성분이 충분 크면, 시각 t2에서는 도 8과 같이 노드 N3의 레벨은 거의 VSS까지 내릴 수 있다.
또한, 이 때 전위관계로부터, 트랜지스터 Q3a에 있어서는 제2전원단자 S2측이 드레인, 노드 N3측이 소스가 되고, 트랜지스터 Q3b에 있어서는 노드 N1측이 드레인, 노드 N3측이 소스가 된다.
계속해서 시각 t3에 있어서 클록 신호 CLKB가 H레벨, 클록 신호 CLKA가 L레벨로 변화되면, 출력 신호 Gk는 L레벨로 되돌아온다. 그와 함께 다음단의 출력 신호 Gk+1이 H레벨이 되므로, 단위 시프트 레지스터 SRk의 트랜지스터 Q2, Q4가 온이 되고, 단위 시프트 레지스터 SRk는 리셋트 상태로 되돌아간다.
그리고 시각 t4에서 다음단의 출력 신호 Gk +1이 L레벨이 된 후는, 다음에 앞단의 출력 신호 Gk -1이 입력될 때까지, 단위 시프트 레지스터 SRk는 리셋트 상태로 유지되고, 출력 신호 Gk는 L레벨로 유지된다.
이상과 같이 본 실시예에 따른 단위 시프트 레지스터 SR의 신호의 시프트 동작은, 거의 종래의 것(도 1)과 동일하며, 그것으로 구성된 다단의 시프트 레지스터는, 도 4에서 설명한 바와 같은 동작이 가능하다.
본 실시예에 있어서는, 상기한 바와 같이, 시각 t2에서 앞단의 출력 신호 Gk -1이 하강함에 따라 노드 N3이 L레벨로 낮아진다. 그 때문에 시각 t2∼시각 t3 동안(선택 기간)에 있어서는, 트랜지스터 Q3a는 게이트(입력 단자 IN1) 및 소스(노드 N3)가 VSS, 드레인(제2전원단자 S2)이 VDD와 같은 전위상태가 되고, 트랜지스터 Q3a는 게이트(입력 단자 IN1) 및 소스(노드 N3)가 VSS, 드레인(노드 N1)이 2×VDD-Vth(Q3a)과 같은 전위상태가 된다.
즉 본 실시예에 따른 단위 시프트 레지스터 SR에서는, 트랜지스터 Q3a, Q3b 의 양쪽의 게이트·소스간의 전압은, 선택 기간 동안 거의 0V가 된다. 예를 들면 VSS=0V, VDD=30V라고 가정하면 도 9에 나타내는 바와 같이 트랜지스터 Q3a의 게이트·드레인간 전압 Vgd는 -30V, 게이트·소스간 전압 Vgs는 약 0V가 되고, 또 트랜지스터 Q3b의 게이트·드레인간 전압 Vgd는 약 -57V, 게이트·소스간 전압 Vgs는 약 0V가 된다.
도 6에 있어서 실선으로 나타내는 바와 같이, a-Si트랜지스터는, 게이트가 드레인에 대하여 낮은 전위라도, 게이트가 소스와 거의 동전위(게이트·소스간 전압이 약 0V)의 상태이면 임계값 전압의 시프트는 거의 일어나지 않는다. 따라서 본 실시예의 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q3a, Q3b 즉 듀얼 게이트 트랜지스터 Q3D의 임계값 전압의 음의 방향 시프트는 일어나지 않는다. 따라서, 비선택 기간에 듀얼 게이트 트랜지스터 Q3D에 전류가 흘러 노드 N1의 레벨이 상승하는 것을 방지할 수 있고, 그것에 의해 오동작의 발생이 방지된다.
여기에서, 단위 시프트 레지스터 SR의 선택 기간에 있어서, 트랜지스터 Q3a, Q3b의 게이트·소스간 전압이 0V이하가 되기 위한 조건(즉, 노드 N3이 VSS이하까지 내려가는 조건)에 대하여 설명한다. 여기에서도 VSS=0V로 한다. 즉, 각 단위 시프트 레지스터 SR의 출력 신호 G의 진폭(H레벨과 L레벨의 차이(Vd))은 VDD다.
이 때 입력 단자 IN1과 노드 N3 사이의 용량성분(C1)을 Cgs로 하고, 이 Cgs에 포함되지 않는 노드 N3에 부수되는 기생 용량(C2)을 Cstr로 하면, 도 8의 시각 t2에 앞단의 출력 신호 Gk -1이 H레벨(VDD)에서 L레벨(VSS=0V)로 변화되었을 때에 있 어서의, 단위 시프트 레지스터 SRk의 노드 N3의 레벨의 변화량은, VDD X Cgs/(Cg s + Cstr)로 나타낸다. 시각 t2의 직전에서는 노드 N3의 레벨은 VDD-Vth(Q3a)가 되므로, 노드 N3이 VSS이하까지 내려가기 위해서는, 다음 식(1)을 충족시키면 된다.
[수 1]
Figure 112008005166505-PAT00001
본 실시예의 단위 시프트 레지스터 SR에서는, 용량성분 Cgs는 입력 단자 IN1과 노드 N3 사이의 기생 용량으로, 그 대부분은 트랜지스터 Q3a, Q3b의 게이트·소스 오버랩 용량이다. 따라서 도 10에 나타내는 바와 같이 트랜지스터 Q3a, Q3b 각각의 게이트·소스 오버랩 용량을 Cgso(Q3a), Cgso(Q3b)로 하면, Cgs≒Cgso(Q3a)+Cgso(Q3b)로 할 수 있고, 상기의 식(1)은 다음 식(2)와 같이 변형할 수 있다.
[수 2]
Figure 112008005166505-PAT00002
또한, 트랜지스터 Q3a, Q3b 각각의 게이트·소스 오버랩 용량이 서로 같다고 가정하고, 그 값을 Cgso라고 하면, Cgs≒2×Cgso이므로, 상기의 식(1)은 다음 식(3)과 같이 변형할 수 있다.
[수 3]
Figure 112008005166505-PAT00003
또한 본 실시예에 있어서는, 노드 N1과 제2전원단자 S2 사이에, 게이트가 제1입력 단자 IN1에 접속한 트랜지스터를 2개 직렬접속시킨 구성을 나타냈지만, 3개 이상의 트랜지스터를 직렬접속시켜도 좋다. 그 경우, 그것들의 트랜지스터간의 각 접속 노드에 있어서 식(1)의 조건이 만족되면, 비선택 기간에 각 접속 노드는 VSS이하가 되어, 각 트랜지스터의 임계값 전압의 음의 방향 시프트를 방지할 수 있다.
또 본 실시예에서는, 본 발명에 따른 듀얼 게이트 트랜지스터를 시프트 레지스터 회로에 적용한 예를 도시했지만, 소스 및 드레인의 양쪽에 대하여 게이트를 음으로 바이어스하도록 동작하는 트랜지스터에 널리 적용할 수 있다. 또 본 발명은 a-Si트랜지스터 뿐만아니라, 유기 트랜지스터 등, 임계값 전압의 음의 방향 시프트의 문제를 가지는 각종 트랜지스터에 대해서도 적용가능하다.
<실시예 2>
이하의 실시예에 있어서는, 본 발명에 따른 듀얼 게이트 트랜지스터를 적용가능한 시프트 레지스터 회로의 구체적인 예를 나타낸다.
도 11은, 실시예 2에 따른 단위 시프트 레지스터 SR의 회로도다. 이 단위 시프트 레지스터 SR은, 도 7의 회로에 대하여, 노드 N1(트랜지스터 Q1의 게이트)을 입력단으로 하고, 노드 N2(트랜지스터 Q2의 게이트)를 출력단으로 하는 인버터를 설치한 것이다. 즉 도 7과 달리, 트랜지스터 Q2의 게이트(노드 N2)는 리셋트 단자 RST에 접속하지 않는다.
이 인버터는, 노드 N2와 제2전원단자 S2 사이에 다이오드 접속한 트랜지스터 Q5와, 노드 N2와 제1전원단자 S1 사이에 접속하여 게이트가 노드 N1에 접속한 트랜지스터 Q6으로 이루어지고 있다. 트랜지스터 Q6은, 트랜지스터 Q5보다도 온 저항이 충분히 작게 설정되어 있다.
노드 N1이 L레벨일 때는, 트랜지스터 Q6이 오프하므로 노드 N2는 H레벨(VDD-Vth(Q5))이 된다. 반대로 노드 N1이 H레벨일 때는, 트랜지스터 Q5, Q6모두 온 하지만, 노드 N2는 트랜지스터 Q5, Q6의 온 저항의 비에 의해 결정되는 전위(≒0V)의 L레벨이 된다. 즉, 이 인버터는 소위 「레시오형 인버터」이다.
도 7의 단위 시프트 레지스터 SRk에 있어서는, 다음단의 출력 신호 Gk +1이 H레벨이 되었을 때(즉 다음단의 선택 기간)에만 노드 N2가 H레벨이 되므로, 트랜지스터 Q2는 그 기간만 온 하여 출력 단자 OUT를 저임피던스의 L레벨로 한다. 그리고 그 이외의 비선택 기간은 트랜지스터 Q2는 오프가 되고, 출력 단자 OUT는 고임피던스(플로팅 상태)의 L레벨이 된다. 따라서, 출력 신호 Gk가 노이즈나 리크 전류의 영향을 받기 쉬워, 동작이 불안정해지기 쉽다.
그것에 대해 도 11의 단위 시프트 레지스터 SRk에서는, 노드 N1이 L레벨 동안, 트랜지스터 Q5, Q6으로 이루어지는 인버터가 노드 N2를 H레벨로 유지하므로, 비선택 기간 동안, 트랜지스터 Q2는 온 상태로 유지된다. 즉, 비선택 기간에 있어 서의 출력 단자 OUT(출력 신호 G)가 저임피던스로 L레벨로 유지되므로, 동작이 안정된다.
물론 본 실시예에 있어서도, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 임계값 전압의 음의 방향 시프트가 억제되는 효과를 얻을 수 있다. 따라서, 비선택 기간에 노드 N1의 레벨이 상승하는 것을 방지할 수 있고, 오동작의 발생을 방지할 수 있다.
<실시예 3>
도 12는, 실시예 3에 따른 단위 시프트 레지스터 SR의 회로도다. 이 단위 시프트 레지스터 SR은, 도 11의 회로에 대하여, 노드 N1과 제1전원단자 S1 사이에 접속하고, 게이트가 노드 N2에 접속한 트랜지스터 Q7을 설치한 것이다. 즉, 트랜지스터 Q7은, 노드 N2에 접속한 게이트 전극을 가지고, 노드 N1을 방전하는 트랜지스터다.
도 11의 단위 시프트 레지스터 SRk에 있어서는, 다음단의 출력 신호 Gk +1이 H레벨이 되었을 때(다음단의 선택 기간)에, 트랜지스터 Q4가 온 하여 노드 N1을 방전하지만, 그 이외의 비선택 기간에 있어서는 노드 N1은 고임피던스(플로팅 상태)로 L레벨이 된다. 따라서, 비선택 기간에 노이즈나 리크 전류에 의해 노드 N1로 전하가 공급되면, 노드 N1의 레벨이 상승한다. 그렇게 되면 트랜지스터 Q1이 온 하여, 오신호로서 출력 신호 G가 출력되는 오동작이 생긴다.
그것에 대해 도 12의 단위 시프트 레지스터 SR에 있어서는, 노드 N1이 L레벨 이 되면, 트랜지스터 Q5, Q6으로 이루어지는 인버터가 노드 N2를 H레벨로 하고, 따라서 트랜지스터 Q7이 온이 되므로, 노드 N1은 비선택 기간 동안 저임피던스로 L레벨이 된다. 따라서, 비선택 기간에 노드 N1의 레벨이 상승하는 것이 억제되어, 상기의 오동작의 발생이 방지된다.
또한, 트랜지스터 Q7은, 듀얼 게이트 트랜지스터 Q3D가 노드 N1의 레벨을 상승시키는 것이 가능하도록, 듀얼 게이트 트랜지스터 Q3D보다도 온 저항이 충분 큰 것이다.
본 실시예에 있어서도, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 임계값 전압의 음의 방향 시프트가 억제되는 효과를 얻을 수 있다. 본 실시예에서는, 가령 비선택 기간에 듀얼 게이트 트랜지스터 Q3D에 전류가 흘러서 노드 N1에 전하가 공급된다고 해도, 그 전하는 트랜지스터 Q7에 의해 제1전원단자 S1에 방출되므로, 그것에 의한 오동작은 잘 일어나지 않는다. 그러나 그 전류는, 단위 시프트 레지스터 SR의 소비 전력의 증대나, 고전위측 전원전위 VDD의 저하를 초래한다. 따라서, 듀얼 게이트 트랜지스터 Q3D의 임계값 전압의 음의 방향 시프트를 방지하는 것은, 본 실시예에 있어서도 매우 유효하다.
<실시예 4>
실시예 2, 3에서 설명한 바와 같이, 도 11 및 도 12의 단위 시프트 레지스터 SR에 있어서는, 비선택 기간 동안 트랜지스터 Q2의 게이트(노드 N2)가 계속해서 H레벨이 되는 것으로, 출력 단자 OUT를 저임피던스의 L레벨로 할 수 있다. 그러나, a-Si트랜지스터의 게이트가 소스에 대하여 계속적으로 양 바이어스되면, 임계값 전 압이 양 방향으로 시프트한다. 트랜지스터 Q2에서 임계값 전압의 양방향 시프트가 일어나면, 이 트랜지스터 Q2의 온 저항이 높아지고, 출력 단자 OUT를 충분히 저임피던스로 할 수 없게 되는 문제가 생긴다.
또 도 12의 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q7의 게이트도, 비선택 기간 동안, 계속해서 H레벨이 되므로, 이 트랜지스터 Q7의 임계값 전압도 양방향으로 시프트하고, 노드 N1을 출력 단자 OUT를 충분히 저임피던스로 할 수 없게 되는 문제도 생긴다.
도 13은, 실시예 4에 따른 단위 시프트 레지스터 SR의 회로도이며, 그 문제의 대책이 실시된 것이다. 도 13의 단위 시프트 레지스터 SR은, 출력 단자 OUT를 방전하는 트랜지스터(도 11 및 도 12의 트랜지스터 Q2에 해당한다)가 병렬로 2개 설치되어 있다(트랜지스터 Q2A, Q2B). 여기에서, 트랜지스터 Q2A, Q2B의 게이트가 접속하는 노드를 각각 「노드 N2A」, 「노드 N2B」라고 정의한다.
또 이 단위 시프트 레지스터 SR에는, 도 12의 트랜지스터 Q7에 해당하는 것이, 노드 N2A, N2B의 각각에 설치된다(트랜지스터 Q7A, Q7B). 즉 트랜지스터 Q7A는, 노드 N2A에 접속한 게이트 전극을 가지고 노드 N1을 방전하는 트랜지스터이며, 트랜지스터 Q7B는, 노드 N2B에 접속한 게이트 전극을 가지고 노드 N1을 방전하는 트랜지스터다.
본 실시예에 따른 단위 시프트 레지스터 SR은, 소정의 제어신호 VFRA가 입력되는 제1제어 단자 TA 및 제어신호 VFRB가 입력되는 제2제어 단자 TB를 가지고 있다. 제어신호 VFRA, VFRB는 서로 상보인 신호이며, 시프트 레지스터 외부의 제어장 치(도시하지 않음)에 의해 생성된다. 이 제어신호 VFRA, VFRB는, 일정한 주기로 레벨이 바뀌는 것이다. 게이트선 구동회로에서는, 표시 화상의 프레임 간의 블랭킹 기간에 레벨이 바뀌도록(교대하도록) 제어되는 것이 바람직하고, 예를 들면 표시 화상의 1프레임 마다 레벨이 바뀌도록 제어된다.
또 제1제어 단자 TA와 노드 N2A 사이에는 트랜지스터 Q8A가 접속하고, 제2제어 단자 TB와 노드 N2B 사이에는 트랜지스터 Q8B가 접속한다. 트랜지스터 Q8A의 게이트는 노드 N2B에 접속하고, 트랜지스터 Q8B의 게이트는 노드 2A에 접속한다. 즉, 트랜지스터 Q8A 및 트랜지스터 Q8B는, 그 한쪽의 주 전극(여기에서는 드레인)이 서로 교차하도록 제어 전극(게이트)에 접속되어, 소위 플립플롭회로를 구성하고 있다.
또한 이 단위 시프트 레지스터 SR은, 트랜지스터 Q5, Q6으로 이루어지는 인버터의 출력단과 노드 N2A 사이에 접속하는 트랜지스터 Q9A와, 이 인버터의 출력단과 노드 N2B 사이에 접속하는 트랜지스터 Q9B를 구비하고 있다. 트랜지스터 Q9A의 게이트는 제1제어 단자 TA에 접속하고, 트랜지스터 Q9B의 게이트는 제2제어 단자 TB에 접속한다.
제어신호 VFRA가 H레벨, 제어신호 VFRB이 L레벨의 기간은, 트랜지스터 Q9A가 온, 트랜지스터 Q9B가 오프가 되므로, 트랜지스터 Q5, Q6으로 이루어지는 인버터의 출력단은 노드 N2A에 접속된다. 또 이 때 트랜지스터 Q8B가 온 하고, 노드 N2A는 L레벨이 된다. 즉 그 기간에는, 트랜지스터 Q2A가 구동되고, 트랜지스터 Q2B는 비활성 상태가 된다.
반대로, 제어신호 VFRA가 L레벨, 제어신호 VFRB가 H레벨의 기간은, 트랜지스터 Q9A가 오프, 트랜지스터 Q9B가 온이 되므로, 트랜지스터 Q5, Q6으로 이루어지는 인버터의 출력단은 노드 N2B에 접속된다. 또 이 때 트랜지스터 Q8A가 온 하고, 노드 N2B는 L레벨이 된다. 즉 그 기간에는, 트랜지스터 Q2B가 구동되고, 트랜지스터 Q2A는 비활성 상태가 된다.
이와 같이, 트랜지스터 Q9A, Q9B는, 제어신호 VFRA, VFRB에 의거하여 트랜지스터 Q5, Q6으로 이루어지는 인버터의 출력단을, 노드 N2A 및 노드 N2B에 교대로 접속시키는 변환회로로서 기능한다.
본 실시예에 있어서는, 제어신호 VFRA, VFRB가 반전할 때마다, 트랜지스터 Q2A, Q5A의 페어와 트랜지스터 Q2B, Q5B의 페어가 교대로 비활성 상태가 되는 것으로, 그것들의 게이트가 계속적으로 바이어스되는 것을 방지할 수 있다. 따라서, a-Si트랜지스터의 임계값의 양방향 시프트에 의한 오동작을 방지할 수 있고, 동작의 신뢰성이 향상된다.
본 실시예에 있어서도, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 임계값 전압의 음의 방향 시프트가 억제되는 효과를 얻을 수 있다. 그것에 의해, 단위 시프트 레지스터 SR의 오동작의 발생, 소비 전력의 증대 및 전원전압의 저하를 방지할 수 있다.
<실시예 5>
상기의 각 실시예에 있어서, 듀얼 게이트 트랜지스터 Q3D는, 단위 시프트 레지스터 SR의 노드 N1의 충전시, 소스폴로어 모드에서 동작한다. 즉, 노드 N1의 충 전이 진행됨에 따라, 트랜지스터 Q3b의 게이트(입력 단자 IN1)·소스(노드 N1)간 전압이 작아져 구동능력(전류를 흐르게 하는 능력)이 저하하므로, 노드 N1을 충분히 높은 레벨까지 충전하기 위해 어느 정도의 시간을 필요로 한다. 이것은 시프트 레지스터 동작의 고속화에 있어 방해가 된다.
도 14는, 실시예 5에 따른 단위 시프트 레지스터 SR의 회로도로서, 그 문제의 대책이 실시된 것이다. 이 단위 시프트 레지스터 SR은, 종속 접속할 경우에는 도 15에 나타내는 바와 같이 서로 위상이 다른 3상 클록 CLKA, CLKB, CLKC를 사용하여 구동된다.
또한 각 단위 시프트 레지스터 SR은, 입력 단자로서 제1입력 단자 IN1 및 제2입력 단자 IN2의 2개를 가지고 있으며, 제1입력 단자 IN1에는 앞앞단(2단 앞)의 출력 단자 OUT에 접속되고, 제2입력 단자 IN2에는 앞단(1단 앞)의 출력 단자 OUT에 접속된다. 또한 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1, 제2입력 단자 IN2에는, 각각 스타트 펄스 ST1, ST2가 입력된다. 스타트 펄스 ST1, ST2는 활성화하는(H레벨이 되는) 타이밍이 다르고, 스타트 펄스 ST2는 스타트 펄스 ST1 뒤에 활성화한다.
본 실시예의 단위 시프트 레지스터 SR은, 노드 N1을 충전하는 수단으로서, 듀얼 게이트 트랜지스터 Q3D와, 그 게이트 노드(「노드 N4」라고 정의한다)를 충전하는 트랜지스터 Q1O과, 노드 N4를 승압하는 용량소자 C2와, 노드 N4를 방전하는 트랜지스터 Q4를 포함하고 있다. 도 14에 나타내는 바와 같이 트랜지스터 Q1O은, 노드 N4와 제2전원단자 S2 사이에 접속하고, 게이트가 제1입력 단자 IN1에 접속한 다. 용량소자 C2는 노드 N4와 제2입력 단자 IN2 사이에 접속한다. 트랜지스터 Q4는, 노드 N4와 제1전원단자 S1 사이에 접속하고, 게이트가 리셋트 단자 RST에 접속되어 있다.
이 단위 시프트 레지스터 SR은, 노드 N4를 입력단으로 하는 인버터(트랜지스터 Q5, Q6)를 구비하고, 출력 단자 OUT 및 노드 N1을 각각 방전하는 트랜지스터 Q2, Q7의 게이트(노드 N2)는 모두, 이 인버터의 출력단에 접속된다. 또 노드 N4와 제1전원단자 S1 사이에는, 트랜지스터 Q4와 병렬로 트랜지스터 Q11이 접속되고, 그 게이트는 노드 N2에 접속되어 있다.
도 14의 단위 시프트 레지스터 SR의 기본적인 동작 이론은, 실시예 1에서 설명한 것과 거의 동일하지만, 노드 N1을 충전하는 듀얼 게이트 트랜지스터 Q3D의 게이트가, 앞단 및 앞앞단 각각의 출력 신호와 같은 2개의 신호를 사용하여 충전·승압되는 점에 특징이 있다.
즉 단위 시프트 레지스터 SRk에 있어서, 듀얼 게이트 트랜지스터 Q3D의 게이트(노드 N4)는, 우선 앞앞단의 출력 신호 Gk -2가 H레벨이 될 때, 트랜지스터 Q1O에 의해 VDD-Vth(Q10)의 레벨까지 프리챠지된다. 이어서 앞단의 출력 신호 Gk -1이 H레벨이 될 때에는, 노드 N4는 용량소자 C2에 의해 2×VDD-Vth(10)정도까지 승압된다. 즉 듀얼 게이트 트랜지스터 Q3D의 게이트 전위는, 도 1의 회로의 경우보다도 VDD정도 높아지고, 이 듀얼 게이트 트랜지스터 Q3D는, 소스폴로어 모드가 아닌 비포화 영역에서의 동작에 의해 노드 N1을 충전할 수 있다. 따라서, 노드 N1은 고속으로 충전되어 H레벨(VDD)이 되므로, 상기의 문제가 해결된다.
또한 본 실시예에서는, 선택 기간에 있어서 듀얼 게이트 트랜지스터 Q3D의 게이트(노드 N4)는 플로팅 상태가 되므로, 다음단의 출력 신호 Gk +1에 의해 제어되는 트랜지스터 Q4는, 이 노드 N4의 방전에 이용되고 있다(이 점에서, 도 7의 트랜지스터 Q4와는 다르다). 트랜지스터 Q4가 노드 N4를 L레벨로 하면, 트랜지스터 Q5, Q6으로 이루어지는 인버터에 의해 노드 N2가 H레벨이 되고, 따라서 트랜지스터 Q7이 온 하여 노드 N1을 방전한다. 즉 본 실시예에서는, 리셋트 단자 RST에 입력되는 신호에 따라 노드 N1을 방전하는 역할(즉, 도 7에 있어서의 트랜지스터 Q4의 역할)은, 트랜지스터 Q7이 담당하고 있다.
또한 트랜지스터 Q11은, 노드 N2가 H레벨이 되는 동안(비선택 기간), 노드 N4를 저임피던스의 L레벨로 유지하도록 동작하고, 그것에 의해 이 단위 시프트 레지스터 SR의 오동작이 방지되고 있다.
본 실시예에 있어서도, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 임계값 전압의 음의 방향 시프트가 억제되는 효과를 얻을 수 있다. 그것에 의해, 단위 시프트 레지스터 SR의 오동작의 발생, 소비 전력의 증대 및 전원전압의 저하를 방지할 수 있다.
또 도 14의 단위 시프트 레지스터 SR에서는, 트랜지스터 Q1O이 노드 N4를 충전한 후에, 앞앞단의 출력 신호 Gk -2가 L레벨이 되었을 때, 트랜지스터 Q1O의 게이트가 소스 및 드레인보다도 낮은 전위가 된다. 그 때문에 트랜지스터 Q10에 있어서 도 도 1의 트랜지스터 Q3과 동일한 임계값 전압의 음의 방향 시프트의 문제가 생길 가능성이 있다.
그래서 그 문제를 회피하기 위해, 도 14의 트랜지스터 Q1O에 대해서도 본 발명의 듀얼 게이트 트랜지스터를 적용해도 된다. 즉 이 트랜지스터 Q10을, 도 16에 나타내는 바와 같이 트랜지스터 Q1Oa, Q1Ob로 이루어지는 듀얼 게이트 트랜지스터 Q1OD로 치환해도 된다. 이 듀얼 게이트 트랜지스터 Q1OD도, 상기의 듀얼 게이트 트랜지스터 Q3D와 마찬가지로, 그 게이트 전극이 H레벨에서 L레벨로 변화되었을 때, 그것에 따라 트랜지스터 Q1Oa, Q1Ob 사이의 접속 노드(「노드 N1O」이라고 정의)가 L레벨로 낮아지도록, 이 게이트와 노드 N6 사이의 기생 용량을 크게 한 것이다.
이 구성에 의하면, 듀얼 게이트 트랜지스터 Q10D 즉 트랜지스터 Q1Oa, Q10b에 있어서, 임계값 전압의 음의 방향 시프트를 억제하는 효과를 얻을 수 있고, 본 실시예에 따른 단위 시프트 레지스터 SR의 오동작의 발생, 소비 전력의 증대 및 전원전압의 저하를 방지할 수 있다.
<실시예 6>
실시예 4에 있어서는, 비선택 기간에 출력 단자 OUT 및 노드 N1을 각각 저임피던스의 L레벨로 하기 위한 트랜지스터 Q2, Q7에 있어서의 임계값 전압의 양방향 시프트의 문제를 해결하는 방법의 하나를 설명했다. 본 실시예에 있어서도, 그 문제를 해결하는 방법을 나타낸다.
도 17은, 실시예 6에 따른 단위 시프트 레지스터 SR의 회로도다. 이 단위 시프트 레지스터 SR은, 클록 단자를 2개를 가지고 있다. 즉, 트랜지스터 Q1의 드레인 이 접속하는 제1클록 단자 CK1에 더하여, 그것에 입력되는 것과는 다른 위상의 클록 신호가 입력되는 제2클록 단자 CK2를 구비하고 있다.
또 노드 N1과 출력 단자 OUT 사이에, 게이트가 제1클록 단자 CK1에 접속한 트랜지스터 Q12가 설치되는 동시에, 트랜지스터 Q5, Q6으로 이루어지는 인버터의 출력단(「노드 N5」라고 정의한다)과 제1전원단자 S1 사이에, 게이트가 제1클록 단자 CK1에 접속한 트랜지스터 Q13이 설치된다. 또한 본 실시예에서는, 출력 단자 OUT와 제1전원단자 S1 사이에 접속한 트랜지스터 Q2의 게이트는, 제2클록 단자 CK2에 접속된다.
트랜지스터 Q5, Q6으로 이루어지는 인버터는, 실시예 2, 3과 마찬가지로 노드 N1을 입력단으로 하고 있지만, 트랜지스터 Q5의 게이트 및 드레인이 제2클록 단자 CK2에 접속되는 점에서 다르다. 즉 제2클록 단자 CK2에 입력되는 클록 신호는, 이 인버터의 전원이 된다.
도 17의 단위 시프트 레지스터 SR의 기본적인 동작 이론은, 실시예 1에서 설명한 것과 거의 동일하지만, 트랜지스터 Q5, Q6으로 이루어지는 인버터가, 제2클록 단자 CK2에 입력되는 클록 신호에 의해 전력이 공급되는 것으로 활성화되고, 또한 그 출력은 트랜지스터 Q13에 의해 강제적으로 L레벨 되는 점이 특징적이다.
여기에서도 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다. 간단히 하기 위해, 이 단위 시프트 레지스터 SRk에 있어서는, 제1클록 단자 CK1에 클록 신호 CLKA가 입력되고, 제2클록 단자 CK2에 클록 신호 CLKB가 입력되는 것으로 한다.
우선, 단위 시프트 레지스터 SRk의 비선택 기간의 동작에 대해 설명한다. 비선택 기간에서는, 노드 N1은 L레벨이므로, 트랜지스터 Q5, Q6으로 이루어지는 인버터가 클록 신호 CLKB에 의해 활성화되면 노드 N5가 H레벨이 된다. 또 이 인버터가 비활성이 될 때는, 트랜지스터 Q13이 클록 신호 CLKA에 의해 온이 되므로, 노드 N5는 L레벨이 된다. 즉, 비선택 기간에 있어서는, 노드 N5는 거의 클록 신호 CLKB와 같이 레벨이 변화하게 된다. 따라서 트랜지스터 Q7은, 클록 신호 CLKB가 H레벨이 되는 타이밍에서 노드 N1을 저임피던스의 L레벨로 한다.
트랜지스터 Q7은, 클록 신호 CLKB가 L레벨일 때에는 오프가 되지만, 그 동안은 클록 신호 CLKA가 트랜지스터 Q12를 온으로 하므로, 노드 N1의 전하는 트랜지스터 Q12에 의해 출력 단자 OUT에 방출된다. 통상, 출력 단자 OUT에는 용량성의 부하(게이트선 구동회로의 경우에는, 표시 패널의 게이트선)가 접속되므로, 이 때 출력 단자 OUT에 방출될 정도의 전하로는, 출력 단자 OUT가 H레벨이 되지 않는다.
이와 같이 단위 시프트 레지스터 SRk의 비선택 기간에 있어서는, 트랜지스터 Q7과 트랜지스터 Q12가 교대로 노드 N1을 방전하도록 동작함으로써 노드 N1의 레벨 상승이 방지되고 있다. 트랜지스터 Q7, Q12의 게이트 전극은 계속적으로 양 바이어스되지 않으므로, 그것들의 임계값 전압의 양방향 시프트는 억제된다.
또한 트랜지스터 Q2는, 클록 신호 CLKB가 H레벨이 될 때 온 하고, 출력 단자 OUT를 저임피던스의 L레벨로 한다. 즉 트랜지스터 Q2의 게이트도 계속적으로 양 바 이어스 되지 않으므로, 그 임계값 전압의 양방향 시프트도 억제된다.
또한 앞단의 출력 신호 Gk -1이 H레벨이 되고, 단위 시프트 레지스터 SRk의 선택기간이 되면, 노드 N1이 H레벨이 된다. 그 동안은, 트랜지스터 Q5, Q6으로 이루어지는 인버터가 클록 신호 CLKB에 의해 활성화되어도 노드 N5는 L레벨이므로, 트랜지스터 Q7은 오프가 되어 노드 N1의 H레벨은 유지된다. 그리고 클록 신호 CLKA가 H레벨이 되면, 트랜지스터 Q12의 게이트가 H레벨이 되지만, 그것과 동시에 출력 단자 OUT(출력 신호 Gk)도 H레벨이 되므로, 트랜지스터 Q12는 온 하지 않고, 노드 N1은 플로팅 상태에서 H레벨로 유지된다(클록 신호 CLKA에 의해 승압된다). 따라서, 단위 시프트 레지스터 SRk는, 정상적으로 출력 신호 Gk를 출력할 수 있다.
이상과 같이, 본 실시예의 단위 시프트 레지스터 SR에 있어서도, 실시예 1과 마찬가지로 노드 N1의 레벨이 변화된다. 즉 이 단위 시프트 레지스터 SR은, 비선택 기간은 리셋트 상태로 유지되고, 선택 기간에 셋트 상태가 되도록 동작한다. 따라서, 실시예 1와 동일한 신호의 시프트 동작을 행할 수 있다.
또한 상기의 설명에 있어서는, 트랜지스터 Q2의 소스는 제1전원단자 S1에 접속하는 것으로 했지만, 제1클록 단자 CK1에 접속시켜도 좋다. 그 경우에는, 트랜지스터 Q2의 게이트에 입력되는 클록 신호 CLKB가 L레벨이 되어서 이 트랜지스터 Q2가 오프 될 때, 소스에 입력되는 클록 신호 CLKA가 H레벨이 되므로, 트랜지스터 Q2의 게이트가 소스에 대하여 음으로 바이어스 되는 것과 등가의 상태가 된다. 그것에 의해, 양방향으로 시프트한 임계값 전압이 음의 방향으로 되돌아와 회복하므로, 트랜지스터 Q2의 구동능력의 저하가 경감되고, 회로의 동작 수명이 연장된다는 효과를 얻을 수 있다.
본 실시예에 있어서도, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 임계값 전압의 음의 방향 시프트가 억제되는 효과를 얻을 수 있다. 그것에 의해, 단위 시프트 레지스터 SR의 오동작의 발생, 소비 전력의 증대 및 전원전압의 저하를 방지할 수 있다.
<실시예 7>
실시예 7에 있어서도, 비선택 기간에 출력 단자 OUT 및 노드 N1을 각각 저임피던스의 L레벨로 하기 위한 트랜지스터 Q2, Q7에 있어서의 임계값 전압의 양방향 시프트의 문제를 해결하는 방법을 나타낸다.
도 18은, 실시예 7에 따른 단위 시프트 레지스터 SR의 회로도다. 이 단위 시프트 레지스터 SR도, 트랜지스터 Q1의 드레인이 접속하는 제1클록 단자 CK1에 더하여, 그것에 입력되는 것과 다른 위상의 클록 신호가 입력되는 제2클록 단자 CK2를 구비하고 있다.
도 18의 회로는, 도 12에 유사한 구성을 가지고 있지만, 트랜지스터 Q1의 게이트 노드(노드 N1)를 입력단으로 하고, 트랜지스터 Q2의 게이트 노드(노드 N2)를 출력단으로 하는 인버터가, 용량성 부하형의 인버터인 점에서 다르다. 즉 이 인버터는, 부하용량 C3을 부하 소자로 하고 있다. 또 이 인버터는, 제1클록 단자 CK1에 입력되는 클록 신호가 전원이 되는 점에서, 통상의 인버터와는 다르다. 즉 부하용량 C3은, 이 인버터의 출력단인 노드 N2와 제1클록 단자 CK1 사이에 접속된다. 부 하용량 C3은, 이 인버터의 부하 소자인 동시에, 제1클록 단자 CK1과 노드 N2의 결합 용량으로서도 기능한다.
또한 도 18의 회로에서는, 게이트가 상기 인버터의 출력단에 접속한 트랜지스터 Q2와 병렬로, 트랜지스터 Q14가 접속되어 있다. 이 트랜지스터 Q14의 게이트는, 제2클록 단자 CK2에 접속하고 있다.
도 18의 단위 시프트 레지스터 SR의 기본적인 동작 이론은, 실시예 1에서 설명한 것과 거의 동일하지만, 부하용량 C3과 트랜지스터 Q6으로 이루어지는 인버터가, 제1클록 단자 CK1에 입력되는 클록 신호에 의해 전력이 공급되는 것으로 활성화되는 점이 특징적이다.
여기에서도 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다. 간단히 하기 위해, 이 단위 시프트 레지스터 SRk에 있어서는, 제1클록 단자 CK1에 클록 신호 CLKA가 입력되고, 제2클록 단자 CK2에 클록 신호 CLKB가 입력되는 것으로 한다.
우선, 단위 시프트 레지스터 SRk의 비선택 기간의 동작에 대하여 설명한다. 비선택 기간에서는, 노드 N1은 L레벨이므로, 부하용량 C3과 트랜지스터 Q6으로 이루어지는 인버터가 클록 신호 CLKA에 의해 활성화되면 노드 N2가 H레벨이 된다. 또 이 인버터가 비활성이 될 때는, 부하용량 C3을 통한 결합으로 인해, 클록 신호 CLKA의 하강에 따라 노드 N2는 L레벨이 된다. 즉, 비선택 기간에 있어서는, 노드 N2는 거의 클록 신호 CLKA와 같이 레벨이 변화되게 된다. 따라서 트랜지스터 Q7은 클록 신호 CLKA가 H레벨이 되는 타이밍에서 노드 N1을 저임피던스의 L레벨로 한다.
또 트랜지스터 Q2도 트랜지스터 Q7과 마찬가지로 클록 신호 CLKA에 동기한 타이밍에서 온 하고, 그것에 의해서 출력 단자 OUT를 저임피던스의 L레벨로 한다. 클록 신호 CLKA가 L레벨일 때 트랜지스터 Q2는 오프가 되지만, 이 때 트랜지스터 Q14가 클록 신호 CLKB에 의해 온 되고, 출력 단자 OUT를 저임피던스의 L레벨로 한다.
이와 같이 단위 시프트 레지스터 SRk의 비선택 기간에 있어서는, 트랜지스터 Q7이 클록 신호 CLKA에 동기한 타이밍에서 노드 N1을 방전하도록 동작함으로써 노드 N1의 레벨 상승이 방지되고 있다. 또 트랜지스터 Q2와 트랜지스터 Q14가 교대로 출력 단자 OUT를 방전함으로써, 오신호로서의 출력 신호 Gk가 발생하는 것을 방지하고 있다. 이들 트랜지스터 Q2, Q7, Q14의 게이트 전극은 계속적으로 양 바이어스 되지 않기 때문에, 그것들의 임계값 전압의 양방향 시프트는 억제된다.
또한 앞단의 출력 신호 Gk -1이 H레벨이 되고, 단위 시프트 레지스터 SRk의 선택 기간이 되면, 이 단위 시프트 레지스터 SRk의 듀얼 게이트 트랜지스터 Q3D가 온 하므로 노드 N1이 H레벨이 된다. 그 때 부하용량 C3과 트랜지스터 Q6으로 이루어지는 인버터는 비활성이며, 노드 N2는 L레벨이 된다. 그리고 클록 신호 CLKA가 H레벨이 되면 이 인버터가 활성화되지만, 트랜지스터 Q6이 온 하고 있으므로 노드 N2는 L레벨을 유지한다. 따라서 선택 기간에서는 트랜지스터 Q7의 오프가 유지되고, 노드 N1은 플로팅 상태에서 H레벨로 유지된다(클록 신호 CLKA에 의해 승압된다). 따 라서, 단위 시프트 레지스터 SRk는, 정상적으로 출력 신호 Gk를 출력할 수 있다.
이상과 같이, 본 실시예의 단위 시프트 레지스터 SR에 있어서도, 실시예 1과 마찬가지로 노드 N1의 레벨이 변화된다. 즉 이 단위 시프트 레지스터 SR은, 비선택 기간은 리셋트 상태로 유지되고, 선택 기간에 셋트 상태가 되도록 동작한다. 따라서, 실시예 1과 동일한 신호의 시프트 동작을 행할 수 있다.
본 실시예에 있어서도, 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b의 임계값 전압의 음의 방향 시프트가 억제되는 효과를 얻을 수 있다. 그것에 의해, 단위 시프트 레지스터 SR의 오동작의 발생, 소비 전력의 증대 및 전원전압의 저하를 방지할 수 있다.
<실시예 8>
실시예 8에 있어서는, 본 발명에 따른 듀얼 게이트 트랜지스터 Q3D를, 신호의 시프트 방향을 전환할 수 있는 시프트 레지스터(양쪽 방향 시프트 레지스터)에 적용한 예를 도시한다.
도 19는, 실시예 8에 따른 단위 시프트 레지스터 SR의 회로도다. 이 단위 시프트 레지스터 SR은, 양쪽 방향 시프트 레지스터다. 이 단위 시프트 레지스터 SR의 회로 구성 자체는 거의 도 11과 동일하지만, 트랜지스터 Q4를 본 발명에 따른 듀얼 게이트 트랜지스터 Q4D(트랜지스터 Q4a, Q4b)로 치환하고 있다. 상기의 듀얼 게이트 트랜지스터 Q3D와 마찬가지로, 이 듀얼 게이트 트랜지스터 Q4D도, 그 게이트 전극이 H레벨에서 L레벨로 변화되었을 때, 그것에 따라 트랜지스터 Q4a, Q4b 사이의 접속 노드(「노드 N6」이라고 정의)가 L레벨로 낮아지도록, 이 게이트와 노드 N6 사이의 기생 용량을 크게 한 것이다.
일 방향만의 시프트를 행하는 단위 시프트 레지스터는, 기본적으로 입력 단자에 신호가 입력되어 셋트 상태가 되고, 리셋트 단자에 신호가 입력되어 리셋트 상태가 되지만, 양쪽 방향 시프트 레지스터에서는, 신호의 시프트 방향에 따라 입력 단자와 리셋트 단자가 기능적으로 바뀌므로 그 구별은 없다. 설명의 편의상, 듀얼 게이트 트랜지스터 Q3D의 게이트가 접속하는 단자를 「제1입력 단자 IN1」, 듀얼 게이트 트랜지스터 Q4D의 게이트가 접속하는 단자를 「제2입력 단자 IN2」라고 칭한다.
또한 양쪽 방향 시프트 레지스터인 단위 시프트 레지스터 SR에는, 신호의 시프트 방향을 결정하기 위한 제어신호인 제1전압신호 VN 및 제2전압신호 VR이 입력된다. 듀얼 게이트 트랜지스터 Q3D는, 제1전압신호 VN이 입력되는 제1전압신호 단자 TN과 노드 N1 사이에 접속하고, 듀얼 게이트 트랜지스터 Q4D는, 제2전압신호 VR이 입력되는 제2전압신호 단자 TR 사이에 접속한다. 제1전압신호 VN과 제2전압신호 VR은, 서로 상보인 신호다.
예를 들면 제1전압신호 VN이 H레벨(VDD), 제2전압신호 VR이 L레벨(VSS)일 때는, 도 19에 있어서 제1전압신호 단자 TN이 VDD, 제2전압신호 단자 TR가 VSS가 되므로, 듀얼 게이트 트랜지스터 Q3D는 노드 N1의 충전 회로가 되고, 듀얼 게이트 트랜지스터 Q4D는 노드 N1의 방전 회로가 된다. 즉 이 상태에서는, 제1입력 단자 IN1이 도 11의 입력 단자 IN1로서 기능하고, 제2입력 단자 IN2가 도 11의 리셋트 단자 RST로서 기능하게 된다.
역으로, 제1전압신호 VN이 L레벨(VSS), 제2전압신호 VR가 H레벨(VDD)일 때는, 듀얼 게이트 트랜지스터 Q3D가 노드 N1의 방전 회로가 되고, 듀얼 게이트 트랜지스터 Q4D가 노드 N1의 충전 회로가 된다. 즉 이 상태에서는, 제1입력 단자 IN1이 도 11의 리셋트 단자 RST로서 기능하고, 제2입력 단자 IN2가 도 11의 입력 단자 IN1로서 기능하게 된다.
즉, 이 단위 시프트 레지스터 SR을 도 2와 같이 종속 접속시켜 이루어지는 다단의 시프트 레지스터에 의하면, 제1전압신호 VN이 H레벨, 제2전압신호 VR이 L레벨인 경우에는, 출력 신호 G1, G2, G3 ·‥의 순으로 활성화된다(순방향 시프트). 반대로 제1전압신호 VN이 L레벨, 제2전압신호 VR가 H레벨인 경우에는, 출력 신호 Gn, Gn -1， Gn -2 ···의 순으로 활성화된다(역방향 시프트).
따라서 본 실시예에 있어서는, 순방향 시프트의 동작 시에는 듀얼 게이트 트랜지스터 Q3D를 구성하는 트랜지스터 Q3a, Q3b에 있어서, 임계값 전압의 음의 방향 시프트를 억제하는 효과를 얻을 수 있다. 또 역방향 시프트의 동작 시에는 듀얼 게이트 트랜지스터 Q4D를 구성하는 트랜지스터 Q4a, Q4b에 있어서, 임계값 전압의 음의 방향 시프트를 억제하는 효과를 얻을 수 있다. 따라서 본 실시예에 있어서도, 단위 시프트 레지스터 SR의 오동작의 발생, 소비 전력의 증대 및 전원전압의 저하를 방지할 수 있다.
또한 도 19에 있어서는, 실시예 2(도 11)의 단위 시프트 레지스터 SR의 구성 을 베이스로 한 양쪽 방향 시프트 레지스터에 대하여, 본 발명에 따른 듀얼 게이트 트랜지스터 Q3D, Q4D를 적용한 예를 도시했지만, 양쪽 방향 시프트 레지스터로의 본 발명의 적용은 그것에 한정되는 것은 아니다. 이하, 본 실시예의 변형예를 도시한다.
예를 들면 도 20은, 실시예 3(도 12)의 단위 시프트 레지스터 SR을 기초로 한 양쪽 방향 시프트 레지스터에 대하여, 듀얼 게이트 트랜지스터 Q3D, Q4D를 적용한 예다. 즉 도 19의 회로에 대하여, 비선택 기간에 노드 N1을 방전하는 트랜지스터 Q7을 설치하고 있다. 또 예를 들면 도 21 및 도 22는, 각각 실시예 7(도 18) 및 실시예 4(도 13)의 단위 시프트 레지스터 SR을 기초로 한 양쪽 방향 시프트 레지스터에 대하여, 듀얼 게이트 트랜지스터 Q3D, Q4D를 적용한 예다. 이들의 변형예에 있어서도 상기와 동일한 효과를 얻을 수 있다.
<실시예 9>
상기한 바와 같이, 듀얼 게이트 트랜지스터 Q3D에 있어서, 트랜지스터 Q3a, Q3b의 게이트(단위 시프트 레지스터 SR의 입력 단자 IN1)가 H레벨(VDD)에서 L레벨(VSS=0V)로 변화되었을 때에 있어서의, 트랜지스터 Q3a, Q3b 사이의 노드 N3의 레벨의 변화량은, 입력 단자 IN1과 노드 N3 사이의 용량성분을 Cgs, 이 Cgs에 포함되지 않는 노드 N3에 부수되는 기생 용량을 Cstr로 하면, VDD X Cgs/(Cg s+Cstr)로 나타낸다. 즉 입력 단자 IN1과 노드 N3 사이의 용량성분 Cgs가, 기생 용량 Cstr에 비해 큰 정도(즉, 노드 N3에 부수되는 전체 기생 용량에 차지하는 용량성분 Cgs의 비율이 큰 정도), 노드 N3을 보다 낮은 레벨로 까지 낮출 수 있다.
그래서 본 실시예에서는, 듀얼 게이트 트랜지스터 Q3D에 있어서의 입력 단자 IN1과 노드 N3 사이의 용량성분을 크게 하기 위한 방법을 설명한다. 일반적으로, 전계 효과형 트랜지스터는, 기생 용량으로서 게이트와 소스/드레인 사이에 오버랩 용량을 가지고 있다. 따라서 도 23에 나타내는 바와 같이 듀얼 게이트 트랜지스터 Q3D는, 기생 용량으로서, 트랜지스터 Q3a의 게이트·드레인 오버랩 용량 Cgdo(Q3a) 및 게이트·소스 오버랩 용량 Cgso(Q3a)와, 트랜지스터 Q3b의 게이트·드레인 오버랩 용량 Cgdo(Q3b) 및 게이트·소스 오버랩 용량 Cgso(Q3b)을 가지게 된다.
이들 중 입력 단자 IN1과 노드 N3 사이의 용량성분(Cgs)에 기여하는 것은, 트랜지스터 Q3a, Q3b의 게이트·소스 오버랩 용량 Cgso(Q3a), Cgso(Q3b)이며, 본 발명에 있어서는 그것들의 용량값이 충분히 큰 것이 바람직하다.
도 24a, 도 24b는, 본 실시예에 따른 듀얼 게이트 트랜지스터 Q3D의 구성을 도시한 도면이다. 도 24a는, 듀얼 게이트 트랜지스터 Q3D의 단면도이며, 도 24b는 그 상면도다. 또한 도 24a는, 도 24b에 나타내는 A-A선에 따른 단면에 대응하고 있다.
이 듀얼 게이트 트랜지스터 Q3D는, 게이트 전극 위에 소스/드레인 영역이 배치된, 소위 「보텀 게이트형 트랜지스터」다. 즉, 이 듀얼 게이트 트랜지스터 Q3D는, 유리 기판(10)위에 형성된 게이트 전극(11), 게이트 전극(11)위에 형성된 게이트 절연막(12), 게이트 절연막(12)위에 형성된 활성 영역(13)(고유 실리콘), 활성 영역(13)위에 형성된 콘택층(14)(N10형 실리콘)에 의해 구성된다. 콘택층(14)은, 트랜지스터 Q3a, Q3b의 소스/드레인이 되며, 그 위에 트랜지스터 Q3a의 드레인 배 선 15, 트랜지스터 Q3b의 드레인 배선 16, 트랜지스터 Q3a, Q3b의 소스 배선(17)이 각각 형성된다.
예를 들면 도 7의 단위 시프트 레지스터 SR에서는, 게이트 전극(11)은 단위 시프트 레지스터 SR의 입력 단자 IN1에 접속되고, 트랜지스터 Q3a의 드레인 배선 15는 제2전원단자 S2에 접속되고, 트랜지스터 Q3b의 드레인 배선 16이 노드 N1에 접속된다. 그리고 트랜지스터 Q3a, Q3b의 소스 배선(17)이 노드 N3이 된다.
도 24b에 나타내는 바와 같이 본 실시예에 있어서는, 노드 N3이 되는 배선 17의 패턴을, 다른 배선 15, 16보다도 크게 한다(폭을 넓게 한다). 그렇게 함으로써, 게이트 전극(11)과 배선 17이 대향하는 면적이 커지고, 오버랩 용량 Cgso(Q3a), Cgso(Q3b)를 크게 할 수 있다. 즉, 입력 단자 IN1과 노드 N3사이의 용량성분(Cgs≒Cgso(Q3a)+Cgso(Q3b))을 크게 할 수 있다.
그 결과, 듀얼 게이트 트랜지스터 Q3D의 게이트가 H레벨에서 L레벨로 변화되었을 때, 트랜지스터 Q3a, Q3b사이의 노드 N3의 레벨을 충분히 낮은 레벨까지 낮출 수 있게 되고, 임계값 전압의 음의 방향 시프트를 억제하는 본 발명의 효과가 향상된다.
이 때 트랜지스터 Q3a의 드레인 배선 15 및 트랜지스터 Q3b의 드레인 배선 16의 패턴도 크게 해도 되며, 상기의 효과를 얻을 수 있다. 그러나 그렇게 하면 듀얼 게이트 트랜지스터 Q3D의 형성 면적이 현저하게 증대하므로, 도 24b에 나타내는 바와 같이 노드 N3이 되는 소스 배선(17)의 패턴만을 크게 하는 것이 바람직하다. 즉, 도 23에 있어서, Cgdo(Q3a) 및 Cgdo(Q3b)의 값을 유지하면서, Cgso(Q3a) 및 Cgso(Q3b)의 값만을 증가시키는 것이 바람직하다. 결과적으로, Cgso(Q3a)>Cgdo(Q3a) 및 Cgso(Q3b)>Cgdo(Q3b)의 관계가 성립하게 된다.
그러나, 본 실시예와 같이 노드 N3이 되는 배선 17의 폭을 넓게 형성하면, 용량성분 Cgs뿐만아니라, 이 Cgs에 포함되지 않는 노드 N3의 기생 용량 Cstr도 커진다고 생각되지만, 기생 용량 Cstr의 증가는 거의 수반하지 않는다.
기생 용량 Cstr은, 배선 17에 있어서의 접지에 대한 용량이나, 예를 들면 액정표시장치이면 유리 기판(10)의 윗쪽에 설치되는 대향전극(공통 전극)과 배선 17 사이의 기생 용량등, 배선 17의 「프린지 용량」이다. 접지 전극이나 공통 전극은, 배선 17로부터의 거리가 멀기 때문에, 배선 17의 폭이 바뀌어도, 상기 프린지 용량의 값은 거의 변화되지 않는다. 본 실시예에 있어서 배선 17의 폭을 넓게 형성해도 기생 용량 Cstr의 증가를 거의 수반하지 않는 것은 그 때문이다.
그것에 대하여, 게이트·소스 오버랩 용량 Cgso(Q3a), Cgso(Q3b)는, 배선 17과 게이트 전극(11)이 대향하여 이루어지는 평행 평판형의 커패시터라고 간주할 수 있다. 그 때문에 배선 17의 폭을 넓히면, 거의 그것에 비례하여 Cgso(Q3a), Cgso(Q3b)의 값은 커진다.
따라서 본 실시예에 의하면, 기생 용량 Cstr의 값을 유지하면서, 용량성분 Cgs의 값을 크게 할 수 있다. 환언하면, 노드 N3에 부수되는 기생 용량에 차지하는 용량성분 Cgs의 비율을 크게 할 수 있다. 그 결과, 트랜지스터 Q3a, Q3b의 게이트(단위 시프트 레지스터 SR의 입력 단자 IN1)가 H레벨에서 L레벨로 했을 때, 노드 N3이 보다 낮은 레벨까지 내릴 수 있게 되어, 상기의 효과를 얻을 수 있다.
또 상기의 설명에 있어서는, 보텀 게이트형 트랜지스터의 예를 도시했지만, 본 실시예는, 예를 들면 활성 영역(13)위에 게이트 전극(11)이 배치되는 「톱 게이트형 트랜지스터」에 대해서도 적용가능하다. 도 25a, 도 25b는, 듀얼 게이트 트랜지스터 Q3D가 톱 게이트형 트랜지스터인 경우의 예를 도시하고 있다.
톱 게이트형 트랜지스터의 경우, 도 25a와 같이, 게이트 전극(11)은 활성 영역(13)위를 가로지르는 라인 모양의 패턴으로 형성된다. 트랜지스터 Q3a의 드레인 영역 151, 트랜지스터 Q3b의 드레인 영역 161 및 트랜지스터 Q3a, Q3b의 소스 영역 171은, 게이트 전극(11) 아래의 활성 영역(13)안에 형성되므로, 그것들 위에는 상층의 배선과 접속하기 위한 콘택(18)이 형성된다. 도 25b는, 그 배선의 패턴을 나타내고 있다.
이 경우도, 노드 N3이 되는 배선 17의 패턴을, 다른 배선 15, 16보다도 크게 한다. 그것에 의해, 게이트 전극(11)과 배선 17이 대향하는 면적이 커지고, 오버랩 용량 Cgso(Q3a), Cgso(Q3b)을 크게 할 수 있어, 상기와 동일한 효과를 얻을 수 있다.
또한 본 실시예는, 실시예 1∼8에 있어서의 모든 듀얼 게이트 트랜지스터 Q3D에 대해 적용가능하다. 또 이상에서는, 듀얼 게이트 트랜지스터 Q3D에 대해서만 설명했지만, 도 16에 나타낸 실시예 5의 변형예에 있어서의 듀얼 게이트 트랜지스터 Q10D 및 실시예 8에 있어서의 듀얼 게이트 트랜지스터 Q4D에 대해서도 적용 가능한 것은 명확하다.
<실시예 10>
이상의 실시예에 있어서는, 듀얼 게이트 트랜지스터 Q3D의 노드 N3의 레벨을 낮추는 수단은, 그 게이트(입력 단자 IN1)와 노드 N3 사이의 기생 용량(트랜지스터 Q3a, Q3b의 게이트·소스 오버랩 용량)이었다.
상기한 바와 같이, 노드 N3의 레벨을 보다 낮은 레벨로 낮추기 위해서는, 이 게이트와 노드 N3 사이의 용량성분을 크게 하면 된다. 그래서 본 실시예에서는, 도 26a와 같이, 듀얼 게이트 트랜지스터 Q3D의 게이트와 노드 N3 사이에, 용량소자 C4를 접속시킨다. 그것에 의해, 실시예 9와 같은 방법을 사용하지 않아도, 게이트와 노드 N3 사이의 용량성분을 크게 할 수 있고, 노드 N3을 보다 확실하게 L레벨까지 내릴 수 있다. 즉, 듀얼 게이트 트랜지스터 Q3D의 임계값 전압의 음의 방향 시프트를 보다 확실하게 방지할 수 있다.
본 실시예는, 실시예 1∼8에 있어서의 모든 듀얼 게이트 트랜지스터 Q3D에 대해 적용가능하다. 또한 실시예 8에 있어서의 듀얼 게이트 트랜지스터 Q4D에 대해서도 적용가능하다. 그 경우에는, 도 26b와 같이 듀얼 게이트 트랜지스터 Q4D의 게이트와 노드 N6 사이에 용량소자 C5를 접속시키면 된다. 또 도 16에 나타낸 실시예 5의 변형예에 있어서의 듀얼 게이트 트랜지스터 Q10D에 대해서도 적용가능하며, 그 경우에는 도 26c와 같이, 듀얼 게이트 트랜지스터 Q10D의 게이트와 노드 N1O 사이에 용량소자 C6을 접속시키면 된다.
<실시예 11>
이상의 실시예에서는 듀얼 게이트 트랜지스터 Q3D의 노드 N3의 레벨을 내리는 수단은, 그 게이트(입력 단자 IN1)와 노드 N3 사이의 용량성분이었지만 다이오 드를 사용하는 것도 가능하다.
도 27a는, 본 실시예에 따른 듀얼 게이트 트랜지스터 Q3D를 도시한 도면이다. 동 도면과 같이, 듀얼 게이트 트랜지스터 Q3D의 게이트와 노드 N3 사이에, 게이트측이 캐소드, 노드 N3이 애노드가 되도록 다이오드 D1을 접속시킨다. 이 경우도, 듀얼 게이트 트랜지스터 Q3D의 게이트가 H레벨에서 L레벨로 변화되면 그에 따라 노드 N3은 L레벨로 내릴 수 있다. 따라서, 도 27a의 듀얼 게이트 트랜지스터 Q3D에 의해서도, 임계값 전압의 음의 방향 시프트는 억제되는 실시예 1과 동일한 효과를 얻을 수 있다.
또 상기한 각 실시예에 있어서는, 노드 N3의 레벨을 내릴 때, 이 노드 N3은 플로팅 상태에서 L레벨이 된다. 그 때문에 트랜지스터 Q3a, Q3b에 리크 전류가 생기면, 노드 N3의 레벨이 상승하여, 본 발명의 효과가 저감하는 문제가 생긴다.
그것에 대해 도 27a의 듀얼 게이트 트랜지스터 Q3D에 있어서는, 리크 전류에 의해 노드 N3의 레벨이 상승하려고 해도, 그 전하는 다이오드 D1을 통해 방전된다. 즉 리크 전류가 생긴 경우에도 노드 N3의 레벨은, 다이오드 D1의 임계값 전압보다도 커지지 않기 때문에, 상기의 문제를 해결할 수 있는 효과도 얻을 수 있다.
본 실시예는, 실시예 1∼8에 있어서의 모든 단위 시프트 레지스터 SR의 듀얼 게이트 트랜지스터 Q3D에 대해 적용가능하다. 또한 실시예 8에 있어서의 단위 시프트 레지스터 SR의 듀얼 게이트 트랜지스터 Q4D에 대해서도 적용가능하다. 그 경우에는, 도 27b와 같이 듀얼 게이트 트랜지스터 Q4D의 게이트와 노드 N6 사이에, 게이트측이 캐소드, 노드 N6측이 애노드가 되도록 다이오드 D2를 접속시킨다. 또 도 16에 나타낸 실시예 5의 변형예에 있어서의 듀얼 게이트 트랜지스터 Q10D에 대해서도 적용가능하며, 그 경우에는 도 27c와 같이, 듀얼 게이트 트랜지스터 Q10D의 게이트와 노드 N1O 사이에, 게이트측이 캐소드, 노드 N1O측이 애노드가 되도록 다이오드 D3을 접속시키면 된다.
<실시예 12>
본 실시예에서는, 듀얼 게이트 트랜지스터 Q3D의 노드 N3의 레벨을 내리는 수단으로서, 트랜지스터를 사용한다.
도 28a는, 본 실시예에 따른 듀얼 게이트 트랜지스터 Q3D를 도시한 도면이다. 동 도면과 같이, 듀얼 게이트 트랜지스터 Q3D의 게이트와 노드 N3 사이에, 이 게이트에 입력되는 신호(앞단의 출력 신호 Gk -1)가 H레벨에서 L레벨로 변화될 때 온 하는 트랜지스터 Q3c을 접속시킨다. 예를 들면 도 29는, 도 28a의 듀얼 게이트 트랜지스터 Q3D를, 도 12의 단위 시프트 레지스터 SRk에 적용한 예다.
단위 시프트 레지스터 SR을 종속 접속했을 경우, 제k단째의 단위 시프트 레지스터 SRk의 입력 단자 IN1에는 그 앞단의 출력 신호 Gk -1이 입력되므로, 듀얼 게이트 트랜지스터 Q3D의 게이트에 입력되는 신호(전단의 출력 신호 Gk -1)가 H레벨에서 L레벨로 변화될 때, 트랜지스터 Q3c를 온 시키기 위해서는, 트랜지스터 Q3c의 게이트를 클록 단자 CK1에 접속시키면 된다.
예를 들면 단위 시프트 레지스터 SRk로서, 클록 단자 CK1에 클록 신호 CLKA 가 입력되는 것으로 가정하면, 그 앞단의 출력 신호 Gk -1은 클록 신호 CLKB의 상승 타이밍에서 H레벨이 된다. 앞단의 출력 신호 Gk -1이 H레벨이 되면 트랜지스터 Q3a, Q3b가 온이 되고, 노드 N1, N3이 H레벨이 된다. 이 때 클록 단자 CK1에 입력되는 클록 신호 CLKA는 L레벨이므로, 트랜지스터 Q3c는 오프가 된다.
그 후에 앞단의 출력 신호 Gk -1이 L레벨로 변화되면, 트랜지스터 Q3a, Q3b는 오프가 된다. 이 때 클록 신호 CLKA가 H레벨이 되므로, 트랜지스터 Q3c가 온이 된다. 그 결과, 노드 N3은 트랜지스터 Q3c에 의해 방전되어, L레벨로 내릴 수 있다. 즉 트랜지스터 Q3a, Q3b에 있어서 게이트가 소스 및 드레인의 양쪽에 대하여 저전위가 되는 것이 방지된다. 따라서, 듀얼 게이트 트랜지스터 Q3D에 있어서의, 임계값 전압의 음의 방향 시프트가 억제되는 실시예 1과 동일한 효과를 얻을 수 있다.
본 실시예는, 실시예 1∼8에 있어서의 모든 단위 시프트 레지스터 SR의 듀얼 게이트 트랜지스터 Q3D에 대해 적용가능하다. 또한 실시예 8에 있어서의 단위 시프트 레지스터 SR의 듀얼 게이트 트랜지스터 Q4D에 대해서도 적용가능하다. 그 경우에는, 도 28b와 같이 듀얼 게이트 트랜지스터 Q4D의 게이트와 노드 N6 사이에, 게이트가 클록 단자 CK1에 접속한 트랜지스터 Q4c를 접속시킨다.
또 도 16에 나타낸 실시예 5의 변형예에 있어서의 듀얼 게이트 트랜지스터 Q10D에 대해서도 적용가능하다. 이 경우에는 도 28c와 같이, 듀얼 게이트 트랜지스터 Q10D의 게이트와 노드 N1O 사이에 트랜지스터 Q1Oc를 접속시킨다. 단, 듀얼 게이트 트랜지스터 Q10D의 게이트에는, 앞앞단의 출력 신호 Gk -2가 입력되고, 그것이 H레벨에서 L레벨로 변화될 때 트랜지스터 Q1Oc를 온 시킬 필요가 있다. 그 때문에 도 28c에 나타내는 바와 같이 트랜지스터 Q1Oc의 게이트는, 클록 단자 CK1에 입력되는 것과는 위상이 다른 클록 신호가 입력되는 클록 단자 CK2에 접속시킨다.
도 1은 종래의 단위 시프트 레지스터의 구성을 나타내는 회로도다.
도 2는 다단의 시프트 레지스터의 구성을 도시한 도면이다.
도 3은 종래의 단위 시프트 레지스터의 동작을 나타내는 타이밍 도다.
도 4는 다단의 시프트 레지스터의 동작을 도시한 도면이다.
도 5는 종래의 단위 시프트 레지스터의 문제를 설명하기 위한 도면이다.
도 6은 a-Si트랜지스터의 전위상태와 임계값 전압의 시프트의 관계를 나타낸 실험 결과를 도시한 도면이다.
도 7은 실시예 1에 따른 단위 시프트 레지스터의 회로도다.
도 8은 실시예 1에 따른 단위 시프트 레지스터의 동작을 나타내는 타이밍 도다.
도 9는 실시예 1의 효과를 설명하기 위한 도면이다.
도 10은 실시예 1의 효과를 설명하기 위한 도면이다.
도 11은 실시예 2에 따른 단위 시프트 레지스터의 회로도다.
도 12는 실시예 3에 따른 단위 시프트 레지스터의 회로도다.
도 13은 실시예 4에 따른 단위 시프트 레지스터의 회로도다.
도 14는 실시예 5에 따른 단위 시프트 레지스터의 회로도다.
도 15는 실시예 5에 따른 단위 시프트 레지스터로 이루어지는 다단의 시프트 레지스터의 구성을 도시한 도면이다.
도 16은 실시예 5의 변형예인 단위 시프트 레지스터의 회로도다.
도 17은 실시예 6에 따른 단위 시프트 레지스터의 회로도다.
도 18은 실시예 7에 따른 단위 시프트 레지스터의 회로도다.
도 19는 실시예 8에 따른 단위 시프트 레지스터의 회로도다.
도 20은 실시예 8의 변형예인 단위 시프트 레지스터의 회로도다.
도 21은 실시예 8의 변형예인 단위 시프트 레지스터의 회로도다.
도 22는 실시예 8의 변형예인 단위 시프트 레지스터의 회로도다.
도 23은 듀얼 게이트 트랜지스터에 있어서의 오버랩 용량의 분포를 도시한 도면이다.
도 24는 실시예 9에 따른 듀얼 게이트 트랜지스터의 구성을 도시한 도면이다.
도 25는 실시예 9에 따른 듀얼 게이트 트랜지스터의 구성을 도시한 도면이다.
도 26은 실시예 10에 따른 듀얼 게이트 트랜지스터의 구성을 나타내는 도면이다.
도 27은 실시예 11에 따른 듀얼 게이트 트랜지스터의 구성을 나타내는 도면이다.
도 28은 실시예 12에 따른 듀얼 게이트 트랜지스터의 구성을 나타내는 도면이다.
도 29는 실시예 12에 따른 단위 시프트 레지스터의 회로도다.
[부호의 설명]
Q1∼Q14 : 트랜지스터 Q3D, Q4D, Q10D : 듀얼 게이트 트랜지스터
CK1, CK2 : 클록 단자 RST : 리셋트 단자
S1 : 제1전원단자 S2 : 제2전원단자
IN1, IN2 : 입력 단자 OUT : 출력 단자
TA : 제1제어 단자 TB : 제2제어 단자
TN : 제1전압신호 단자 TR : 제2전압신호 단자
C1∼C6 : 용량 소자 D1, D2 : 다이오드

Claims (46)

  1. 소정의 제1노드와 제2노드 사이에 직렬로 접속하여, 제어 전극이 서로 접속한 복수의 제1트랜지스터를 구비하는 반도체장치로서,
    상기 복수의 제1트랜지스터간의 접속 노드의 각각을 제3노드로 하고,
    상기 제1∼제3노드 및 상기 제어 전극의 각각이 상기 복수의 제1트랜지스터의 임계값 전압보다도 높은 H(High)레벨이 된 상태로부터, 상기 제1 및 제2노드가 H레벨 상태에서 상기 제어 전극의 전위가 상기 임계값 전압보다도 낮은 L(Low)레벨로 변화되면, 그것에 따라 상기 제3노드의 레벨도 L레벨로 낮추도록 구성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제3노드의 레벨을 내리는 수단은, 상기 제어 전극과 이 제3노드 사이의 기생 용량인 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제3노드가 되는 전극의 폭은, 상기 제1 및 제2노드가 되는 전극의 폭보다도 넓은 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 제3노드의 레벨을 내리는 수단으로서, 상기 제어 전극과 상기 제3노드 사이에 접속한 용량소자를 더 구비하는 것을 특징으로 하는 반도체장치.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제3노드의 각각에 있어서,
    상기 제어 전극과 상기 제3노드 사이의 용량성분을 C1, 이 C1에 포함되지 않는 상기 제3노드에 부수되는 기생 용량을 C2, 상기 제어 전극에 있어서의 H레벨과 L레벨의 차이를 Vd, 상기 제1트랜지스터의 임계값 전압을 Vth로 하면,
    C1≥C2×(Vd-Vth)/Vth의 관계를 충족시키는 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 제3노드의 레벨을 내리는 수단으로서, 상기 제어 전극과 상기 제3노드 사이에 접속되어, 상기 제어 전극측을 캐소드, 상기 제3노드측을 애노드로 하는 다이오드를 더 구비하는 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 제3노드의 레벨을 내리는 수단으로서, 상기 제1트랜지스터의 상기 제어 전극과 상기 제3노드 사이에 접속된 제2트랜지스터를 더 구비하는 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 복수의 제1트랜지스터는, 비정질 실리콘 박막트랜지스터인 것을 특징으로 하는 반도체장치.
  9. 제 1항에 있어서,
    상기 복수의 제1트랜지스터는, 유기 트랜지스터인 것을 특징으로 하는 반도체장치.
  10. 입력 단자, 출력 단자, 제1클록 단자 및 리셋트 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 입력 단자에 입력되는 입력 신호에 따라 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드를 충전하는 충전 회로와,
    상기 리셋트 단자에 입력되는 리셋트 신호에 따라 상기 제1노드를 방전하는 방전 회로를 구비하고,
    상기 충전 회로는,
    상기 제1노드와 전원단자 사이에 직렬로 접속하여, 제어 전극이 모두 상기 입력 단자에 접속한 복수의 제3트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 10항에 있어서,
    상기 충전 회로는,
    상기 입력 신호가 제3트랜지스터의 임계값 전압보다도 높은 H(High)레벨이 되면 상기 복수의 제3트랜지스터가 온 하는 것으로 상기 제1노드를 충전하고, 그 후 이 입력 신호가 상기 임계값 전압보다도 낮은 L(Low)레벨로 변화되면 상기 복수의 제3트랜지스터간의 각 접속 노드가 L레벨로 내려가도록 구성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 제 10항에 있어서,
    상기 제2트랜지스터의 제어 전극은, 상기 리셋트 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 10항에 있어서,
    상기 제1노드를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 제2노드를 출력단으로 하는 인버터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  14. 제 13항에 있어서,
    상기 제2노드에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 제 10항에 있어서,
    상기 제2트랜지스터를 2개 가지고,
    상기 2개의 제2트랜지스터 각각의 제어 전극이 접속하는 노드를 각각 제2 및 제3노드로 하고,
    상기 2개의 제2트랜지스터는, 소정의 제어신호에 의거하여 교대로 구동되는 것을 특징으로 하는 시프트 레지스터 회로.
  16. 제 15항에 있어서,
    상기 제어신호는,
    서로 상보인 제1 및 제2제어신호에 의해 구성되고,
    이 시프트 레지스터 회로는,
    상기 제1 및 제2제어신호가 각각 입력되는 제1 및 제2제어 단자와,
    상기 제1제어 단자와 상기 제2노드 사이에 접속하는 제4트랜지스터와,
    상기 제2제어 단자와 상기 제3노드 사이에 접속하는 제5트랜지스터를 더 구비하고,
    상기 제4 및 제5트랜지스터는,
    그 한쪽의 주 전극이 교차하도록 서로의 제어 전극에 접속되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  17. 제 15항에 있어서,
    상기 2개의 제2트랜지스터를 교대로 구동하는 수단은,
    상기 제1노드를 입력단으로 하는 인버터와,
    상기 제어신호에 의거하여 상기 인버터의 출력단을 상기 제2 및 제3노드에 교대로 접속시키는 변환회로를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  18. 제 15항에 있어서,
    상기 제2노드에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터와,
    상기 제3노드에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제7트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  19. 제 10항에 있어서,
    상기 제1클록 단자에 접속한 제어 전극을 가지고, 상기 제1노드와 상기 출력 단자 사이에 접속한 제4트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  20. 제 19항에 있어서,
    상기 제1클록 신호와는 위상이 다른 제2클록 신호가 입력되는 제2클록 단자와,
    상기 제1노드를 입력단으로 하고, 상기 제2클록 신호에 의해 활성화되는 인버터와,
    상기 제1클록 단자에 접속한 제어 전극을 가지고, 이 인버터의 출력단을 방전하는 제5트랜지스터와,
    상기 인버터의 상기 출력단에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  21. 제 20항에 있어서,
    상기 제2트랜지스터의 제어 전극은, 상기 제2클록 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  22. 제 21항에 있어서,
    상기 제2트랜지스터는, 상기 출력 단자와 상기 제1클록 단자 사이에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  23. 제 10항에 있어서,
    상기 제1노드를 입력단으로 하고, 상기 제1클록 신호에 의해 활성화되는 인 버터와,
    상기 인버터의 출력단에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제4트랜지스터를 더 구비하고,
    상기 인버터는,
    이 인버터의 상기 출력단과 상기 제1클록 단자 사이에 접속한 제1용량소자를 부하 소자로서 가지고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  24. 제 23항에 있어서,
    상기 제2트랜지스터의 제어 전극은, 상기 인버터의 상기 출력단에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  25. 제 24항에 있어서,
    상기 제1클록 신호와는 위상이 다른 제2클록 신호가 입력되는 제2클록 단자와,
    상기 제2클록 단자에 접속한 제어 전극을 가지고, 상기 출력 단자를 방전하는 제5트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  26. 제 10항 내지 제 25항 중 어느 한 항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 입력 단자 사이에 접속한 제2용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  27. 제 10항 내지 제 25항 중 어느 한 항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 입력 단자 사이에, 상기 입력 단자측을 캐소드, 상기 접속 노드측을 애노드로서 접속된 다이오드를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  28. 제 10항 내지 제 25항 중 어느 한 항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 입력 단자 사이에, 제어 전극이 상기 제1클록 단자에 접속한 제6트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  29. 제1 및 제2입력 단자, 출력 단자, 제1클록 단자 및 리셋트 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 제1노드를 충전하는 제1충전 회로와,
    상기 리셋트 단자에 입력되는 리셋트 신호에 따라 상기 제1노드를 방전하는 제1방전 회로를 구비하고,
    상기 제1충전 회로는,
    상기 제1노드와 전원단자 사이에 직렬로 접속하여, 제어 전극이 모두 소정의 제2노드에 접속한 복수의 제3트랜지스터와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 따라 상기 제2노드를 충전하는 제2충전 회로와,
    상기 제2입력 신호에 입력되는 제2입력 신호에 따라 상기 제2노드를 승압하는 승압회로와,
    상기 리셋트 신호에 따라 상기 제2노드를 방전하는 제2방전 회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  30. 제 29항에 있어서,
    상기 제1충전 회로는,
    상기 제2노드가 상기 제3트랜지스터의 임계값 전압보다도 높은 H(High)레벨이 되면 상기 복수의 제3트랜지스터가 온 하는 것으로 상기 제1노드를 충전하고, 그 후 이 제2노드가 상기 임계값 전압보다도 낮은 L(Low)레벨로 변화되면 상기 복수의 제3트랜지스터간의 각 접속 노드가 L레벨로 낮아지도록 구성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  31. 제 29항에 있어서,
    상기 제2노드를 입력단으로 하는 인버터를 더 구비하고,
    상기 제1방전 회로는,
    상기 인버터의 출력단에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제4트랜지스터인 것을 특징으로 하는 시프트 레지스터 회로.
  32. 제 31항에 있어서,
    상기 인버터의 출력단에 접속한 제어 전극을 가지고, 상기 제2노드를 방전하는 제5트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  33. 제 31항에 있어서,
    상기 제2트랜지스터의 제어 전극은, 상기 인버터의 상기 출력단에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  34. 제 29항 내지 제 33항 중 어느 한 항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 제2노드 사이에 접속한 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  35. 제 29항 내지 제 33항 중 어느 한 항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 제2노드 사이에, 상기 제2노드측을 캐소드, 상기 접속 노드측을 애노드로서 접속된 다이오드를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  36. 제 29항 내지 제 33항 중 어느 한 항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 제2노드 사이에, 제어 전극이 상기 제1클록 단자에 접속한 제6트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  37. 제 29항에 있어서,
    상기 제2충전 회로는,
    상기 제2노드와 전원단자 사이에 직렬로 접속하여, 제어 전극이 모두 상기 제1입력 단자에 접속한 복수의 제7트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  38. 제 37항에 있어서,
    상기 제2충전 회로는,
    상기 제1입력 단자가 상기 제7트랜지스터의 임계값 전압보다도 높은 H(High)레벨이 되면 상기 복수의 제7트랜지스터가 온 하는 것으로 상기 제2노드를 충전하고, 그 후 이 제1입력 단자가 상기 임계값 전압보다도 낮은 L(Low)레벨로 변화되면 상기 복수의 제7트랜지스터간의 각 접속 노드가 L레벨로 낮아지도록 구성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  39. 제 37항 또는 제 38항에 있어서,
    상기 복수의 제7트랜지스터간의 각 접속 노드와 상기 제1입력 단자 사이에 접속한 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  40. 제 37항 또는 제 38항에 있어서,
    상기 복수의 제7트랜지스터간의 각 접속 노드와 상기 제1입력 단자 사이에, 상기 제1입력 단자측을 캐소드, 상기 접속 노드측을 애노드로서 접속된 다이오드를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  41. 제 37항 또는 제 38항에 있어서,
    상기 복수의 제7트랜지스터간의 각 접속 노드와 상기 제1입력 단자 사이에, 제어 전극이 상기 제1클록 신호와는 위상이 다른 제2클록 신호가 입력되는 제2클록 단자에 접속한 제8트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  42. 제1 및 제2입력 단자, 출력 단자 및 클록 단자와,
    서로 상보인 제1 및 제2전압신호가 각각 입력되는 제1 및 제2전압신호 단자와,
    상기 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제1구동회로와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압신호를 상기 제1노드에 공급하는 제2구동회로와,
    상기 제1노드를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 제2노드를 출력단으로 하는 인버터를 구비하고,
    상기 제1구동회로는,
    상기 제1노드와 상기 제1전압신호 단자 사이에 직렬로 접속하고, 제어 전극이 모두 상기 제1입력 단자에 접속한 복수의 제3트랜지스터를 포함하고,
    상기 제2구동회로는,
    상기 제1노드와 상기 제2전압신호 단자 사이에 직렬로 접속하여, 제어 전극이 모두 상기 제2입력 단자에 접속한 복수의 제4트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  43. 제 42항에 있어서,
    상기 제1구동회로는,
    상기 제1전압신호가 상기 제3 및 제4트랜지스터의 임계값 전압보다도 높은 H(High)레벨이며, 상기 제2전압신호가 이 제3 및 제4트랜지스터의 임계값 전압보다도 낮은 L(Low)레벨인 경우에,
    상기 제1입력 신호가 H레벨이 되면 상기 복수의 제3트랜지스터가 온 하는 것 으로 상기 제1노드를 충전하고, 그 후 이 제1입력 신호가 L레벨로 변화되면 상기 복수의 제3트랜지스터간의 각 접속 노드가 L레벨로 낮아지도록 구성되고,
    상기 제2구동회로는,
    상기 제1전압신호가 L레벨이며, 상기 제2전압신호가 H레벨일 경우에,
    상기 제2입력 신호가 H레벨이 되면 상기 복수의 제4트랜지스터가 온 하는 것으로, 상기 제1노드를 충전하고, 그 후 이 제2입력 신호가 L레벨로 변화되면 상기 복수의 제4트랜지스터간의 각 접속 노드가 L레벨로 낮아지도록 구성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  44. 제 42항 또는 제 43항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 제1입력 단자 사이에 접속한 제1용량소자와,
    상기 복수의 제4트랜지스터간의 각 접속 노드와 상기 제2입력 단자 사이에 접속한 제2용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  45. 제 42항 또는 제 43항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 제1입력 단자 사이에, 상기 제1입력 단자측을 캐소드, 이 복수의 제3트랜지스터간의 접속 노드측을 애노 드로서 접속된 제1다이오드와,
    상기 복수의 제4트랜지스터간의 각 접속 노드와 상기 제2입력 단자 사이에, 상기 제2입력 단자측을 캐소드, 이 복수의 제4트랜지스터간의 접속 노드측을 애노드로서 접속된 제2다이오드를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  46. 제 42항 또는 제 43항에 있어서,
    상기 복수의 제3트랜지스터간의 각 접속 노드와 상기 제1입력 단자 사이에, 제어 전극이 상기 클록 단자에 접속한 제5트랜지스터를 더 구비하고,
    상기 복수의 제4트랜지스터간의 각 접속 노드와 상기 제2입력 단자 사이에, 제어 전극이 상기 클록 단자에 접속한 제6트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940401B1 (ko) * 2008-05-28 2010-02-02 네오뷰코오롱 주식회사 시프트 레지스터 및 이를 이용하는 주사구동장치
KR20180006363A (ko) * 2016-05-13 2018-01-17 보에 테크놀로지 그룹 컴퍼니 리미티드 시프트 레지스터 유닛, 어레이 기판, 디스플레이 패널, 디스플레이 장치, 및 그 구동 방법
KR20190093532A (ko) * 2011-09-30 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4912121B2 (ja) * 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
CN101377956B (zh) * 2007-08-31 2010-12-29 群康科技(深圳)有限公司 移位寄存器及液晶显示器
TWI347611B (en) * 2007-11-26 2011-08-21 Au Optronics Corp Shift register and pre-charge circuit
CN101604551B (zh) * 2008-06-10 2012-05-30 北京京东方光电科技有限公司 移位寄存器及其栅线驱动装置
TWI387801B (zh) * 2008-07-01 2013-03-01 Chunghwa Picture Tubes Ltd 移位暫存裝置及其方法
US8023611B2 (en) 2008-09-17 2011-09-20 Au Optronics Corporation Shift register with embedded bidirectional scanning function
US20100067646A1 (en) * 2008-09-17 2010-03-18 Au Optronics Corporation Shift register with embedded bidirectional scanning function
TWI404029B (zh) * 2008-10-08 2013-08-01 Au Optronics Corp 具低漏電流控制機制之閘極驅動電路
TWI393095B (zh) * 2008-10-14 2013-04-11 Ind Tech Res Inst 掃描線驅動器、平移暫存器和其補償電路
KR101310473B1 (ko) * 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5665299B2 (ja) * 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8232947B2 (en) 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US20110274234A1 (en) * 2008-11-20 2011-11-10 Sharp Kabushiki Kaisha Shift register
US8605028B2 (en) * 2008-11-28 2013-12-10 Sharp Kabushiki Kaisha Scanning signal line drive circuit, shift register and display device
JP5318117B2 (ja) * 2008-12-10 2013-10-16 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法
SI22945A (sl) * 2008-12-16 2010-06-30 IDS@d@o@o Postopek za baterijsko in pasivno napajanje RFID nalepke in preklopno vezje za izvajanje tega postopka
KR101510904B1 (ko) * 2008-12-22 2015-04-20 엘지디스플레이 주식회사 액정표시장치
JP5560560B2 (ja) * 2009-01-15 2014-07-30 カシオ計算機株式会社 電子機器及びシフトレジスタの制御方法
TWI792068B (zh) 2009-01-16 2023-02-11 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
EP2234100B1 (en) * 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI400685B (zh) * 2009-04-08 2013-07-01 Hannstar Display Corp 閘極驅動電路及其驅動方法
TWI400686B (zh) * 2009-04-08 2013-07-01 Au Optronics Corp 液晶顯示器之移位暫存器
JP5210955B2 (ja) * 2009-04-21 2013-06-12 株式会社ジャパンディスプレイイースト ゲート信号線駆動回路及び表示装置
WO2010134486A1 (ja) * 2009-05-20 2010-11-25 シャープ株式会社 シフトレジスタ
WO2010137197A1 (ja) * 2009-05-28 2010-12-02 シャープ株式会社 シフトレジスタ
JP5436049B2 (ja) * 2009-05-29 2014-03-05 三菱電機株式会社 シフトレジスタ回路、シフトレジスタ回路の設計方法及び半導体装置
TWI393978B (zh) * 2009-07-14 2013-04-21 Au Optronics Corp 液晶顯示器及其移位暫存裝置
TWI381640B (zh) * 2009-07-14 2013-01-01 Au Optronics Corp 具雙向傳輸機制之移位暫存器電路
WO2011043215A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Shift register and display device and driving method thereof
JP5528084B2 (ja) * 2009-12-11 2014-06-25 三菱電機株式会社 シフトレジスタ回路
CN101752006B (zh) * 2009-12-25 2012-12-12 友达光电股份有限公司 移位缓存器
JP5356208B2 (ja) * 2009-12-25 2013-12-04 株式会社ジャパンディスプレイ ゲート信号線駆動回路及び表示装置
JP5435481B2 (ja) * 2010-02-26 2014-03-05 株式会社ジャパンディスプレイ シフトレジスタ、走査線駆動回路、電気光学装置および電子機器
CN105553462B (zh) 2010-03-02 2019-12-13 株式会社半导体能源研究所 脉冲信号输出电路和移位寄存器
KR101097347B1 (ko) 2010-03-11 2011-12-21 삼성모바일디스플레이주식회사 게이트 구동 회로 및 이를 이용한 표시 장치
JP4930616B2 (ja) * 2010-03-26 2012-05-16 エプソンイメージングデバイス株式会社 シフトレジスター、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器
US8803785B2 (en) * 2010-04-12 2014-08-12 Sharp Kabushiki Kaisha Scanning signal line drive circuit and display device having the same
CN102237029B (zh) * 2010-04-23 2013-05-29 北京京东方光电科技有限公司 移位寄存器、液晶显示器栅极驱动装置和数据线驱动装置
TWI423217B (zh) * 2011-01-20 2014-01-11 Innolux Corp 顯示驅動電路與應用其之顯示面板
CN102651186B (zh) * 2011-04-07 2015-04-01 北京京东方光电科技有限公司 移位寄存器及栅线驱动装置
TW202141508A (zh) 2011-05-13 2021-11-01 日商半導體能源研究所股份有限公司 半導體裝置
US9362892B2 (en) * 2011-05-23 2016-06-07 Sharp Kabushiki Kaisha Scanning signal line drive circuit, display device having the same, and driving method for scanning signal line
US9336740B2 (en) * 2011-06-30 2016-05-10 Sharp Kabushiki Kaisha Shift register, display drive circuit, display panel, and display device
CN102629444B (zh) * 2011-08-22 2014-06-25 北京京东方光电科技有限公司 栅极集成驱动电路、移位寄存器及显示屏
CN102354477A (zh) * 2011-08-26 2012-02-15 南京中电熊猫液晶显示科技有限公司 具双向扫描功能的闸极电路
TWI573014B (zh) * 2011-08-29 2017-03-01 半導體能源研究所股份有限公司 半導體裝置
KR102005485B1 (ko) 2011-11-04 2019-07-31 삼성디스플레이 주식회사 표시 패널
DE112012004996T5 (de) * 2011-11-30 2014-09-11 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
CN102708796B (zh) * 2012-02-29 2014-08-06 京东方科技集团股份有限公司 阵列基板行驱动单元、阵列基板行驱动电路以及显示装置
CN102622983B (zh) * 2012-03-30 2013-11-06 深圳市华星光电技术有限公司 显示器的闸极驱动电路
CN102610206B (zh) * 2012-03-30 2013-09-18 深圳市华星光电技术有限公司 显示器的闸极驱动电路
CN102682689B (zh) 2012-04-13 2014-11-26 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
KR102055328B1 (ko) 2012-07-18 2019-12-13 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
CN102819998B (zh) * 2012-07-30 2015-01-14 京东方科技集团股份有限公司 移位寄存器和显示装置
US8947137B2 (en) * 2012-09-05 2015-02-03 Nvidia Corporation Core voltage reset systems and methods with wide noise margin
TWI494673B (zh) * 2012-09-21 2015-08-01 Innocom Tech Shenzhen Co Ltd 顯示裝置
CN102903322B (zh) * 2012-09-28 2015-11-11 合肥京东方光电科技有限公司 移位寄存器及其驱动方法和阵列基板、显示装置
US9881688B2 (en) * 2012-10-05 2018-01-30 Sharp Kabushiki Kaisha Shift register
CN102945650B (zh) * 2012-10-30 2015-04-22 合肥京东方光电科技有限公司 一种移位寄存器及阵列基板栅极驱动装置
CN104756405B (zh) * 2012-11-08 2017-08-18 夏普株式会社 脉冲生成电路、移位寄存器电路、以及显示装置
CN103236272B (zh) * 2013-03-29 2016-03-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置与显示装置
TWI490847B (zh) * 2013-04-26 2015-07-01 Chunghwa Picture Tubes Ltd 閘極驅動電路
TWI584249B (zh) * 2013-05-09 2017-05-21 友達光電股份有限公司 顯示面板與掃描電路
KR102085152B1 (ko) 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
JP6581765B2 (ja) * 2013-10-02 2019-09-25 株式会社半導体エネルギー研究所 ブートストラップ回路、およびブートストラップ回路を有する半導体装置
CN103714792B (zh) * 2013-12-20 2015-11-11 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN103761949B (zh) * 2013-12-31 2016-02-24 深圳市华星光电技术有限公司 栅极驱动电路以及驱动方法
CN103943054B (zh) 2014-01-27 2016-07-13 上海中航光电子有限公司 栅极驱动电路、tft阵列基板、显示面板及显示装置
TWI654613B (zh) 2014-02-21 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
CN103854587B (zh) * 2014-02-21 2017-03-01 北京大学深圳研究生院 栅极驱动电路及其单元和一种显示器
TWI514362B (zh) * 2014-03-10 2015-12-21 Au Optronics Corp 移位暫存器模組及驅動其之方法
CN103927965B (zh) 2014-03-21 2017-02-22 京东方科技集团股份有限公司 驱动电路及驱动方法、goa单元、goa电路及显示装置
TWI512740B (zh) * 2014-05-07 2015-12-11 Au Optronics Corp 移位暫存裝置及其電壓調整裝置
CN104008739B (zh) * 2014-05-20 2017-04-12 深圳市华星光电技术有限公司 一种扫描驱动电路和一种液晶显示装置
CN104299589B (zh) * 2014-10-29 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、驱动方法及显示装置
CN104299590B (zh) * 2014-10-30 2016-08-24 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN104464661B (zh) * 2014-11-03 2016-09-21 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
US9325318B1 (en) * 2014-11-26 2016-04-26 Taiwan Semiconductor Manufacturing Company Ltd. Post driver
CN104517575B (zh) * 2014-12-15 2017-04-12 深圳市华星光电技术有限公司 移位寄存器及级传栅极驱动电路
CN104464605B (zh) * 2014-12-30 2017-12-08 上海中航光电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路及显示屏
CN104537991B (zh) * 2014-12-30 2017-04-19 深圳市华星光电技术有限公司 正反向扫描的栅极驱动电路
CN104571710B (zh) * 2015-01-21 2017-08-25 京东方科技集团股份有限公司 一种触控电路、触控面板及显示装置
KR20160092584A (ko) * 2015-01-27 2016-08-05 삼성디스플레이 주식회사 게이트 구동회로
CN104732935B (zh) * 2015-02-10 2017-05-10 昆山龙腾光电有限公司 一种栅极驱动单元及使用其的显示装置
US10074329B2 (en) * 2015-02-27 2018-09-11 Lg Display Co., Ltd. Shift register
CN104715710B (zh) * 2015-04-10 2016-10-19 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、扫描驱动电路、显示装置
US10347209B2 (en) * 2015-04-28 2019-07-09 Sharp Kabushiki Kaisha Shift register
CN104809978B (zh) 2015-05-21 2017-05-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN104835475B (zh) * 2015-06-08 2017-03-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106328042A (zh) * 2015-06-19 2017-01-11 上海和辉光电有限公司 移位寄存器及oled显示器驱动电路
CN105185412A (zh) * 2015-10-19 2015-12-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
TWI562114B (en) * 2015-12-30 2016-12-11 Au Optronics Corp Shift register and shift register circuit
CN105609136A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN106098011A (zh) * 2016-08-17 2016-11-09 京东方科技集团股份有限公司 双向扫描goa单元、驱动方法和goa电路
JP2018093483A (ja) * 2016-11-29 2018-06-14 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
US10424266B2 (en) * 2016-11-30 2019-09-24 Lg Display Co., Ltd. Gate driving circuit and display device using the same
CN106531117B (zh) * 2017-01-05 2019-03-15 京东方科技集团股份有限公司 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置
CN108573668B (zh) * 2017-03-10 2021-05-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN106952604B (zh) * 2017-05-11 2019-01-22 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及其驱动方法、显示装置
CN106935220B (zh) * 2017-05-12 2019-10-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置
CN107657983B (zh) * 2017-11-09 2024-03-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN107909960B (zh) * 2018-01-02 2020-06-09 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路及显示面板
CN108257575A (zh) * 2018-03-26 2018-07-06 信利半导体有限公司 一种栅极驱动电路及显示装置
CN108648705B (zh) 2018-03-30 2020-03-27 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
CN108281123B (zh) * 2018-03-30 2020-03-10 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN110390991B (zh) * 2018-04-19 2021-01-22 瀚宇彩晶股份有限公司 位移暂存器及其驱动方法
CN108648716B (zh) 2018-07-25 2020-06-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108648686B (zh) * 2018-07-27 2021-01-26 京东方科技集团股份有限公司 移位寄存器单元及栅极驱动电路
CN108831401B (zh) * 2018-08-21 2020-12-22 信利半导体有限公司 一种栅极驱动单元、栅极驱动电路及显示系统
CN108831403B (zh) * 2018-08-29 2020-09-04 合肥鑫晟光电科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
US10707845B2 (en) * 2018-11-13 2020-07-07 Marvell International Ltd. Ultra-low voltage level shifter
WO2020140195A1 (zh) * 2019-01-02 2020-07-09 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
WO2020142923A1 (zh) * 2019-01-09 2020-07-16 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN110136652B (zh) * 2019-05-24 2020-10-16 深圳市华星光电半导体显示技术有限公司 一种goa电路及阵列基板
CN110232887B (zh) * 2019-06-04 2021-11-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN112309335B (zh) * 2019-07-31 2021-10-08 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
WO2021022554A1 (zh) * 2019-08-08 2021-02-11 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
US11688318B2 (en) 2019-08-08 2023-06-27 Hefei Boe Joint Technology Co., Ltd. Shift register unit comprising input circuit, first control circuit, blanking control circuit, first output circuit, and second output circuit, driving method, gate driving circuit, and display device
CN111613171B (zh) * 2020-06-23 2023-11-21 京东方科技集团股份有限公司 信号选择电路和显示装置
TWI738567B (zh) * 2020-11-18 2021-09-01 友達光電股份有限公司 顯示面板檢測電路
CN112419960B (zh) * 2020-12-15 2022-09-23 云谷（固安）科技有限公司 移位寄存器、显示面板及显示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA810796A (en) * 1966-07-25 1969-04-15 International Business Machines Corporation Field-effect, electronic switch
FR2524714B1 (fr) * 1982-04-01 1986-05-02 Suwa Seikosha Kk Transistor a couche mince
JPS58188396A (ja) * 1982-04-26 1983-11-02 Seiko Epson Corp 薄膜シフトレジスタ集積回路
US4491750A (en) * 1982-09-28 1985-01-01 Eaton Corporation Bidirectionally source stacked FETs with drain-referenced common gating
US4672246A (en) * 1986-03-10 1987-06-09 Honeywell Inc. Low offset MOSFET transistor switch control
US4682061A (en) * 1986-05-01 1987-07-21 Honeywell Inc. MOSFET transistor switch control
US4808859A (en) * 1987-01-09 1989-02-28 American Electronic Laboratories, Inc. Broadband electronic switch
US5264720A (en) * 1989-09-22 1993-11-23 Nippondenso Co., Ltd. High withstanding voltage transistor
US5550497A (en) * 1994-05-26 1996-08-27 Sgs-Thomson Microelectronics, Inc. Power driver circuit with reduced turnoff time
KR100438525B1 (ko) * 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
US6509781B2 (en) * 2001-03-20 2003-01-21 Koninklijke Philips Electronics N.V. Circuit and method for controlling a dynamic, bi-directional high voltage analog switch
JP3658349B2 (ja) * 2001-09-20 2005-06-08 松下電器産業株式会社 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置
TWI298478B (en) * 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
US7064942B2 (en) * 2003-05-19 2006-06-20 Silicon Integrated Systems Corp. ESD protection circuit with tunable gate-bias
JP4189585B2 (ja) 2003-09-17 2008-12-03 カシオ計算機株式会社 シフトレジスタ回路及び電子装置
JP4645047B2 (ja) * 2004-03-05 2011-03-09 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
KR101056375B1 (ko) * 2004-10-01 2011-08-11 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
JP2006344306A (ja) 2005-06-09 2006-12-21 Mitsubishi Electric Corp シフトレジスタ
JP4618164B2 (ja) * 2005-09-20 2011-01-26 株式会社デンソー スイッチ回路
JP4912023B2 (ja) * 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
JP2007317288A (ja) * 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940401B1 (ko) * 2008-05-28 2010-02-02 네오뷰코오롱 주식회사 시프트 레지스터 및 이를 이용하는 주사구동장치
KR20190093532A (ko) * 2011-09-30 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10916571B2 (en) 2011-09-30 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11257853B2 (en) 2011-09-30 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11557613B2 (en) 2011-09-30 2023-01-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11901377B2 (en) 2011-09-30 2024-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180006363A (ko) * 2016-05-13 2018-01-17 보에 테크놀로지 그룹 컴퍼니 리미티드 시프트 레지스터 유닛, 어레이 기판, 디스플레이 패널, 디스플레이 장치, 및 그 구동 방법

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