WO2010137197A1 - シフトレジスタ - Google Patents

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WO2010137197A1
WO2010137197A1 PCT/JP2009/071617 JP2009071617W WO2010137197A1 WO 2010137197 A1 WO2010137197 A1 WO 2010137197A1 JP 2009071617 W JP2009071617 W JP 2009071617W WO 2010137197 A1 WO2010137197 A1 WO 2010137197A1
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transistor
clock
shift register
output
gate
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PCT/JP2009/071617
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哲郎 菊池
信也 田中
周郎 山崎
純也 嶋田
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シャープ株式会社
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    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to a shift register, and more particularly to a shift register suitably used for a display device drive circuit and the like.
  • the active matrix display device displays an image by selecting pixel circuits arranged in a two-dimensional manner in units of rows and writing a voltage corresponding to display data into the selected pixel circuits.
  • a shift register that sequentially shifts output signals based on clock signals is used as a scanning signal line driving circuit.
  • a similar shift register is provided in the data signal line driving circuit.
  • the scanning signal line driving circuit may be formed integrally with the pixel circuit by using a manufacturing process for forming a TFT (Thin Film Transistor) in the pixel circuit.
  • a TFT Thin Film Transistor
  • the shift register functioning as a scanning signal line driver circuit is formed using a transistor having the same conductivity type as the TFT (specifically, an N-channel transistor).
  • a bootstrap circuit shown in FIG. 18 is used to output a clock signal at the same voltage level.
  • the potential of the node N9 also changes to a high level via the diode-connected transistor 92, so that the transistor 91 is turned on.
  • the transistor 92 is turned off and the node N9 is in a floating state, but the transistor 91 is kept on.
  • shift registers including a bootstrap circuit are described in Patent Documents 1 to 3, for example.
  • the conventional shift register has a problem that the output signal becomes dull because the gate potential of the output transistor fluctuates due to the leakage current.
  • a transistor 94 is provided between the node N9 and the ground in order to change the potential of the node N9 to a low level after outputting the clock signal CK (see FIG. 19). While the potential of the node N9 is equal to or higher than Vck, the transistor 94 is controlled to be turned off using the control signal CTRL.
  • some amorphous silicon TFT liquid crystal panels require higher scanning signal line high-level potential than general TN (Twisted Nematic) mode liquid crystal panels.
  • TN Transmission Nematic
  • the scanning signal line driver circuit is integrally formed in such a liquid crystal panel, a voltage exceeding 40 V may be applied between the drain and source of the transistor in the shift register.
  • the output signal is likely to become dull. Further, the dullness of the output signal is likely to occur even at high temperatures.
  • the output signal of the shift register is dull, a display device including the shift register is likely to malfunction.
  • an object of the present invention is to provide a shift register that prevents the output signal from becoming dull.
  • a first aspect of the present invention is a shift register configured by connecting unit circuits in multiple stages,
  • the unit circuit is An output transistor that is provided between the clock terminal and the output terminal and switches whether to pass the clock signal according to the gate potential;
  • One or more control transistors connected to a gate of the output transistor, and
  • the gate potential of the output transistor is configured to be higher than the high level potential of the clock signal in a clock passing period in which the output signal is on and the clock signal is at a high level.
  • the control transistor includes a transistor having a channel length longer than that of the output transistor.
  • the control transistor includes a transistor in which a low-level potential is applied to the gate during the clock passage period to be turned off, and a low-level potential is applied to the other conduction terminal. It is characterized by being longer than the channel length of the output transistor.
  • the control transistor includes a transistor in which a low level potential is applied to the gate during the clock passage period and is turned off, and the low level potential is fixedly applied to the other conduction terminal.
  • the length is longer than the channel length of the output transistor.
  • the control transistor includes a transistor in which a low level potential is applied to the gate during the clock passing period and the transistor is turned off, and a signal that is set to a low level during the clock passing period is applied to the other conduction terminal.
  • the channel length of the output transistor is longer than the channel length of the output transistor.
  • the control transistor includes a plurality of transistors in which a low level potential is applied to the gate during the clock passage period to be turned off and a low level potential is applied to the other conduction terminal.
  • the length is longer than the channel length of the output transistor.
  • the control transistor includes a transistor having a channel length longer than the output transistor by 0.5 ⁇ m or more.
  • the gate of the output transistor is capacitively coupled to a conduction terminal on the output terminal side of the output transistor.
  • An eighth aspect of the present invention includes a plurality of pixel circuits arranged in a two-dimensional manner, And a driving circuit including a shift register according to any one of the first to seventh aspects.
  • the leakage current flowing through the control transistor during the clock passing period is reduced, and the gate potential of the output transistor is reduced. Variations can be suppressed. Thereby, blunting of the output signal can be prevented.
  • the gate of the output transistor is connected to the transistor in which the low level potential is applied to the gate during the clock passing period and is turned off, and the other conduction terminal is applied with the low level potential.
  • the leakage current flowing through the transistor is reduced during the clock passage period, and the fluctuation of the gate potential of the output transistor is suppressed, thereby preventing the output signal from becoming dull. Can do.
  • a transistor in which a low level potential is applied to the gate of an output transistor during a clock passing period and the gate is turned off and the low level potential is fixedly applied to the other conduction terminal. Is connected, the channel length of the transistor is increased to reduce the leakage current flowing through the transistor during the clock passage period, and the fluctuation of the gate potential of the output transistor is suppressed, and the output signal becomes dull. Can be prevented.
  • a low level potential is applied to the gate of the output transistor during the clock passing period and the gate is turned off, and a signal that is low during the clock passing period is applied to the other conduction terminal.
  • the channel length of the transistor is increased, thereby reducing the leakage current flowing through the transistor during the clock passage period, suppressing the fluctuation of the gate potential of the output transistor, and Dullness can be prevented.
  • a plurality of transistors having a low level potential applied to the gate of the output transistor are applied to the gate of the output transistor during the clock passing period and the low level potential is applied to the other conduction terminal.
  • the leakage current flowing through the plurality of transistors is reduced during the clock passing period, and the fluctuation of the gate potential of the output transistor is suppressed, so that the output signal Can be effectively prevented.
  • the channel length of the control transistor connected to the gate of the output transistor is 0.5 ⁇ m or more longer than the channel length of the output transistor. Even when manufacturing variations of a certain degree occur, it is possible to suppress the fluctuation of the gate potential of the output transistor and prevent the output signal from becoming dull.
  • the gate potential of the output transistor is higher than the high level potential of the clock signal during the clock passage period by capacitively coupling the gate of the output transistor to the conduction terminal on the output terminal side.
  • the circuit can be easily configured.
  • the malfunction of the display device can be prevented by using the drive circuit including the shift register that prevents the output signal from becoming dull.
  • FIG. 2 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 1.
  • 2 is a timing chart of the shift register shown in FIG.
  • It is a block diagram which shows the structure of the liquid crystal display device containing the shift register shown in FIG. It is a figure which shows the relationship between the channel length of a transistor, and leakage current.
  • FIG. 7 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 6. 7 is a timing chart of the shift register shown in FIG. 6.
  • FIG. 10 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 9. 10 is a timing chart of the shift register shown in FIG. 9. It is a block diagram which shows the structure of the shift register which concerns on the 4th Embodiment of this invention.
  • FIG. 13 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 12. 13 is a timing chart of the shift register shown in FIG. It is a block diagram which shows the structure of the shift register which concerns on the 5th Embodiment of this invention.
  • FIG. 16 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 15.
  • FIG. 16 is a timing chart of the shift register shown in FIG. It is a circuit diagram of a bootstrap circuit. It is a figure which shows the reason for which the output signal of a bootstrap circuit becomes blunt. It is a figure which shows a mode that the output signal of a bootstrap circuit blunts.
  • n and m are integers of 2 or more, i is an integer of 1 to n, and j is an integer of 1 to m.
  • FIG. 1 is a block diagram showing a configuration of a shift register according to the first embodiment of the present invention.
  • the shift register 1 shown in FIG. 1 is configured by connecting n unit circuits 10 in multiple stages.
  • the unit circuit 10 has input terminals INa and INb, a clock terminal CK, a power supply terminal VSS, and an output terminal OUT.
  • the shift register 1 is supplied with a start pulse SP, an end pulse EP, two-phase clock signals CK1 and CK2, and a low level potential VSS from the outside.
  • the start pulse SP is given to the input terminal INa of the unit circuit 10 at the first stage.
  • the end pulse EP is supplied to the input terminal INb of the nth unit circuit 10.
  • the clock signal CK1 is supplied to the clock terminal CK of the odd-numbered unit circuit 10.
  • the clock signal CK2 is given to the clock terminal CK of the even-numbered unit circuit 10.
  • the low level potential VSS is given to the power supply terminal VSS of all the unit circuits 10.
  • the output signal OUT of the unit circuit 10 is output to the outside as output signals SROUT1 to SROUTn, and is given to the input terminal INa of the subsequent unit circuit 10 and the input terminal INb of the previous unit circuit 10.
  • FIG. 2 is a circuit diagram of the unit circuit 10 included in the shift register 1.
  • the circuit configuration of the unit circuit 10 is the same as the circuit described in Patent Document 1.
  • the unit circuit 10 is different from the circuit described in Patent Document 1 in that the size of the transistor has the characteristics described later.
  • the unit circuit 10 includes N-channel type transistors 11 to 15 and a capacitor 16.
  • the drain of the transistor 11 is connected to the clock terminal CK, and the source is connected to the output terminal OUT.
  • the drain and gate of the transistor 12 are connected to the input terminal INa, and the source is connected to the gate of the transistor 11.
  • a capacitor 16 is provided between the gate and source of the transistor 11.
  • the drain of the transistor 13 is connected to the output terminal OUT, and the drain of the transistor 14 is connected to the gate of the transistor 11.
  • the gates of the transistors 13 and 14 are connected to the input terminal INb, and the sources are connected to the power supply terminal VSS.
  • the drain of the transistor 15 is connected to the gate of the transistor 11, the gate is connected to the clock terminal CK, and the source is connected to the output terminal OUT.
  • the transistor 11 is provided between the clock terminal and the output terminal, and functions as an output transistor for switching whether or not to pass the clock signal according to the gate potential.
  • the gate of the transistor 11 is capacitively coupled to a conduction terminal (source) on the output terminal OUT side of the transistor 11. Therefore, as described later, in a period in which the transistor 11 is on and the clock signal CK is at a high level (hereinafter referred to as a clock passing period), the gate potential of the transistor 11 is higher than the high level potential of the clock signal CK. Become.
  • the node to which the gate of the transistor 11 is connected is referred to as N1.
  • FIG. 3 is a timing chart of the shift register 1.
  • FIG. 3 shows changes in the input / output signals of the odd-numbered unit circuit 10 and the potential of the node N1.
  • the odd-numbered unit circuit 10 is supplied with the clock signal CK1 from the clock terminal CK.
  • the clock signal CK1 is a clock signal whose length of the high-level period is slightly shorter than 1 ⁇ 2 cycle.
  • the clock signal CK2 is a signal obtained by delaying the clock signal CK1 by 1 ⁇ 2 period.
  • the start pulse SP (not shown) becomes high level for the same length of time as the high level period of the clock signal CK1 before the start of the shift operation.
  • the end pulse EP (not shown) becomes a high level for the same length of time as the high level period of the clock signal CK1 after the end of the shift operation.
  • the potential of the node N1 also changes to high level via the diode-connected transistor 12, and the transistor 11 Turns on.
  • the transistor 12 is turned off and the node N1 is in a floating state, but the transistor 11 is kept on.
  • the transistors 13 and 14 are turned on. While the transistor 13 is on, a low level potential is applied to the output terminal OUT. Further, when the transistor 14 is turned on, the potential of the node N1 is changed to a low level, and the transistor 11 is turned off.
  • the transistor 15 is turned on when the clock signal CK is at a high level. For this reason, whenever the clock signal CK becomes high level while the output signal OUT is low level, the potential of the output terminal OUT (low level potential) is applied to the node N1. As described above, the transistor 15 has a function of preventing a change in the potential of the node N1.
  • the shift register 1 is used, for example, for a drive circuit of a display device.
  • FIG. 4 is a block diagram illustrating a configuration of a liquid crystal display device including the shift register 1.
  • a liquid crystal display device 100 illustrated in FIG. 4 includes a pixel array 101, a display control circuit 102, a scanning signal line driving circuit 103, and a data signal line driving circuit 104.
  • the shift register 1 is used as the scanning signal line driving circuit 103.
  • the pixel array 101 shown in FIG. 4 includes n scanning signal lines G1 to Gn, m data signal lines S1 to Sm, and (m ⁇ n) pixel circuits Pij.
  • the scanning signal lines G1 to Gn are arranged in parallel to each other, and the data signal lines S1 to Sm are arranged in parallel to each other so as to be orthogonal to the scanning signal lines G1 to Gn.
  • a pixel circuit Pij is disposed near the intersection of the scanning signal line Gi and the data signal line Sj. In this way, the (m ⁇ n) pixel circuits Pij are two-dimensionally arranged in m rows in the row direction and n in the column direction.
  • the scanning signal line Gi is connected in common to the pixel circuit Pij arranged in the i-th row, and the data signal line Sj is connected in common to the pixel circuit Pij arranged in the j-th column.
  • Control signals such as a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC and display data DT are supplied from the outside of the liquid crystal display device 100. Based on these signals, the display control circuit 102 outputs clock signals CK1 and CK2 and a start pulse SP to the scanning signal line driving circuit 103, and controls the control signal SC and display data DT to the data signal line driving circuit 104. Is output.
  • the scanning signal line driving circuit 103 is composed of an n-stage shift register 1.
  • the shift register 1 controls the output signals SROUT1 to SROUTn to a high level (indicating a selected state) one by one based on the clock signals CK1 and CK2.
  • Output signals SROUT1 to SROUTn are applied to scanning signal lines G1 to Gn, respectively.
  • the scanning signal lines G1 to Gn are sequentially selected one by one, and the pixel circuits Pij for one row are collectively selected.
  • the data signal line driving circuit 104 applies a voltage corresponding to the display data DT to the data signal lines S1 to Sm based on the control signal SC and the display data DT. As a result, a voltage corresponding to the display data DT is written into the selected pixel circuit Pij for one row. In this way, the liquid crystal display device 100 displays an image.
  • transistors 12, 14, and 15 are connected to the node N ⁇ b> 1 in the unit circuit 10.
  • the transistors 12 and 14 are turned off when a low-level potential is applied to the gate during the clock passing period.
  • an input signal INa that is at a low level during the clock passage period is applied to the drain of the transistor 12, and a low-level potential is fixedly applied to the source of the transistor 14.
  • the channel length (drain-source gap length) of the transistors 12 and 14 is set to the channel of the transistor 11 in order to prevent the potential fluctuation (potential drop) of the node N 1 due to the leakage current during the clock passing period. Make it longer than the length.
  • the channel lengths of the transistors 12 and 14 are increased by a factor of 1.5 while keeping the sizes of the transistors 11, 13, and 15 unchanged, and the channel widths of the transistors 12 and 14 are increased by a factor of 1.5 according to this. .
  • the channel width W and the channel length L of the transistors 12 and 14 are as follows.
  • an on-current Ion flowing through a transistor is given by the following equation (1).
  • ⁇ is the mobility
  • W is the channel width of the transistor
  • L is the channel length of the transistor
  • Cgi is the capacitance per unit area of the gate insulating film
  • Vg is the gate voltage of the transistor
  • Vth is the transistor It is a threshold voltage.
  • Ion 1/2 ⁇ ⁇ ⁇ (W / L) ⁇ Cgi ⁇ (Vg ⁇ Vth) 2 (1)
  • the on-current Ion is proportional to (W / L). Therefore, when the channel length L of the transistor is increased, if the channel width W is increased at the same rate, the same amount of on-current can be supplied as before the channel length is increased, and the same on characteristics can be realized.
  • FIG. 5 is a diagram showing the relationship between the channel length of the transistor and the leakage current.
  • the leakage current decreases. For example, when the channel length is increased from 4 ⁇ m to 6 ⁇ m, the leakage current is reduced to about 1/5.
  • the leakage current is significantly reduced from 1 / k times. For this reason, when the channel length L of the transistor is increased as described above, if the channel width W is increased at the same rate, the leakage current is reduced more than before the channel length is increased.
  • the shift register 1 In the shift register 1 according to the present embodiment, of the transistors 12, 14, and 15 whose one conduction terminal is connected to the gate of the transistor 11 (output transistor), a low level potential is applied to the gate during the clock passing period and the shift register 1 is turned off.
  • the channel length of the transistors 12 and 14 in which the low-level potential is applied to the other conduction terminal is longer than the channel length of the transistor 11. For this reason, compared with the conventional shift register, the leakage current flowing through the transistors 12 and 14 is reduced in the clock passing period, the fluctuation of the potential of the node N1 (the gate potential of the output transistor) is suppressed, and the output signal OUT Dullness can be reduced. Therefore, the shift register 1 according to the present embodiment can prevent the output signal OUT from becoming dull. In addition, by using the shift register 1 that prevents the output signal from becoming dull as a scanning signal line driver circuit of the display device, the scanning signal line can be driven correctly and malfunction of the display device can be prevented.
  • a potential difference (2 ⁇ Vck) is not applied between the drains and sources of the transistors 11, 13, and 15. For this reason, the leakage current flowing through the transistors 11, 13, and 15 is smaller than the leakage current flowing through the transistors 12 and 14.
  • Increasing the channel length of the transistors 11, 13, and 15 does not contribute to prevention of the dullness of the output signal OUT, but increases the circuit amount. Therefore, it is preferable to use the values obtained by the conventional design method for the channel lengths of the transistors 11, 13, and 15.
  • the channel length of the transistors 12 and 14 when the channel length of the transistors 12 and 14 is increased, it is necessary to increase the channel length to some extent in consideration of manufacturing variations. For example, assuming that the manufacturing variation of about ⁇ 0.2 ⁇ m at maximum occurs in the channel length of the transistor, in the worst case, the channel length of the transistors 12 and 14 becomes 0.2 ⁇ m shorter than the design value, and the transistor 11 The channel length is 0.2 ⁇ m longer than the design value. Therefore, when the above manufacturing variation occurs, the channel lengths of the transistors 12 and 14 are set longer than the channel length of the transistor 11 by 0.5 ⁇ m or more. Thereby, even when a manufacturing variation of about ⁇ 0.2 ⁇ m occurs in the channel length of the transistor, it is possible to suppress the fluctuation of the gate potential of the transistor 11 and to prevent the output signal from becoming dull.
  • FIG. 6 is a block diagram showing the configuration of the shift register according to the second embodiment of the present invention.
  • the shift register 2 shown in FIG. 6 is configured by connecting n unit circuits 20 in multiple stages.
  • the unit circuit 20 has input terminals INa and INb, clock terminals CK and CKB, a power supply terminal VSS, a clear terminal CLR, and an output terminal OUT.
  • the shift register 2 is supplied with a start pulse SP, an end pulse EP, two-phase clock signals CK1 and CK2, a clear pulse CP, and a low level potential VSS from the outside.
  • the start pulse SP is given to the input terminal INa of the unit circuit 20 at the first stage.
  • the end pulse EP is given to the input terminal INb of the nth unit circuit 20.
  • the clock signal CK1 is supplied to the clock terminal CK of the odd-numbered unit circuit 20 and the clock terminal CKB of the even-numbered unit circuit 20.
  • the clock signal CK2 is supplied to the clock terminal CK of the even-numbered unit circuit 20 and the clock terminal CKB of the odd-numbered unit circuit 20.
  • the clear pulse CP is applied to the clear terminal CLR of all the unit circuits 20.
  • the low level potential VSS is applied to the power supply terminal VSS of all the unit circuits 20.
  • the output signal OUT of the unit circuit 20 is output to the outside as output signals SROUT1 to SROUTn, and is applied to the input terminal INa of the subsequent unit circuit 20 and the input terminal INb of the previous unit circuit 20.
  • FIG. 7 is a circuit diagram of the unit circuit 20 included in the shift register 2. As shown in FIG. 7, the unit circuit 20 includes N-channel transistors 11 to 15, 21, 22 and a capacitor 16. The unit circuit 20 is obtained by adding transistors 21 and 22 to the unit circuit 10 according to the first embodiment. Among the constituent elements of the unit circuit 20, the same constituent elements as those of the unit circuit 10 are denoted by the same reference numerals and description thereof is omitted.
  • the drain of the transistor 21 is connected to the output terminal OUT, the gate is connected to the clock terminal CKB, and the source is connected to the power supply terminal VSS.
  • the drain of the transistor 22 is connected to the gate of the transistor 11, the gate is connected to the clear terminal CLR, and the source is connected to the power supply terminal VSS.
  • N2 the node to which the gate of the transistor 11 is connected.
  • FIG. 8 is a timing chart of the shift register 2.
  • the timing chart shown in FIG. 8 is the same as the timing chart shown in FIG. FIG. 8 shows changes in the input / output signals of the odd-numbered unit circuits 20 and the potential of the node N2.
  • the odd-numbered unit circuit 20 is supplied with the clock signal CK1 from the clock terminal CK and the clock signal CK2 from the clock terminal CKB.
  • the clear pulse CP (not shown) becomes a high level for a predetermined time before the start of the shift operation.
  • the transistor 21 is turned on when the clock signal CKB (clock signal CK2) is at a high level. Therefore, a low level potential is applied to the output terminal OUT every time the clock signal CKB becomes high level. Thus, the transistor 21 has a function of repeatedly setting the output signal OUT to the low level and stabilizing the output signal OUT.
  • the transistor 22 is turned on when the clear signal CLR (clear pulse CP) is at a high level. At this time, a low level potential is applied to the node N2. As described above, the transistor 22 has a function of initializing the potential of the node N2 to a low level.
  • the shift register 2 is used in the same form as the shift register 1 according to the first embodiment.
  • transistors 12, 14, 15, and 22 are connected to the node N2 in the unit circuit 20.
  • the transistors 12, 14, and 22 are turned off when a low-level potential is applied to the gate during the clock passing period.
  • an input signal INa that is at a low level during the clock passage period is applied to the drain of the transistor 12, and a low level potential is fixedly applied to the sources of the transistors 14 and 22.
  • the unit circuit 20 it is possible to prevent the output signal OUT from becoming dull by making the channel lengths of the transistors 12, 14, and 22 longer than the channel length of the transistor 11.
  • FIG. 9 is a block diagram showing a configuration of a shift register according to the third embodiment of the present invention.
  • the shift register 3 shown in FIG. 9 is configured by connecting n unit circuits 30 in multiple stages.
  • the unit circuit 30 has input terminals INa and INb, clock terminals CK and CKB, a power supply terminal VSS, a clear terminal CLR, and an output terminal OUT.
  • the connection form of the signal lines between the unit circuits 30 in the shift register 3 is the same as in the second embodiment.
  • FIG. 10 is a circuit diagram of the unit circuit 30 included in the shift register 3.
  • the unit circuit 30 includes N-channel type transistors 11 to 14, 21, 22, 31 to 34, and a capacitor 16.
  • the unit circuit 30 is obtained by deleting the transistor 15 from the unit circuit 20 according to the second embodiment and adding transistors 31 to 34.
  • the same constituent elements as those of the unit circuits 10 and 20 are denoted by the same reference numerals and description thereof is omitted.
  • the drain of the transistor 31 is connected to the gate of the transistor 21, and the source is connected to the power supply terminal VSS.
  • the gate of the transistor 31 is connected to the source of the transistor 32 and the drains of the transistors 33 and 34.
  • the drain and gate of the transistor 32 are connected to the clock terminal CKB.
  • the gate of the transistor 33 is connected to the gate of the transistor 11, and the source is connected to the power supply terminal VSS.
  • the gate of the transistor 34 is connected to the clock terminal CK, and the source is connected to the power supply terminal VSS.
  • N3 the node to which the gate of the transistor 11 is connected
  • N31 the node to which the gate of the transistor 31 is connected
  • FIG. 11 is a timing chart of the shift register 3.
  • the timing chart shown in FIG. 11 is the same as the timing chart shown in FIG. FIG. 11 shows changes in the input / output signals of the odd-numbered unit circuit 30 and the potentials of the nodes N3 and N31.
  • the transistor 32 is turned on when the clock signal CKB (clock signal CK2) is at a high level. At this time, the high level potential of the clock signal CKB is applied to the node N31.
  • the transistor 33 is turned on when the potential of the node N3 is Vck or higher. At this time, a low level potential is applied to the node N31.
  • the transistor 34 is turned on when the clock signal CK (clock signal CK1) is at a high level. At this time, a low level potential is applied to the node N31.
  • the potential of the node N31 becomes high level when the clock signal CK is low level, the clock signal CKB is high level, and the potential of the node N3 is low level, otherwise it becomes low level.
  • the transistor 31 is turned on when the potential of the node N31 is high. At this time, a low level potential is applied to the node N3.
  • the transistors 31 to 34 have a function of maintaining the low level potential applied to the potential of the node N3.
  • the shift register 3 is used in the same form as the shift register 1 according to the first embodiment.
  • transistors 12, 14, 22, 31, and 33 are connected to the node N3 in the unit circuit 30.
  • the transistors 12, 14, 22, and 31 are turned off when a low level potential is applied to the gate during the clock passing period.
  • an input signal INa that is at a low level during a clock passing period is applied to the drain of the transistor 12, and a low level potential is fixedly applied to the sources of the transistors 14, 22, and 31.
  • the output signal OUT can be prevented from becoming dull by making the channel length of the transistors 12, 14, 22, and 31 longer than the channel length of the transistor 11.
  • FIG. 12 is a block diagram showing a configuration of a shift register according to the fourth embodiment of the present invention.
  • the shift register 4 shown in FIG. 12 is configured by connecting n unit circuits 40 in multiple stages.
  • the unit circuit 40 has an input terminal IN, clock terminals CKa and CKb, power supply terminals VDD and VSS, and an output terminal OUT.
  • the n unit circuits 40 include a first group including a first stage, a fourth stage, a seventh stage, etc., a second group including a second stage, a fifth stage, an eighth stage, and the like, a third stage, It is divided into a third group including the sixth and ninth stages.
  • the start register SP, the three-phase clock signals CK1 to CK3, the high level potential VDD, and the low level potential VSS are supplied to the shift register 4 from the outside.
  • the start pulse SP is given to the input terminal IN of the unit circuit 40 at the first stage.
  • the clock signal CK1 is supplied to the clock terminal CKa of the unit circuit 40 in the first group and the clock terminal CKb of the unit circuit 40 in the second group.
  • the clock signal CK2 is supplied to the clock terminal CKa of the unit circuit 40 in the second group and the clock terminal CKb of the unit circuit 40 in the third group.
  • the clock signal CK3 is supplied to the clock terminal CKa of the unit circuit 40 in the third group and the clock terminal CKb of the unit circuit 40 in the first group.
  • the high level potential VDD is applied to the power supply terminals VDD of all the unit circuits 40.
  • the low level potential VSS is supplied to the power supply terminal VSS of all the unit circuits 40.
  • the output signal OUT of the unit circuit 40 is output to the outside as output signals SROUT1 to SROUTn, and is given to the input terminal IN of the subsequent unit circuit 40.
  • FIG. 13 is a circuit diagram of the unit circuit 40 included in the shift register 4.
  • the circuit configuration of the unit circuit 40 is the same as the circuit described in Patent Document 2. However, in FIG. 13, capacitors that are not explicitly described in Patent Document 2 are explicitly described.
  • the unit circuit 40 is different from the circuit described in Patent Document 2 in that the transistor size has the same characteristics as the first embodiment.
  • the unit circuit 40 includes N-channel type transistors 41 to 46 and a capacitor 47.
  • the drain of the transistor 41 is connected to the clock terminal CKa, and the source is connected to the output terminal OUT.
  • the drain of the transistor 42 is connected to the power supply terminal VDD, the gate is connected to the input terminal IN, and the source is connected to the gate of the transistor 41.
  • a capacitor 47 is provided between the gate and source of the transistor 41.
  • the drain of the transistor 43 is connected to the output terminal OUT, and the drain of the transistor 44 is connected to the gate of the transistor 41.
  • the gates of the transistors 43 and 44 are connected to each other, and the source is connected to the power supply terminal VSS.
  • the drain of the transistor 45 is connected to the power supply terminal VDD, the gate is connected to the clock terminal CKb, and the gate is connected to the gates of the transistors 43 and 44.
  • the drain of the transistor 46 is connected to the gates of the transistors 43 and 44, the gate is connected to the input terminal IN, and the source is connected to the power supply terminal VSS.
  • the transistor 41 is provided between the clock terminal and the output terminal, and functions as an output transistor that switches whether the clock signal is allowed to pass according to the gate potential.
  • the gate of the transistor 41 is capacitively coupled to a conduction terminal (source) on the output terminal OUT side of the transistor 41. Therefore, the gate potential of the transistor 41 is higher than the high level potential of the clock signal CKa in the clock passing period in which the transistor 41 is on and the clock signal CKa is at a high level.
  • the node to which the gate of the transistor 41 is connected is referred to as N4, and the node to which the gates of the transistors 43 and 44 are connected is referred to as N41.
  • FIG. 14 is a timing chart of the shift register 4.
  • FIG. 14 shows changes in the input / output signals of the unit circuits 40 in the first group and the potentials of the nodes N4 and N41.
  • the unit circuit 40 in the first group is supplied with the clock signal CK1 from the clock terminal CKa and the clock signal CK3 from the clock terminal CKb.
  • the clock signal CK1 is a clock signal in which the length of the high level period is approximately 1 ⁇ 2 cycle.
  • the clock signal CK2 is a signal obtained by delaying the clock signal CK1 by 1/3 period.
  • the clock signal CK3 is a signal obtained by delaying the clock signal CK1 by 2/3 period.
  • the transistor 45 is turned on.
  • the potential of the node N41 is at a high level. Therefore, the transistors 43 and 44 are turned on. While the transistor 43 is on, a low level potential is applied to the output terminal OUT. Further, when the transistor 44 is turned on, the potential of the node N4 is changed to a low level, and the transistor 41 is turned off. Until the input signal IN next becomes a high level, the transistor 41 remains off and the output signal OUT maintains a low level.
  • the shift register 4 is used in the same form as the shift register 1 according to the first embodiment.
  • transistors 42 and 44 are connected to the node N4 in the unit circuit 40. Among these, the transistor 44 is turned off when a low-level potential is applied to the gate during the clock passage period. A low level potential is fixedly applied to the source of the transistor 44. In the unit circuit 40, by making the channel length of the transistor 44 longer than the channel length of the transistor 41, the output signal OUT can be prevented from being dull.
  • FIG. 15 is a block diagram showing a configuration of a shift register according to the fifth embodiment of the present invention.
  • the shift register 5 shown in FIG. 15 is configured by connecting n unit circuits 50 in multiple stages.
  • the unit circuit 50 has input terminals INa and INb, a clock terminal CK, a power supply terminal VSS, and an output terminal OUT.
  • the n unit circuits 50 are classified into three groups as in the fourth embodiment.
  • the shift register 5 is supplied with a start pulse SP, end pulses EP1, EP2, three-phase clock signals CK1 to CK3, and a low level potential VSS from the outside.
  • the start pulse SP is given to the input terminal INa of the unit circuit 50 at the first stage.
  • the end pulse EP1 is given to the input terminal INb of the unit circuit 50 in the (n ⁇ 1) th stage.
  • the end pulse EP2 is given to the input terminal INb of the nth unit circuit 50.
  • the clock signals CK1 to CK3 are applied to the clock terminals CK of the unit circuits 50 in the first to third groups, respectively.
  • the low level potential VSS is supplied to the power supply terminal VSS of all the unit circuits 50.
  • the output signal OUT of the unit circuit 50 is output to the outside as output signals SROUT1 to SROUTn, and is given to the input terminal INa of the subsequent unit circuit 50 and the input terminal INb of the previous unit circuit 50.
  • FIG. 16 is a circuit diagram of the unit circuit 50 included in the shift register 5.
  • the circuit configuration of the unit circuit 50 is the same as the circuit described in Patent Document 3.
  • the unit circuit 50 is different from the circuit described in Patent Document 3 in that the transistor size has the same characteristics as those of the first embodiment.
  • the unit circuit 50 includes N-channel type transistors 51 to 54 and a capacitor 55.
  • the drain of the transistor 51 is connected to the clock terminal CK, and the source is connected to the output terminal OUT.
  • the drain and gate of the transistor 52 are connected to the input terminal INa, and the source is connected to the gate of the transistor 51.
  • a capacitor 55 is provided between the gate and source of the transistor 51.
  • the drain of the transistor 53 is connected to the output terminal OUT, a predetermined voltage Vc1 is applied to the gate, and the source is connected to the power supply terminal VSS.
  • the voltage Vc1 is a voltage that turns on the transistor 53.
  • the transistor 53 functions as a pull-down transistor that continuously applies a low-level potential to the output terminal OUT.
  • the drain of the transistor 54 is connected to the gate of the transistor 51, the gate is connected to the input terminal INb, and the source is connected to the power supply terminal VSS.
  • the transistor 51 is provided between the clock terminal and the output terminal, and functions as an output transistor that switches whether the clock signal is allowed to pass according to the gate potential.
  • the gate of the transistor 51 is capacitively coupled to a conduction terminal (source) on the output terminal OUT side of the transistor 51. Therefore, the gate potential of the transistor 51 is higher than the high level potential of the clock signal CK in the clock passing period in which the transistor 51 is on and the clock signal CK is at the high level.
  • the node to which the gate of the transistor 51 is connected is referred to as N5.
  • FIG. 17 is a timing chart of the shift register 5.
  • FIG. 17 shows input / output signals of the unit circuits 50 in the first group and changes in the potential of the node N5.
  • the clock signal CK1 is supplied from the clock terminal CK to the unit circuits 50 in the first group.
  • the clock signal CK1 is a clock signal in which the length of the high level period is slightly shorter than 1/3 period.
  • the clock signal CK2 is a signal obtained by delaying the clock signal CK1 by 1/3 period.
  • the clock signal CK3 is a signal obtained by delaying the clock signal CK1 by 2/3 period.
  • the transistor 54 is turned on. At this time, the potential of the node N5 changes to a low level, and the transistor 51 is turned off. Until the input signal INa becomes the next high level, the transistor 51 remains off and the output signal OUT remains at the low level.
  • the shift register 5 is used in the same form as the shift register 1 according to the first embodiment.
  • transistors 52 and 54 are connected to the node N5 in the unit circuit 50.
  • the transistors 52 and 54 are turned off when a low-level potential is applied to the gates during the clock passage period. Further, an input signal INa that is at a low level during the clock passage period is applied to the drain of the transistor 52, and a low-level potential is fixedly applied to the source of the transistor 54.
  • the output signal OUT can be prevented from being dull.
  • the channel lengths of the plurality of transistors are all made longer than the channel length of the output transistor. Thereby, blunting of the output signal can be effectively prevented.
  • only a part of the transistors may have a channel length longer than the channel length of the output transistor. For example, only the channel length of the transistor having the maximum leakage current among the plurality of transistors satisfying the above conditions may be longer than the channel length of the output transistor.
  • the bootstrap circuit capacitor is provided in the unit circuit.
  • a parasitic capacitance existing between the gate and the source of the output transistor may be used as the bootstrap capacitor.
  • the shift register of the present invention by increasing the channel length of the control transistor connected to the gate of the output transistor, the leakage current flowing through the control transistor during the clock passing period is reduced, and the output transistor The fluctuation of the gate potential can be suppressed, and the output signal can be prevented from becoming dull.
  • the shift register of the present invention has an effect of preventing the output signal from becoming dull, it can be used for a drive circuit of a display device (for example, a liquid crystal display device).

Landscapes

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Abstract

　ブートストラップ回路を含む単位回路１０を多段接続してシフトレジスタを構成する。単位回路１０では、トランジスタ１１がオン状態で、クロック信号ＣＫがハイレベルとなる期間が、クロック通過期間となる。一方の導通端子がトランジスタ１１のゲートに接続されるトランジスタの中で、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタ１２、１４のチャネル長をトランジスタ１１のチャネル長よりも長くする。これにより、クロック通過期間におけるリーク電流を削減し、トランジスタ１１のゲート電位の変動を抑制して、出力信号の鈍りを防止する。

Description

シフトレジスタ
　本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。
　アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に表示データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査信号線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。点順次駆動を行う表示装置では、データ信号線駆動回路の内部に同様のシフトレジスタが設けられる。
　また、液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、走査信号線駆動回路を画素回路と一体に形成することがある。この場合には、製造コストを削減するために、走査信号線駆動回路として機能するシフトレジスタを、ＴＦＴと同じ導電型のトランジスタ（具体的には、Ｎチャネル型トランジスタ）で形成することが好ましい。
　Ｎチャネル型トランジスタで構成されたシフトレジスタでは、クロック信号をそのままの電圧レベルで出力するために、図１８に示すブートストラップ回路が使用される。図１８に示す回路では、入力信号ＩＮがローレベルからハイレベルに変化すると、ダイオード接続されたトランジスタ９２を介してノードＮ９の電位もハイレベルに変化し、トランジスタ９１はオン状態になる。その後に入力信号ＩＮがローレベルに変化すると、トランジスタ９２はオフ状態になり、ノードＮ９はフローティング状態になるが、トランジスタ９１はオン状態を保つ。
　この状態でクロック信号ＣＫがローレベルからハイレベルに変化すると、トランジスタ９１のゲート・ソース間に存在するコンデンサ９３の作用（ブートストラップ効果）によって、ノードＮ９の電位は（２×Ｖｃｋ）程度にまで上昇する（ただし、Ｖｃｋはクロック信号ＣＫの振幅）。このため、振幅Ｖｃｋを有するクロック信号ＣＫはトランジスタ９１を電圧降下することなく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。
　なお、ブートストラップ回路を含むシフトレジスタについては、例えば、特許文献１～３に記載されている。
日本国特開２００５－５０５０２号公報 国際公開第９２／１５９９２号パンフレット 日本国特開平８－８７８９７号公報
　上記従来のシフトレジスタには、出力トランジスタのゲート電位がリーク電流によって変動するために、出力信号が鈍るという問題がある。図１８に示す回路には、クロック信号ＣＫを出力した後にノードＮ９の電位をローレベルに変化させるために、ノードＮ９と接地の間にトランジスタ９４が設けられる（図１９を参照）。ノードＮ９の電位がＶｃｋ以上である間、トランジスタ９４は制御信号ＣＴＲＬを用いてオフ状態に制御される。
　ところが、トランジスタ９４のドレイン・ソース間に電位差（２×Ｖｃｋ）が印加されている間、トランジスタ９４には通常よりも大きなリーク電流が流れる。このため、ノードＮ９の電位は（２×Ｖｃｋ）から時間の経過と共に低下し、出力信号ＯＵＴに鈍りが発生する（図２０を参照）。
　例えば、アモルファスシリコンＴＦＴ液晶パネルの中には、一般的なＴＮ（Twisted Nematic ）モード液晶パネルと比べて、走査信号線のハイレベル電位を高くする必要があるものがある。このような液晶パネルに走査信号線駆動回路を一体に形成する場合、シフトレジスタ内のトランジスタのドレイン・ソース間に４０Ｖを高い超える電圧が印加されることがある。このように高いハイレベル電位が必要とされる場合には、出力信号に鈍りが発生しやすい。また、出力信号の鈍りは、高温時にも発生しやすい。シフトレジスタの出力信号が鈍ると、シフトレジスタを含む表示装置などが誤動作しやすくなる。
　それ故に、本発明は、出力信号の鈍りを防止したシフトレジスタを提供することを目的とする。
　本発明の第１の局面は、単位回路を多段接続して構成されたシフトレジスタであって、
　前記単位回路は、
　　クロック端子と出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタと、
　　一方の導通端子が前記出力トランジスタのゲートに接続された１以上の制御トランジスタとを含み、
　　前記出力トランジスタがオン状態で前記クロック信号がハイレベルとなるクロック通過期間では、前記出力トランジスタのゲート電位が前記クロック信号のハイレベル電位よりも高くなるように構成されており、
　前記制御トランジスタの中に、前記出力トランジスタよりもチャネル長が長いトランジスタが含まれていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが含まれており、当該トランジスタのチャネル長が前記出力トランジスタのチャネル長よりも長いことを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が固定的に印加されるトランジスタが含まれており、当該トランジスタのチャネル長が前記出力トランジスタのチャネル長よりも長いことを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にクロック通過期間ではローレベルとなる信号が与えられるトランジスタが含まれており、当該トランジスタのチャネル長が前記出力トランジスタのチャネル長よりも長いことを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが複数含まれており、当該複数のトランジスタのチャネル長がいずれも前記出力トランジスタのチャネル長よりも長いことを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記制御トランジスタの中に、前記出力トランジスタよりもチャネル長が０．５μｍ以上長いトランジスタが含まれていることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記出力トランジスタのゲートは、前記出力トランジスタの前記出力端子側の導通端子と容量結合されていることを特徴とする。
　本発明の第８の局面は、２次元状に配置された複数の画素回路と、
　第１～第７のいずれかの局面に係るシフトレジスタを含んだ駆動回路とを備えた表示装置である。
　本発明の第１の局面によれば、出力トランジスタのゲートに接続された制御トランジスタのチャネル長を長くすることにより、クロック通過期間において制御トランジスタを流れるリーク電流を削減し、出力トランジスタのゲート電位の変動を抑制することができる。これにより、出力信号の鈍りを防止することができる。
　本発明の第２の局面によれば、出力トランジスタのゲートに、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが接続されている場合に、当該トランジスタのチャネル長を長くすることにより、クロック通過期間において当該トランジスタを流れるリーク電流を削減し、出力トランジスタのゲート電位の変動を抑制して、出力信号の鈍りを防止することができる。
　本発明の第３の局面によれば、出力トランジスタのゲートに、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が固定的に印加されるトランジスタが接続されている場合に、当該トランジスタのチャネル長を長くすることにより、クロック通過期間において当該トランジスタを流れるリーク電流を削減し、出力トランジスタのゲート電位の変動を抑制して、出力信号の鈍りを防止することができる。
　本発明の第４の局面によれば、出力トランジスタのゲートに、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にクロック通過期間ではローレベルとなる信号が与えられるトランジスタが接続されている場合に、当該トランジスタのチャネル長を長くすることにより、クロック通過期間において当該トランジスタを流れるリーク電流を削減し、出力トランジスタのゲート電位の変動を抑制して、出力信号の鈍りを防止することができる。
　本発明の第５の局面によれば、出力トランジスタのゲートに、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが複数接続されている場合に、当該複数のトランジスタのチャネル長をすべて長くすることにより、クロック通過期間において当該複数のトランジスタを流れるリーク電流を削減し、出力トランジスタのゲート電位の変動を抑制して、出力信号の鈍りを効果的に防止することができる。
　本発明の第６の局面によれば、出力トランジスタのゲートに接続された制御トランジスタのチャネル長を出力トランジスタのチャネル長よりも０．５μｍ以上長くすることにより、トランジスタのチャネル長に±０．２μｍ程度の製造ばらつきが発生する場合でも、出力トランジスタのゲート電位の変動を抑制し、出力信号の鈍りを防止する効果を奏することができる。
　本発明の第７の局面によれば、出力トランジスタのゲートを出力端子側の導通端子と容量結合することにより、クロック通過期間では出力トランジスタのゲート電位がクロック信号のハイレベル電位よりも高くなる単位回路を容易に構成することができる。
　本発明の第８の局面によれば、出力信号の鈍りを防止したシフトレジスタを含む駆動回路を用いることにより、表示装置の誤動作を防止することができる。
本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタに含まれる単位回路の回路図である。 図１に示すシフトレジスタのタイミングチャートである。 図１に示すシフトレジスタを含む液晶表示装置の構成を示すブロック図である。 トランジスタのチャネル長とリーク電流の関係を示す図である。 本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。 図６に示すシフトレジスタに含まれる単位回路の回路図である。 図６に示すシフトレジスタのタイミングチャートである。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 図９に示すシフトレジスタに含まれる単位回路の回路図である。 図９に示すシフトレジスタのタイミングチャートである。 本発明の第４の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１２に示すシフトレジスタに含まれる単位回路の回路図である。 図１２に示すシフトレジスタのタイミングチャートである。 本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１５に示すシフトレジスタに含まれる単位回路の回路図である。 図１５に示すシフトレジスタのタイミングチャートである。 ブートストラップ回路の回路図である。 ブートストラップ回路の出力信号が鈍る理由を示す図である。 ブートストラップ回路の出力信号が鈍る様子を示す図である。
　以下、図面を参照して、本発明の各実施形態に係るシフトレジスタについて説明する。以下の説明では、特に断らない限り、ハイレベル電位をＶｃｋ、ローレベル電位を０とする。また、回路のある端子経由で入力または出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。ｎとｍは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１は、ｎ個の単位回路１０を多段接続して構成されている。単位回路１０は、入力端子ＩＮａ、ＩＮｂ、クロック端子ＣＫ、電源端子ＶＳＳ、および、出力端子ＯＵＴを有する。
　シフトレジスタ１には外部から、スタートパルスＳＰ、エンドパルスＥＰ、２相のクロック信号ＣＫ１、ＣＫ２、および、ローレベル電位ＶＳＳが供給される。スタートパルスＳＰは、１段目の単位回路１０の入力端子ＩＮａに与えられる。エンドパルスＥＰは、ｎ段目の単位回路１０の入力端子ＩＮｂに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１０のクロック端子ＣＫに与えられる。クロック信号ＣＫ２は、偶数段目の単位回路１０のクロック端子ＣＫに与えられる。ローレベル電位ＶＳＳは、すべての単位回路１０の電源端子ＶＳＳに与えられる。単位回路１０の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されると共に、後段の単位回路１０の入力端子ＩＮａと前段の単位回路１０の入力端子ＩＮｂに与えられる。
　図２は、シフトレジスタ１に含まれる単位回路１０の回路図である。単位回路１０の回路構成は、特許文献１に記載された回路と同じである。単位回路１０は、トランジスタのサイズに後述する特徴を有する点で、特許文献１に記載された回路と相違する。
　図２に示すように、単位回路１０は、Ｎチャネル型のトランジスタ１１～１５、および、コンデンサ１６を含んでいる。トランジスタ１１のドレインはクロック端子ＣＫに接続され、ソースは出力端子ＯＵＴに接続される。トランジスタ１２のドレインとゲートは入力端子ＩＮａに接続され、ソースはトランジスタ１１のゲートに接続される。トランジスタ１１のゲート・ソース間には、コンデンサ１６が設けられる。トランジスタ１３のドレインは出力端子ＯＵＴに接続され、トランジスタ１４のドレインはトランジスタ１１のゲートに接続される。トランジスタ１３、１４のゲートは入力端子ＩＮｂに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ１５のドレインはトランジスタ１１のゲートに接続され、ゲートはクロック端子ＣＫに接続され、ソースは出力端子ＯＵＴに接続される。
　トランジスタ１１は、クロック端子と出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタとして機能する。また、トランジスタ１１のゲートは、トランジスタ１１の出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、後述するように、トランジスタ１１がオン状態で、クロック信号ＣＫがハイレベルとなる期間（以下、クロック通過期間という）では、トランジスタ１１のゲート電位はクロック信号ＣＫのハイレベル電位よりも高くなる。以下、トランジスタ１１のゲートが接続されたノードをＮ１という。
　図３は、シフトレジスタ１のタイミングチャートである。図３には、奇数段目の単位回路１０の入出力信号とノードＮ１の電位の変化が記載されている。奇数段目の単位回路１０には、クロック端子ＣＫからクロック信号ＣＫ１が与えられる。クロック信号ＣＫ１は、ハイレベル期間の長さが１／２周期よりもやや短いクロック信号である。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期だけ遅延させた信号である。スタートパルスＳＰ（図示せず）は、シフト動作の開始前に、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけハイレベルになる。エンドパルスＥＰ（図示せず）は、シフト動作の終了後に、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけハイレベルになる。
　時刻ｔ１において、入力信号ＩＮａ（前段の単位回路１０の出力信号）がローレベルからハイレベルに変化すると、ダイオード接続されたトランジスタ１２を介してノードＮ１の電位もハイレベルに変化し、トランジスタ１１はオン状態になる。時刻ｔ２において、入力信号ＩＮａがローレベルに変化すると、トランジスタ１２はオフ状態になり、ノードＮ１はフローティング状態になるが、トランジスタ１１はオン状態を保つ。
　時刻ｔ３において、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化すると、ブートストラップ効果によってノードＮ１の電位は（２×Ｖｃｋ）程度にまで上昇する。トランジスタ１１のゲート電位が十分に高いので、クロック信号ＣＫはトランジスタ１１を電圧降下することなく通過する。クロック信号ＣＫがハイレベルとなる時刻ｔ３から時刻ｔ４までの間、ノードＮ１の電位は（２×Ｖｃｋ）程度になり、出力信号ＯＵＴはハイレベルになる。時刻ｔ４において、ノードＮ１の電位はハイレベルになり、出力信号ＯＵＴはローレベルになる。
　時刻ｔ５において、入力信号ＩＮｂ（後段の単位回路１０の出力信号）がローレベルからハイレベルに変化すると、トランジスタ１３、１４はオン状態になる。トランジスタ１３がオン状態である間、出力端子ＯＵＴにはローレベル電位が印加される。また、トランジスタ１４がオン状態になると、ノードＮ１の電位はローレベルに変化し、トランジスタ１１はオフ状態になる。
　時刻ｔ６において、入力信号ＩＮｂがローレベルに変化すると、トランジスタ１３、１４はオフ状態になる。このとき、ノードＮ１はフローティング状態になるが、トランジスタ１１はオフ状態を保つ。入力信号ＩＮａが次にハイレベルになるまで、トランジスタ１１はオフ状態を保ち、出力信号ＯＵＴはローレベルを保つ。
　トランジスタ１５は、クロック信号ＣＫがハイレベルのときにオン状態になる。このため、出力信号ＯＵＴがローレベルである間に、クロック信号ＣＫがハイレベルになるたびに、ノードＮ１には出力端子ＯＵＴの電位（ローレベル電位）が印加される。このようにトランジスタ１５は、ノードＮ１の電位の変動を防止する機能を有する。
　シフトレジスタ１は、例えば、表示装置の駆動回路などに使用される。図４は、シフトレジスタ１を備えた液晶表示装置の構成を示すブロック図である。図４に示す液晶表示装置１００は、画素アレイ１０１、表示制御回路１０２、走査信号線駆動回路１０３、および、データ信号線駆動回路１０４を備えている。液晶表示装置１００では、シフトレジスタ１は走査信号線駆動回路１０３として使用される。
　図４に示す画素アレイ１０１は、ｎ本の走査信号線Ｇ１～Ｇｎ、ｍ本のデータ信号線Ｓ１～Ｓｍ、および、（ｍ×ｎ）個の画素回路Ｐｉｊを含んでいる。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｍは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、画素回路Ｐｉｊが配置される。このように（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された画素回路Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された画素回路Ｐｉｊに共通して接続される。
　液晶表示装置１００の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と表示データＤＴが供給される。表示制御回路１０２は、これらの信号に基づき、走査信号線駆動回路１０３に対してクロック信号ＣＫ１、ＣＫ２とスタートパルスＳＰを出力し、データ信号線駆動回路１０４に対して制御信号ＳＣと表示データＤＴを出力する。
　走査信号線駆動回路１０３は、ｎ段のシフトレジスタ１で構成されている。シフトレジスタ１は、クロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）に制御する。出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１～Ｇｎに与えられる。これにより、走査信号線Ｇ１～Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。
　データ信号線駆動回路１０４は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１～Ｓｍに対して表示データＤＴに応じた電圧を与える。これにより、選択された１行分の画素回路Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置１００は画像を表示する。
　以下、本実施形態に係るシフトレジスタ１の特徴である、単位回路１０内のトランジスタのサイズについて説明する。単位回路１０内のノードＮ１には、トランジスタ１１以外に、トランジスタ１２、１４、１５が接続されている。このうちトランジスタ１２、１４は、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となる。また、トランジスタ１２のドレインにはクロック通過期間ではローレベルとなる入力信号ＩＮａが印加されており、トランジスタ１４のソースにはローレベル電位が固定的に印加されている。そこで、単位回路１０では、クロック通過期間におけるリーク電流によるノードＮ１の電位の変動（電位降下）を防止するために、トランジスタ１２、１４のチャネル長（ドレイン・ソース間ギャップ長）をトランジスタ１１のチャネル長よりも長くする。
　例えば、従来の設計方法でトランジスタ１１～１５のチャネル幅Ｗとチャネル長Ｌを求めると、以下の結果が得られたとする。
　　トランジスタ１１：Ｗ／Ｌ＝５０００／４μｍ
　　トランジスタ１２：Ｗ／Ｌ＝　７５０／４μｍ
　　トランジスタ１３：Ｗ／Ｌ＝１０００／４μｍ
　　トランジスタ１４：Ｗ／Ｌ＝　７５０／４μｍ
　　トランジスタ１５：Ｗ／Ｌ＝　５００／４μｍ
　本実施形態では、トランジスタ１１、１３、１５のサイズをそのままにして、トランジスタ１２、１４のチャネル長を１．５倍にし、これに合わせてトランジスタ１２、１４のチャネル幅を１．５倍にする。この結果、トランジスタ１２、１４のチャネル幅Ｗとチャネル長Ｌは、以下のようになる。
　　トランジスタ１２：Ｗ／Ｌ＝１１２５／６μｍ
　　トランジスタ１４：Ｗ／Ｌ＝１１２５／６μｍ
　一般に、トランジスタを流れるオン電流Ｉｏｎは、次式（１）で与えられる。ただし、式（１）において、μは移動度、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、Ｃｇｉはゲート絶縁膜の単位面積あたりの容量、Ｖｇはトランジスタのゲート電圧、Ｖｔｈはトランジスタの閾値電圧である。
　　Ｉｏｎ＝１/２×μ×(Ｗ/Ｌ)×Ｃｇｉ×(Ｖｇ－Ｖｔｈ)2 … (１)
　式（１）に示すように、オン電流Ｉｏｎは（Ｗ／Ｌ）に比例する。したがって、トランジスタのチャネル長Ｌを長くしたときに、チャネル幅Ｗを同じ割合で長くすれば、チャネル長を長くする前と同じ量のオン電流を流し、同じオン特性を実現することができる。
　以下、本実施形態に係るシフトレジスタ１の効果を説明する。図１９と図２０を参照して説明したように、ブートストラップ回路を含む従来のシフトレジスタには、出力トランジスタのゲート電位がリーク電流によって変動するために、出力信号が鈍るという問題がある。図５は、トランジスタのチャネル長とリーク電流の関係を示す図である。図５に示すように、チャネル長を長くすると、リーク電流は減少する。例えば、チャネル長を４μｍから６μｍに長くすると、リーク電流は約１／５に減少する。また、図５から分かるように、チャネル長をｋ倍（ただし、ｋ＞１）にしたとき、リーク電流は１／ｋ倍よりも大幅に減少する。このため、上記のようにトランジスタのチャネル長Ｌを長くしたときに、チャネル幅Ｗを同じ割合で長くすれば、リーク電流はチャネル長を長くする前よりも減少する。
　本実施形態に係るシフトレジスタ１は、一方の導通端子がトランジスタ１１（出力トランジスタ）のゲートに接続されたトランジスタ１２、１４、１５のうち、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタ１２、１４のチャネル長は、トランジスタ１１のチャネル長よりも長いという特徴を有する。このため、従来のシフトレジスタと比べて、クロック通過期間において、トランジスタ１２、１４を流れるリーク電流を削減し、ノードＮ１の電位（出力トランジスタのゲート電位）の変動を抑制して、出力信号ＯＵＴの鈍りを小さくすることができる。したがって、本実施形態に係るシフトレジスタ１によれば、出力信号ＯＵＴの鈍りを防止することができる。また、出力信号の鈍りを防止したシフトレジスタ１を表示装置の走査信号線駆動回路として用いることにより、走査信号線を正しく駆動し、表示装置の誤動作を防止することができる。
　なお、単位回路１０では、トランジスタ１１、１３、１５のドレイン・ソース間に、電位差（２×Ｖｃｋ）が印加されることはない。このため、トランジスタ１１、１３、１５を流れるリーク電流は、トランジスタ１２、１４を流れるリーク電流よりも少ない。トランジスタ１１、１３、１５のチャネル長を長くしても、出力信号ＯＵＴの鈍りの防止には寄与しない一方で、回路量は増加する。したがって、トランジスタ１１、１３、１５のチャネル長には、従来の設計方法で求めた値を使用することが好ましい。
　また、トランジスタ１２、１４のチャネル長を長くするときには、製造ばらつきを考慮して、チャネル長をある程度以上長くする必要がある。例えば、トランジスタのチャネル長に最大で±０．２μｍ程度の製造ばらつきが発生すると仮定すると、最悪の場合には、トランジスタ１２、１４のチャネル長が設計値よりも０．２μｍ短くなり、トランジスタ１１のチャネル長が設計値よりも０．２μｍ長くなる。そこで、上記の製造ばらつきが発生する場合には、トランジスタ１２、１４のチャネル長をトランジスタ１１のチャネル長よりも０．５μｍ以上長くする。これにより、トランジスタのチャネル長に±０．２μｍ程度の製造ばらつきが発生する場合でも、トランジスタ１１のゲート電位の変動を抑制し、出力信号の鈍りを防止する効果を奏することができる。
　（第２の実施形態）
　図６は、本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。図６に示すシフトレジスタ２は、ｎ個の単位回路２０を多段接続して構成されている。単位回路２０は、入力端子ＩＮａ、ＩＮｂ、クロック端子ＣＫ、ＣＫＢ、電源端子ＶＳＳ、クリア端子ＣＬＲ、および、出力端子ＯＵＴを有する。
　シフトレジスタ２には外部から、スタートパルスＳＰ、エンドパルスＥＰ、２相のクロック信号ＣＫ１、ＣＫ２、クリアパルスＣＰ、および、ローレベル電位ＶＳＳが供給される。スタートパルスＳＰは、１段目の単位回路２０の入力端子ＩＮａに与えられる。エンドパルスＥＰは、ｎ段目の単位回路２０の入力端子ＩＮｂに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路２０のクロック端子ＣＫと偶数段目の単位回路２０のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、偶数段目の単位回路２０のクロック端子ＣＫと奇数段目の単位回路２０のクロック端子ＣＫＢに与えられる。クリアパルスＣＰは、すべての単位回路２０のクリア端子ＣＬＲに与えられる。ローレベル電位ＶＳＳは、すべての単位回路２０の電源端子ＶＳＳに与えられる。単位回路２０の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されると共に、後段の単位回路２０の入力端子ＩＮａと前段の単位回路２０の入力端子ＩＮｂに与えられる。
　図７は、シフトレジスタ２に含まれる単位回路２０の回路図である。図７に示すように、単位回路２０は、Ｎチャネル型のトランジスタ１１～１５、２１、２２、および、コンデンサ１６を含んでいる。単位回路２０は、第１の実施形態に係る単位回路１０にトランジスタ２１、２２を追加したものである。単位回路２０の構成要素のうち、単位回路１０と同じ構成要素については、同一の参照符号を付して説明を省略する。
　トランジスタ２１のドレインは出力端子ＯＵＴに接続され、ゲートはクロック端子ＣＫＢに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ２２のドレインはトランジスタ１１のゲートに接続され、ゲートはクリア端子ＣＬＲに接続され、ソースは電源端子ＶＳＳに接続される。以下、トランジスタ１１のゲートが接続されたノードをＮ２という。
　図８は、シフトレジスタ２のタイミングチャートである。図８に示すタイミングチャートは、図３に示すタイミングチャートと同様である。図８には、奇数段目の単位回路２０の入出力信号とノードＮ２の電位の変化が記載されている。奇数段目の単位回路２０には、クロック端子ＣＫからクロック信号ＣＫ１が与えられ、クロック端子ＣＫＢからクロック信号ＣＫ２が与えられる。クリアパルスＣＰ（図示せず）は、シフト動作の開始前に、所定時間だけハイレベルになる。
　トランジスタ２１は、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルのときにオン状態になる。このため、クロック信号ＣＫＢがハイレベルになるたびに、出力端子ＯＵＴにはローレベル電位が印加される。このようにトランジスタ２１は、出力信号ＯＵＴを繰り返しローレベルに設定し、出力信号ＯＵＴを安定させる機能を有する。
　トランジスタ２２は、クリア信号ＣＬＲ（クリアパルスＣＰ）がハイレベルのときにオン状態になる。このとき、ノードＮ２にはローレベル電位が印加される。このようにトランジスタ２２は、ノードＮ２の電位をローレベルに初期化する機能を有する。シフトレジスタ２は、第１の実施形態に係るシフトレジスタ１と同様の形態で使用される。
　単位回路２０内のノードＮ２には、トランジスタ１１以外に、トランジスタ１２、１４、１５、２２が接続されている。このうちトランジスタ１２、１４、２２は、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となる。また、トランジスタ１２のドレインにはクロック通過期間ではローレベルとなる入力信号ＩＮａが印加されており、トランジスタ１４、２２のソースにはローレベル電位が固定的に印加されている。単位回路２０では、トランジスタ１２、１４、２２のチャネル長をトランジスタ１１のチャネル長よりも長くすることにより、出力信号ＯＵＴの鈍りを防止することができる。
　（第３の実施形態）
　図９は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図９に示すシフトレジスタ３は、ｎ個の単位回路３０を多段接続して構成されている。単位回路３０は、入力端子ＩＮａ、ＩＮｂ、クロック端子ＣＫ、ＣＫＢ、電源端子ＶＳＳ、クリア端子ＣＬＲ、および、出力端子ＯＵＴを有する。シフトレジスタ３における単位回路３０間の信号線の接続形態は、第２の実施形態と同じである。
　図１０は、シフトレジスタ３に含まれる単位回路３０の回路図である。図１０に示すように、単位回路３０は、Ｎチャネル型のトランジスタ１１～１４、２１、２２、３１～３４、および、コンデンサ１６を含んでいる。単位回路３０は、第２の実施形態に係る単位回路２０からトランジスタ１５を削除し、トランジスタ３１～３４を追加したものである。単位回路３０の構成要素のうち、単位回路１０、２０と同じ構成要素については、同一の参照符号を付して説明を省略する。
　トランジスタ３１のドレインはトランジスタ２１のゲートに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ３１のゲートには、トランジスタ３２のソース、および、トランジスタ３３、３４のドレインが接続される。トランジスタ３２のドレインとゲートは、クロック端子ＣＫＢに接続される。トランジスタ３３のゲートはトランジスタ１１のゲートに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ３４のゲートはクロック端子ＣＫに接続され、ソースは電源端子ＶＳＳに接続される。以下、トランジスタ１１のゲートが接続されたノードをＮ３、トランジスタ３１のゲートが接続されたノードをＮ３１という。
　図１１は、シフトレジスタ３のタイミングチャートである。図１１に示すタイミングチャートは、図３に示すタイミングチャートと同様である。図１１には、奇数段目の単位回路３０の入出力信号とノードＮ３、Ｎ３１の電位の変化が記載されている。
　トランジスタ３２は、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルのときにオン状態になる。このとき、ノードＮ３１には、クロック信号ＣＫＢのハイレベル電位が印加される。トランジスタ３３は、ノードＮ３の電位がＶｃｋ以上のときにオン状態になる。このとき、ノードＮ３１にはローレベル電位が印加される。トランジスタ３４は、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルのときにオン状態になる。このとき、ノードＮ３１にはローレベル電位が印加される。
　このため、ノードＮ３１の電位は、クロック信号ＣＫがローレベル、クロック信号ＣＫＢがハイレベル、かつ、ノードＮ３の電位がローレベルのときにはハイレベルになり、それ以外のときにはローレベルになる。トランジスタ３１は、ノードＮ３１の電位がハイレベルのときにはオン状態になる。このとき、ノードＮ３には、ローレベル電位が印加される。このようにトランジスタ３１～３４は、ノードＮ３の電位に印加されたローレベル電位を維持する機能を有する。シフトレジスタ３は、第１の実施形態に係るシフトレジスタ１と同様の形態で使用される。
　単位回路３０内のノードＮ３には、トランジスタ１１以外に、トランジスタ１２、１４、２２、３１、３３が接続されている。このうちトランジスタ１２、１４、２２、３１は、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となる。また、トランジスタ１２のドレインにはクロック通過期間ではローレベルとなる入力信号ＩＮａが印加されており、トランジスタ１４、２２、３１のソースにはローレベル電位が固定的に印加されている。単位回路３０では、トランジスタ１２、１４、２２、３１のチャネル長をトランジスタ１１のチャネル長よりも長くすることにより、出力信号ＯＵＴの鈍りを防止することができる。
　（第４の実施形態）
　図１２は、本発明の第４の実施形態に係るシフトレジスタの構成を示すブロック図である。図１２に示すシフトレジスタ４は、ｎ個の単位回路４０を多段接続して構成されている。単位回路４０は、入力端子ＩＮ、クロック端子ＣＫａ、ＣＫｂ、電源端子ＶＤＤ、ＶＳＳ、および、出力端子ＯＵＴを有する。ｎ個の単位回路４０は、１段目、４段目、７段目などを含む第１グループと、２段目、５段目、８段目などを含む第２グループと、３段目、６段目、９段目などを含む第３グループとに分けられる。
　シフトレジスタ４には外部から、スタートパルスＳＰ、３相のクロック信号ＣＫ１～ＣＫ３、ハイレベル電位ＶＤＤ、および、ローレベル電位ＶＳＳが供給される。スタートパルスＳＰは、１段目の単位回路４０の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、第１グループ内の単位回路４０のクロック端子ＣＫａと、第２グループ内の単位回路４０のクロック端子ＣＫｂに与えられる。クロック信号ＣＫ２は、第２グループ内の単位回路４０のクロック端子ＣＫａと、第３グループ内の単位回路４０のクロック端子ＣＫｂに与えられる。クロック信号ＣＫ３は、第３グループ内の単位回路４０のクロック端子ＣＫａと、第１グループ内の単位回路４０のクロック端子ＣＫｂに与えられる。ハイレベル電位ＶＤＤは、すべての単位回路４０の電源端子ＶＤＤに与えられる。ローレベル電位ＶＳＳは、すべての単位回路４０の電源端子ＶＳＳに与えられる。単位回路４０の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されると共に、後段の単位回路４０の入力端子ＩＮに与えられる。
　図１３は、シフトレジスタ４に含まれる単位回路４０の回路図である。単位回路４０の回路構成は、特許文献２に記載された回路と同じである。ただし、図１３には、特許文献２では明示的に記載されていないコンデンサが、明示的に記載されている。単位回路４０は、トランジスタのサイズに第１の実施形態と同様の特徴を有する点で、特許文献２に記載された回路と相違する。
　図１３に示すように、単位回路４０は、Ｎチャネル型のトランジスタ４１～４６、および、コンデンサ４７を含んでいる。トランジスタ４１のドレインはクロック端子ＣＫａに接続され、ソースは出力端子ＯＵＴに接続される。トランジスタ４２のドレインは電源端子ＶＤＤに接続され、ゲートは入力端子ＩＮに接続され、ソースはトランジスタ４１のゲートに接続される。トランジスタ４１のゲート・ソース間には、コンデンサ４７が設けられる。
　トランジスタ４３のドレインは出力端子ＯＵＴに接続され、トランジスタ４４のドレインはトランジスタ４１のゲートに接続される。トランジスタ４３、４４のゲートは互いに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ４５のドレインは電源端子ＶＤＤに接続され、ゲートはクロック端子ＣＫｂに接続され、ゲートはトランジスタ４３、４４のゲートに接続される。トランジスタ４６のドレインはトランジスタ４３、４４のゲートに接続され、ゲートは入力端子ＩＮに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ４１は、クロック端子と出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタとして機能する。また、トランジスタ４１のゲートは、トランジスタ４１の出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、トランジスタ４１がオン状態で、クロック信号ＣＫａがハイレベルとなるクロック通過期間では、トランジスタ４１のゲート電位はクロック信号ＣＫａのハイレベル電位よりも高くなる。以下、トランジスタ４１のゲートが接続されたノードをＮ４、トランジスタ４３、４４のゲートが接続されたノードをＮ４１という。
　図１４は、シフトレジスタ４のタイミングチャートである。図１４には、第１グループ内の単位回路４０の入出力信号とノードＮ４、Ｎ４１の電位の変化が記載されている。第１グループ内の単位回路４０には、クロック端子ＣＫａからクロック信号ＣＫ１が与えられ、クロック端子ＣＫｂからクロック信号ＣＫ３が与えられる。クロック信号ＣＫ１は、ハイレベル期間の長さがほぼ１／２周期となるクロック信号である。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／３周期遅延させた信号である。クロック信号ＣＫ３は、クロック信号ＣＫ１を２／３周期遅延させた信号である。
　時刻ｔ１において、クロック信号ＣＫｂ（クロック信号ＣＫ３）と入力信号ＩＮ（前段の単位回路４０の出力信号）がローレベルからハイレベルに変化すると、トランジスタ４２、４５、４６はオン状態になる。このとき、ノードＮ４の電位はハイレベルになり、トランジスタ４１はオン状態になる。また、トランジスタ４６のサイズはトランジスタ４５のサイズよりも十分に大きいので、ノードＮ４１の電位はローレベルになる。このため、トランジスタ４３、４４はオフ状態になる。
　時刻ｔ２において、クロック信号ＣＫａ（クロック信号ＣＫ１）がローレベルからハイレベルに変化すると、ブートストラップ効果によってノードＮ４の電位は（２×Ｖｃｋ）程度にまで上昇する。トランジスタ４１のゲート電位が十分に高いので、クロック信号ＣＫａはトランジスタ４１を電圧降下することなく通過する。クロック信号ＣＫａがハイレベルとなる時刻ｔ２から時刻ｔ４までの間、ノードＮ４の電位は（２×Ｖｃｋ）程度になり、出力信号ＯＵＴはハイレベルになる。時刻ｔ４において、ノードＮ４の電位はハイレベルになり、出力信号ＯＵＴはローレベルになる。
　なお、時刻ｔ３において、クロック信号ＣＫｂと入力信号ＩＮがローレベルに変化し、トランジスタ４２、４５、４６はオフ状態になる。このとき、ノードＮ４、Ｎ４１はフローティング状態になるが、ノードＮ１、Ｎ４１の電位は変化しないので、トランジスタ４１、４３、４４の状態は変化しない。
　時刻ｔ５において、クロック信号ＣＫｂがハイレベルに変化すると、トランジスタ４５はオン状態になる。このとき、入力信号ＩＮはローレベルで、トランジスタ４６はオフ状態であるので、ノードＮ４１の電位はハイレベルになる。このため、トランジスタ４３、４４はオン状態になる。トランジスタ４３がオン状態である間、出力端子ＯＵＴにはローレベル電位が印加される。また、トランジスタ４４がオン状態になると、ノードＮ４の電位はローレベルに変化し、トランジスタ４１はオフ状態になる。入力信号ＩＮが次にハイレベルになるまで、トランジスタ４１はオフ状態を保ち、出力信号ＯＵＴはローレベルを保つ。シフトレジスタ４は、第１の実施形態に係るシフトレジスタ１と同様の形態で使用される。
　単位回路４０内のノードＮ４には、トランジスタ４１以外に、トランジスタ４２、４４が接続されている。このうちトランジスタ４４は、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となる。また、トランジスタ４４のソースにはローレベル電位が固定的に印加されている。単位回路４０では、トランジスタ４４のチャネル長をトランジスタ４１のチャネル長よりも長くすることにより、出力信号ＯＵＴの鈍りを防止することができる。
　（第５の実施形態）
　図１５は、本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。図１５に示すシフトレジスタ５は、ｎ個の単位回路５０を多段接続して構成されている。単位回路５０は、入力端子ＩＮａ、ＩＮｂ、クロック端子ＣＫ、電源端子ＶＳＳ、および、出力端子ＯＵＴを有する。ｎ個の単位回路５０は、第４の実施形態と同様に、３個のグループに分類される。
　シフトレジスタ５には外部から、スタートパルスＳＰ、エンドパルスＥＰ１、ＥＰ２、３相のクロック信号ＣＫ１～ＣＫ３、および、ローレベル電位ＶＳＳが供給される。スタートパルスＳＰは、１段目の単位回路５０の入力端子ＩＮａに与えられる。エンドパルスＥＰ１は、（ｎ－１）段目の単位回路５０の入力端子ＩＮｂに与えられる。エンドパルスＥＰ２は、ｎ段目の単位回路５０の入力端子ＩＮｂに与えられる。クロック信号ＣＫ１～ＣＫ３は、それぞれ、第１～第３グループ内の単位回路５０のクロック端子ＣＫに与えられる。ローレベル電位ＶＳＳは、すべての単位回路５０の電源端子ＶＳＳに与えられる。単位回路５０の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されると共に、後段の単位回路５０の入力端子ＩＮａと２段前の単位回路５０の入力端子ＩＮｂに与えられる。
　図１６は、シフトレジスタ５に含まれる単位回路５０の回路図である。単位回路５０の回路構成は、特許文献３に記載された回路と同じである。単位回路５０は、トランジスタのサイズに第１の実施形態と同様の特徴を有する点で、特許文献３に記載された回路と相違する。
　図１６に示すように、単位回路５０は、Ｎチャネル型のトランジスタ５１～５４、および、コンデンサ５５を含んでいる。トランジスタ５１のドレインはクロック端子ＣＫに接続され、ソースは出力端子ＯＵＴに接続される。トランジスタ５２のドレインとゲートは入力端子ＩＮａに接続され、ソースはトランジスタ５１のゲートに接続される。トランジスタ５１のゲート・ソース間には、コンデンサ５５が設けられる。トランジスタ５３のドレインは出力端子ＯＵＴに接続され、ゲートには所定の電圧Ｖｃ１が印加され、ソースは電源端子ＶＳＳに接続される。電圧Ｖｃ１は、トランジスタ５３をオン状態にする電圧である。トランジスタ５３は、出力端子ＯＵＴにローレベル電位を継続的に印加するプルダウントランジスタとして機能する。トランジスタ５４のドレインはトランジスタ５１のゲートに接続され、ゲートは入力端子ＩＮｂに接続され、ソースは電源端子ＶＳＳに接続される。
　トランジスタ５１は、クロック端子と出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタとして機能する。また、トランジスタ５１のゲートは、トランジスタ５１の出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、トランジスタ５１がオン状態で、クロック信号ＣＫがハイレベルとなるクロック通過期間では、トランジスタ５１のゲート電位はクロック信号ＣＫのハイレベル電位よりも高くなる。以下、トランジスタ５１のゲートが接続されたノードをＮ５という。
　図１７は、シフトレジスタ５のタイミングチャートである。図１７には、第１グループ内の単位回路５０の入出力信号とノードＮ５の電位の変化が記載されている。第１グループ内の単位回路５０には、クロック端子ＣＫからクロック信号ＣＫ１が与えられる。図１７に示すように、クロック信号ＣＫ１は、ハイレベル期間の長さが１／３周期よりもやや短いクロック信号である。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／３周期だけ遅延させた信号である。クロック信号ＣＫ３は、クロック信号ＣＫ１を２／３周期だけ遅延させた信号である。
　時刻ｔ１において、入力信号ＩＮａ（前段の単位回路５０の出力信号）がローレベルからハイレベルに変化すると、ダイオード接続されたトランジスタ５２を介してノードＮ５の電位もハイレベルに変化し、トランジスタ５１はオン状態になる。時刻ｔ２において、入力信号ＩＮａがローレベルに変化すると、トランジスタ５２はオフ状態になり、ノードＮ５はフローティング状態になるが、トランジスタ５１はオン状態を保つ。
　時刻ｔ３において、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化すると、ブートストラップ効果によってノードＮ５の電位は（２×Ｖｃｋ）程度にまで上昇する。トランジスタ５１のゲート電位が十分に高いので、クロック信号ＣＫはトランジスタ５１を電圧降下することなく通過する。クロック信号ＣＫがハイレベルとなる時刻ｔ３から時刻ｔ４までの間、ノードＮ５の電位は（２×Ｖｃｋ）程度になり、出力信号ＯＵＴはハイレベルになる。時刻ｔ４において、ノードＮ５の電位はハイレベルになり、出力信号ＯＵＴはローレベルになる。
　時刻ｔ５において、入力信号ＩＮｂ（２段後の単位回路５０の出力信号）がローレベルからハイレベルに変化すると、トランジスタ５４はオン状態になる。このとき、ノードＮ５の電位はローレベルに変化し、トランジスタ５１はオフ状態になる。入力信号ＩＮａが次にハイレベルになるまで、トランジスタ５１はオフ状態を保ち、出力信号ＯＵＴはローレベルを保つ。シフトレジスタ５は、第１の実施形態に係るシフトレジスタ１と同様の形態で使用される。
　単位回路５０内のノードＮ５には、トランジスタ５１以外に、トランジスタ５２、５４が接続されている。トランジスタ５２、５４は、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となる。また、トランジスタ５２のドレインにはクロック通過期間ではローレベルとなる入力信号ＩＮａが印加されており、トランジスタ５４のソースにはローレベル電位が固定的に印加されている。単位回路５０では、トランジスタ５２、５４のチャネル長をトランジスタ５１のチャネル長よりも長くすることにより、出力信号ＯＵＴの鈍りを防止することができる。
　なお、以上の説明では、一方の導通端子が出力トランジスタのゲートに接続される制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが複数含まれている場合に、当該複数のトランジスタのチャネル長をいずれも出力トランジスタのチャネル長よりも長くすることとした。これにより、出力信号の鈍りを効果的に防止することができる。これに代えて、上記条件を満たすトランジスタが単位回路内に複数含まれる場合でも、そのうち一部のトランジスタについてのみ、チャネル長を出力トランジスタのチャネル長よりも長くしてもよい。例えば、上記条件を満たす複数のトランジスタのうちリーク電流が最大となるトランジスタのチャネル長のみを出力トランジスタのチャネル長よりも長くしてもよい。
　また、以上の説明では、単位回路にブートストラップ回路用のコンデンサを設けることとしたが、出力トランジスタのゲート・ソース間に存在する寄生容量をブートストラップ用のコンデンサとして用いてもよい。
　以上に示すように、本発明のシフトレジスタによれば、出力トランジスタのゲートに接続された制御トランジスタのチャネル長を長くすることにより、クロック通過期間において制御トランジスタを流れるリーク電流を削減し、出力トランジスタのゲート電位の変動を抑制し、出力信号の鈍りを防止することができる。
　本発明のシフトレジスタは、出力信号の鈍りを防止できるという効果を奏するので、表示装置（例えば、液晶表示装置）の駆動回路などに利用することができる。
　１、２、３、４、５…シフトレジスタ
　１０、２０、３０、４０、５０…単位回路
　１１～１５、２１、２２、３１～３４、４１～４６、５１～５４…トランジスタ
　１６、４７、５５…コンデンサ
　１００…液晶表示装置
　１０１…画素アレイ
　１０２…表示制御回路
　１０３…走査信号線駆動回路
　１０４…データ信号線駆動回路

Claims (8)

  1. 　単位回路を多段接続して構成されたシフトレジスタであって、
    　前記単位回路は、
    　　クロック端子と出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタと、
    　　一方の導通端子が前記出力トランジスタのゲートに接続された１以上の制御トランジスタとを含み、
    　　前記出力トランジスタがオン状態で前記クロック信号がハイレベルとなるクロック通過期間では、前記出力トランジスタのゲート電位が前記クロック信号のハイレベル電位よりも高くなるように構成されており、
    　前記制御トランジスタの中に、前記出力トランジスタよりもチャネル長が長いトランジスタが含まれていることを特徴とする、シフトレジスタ。
  2. 　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが含まれており、当該トランジスタのチャネル長が前記出力トランジスタのチャネル長よりも長いことを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が固定的に印加されるトランジスタが含まれており、当該トランジスタのチャネル長が前記出力トランジスタのチャネル長よりも長いことを特徴とする、請求項２に記載のシフトレジスタ。
  4. 　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にクロック通過期間ではローレベルとなる信号が与えられるトランジスタが含まれており、当該トランジスタのチャネル長が前記出力トランジスタのチャネル長よりも長いことを特徴とする、請求項２に記載のシフトレジスタ。
  5. 　前記制御トランジスタの中に、クロック通過期間ではゲートにローレベル電位が与えられてオフ状態となり、他方の導通端子にローレベル電位が印加されるトランジスタが複数含まれており、当該複数のトランジスタのチャネル長がいずれも前記出力トランジスタのチャネル長よりも長いことを特徴とする、請求項２に記載のシフトレジスタ。
  6. 　前記制御トランジスタの中に、前記出力トランジスタよりもチャネル長が０．５μｍ以上長いトランジスタが含まれていることを特徴とする、請求項１に記載のシフトレジスタ。
  7. 　前記出力トランジスタのゲートは、前記出力トランジスタの前記出力端子側の導通端子と容量結合されていることを特徴とする、請求項１に記載のシフトレジスタ。
  8. 　２次元状に配置された複数の画素回路と、
    　請求項１～７のいずれかに記載のシフトレジスタを含んだ駆動回路とを備えた、表示装置。
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