JPH0964375A

JPH0964375A - 表示駆動装置

Info

Publication number: JPH0964375A
Application number: JP24379095A
Authority: JP
Inventors: Katsuhiko Morosawa; 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-08-28
Filing date: 1995-08-28
Publication date: 1997-03-07
Anticipated expiration: 2015-08-28
Also published as: JP3514000B2

Abstract

(57)【要約】【課題】回路面積の増加を最小限に抑えつつ、トラン
ジスタのリーク電流を小さくして、消費電力を低減する
ことができる表示駆動装置を提供する。【解決手段】ｐＭＯＳトランジスタ２２とｎＭＯＳト
ランジスタ２３とで構成されたＣＭＯＳインバータ回路
２１は、電源とグラウンドとの間にｐＭＯＳトランジス
タ２２とｎＭＯＳトランジスタ２３のソースもしくはド
レインを直列に接続して構成されている。このＣＭＯＳ
インバータ回路２１の各トランジスタのチャネル長は、
通常は６μｍであるが、１０μｍ程度と長くして構成さ
れている。このようなチャネル長の長いトランジスタを
用いたＣＭＯＳインバータ回路２１を、例えば、液晶駆
動回路の最終段のトランジスタにのみ採用することによ
り、個々のトランジスタのＰＮ接合部分の電界強度が小
さくなり、トランジスタのリーク電流を減少させるとと
もに、回路面積の増大を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示駆動装置に関
し、詳細には、通常のトランジスタよりもチャネル長の
長いトランジスタを用いる表示駆動装置に関する。

【０００２】

【従来の技術】表示駆動装置には、例えば、液晶を駆動
して表示制御を行う液晶駆動装置などがある。この液晶
駆動装置の場合は、表示形態によってセグメント方式と
マトリクス方式とに分けることができる。マトリクス方
式のものは、画像を表示する用途として液晶テレビ、パ
ソコン、ワープロ等の表示装置に用いられている。そし
て、マトリクス方式には、単純マトリクス方式とアクテ
ィブマトリクス方式とがあるが、高画質である上、クロ
ストーク現象のないアクティブマトリクス方式が注目さ
れている。

【０００３】アクティブマトリクス方式による液晶駆動
装置は、１画素毎に設けた液晶駆動素子によって、その
画素の液晶部分に電圧を印加して画像を表示するもので
ある。この液晶駆動素子としては、薄膜トランジスタ
（ＴＦＴ：Thin Film Transis-tor）が近年急速に普及
しつつある。この薄膜トランジスタは、以前のシリコン
単結晶基板上に作られたＭＯＳトランジスタのもつ欠
点、すなわち、表示画面の寸法に制限があること、透過
型にできないこと等を克服する液晶駆動素子として開発
されたものである。この薄膜トランジスタは、ガラス等
の基板上に形成された半導体薄膜の所定領域に不純物を
注入してトランジスタを形成するものである。特に、液
晶表示装置用の半導体薄膜の素材としては、セレン化カ
ドミウム、多結晶シリコン、アモルファスシリコン等が
用いられる。

【０００４】そして、従来、液晶表示装置などのドライ
バ回路をガラス基板上に薄膜トランジスタ（ＴＦＴ）を
使って一体構成する場合は、通常はＣＭＯＳ（Compleme
nta-ry Metal Oxide Semiconductor）回路が用いられ
ている。このＣＭＯＳ回路は、電子によって電流を運ぶ
ｎＭＯＳトランジスタと、正孔によって電流を運ぶｐＭ
ＯＳトランジスタとを対にした相補型のトランジスタ回
路である。

【０００５】例えば、図８は、従来のＣＭＯＳインバー
タ回路１の構成を示す図である。図８に示すように、Ｃ
ＭＯＳインバータ回路１は、電源（Ｖdd）とグラウンド
（ＧＮＤ）との間にｐＭＯＳ２とｎＭＯＳ３の二種類の
トランジスタのソースもしくはドレインを直列に接続し
て構成されている。

【０００６】この図８に示すＣＭＯＳインバータ回路１
は、ＩＮ（入力）が「０」のときに、ｎＭＯＳトランジ
スタ３がオフし、ｐＭＯＳトランジスタ２がオンして電
源Ｖddから「１」がＯＵＴ（出力）される。また、入力
が「１」のときは、ｐＭＯＳトランジスタ２がオフし、
ｎＭＯＳトランジスタ３がオンすることでグラウンドか
ら「０」が出力される。このように、ＣＭＯＳインバー
タ回路は、入力される論理とは反対の論理を出力するこ
とができる。例えば、図９は、図８のＣＭＯＳインバー
タ回路１を構成するｎＭＯＳトランジスタ３の断面構成
図であって、同図（ａ）は、通常のチャネル長からなる
ｎＭＯＳトランジスタの図であり、同図（ｂ）は、
（ａ）よりチャネル長の長いｎＭＯＳトランジスタの図
である。

【０００７】図９（ａ）のｎＭＯＳトランジスタ３を形
成する場合は、ガラス基板４上に所定膜厚の下地絶縁膜
５が形成され、その上の所定位置に幅（Ｗ）６０μｍ、
長さ（Ｌ）６μｍの金属クロムなどからなるゲート電極
６を形成する。そして、下地絶縁膜５とゲート電極６と
を覆うようにゲート絶縁膜７が形成され、そのゲート絶
縁膜７の上には、前記ゲート電極６を中心に半導体層８
が左右方向に延在形成される。

【０００８】この半導体層８には、上記ゲート電極をイ
オン注入用マスクとしてセルフ・アライン（自己整合）
技術により、ｎ型の不純物イオンをドーピングして熱処
理することによって、８１、８３がｎ型不純物注入領
域、８２が真性半導体領域であるチャネル領域を形成す
ることができる。

【０００９】次いで、上記半導体層８とゲート絶縁膜７
の上を覆って平坦化するように層間絶縁膜９が形成され
る。そして、ｎＭＯＳトランジスタ３のソース・ドレイ
ン電極を形成するため、前記層間絶縁膜９を貫いて半導
体層８の両端部に到達するコンタクトホールを異方性エ
ッチングによって形成し、そのコンタクトホール内にア
ルミニウム（Ａｌ）等からなるソース・ドレイン電極１
０を埋め込んで配線することにより、ｎＭＯＳトランジ
スタ３が形成される。

【００１０】また、図９（ｂ）に示すように、（ａ）よ
りチャネル長の長いｎＭＯＳトランジスタ３´を形成す
る場合は、製造工程自体は上記と同様であるが、下地絶
縁膜５上に形成するゲート電極６の長さが６μｍであっ
たのを１０μｍとし、このゲート電極６´をマスクとし
て使い、セルフ・アライン技術によってイオンドーピン
グすることにより、１０μｍと長いチャネル長からなる
チャネル領域８２´を形成することができる。

【００１１】図１０は、ｎＭＯＳトランジスタ３のオフ
電流を検出するための接続例を示す図であって、図１１
は、図９（ａ）に示すチャネル幅（Ｗ）が６０μｍでチ
ャネル長（Ｌ）が６μｍのｎＭＯＳトランジスタのドレ
イン電圧とドレイン電流との関係を示す線図である。

【００１２】図１０に示すように、ｎＭＯＳトランジス
タ３は、ソースとゲートがそれぞれグラウンドに接地さ
れていて、トランジスタがオフ状態にあり、ドレインに
所定のドレイン電圧（Ｖｄ）が印加されるとその電圧に
応じたドレイン電流（Ｉｄ）、いわゆる、オフ電流が流
れる。その関係線図が図１１であり、４Ｖのドレイン電
圧が印加されると、約０．１μＡのドレイン電流が流
れ、６Ｖのドレイン電圧が印加されると、約０．２μＡ
のドレイン電流が流れることがわかる。また、図１２
は、図９（ｂ）に示すチャネル幅（Ｗ）が６０μｍでチ
ャネル長（Ｌ）が１０μｍのｎＭＯＳトランジスタのド
レイン電圧とドレイン電流との関係を示す線図である。

【００１３】図１０に示すように、ｎＭＯＳトランジス
タ３がオフ状態であって、ドレインに所定のドレイン電
圧（Ｖｄ）が印加されるとその電圧に応じたドレイン電
流（Ｉｄ＝オフ電流）が流れる。例えば、図１２に示す
ように、４Ｖのドレイン電圧が印加されると、約０．０
２μＡのドレイン電流が流れ、６Ｖのドレイン電圧が印
加されると、約０．０４μＡのドレイン電流が流れ、
０．１μＡのドレイン電流が流れるためには、約８．５
Ｖのドレイン電圧を印加する必要があることがわかる。

【００１４】さらに、図８のＣＭＯＳトランジスタ１を
構成する他の導電型のｐＭＯＳトランジスタ２では、上
記ｎ型の不純物イオンに代えてｐ型の不純物イオンをド
ーピングすることによって同様に形成することができ、
チャネル長とオフ電流（ｐＭＯＳトランジスタではソー
ス電流、ｎＭＯＳトランジスタではドレイン電流）との
関係は上記したｎＭＯＳトランジスタと同様となる。

【００１５】このように、図１１と図１２とを比較する
とわかるように、チャネル幅が同じ場合に、チャネル長
を６μｍから１０μｍにするとオフ電流が大幅に減少
し、トランジスタの静的な消費電力を低減することがで
きる。これは、トランジスタのチャネル長を短くする
と、ＰＮ接合部分の電界強度が大きくなって、十分なオ
ン電流が得られる反面、オフ電流（リーク電流）が増加
するが、チャネル長を長くすると、ＰＮ接合部分の電界
強度が小さくなって、オン電流が小さくなる反面、オフ
電流（リーク電流）が減少することによる。また、上記
したＣＭＯＳトランジスタは、インバータ回路以外に
も、表示駆動装置を構成するのに必要なラッチ回路、ア
ンド回路、ナンド回路、あるいは、トライステート回路
等を構成することができる。

【００１６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の表示駆動装置にあっては、ＴＦＴで構成され
るＣＭＯＳトランジスタの動作周波数を「ｆ」とし、負
荷容量を「Ｃ」とし、電源電圧を「Ｖdd」とし、リーク
電流を「ＩＬ」とした場合、次式によってＣＭＯＳトラ
ンジスタの消費電力を表わすことができる。

【００１７】Ｗ（消費電力）＝ｆ・Ｃ・Ｖdd（動的な消
費電力）＋ＩＬ・Ｖdd（静的な消費電力）従来のＴＦＴで構成されたＣＭＯＳトランジスタは、上
記式のリーク電流「ＩＬ」の値が大きいため、例えば、
多数のＴＦＴで構成された表示駆動装置全体の消費電力
のうち、リーク電流（静的な消費電力）の占める割合が
大きくならざるを得ないという問題があった。

【００１８】また、表示駆動装置に使用されるＴＦＴに
要求される性能は、液晶を駆動するに十分なオン電流が
得られること、および、オフ状態における保持特性を良
くするためにオフ電流（リーク電流）が極力少ないこと
である。ところが、十分なオン電流を得るためには、チ
ャネル長を短くすればよいが、ＰＮ接合部分の電界強度
が大きくなるため、今度はオフ電流（リーク電流）が増
加するという二律背反の現象が生じる。そこで、表示駆
動装置の消費電力を低減化したい場合は、使用するＴＦ
Ｔのチャネル長を従来よりも長く構成すれば、静的な消
費電力が小さくなって、表示駆動装置全体の消費電力を
低減化することができる。

【００１９】しかしながら、表示駆動装置の全てのＴＦ
Ｔのチャネル長を長くすると、それに伴って十分なオン
電流が得られなくなるばかりか、チャネル長が伸びたこ
とによりトランジスタの実装面積が増加するという問題
が生じる。

【００２０】本発明は、上記課題に鑑みてなされたもの
であって、回路面積の増加を最小限に抑えつつ、十分な
オン電流が得られるとともに、トランジスタの静的な消
費電力であるリーク電流を小さくして、消費電力の低減
化が図れる表示駆動装置を提供することを目的としてい
る。

【００２１】

【課題を解決するための手段】請求項１記載の表示駆動
装置は、表示部に所定の駆動電圧を印加して表示制御を
行う表示駆動回路を備えた表示駆動装置であって、前記
表示駆動回路の少なくとも最終段に使用されるトランジ
スタのチャネル長を、それ以外のトランジスタのチャネ
ル長よりも長く構成することを特徴とする。すなわち、
表示駆動回路の最終段では、駆動能力を高くして十分な
オン電流を得るために大電流となることから、少なくと
もこの部分のトランジスタのチャネル長をそれ以外の部
分のトランジスタのチャネル長よりも長く構成すること
によって、効果的にオフ電流を減少させることができ
る。

【００２２】従って、表示駆動回路の少なくとも最終段
のトランジスタのチャネル長を長く構成することによ
り、トランジスタのＰＮ接合部分の電界強度が小さくな
ることから、オフ電流（リーク電流）を減少させること
ができる。特に、表示駆動回路の最終段のトランジスタ
では、大電流となることから、この部分のトランジスタ
のチャネル長を長くすることによって、効果的にオフ電
流を減少させて、消費電力を少なくすることができる。

【００２３】また、請求項１記載の表示駆動装置は、例
えば、請求項２に記載されるように、液晶セル内にマト
リクス状に画素が形成された液晶表示パネルを駆動する
表示駆動装置であって、前記各画素に表示信号を供給す
る信号側駆動回路内のトライステート回路のトランジス
タのチャネル長を、トライステート回路以外の回路のト
ランジスタのチャネル長よりも長く構成することを特徴
とする。従って、表示駆動回路である信号側駆動回路の
最終段に位置するトライステート回路のトランジスタの
チャネル長を他の回路で用いるトランジスタのチャネル
長よりも長く構成することにより、効果的にオフ電流を
減少させることができるとともに、チャネル長の長いト
ランジスタをトライステート回路に限定して用いている
ため、回路面積の増加を最小限に抑えることができる。

【００２４】また、請求項１記載の表示駆動装置は、例
えば、請求項３に記載されるように、液晶セル内にマト
リクス状に画素が形成された液晶表示パネルを駆動する
表示駆動装置であって、前記各画素に走査信号を供給す
る走査側駆動回路内のバッファ回路のトランジスタのチ
ャネル長を、バッファ回路以外の回路のトランジスタの
チャネル長よりも長く構成することを特徴とする。

【００２５】従って、表示駆動回路である走査側駆動回
路の最終段に位置するバッファ回路のトランジスタのチ
ャネル長を他の回路で用いるトランジスタのチャネル長
よりも長く構成することにより、効果的にオフ電流を減
少させることができるとともに、チャネル長の長いトラ
ンジスタをバッファ回路に限定して用いているため、回
路面積の増加を最小限に抑えることができる。

【００２６】また、請求項４記載の表示駆動装置は、前
記トランジスタがｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとを対にして構成した相補型のＣＭＯＳトラン
ジスタであることを特徴とする。従って、ＣＭＯＳトラ
ンジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジ
スタとを対にして構成されているため、入力されるゲー
ト電圧に対してｎＭＯＳトランジスタかｐＭＯＳトラン
ジスタの一方がオンすると、他方が必ずオフする構造で
あることから、消費電力が少なくて済む上、適正な出力
レベルが得られる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１〜図７は、本発明の表示駆動
装置に係る実施の形態例を示す図であり、ここでは、ガ
ラス基板上に液晶駆動回路と画素部の各画素毎に薄膜ト
ランジスタ（ＴＦＴ）からなるスイッチング素子を一体
形成して、駆動回路一体型液晶表示装置として実施した
ものである。そして、本実施の形態例の特徴は、上記し
た液晶駆動回路の最終段のＣＭＯＳトランジスタのチャ
ネル長を、それ以外のトランジスタのチャネル長よりも
長く構成したことにある。

【００２８】まず、構成を説明する。図１は、液晶駆動
回路の最終段を構成するチャネル長の長いｎＭＯＳおよ
びｐＭＯＳを使ったＣＭＯＳトランジスタからなるイン
バータ回路２１の断面構成図である。インバータ回路２
１は、回路図が従来のインバータ回路の図８と同じであ
るが、液晶駆動回路の最終段に用いられるインバータ回
路のトランジスタのチャネル長が、他の部分に用いられ
るトランジスタのチャネル長よりも長く構成されてい
る。

【００２９】図１のインバータ回路２１は、図８の従来
のＣＭＯＳトランジスタからなるインバータ回路１のｎ
ＭＯＳトランジスタ２とｐＭＯＳトランジスタ３とが、
ｐＭＯＳトランジスタ２２とｎＭＯＳトランジスタ２３
とに対応しており、そのチャネル長が通常は６μｍ程度
であったものを、それぞれ１０μｍ程度のチャネル長で
構成したものである。

【００３０】本実施の形態例のように、トランジスタの
チャネル長を通常よりも長く構成することにより、個々
のトランジスタにおけるＰＮ接合部分の電界強度が小さ
くなるため、トランジスタのオフ電流を減少させること
ができる。特に、このチャネル長の長いトランジスタ
は、液晶駆動回路の最終段のトランジスタにのみ用いて
おり、それ以外の回路には通常のチャネル長からなるト
ランジスタを用いている。このように、表示駆動回路の
最終段のトランジスタでは、駆動能力を高めるため、大
電流となることから、この部分のトランジスタのチャネ
ル長を長くすることによって、効果的にオフ電流を減少
させて消費電力を減少できるとともに、十分なオン電流
も得ることができ、さらに、上記チャネル長の長いトラ
ンジスタを一部に限定して使っているため、回路面積の
増加を最小限に抑えることができる。

【００３１】図１に示すように、本実施の形態に係るＣ
ＭＯＳインバータ回路２１は、ガラス基板２４の表面の
全面に所定膜厚の下地絶縁膜２５が形成される。そし
て、この下地絶縁膜２５の表面の所定位置には、幅
（Ｗ）６０μｍ、長さ（Ｌ）１０μｍの金属クロムなど
からなるゲート電極２６、２７が形成される。さらに、
下地絶縁膜２５とゲート電極２６、２７とを覆うように
ゲート絶縁膜２８が形成され、そのゲート絶縁膜２８の
上には、それぞれのゲート電極２６、２７を中心にして
半導体層２９、３０が左右方向に延在形成される。

【００３２】この半導体層２９、３０には、上記ゲート
電極２６、２７をイオン注入用マスクとしてセルフ・ア
ライン（自己整合）技術によって、ｎ型およびｐ型の不
純物イオンをそれぞれドーピングした後、熱処理が行わ
れる。これにより、半導体層２９では、２９１、２９３
がｐ型不純物注入領域となって、２９２が真性半導体領
域であるチャネル領域となる。

【００３３】また、半導体層３０では、３０１、３０３
がｎ型不純物注入領域となって、３０２が真性半導体領
域であるチャネル領域となる。次いで、上記半導体層２
９、３０とゲート絶縁膜２８の上を覆って平坦化するよ
うに層間絶縁膜３１が形成される。そして、ｐＭＯＳト
ランジスタ２２とｎＭＯＳトランジスタ２３のソース・
ドレイン電極をそれぞれ形成するため、前記層間絶縁膜
３１を貫いて半導体層２９、３０の両端部に到達するコ
ンタクトホールを異方性エッチングによって形成し、そ
のコンタクトホール内にアルミニウム（Ａｌ）等からな
るソース・ドレイン電極３２埋め込んだ後、図８に示す
インバータ回路を構成する配線を行うことにより、ＣＭ
ＯＳインバータ回路２１が形成される。

【００３４】上記したように、液晶駆動回路において、
最終段の回路を構成する１０μｍのチャネル長を持った
トランジスタ以外は、図９（ａ）に示すような従来の６
μｍのチャネル長を持ったトランジスタで構成されてい
る。

【００３５】この６μｍのチャネル長を持ったトランジ
スタを形成する場合は、製造工程自体は上記と同じであ
るが、下地絶縁膜２５上に形成するゲート電極２６、２
７の長さを１０μｍとしたのを６μｍとし、この６μｍ
からなるゲート電極２６、２７をマスクとして使って、
セルフ・アライン技術によりイオンドーピングすること
によって、６μｍのチャネル長からなる通常のトランジ
スタのチャネル領域２９２、３０２を形成することがで
きる。

【００３６】図２は、ｎＭＯＳトランジスタ２３のオン
電流を検出するための接続例を示す図であり、図３は、
図２のトランジスタのオン電流を検出するためのＶｇ−
Ｉｄ特性を示す線図である。図２に示すｎＭＯＳトラン
ジスタ２３は、ソースがグラウンドに接地され、ゲート
にゲート電圧（Ｖｇ）が印加されるとともに、ドレイン
に＋１Ｖのドレイン電圧が印加されている。図２のよう
な接続状態において、上記したゲート電圧（Ｖｇ）の変
化に伴って、ドレインを流れるドレイン電流（Ｉｄ）が
変化する関係を表わしたのが図３である。

【００３７】図３中では、トランジスタのチャネル長
（Ｌ）が６μｍの場合を実線で示し、チャネル長（Ｌ）
が１０μｍの場合を破線で示している。この図３を見る
と、トランジスタのチャネル長が６μｍから１０μｍに
伸びた場合、トランジスタのオン電流の減少は、４０％
程度で済むことがわかる（１／Ｌに比例する）。これに
対して、前述した従来例の図１１と図１２を使って説明
したように、チャネル長を６μｍから１０μｍにした場
合は、オフ電流（リーク電流）が１桁近く減少してお
り、ソース・ドレイン耐圧が向上している。

【００３８】このように、チャネル長（Ｌ）の長いトラ
ンジスタを使用すると、回路の静的な消費電力を効果的
に低減することが可能となる。特に、本実施の形態で
は、チャネル長の長いトランジスタを大電流の流れる液
晶駆動回路の最終段のトランジスタに限定して使用した
ため、効果的に消費電力が低減化できるとともに、回路
面積の増加を抑えることができるという利点がある。こ
の場合、上述した如く、トランジスタのオン電流の減少
は、リーク電流の減少傾向に比べて十分に小さい。

【００３９】もちろん、上記した図２および図３では、
チャネル長の異なるｎＭＯＳトランジスタ２３を例にあ
げて説明したが、図１に示すＣＭＯＳインバータ回路２
１のｐＭＯＳトランジスタ２２の場合も同様であって、
チャネル長を長くすると、効果的に消費電力が低減化で
きるとともに、使用する場所を限定することによって回
路面積の増加を抑えることができる。

【００４０】そして、上記した図１のＣＭＯＳインバー
タ回路２１は、入力が「０」のときに、ｎＭＯＳトラン
ジスタ２３がオフし、ｐＭＯＳトランジスタ２２がオン
して電源Ｖddから「１」が出力される。また、入力が
「１」のときは、ｐＭＯＳトランジスタ２２がオフし
て、ｎＭＯＳトランジスタ２３がオンすることにより、
グラウンドから「０」が出力される。このように、ＣＭ
ＯＳインバータ回路２１は、入力される論理とは反対の
論理が出力される。

【００４１】上記したように、本実施の形態では、チャ
ネル長（Ｌ）の長いトランジスタを使用することによっ
て、トランジスタのＰＮ接合部分の電界強度が小さくな
り、トランジスタのオフ電流（リーク電流）を、オン電
流の減少する割合に比べて大幅に減少させることが可能
となる。特に、チャネル長の長いトランジスタを大電流
の流れる液晶駆動回路の最終段のトランジスタに限定し
て使用しているため、効果的に消費電力が低減化できる
とともに、回路面積の増加を抑えることができるように
なった。

【００４２】次に、図４は、本実施の形態に係る駆動回
路一体型ＴＦＴ−ＬＣＤ４１の概略構成図である。この
駆動回路一体型ＴＦＴ−ＬＣＤ４１は、ガラス基板４５
上に液晶表示パネル（ＴＦＴ−ＬＣＤ：Thin Film Tran
sistor−Liquid Crystal Di-splay）４２と、液晶表示
パネル４２にマトリクス状に配置された各画素のスイッ
チング素子を駆動するゲートドライバ４３と、ドレイン
ドライバ４４とをＣＯＧ（Chip On Glass）技術により
一体形成している。

【００４３】そして、図５は、図４の液晶駆動回路と液
晶表示パネルの具体例の一部を示す図である。図５に示
す液晶表示パネル４２では、各画素毎に接続されたＴＦ
Ｔと、そのＴＦＴが画素電極を介してコモン電極との間
で液晶容量ＬＣを形成している。そして、ゲートドライ
バ４３からは、各ゲートラインＧ１、Ｇ２、Ｇ３、……
に走査信号を順次印加して各走査ラインに接続されたＴ
ＦＴのゲートを駆動して、選択状態と非選択状態とを作
り出す。ここで、ゲートドライバ４３によって選択状態
とした走査ライン上のＴＦＴは、ドレインドライバ４４
から各ドレインラインＤ１、Ｄ２、……に対して表示信
号が印加されると、選択状態にある画素電極に駆動電圧
が印加されて、コモン電極との間の電位差によって液晶
が駆動され、表示制御が行われる。

【００４４】本実施の形態では、液晶駆動回路であるド
レインドライバ４４とゲートドライバ４３の構成に特徴
があるため、ドレインドライバとゲートドライバに分け
てそれぞれの構成と動作を説明する。

【００４５】（ドレインドライバ）図５に示すように、
ドレインドライバ４４は、データ用シフトレジスタ５２
と、ラッチ回路ＬＡ１０１、ＬＡ１０２と、トライステ
ート回路ＴＳ１０１、ＴＳ１０２とで構成されている。
データ用シフトレジスタ５２は、外部回路５１から水平
同期信号φＨおよび水平用クロック信号ＣＰＨが入力さ
れ、水平同期信号φＨを水平用クロック信号ＣＰＨによ
って順次シフトしながら、各出力端子ＤＳＲ１、ＤＳＲ
２からそれぞれラッチ回路ＬＡ１０１、ＬＡ１０２の制
御端子Ｌに対して、映像信号をラッチするためのラッチ
信号を出力する。

【００４６】ラッチ回路ＬＡ１０１、ＬＡ１０２は、各
ドレインラインＤ１、Ｄ２、…に対応した数だけ設けら
れ、その入力端子Ｉは映像信号ラインＬ１００に接続さ
れていて、この映像信号ラインＬ１００には外部回路５
１から２値映像信号ＤＡＴＡが印加されるとともに、上
記したデータ用シフトレジスタ５２から制御端子Ｌにラ
ッチ信号が入力される。映像信号ラインＬ１００から入
力されるシリアルの２値映像信号ＤＡＴＡは、各ラッチ
回路ＬＡ１０１、ＬＡ１０２に入力されるラッチ信号の
タイミングでデータをラッチして、そのラッチデータが
出力端子Ｏから次段のトライステート回路に出力され
る。

【００４７】トライステート回路ＴＳ１０１、ＴＳ１０
２は、ドレインドライバ４４の最終段に各ドレインライ
ンＤ１、Ｄ２、……に対応した数が配置され、上記した
ラッチ回路でラッチしたラッチデータに基づいて、液晶
を交流駆動するための液晶駆動電圧波形を生成する回路
である。トライステート回路ＴＳ１０１、ＴＳ１０２の
制御端子は、それぞれラッチ回路ＬＡ１０１、ＬＡ１０
２の出力端子Ｏに接続されるとともに、各トライステー
ト回路の正電源端子および負電源端子には、出力用正電
源ＶOHおよび出力用負電源ＶOLが接続されている。そし
て、各トライステート回路ＴＳ１０１、ＴＳ１０２、…
…の出力端子には、それぞれドレインラインＤ１、Ｄ
２、……が接続され、各ＴＦＴを介して画素電極に液晶
駆動電圧が供給される。

【００４８】図６は、図５のラッチ回路ＬＡ１０１とト
ライステート回路ＴＳ１０１の具体的構成例を示す図で
ある。図６に示すラッチ回路ＬＡ１０１は、トランスフ
ァーゲートＴＧ１、ＴＧ２と、インバータＩＮ１、ＩＮ
２、ＩＮ３とを備えている。

【００４９】そして、上記したデータ用シフトレジスタ
５２の出力端子ＤＳＲ１は、トランスファーゲートＴＧ
１のＰ側制御端子およびトランスファーゲートＴＧ２の
Ｎ側制御端子に接続されるとともに、インバータＩＮ１
を介してトランスファーゲートＴＧ１のＮ側制御端子お
よびトランスファーゲートＴＧ２のＰ側制御端子に接続
されている。そして、トランスファーゲートＴＧ１の第
１の非制御端子は映像信号ラインＬ１００に接続され、
このトランスファーゲートＴＧ１の第２の非制御端子は
インバータＩＮ２、ＩＮ３を直列に介してトランスファ
ーゲートＴＧ２の第１の非制御端子に接続され、このト
ランスファーゲートＴＧ２の第２の非制御端子はトラン
スファーゲートＴＧ１の第２の非制御端子に接続されて
いる。

【００５０】次に、図６に示すトライステート回路ＴＳ
１０１は、インバータＩＮ４、ＩＮ５、ＩＮ６と、トラ
ンジスタＴＲ１〜ＴＲ８とを備えている。ここでは、上
記トランジスタは、ＴＲ１、ＴＲ２、ＴＲ４、ＴＲ７が
ｐＭＯＳトランジスタであって、ＴＲ３、ＴＲ５、ＴＲ
６、ＴＲ８がｎＭＯＳトランジスタで構成されている。

【００５１】そこで、上記したラッチ回路ＬＡ１０１の
インバータＩＮ２とＩＮ３の接続部からは、トライステ
ート回路ＴＳ１０１のインバータＩＮ４、ＩＮ５、ＩＮ
６を直列に介してｐＭＯＳトランジスタＴＲ１およびｎ
ＭＯＳトランジスタＴＲ５のそれぞれのゲートに接続さ
れる。また、前記インバータＩＮ５とＩＮ６の接続部
は、ｐＭＯＳトランジスタＴＲ２およびｎＭＯＳトラン
ジスタＴＲ３のそれぞれのゲートに接続される。

【００５２】さらに、ｐＭＯＳトランジスタＴＲ４およ
びｎＭＯＳトランジスタＴＲ６のそれぞれのゲートは、
フレーム信号φｆが入力されるフレーム信号ライン５５
に接続される。

【００５３】そして、前記ｐＭＯＳトランジスタＴＲ１
のソースは、正電源ＶCCに接続され、ドレインがｐＭＯ
ＳトランジスタＴＲ２のソースに接続される。さらに、
このｐＭＯＳトランジスタＴＲ２のドレインは、ｎＭＯ
ＳトランジスタＴＲ３のドレインに接続され、このｎＭ
ＯＳトランジスタＴＲ３のソースは、グラウンドに接地
される。

【００５４】また、前記ｐＭＯＳトランジスタＴＲ４
は、ソースが正電源ＶCCに接続され、ドレインがｎＭＯ
ＳトランジスタＴＲ５のドレインに接続される。このｎ
ＭＯＳトランジスタＴＲ５のソースは、さらに、ｎＭＯ
ＳトランジスタＴＲ６のドレインに接続され、このｎＭ
ＯＳトランジスタＴＲ６のソースは、グラウンドに接地
される。そして、前記ｐＭＯＳトランジスタＴＲ１とＴ
Ｒ４のドレイン同士が接続されるとともに、通常のトラ
ンジスタよりもチャネル長を長くした図１と同様の構成
からなるＣＭＯＳインバータ回路５６のｐＭＯＳトラン
ジスタＴＲ７のゲート電極に接続される。

【００５５】また、前記ｐＭＯＳトランジスタＴＲ２の
ドレインには、ｎＭＯＳトランジスタＴＲ５のソースが
接続されるとともに、通常のトランジスタよりもチャネ
ル長を長くした図１と同様の構成からなるＣＭＯＳイン
バータ回路５６のｎＭＯＳトランジスタＴＲ８のゲート
電極に接続される。

【００５６】そして、前記ＣＭＯＳインバータ回路５６
のｐＭＯＳトランジスタＴＲ７のソースは、出力用正電
源ＶOHに接続され、ｐＭＯＳトランジスタＴＲ７のドレ
インがデータラインＤ１に接続されるとともに、ｎＭＯ
ＳトランジスタＴＲ８のドレインに接続され、ｎＭＯＳ
トランジスタＴＲ８のソースは、出力用負電源ＶOLに接
続される。

【００５７】本実施の形態に係るドレインドライバ４４
の特徴的な構成は、液晶駆動回路であるドレインドライ
バ４４の最終段に配置されたトライステート回路ＴＳ１
０１に、チャネル長が他のトランジスタよりも長く（通
常は６μｍ程度のものを１０μｍとして）構成したｐＭ
ＯＳトランジスタＴＲ７とｎＭＯＳトランジスタＴＲ８
とを使って、ＣＭＯＳインバータ回路５６を形成したこ
とにある。これにより、通常のチャネル長からなるＣＭ
ＯＳインバータ回路を使った場合よりもチャネル長が長
いため、個々のトランジスタにおけるＰＮ接合部分の電
界強度が小さくなって、トランジスタのオフ電流を減少
させることができる。特に、本実施の形態では、駆動能
力を十分高めて、十分なオン電流を得るために大電流を
流すドレインドライバ４４の最終段にのみ上記したチャ
ネル長の長いトランジスタを用いているため、回路面積
の増大を最小限に止めつつ、効果的にオフ電流を減少さ
せるようにしたものである。

【００５８】次に、動作を説明する。図５に示すデータ
用シフトレジスタ５２は、外部回路５１から水平同期信
号φＨおよび水平用クロック信号ＣＰＨが入力されて出
力端子ＤＳＲ１からラッチ信号を出力し、ラッチ回路Ｌ
Ａ１０１の制御端子Ｌに供給する。また、ラッチ回路Ｌ
Ａ１０１の入力端子Ｉには、映像信号ＤＡＴＡが供給さ
れる。

【００５９】図６では、データ用シフトレジスタ５２の
出力端子ＤＳＲ１からのラッチ信号がロー（Ｌｏｗ）レ
ベルになった時、インバータＩＮ１の出力はハイ（Ｈｉ
ｇｈ）レベルになるため、トランスファーゲートＴＧ１
はオンになり、映像信号ＤＡＴＡが取り込まれ、データ
用シフトレジスタ５２の出力端子ＤＳＲ１からのラッチ
信号がハイレベルになった時、インバータＩＮ１の出力
はローレベルになるため、トランスファーゲートＴＧ１
はオフになるとともに、トランスファーゲートＴＧ２が
オンとなり、映像信号ＤＡＴＡが記憶される。

【００６０】そこで、前記映像信号ＤＡＴＡがローレベ
ルの場合について説明する。ローレベルの映像信号ＤＡ
ＴＡは、インバータＩＮ２、ＩＮ４、ＩＮ５を介してハ
イレベルとなり、ｐＭＯＳトランジスタＴＲ２およびｎ
ＭＯＳトランジスタＴＲ３のそれぞれのゲートに供給さ
れるため、ｐＭＯＳトランジスタＴＲ２がオフ、ｎＭＯ
ＳトランジスタＴＲ３がオンとなる。また、ローレベル
の映像信号ＤＡＴＡは、インバータＩＮ２、ＩＮ４、Ｉ
Ｎ５、ＩＮ６を介してローレベルとなり、ｐＭＯＳトラ
ンジスタＴＲ１およびｎＭＯＳトランジスタＴＲ５のそ
れぞれのゲートに供給されるため、ｐＭＯＳトランジス
タＴＲ１がオン、ｎＭＯＳトランジスタＴＲ５がオフと
なる。ｎＭＯＳトランジスタＴＲ３がオンすることによ
り、ｎＭＯＳトランジスタＴＲ８のゲートが接地されて
オフとなる。また、ｐＭＯＳトランジスタＴＲ１がオン
することにより、ｐＭＯＳトランジスタＴＲ７は、ゲー
トに正電源ＶCCが供給されてオフとなる。したがって、
データラインＤ１には、出力用正電源ＶOHおよび出力用
負電源ＶOLは供給されない。

【００６１】次に、前記映像信号ＤＡＴＡがハイレベル
で、フレーム信号φｆがハイレベルの場合について説明
する。ハイレベルの映像信号ＤＡＴＡは、インバータＩ
Ｎ２、ＩＮ４、ＩＮ５を介してローレベルとなり、ｐＭ
ＯＳトランジスタＴＲ２およびｎＭＯＳトランジスタＴ
Ｒ３のそれぞれのゲートに供給されるため、ｐＭＯＳト
ランジスタＴＲ２がオン、ｎＭＯＳトランジスタＴＲ３
がオフとなる。また、ハイレベルの映像信号ＤＡＴＡ
は、インバータＩＮ２、ＩＮ４、ＩＮ５、ＩＮ６を介し
てハイレベルとなり、ｐＭＯＳトランジスタＴＲ１およ
びｎＭＯＳトランジスタＴＲ５のそれぞれのゲートに供
給されるため、ｐＭＯＳトランジスタＴＲ１がオフ、ｎ
ＭＯＳトランジスタＴＲ５がオンとなる。また、ハイレ
ベルのフレーム信号φｆがｐＭＯＳトランジスタＴＲ４
およびｎＭＯＳトランジスタＴＲ６のそれぞれのゲート
に供給されるため、ｐＭＯＳトランジスタＴＲ４がオ
フ、ｎＭＯＳトランジスタＴＲ６がオンとなる。ｎＭＯ
ＳトランジスタＴＲ５およびｎＭＯＳトランジスタＴＲ
６がオンすることにより、ｐＭＯＳトランジスタＴＲ７
はゲートが接地されてオンになるとともに、ｎＭＯＳト
ランジスタＴＲ８はゲートが接地されてオフとなる。し
たがって、ｐＭＯＳトランジスタＴＲ７がオンすること
により、データラインＤ１には、出力用正電源ＶOHが供
給される。

【００６２】次に、前記映像信号ＤＡＴＡがハイレベル
でフレーム信号φｆがローレベルの場合について説明す
る。ハイレベルの映像信号ＤＡＴＡは、インバータＩＮ
２、ＩＮ４、ＩＮ５を介してローレベルとなり、ｐＭＯ
ＳトランジスタＴＲ２およびｎＭＯＳトランジスタＴＲ
３のそれぞれのゲートに供給されるため、ｐＭＯＳトラ
ンジスタＴＲ２がオン、ｎＭＯＳトランジスタＴＲ３が
オフとなる。また、ハイレベルの映像信号ＤＡＴＡは、
インバータＩＮ２、ＩＮ４、ＩＮ５、ＩＮ６を介してハ
イレベルとなり、ｐＭＯＳトランジスタＴＲ１およびｎ
ＭＯＳトランジスタＴＲ５のそれぞれのゲートに供給さ
れるため、ｐＭＯＳトランジスタＴＲ１がオフ、ｎＭＯ
ＳトランジスタＴＲ５がオンとなる。また、ローレベル
のフレーム信号φｆがｐＭＯＳトランジスタＴＲ４およ
びｎＭＯＳトランジスタＴＲ６のそれぞれのゲートに供
給されるため、ｐＭＯＳトランジスタＴＲ４がオン、ｎ
ＭＯＳトランジスタＴＲ６がオフとなる。ｐＭＯＳトラ
ンジスタＴＲ４およびｎＭＯＳトランジスタＴＲ５がオ
ンすることにより、ｐＭＯＳトランジスタＴＲ７は、ゲ
ートに正電源ＶCCが供給されてオフとなるとともに、ｎ
ＭＯＳトランジスタＴＲ８はゲートに正電源ＶCCが供給
されてオンとなる。したがって、ｎＭＯＳトランジスタ
ＴＲ８がオンすることにより、データラインＤ１には出
力用負電源ＶOLが供給される。

【００６３】このように、上記した実施の形態では、ド
レインドライバ４４の最終段に配置されたトライステー
ト回路ＴＳ１０１に、他のトランジスタよりもチャネル
長の長いトランジスタＴＲ７、ＴＲ８を使ったＣＭＯＳ
インバータ回路５６を設けたため、回路面積の増大を最
小限に止めつつ、個々のトランジスタにおけるＰＮ接合
部分の電界強度を小さくして、効果的にオフ電流を減少
させることにより、ドレインドライバ４４の消費電力を
低減することができるようになった。

【００６４】（ゲートドライバ）図５に示すように、ゲ
ートドライバ４３は、走査用シフトレジスタ５３と、バ
ッファ回路５４とで構成されている。走査用シフトレジ
スタ５３は、外部回路５１から垂直同期信号φＶおよび
垂直用クロック信号ＣＰＶが入力される。走査用シフト
レジスタ５３は、入力される垂直同期信号φＶおよび垂
直用クロック信号ＣＰＶに基づいて、複数のゲートライ
ンに加える水平走査信号を生成し、各バッファ回路５４
で信号を増幅しながらゲートラインＧ１、Ｇ２、Ｇ３、
……に順次印加して、液晶表示パネル４２の各画素の薄
膜トランジスタ（ＴＦＴ）をオン／オフ駆動して水平走
査を行っている。

【００６５】図７は、図５の走査用シフトレジスタ５３
とバッファ回路５４の具体的構成例を示す図である。図
７に示すように、走査用シフトレジスタ５３は、ラッチ
回路６１、６２、６３、６４、……と、ナンド回路７
１、７２、７３、７４、……とで構成されている。

【００６６】ラッチ回路６１、６２、６３、６４は、外
部回路５１から入力される垂直同期信号φＶと反転垂直
同期信号￣φＶとが制御信号入力端部Ｌと反転制御信号
入力端部￣Ｌとに１つ置きに逆の位相で入力され、制御
信号入力端部Ｌに「１」が入ると入力信号をスルーで出
力し、「０」が入ると従前の入力信号をラッチする。

【００６７】ラッチ回路６１への入力信号は、入力端部
Ｉに外部回路５１から垂直用クロック信号ＣＰＶが入力
されると、スルー状態とラッチ状態に応じた出力信号が
出力端部Ｏと反転出力端部￣Ｏから出力され、ナンド回
路７１と次段のラッチ回路６２の入力端部Ｉに入力され
る。同様に、ラッチ回路６２の出力信号は、ナンド回路
７１と７２および次段のラッチ回路６３の入力端部Ｉに
入力される。そして、ナンド回路７１は、ラッチ回路６
１とラッチ回路６２のそれぞれの反転出力端部￣Ｏから
の反転出力が入力されて、その否定的論理積を出力す
る。

【００６８】上記と同様に、ラッチ回路６３、６４、…
…と、ナンド回路７３、７４、……とが連続して接続さ
れてシフトレジスタが構成され、各ナンド回路７１〜７
４、……からそれぞれ所定のタイミングで出力される否
定的論理積が次段のバッファ回路５４に順次出力され
る。

【００６９】バッファ回路５４は、ここでは、３個のイ
ンバータ回路（例えば、８１、９１、１０１）がそれぞ
れ従列接続されて構成されているもので、各ナンド回路
７１〜７４、……からそれぞれ入力される否定的論理積
を各インバータ回路を介して順次論理を反転しながら増
幅し、各ゲートラインＧ１、Ｇ２、Ｇ３、Ｇ４、……に
それぞれ出力する。

【００７０】図７は、４つのゲートラインＧ１〜Ｇ４に
供給するゲートドライバ４３の一部の構成を説明したに
すぎず、上記した各回路が垂直方向にゲートライン数に
応じて配列されている。これにより、各ゲートラインを
所定の走査方式によってライン走査することにより、そ
れぞれのゲートラインを選択状態、あるいは非選択状態
とするものである。

【００７１】このように、本実施の形態に係るゲートド
ライバ４３の特徴的な構成は、液晶駆動回路であるゲー
トドライバ４３の最終段に配置されたバッファ回路５４
の、一部のインバータ回路１０１〜１０４を、他のトラ
ンジスタよりもチャネル長の長い図１と同様のｐＭＯＳ
トランジスタ７とｎＭＯＳトランジスタ８とを使ったＣ
ＭＯＳインバータ回路５６を設けたため、回路面積の増
大を最小限に止めつつ、個々のトランジスタにおけるＰ
Ｎ接合部分の電界強度を小さくして、効果的にオフ電流
を減少させることにより、ゲートドライバ４３の消費電
力を低減することができるようになった。特に、本実施
の形態では、駆動能力を十分高めて、十分なオン電流を
得るために大電流を流すゲートドライバ４３の最終段に
上記したチャネル長の長いトランジスタを採用したた
め、回路面積の増大を最小限に止めつつ、効果的にオフ
電流を減少させることができ、ゲートドライバ４３の消
費電力を低減することができる。

【００７２】そして、上記したドレインドライバ４４と
ゲートドライバ４３とは、ゲートドライバ４３によって
液晶表示パネル４２のゲートラインＧ１、Ｇ２、Ｇ３、
……に順次水平走査信号を印加して選択状態とし、その
選択状態にある水平走査ライン上の各画素に対応した映
像信号をドレインドライバ４４から各データラインＤ
１、Ｄ２、……を介して供給し、所定画素の薄膜トラン
ジスタに信号電荷を伝送して液晶を駆動することによ
り、表示が行われる。以上、本発明者らによってなされ
た発明を好適な実施の形態に基づいて具体的に説明した
が、本発明は上記実施の形態例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７３】例えば、上記実施の形態例では、ドレイン
ドライバ４４の最終段に設けられた各トライステート回
路ＴＳ１０１、ＴＳ１０２、……の出力段部分にチャネ
ル長の長いトランジスタからなるＣＭＯＳインバータ回
路５６を配置して構成したが、これ以外の各トライステ
ート回路内のトランジスタにもチャネル長の長いものを
用いて構成してもよい。

【００７４】また、上記実施の形態例では、ゲートドラ
イバ４３の最終段に設けられたバッファ回路５４の出力
段部分のインバータ回路１０１、１０２、１０３、１０
４、……に、それぞれチャネル長の長いトランジスタか
らなるＣＭＯＳインバータ回路で構成したが、バッファ
回路５４内の全てのインバータ回路のトランジスタにも
チャネル長の長いものを用いて構成してもよい。

【００７５】さらに、上記実施の形態例では、チャネル
長を他のトランジスタよりも長く構成したトランジスタ
を用いているが、もちろんこの構成に限定されるもので
はなく、上記構成に加えて、トランジスタを複数に分割
し、その分割したトランジスタのゲート電極を共通化し
たマルチゲート構造を採用したり、さらに、トランジス
タの半導体層内に段階的に濃度の異なる不純物領域を形
成した、いわゆる、低濃度イオン注入ドレイン（ＬＤ
Ｄ）構造を採用するようにしてもよい。このようなマル
チゲート構造やＬＤＤ構造は、トランジスタのＰＮ接合
部分の電界強度を一層小さくすることができるため、オ
フ電流（リーク電流）を減少させて、消費電力を大幅に
低減化することができる。

【００７６】また、上記実施の形態において、チャネル
長の長いトランジスタを採用したＴＦＴは、液晶駆動回
路のＴＦＴであったが、もちろんこれに限定されるもの
ではなく、画素部を構成するＴＦＴにも上記したチャネ
ル長の長いトランジスタを採用しても良い。

【００７７】また、上記実施の形態例では、通常のトラ
ンジスタのチャネル長を６μｍ、長いチャネル長を１０
μｍとしたが、これらのチャネル長に限定されるもので
はなく、チャネル幅やトランジスタの特性など相対的な
関係によって実際のチャネル長が決定されるが、表示駆
動回路の最終段のトランジスタと他のトランジスタのチ
ャネル長を比較した場合に、最終段のトランジスタのチ
ャネル長の方を長くするようにしたものである。さら
に、上記実施の形態例では、表示駆動回路の最終段のト
ランジスタのチャネル長を長くするとしたが、オフ電流
（リーク電流）の大きなトランジスタのゲート長を長く
するようにしても良い。

【００７８】また、上記実施の形態例では、図１に示す
ように、トランジスタの構造をボトムゲート逆スタガ型
トランジスタとしたが、これに限定されず、トップゲー
トコプラナ型トランジスタ、あるいは、それ以外のトラ
ンジスタ構造を採用することもできる。

【００７９】

【発明の効果】請求項１記載の表示駆動装置によれば、
表示駆動回路の少なくとも最終段に使用されるトランジ
スタのチャネル長を、それ以外のトランジスタのチャネ
ル長よりも長く構成することにより、トランジスタのＰ
Ｎ接合部分の電界強度が小さくなることから、オフ電流
（リーク電流）を減少させることができる。特に、表示
駆動回路の最終段では、駆動能力を高くして十分なオン
電流を得るために大電流となることから、この部分のオ
フ電流を減少させることにより、表示駆動装置の消費電
力を効果的に少なくすることができる。

【００８０】請求項２記載の表示駆動装置によれば、表
示駆動回路である信号側駆動回路の最終段に位置するト
ライステート回路のトランジスタのチャネル長を他のト
ランジスタのチャネル長よりも長く構成するようにした
ので、効果的にオフ電流を減少させることができるとと
もに、チャネル長の長いトランジスタをトライステート
回路に限定して用いていることから、回路面積の増加を
最小限に抑えることができる。

【００８１】請求項３記載の表示駆動装置によれば、表
示駆動回路である走査側駆動回路の最終段に位置するバ
ッファ回路のトランジスタのチャネル長を他のトランジ
スタのチャネル長よりも長く構成するようにしたので、
効果的にオフ電流を減少させることができるとともに、
チャネル長の長いトランジスタをバッファ回路に限定し
て用いていることから、回路面積の増加を最小限に抑え
ることができる。

【００８２】請求項４記載の表示駆動装置によれば、前
記トランジスタにｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとを対にして構成した相補型のＣＭＯＳトラン
ジスタを用いているので、入力されるゲート電圧に対し
てｎＭＯＳトランジスタかｐＭＯＳトランジスタの一方
がオンすると、他方が必ずオフする構造であることか
ら、消費電流が少なくなる上、適正な出力レベルを得る
ことができる。

【図面の簡単な説明】

【図１】本実施の形態に係るチャネル長の長いＣＭＯＳ
トランジスタで構成されたインバータ回路の断面構成
図。

【図２】ｎＭＯＳトランジスタ２３のオン電流を検出す
るための接続例を示す図。

【図３】図２のトランジスタのオン電流を検出するため
のＶｇ−Ｉｄ特性を示す線図。

【図４】本実施の形態に係る駆動回路一体型ＴＦＴ−Ｌ
ＣＤの概略構成図。

【図５】図４の液晶駆動回路と液晶表示パネルの具体例
の一部を示す図。

【図６】図５のラッチ回路とトライステート回路の具体
的構成例を示す図。

【図７】図５の走査用シフトレジスタとバッファ回路の
具体的構成例を示す図。

【図８】従来のＣＭＯＳインバータ回路の構成を示す
図。

【図９】図８のＣＭＯＳインバータ回路を構成するｎＭ
ＯＳトランジスタの断面構成図。

【図１０】ｎＭＯＳトランジスタのオフ電流を検出する
ための接続例を示す図。

【図１１】図９（ａ）のチャネル幅（Ｗ）が６０μｍで
チャネル長（Ｌ）が６μｍのｎＭＯＳトランジスタのド
レイン電圧とドレイン電流との関係を示す線図。

【図１２】図９（ｂ）のチャネル幅（Ｗ）が６０μｍで
チャネル長（Ｌ）が１０μｍのｎＭＯＳトランジスタの
ドレイン電圧とドレイン電流との関係を示す線図。

【符号の説明】

２１インバータ回路２２ｐＭＯＳトランジスタ２３ｎＭＯＳトランジスタ２４ガラス基板２５下地絶縁膜２６、２７ゲート電極２８ゲート絶縁膜２９、３０半導体層２９１、２９３ｐ型不純物注入領域２９２チャネル領域３０１、３０３ｎ型不純物注入領域３０２チャネル領域３１層間絶縁膜３２ソース・ドレイン電極４１駆動回路一体型ＴＦＴ−Ｌ
ＣＤ４２液晶表示パネル４３ゲートドライバ４４ドレインドライバ４５ガラス基板５１外部回路５２データ用シフトレジスタ５３走査用シフトレジスタ５４バッファ回路５５フレーム信号ライン５６ＣＭＯＳインバータ回路ＬＡ１０１、ＬＡ１０２ラッチ回路ＴＳ１０１、ＴＳ１０２トライステート回路ＴＲ７ｐＭＯＳトランジスタＴＲ８ｎＭＯＳトランジスタ８１〜１０４インバータ回路

Claims

【特許請求の範囲】

【請求項１】表示部に所定の駆動電圧を印加して表示制
御を行う表示駆動回路を備えた表示駆動装置であって、前記表示駆動回路の少なくとも最終段に使用されるトラ
ンジスタのチャネル長を、それ以外のトランジスタのチ
ャネル長よりも長く構成することを特徴とする表示駆動
装置。
【請求項２】液晶セル内にマトリクス状に画素が形成さ
れた液晶表示パネルを駆動する表示駆動装置であって、前記各画素に表示信号を供給する信号側駆動回路内のト
ライステート回路のトランジスタのチャネル長を、トラ
イステート回路以外の回路のトランジスタのチャネル長
よりも長く構成することを特徴とする請求項１記載の表
示駆動装置。
【請求項３】液晶セル内にマトリクス状に画素が形成さ
れた液晶表示パネルを駆動する表示駆動装置であって、前記各画素に走査信号を供給する走査側駆動回路内のバ
ッファ回路のトランジスタのチャネル長を、バッファ回
路以外の回路のトランジスタのチャネル長よりも長く構
成することを特徴とする請求項１記載の表示駆動装置。
【請求項４】前記トランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを対に
して構成した相補型のＣＭＯＳトランジスタであること
を特徴とする請求項１から請求項３までの何れかに記載
の表示駆動装置。