KR100505371B1 - 저전력 인버터 및 이를 이용한 레벨 쉬프터 - Google Patents

Abstract

본 발명은 저전력 인버터 및 레벨 쉬프터에 관한 것으로, 특히 능동구동 디스플레이의 구동회로 집적을 위해 P-타입 트랜지스터 또는 N-타입 트랜지스터만으로 구현한 저전력 인버터 및 이를 이용한 레벨 쉬프터에 관한 것이다.

본 발명의 저전력 인버터 및 이를 이용한 레벨 쉬프터는 동일한 도전형의 트랜지스터들로 구성되며, 각 트랜지스터의 채널 길이와 폭을 조절하여 클럭 피드-스루 효과가 서로 다르게 나타나도록 함으로써 트랜지스터의 게이트와 소스 사이의 전압 차를 조절하여 클럭신호에 대해 반전된 신호를 출력하는 것을 특징으로 한다. 또한 이러한 반전 신호 출력 특성을 이용하여 저전력 레벨 쉬프터를 구성할 수 있다.

Description

저전력 인버터 및 이를 이용한 레벨 쉬프터{LOW POWER INVERTER AND LEVEL SHIFTER USING THE SAME}

본 발명은 저전력 인버터 및 이를 이용한 레벨 쉬프터에 관한 것으로, 특히 능동구동 디스플레이의 구동회로 집적을 위해 P-타입 트랜지스터 또는 N-타입 트랜지스터만으로 구현한 저전력 인버터 및 이를 이용한 레벨 쉬프터에 관한 것이다.

능동형(Active Matrix) 액정 디스플레이(Liquid Crystal Display)나 유기 EL 디스플레이를 구현할 때 디스플레이 화소 패널과 이를 구동하기 위한 구동회로 패널을 집적하는 것에 대한 연구가 진행되고 있다.

현재까지 연구되어온 구동회로 집적기술은 주로 도 1에 도시된 바와 같이 CMOS 타입의 폴리실리콘 박막 트랜지스터를 사용하여 회로를 설계하고 있다. 때문에 N-타입 및 P-타입 트랜지스터를 함께 만들 때 많은 수의 마스크가 요구되고, 각기 문턱전압을 맞추기 위해 추가의 공정이 필요하게 된다. 이는 공정 수율을 낮추며 공정 단가를 증가시키는 주된 이유가 되며, 또한 회로의 동작 신뢰성이 떨어지는 재현성(reliability) 문제를 발생시킬 수 있다. 일반적으로 N-타입 박막 트랜지스터는 P-타입에 비해 소자 구동시 핫-캐리어(hot carrier)에 의한 열적 손상을 입어 특성저하(degradation)가 심하게 나타나는 것으로 알려져 있다. 따라서, 폴리실리콘 박막 트랜지스터를 이용하여 CMOS 회로로 구동 회로부를 설계할 때 N-타입 소자에 의한 열화현상을 방지하는 것이 필요하며 이를 위해 LDD 공정을 추가하고 있다. 결국 이러한 회도 구동의 안정성(stability)를 확보하기 위해서 추가의 공정이 요구되고 LDD 공정 자체가 또한 공정 수율을 현저히 저하시키는 요인으로 통상 보고되고 있기 때문에 가급적 N-타입 폴리실리콘 박막 트랜지스터를 사용하지 않는 회로설계가 요구된다.

도 2a 및 도 2b는 종래의 PMOS 인버터의 회로도로써, CMOS 인버터와 유사한 구조를 갖는다.

그러나, 도 2a 및 도 2b에 도시된 PMOS 인버터는 두 경우 모두 누설전류(through current)가 존재하고, 전압의 풀-스윙(full swing)이 불가능하다. 때문에 종래 P-타입 박막 트랜지스터만을 이용한 회로는 기존의 CMOS 회로기술을 완벽하게 이용할 수 없는 문제점이 있다.

한편, 칩셋(chipset)으로부터 출력되는 클럭 신호를 넓은 스윙 폭을 갖는 원하는 전압 수준으로 출력하기 위해서는 레벨 쉬프터(level shifter)가 필요하며 이때 승격되는 전압을 Vdd 라인을 통해 주는 것이 일반적이다. 따라서 이러한 승격 전압을 원하는 타이밍에 맞춰 스위칭 시켜 출력단으로 전달하는 것이 필요하며, CMOS를 사용하는 일반적인 로직(logic)회로 구성에서는 N-타입 및 P-타입을 함께 사용하여 전압 레벨이 원활하게 전달될 수 있도록 한다. 그러나, 전술한 기존의 P-타입 인버터를 사용하게 되면 어느 한쪽 전압레벨은 원활하게 전달할 수 없기 때문에 문제가 생기게 된다.

따라서, CMOS 인버터와 같이 누설전류가 없고 풀-스윙이 가능한 PMOS 인버터가 제안된다면 기존의 CMOS 로직(logic)과 동일한 형태로 모든 논리 소자들을 P-타입 박막 트랜지스터만으로 구현할 수 있게 된다.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 P-타입 트랜지스터 또는 N-타입 트랜지스터만으로 누설전류가 없고, 풀-스윙(full swing)할 수 있는 저전력 인버터 및 이를 이용한 레벨 쉬프터를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 클럭신호와 제1, 제2 및 제3 전원을 공급받아 상기 클럭신호에 대해 반전된 신호를 출력하는 인버터에 있어서, 상기 제1 전원을 소스에 공급받고 상기 클럭신호를 게이트에 공급받는 제1 트랜지스터와; 상기 제1 트랜지스터의 드레인에 게이트가 연결되고, 상기 제2 전원을 공급받는 제2 트랜지스터와; 상기 클럭신호를 게이트에 공급받고, 상기 제2 트랜지스터의 전류통로와 상기 제1 전원 사이에 전류통로가 형성된 제3 트랜지스터와; 상기 제2 및 제3 트랜지스터의 연결 노드에 게이트가 연결되고, 상기 제3 전원을 공급받는 제4 트랜지스터와; 상기 클럭신호를 게이트에 공급받고, 상기 제1 전원과 상기 제4 트랜지스터의 전류통로 사이에 전류통로가 형성된 제5 트랜지스터를 포함하여 구성되며, 상기 제1 트랜지스터와 상기 제3 트랜지스터의 클럭 피드-스루 효과가 서로 다르게 나타나도록 함으로써 상기 제2 트랜지스터의 게이트와 소스 사이의 전압 차를 조절하여 상기 클럭신호에 대해 반전된 신호를 출력하는 것을 특징으로 한다.

바람직하게는, 상기 제1 내지 제5 트랜지스터는 동일한 도전형의 트랜지스터로 이루어지며, 상기 제3 트랜지스터는 상기 제1 트랜지스터보다 더 넓은 채널 면적을 갖는 것을 특징으로 한다.

또한, 본 발명의 레벨 쉬프터는 클럭신호와 제1 승압전압을 공급받아 상기 클럭신호에 대해 반전된 신호를 출력하는 제1 인버팅부와; 상기 제1 인버팅부의 출력단에 직렬 연결된 제2 인버팅부를 구비하며, 상기 제1 및 제2 인버팅부는 각각 제1 전원을 소스에 공급받고 상기 클럭신호를 게이트에 공급받는 제1 트랜지스터와; 상기 제1 트랜지스터의 드레인에 게이트가 연결되고, 제2 전원을 공급받는 제2 트랜지스터와; 상기 클럭신호를 게이트에 공급받고, 상기 제2 트랜지스터의 전류통로와 상기 제1 전원 사이에 전류통로가 형성된 제3 트랜지스터와; 상기 제2 및 제3 트랜지스터의 연결 노드에 게이트가 연결되고, 제3 전원을 공급받는 제4 트랜지스터와; 상기 클럭신호를 게이트에 공급받고, 상기 제1 전원과 상기 제4 트랜지스터의 전류통로 사이에 전류통로가 형성된 제5 트랜지스터를 포함하여 구성된 것을 특징으로 한다.

또한, 본 발명은 클럭신호에 응답하여 승압 전압 레벨을 갖는 구동신호를 출력하는 레벨 쉬프터에 있어서, 클럭신호와 제1 승압전압을 공급받아 상기 클럭신호에 대해 승압 전압 레벨을 갖는 신호를 출력하는 제1 레벨 쉬프팅부와; 상기 클럭신호와 제2 승압전압을 공급받아 상기 클럭신호에 대해 승압 전압 레벨을 갖는 신호를 출력하는 제2 레벨 쉬프팅부와; 상기 제1 레벨 쉬프팅부의 출력단자와 상기 제2 레벨 쉬프팅부의 출력단자에 연결된 버퍼부를 더 포함하여 구성된 것을 특징으로 한다.

바람직하게는, 상기 제1 레벨 쉬프팅부와 제2 레벨 쉬프팅부는 각각 상기 승압전압과 상기 클럭신호 사이에 전류통로가 형성된 제1 및 제2 트랜지스터와; 상기 승압전압과 상기 클럭신호 사이에 전류통로가 형성된 제3 및 제4 트랜지스터를 구비하며, 상기 클럭신호는 상기 제4 트랜지스터의 게이트에 직접 공급되고, 상기 클럭신호의 반전된 형태인 반전 클럭신호가 상기 제2 및 제3 트랜지스터에 직접 공급되며, 상기 제3 및 제4 트랜지스터의 연결노드에 상기 제1 트랜지스터의 게이트가 연결된 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도 3 내지 도 14를 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 3은 본 발명의 제1 실시예에 따른, P-타입 박막 트랜지스터만으로 구성된 인버터의 회로도이다.

도 3에서, 전원전압(Vss)은 P채널 박막 트랜지스터(이하 간단히 트랜지스터라 함)(P1)의 드레인(노드 A)에 접속되고, P1 트랜지스터의 소스는 노드 B를 통해 출력단자에 접속된다. P1 트랜지스터의 소스에는 P2 트랜지스터의 드레인이 접속되고, P1 트랜지스터의 게이트에는 P3 트랜지스터의 드레인이 접속된다. 클럭신호(CLK)는 외부장치로부터 P2 트랜지스터와 P3 트랜지스터의 게이트에 직접 공급된다. 이때, P2 트랜지스터와 P3 트랜지스터는 서로 다른 채널면적(WL)을 갖도록 한다. 이는 클럭에 의한 피드-스루 효과(용량성 결합 효과)가 다르게 나타나도록 하여 스위칭 하고자 하는 P1 트랜지스터의 게이트와 소스(노드 B) 사이의 전압 차이가 문턱전압보다 크게 되도록 하기 위함이다. 즉, P2 트랜지스터의 채널면적이 P3 트랜지스터의 채널면적보다 크게되도록 하여 P2 트랜지스터에는 피드-스루 효과가 크게 나타나도록 하고, P3 트랜지스터에는 피드-스루 효과가 작게 나타나도록 한다.

상기와 같은 구성을 갖는 본 발명의 인버터회로의 동작을 살펴보자. 먼저, 클럭(CLK)은 0V 및 -5V를 출력으로 내는 것으로 가정하고 Vss는 -5V, Vd는 0V 라고 가정하면, 클럭 신호가 -5V 일 때 P2 및 P3 트랜지스터는 온 상태가 되어 P1의 게이트 전압 및 B 노드의 전압은 Vd의 전압이 전달되어 0V가 된다(P-타입 트랜지스터의 문턱전압이 -2V라고 가정). 클럭 신호가 -5V에서 0V로 바뀌는 순간 P2와 P3는 오프 상태가 되며, 동시에 클럭(CLK)에 의한 피드-스루(feed-through) 효과에 의해 P1의 게이트 노드와 B 노드는 각각 P3 트랜지스터와 P2 트랜지스터에 의해 전압이 순간적으로 상승한다. 만일, P2 트랜지스터의 크기가 P3 트랜지스터에 비해 크면 피드-스루 효과도 커져 B 노드의 전압이 P1의 게이트 전압보다 크게 상승하게 된다. 즉 P1 게이트 전압은 (0 + α)가 되며 B 노드는 (0 + β)가 된다. 게이트와 소스간의 전압차(α-β)의 크기가 P1 트랜지스터의 문턱전압 크기보다 크면 P1 트랜지스터가 온(ON) 되면서 A 노드의 Vss(-5V)가 B 노드로 전달되게 된다. 이때, P2와 P3는 오프 상태이므로 노드 B와 P1의 게이트 노드는 전기적으로 플로팅 상태이다. 따라서 부트-스트래핑(boot strapping) 원리에 의해 P1의 게이트 노드의 전압도 B 노드와 함께 낮아지므로 P1 트랜지스터는 계속 온(ON) 상태가 된다. 따라서, 입력신호가 0V 일 경우 Vss의 -5V의 출력이, 입력신호가 -5V 일 경우 Vd의 0V의 출력이 나가는 인버터로써 동작한다.

도 4는 상기 도 3의 인버터에 버퍼단을 연결한 것으로, 실제 회로구성에서는 도 3의 B 노드에서의 낮은 전류 구동능력으로 인하여 직접 출력단을 구동하기 어려우므로 이와 같이 버퍼단의 연결구성이 필요하다. 도 3의 인버터에서 나온 출력 Vss 값이 버퍼단의 트랜지스터를 스위칭하여 상기 클럭 신호에 대해 높은 전류 구동 능력을 갖는 반전 출력 특성을 얻는다. 도 5는 도 4로 구성된 인버터의 입력 및 출력 특성을 보여준다.

한편, 일반적으로 인버터를 조합하면 모든 논리 소자를 구현할 수 있게 된다. 따라서, PMOS로만 구성되는 회로에서도 본 발명의 인버터를 조합하면 모든 논리 소자를 구현할 수 있다. 논리 소자 외에도 레벨 쉬프터나 쉬프트 레지스터와 같은 회로도 본 발명의 인버터를 이용하여 용이하게 구현할 수 있다.

다음으로 도 4의 상기 인버터 회로의 응용으로 구성되는 레벨 쉬프터에 대해 설명한다.

도 6은 도 4의 전원 공급 단자 Vsa 의 값을 단지 승압 전원으로 바꾸어 상기 클럭 신호의 반전 신호 출력 시 승압 전압 레벨을 갖는 인버티드 레벨 쉬프터를 보여준다. 또한 도 7과 같이 도 6의 인버티드 레벨 쉬프터를 2개 직렬 연결하면 상기 클럭 신호에 대해 승압 전압 레벨을 갖는 레벨 쉬프터를 구성할 수 있게 된다. 도 8은 상기 도 6, 도 7의 레벨 쉬프터의 입력 및 인버티드 레벨 쉬프터 출력, 레벨 쉬프터 출력을 보여준다.

도 9는 본 발명의 제2 실시예에 따른 P-타입 박막 트랜지스터만으로 구성된 레벨 쉬프터의 회로도이다. 본 실시예의 인버터회로와 도 3에 도시된 제1 실시예의 인버터회로와의 차이점은 P1 트랜지스터의 드레인과 게이트 사이에, 반전 클럭(CLK Bar) 신호를 게이트에 공급받는 P4 트랜지스터가 추가된 점이다. 통상 박막트랜지스터의 경우 문턱전압의 크기가 2~3V 내외로 비교적 크기 때문에, P1을 턴온 시키기 위해서 P3 트랜지스터에 피드-스루 효과를 줄 때, P3 트랜지스터가 턴-오프 되면서 피드-스루에 의해 P1 트랜지스터의 게이트 전압이 기준 전압에서 상승되는 효과를 적게 하거나 반대로 기준 전압이하로 강하되도록 하는 것이 바람직하다. 이를 위해 본 실시예에서는 도 9에 도시된 바와 같이 P4 트랜지스터를 추가하고 반전된 클럭신호(CLKB)를 공급하도록 구성한 것이다.

도 10은 본 발명의 제3 실시예에 따른, P-타입 박막 트랜지스터만으로 설계된 레벨 쉬프터의 회로도로써, 레벨 쉬프터는 레벨 쉬프팅 회로부(100)와 버퍼부(200)로 구성된다.

레벨 쉬프팅 회로부(100)는 입력받은 클럭을 이용하여 전압 레벨을 증가시키는 역할을 수행하며, 제1 레벨 쉬프팅부(110)와 제2 레벨 쉬프팅부(120)가 병렬로 연결된 구성을 갖는다. 본 실시예는 제1 레벨 쉬프팅부(110)와 제2 레벨 쉬프팅부(120)를 각각 상기 도 9에 도시된 레벨 쉬프터 회로로써 구현한 것이다.

출력 버퍼부(200)는 레벨 쉬프팅된 전압을 외부 로드(230)를 구동할 수 있도록 커다란 출력을 내는 역할을 하며, 푸시다운(push-down) 버퍼(210), 푸시업(push-up) 버퍼(220)로 구성된다.

클럭(CLK)은 제1 클럭(CLK1)과 제2 클럭(CLK2)을 사용하며, CLK1과 CLK2는 서로 반전(inversion type) 되어 있어 실제로 하나의 CLK을 칩셋(chipset)에서 반전(invertion)시켜 출력시키면 하나의 CLK로도 구성할 수 있다.

Vss 라인은 회로를 동작시키기 위해 필요한 정전압 전원으로, 본 예에서는 -18V와 -30V 2개 라인을 사용한다. 정전압 전원 -30V는 출력 버퍼부(200)에서 -18V를 충분히 구동시키기 위해서 임의로 선택한 전압이며, 실제 원하는 동작 조건을 설정하기 위해서는 정전압 전원 -18V 또한 임의로 조정할 수 있다.

상기와 같은 구성을 갖는 레벨 쉬프터의 동작은 다음과 같으며, 도 3에서 설명한 동작 원리와 크게 다르지 않다. 본 발명에서 제안하는 레벨 쉬프터의 동작 원리는 클럭 신호의 높은 상태에서 낮은 상태로 값이 변할 때(triggering)의 피드-스루 효과를 이용하는 것이므로 클럭의 신호값은 0 ~ -5V 뿐만 아니라 예를 들면 0 ~ 5V 도 가능하다.

먼저, CLK1이 5V이고 CLK2가 0V인 상황을 설정하면 P2 트랜지스터는 턴-온(turn on) 되어 5V 전압이 출력단에 전달된다. 그리고 P3 트랜지스터 역시 턴-온 되어 CLK2에 의한 피드-스루(feed-through)에 의해 P2의 소스(노드 B) 전압이 5V를 기준으로 상승하게 된다. 이 때의 전압을 5 + α라 하자. 그리고 P3 트랜지스터의 경우 CLK2에 의해 P1 트랜지스터의 게이트 전압은 5V를 기준으로 상승하게 되며, P4 트랜지스터의 경우 CLK1에 의해 P1의 게이트 전압은 5V를 기준으로 강하된다. 결국 P3 트랜지스터와 P4 트랜지스터의 클럭 피스-스루 효과가 함께 나타나게 되면서 P1 트랜지스터의 게이트 전압은 5V를 기준으로 높거나 낮게 변화할 수 있게 된다. 이 때의 전압을 5 + β라 하자. 이렇게 되면 CLK1과 CLK2에 의한 피드-스루에 의해 P1 트랜지스터의 게이트전압은 소스(노드 B) 전압보다 (5 + α) - (5 + β)만큼 낮게 되며 이 차이 값을 P-타입 폴리실리콘 박막 트랜지스터의 문턱전압(-2V 정도임)의 크기보다 크도록 하면 P1 트랜지스터는 턴-온 상태가 되며 P1의 게이트는 전기적으로 플로팅 되어 있는 상태가 된다. 따라서 P1 트랜지스터가 순간적으로 턴-온 되어 Vdd 전압이 전달되면서 노드 B의 전위가 점차 낮아지기 시작하면, P1 트랜지스터에서의 부트-스트래핑 효과에 의해 플로팅 되어 있던 P1 트랜지스터의 게이트 전압도 함께 낮아지기 시작한다. 결과적으로 P1 트랜지스터는 부트-스트래핑에 의해 처음에 턴-온 되어 있던 상태가 지속되어 노드 A의 -30V 전압이 노드 B에 그대로 전달된다.

그리고 (5 + α) - (5 + β) 값을 크게 만들 수 있는데, 이는 P1 트랜지스터의 문턱전압이 높을 경우 정상적인 구동을 위해 필요하다. P1 트랜지스터의 게이트 전압인 5 + β는 P3와 P4 트랜지스터의 상충적인 클럭 피드-스루 효과에 의해 결정되므로 P4 트랜지스터의 채널폭(W)/채널길이(L)을 P3 트랜지스터의 그것 보다 크게 하면 β값은 음의 방향으로 조절된다. (5 + β)는 5V보다 낮게 되고 결과적으로 (5 + α) - (5 + β)는 P1 트랜지스터의 문턱전압을 극복할 수 있는 충분한 전압 차를 갖게 된다. 따라서, P1 트랜지스터의 문턱전압의 공정적인 변화(process variation)에 대해서도 안정적으로 P1 트랜지스터를 턴-온 시킬 수 잇다. 또한 이러한 방법을 효과적으로 이용하면 보다 낮은 전압 스윙 폭을 갖는 클럭 입력에 대해서도 P1 트랜지스터를 효과적으로 턴-온 시킬 수 있게 된다.

그리고 상기 레벨 쉬프터의 전류구동능력을 향상시키기 위하여 본 발명에서는 출력 버퍼단(200)을 추가로 구성하여, 제1 레벨 쉬프팅부(210)에서 출력되어 나온 신호(-30 내지 5V)가 푸시다운 버퍼 트랜지스터(210)의 게이트로 인가되어 버퍼 트랜지스터를 충분히 턴-온 또는 턴-오프 시켜 -18V 정도 수준의 전압을 원활하게 출력시킬 수 있도록 도와 준다. 물론 5V를 출력하는 경우는 제2 레벨 쉬프팅부(120)를 구성하여 출력신호를 -18V 내지 5V 정도로 하여 풀업 버퍼 트랜지스터(220)의 게이트로 인가되어 역시 충분히 턴-온 또는 턴-오프 시켜 5V 전압이 원활하게 출력될 수 있도록 도와 준다. 이러한 버퍼단(200)을 거치면서 우수한 전류구동능력을 가지는 레벨 쉬프트된 출력을 얻을 수 있다.

도 11은 도 10의 출력 버퍼단을 연결한 후의 레벨 쉬프트 특성을 나타낸 도면이다. 클럭 입력 신호 0 ~ 5 V 에 대해 -18 ~ 5V 의 넓은 범위의 레벨 쉬프터 출력 특성을 나타냄을 알 수 있다.

도 12는 본 발명에 따른 레벨 쉬프터의 누설전류 특성을 나타낸 도면으로, P-타입 트랜지스터만으로 구성되었음에도 불구하고 회로 구동 시 누설전류가 클럭의 천이(transition) 순간 이외에는 흐르지 않는 우수한 누설전류 차단 능력을 가지고 있음을 확인할 수 있다.

한편, 비정질 실리콘 박막 트랜지스터(a-Si TFT)를 이용한 회로구성의 경우 비정질 실리콘 박막 트랜지스터의 전계효과 이동도(field effect mobility)가 매우 낮기 때문에 N- 타입만을 이용하는 회로 설계가 연구되고 있다.

도 13은 도 4의 P-타입 인버터 회로를 N-타입 박막 트랜지스터만으로 구현한 인버터의 회로도이며, 이를 이용하여 도 7과 같은 구조를 가지면서 N-타입 박막 트랜지스터만으로 구현되는 레벨 쉬프터를 구현할 수 있다. 도 14는 도 9의 P-타입 레벨 쉬프터 회로를 N-타입 박막 트랜지스터만으로 구현한 인버터의 회로도이며, 도 10과 같은 버퍼 구조를 가지면서 N-타입 박막트랜지스터만으로 구현되는 레벨 쉬프터를 구현할 수 있다. 전술한 P-타입 박막 트랜지스터의 구동원리와 동일하므로 중복기재를 피하기 위해 상세한 설명은 생략한다. 다만, N1 트랜지스터의 게이트 전압이 노드 B 전압보다 문턱전압 크기 이상 높게 되도록 하여 트랜지스터를 턴-온 시킨다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 본 발명에 따른 인버터 및 레벨 쉬프터 회로는 시간에 대해 순차적인 구동방식을 구현하는 여타의 디스플레이 구동회로에 대해서도 적용 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 N-형 또는 P-형 트랜지스터만으로 인버터 회로를 구성하고, 이를 이용하여 레벨 쉬프터 회로를 구현할 수 있다. 따라서, P-타입 폴리실리콘 박막 트랜지스터로 화소 패널 설계는 물론 최근에 연구되고 있는 P-타입 쉬프트 레지스터와 함께 집적이 가능한 레벨 쉬프터 회로를 구성할 수 있다. 즉, 기존의 쉬프트 레지스터 및 레벨 쉬프터를 패널 내에 집적하기 위해 CMOS 폴리실리콘 박막 트랜지스터 제작공정을 대체하여 P-타입 소자만으로 대등한 구동 능력을 나타내는 집적기술을 확립할 수 있다.

더욱이 본 발명의 인버터 및 레벨 쉬프터는 P-타입 트랜지스터만으로 구성되었음에도 불구하고 회로 구동 시 불필요한 누설전류가 흐르지 않기 때문에 저소비전력 구동이 가능한 장점을 가지고 있다.

또한, 본 발명의 인버터 및 레벨 쉬프터는 N-타입 소자만으로도 구성이 가능하여 비정질 실리콘 박막 트랜지스터를 이용하여 회로를 설계할 경우 NMOS 집적(integration) 회로 구현에도 적용될 수 있다.

도 1은 일반적인 CMOS 인버터의 회로도,

도 2a 및 도 2b는 종래의 P-형 트랜지스터만을 사용하여 인버터회로를 구성한 예를 나타낸 도면,

도 3은 본 발명의 제1 실시예에 따른, P-타입 박막 트랜지스터만으로 구성된 인버터의 회로도,

도 4는 도 3의 인버터 회로의 실제 적용시 버퍼단의 연결 구성을 나타낸 도면,

도 5는 도 4의 인버터 회로에서 클럭 입력에 대한 출력 특성을 나타낸 도면,

도 6은 도 4의 인버터 회로에서 승압 전압 레벨을 공급한 인버티드 레벨 쉬프터의 회로도,

도 7은 도 6의 인버티드 레벨 쉬프터를 이용하여 구성한 레벨 쉬프터의 회로도,

도 8은 도 6,7의 인버티드 레벨 쉬프트 특성 및 레벨 쉬프트 특성을 나타낸 도면,

도 9는 본 발명의 제2 실시예에 따른, P-타입 박막 트랜지스터만으로 구성된 레벨 쉬프터의 회로도,

도 10은 본 발명의 제3 실시예에 따른, P-타입 박막 트랜지스터만으로 설계된 버퍼단을 구비한 레벨 쉬프터의 회로도,

도 11은 도 10의 레벨 쉬프터의 레벨 쉬프트 특성을 나타낸 도면,

도 12는 본 발명에 따른 레벨 쉬프터의 누설전류 특성을 나타낸 도면,

도 13은 본 발명의 제4 실시예에 따른, N-타입 박막 트랜지스터만으로 구현한 인버터의 회로도,

도 14은 본 발명의 제5 실시예에 따른, N-타입 박막 트랜지스터만으로 구현한 레벨 쉬프터의 회로도.

Claims (7)

1. 클럭신호와 제1, 제2 및 제3 전원을 공급받아 상기 클럭신호에 대해 반전된 신호를 출력하는 인버터에 있어서,

   상기 제1 전원을 소스에 공급받고 상기 클럭신호를 게이트에 공급받는 제1 트랜지스터와;

   상기 제1 트랜지스터의 드레인에 게이트가 연결되고, 상기 제2 전원을 공급받는 제2 트랜지스터와;

   상기 클럭신호를 게이트에 공급받고, 상기 제2 트랜지스터의 전류통로와 상기 제1 전원 사이에 전류통로가 형성된 제3 트랜지스터와;

   상기 제2 및 제3 트랜지스터의 연결 노드에 게이트가 연결되고, 상기 제3 전원을 공급받는 제4 트랜지스터와;

   상기 클럭신호를 게이트에 공급받고, 상기 제1 전원과 상기 제4 트랜지스터의 전류통로 사이에 전류통로가 형성된 제5 트랜지스터를 포함하여 구성되며,

   상기 제1 트랜지스터와 상기 제3 트랜지스터의 클럭 피드-스루 효과가 서로 다르게 나타나도록 함으로써 상기 제2 트랜지스터의 게이트와 소스 사이의 전압 차를 조절하여 상기 클럭신호에 대해 반전된 신호를 출력하며,

   상기 제1 내지 제5 트랜지스터는 동일한 도전형의 트랜지스터로 이루어지며, 상기 제3 트랜지스터는 상기 제1 트랜지스터보다 더 넓은 채널 면적을 갖는 것을 특징으로 하는 저전력 인버터.
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3. 클럭신호와 제1 승압전압을 공급받아 상기 클럭신호에 대해 반전된 신호를 출력하는 제1 인버팅부와;

   상기 제1 인버팅부의 출력단에 직렬 연결된 제2 인버팅부를 구비하며,

   상기 제1 및 제2 인버팅부는 각각 제1 전원을 소스에 공급받고 상기 클럭신호를 게이트에 공급받는 제1 트랜지스터와;

   상기 제1 트랜지스터의 드레인에 게이트가 연결되고, 제2 전원을 공급받는 제2 트랜지스터와;

   상기 클럭신호를 게이트에 공급받고, 상기 제2 트랜지스터의 전류통로와 상기 제1 전원 사이에 전류통로가 형성된 제3 트랜지스터와;

   상기 제2 및 제3 트랜지스터의 연결 노드에 게이트가 연결되고, 제3 전원을 공급받는 제4 트랜지스터와;

   상기 클럭신호를 게이트에 공급받고, 상기 제1 전원과 상기 제4 트랜지스터의 전류통로 사이에 전류통로가 형성된 제5 트랜지스터를 포함하며,

   상기 제1 내지 제5 트랜지스터는 동일한 도전형의 트랜지스터로 이루어지며, 상기 제3 트랜지스터는 상기 제1 트랜지스터보다 더 넓은 채널 면적을 갖는 것을 특징으로 하는 레벨 쉬프터.
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5. 클럭신호에 응답하여 승압 전압 레벨을 갖는 구동신호를 출력하는 레벨 쉬프터에 있어서,

   클럭신호와 제1 승압전압을 공급받아 상기 클럭신호에 대해 승압 전압 레벨을 갖는 신호를 출력하는 제1 레벨 쉬프팅부와;

   상기 클럭신호와 제2 승압전압을 공급받아 상기 클럭신호에 대해 승압 전압 레벨을 갖는 신호를 출력하는 제2 레벨 쉬프팅부와;

   상기 제1 레벨 쉬프팅부의 출력단자와 상기 제2 레벨 쉬프팅부의 출력단자에 연결된 버퍼부를 더 포함하여 구성된 것을 특징으로 하는 레벨 쉬프터.

   상기 제1 레벨 쉬프팅부와 제2 레벨 쉬프팅부는 각각

   상기 승압전압과 상기 클럭신호 사이에 전류통로가 형성된 제1 및 제2 트랜지스터와; 상기 승압전압과 상기 클럭신호 사이에 전류통로가 형성된 제3 및 제4 트랜지스터를 구비하며,

   상기 클럭신호는 상기 제4 트랜지스터의 게이트에 직접 공급되고, 상기 클럭신호의 반전된 형태인 반전 클럭신호가 상기 제2 및 제3 트랜지스터에 직접 공급되며, 상기 제3 및 제4 트랜지스터의 연결노드에 상기 제1 트랜지스터의 게이트가 연결된 되며,

   상기 제1 내지 제4 트랜지스터는 동일한 도전형의 트랜지스터로 이루어지며, 상기 제2 트랜지스터는 상기 제3 트랜지스터보다 더 넓은 채널 면적을 갖는 것을 특징으로 하는 레벨 쉬프터.
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