JP3111918B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3111918B2 JP3111918B2 JP09021889A JP2188997A JP3111918B2 JP 3111918 B2 JP3111918 B2 JP 3111918B2 JP 09021889 A JP09021889 A JP 09021889A JP 2188997 A JP2188997 A JP 2188997A JP 3111918 B2 JP3111918 B2 JP 3111918B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- cascode
- semiconductor integrated
- integrated circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thin Film Transistor (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に液晶ディスプレイやプラズマディスプレイ等の
周辺駆動回路に用いられる多結晶シリコン薄膜トランジ
スタ集積回路に関するものである。
し、特に液晶ディスプレイやプラズマディスプレイ等の
周辺駆動回路に用いられる多結晶シリコン薄膜トランジ
スタ集積回路に関するものである。
【０００２】
【従来の技術】従来、液晶ディスプレイ［以下、ＬＣＤ
（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）と
する］装置の小型化や低コスト化を図るために、ＬＣＤ
基板と同じ基板上に周辺駆動回路を集積化する技術の開
発が進んでいる。
（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）と
する］装置の小型化や低コスト化を図るために、ＬＣＤ
基板と同じ基板上に周辺駆動回路を集積化する技術の開
発が進んでいる。
【０００３】この周辺駆動回路はアクティブマトリクス
アレイを形成する薄膜トランジスタ［以下、ＴＦＴ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）とする］の
ゲートを走査する垂直駆動回路と、ビデオ信号をデータ
バスラインに供給する水平駆動回路とに分けられる。こ
れら周辺駆動回路は、通常、多結晶シリコン薄膜トラン
ジスタ（以下、ｐ−ＳｉＴＦＴとする）を集積して形成
される。
アレイを形成する薄膜トランジスタ［以下、ＴＦＴ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）とする］の
ゲートを走査する垂直駆動回路と、ビデオ信号をデータ
バスラインに供給する水平駆動回路とに分けられる。こ
れら周辺駆動回路は、通常、多結晶シリコン薄膜トラン
ジスタ（以下、ｐ−ＳｉＴＦＴとする）を集積して形成
される。
【０００４】一方、ｐ−ＳｉＴＦＴをガラス基板上に集
積して作製されるドライバＩＣチップを、ＬＣＤ基板や
プラズマディスプレイパネル［以下、ＰＤＰ（Ｐｌａｓ
ｍａＤｉｓｐｌａｙ Ｐａｎｅｌ）とする］基板に実装
して用いる技術開発も進んでいる。
積して作製されるドライバＩＣチップを、ＬＣＤ基板や
プラズマディスプレイパネル［以下、ＰＤＰ（Ｐｌａｓ
ｍａＤｉｓｐｌａｙ Ｐａｎｅｌ）とする］基板に実装
して用いる技術開発も進んでいる。
【０００５】ＬＣＤやＰＤＰの周辺駆動回路において
は、通常、ロジック電圧５Ｖ、あるいは３．３Ｖを越え
る高電圧を出力できることが求められる。例えば、ＬＣ
Ｄの垂直駆動回路では２０〜４０Ｖの出力電圧が求めら
れ、ＰＤＰの垂直駆動回路では２００Ｖ程度の出力電圧
が求められる。
は、通常、ロジック電圧５Ｖ、あるいは３．３Ｖを越え
る高電圧を出力できることが求められる。例えば、ＬＣ
Ｄの垂直駆動回路では２０〜４０Ｖの出力電圧が求めら
れ、ＰＤＰの垂直駆動回路では２００Ｖ程度の出力電圧
が求められる。
【０００６】そのため、ＬＣＤやＰＤＰの周辺駆動回路
においては、高耐圧回路の開発が大きな課題の一つとな
っている。回路の高耐圧化を図るためには出力電圧が直
接加わるトランジスタのソース・ドレイン間の耐圧を向
上させるか、あるいはトランジスタのソース・ドレイン
間に印加される電圧を低減するような構成の工夫を図る
必要がある。
においては、高耐圧回路の開発が大きな課題の一つとな
っている。回路の高耐圧化を図るためには出力電圧が直
接加わるトランジスタのソース・ドレイン間の耐圧を向
上させるか、あるいはトランジスタのソース・ドレイン
間に印加される電圧を低減するような構成の工夫を図る
必要がある。
【０００７】図１１はカスコード（Ｃａｓｃａｄｅ）接
続することによって回路の高耐圧化を図った従来のＣＭ
ＯＳインバータ回路を示している。図１１に示すよう
に、ＮＭＯＳトランジスタは第１のＮＭＯＳトランジス
タ１１０１と第２のＮＭＯＳトランジスタ１１０２とを
カスコード接続した構成となっている。
続することによって回路の高耐圧化を図った従来のＣＭ
ＯＳインバータ回路を示している。図１１に示すよう
に、ＮＭＯＳトランジスタは第１のＮＭＯＳトランジス
タ１１０１と第２のＮＭＯＳトランジスタ１１０２とを
カスコード接続した構成となっている。
【０００８】同様に、ＰＭＯＳトランジスタは第１のＰ
ＭＯＳトランジスタ１１０３と第２のＰＭＯＳトランジ
スタ１１０４とをカスコード接続した構成となってい
る。カスコード接続されたＮＭＯＳトランジスタは出力
信号線１０４と第２の電源線１０２との間に、コンタク
トホール１１１によって接続されている。第２の電源線
１０２には、通常、ＣＭＯＳインバータ回路のローレベ
ルを与えるＶＳＳ（通常、０Ｖ）が印加される。
ＭＯＳトランジスタ１１０３と第２のＰＭＯＳトランジ
スタ１１０４とをカスコード接続した構成となってい
る。カスコード接続されたＮＭＯＳトランジスタは出力
信号線１０４と第２の電源線１０２との間に、コンタク
トホール１１１によって接続されている。第２の電源線
１０２には、通常、ＣＭＯＳインバータ回路のローレベ
ルを与えるＶＳＳ（通常、０Ｖ）が印加される。
【０００９】一方、カスコード接続されたＰＭＯＳトラ
ンジスタは出力信号線１０４と第１の電源線１０１との
間に、コンタクトホール１１１によって接続されてい
る。第１の電源線１０１には、通常、ＣＭＯＳインバー
タ回路のハイレベルを与えるＶＤＤが印加される。ま
た、図１１に示すように、第１及び第２のＮＭＯＳトラ
ンジスタ１１０１，１１０２や第１及び第２のＰＭＯＳ
トランジスタ１１０３，１１０４のゲート電極は、入力
信号線１０３に共通に接続されている。
ンジスタは出力信号線１０４と第１の電源線１０１との
間に、コンタクトホール１１１によって接続されてい
る。第１の電源線１０１には、通常、ＣＭＯＳインバー
タ回路のハイレベルを与えるＶＤＤが印加される。ま
た、図１１に示すように、第１及び第２のＮＭＯＳトラ
ンジスタ１１０１，１１０２や第１及び第２のＰＭＯＳ
トランジスタ１１０３，１１０４のゲート電極は、入力
信号線１０３に共通に接続されている。
【００１０】このような構成を採用することによって、
出力信号線１０４と第１の電源線１０１との間、または
出力信号線１０４と第２の電源線１０２との間に加わる
電圧がカスコード接続された２つのトランジスタで分圧
されるため、個々のトランジスタのソース・ドレイン間
に加わる電圧を小さくすることができる。すなわち、入
力信号がローレベル信号ＶＳＳの場合には出力信号がＶ
ＤＤとなり、カスコード接続された２個のＮＭＯＳトラ
ンジスタにはトータルでＶＤＤが印加されるが、分圧効
果によって個々のＮＭＯＳトランジスタのソース・ドレ
イン間電圧はＶＤＤよりも小さくなる。
出力信号線１０４と第１の電源線１０１との間、または
出力信号線１０４と第２の電源線１０２との間に加わる
電圧がカスコード接続された２つのトランジスタで分圧
されるため、個々のトランジスタのソース・ドレイン間
に加わる電圧を小さくすることができる。すなわち、入
力信号がローレベル信号ＶＳＳの場合には出力信号がＶ
ＤＤとなり、カスコード接続された２個のＮＭＯＳトラ
ンジスタにはトータルでＶＤＤが印加されるが、分圧効
果によって個々のＮＭＯＳトランジスタのソース・ドレ
イン間電圧はＶＤＤよりも小さくなる。
【００１１】一方、入力信号がハイレベル信号ＶＤＤの
場合には出力信号はＶＳＳ（＝０Ｖ）となり、カスコー
ド接続された２個のＰＭＯＳトランジスタにはトータル
で（−ＶＤＤ）が印加されるが、分圧効果によって個々
のＰＭＯＳトランジスタのソース・ドレイン間電圧の絶
対値は（−ＶＤＤ）の絶対値よりも小さくなる。
場合には出力信号はＶＳＳ（＝０Ｖ）となり、カスコー
ド接続された２個のＰＭＯＳトランジスタにはトータル
で（−ＶＤＤ）が印加されるが、分圧効果によって個々
のＰＭＯＳトランジスタのソース・ドレイン間電圧の絶
対値は（−ＶＤＤ）の絶対値よりも小さくなる。
【００１２】このように、カスコード接続を採用したＣ
ＭＯＳインバータ回路では個々のトランジスタのソース
・ドレイン間電圧を低減することができるので、回路耐
圧を実質的に向上させることができる。
ＭＯＳインバータ回路では個々のトランジスタのソース
・ドレイン間電圧を低減することができるので、回路耐
圧を実質的に向上させることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、図１１
に示すカスコード接続型ＣＭＯＳインバータ回路におい
ては、個々のトランジスタのソース・ドレイン間に加わ
る電圧の比（分圧比）がトランジスタのリーク電流特性
に大きく依存するため、耐圧の設計が困難であるという
問題が生じる。特にｐ−ＳｉＴＦＴの場合、安定したリ
ーク電流特性が得られるとは限らず、回路耐圧のばらつ
きの原因となる。
に示すカスコード接続型ＣＭＯＳインバータ回路におい
ては、個々のトランジスタのソース・ドレイン間に加わ
る電圧の比（分圧比）がトランジスタのリーク電流特性
に大きく依存するため、耐圧の設計が困難であるという
問題が生じる。特にｐ−ＳｉＴＦＴの場合、安定したリ
ーク電流特性が得られるとは限らず、回路耐圧のばらつ
きの原因となる。
【００１４】また、ｐ−ＳｉＴＦＴにおいては単結晶Ｓ
ｉＭＯＳトランジスタのリーク電流特性には見られない
ｐ−ＳｉＴＦＴ特有のリーク電流特性を示すため、分圧
比が１：１にはならず、効率の良い分圧比を得ることが
できない。
ｉＭＯＳトランジスタのリーク電流特性には見られない
ｐ−ＳｉＴＦＴ特有のリーク電流特性を示すため、分圧
比が１：１にはならず、効率の良い分圧比を得ることが
できない。
【００１５】ここで、効率の良い分圧比とは最も回路耐
圧が高くなるような分圧比のことを意味し、その分圧比
は１：１である。分圧比が１：１であれば、カスコード
接続された２個のトランジスタのソース・ドレイン間電
圧は夫々出力電圧の半分の電圧となるので、回路耐圧は
２倍向上することになる。
圧が高くなるような分圧比のことを意味し、その分圧比
は１：１である。分圧比が１：１であれば、カスコード
接続された２個のトランジスタのソース・ドレイン間電
圧は夫々出力電圧の半分の電圧となるので、回路耐圧は
２倍向上することになる。
【００１６】図１３及び図１４は夫々図１１に示すＣＭ
ＯＳインバータ回路をｐ−ＳｉＴＦＴで作製した場合の
動作点を説明するためのｎチャネルｐ−ＳｉＴＦＴ及び
ｐチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧
特性の例を示した図である。これら図１３及び図１４に
示すように、一般に、ｐ−ＳｉＴＦＴにおいてはゲート
電圧に逆バイアス（ｎチャネルＴＦＴでは負電圧、ｐチ
ャネルＴＦＴでは正電圧）が印加されると、逆バイアス
が増大するとともに、リーク電流が増大する特性を示
す。このリーク電流はドレイン電極近傍の空乏化したチ
ャネル領域の禁制帯中のトラップ準位を介したトンネル
電流であるとされており、ｐ−ＳｉＴＦＴ特有のもので
ある。
ＯＳインバータ回路をｐ−ＳｉＴＦＴで作製した場合の
動作点を説明するためのｎチャネルｐ−ＳｉＴＦＴ及び
ｐチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧
特性の例を示した図である。これら図１３及び図１４に
示すように、一般に、ｐ−ＳｉＴＦＴにおいてはゲート
電圧に逆バイアス（ｎチャネルＴＦＴでは負電圧、ｐチ
ャネルＴＦＴでは正電圧）が印加されると、逆バイアス
が増大するとともに、リーク電流が増大する特性を示
す。このリーク電流はドレイン電極近傍の空乏化したチ
ャネル領域の禁制帯中のトラップ準位を介したトンネル
電流であるとされており、ｐ−ＳｉＴＦＴ特有のもので
ある。
【００１７】図１１に示すＣＭＯＳインバータ回路にお
いて、ＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、０Ｖの入
力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは２０
Ｖとなる。その結果、カスコード接続された２個のｎチ
ャネル薄膜トランジスタＮ１，Ｎ２には合計２０Ｖが印
加されることになる。ここで、ｎチャネル薄膜トランジ
スタＮ１，Ｎ２は、図１１に示すように、夫々第２の電
源線１０２側のＴＦＴ及び出力信号線１０４側のＴＦＴ
を示している。
いて、ＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、０Ｖの入
力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは２０
Ｖとなる。その結果、カスコード接続された２個のｎチ
ャネル薄膜トランジスタＮ１，Ｎ２には合計２０Ｖが印
加されることになる。ここで、ｎチャネル薄膜トランジ
スタＮ１，Ｎ２は、図１１に示すように、夫々第２の電
源線１０２側のＴＦＴ及び出力信号線１０４側のＴＦＴ
を示している。
【００１８】この時の動作点は図１３に示すｎチャネル
ＴＦＴのドレイン電流−ゲート電圧特性から知ることが
できる。すなわち、カスコード接続された２個のｎチャ
ネルＴＦＴには同じオフ電流が流れているはずであるか
ら、同一の電流値を与える個々のＴＦＴのドレイン電圧
Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。
ＴＦＴのドレイン電流−ゲート電圧特性から知ることが
できる。すなわち、カスコード接続された２個のｎチャ
ネルＴＦＴには同じオフ電流が流れているはずであるか
ら、同一の電流値を与える個々のＴＦＴのドレイン電圧
Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。
【００１９】その結果、入力電圧ＶＩＮ＝０Ｖの時の動
作点は、図１３に示す点となる。すなわち、ｎチャネル
薄膜トランジスタＮ１にゲート電圧Ｖｇｓ＝０Ｖ、ドレ
イン電圧Ｖｄｓ＝１３Ｖが印加され、かつｎチャネル薄
膜トランジスタＮ２にゲート電圧Ｖｇｓ＝−１３Ｖ、Ｖ
ｄｓ＝７Ｖが印加された時、ｎチャネル薄膜トランジス
タＮ１，Ｎ２は同じ電流値となり、この点が動作点とな
る。したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコー
ド接続された２個のｎチャネル薄膜トランジスタＮ１，
Ｎ２のソース・ドレイン間電圧は夫々１３Ｖ及び７Ｖと
なる。図１２（ａ）はこの時のバイアス状態を等価回路
で示した図である。
作点は、図１３に示す点となる。すなわち、ｎチャネル
薄膜トランジスタＮ１にゲート電圧Ｖｇｓ＝０Ｖ、ドレ
イン電圧Ｖｄｓ＝１３Ｖが印加され、かつｎチャネル薄
膜トランジスタＮ２にゲート電圧Ｖｇｓ＝−１３Ｖ、Ｖ
ｄｓ＝７Ｖが印加された時、ｎチャネル薄膜トランジス
タＮ１，Ｎ２は同じ電流値となり、この点が動作点とな
る。したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコー
ド接続された２個のｎチャネル薄膜トランジスタＮ１，
Ｎ２のソース・ドレイン間電圧は夫々１３Ｖ及び７Ｖと
なる。図１２（ａ）はこの時のバイアス状態を等価回路
で示した図である。
【００２０】一方、図１１に示すＣＭＯＳインバータ回
路において、ＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、２
０Ｖの入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵ
Ｔは０Ｖとなる。その結果、カスコード接続された２個
のｐチャネル薄膜トランジスタＰ１，Ｐ２には合計（−
２０）Ｖが印加されることになる。ここで、ｐチャネル
薄膜トランジスタＰ１，Ｐ２は、図１１に示すように、
夫々第１の電源線１０１側のＴＦＴ及び出力信号線１０
４側のＴＦＴを示している。
路において、ＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、２
０Ｖの入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵ
Ｔは０Ｖとなる。その結果、カスコード接続された２個
のｐチャネル薄膜トランジスタＰ１，Ｐ２には合計（−
２０）Ｖが印加されることになる。ここで、ｐチャネル
薄膜トランジスタＰ１，Ｐ２は、図１１に示すように、
夫々第１の電源線１０１側のＴＦＴ及び出力信号線１０
４側のＴＦＴを示している。
【００２１】この時の動作点は図１４に示すｐチャネル
ＴＦＴのドレイン電流−ゲート電圧特性から知ることが
できる。すなわち、カスコード接続された２個のｐチャ
ネルＴＦＴには同じオフ電流が流れているはずであるか
ら、同一の電流値を与える個々のＴＦＴのドレイン電圧
Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。
ＴＦＴのドレイン電流−ゲート電圧特性から知ることが
できる。すなわち、カスコード接続された２個のｐチャ
ネルＴＦＴには同じオフ電流が流れているはずであるか
ら、同一の電流値を与える個々のＴＦＴのドレイン電圧
Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。
【００２２】その結果、入力電圧ＶＩＮ＝２０Ｖの時の
動作点は、図１４に示す点となる。すなわち、ｐチャネ
ル薄膜トランジスタＰ１にゲート電圧Ｖｇｓ＝０Ｖ、ド
レイン電圧Ｖｄｓ＝−１１Ｖが印加され、かつｐチャネ
ル薄膜トランジスタＰ２にゲート電圧Ｖｇｓ＝−１１
Ｖ、Ｖｄｓ＝−９Ｖが印加された時、ｐチャネル薄膜ト
ランジスタＰ１，Ｐ２は同じ電流値となり、この点が動
作点となる。したがって、入力電圧ＶＩＮ＝２０Ｖの
時、カスコード接続された２個のｐチャネル薄膜トラン
ジスタＰ１，Ｐ２のソース・ドレイン間電圧は夫々−１
１Ｖ及び−９Ｖとなる。図１２（ｂ）はこの時のバイア
ス状態を等価回路で示した図である。
動作点は、図１４に示す点となる。すなわち、ｐチャネ
ル薄膜トランジスタＰ１にゲート電圧Ｖｇｓ＝０Ｖ、ド
レイン電圧Ｖｄｓ＝−１１Ｖが印加され、かつｐチャネ
ル薄膜トランジスタＰ２にゲート電圧Ｖｇｓ＝−１１
Ｖ、Ｖｄｓ＝−９Ｖが印加された時、ｐチャネル薄膜ト
ランジスタＰ１，Ｐ２は同じ電流値となり、この点が動
作点となる。したがって、入力電圧ＶＩＮ＝２０Ｖの
時、カスコード接続された２個のｐチャネル薄膜トラン
ジスタＰ１，Ｐ２のソース・ドレイン間電圧は夫々−１
１Ｖ及び−９Ｖとなる。図１２（ｂ）はこの時のバイア
ス状態を等価回路で示した図である。
【００２３】以上説明したように、図１１に示したＣＭ
ＯＳインバータ回路をｐ−ＳｉＴＦＴで作製した場合に
はカスコード接続された２個のＴＦＴで電圧が均等に分
圧されず、効率良く高耐圧化を図ることができない。ま
た、上述したように、ｐ−ＳｉＴＦＴのリーク電流はド
レイン電極近傍の空乏化したチャネル領域の禁制帯中の
トラップ準位密度と密接な関係があるため、常に同じリ
ーク電流特性が得られるとは限らず、再現性に乏しい。
したがって、カスコード接続された２個のＴＦＴに印加
される電圧の分圧比が定まらないため、回路耐圧の設計
を困難なものとしている。
ＯＳインバータ回路をｐ−ＳｉＴＦＴで作製した場合に
はカスコード接続された２個のＴＦＴで電圧が均等に分
圧されず、効率良く高耐圧化を図ることができない。ま
た、上述したように、ｐ−ＳｉＴＦＴのリーク電流はド
レイン電極近傍の空乏化したチャネル領域の禁制帯中の
トラップ準位密度と密接な関係があるため、常に同じリ
ーク電流特性が得られるとは限らず、再現性に乏しい。
したがって、カスコード接続された２個のＴＦＴに印加
される電圧の分圧比が定まらないため、回路耐圧の設計
を困難なものとしている。
【００２４】そこで、本発明の目的は上記の問題点を解
消し、カスコード接続されたＴＦＴに印加される電圧を
均等に分圧することができ、回路耐圧のばらつきを無く
した高耐圧の半導体集積回路を提供することにある。
消し、カスコード接続されたＴＦＴに印加される電圧を
均等に分圧することができ、回路耐圧のばらつきを無く
した高耐圧の半導体集積回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明による半導体集積
回路は、多結晶シリコン薄膜トランジスタを絶縁基板上
に集積して作製される半導体集積回路であって、ゲート
電極が互いに共通に接続されるとともに順次カスコード
接続されかつドレイン領域に低濃度不純物領域を有する
ｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲー
ト電極が互いに共通に接続されるとともに順次カスコー
ド接続されかつドレイン領域に低濃度不純物領域を有す
るｎ個（ｎは２以上の整数）のｐ型トランジスタとのう
ち少なくともどちらか一方を具備している。
回路は、多結晶シリコン薄膜トランジスタを絶縁基板上
に集積して作製される半導体集積回路であって、ゲート
電極が互いに共通に接続されるとともに順次カスコード
接続されかつドレイン領域に低濃度不純物領域を有する
ｍ個（ｍは２以上の整数）のｎ型トランジスタと、ゲー
ト電極が互いに共通に接続されるとともに順次カスコー
ド接続されかつドレイン領域に低濃度不純物領域を有す
るｎ個（ｎは２以上の整数）のｐ型トランジスタとのう
ち少なくともどちらか一方を具備している。
【００２６】本発明による他の半導体集積回路は、多結
晶シリコン薄膜トランジスタを絶縁基板上に集積して作
製される半導体集積回路であって、ゲート電極が互いに
共通に接続されるとともに順次カスコード接続されかつ
ドレイン領域に低濃度不純物領域を有するｍ個（ｍは２
以上の整数）のｎ型トランジスタと、ゲート電極が互い
に共通に接続されるとともに順次カスコード接続されか
つドレイン領域に低濃度不純物領域を有するｎ個（ｎは
２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ
回路を具備している。
晶シリコン薄膜トランジスタを絶縁基板上に集積して作
製される半導体集積回路であって、ゲート電極が互いに
共通に接続されるとともに順次カスコード接続されかつ
ドレイン領域に低濃度不純物領域を有するｍ個（ｍは２
以上の整数）のｎ型トランジスタと、ゲート電極が互い
に共通に接続されるとともに順次カスコード接続されか
つドレイン領域に低濃度不純物領域を有するｎ個（ｎは
２以上の整数）のｐ型トランジスタとからなるＣＭＯＳ
回路を具備している。
【００２７】
【００２８】本発明によるさらに別の半導体集積回路
は、多結晶シリコン薄膜トランジスタを絶縁基板上に集
積して作製される半導体集積回路であって、ゲート電極
が互いに共通に接続されるとともに順次カスコード接続
されかつドレイン領域に低濃度不純物領域を有するｍ個
（ｍは２以上の整数）のｎ型トランジスタと、１個のｐ
型トランジスタとからなるＣＭＯＳ回路を具備してい
る。
は、多結晶シリコン薄膜トランジスタを絶縁基板上に集
積して作製される半導体集積回路であって、ゲート電極
が互いに共通に接続されるとともに順次カスコード接続
されかつドレイン領域に低濃度不純物領域を有するｍ個
（ｍは２以上の整数）のｎ型トランジスタと、１個のｐ
型トランジスタとからなるＣＭＯＳ回路を具備してい
る。
【００２９】本発明によるさらにまた別の半導体集積回
路は、多結晶シリコン薄膜トランジスタを絶縁基板上に
集積して作製される半導体集積回路であって、１個のｎ
型トランジスタと、ゲート電極が互いに共通に接続され
るとともに順次カスコード接続されかつドレイン領域に
低濃度不純物領域を有するｎ個（ｎは２以上の整数）の
ｐ型トランジスタとからなるＣＭＯＳ回路を具備してい
る。
路は、多結晶シリコン薄膜トランジスタを絶縁基板上に
集積して作製される半導体集積回路であって、１個のｎ
型トランジスタと、ゲート電極が互いに共通に接続され
るとともに順次カスコード接続されかつドレイン領域に
低濃度不純物領域を有するｎ個（ｎは２以上の整数）の
ｐ型トランジスタとからなるＣＭＯＳ回路を具備してい
る。
【００３０】すなわち、本発明の半導体集積回路では、
順次カスコード接続されたｍ個のＬＤＤ構造のｎ型トラ
ンジスタを出力信号線と第２の電源線との間にコンタク
トホールによって接続し、順次カスコード接続されたｎ
個のＬＤＤ構造のｐ型トランジスタを出力信号線と第１
の電源線との間にコンタクトホールによって接続すると
ともに、ｎ型トランジスタ及びｐ型トランジスタのゲー
ト電極を入力信号線に互いに共通に接続している。これ
によって、カスコード接続されたＴＦＴに印加される電
圧を均等に分圧可能とし、回路耐圧のばらつきを無くし
た高耐圧の半導体集積回路を得ることが可能となる。
順次カスコード接続されたｍ個のＬＤＤ構造のｎ型トラ
ンジスタを出力信号線と第２の電源線との間にコンタク
トホールによって接続し、順次カスコード接続されたｎ
個のＬＤＤ構造のｐ型トランジスタを出力信号線と第１
の電源線との間にコンタクトホールによって接続すると
ともに、ｎ型トランジスタ及びｐ型トランジスタのゲー
ト電極を入力信号線に互いに共通に接続している。これ
によって、カスコード接続されたＴＦＴに印加される電
圧を均等に分圧可能とし、回路耐圧のばらつきを無くし
た高耐圧の半導体集積回路を得ることが可能となる。
【００３１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
半導体集積回路の平面図である。図において、本発明の
一実施例によるＣＭＯＳインバータ回路は順次カスコー
ド接続されたｍ個（ｍは２以上の整数）のＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳ
トランジスタＮ１〜Ｎｍと、順次カスコード接続された
ｎ個（ｎは２以上の整数）のＬＤＤ構造のＰＭＯＳトラ
ンジスタＰ１〜Ｐｎとで構成されている。
面を参照して説明する。図１は本発明の一実施例による
半導体集積回路の平面図である。図において、本発明の
一実施例によるＣＭＯＳインバータ回路は順次カスコー
ド接続されたｍ個（ｍは２以上の整数）のＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳ
トランジスタＮ１〜Ｎｍと、順次カスコード接続された
ｎ個（ｎは２以上の整数）のＬＤＤ構造のＰＭＯＳトラ
ンジスタＰ１〜Ｐｎとで構成されている。
【００３２】ここで、ＬＤＤ構造とは低濃度ドレイン領
域を設けることによって、接合のトンネル電流が生じな
いように電界を抑える構造のことである。このＬＤＤ構
造はリーク電流がドレイン電界の影響をそれほど受けな
いので、液晶駆動用トランジスタとして用いるのに適し
ており、研究開発が活発に行われている。但し、このよ
うな構造にすると空乏層が拡がるので、その中の発生電
流に注意しなければならない。このＬＤＤ構造について
は、特開平４−３４４６１８号公報に説明されている。
域を設けることによって、接合のトンネル電流が生じな
いように電界を抑える構造のことである。このＬＤＤ構
造はリーク電流がドレイン電界の影響をそれほど受けな
いので、液晶駆動用トランジスタとして用いるのに適し
ており、研究開発が活発に行われている。但し、このよ
うな構造にすると空乏層が拡がるので、その中の発生電
流に注意しなければならない。このＬＤＤ構造について
は、特開平４−３４４６１８号公報に説明されている。
【００３３】カスコード接続されたｍ個のＮＭＯＳトラ
ンジスタＮ１〜Ｎｍは出力信号線１０４と第２の電源線
１０２との間に、コンタクトホール１１１によって接続
されている。第２の電源線１０２には、通常、ＣＭＯＳ
インバータ回路にローレベルを与えるＶＳＳ（通常０
Ｖ）が印加される。
ンジスタＮ１〜Ｎｍは出力信号線１０４と第２の電源線
１０２との間に、コンタクトホール１１１によって接続
されている。第２の電源線１０２には、通常、ＣＭＯＳ
インバータ回路にローレベルを与えるＶＳＳ（通常０
Ｖ）が印加される。
【００３４】一方、カスコード接続されたｎ個のＰＭＯ
ＳトランジスタＰ１〜Ｐｎは出力信号線１０４と第１の
電源線１０１との間に、コンタクトホール１１１によっ
て接続されている。第１の電源線１０１には、通常、Ｃ
ＭＯＳインバータ回路にハイレベルを与えるＶＤＤが印
加される。
ＳトランジスタＰ１〜Ｐｎは出力信号線１０４と第１の
電源線１０１との間に、コンタクトホール１１１によっ
て接続されている。第１の電源線１０１には、通常、Ｃ
ＭＯＳインバータ回路にハイレベルを与えるＶＤＤが印
加される。
【００３５】また、図１に示すように、第１から第ｍの
ＮＭＯＳトランジスタＮ１〜Ｎｍ及び第１から第ｎのＰ
ＭＯＳトランジスタＰ１〜Ｐｎのゲート電極は、入力信
号線１０３に互いに共通に接続されている。また、本実
施例では、第１〜第ｍのＮＭＯＳトランジスタＮ１〜Ｎ
ｍ及び第１〜第ｎのＰＭＯＳトランジスタとしてｐ−Ｓ
ｉＴＦＴを用いていることを前提としている。
ＮＭＯＳトランジスタＮ１〜Ｎｍ及び第１から第ｎのＰ
ＭＯＳトランジスタＰ１〜Ｐｎのゲート電極は、入力信
号線１０３に互いに共通に接続されている。また、本実
施例では、第１〜第ｍのＮＭＯＳトランジスタＮ１〜Ｎ
ｍ及び第１〜第ｎのＰＭＯＳトランジスタとしてｐ−Ｓ
ｉＴＦＴを用いていることを前提としている。
【００３６】カスコード接続されたＬＤＤ構造のｐ−Ｓ
ｉＴＦＴを採用することによって、出力信号線１０４と
第１の電源線１０１との間、または出力信号線１０４と
第２の電源線１０２との間に加わる電圧をカスコード接
続されたｍ個あるいはｎ個のＴＦＴでほぼ均等に分圧す
ることができる。
ｉＴＦＴを採用することによって、出力信号線１０４と
第１の電源線１０１との間、または出力信号線１０４と
第２の電源線１０２との間に加わる電圧をカスコード接
続されたｍ個あるいはｎ個のＴＦＴでほぼ均等に分圧す
ることができる。
【００３７】これはＬＤＤ構造のｐ−ＳｉＴＦＴにおい
てはドレイン電圧Ｖｄｓが一定の時にゲート逆バイアス
電圧の広い範囲で、リーク電流がほぼ一定の特性を示す
ためである。その結果、入力信号がローレベル信号ＶＳ
Ｓの時、カスコード接続されたｍ個のｎチャネルｐ−Ｓ
ｉＴＦＴにはトータルでＶＤＤが印加されるが、分圧効
果によって個々のｎチャネルｐ−ＳｉＴＦＴのソース・
ドレイン間電圧ＶｄｓはＶＤＤ／ｍとなる。図２（ａ）
はこの時のバイアス状態を等価回路で示した図である。
本実施例においては個々のトランジスタのドレイン電極
側に、図２（ａ）に示すように、等価的にＬＤＤ領域の
抵抗２０１が挿入される。
てはドレイン電圧Ｖｄｓが一定の時にゲート逆バイアス
電圧の広い範囲で、リーク電流がほぼ一定の特性を示す
ためである。その結果、入力信号がローレベル信号ＶＳ
Ｓの時、カスコード接続されたｍ個のｎチャネルｐ−Ｓ
ｉＴＦＴにはトータルでＶＤＤが印加されるが、分圧効
果によって個々のｎチャネルｐ−ＳｉＴＦＴのソース・
ドレイン間電圧ＶｄｓはＶＤＤ／ｍとなる。図２（ａ）
はこの時のバイアス状態を等価回路で示した図である。
本実施例においては個々のトランジスタのドレイン電極
側に、図２（ａ）に示すように、等価的にＬＤＤ領域の
抵抗２０１が挿入される。
【００３８】一方、入力信号がハイレベル信号ＶＤＤの
場合、カスコード接続されたｎ個のｐチャネルｐ−Ｓｉ
ＴＦＴにはトータルで（−ＶＤＤ）が印加されるが、分
圧効果によって個々のｐチャネルｐ−ＳｉＴＦＴのソー
ス・ドレイン間電圧は（−ＶＤＤ／ｎ）となる。図２
（ｂ）はこの時のバイアス状態を等価回路で示した図で
ある。
場合、カスコード接続されたｎ個のｐチャネルｐ−Ｓｉ
ＴＦＴにはトータルで（−ＶＤＤ）が印加されるが、分
圧効果によって個々のｐチャネルｐ−ＳｉＴＦＴのソー
ス・ドレイン間電圧は（−ＶＤＤ／ｎ）となる。図２
（ｂ）はこの時のバイアス状態を等価回路で示した図で
ある。
【００３９】図３は本発明の一実施例による半導体集積
回路の具体例を示す図であり、図４は図３に示す半導体
集積回路の等価回路を示す図であり、図５は図３に示す
ＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのドレイン電流
−ゲート電圧特性を示す図であり、図６は図３に示すＬ
ＤＤ構造のｐチャネルｐ−ＳｉＴＦＴのドレイン電流−
ゲート電圧特性を示す図である。
回路の具体例を示す図であり、図４は図３に示す半導体
集積回路の等価回路を示す図であり、図５は図３に示す
ＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴのドレイン電流
−ゲート電圧特性を示す図であり、図６は図３に示すＬ
ＤＤ構造のｐチャネルｐ−ＳｉＴＦＴのドレイン電流−
ゲート電圧特性を示す図である。
【００４０】これら図３〜図６を用いて本発明の一実施
例による半導体集積回路をより具体的に説明する。
例による半導体集積回路をより具体的に説明する。
【００４１】図３に示す半導体集積回路は先に説明した
図１のＣＭＯＳインバータ回路においてｍ＝２、ｎ＝２
とした場合のものである。すなわち、本実施例のＣＭＯ
Ｓインバータ回路はカスコード接続された２個のＬＤＤ
構造のＮＭＯＳトランジスタＮ１，Ｎ２と、カスコード
接続された２個のＬＤＤ構造のＰＭＯＳトランジスタＰ
１，Ｐ２とで構成されている。また、本実施例において
も、第１及び第２のＮＭＯＳトランジスタ３０１，３０
２と第１及び第２のＰＭＯＳトランジスタ３０３，３０
４とには夫々ｐ−ＳｉＴＦＴを用いていることを前提と
している。
図１のＣＭＯＳインバータ回路においてｍ＝２、ｎ＝２
とした場合のものである。すなわち、本実施例のＣＭＯ
Ｓインバータ回路はカスコード接続された２個のＬＤＤ
構造のＮＭＯＳトランジスタＮ１，Ｎ２と、カスコード
接続された２個のＬＤＤ構造のＰＭＯＳトランジスタＰ
１，Ｐ２とで構成されている。また、本実施例において
も、第１及び第２のＮＭＯＳトランジスタ３０１，３０
２と第１及び第２のＰＭＯＳトランジスタ３０３，３０
４とには夫々ｐ−ＳｉＴＦＴを用いていることを前提と
している。
【００４２】カスコード接続されたＬＤＤ構造のｐ−Ｓ
ｉＴＦＴを採用することによって、出力信号線１０４と
第１の電源線１０１との間、または出力信号線１０４と
第２の電源線１０２との間に加わる電圧を、カスコード
接続された２個のＴＦＴで、ほぼ均等に分圧することが
できるようになる。その理由について、図５及び図６を
用いて具体的に説明する。
ｉＴＦＴを採用することによって、出力信号線１０４と
第１の電源線１０１との間、または出力信号線１０４と
第２の電源線１０２との間に加わる電圧を、カスコード
接続された２個のＴＦＴで、ほぼ均等に分圧することが
できるようになる。その理由について、図５及び図６を
用いて具体的に説明する。
【００４３】図５に示すように、ＬＤＤ構造のｎチャネ
ルｐ−ＳｉＴＦＴのリーク電流特性はソース・ドレイン
間電圧Ｖｄｓが一定の時、ゲート逆バイアス電圧に対し
てほぼ一定の電流が流れる。また、図５にはこのような
特性のＴＦＴで構成された図３に示すＣＭＯＳインバー
タ回路においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、
０Ｖの入力電圧ＶＩＮを入力した時の、ｎチャネルｐ−
ＳｉＴＦＴの動作点が示されている。この動作点（バイ
アス点）は同一のリーク電流値を与える個々のＴＦＴの
ドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓとして求めら
れる。
ルｐ−ＳｉＴＦＴのリーク電流特性はソース・ドレイン
間電圧Ｖｄｓが一定の時、ゲート逆バイアス電圧に対し
てほぼ一定の電流が流れる。また、図５にはこのような
特性のＴＦＴで構成された図３に示すＣＭＯＳインバー
タ回路においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、
０Ｖの入力電圧ＶＩＮを入力した時の、ｎチャネルｐ−
ＳｉＴＦＴの動作点が示されている。この動作点（バイ
アス点）は同一のリーク電流値を与える個々のＴＦＴの
ドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓとして求めら
れる。
【００４４】すなわち、ｎチャネル薄膜トランジスタＮ
１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝１
０．１Ｖとが印加され、かつｎチャネル薄膜トランジス
タＮ２にゲート電圧Ｖｇｓ＝−１０．１ＶとＶｄｓ＝
９．９Ｖとが印加された時、ｎチャネル薄膜トランジス
タＮ１，Ｎ２は同じ電流値となり、この点が動作点とな
る。したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコー
ド接続された２個のｎチャネル薄膜トランジスタＮ１，
Ｎ２のソース・ドレイン間電圧は夫々１０．１Ｖ及び
９．９Ｖとなり、ほぼ２等分される。図４（ａ）はこの
時のバイアス状態を等価回路で示す図である。
１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝１
０．１Ｖとが印加され、かつｎチャネル薄膜トランジス
タＮ２にゲート電圧Ｖｇｓ＝−１０．１ＶとＶｄｓ＝
９．９Ｖとが印加された時、ｎチャネル薄膜トランジス
タＮ１，Ｎ２は同じ電流値となり、この点が動作点とな
る。したがって、入力電圧ＶＩＮ＝０Ｖの時、カスコー
ド接続された２個のｎチャネル薄膜トランジスタＮ１，
Ｎ２のソース・ドレイン間電圧は夫々１０．１Ｖ及び
９．９Ｖとなり、ほぼ２等分される。図４（ａ）はこの
時のバイアス状態を等価回路で示す図である。
【００４５】一方、図３に示すＣＭＯＳインバータ回路
においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、２０Ｖ
の入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは
０Ｖとなる。その結果、カスコード接続された２個のｐ
チャネル薄膜トランジスタＰ１，Ｐ２には合計（−２
０）Ｖが印加されることになる。
においてＶＤＤ＝２０Ｖ、ＶＳＳ＝０Ｖとして、２０Ｖ
の入力電圧ＶＩＮが入力されると、出力電圧ＶＯＵＴは
０Ｖとなる。その結果、カスコード接続された２個のｐ
チャネル薄膜トランジスタＰ１，Ｐ２には合計（−２
０）Ｖが印加されることになる。
【００４６】ここで、ｐチャネル薄膜トランジスタＰ
１，Ｐ２は、図３に示すように、夫々第１の電源線１０
１側のＴＦＴ及び出力信号線１０４側のＴＦＴを示して
いる。この時の動作点は図６に示すｐチャネルＴＦＴの
ドレイン電流−ゲート電圧特性から知ることができる。
１，Ｐ２は、図３に示すように、夫々第１の電源線１０
１側のＴＦＴ及び出力信号線１０４側のＴＦＴを示して
いる。この時の動作点は図６に示すｐチャネルＴＦＴの
ドレイン電流−ゲート電圧特性から知ることができる。
【００４７】すなわち、カスコード接続された２個のｐ
チャネルＴＦＴには同じオフ電流が流れているはずであ
るから、同一の電流値を与える個々のＴＦＴのドレイン
電圧Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。その
結果、入力電圧ＶＩＮ＝２０Ｖの時の夫々のｐチャネル
ＴＦＴの動作点は、図６に示す点となる。
チャネルＴＦＴには同じオフ電流が流れているはずであ
るから、同一の電流値を与える個々のＴＦＴのドレイン
電圧Ｖｄｓ及びゲート電圧Ｖｇｓを求めれば良い。その
結果、入力電圧ＶＩＮ＝２０Ｖの時の夫々のｐチャネル
ＴＦＴの動作点は、図６に示す点となる。
【００４８】つまり、ｐチャネル薄膜トランジスタＰ１
にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝−１
０．１Ｖとが印加され、かつｐチャネル薄膜トランジス
タＰ２にゲート電圧Ｖｇｓ＝−１０．１ＶとＶｄｓ＝−
９．９Ｖとが印加された時、ｐチャネル薄膜トランジス
タＰ１，Ｐ２は同じ電流値となり、この点が動作点とな
る。
にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝−１
０．１Ｖとが印加され、かつｐチャネル薄膜トランジス
タＰ２にゲート電圧Ｖｇｓ＝−１０．１ＶとＶｄｓ＝−
９．９Ｖとが印加された時、ｐチャネル薄膜トランジス
タＰ１，Ｐ２は同じ電流値となり、この点が動作点とな
る。
【００４９】したがって、入力電圧ＶＩＮ＝２０Ｖの
時、カスコード接続された２個のｐチャネル薄膜トラン
ジスタＰ１，Ｐ２のソース・ドレイン間電圧は夫々−１
０．１Ｖ及び−９．９Ｖとなり、ほぼ２等分される。図
４（ｂ）はこの時のバイアス状態を等価回路で示す図で
ある。
時、カスコード接続された２個のｐチャネル薄膜トラン
ジスタＰ１，Ｐ２のソース・ドレイン間電圧は夫々−１
０．１Ｖ及び−９．９Ｖとなり、ほぼ２等分される。図
４（ｂ）はこの時のバイアス状態を等価回路で示す図で
ある。
【００５０】以上説明したように、２段カスコード接続
したＬＤＤ構造のｐ−ＳｉＴＦＴを採用することによっ
て、個々のトランジスタのソース・ドレイン間に印加さ
れる電圧を半分とすることができる。その結果、回路耐
圧を２倍に向上させることができるようになる。
したＬＤＤ構造のｐ−ＳｉＴＦＴを採用することによっ
て、個々のトランジスタのソース・ドレイン間に印加さ
れる電圧を半分とすることができる。その結果、回路耐
圧を２倍に向上させることができるようになる。
【００５１】ところで、特開平４−３４４６１８号公報
には耐圧を向上させる目的ではなく、リーク電流を低減
する目的で、アクティブマトリクス型液晶ディスプレイ
の各画素を駆動する薄膜トランジスタの構造として、低
濃度ドレイン領域を有するＬＤＤ構造のＴＦＴを直列に
２個接続した構造が開示されている。
には耐圧を向上させる目的ではなく、リーク電流を低減
する目的で、アクティブマトリクス型液晶ディスプレイ
の各画素を駆動する薄膜トランジスタの構造として、低
濃度ドレイン領域を有するＬＤＤ構造のＴＦＴを直列に
２個接続した構造が開示されている。
【００５２】しかしながら、特開平４−３４４６１８号
公報に開示された構造はアクティブマトリクス型液晶デ
ィスプレイの各画素に設置されたＴＦＴのリーク電流を
抑えるために適用されるものであり、ＬＤＤ領域をＴＦ
Ｔのソース電極側及びドレイン電極側に設けた構造とな
っている。
公報に開示された構造はアクティブマトリクス型液晶デ
ィスプレイの各画素に設置されたＴＦＴのリーク電流を
抑えるために適用されるものであり、ＬＤＤ領域をＴＦ
Ｔのソース電極側及びドレイン電極側に設けた構造とな
っている。
【００５３】一方、本発明の半導体集積回路は液晶ディ
スプレイやプラズマディスプレイ等の周辺駆動回路の高
耐圧化のために適用されるものであり、ＬＤＤ領域はＴ
ＦＴのドレイン電極側にだけ設けられた構造となってい
る。すなわち、本発明の半導体集積回路ではＴＦＴのド
レイン電極側にだけＬＤＤ領域を形成することで、駆動
回路の動作スピードをそれほど低下させずに回路の高耐
圧化を図ることができる。
スプレイやプラズマディスプレイ等の周辺駆動回路の高
耐圧化のために適用されるものであり、ＬＤＤ領域はＴ
ＦＴのドレイン電極側にだけ設けられた構造となってい
る。すなわち、本発明の半導体集積回路ではＴＦＴのド
レイン電極側にだけＬＤＤ領域を形成することで、駆動
回路の動作スピードをそれほど低下させずに回路の高耐
圧化を図ることができる。
【００５４】仮に、ＴＦＴのソース電極側及びドレイン
電極側にＬＤＤ領域を設けた場合、駆動回路のスピード
を大幅に低下させてしまう。この点で、特開平４−３４
４６１８号公報に開示された液晶駆動用トランジスタの
構造と、本発明の半導体集積回路の構造とは異なってい
る。また、本発明の半導体集積回路はｐ−ＳｉＴＦＴの
リーク電流低減が目的ではなく、ｐ−ＳｉＴＦＴで構成
された駆動回路の耐圧を向上させることが目的であるの
で、リーク電流が大きくてもかまわない。カスコード接
続された個々のＴＦＴのソース・ドレイン間に印加され
る最大電圧が均等に分圧されることを特徴としたもので
ある。
電極側にＬＤＤ領域を設けた場合、駆動回路のスピード
を大幅に低下させてしまう。この点で、特開平４−３４
４６１８号公報に開示された液晶駆動用トランジスタの
構造と、本発明の半導体集積回路の構造とは異なってい
る。また、本発明の半導体集積回路はｐ−ＳｉＴＦＴの
リーク電流低減が目的ではなく、ｐ−ＳｉＴＦＴで構成
された駆動回路の耐圧を向上させることが目的であるの
で、リーク電流が大きくてもかまわない。カスコード接
続された個々のＴＦＴのソース・ドレイン間に印加され
る最大電圧が均等に分圧されることを特徴としたもので
ある。
【００５５】この点に関し、特開平４−３４４６１８号
公報にはＬＤＤ構造を用いなくても、ＴＦＴを２個直列
に接続することだけで、ソース・ドレイン間に印加され
る電圧を半分にできることが記されている。すなわち、
特開平４−３４４６１８号公報の第２頁右段１〜５行目
には、「すなわち、その内の一つはダブルゲート構造と
よばれるものであり、これはトランジスタを直列に２個
接続してドレーン電界を半分にすることにより、トンネ
ル電流を抑えるようにしたものである。」と記されてい
る。
公報にはＬＤＤ構造を用いなくても、ＴＦＴを２個直列
に接続することだけで、ソース・ドレイン間に印加され
る電圧を半分にできることが記されている。すなわち、
特開平４−３４４６１８号公報の第２頁右段１〜５行目
には、「すなわち、その内の一つはダブルゲート構造と
よばれるものであり、これはトランジスタを直列に２個
接続してドレーン電界を半分にすることにより、トンネ
ル電流を抑えるようにしたものである。」と記されてい
る。
【００５６】しかしながら、上述した従来技術で説明し
たように、ｐ−ＳｉＴＦＴを２個直列接続しただけでは
個々のＴＦＴのソース・ドレイン間に印加される最大電
圧を半分にすることはできない。個々のＴＦＴのソース
・ドレイン間に印加される最大電圧を均等に分圧するた
めには、本発明の半導体集積回路のように、ＬＤＤ構造
のＴＦＴをカスコード接続する必要がある。特開平４−
３４４６１８号公報にはこの点に関して何ら記されてい
ない。したがって、本発明の半導体集積回路は特開平４
−３４４６１８号公報に記されていない作用や効果によ
って成り立っているものである。
たように、ｐ−ＳｉＴＦＴを２個直列接続しただけでは
個々のＴＦＴのソース・ドレイン間に印加される最大電
圧を半分にすることはできない。個々のＴＦＴのソース
・ドレイン間に印加される最大電圧を均等に分圧するた
めには、本発明の半導体集積回路のように、ＬＤＤ構造
のＴＦＴをカスコード接続する必要がある。特開平４−
３４４６１８号公報にはこの点に関して何ら記されてい
ない。したがって、本発明の半導体集積回路は特開平４
−３４４６１８号公報に記されていない作用や効果によ
って成り立っているものである。
【００５７】図７は本発明の他の実施例による半導体集
積回路の平面図であり、図８は図７に示すＬＤＤ構造の
ｎチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧
特性を示す図である。これら図７及び図８を用いて本発
明の他の実施例による半導体集積回路について説明す
る。
積回路の平面図であり、図８は図７に示すＬＤＤ構造の
ｎチャネルｐ−ＳｉＴＦＴのドレイン電流−ゲート電圧
特性を示す図である。これら図７及び図８を用いて本発
明の他の実施例による半導体集積回路について説明す
る。
【００５８】図７に示す半導体集積回路は先に説明した
図１のＣＭＯＳインバータ回路においてｍ＝３、ｎ＝２
とした場合のものである。すなわち、本実施例のＣＭＯ
Ｓインバータ回路はカスコード接続された３個のＬＤＤ
構造のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、カス
コード接続された２個のＬＤＤ構造のＰＭＯＳトランジ
スタＰ１，Ｐ２とから構成されている。
図１のＣＭＯＳインバータ回路においてｍ＝３、ｎ＝２
とした場合のものである。すなわち、本実施例のＣＭＯ
Ｓインバータ回路はカスコード接続された３個のＬＤＤ
構造のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、カス
コード接続された２個のＬＤＤ構造のＰＭＯＳトランジ
スタＰ１，Ｐ２とから構成されている。
【００５９】本実施例はｐチャネルＴＦＴのソース・ド
レイン間耐圧がｎチャネルＴＦＴのソース・ドレイン間
耐圧よりも高い場合に利用される形態の例である。ま
た、本実施例においても、第１のＮＭＯＳトランジスタ
７０１と第２のＮＭＯＳトランジスタ７０２と第３のＮ
ＭＯＳトランジスタ７０３と第１及び第２のＰＭＯＳト
ランジスタ７０４，７０５とに夫々ｐ−ＳｉＴＦＴを用
いていることを前提としている。
レイン間耐圧がｎチャネルＴＦＴのソース・ドレイン間
耐圧よりも高い場合に利用される形態の例である。ま
た、本実施例においても、第１のＮＭＯＳトランジスタ
７０１と第２のＮＭＯＳトランジスタ７０２と第３のＮ
ＭＯＳトランジスタ７０３と第１及び第２のＰＭＯＳト
ランジスタ７０４，７０５とに夫々ｐ−ＳｉＴＦＴを用
いていることを前提としている。
【００６０】カスコード接続された２個のＬＤＤ構造の
ｐチャネルｐ−ＳｉＴＦＴを採用することによって入力
電圧ＶＩＮが２０Ｖの時、出力信号線１０４と第１の電
源線１０１との間に加わる電圧（−２０）Ｖを、カスコ
ード接続された２個のｐチャネルＴＦＴでほぼ均等に分
圧できることは上述した通りである。
ｐチャネルｐ−ＳｉＴＦＴを採用することによって入力
電圧ＶＩＮが２０Ｖの時、出力信号線１０４と第１の電
源線１０１との間に加わる電圧（−２０）Ｖを、カスコ
ード接続された２個のｐチャネルＴＦＴでほぼ均等に分
圧できることは上述した通りである。
【００６１】一方、本実施例ではｎチャネルＴＦＴが３
段にカスコード接続された構成がとられている。その場
合、入力電圧ＶＩＮが０Ｖの時、出力信号線１０４と第
２の電源線１０２との間に加わる電圧２０Ｖをカスコー
ド接続された３個のｎチャネルＴＦＴで３等分に分圧す
ることができるようになる。その理由について、図８を
用いて具体的に説明する。
段にカスコード接続された構成がとられている。その場
合、入力電圧ＶＩＮが０Ｖの時、出力信号線１０４と第
２の電源線１０２との間に加わる電圧２０Ｖをカスコー
ド接続された３個のｎチャネルＴＦＴで３等分に分圧す
ることができるようになる。その理由について、図８を
用いて具体的に説明する。
【００６２】図８に示すように、ＬＤＤ構造のｎチャネ
ルｐ−ＳｉＴＦＴのリーク電流特性はゲート逆バイアス
電圧に対してほぼ一定の電流が流れる。図８には図７に
示すＣＭＯＳインバータ回路においてＶＤＤ＝２０Ｖ、
ＶＳＳ＝０Ｖとして、０Ｖの入力電圧ＶＩＮを入力した
時のｎチャネルｐ−ＳｉＴＦＴの動作点が示されてい
る。この動作点（バイアス点）は同一のリーク電流値を
与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電
圧Ｖｇｓとして求められる。
ルｐ−ＳｉＴＦＴのリーク電流特性はゲート逆バイアス
電圧に対してほぼ一定の電流が流れる。図８には図７に
示すＣＭＯＳインバータ回路においてＶＤＤ＝２０Ｖ、
ＶＳＳ＝０Ｖとして、０Ｖの入力電圧ＶＩＮを入力した
時のｎチャネルｐ−ＳｉＴＦＴの動作点が示されてい
る。この動作点（バイアス点）は同一のリーク電流値を
与える個々のＴＦＴのドレイン電圧Ｖｄｓ及びゲート電
圧Ｖｇｓとして求められる。
【００６３】すなわち、ｎチャネル薄膜トランジスタＮ
１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝
６．８Ｖとが印加され、ｎチャネル薄膜トランジスタＮ
２にゲート電圧Ｖｇｓ＝−６．８ＶとＶｄｓ＝６．７Ｖ
とが印加され、ｎチャネル薄膜トランジスタＮ３にゲー
ト電圧Ｖｇｓ＝−１３．５Ｖとドレイン電圧Ｖｄｓ＝
６．５Ｖとが印加された時、ｎチャネル薄膜トランジス
タＮ１，Ｎ２，Ｎ３には同じ電流値をとり、この点が動
作点となる。
１にゲート電圧Ｖｇｓ＝０Ｖとドレイン電圧Ｖｄｓ＝
６．８Ｖとが印加され、ｎチャネル薄膜トランジスタＮ
２にゲート電圧Ｖｇｓ＝−６．８ＶとＶｄｓ＝６．７Ｖ
とが印加され、ｎチャネル薄膜トランジスタＮ３にゲー
ト電圧Ｖｇｓ＝−１３．５Ｖとドレイン電圧Ｖｄｓ＝
６．５Ｖとが印加された時、ｎチャネル薄膜トランジス
タＮ１，Ｎ２，Ｎ３には同じ電流値をとり、この点が動
作点となる。
【００６４】したがって、入力電圧ＶＩＮ＝０Ｖの時、
カスコード接続された３個のｎチャネル薄膜トランジス
タＮ１，Ｎ２，Ｎ３のソース・ドレイン間電圧は夫々
６．８Ｖ、６．７Ｖ、６．５Ｖとなり、ほぼ３等分され
る。
カスコード接続された３個のｎチャネル薄膜トランジス
タＮ１，Ｎ２，Ｎ３のソース・ドレイン間電圧は夫々
６．８Ｖ、６．７Ｖ、６．５Ｖとなり、ほぼ３等分され
る。
【００６５】以上説明したように、３段カスコード接続
したＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴを採用する
ことによって、個々のｎチャネルＴＦＴのソース・ドレ
イン間に印加される電圧を１／３に低くすることができ
る。一般に、ｐ−ＳｉＴＦＴのソース・ドレイン間耐圧
はｐチャネルＴＦＴよりもｎチャネルＴＦＴの方が低く
なる傾向にある。そのような場合、本実施例のように、
ｎチャネルＴＦＴの接続個数をｐチャネルＴＦＴの接続
個数よりも多くする形態を採用した方が、より高耐圧化
を図ることができる。
したＬＤＤ構造のｎチャネルｐ−ＳｉＴＦＴを採用する
ことによって、個々のｎチャネルＴＦＴのソース・ドレ
イン間に印加される電圧を１／３に低くすることができ
る。一般に、ｐ−ＳｉＴＦＴのソース・ドレイン間耐圧
はｐチャネルＴＦＴよりもｎチャネルＴＦＴの方が低く
なる傾向にある。そのような場合、本実施例のように、
ｎチャネルＴＦＴの接続個数をｐチャネルＴＦＴの接続
個数よりも多くする形態を採用した方が、より高耐圧化
を図ることができる。
【００６６】このように、本発明の半導体集積回路にお
いて、ｎチャネルＴＦＴの接続個数とｐチャネルＴＦＴ
の接続個数とは独立したものである。その接続個数はｎ
チャネル及びｐチャネルＴＦＴの夫々の耐圧と、回路に
要求される耐圧とを考慮して決定してやれば良い。
いて、ｎチャネルＴＦＴの接続個数とｐチャネルＴＦＴ
の接続個数とは独立したものである。その接続個数はｎ
チャネル及びｐチャネルＴＦＴの夫々の耐圧と、回路に
要求される耐圧とを考慮して決定してやれば良い。
【００６７】図９は本発明の別の実施例による半導体集
積回路の平面図である。この図９を用いて本発明の別の
実施例による半導体集積回路について説明する。
積回路の平面図である。この図９を用いて本発明の別の
実施例による半導体集積回路について説明する。
【００６８】図９に示す半導体集積回路はカスコード接
続された２個のＬＤＤ構造のＮＭＯＳトランジスタＮ
１，Ｎ２と、１個のＰＭＯＳトランジスタＰ１とから構
成されたＣＭＯＳインバータ回路である。本実施例はｐ
チャネルＴＦＴの耐圧が回路に要求される耐圧よりも十
分高く、カスコード接続やＬＤＤ構造のような高耐圧化
手段を採用しなくても済む場合に利用される形態の例で
ある。
続された２個のＬＤＤ構造のＮＭＯＳトランジスタＮ
１，Ｎ２と、１個のＰＭＯＳトランジスタＰ１とから構
成されたＣＭＯＳインバータ回路である。本実施例はｐ
チャネルＴＦＴの耐圧が回路に要求される耐圧よりも十
分高く、カスコード接続やＬＤＤ構造のような高耐圧化
手段を採用しなくても済む場合に利用される形態の例で
ある。
【００６９】ＴＦＴのソース・ドレイン間耐圧はドレイ
ン端で発生するホットキャリアと強い相関を持ち、その
場合、ｎチャネルＴＦＴのソース・ドレイン間耐圧はｐ
チャネルＴＦＴのソース・ドレイン間耐圧よりも小さな
ものとなる場合が多い。本実施例はそのような場合に適
用されるものである。また、本実施例においても、第１
及び第２のＮＭＯＳトランジスタ８０１，８０２と第１
のＰＭＯＳトランジスタ８０３とに夫々ｐ−ＳｉＴＦＴ
を用いていることを前提としている。
ン端で発生するホットキャリアと強い相関を持ち、その
場合、ｎチャネルＴＦＴのソース・ドレイン間耐圧はｐ
チャネルＴＦＴのソース・ドレイン間耐圧よりも小さな
ものとなる場合が多い。本実施例はそのような場合に適
用されるものである。また、本実施例においても、第１
及び第２のＮＭＯＳトランジスタ８０１，８０２と第１
のＰＭＯＳトランジスタ８０３とに夫々ｐ−ＳｉＴＦＴ
を用いていることを前提としている。
【００７０】カスコード接続された２個のＬＤＤ構造の
ｎチャネルｐ−ＳｉＴＦＴを採用することによって、入
力電圧ＶＩＮが０Ｖの時、出力信号線１０４と第２の電
源線１０２との間に加わる電圧２０Ｖを、カスコード接
続された２個のｎチャネルＴＦＴでほぼ均等に分圧でき
ることは上述した通りである。
ｎチャネルｐ−ＳｉＴＦＴを採用することによって、入
力電圧ＶＩＮが０Ｖの時、出力信号線１０４と第２の電
源線１０２との間に加わる電圧２０Ｖを、カスコード接
続された２個のｎチャネルＴＦＴでほぼ均等に分圧でき
ることは上述した通りである。
【００７１】一方、本実施例ではｐチャネルＴＦＴに対
してカスコード接続の形態が採られていないため、入力
電圧ＶＩＮが２０Ｖの時、出力信号線１０４と第１の電
源線１０１との間に加わる電圧（−２０Ｖ）はそのまま
ｐチャネルＴＦＴ８０３のソース・ドレイン間に印加さ
れることになる。しかしながら、上述したように、ｐチ
ャネルＴＦＴのソース・ドレイン間耐圧が回路に要求さ
れる耐圧よりも高い場合において、回路耐圧に関して問
題が生じることは無い。
してカスコード接続の形態が採られていないため、入力
電圧ＶＩＮが２０Ｖの時、出力信号線１０４と第１の電
源線１０１との間に加わる電圧（−２０Ｖ）はそのまま
ｐチャネルＴＦＴ８０３のソース・ドレイン間に印加さ
れることになる。しかしながら、上述したように、ｐチ
ャネルＴＦＴのソース・ドレイン間耐圧が回路に要求さ
れる耐圧よりも高い場合において、回路耐圧に関して問
題が生じることは無い。
【００７２】逆に、ｎチャネルＴＦＴのソース・ドレイ
ン間耐圧が回路に要求される耐圧よりも十分高く、ｐチ
ャネルＴＦＴの耐圧が回路に要求される耐圧よりも低い
場合には、図９の回路においてｎチャネルＴＦＴとｐチ
ャネルＴＦＴとの構成を逆にすれば良い。すなわち、１
個のＮＭＯＳトランジスタと、カスコード接続されたｎ
個（ｎは２以上の整数）のＬＤＤ構造のＰＭＯＳトラン
ジスタとでＣＭＯＳインバータ回路を構成してやれば良
い。そのような構成を採れば、回路耐圧に関して問題が
生じることは無い。
ン間耐圧が回路に要求される耐圧よりも十分高く、ｐチ
ャネルＴＦＴの耐圧が回路に要求される耐圧よりも低い
場合には、図９の回路においてｎチャネルＴＦＴとｐチ
ャネルＴＦＴとの構成を逆にすれば良い。すなわち、１
個のＮＭＯＳトランジスタと、カスコード接続されたｎ
個（ｎは２以上の整数）のＬＤＤ構造のＰＭＯＳトラン
ジスタとでＣＭＯＳインバータ回路を構成してやれば良
い。そのような構成を採れば、回路耐圧に関して問題が
生じることは無い。
【００７３】このように、本発明の別の実施例による半
導体集積回路はｎチャネルＴＦＴとｐチャネルＴＦＴと
のうち少なくともどちらか一方がカスコード接続され、
かつＬＤＤ構造になっていることを特徴としており、他
方のＴＦＴの構造については限定しないものである。例
えば、他方のＴＦＴの構造が本発明の一実施例や他の実
施例のように、カスコード接続されかつＬＤＤ構造にな
っていても良いし、別の実施例のように、ＬＤＤ領域を
有していない１個のＴＦＴで構成されていても良い。ま
た、他方のＴＦＴがその他の構造、例えばカスコード接
続された構造であっても良いし、１個のＬＤＤ構造のＴ
ＦＴになっていても良い。
導体集積回路はｎチャネルＴＦＴとｐチャネルＴＦＴと
のうち少なくともどちらか一方がカスコード接続され、
かつＬＤＤ構造になっていることを特徴としており、他
方のＴＦＴの構造については限定しないものである。例
えば、他方のＴＦＴの構造が本発明の一実施例や他の実
施例のように、カスコード接続されかつＬＤＤ構造にな
っていても良いし、別の実施例のように、ＬＤＤ領域を
有していない１個のＴＦＴで構成されていても良い。ま
た、他方のＴＦＴがその他の構造、例えばカスコード接
続された構造であっても良いし、１個のＬＤＤ構造のＴ
ＦＴになっていても良い。
【００７４】図１０は本発明のさらに別の実施例による
半導体集積回路の平面図である。図１０に示す半導体集
積回路は本発明の半導体集積回路をＣＭＯＳ構成のＮＡ
ＮＤ回路に適用した例である。
半導体集積回路の平面図である。図１０に示す半導体集
積回路は本発明の半導体集積回路をＣＭＯＳ構成のＮＡ
ＮＤ回路に適用した例である。
【００７５】図１０に示すように、本実施例による半導
体集積回路は、カスコード接続されかつＬＤＤ構造を有
する第１及び第２のＮＭＯＳトランジスタ１００１，１
００２と、同じくカスコード接続されかつＬＤＤ構造を
有する第３及び第４のＮＭＯＳトランジスタ１００３，
１００４と、同じくカスコード接続されかつＬＤＤ構造
を有する第１及び第２のＰＭＯＳトランジスタ１００
５，１００６と、同じくカスコード接続されかつＬＤＤ
構造を有する第３及び第４のＰＭＯＳトランジスタ１０
０７，１００８とで構成されたＮＡＮＤ回路である。
体集積回路は、カスコード接続されかつＬＤＤ構造を有
する第１及び第２のＮＭＯＳトランジスタ１００１，１
００２と、同じくカスコード接続されかつＬＤＤ構造を
有する第３及び第４のＮＭＯＳトランジスタ１００３，
１００４と、同じくカスコード接続されかつＬＤＤ構造
を有する第１及び第２のＰＭＯＳトランジスタ１００
５，１００６と、同じくカスコード接続されかつＬＤＤ
構造を有する第３及び第４のＰＭＯＳトランジスタ１０
０７，１００８とで構成されたＮＡＮＤ回路である。
【００７６】この際、第１及び第２のＮＭＯＳトランジ
スタＮ１，Ｎ２のゲート電極と、第１及び第２のＰＭＯ
ＳトランジスタＰ１，Ｐ２のゲート電極とは第１の入力
信号線１００９に共通接続されている。また、第３及び
第４のＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極
と、第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４の
ゲート電極とは第２の入力信号線１０１０に共通接続さ
れている。さらに、第４のＮＭＯＳトランジスタＮ４の
ドレイン電極と、第２及び第４のＰＭＯＳトランジスタ
Ｐ２，Ｐ４のドレイン電極とは出力信号線１０４として
共通に接続されている。本実施例においてもＮＡＮＤ回
路を構成している個々のトランジスタは、全てｐ−Ｓｉ
ＴＦＴであることを前提としている。
スタＮ１，Ｎ２のゲート電極と、第１及び第２のＰＭＯ
ＳトランジスタＰ１，Ｐ２のゲート電極とは第１の入力
信号線１００９に共通接続されている。また、第３及び
第４のＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極
と、第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４の
ゲート電極とは第２の入力信号線１０１０に共通接続さ
れている。さらに、第４のＮＭＯＳトランジスタＮ４の
ドレイン電極と、第２及び第４のＰＭＯＳトランジスタ
Ｐ２，Ｐ４のドレイン電極とは出力信号線１０４として
共通に接続されている。本実施例においてもＮＡＮＤ回
路を構成している個々のトランジスタは、全てｐ−Ｓｉ
ＴＦＴであることを前提としている。
【００７７】このような構成にすることによって、第１
及び第２の入力信号線１００９，１０１０に入力される
信号の論理レベルがハイレベル及びローレベルのどちら
のレベルにあっても、個々のＴＦＴのソース・ドレイン
間に印加される最大電圧は第１の電源線１０１に供給さ
れる電圧の半分となる。その理由は、本発明の一実施例
と同様に、図５及び図６に示すように、ゲート逆バイア
ス電圧に対してＴＦＴのリーク電流がほぼ一定であるこ
とによる。その結果、図１０に示すＮＡＮＤ回路の耐圧
としては個々のＴＦＴのソース・ドレイン間耐圧の２倍
とすることができる。
及び第２の入力信号線１００９，１０１０に入力される
信号の論理レベルがハイレベル及びローレベルのどちら
のレベルにあっても、個々のＴＦＴのソース・ドレイン
間に印加される最大電圧は第１の電源線１０１に供給さ
れる電圧の半分となる。その理由は、本発明の一実施例
と同様に、図５及び図６に示すように、ゲート逆バイア
ス電圧に対してＴＦＴのリーク電流がほぼ一定であるこ
とによる。その結果、図１０に示すＮＡＮＤ回路の耐圧
としては個々のＴＦＴのソース・ドレイン間耐圧の２倍
とすることができる。
【００７８】本実施例では本発明の半導体集積回路をＣ
ＭＯＳ構成のＮＡＮＤゲート回路に適用した例を示した
が、他の論理ゲート回路に適用しても良い。例えば、Ｎ
ＯＲゲート回路やＥＸＮＯＲ（イクスクルーシブ・ノ
ア）ゲート回路等、全ての論理ゲート回路に適用するこ
とができる。
ＭＯＳ構成のＮＡＮＤゲート回路に適用した例を示した
が、他の論理ゲート回路に適用しても良い。例えば、Ｎ
ＯＲゲート回路やＥＸＮＯＲ（イクスクルーシブ・ノ
ア）ゲート回路等、全ての論理ゲート回路に適用するこ
とができる。
【００７９】また、ＣＭＯＳ回路ではなく、その論理ゲ
ート回路が全てＮＭＯＳトランジスタで構成されたＮＭ
ＯＳ回路であっても良いし、また全てがＰＭＯＳトラン
ジスタで構成されたＰＭＯＳ回路であっても良い。
ート回路が全てＮＭＯＳトランジスタで構成されたＮＭ
ＯＳ回路であっても良いし、また全てがＰＭＯＳトラン
ジスタで構成されたＰＭＯＳ回路であっても良い。
【００８０】このように、ゲート電極が互いに共通に接
続されかつ順次カスコード接続されたＬＤＤ構造のｍ個
のｎ型トランジスタと、ゲート電極が互いに共通に接続
されかつ順次カスコード接続されたＬＤＤ構造のｎ個の
ｐ型トランジスタとのうち少なくともどちらか一方を含
むことによって、カスコード接続された個々のＴＦＴの
ソース・ドレイン間に印加される最大電圧を均等に分割
できるので、カスコード接続されたＴＦＴの個数分だ
け、確実に回路耐圧を向上させることができるようにな
る。また、回路耐圧のばらつきも無くなるので、設計が
容易になるとともに、高歩留まりのｐ−ＳｉＴＦＴ高耐
圧回路を提供することができる。
続されかつ順次カスコード接続されたＬＤＤ構造のｍ個
のｎ型トランジスタと、ゲート電極が互いに共通に接続
されかつ順次カスコード接続されたＬＤＤ構造のｎ個の
ｐ型トランジスタとのうち少なくともどちらか一方を含
むことによって、カスコード接続された個々のＴＦＴの
ソース・ドレイン間に印加される最大電圧を均等に分割
できるので、カスコード接続されたＴＦＴの個数分だ
け、確実に回路耐圧を向上させることができるようにな
る。また、回路耐圧のばらつきも無くなるので、設計が
容易になるとともに、高歩留まりのｐ−ＳｉＴＦＴ高耐
圧回路を提供することができる。
【００８１】
【発明の効果】以上説明したように本発明によれば、多
結晶シリコン薄膜トランジスタを絶縁基板上に集積して
作製された半導体集積回路において、ゲート電極が互い
に共通に接続されるとともに順次カスコード接続されか
つドレイン領域に低濃度不純物領域を有するｍ個（ｍは
２以上の整数）のｎ型トランジスタと、ゲート電極が互
いに共通に接続されるとともに順次カスコード接続され
かつドレイン領域に低濃度不純物領域を有するｎ個（ｎ
は２以上の整数）のｐ型トランジスタとのうち少なくと
もどちらか一方を含むことによって、カスコード接続さ
れたＴＦＴに印加される電圧を均等に分圧することがで
き、回路耐圧のばらつきを無くした高耐圧の半導体集積
回路を提供することができるという効果がある。
結晶シリコン薄膜トランジスタを絶縁基板上に集積して
作製された半導体集積回路において、ゲート電極が互い
に共通に接続されるとともに順次カスコード接続されか
つドレイン領域に低濃度不純物領域を有するｍ個（ｍは
２以上の整数）のｎ型トランジスタと、ゲート電極が互
いに共通に接続されるとともに順次カスコード接続され
かつドレイン領域に低濃度不純物領域を有するｎ個（ｎ
は２以上の整数）のｐ型トランジスタとのうち少なくと
もどちらか一方を含むことによって、カスコード接続さ
れたＴＦＴに印加される電圧を均等に分圧することがで
き、回路耐圧のばらつきを無くした高耐圧の半導体集積
回路を提供することができるという効果がある。
【図１】本発明の一実施例による半導体集積回路の平面
図である。
図である。
【図２】（ａ）は図１に示す半導体集積回路において入
力信号がローレベル信号ＶＳＳの時のバイアス状態を等
価回路で示す図、（ｂ）は図１に示す半導体集積回路に
おいて入力信号がハイレベル信号ＶＤＤの時のバイアス
状態を等価回路で示す図である。
力信号がローレベル信号ＶＳＳの時のバイアス状態を等
価回路で示す図、（ｂ）は図１に示す半導体集積回路に
おいて入力信号がハイレベル信号ＶＤＤの時のバイアス
状態を等価回路で示す図である。
【図３】本発明の一実施例による半導体集積回路の具体
例を示す図である。
例を示す図である。
【図４】（ａ）は図３に示す半導体集積回路において入
力電圧ＶＩＮ＝０Ｖの時のバイアス状態を等価回路で示
す図、（ｂ）は図３に示す半導体集積回路において入力
電圧ＶＩＮ＝２０Ｖの時のバイアス状態を等価回路で示
す図である。
力電圧ＶＩＮ＝０Ｖの時のバイアス状態を等価回路で示
す図、（ｂ）は図３に示す半導体集積回路において入力
電圧ＶＩＮ＝２０Ｖの時のバイアス状態を等価回路で示
す図である。
【図５】図３に示すＬＤＤ構造のｎチャネルｐ−ＳｉＴ
ＦＴのドレイン電流−ゲート電圧特性を示す図である。
ＦＴのドレイン電流−ゲート電圧特性を示す図である。
【図６】図３に示すＬＤＤ構造のｐチャネルｐ−ＳｉＴ
ＦＴのドレイン電流−ゲート電圧特性を示す図である。
ＦＴのドレイン電流−ゲート電圧特性を示す図である。
【図７】本発明の他の実施例による半導体集積回路の平
面図である。
面図である。
【図８】図７に示すＬＤＤ構造のｎチャネルｐ−ＳｉＴ
ＦＴのドレイン電流−ゲート電圧特性を示す図である。
ＦＴのドレイン電流−ゲート電圧特性を示す図である。
【図９】本発明の別の実施例による半導体集積回路の平
面図である。
面図である。
【図１０】本発明のさらに別の実施例による半導体集積
回路の平面図である。
回路の平面図である。
【図１１】従来例による半導体集積回路の平面図であ
る。
る。
【図１２】（ａ）は図１１に示す半導体集積回路におい
て入力信号がローレベル信号ＶＳＳの時のバイアス状態
を等価回路で示す図、（ｂ）は図１１に示す半導体集積
回路において入力信号がハイレベル信号ＶＤＤの時のバ
イアス状態を等価回路で示す図である。
て入力信号がローレベル信号ＶＳＳの時のバイアス状態
を等価回路で示す図、（ｂ）は図１１に示す半導体集積
回路において入力信号がハイレベル信号ＶＤＤの時のバ
イアス状態を等価回路で示す図である。
【図１３】図１１に示すｎチャネルＴＦＴのドレイン電
流−ゲート電圧特性を示す図である。
流−ゲート電圧特性を示す図である。
【図１４】図１１に示すｐチャネルＴＦＴのドレイン電
流−ゲート電圧特性を示す図である。
流−ゲート電圧特性を示す図である。
１０１ 第１の電源線 １０２ 第２の電源線 １０３ 入力信号線 １０４ 出力信号線 １０５ 第１のＮＭＯＳトランジスタ １０６ 第２のＮＭＯＳトランジスタ １０７ 第ｍのＮＭＯＳトランジスタ １０８ 第１のＰＭＯＳトランジスタ １０９ 第２のＰＭＯＳトランジスタ １１０ 第ｎのＰＭＯＳトランジスタ １１１ コンタクトホール １１２ ＬＤＤ領域 ２０１ ＬＤＤ抵抗 ３０１ 第１のＮＭＯＳトランジスタ ３０２ 第２のＮＭＯＳトランジスタ ３０３ 第１のＰＭＯＳトランジスタ ３０４ 第２のＰＭＯＳトランジスタ ７０１ 第１のＮＭＯＳトランジスタ ７０２ 第２のＮＭＯＳトランジスタ ７０３ 第３のＮＭＯＳトランジスタ ７０４ 第１のＰＭＯＳトランジスタ ７０５ 第２のＰＭＯＳトランジスタ ９０１ 第１のＮＭＯＳトランジスタ ９０２ 第２のＮＭＯＳトランジスタ ９０３ 第１のＰＭＯＳトランジスタ １００１ 第１のＮＭＯＳトランジスタ １００２ 第２のＮＭＯＳトランジスタ １００３ 第３のＮＭＯＳトランジスタ １００４ 第４のＮＭＯＳトランジスタ １００５ 第１のＰＭＯＳトランジスタ １００６ 第２のＰＭＯＳトランジスタ １００７ 第３のＰＭＯＳトランジスタ １００８ 第４のＰＭＯＳトランジスタ １００９ 第１の入力信号線 １０１０ 第２の入力信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 17/10 Ｈ０１Ｌ 27/08 ３２１Ｂ 17/687 Ｈ０３Ｋ 17/687 Ｆ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 27/08 331 H01L 27/092 H03K 17/10 H03K 17/687
Claims (4)
- 【請求項１】 多結晶シリコン薄膜トランジスタを絶縁
基板上に集積して作製される半導体集積回路であって、
ゲート電極が互いに共通に接続されるとともに順次カス
コード接続されかつドレイン領域に低濃度不純物領域を
有するｍ個（ｍは２以上の整数）のｎ型トランジスタ
と、ゲート電極が互いに共通に接続されるとともに順次
カスコード接続されかつドレイン領域に低濃度不純物領
域を有するｎ個（ｎは２以上の整数）のｐ型トランジス
タとのうち少なくともどちらか一方を含むことを特徴と
する半導体集積回路。 - 【請求項２】 多結晶シリコン薄膜トランジスタを絶縁
基板上に集積して作製される半導体集積回路であって、
ゲート電極が互いに共通に接続されるとともに順次カス
コード接続されかつドレイン領域に低濃度不純物領域を
有するｍ個（ｍは２以上の整数）のｎ型トランジスタ
と、ゲート電極が互いに共通に接続されるとともに順次
カスコード接続されかつドレイン領域に低濃度不純物領
域を有するｎ個（ｎは２以上の整数）のｐ型トランジス
タとからなるＣＭＯＳ回路を含むことを特徴とする半導
体集積回路。 - 【請求項３】 多結晶シリコン薄膜トランジスタを絶縁
基板上に集積して作製される半導体集積回路であって、
ゲート電極が互いに共通に接続されるとともに順次カス
コード接続されかつドレイン領域に低濃度不純物領域を
有するｍ個（ｍは２以上の整数）のｎ型トランジスタ
と、１個のｐ型トランジスタとからなるＣＭＯＳ回路を
含むことを特徴とする半導体集積回路。 - 【請求項４】 多結晶シリコン薄膜トランジスタを絶縁
基板上に集積して作製される半導体集積回路であって、
１個のｎ型トランジスタと、ゲート電極が互いに共通に
接続されるとともに順次カスコード接続されかつドレイ
ン領域に低濃度不純物領域を有するｎ個（ｎは２以上の
整数）のｐ型トランジスタとからなるＣＭＯＳ回路を含
むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09021889A JP3111918B2 (ja) | 1997-02-05 | 1997-02-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09021889A JP3111918B2 (ja) | 1997-02-05 | 1997-02-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223905A JPH10223905A (ja) | 1998-08-21 |
| JP3111918B2 true JP3111918B2 (ja) | 2000-11-27 |
Family
ID=12067686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09021889A Expired - Lifetime JP3111918B2 (ja) | 1997-02-05 | 1997-02-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111918B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4896380B2 (ja) * | 2003-05-16 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 電界効果型トランジスタの評価方法及び当該評価方法を用いた電界効果型トランジスタの作製方法 |
| JP4757476B2 (ja) * | 2004-10-29 | 2011-08-24 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2009122600A (ja) * | 2007-11-19 | 2009-06-04 | Seiko Epson Corp | 電気泳動表示装置、及び電子機器 |
| US8610470B2 (en) | 2008-12-10 | 2013-12-17 | Seiko Epson Corporation | Inverter circuit |
| JP2010232789A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器 |
| JP5273382B2 (ja) * | 2009-06-12 | 2013-08-28 | セイコーエプソン株式会社 | 画素回路、及び電子機器 |
| JP5780649B2 (ja) * | 2011-11-11 | 2015-09-16 | 株式会社Ｊｏｌｅｄ | バッファ回路、走査回路、表示装置、及び、電子機器 |
| TWI575756B (zh) * | 2015-01-13 | 2017-03-21 | 群創光電股份有限公司 | 顯示面板 |
-
1997
- 1997-02-05 JP JP09021889A patent/JP3111918B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10223905A (ja) | 1998-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4736313B2 (ja) | 薄膜半導体装置 | |
| US5898322A (en) | Logic circuit for liquid crystal display having pass-transistor logic circuitry and thin film transistors | |
| TWI410937B (zh) | 半導體積體電路 | |
| US20020105512A1 (en) | Liquid crystal device driver circuit for electrostatic discharge protection | |
| US6741098B2 (en) | High speed semiconductor circuit having low power consumption | |
| JP2009094927A (ja) | バッファ、レベルシフト回路及び表示装置 | |
| JP3514002B2 (ja) | 表示駆動装置 | |
| CN100380811C (zh) | 半导体器件和使用该半导体器件的显示器件 | |
| US8610470B2 (en) | Inverter circuit | |
| KR100941843B1 (ko) | 인버터 및 이를 구비한 표시장치 | |
| US7477221B2 (en) | Display device | |
| JP3111918B2 (ja) | 半導体集積回路 | |
| US7595690B2 (en) | Voltage-clamping device and operational amplifier and design method thereof | |
| JP3179350B2 (ja) | レベルシフト回路 | |
| JP3201910B2 (ja) | バッファ回路及び画像表示装置 | |
| JP3609003B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JP5351868B2 (ja) | 差動増幅回路と半導体装置並びに表示装置 | |
| JP5024760B2 (ja) | 信号レベル変換回路 | |
| US7023241B2 (en) | Two-ended voltage level shifter for TFT LCD gate driver | |
| KR100505371B1 (ko) | 저전력 인버터 및 이를 이용한 레벨 쉬프터 | |
| JP3554638B2 (ja) | 半導体回路 | |
| JP3514000B2 (ja) | 表示駆動装置 | |
| US20080084380A1 (en) | Display Device | |
| JPH09252240A (ja) | マルチプレクサ | |
| JP2010141496A (ja) | 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |