JP3111918B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3111918B2
JP3111918B2 JP09021889A JP2188997A JP3111918B2 JP 3111918 B2 JP3111918 B2 JP 3111918B2 JP 09021889 A JP09021889 A JP 09021889A JP 2188997 A JP2188997 A JP 2188997A JP 3111918 B2 JP3111918 B2 JP 3111918B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に液晶ディスプレイやプラズマディスプレイ等の
周辺駆動回路に用いられる多結晶シリコン薄膜トランジ
スタ集積回路に関するものである。
【0002】
【従来の技術】従来、液晶ディスプレイ[以下、LCD
(Liquid Crystal Display)と
する]装置の小型化や低コスト化を図るために、LCD
基板と同じ基板上に周辺駆動回路を集積化する技術の開
発が進んでいる。
【0003】この周辺駆動回路はアクティブマトリクス
アレイを形成する薄膜トランジスタ[以下、TFT(T
hin Film Transistor)とする]の
ゲートを走査する垂直駆動回路と、ビデオ信号をデータ
バスラインに供給する水平駆動回路とに分けられる。こ
れら周辺駆動回路は、通常、多結晶シリコン薄膜トラン
ジスタ(以下、p−SiTFTとする)を集積して形成
される。
【0004】一方、p−SiTFTをガラス基板上に集
積して作製されるドライバICチップを、LCD基板や
プラズマディスプレイパネル[以下、PDP(Plas
maDisplay Panel)とする]基板に実装
して用いる技術開発も進んでいる。
【0005】LCDやPDPの周辺駆動回路において
は、通常、ロジック電圧5V、あるいは3.3Vを越え
る高電圧を出力できることが求められる。例えば、LC
Dの垂直駆動回路では20〜40Vの出力電圧が求めら
れ、PDPの垂直駆動回路では200V程度の出力電圧
が求められる。
【0006】そのため、LCDやPDPの周辺駆動回路
においては、高耐圧回路の開発が大きな課題の一つとな
っている。回路の高耐圧化を図るためには出力電圧が直
接加わるトランジスタのソース・ドレイン間の耐圧を向
上させるか、あるいはトランジスタのソース・ドレイン
間に印加される電圧を低減するような構成の工夫を図る
必要がある。
【0007】図11はカスコード(Cascade)接
続することによって回路の高耐圧化を図った従来のCM
OSインバータ回路を示している。図11に示すよう
に、NMOSトランジスタは第1のNMOSトランジス
タ1101と第2のNMOSトランジスタ1102とを
カスコード接続した構成となっている。
【0008】同様に、PMOSトランジスタは第1のP
MOSトランジスタ1103と第2のPMOSトランジ
スタ1104とをカスコード接続した構成となってい
る。カスコード接続されたNMOSトランジスタは出力
信号線104と第2の電源線102との間に、コンタク
トホール111によって接続されている。第2の電源線
102には、通常、CMOSインバータ回路のローレベ
ルを与えるVSS(通常、0V)が印加される。
【0009】一方、カスコード接続されたPMOSトラ
ンジスタは出力信号線104と第1の電源線101との
間に、コンタクトホール111によって接続されてい
る。第1の電源線101には、通常、CMOSインバー
タ回路のハイレベルを与えるVDDが印加される。ま
た、図11に示すように、第1及び第2のNMOSトラ
ンジスタ1101,1102や第1及び第2のPMOS
トランジスタ1103,1104のゲート電極は、入力
信号線103に共通に接続されている。
【0010】このような構成を採用することによって、
出力信号線104と第1の電源線101との間、または
出力信号線104と第2の電源線102との間に加わる
電圧がカスコード接続された2つのトランジスタで分圧
されるため、個々のトランジスタのソース・ドレイン間
に加わる電圧を小さくすることができる。すなわち、入
力信号がローレベル信号VSSの場合には出力信号がV
DDとなり、カスコード接続された2個のNMOSトラ
ンジスタにはトータルでVDDが印加されるが、分圧効
果によって個々のNMOSトランジスタのソース・ドレ
イン間電圧はVDDよりも小さくなる。
【0011】一方、入力信号がハイレベル信号VDDの
場合には出力信号はVSS(=0V)となり、カスコー
ド接続された2個のPMOSトランジスタにはトータル
で(−VDD)が印加されるが、分圧効果によって個々
のPMOSトランジスタのソース・ドレイン間電圧の絶
対値は(−VDD)の絶対値よりも小さくなる。
【0012】このように、カスコード接続を採用したC
MOSインバータ回路では個々のトランジスタのソース
・ドレイン間電圧を低減することができるので、回路耐
圧を実質的に向上させることができる。
【0013】
【発明が解決しようとする課題】しかしながら、図11
に示すカスコード接続型CMOSインバータ回路におい
ては、個々のトランジスタのソース・ドレイン間に加わ
る電圧の比(分圧比)がトランジスタのリーク電流特性
に大きく依存するため、耐圧の設計が困難であるという
問題が生じる。特にp−SiTFTの場合、安定したリ
ーク電流特性が得られるとは限らず、回路耐圧のばらつ
きの原因となる。
【0014】また、p−SiTFTにおいては単結晶S
iMOSトランジスタのリーク電流特性には見られない
p−SiTFT特有のリーク電流特性を示すため、分圧
比が1:1にはならず、効率の良い分圧比を得ることが
できない。
【0015】ここで、効率の良い分圧比とは最も回路耐
圧が高くなるような分圧比のことを意味し、その分圧比
は1:1である。分圧比が1:1であれば、カスコード
接続された2個のトランジスタのソース・ドレイン間電
圧は夫々出力電圧の半分の電圧となるので、回路耐圧は
2倍向上することになる。
【0016】図13及び図14は夫々図11に示すCM
OSインバータ回路をp−SiTFTで作製した場合の
動作点を説明するためのnチャネルp−SiTFT及び
pチャネルp−SiTFTのドレイン電流−ゲート電圧
特性の例を示した図である。これら図13及び図14に
示すように、一般に、p−SiTFTにおいてはゲート
電圧に逆バイアス(nチャネルTFTでは負電圧、pチ
ャネルTFTでは正電圧)が印加されると、逆バイアス
が増大するとともに、リーク電流が増大する特性を示
す。このリーク電流はドレイン電極近傍の空乏化したチ
ャネル領域の禁制帯中のトラップ準位を介したトンネル
電流であるとされており、p−SiTFT特有のもので
ある。
【0017】図11に示すCMOSインバータ回路にお
いて、VDD=20V、VSS=0Vとして、0Vの入
力電圧VINが入力されると、出力電圧VOUTは20
Vとなる。その結果、カスコード接続された2個のnチ
ャネル薄膜トランジスタN1,N2には合計20Vが印
加されることになる。ここで、nチャネル薄膜トランジ
スタN1,N2は、図11に示すように、夫々第2の電
源線102側のTFT及び出力信号線104側のTFT
を示している。
【0018】この時の動作点は図13に示すnチャネル
TFTのドレイン電流−ゲート電圧特性から知ることが
できる。すなわち、カスコード接続された2個のnチャ
ネルTFTには同じオフ電流が流れているはずであるか
ら、同一の電流値を与える個々のTFTのドレイン電圧
Vds及びゲート電圧Vgsを求めれば良い。
【0019】その結果、入力電圧VIN=0Vの時の動
作点は、図13に示す点となる。すなわち、nチャネル
薄膜トランジスタN1にゲート電圧Vgs=0V、ドレ
イン電圧Vds=13Vが印加され、かつnチャネル薄
膜トランジスタN2にゲート電圧Vgs=−13V、V
ds=7Vが印加された時、nチャネル薄膜トランジス
タN1,N2は同じ電流値となり、この点が動作点とな
る。したがって、入力電圧VIN=0Vの時、カスコー
ド接続された2個のnチャネル薄膜トランジスタN1,
N2のソース・ドレイン間電圧は夫々13V及び7Vと
なる。図12(a)はこの時のバイアス状態を等価回路
で示した図である。
【0020】一方、図11に示すCMOSインバータ回
路において、VDD=20V、VSS=0Vとして、2
0Vの入力電圧VINが入力されると、出力電圧VOU
Tは0Vとなる。その結果、カスコード接続された2個
のpチャネル薄膜トランジスタP1,P2には合計(−
20)Vが印加されることになる。ここで、pチャネル
薄膜トランジスタP1,P2は、図11に示すように、
夫々第1の電源線101側のTFT及び出力信号線10
4側のTFTを示している。
【0021】この時の動作点は図14に示すpチャネル
TFTのドレイン電流−ゲート電圧特性から知ることが
できる。すなわち、カスコード接続された2個のpチャ
ネルTFTには同じオフ電流が流れているはずであるか
ら、同一の電流値を与える個々のTFTのドレイン電圧
Vds及びゲート電圧Vgsを求めれば良い。
【0022】その結果、入力電圧VIN=20Vの時の
動作点は、図14に示す点となる。すなわち、pチャネ
ル薄膜トランジスタP1にゲート電圧Vgs=0V、ド
レイン電圧Vds=−11Vが印加され、かつpチャネ
ル薄膜トランジスタP2にゲート電圧Vgs=−11
V、Vds=−9Vが印加された時、pチャネル薄膜ト
ランジスタP1,P2は同じ電流値となり、この点が動
作点となる。したがって、入力電圧VIN=20Vの
時、カスコード接続された2個のpチャネル薄膜トラン
ジスタP1,P2のソース・ドレイン間電圧は夫々−1
1V及び−9Vとなる。図12(b)はこの時のバイア
ス状態を等価回路で示した図である。
【0023】以上説明したように、図11に示したCM
OSインバータ回路をp−SiTFTで作製した場合に
はカスコード接続された2個のTFTで電圧が均等に分
圧されず、効率良く高耐圧化を図ることができない。ま
た、上述したように、p−SiTFTのリーク電流はド
レイン電極近傍の空乏化したチャネル領域の禁制帯中の
トラップ準位密度と密接な関係があるため、常に同じリ
ーク電流特性が得られるとは限らず、再現性に乏しい。
したがって、カスコード接続された2個のTFTに印加
される電圧の分圧比が定まらないため、回路耐圧の設計
を困難なものとしている。
【0024】そこで、本発明の目的は上記の問題点を解
消し、カスコード接続されたTFTに印加される電圧を
均等に分圧することができ、回路耐圧のばらつきを無く
した高耐圧の半導体集積回路を提供することにある。
【0025】
【課題を解決するための手段】本発明による半導体集積
回路は、多結晶シリコン薄膜トランジスタを絶縁基板上
に集積して作製される半導体集積回路であって、ゲート
電極が互いに共通に接続されるとともに順次カスコード
接続されかつドレイン領域に低濃度不純物領域を有する
m個(mは2以上の整数)のn型トランジスタと、ゲー
ト電極が互いに共通に接続されるとともに順次カスコー
ド接続されかつドレイン領域に低濃度不純物領域を有す
るn個(nは2以上の整数)のp型トランジスタとのう
ち少なくともどちらか一方を具備している。
【0026】本発明による他の半導体集積回路は、多結
晶シリコン薄膜トランジスタを絶縁基板上に集積して作
製される半導体集積回路であって、ゲート電極が互いに
共通に接続されるとともに順次カスコード接続されかつ
ドレイン領域に低濃度不純物領域を有するm個(mは2
以上の整数)のn型トランジスタと、ゲート電極が互い
に共通に接続されるとともに順次カスコード接続されか
つドレイン領域に低濃度不純物領域を有するn個(nは
2以上の整数)のp型トランジスタとからなるCMOS
回路を具備している。
【0027】
【0028】本発明によるさらに別の半導体集積回路
は、多結晶シリコン薄膜トランジスタを絶縁基板上に集
積して作製される半導体集積回路であって、ゲート電極
が互いに共通に接続されるとともに順次カスコード接続
されかつドレイン領域に低濃度不純物領域を有するm個
(mは2以上の整数)のn型トランジスタと、1個のp
型トランジスタとからなるCMOS回路を具備してい
る。
【0029】本発明によるさらにまた別の半導体集積回
路は、多結晶シリコン薄膜トランジスタを絶縁基板上に
集積して作製される半導体集積回路であって、1個のn
型トランジスタと、ゲート電極が互いに共通に接続され
るとともに順次カスコード接続されかつドレイン領域に
低濃度不純物領域を有するn個(nは2以上の整数)の
p型トランジスタとからなるCMOS回路を具備してい
る。
【0030】すなわち、本発明の半導体集積回路では、
順次カスコード接続されたm個のLDD構造のn型トラ
ンジスタを出力信号線と第2の電源線との間にコンタク
トホールによって接続し、順次カスコード接続されたn
個のLDD構造のp型トランジスタを出力信号線と第1
の電源線との間にコンタクトホールによって接続すると
ともに、n型トランジスタ及びp型トランジスタのゲー
ト電極を入力信号線に互いに共通に接続している。これ
によって、カスコード接続されたTFTに印加される電
圧を均等に分圧可能とし、回路耐圧のばらつきを無くし
た高耐圧の半導体集積回路を得ることが可能となる。
【0031】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図1は本発明の一実施例による
半導体集積回路の平面図である。図において、本発明の
一実施例によるCMOSインバータ回路は順次カスコー
ド接続されたm個(mは2以上の整数)のLDD(Li
ghtly Doped Drain)構造のNMOS
トランジスタN1〜Nmと、順次カスコード接続された
n個(nは2以上の整数)のLDD構造のPMOSトラ
ンジスタP1〜Pnとで構成されている。
【0032】ここで、LDD構造とは低濃度ドレイン領
域を設けることによって、接合のトンネル電流が生じな
いように電界を抑える構造のことである。このLDD構
造はリーク電流がドレイン電界の影響をそれほど受けな
いので、液晶駆動用トランジスタとして用いるのに適し
ており、研究開発が活発に行われている。但し、このよ
うな構造にすると空乏層が拡がるので、その中の発生電
流に注意しなければならない。このLDD構造について
は、特開平4−344618号公報に説明されている。
【0033】カスコード接続されたm個のNMOSトラ
ンジスタN1〜Nmは出力信号線104と第2の電源線
102との間に、コンタクトホール111によって接続
されている。第2の電源線102には、通常、CMOS
インバータ回路にローレベルを与えるVSS(通常0
V)が印加される。
【0034】一方、カスコード接続されたn個のPMO
SトランジスタP1〜Pnは出力信号線104と第1の
電源線101との間に、コンタクトホール111によっ
て接続されている。第1の電源線101には、通常、C
MOSインバータ回路にハイレベルを与えるVDDが印
加される。
【0035】また、図1に示すように、第1から第mの
NMOSトランジスタN1〜Nm及び第1から第nのP
MOSトランジスタP1〜Pnのゲート電極は、入力信
号線103に互いに共通に接続されている。また、本実
施例では、第1〜第mのNMOSトランジスタN1〜N
m及び第1〜第nのPMOSトランジスタとしてp−S
iTFTを用いていることを前提としている。
【0036】カスコード接続されたLDD構造のp−S
iTFTを採用することによって、出力信号線104と
第1の電源線101との間、または出力信号線104と
第2の電源線102との間に加わる電圧をカスコード接
続されたm個あるいはn個のTFTでほぼ均等に分圧す
ることができる。
【0037】これはLDD構造のp−SiTFTにおい
てはドレイン電圧Vdsが一定の時にゲート逆バイアス
電圧の広い範囲で、リーク電流がほぼ一定の特性を示す
ためである。その結果、入力信号がローレベル信号VS
Sの時、カスコード接続されたm個のnチャネルp−S
iTFTにはトータルでVDDが印加されるが、分圧効
果によって個々のnチャネルp−SiTFTのソース・
ドレイン間電圧VdsはVDD/mとなる。図2(a)
はこの時のバイアス状態を等価回路で示した図である。
本実施例においては個々のトランジスタのドレイン電極
側に、図2(a)に示すように、等価的にLDD領域の
抵抗201が挿入される。
【0038】一方、入力信号がハイレベル信号VDDの
場合、カスコード接続されたn個のpチャネルp−Si
TFTにはトータルで(−VDD)が印加されるが、分
圧効果によって個々のpチャネルp−SiTFTのソー
ス・ドレイン間電圧は(−VDD/n)となる。図2
(b)はこの時のバイアス状態を等価回路で示した図で
ある。
【0039】図3は本発明の一実施例による半導体集積
回路の具体例を示す図であり、図4は図3に示す半導体
集積回路の等価回路を示す図であり、図5は図3に示す
LDD構造のnチャネルp−SiTFTのドレイン電流
−ゲート電圧特性を示す図であり、図6は図3に示すL
DD構造のpチャネルp−SiTFTのドレイン電流−
ゲート電圧特性を示す図である。
【0040】これら図3〜図6を用いて本発明の一実施
例による半導体集積回路をより具体的に説明する。
【0041】図3に示す半導体集積回路は先に説明した
図1のCMOSインバータ回路においてm=2、n=2
とした場合のものである。すなわち、本実施例のCMO
Sインバータ回路はカスコード接続された2個のLDD
構造のNMOSトランジスタN1,N2と、カスコード
接続された2個のLDD構造のPMOSトランジスタP
1,P2とで構成されている。また、本実施例において
も、第1及び第2のNMOSトランジスタ301,30
2と第1及び第2のPMOSトランジスタ303,30
4とには夫々p−SiTFTを用いていることを前提と
している。
【0042】カスコード接続されたLDD構造のp−S
iTFTを採用することによって、出力信号線104と
第1の電源線101との間、または出力信号線104と
第2の電源線102との間に加わる電圧を、カスコード
接続された2個のTFTで、ほぼ均等に分圧することが
できるようになる。その理由について、図5及び図6を
用いて具体的に説明する。
【0043】図5に示すように、LDD構造のnチャネ
ルp−SiTFTのリーク電流特性はソース・ドレイン
間電圧Vdsが一定の時、ゲート逆バイアス電圧に対し
てほぼ一定の電流が流れる。また、図5にはこのような
特性のTFTで構成された図3に示すCMOSインバー
タ回路においてVDD=20V、VSS=0Vとして、
0Vの入力電圧VINを入力した時の、nチャネルp−
SiTFTの動作点が示されている。この動作点(バイ
アス点)は同一のリーク電流値を与える個々のTFTの
ドレイン電圧Vds及びゲート電圧Vgsとして求めら
れる。
【0044】すなわち、nチャネル薄膜トランジスタN
1にゲート電圧Vgs=0Vとドレイン電圧Vds=1
0.1Vとが印加され、かつnチャネル薄膜トランジス
タN2にゲート電圧Vgs=−10.1VとVds=
9.9Vとが印加された時、nチャネル薄膜トランジス
タN1,N2は同じ電流値となり、この点が動作点とな
る。したがって、入力電圧VIN=0Vの時、カスコー
ド接続された2個のnチャネル薄膜トランジスタN1,
N2のソース・ドレイン間電圧は夫々10.1V及び
9.9Vとなり、ほぼ2等分される。図4(a)はこの
時のバイアス状態を等価回路で示す図である。
【0045】一方、図3に示すCMOSインバータ回路
においてVDD=20V、VSS=0Vとして、20V
の入力電圧VINが入力されると、出力電圧VOUTは
0Vとなる。その結果、カスコード接続された2個のp
チャネル薄膜トランジスタP1,P2には合計(−2
0)Vが印加されることになる。
【0046】ここで、pチャネル薄膜トランジスタP
1,P2は、図3に示すように、夫々第1の電源線10
1側のTFT及び出力信号線104側のTFTを示して
いる。この時の動作点は図6に示すpチャネルTFTの
ドレイン電流−ゲート電圧特性から知ることができる。
【0047】すなわち、カスコード接続された2個のp
チャネルTFTには同じオフ電流が流れているはずであ
るから、同一の電流値を与える個々のTFTのドレイン
電圧Vds及びゲート電圧Vgsを求めれば良い。その
結果、入力電圧VIN=20Vの時の夫々のpチャネル
TFTの動作点は、図6に示す点となる。
【0048】つまり、pチャネル薄膜トランジスタP1
にゲート電圧Vgs=0Vとドレイン電圧Vds=−1
0.1Vとが印加され、かつpチャネル薄膜トランジス
タP2にゲート電圧Vgs=−10.1VとVds=−
9.9Vとが印加された時、pチャネル薄膜トランジス
タP1,P2は同じ電流値となり、この点が動作点とな
る。
【0049】したがって、入力電圧VIN=20Vの
時、カスコード接続された2個のpチャネル薄膜トラン
ジスタP1,P2のソース・ドレイン間電圧は夫々−1
0.1V及び−9.9Vとなり、ほぼ2等分される。図
4(b)はこの時のバイアス状態を等価回路で示す図で
ある。
【0050】以上説明したように、2段カスコード接続
したLDD構造のp−SiTFTを採用することによっ
て、個々のトランジスタのソース・ドレイン間に印加さ
れる電圧を半分とすることができる。その結果、回路耐
圧を2倍に向上させることができるようになる。
【0051】ところで、特開平4−344618号公報
には耐圧を向上させる目的ではなく、リーク電流を低減
する目的で、アクティブマトリクス型液晶ディスプレイ
の各画素を駆動する薄膜トランジスタの構造として、低
濃度ドレイン領域を有するLDD構造のTFTを直列に
2個接続した構造が開示されている。
【0052】しかしながら、特開平4−344618号
公報に開示された構造はアクティブマトリクス型液晶デ
ィスプレイの各画素に設置されたTFTのリーク電流を
抑えるために適用されるものであり、LDD領域をTF
Tのソース電極側及びドレイン電極側に設けた構造とな
っている。
【0053】一方、本発明の半導体集積回路は液晶ディ
スプレイやプラズマディスプレイ等の周辺駆動回路の高
耐圧化のために適用されるものであり、LDD領域はT
FTのドレイン電極側にだけ設けられた構造となってい
る。すなわち、本発明の半導体集積回路ではTFTのド
レイン電極側にだけLDD領域を形成することで、駆動
回路の動作スピードをそれほど低下させずに回路の高耐
圧化を図ることができる。
【0054】仮に、TFTのソース電極側及びドレイン
電極側にLDD領域を設けた場合、駆動回路のスピード
を大幅に低下させてしまう。この点で、特開平4−34
4618号公報に開示された液晶駆動用トランジスタの
構造と、本発明の半導体集積回路の構造とは異なってい
る。また、本発明の半導体集積回路はp−SiTFTの
リーク電流低減が目的ではなく、p−SiTFTで構成
された駆動回路の耐圧を向上させることが目的であるの
で、リーク電流が大きくてもかまわない。カスコード接
続された個々のTFTのソース・ドレイン間に印加され
る最大電圧が均等に分圧されることを特徴としたもので
ある。
【0055】この点に関し、特開平4−344618号
公報にはLDD構造を用いなくても、TFTを2個直列
に接続することだけで、ソース・ドレイン間に印加され
る電圧を半分にできることが記されている。すなわち、
特開平4−344618号公報の第2頁右段1〜5行目
には、「すなわち、その内の一つはダブルゲート構造と
よばれるものであり、これはトランジスタを直列に2個
接続してドレーン電界を半分にすることにより、トンネ
ル電流を抑えるようにしたものである。」と記されてい
る。
【0056】しかしながら、上述した従来技術で説明し
たように、p−SiTFTを2個直列接続しただけでは
個々のTFTのソース・ドレイン間に印加される最大電
圧を半分にすることはできない。個々のTFTのソース
・ドレイン間に印加される最大電圧を均等に分圧するた
めには、本発明の半導体集積回路のように、LDD構造
のTFTをカスコード接続する必要がある。特開平4−
344618号公報にはこの点に関して何ら記されてい
ない。したがって、本発明の半導体集積回路は特開平4
−344618号公報に記されていない作用や効果によ
って成り立っているものである。
【0057】図7は本発明の他の実施例による半導体集
積回路の平面図であり、図8は図7に示すLDD構造の
nチャネルp−SiTFTのドレイン電流−ゲート電圧
特性を示す図である。これら図7及び図8を用いて本発
明の他の実施例による半導体集積回路について説明す
る。
【0058】図7に示す半導体集積回路は先に説明した
図1のCMOSインバータ回路においてm=3、n=2
とした場合のものである。すなわち、本実施例のCMO
Sインバータ回路はカスコード接続された3個のLDD
構造のNMOSトランジスタN1,N2,N3と、カス
コード接続された2個のLDD構造のPMOSトランジ
スタP1,P2とから構成されている。
【0059】本実施例はpチャネルTFTのソース・ド
レイン間耐圧がnチャネルTFTのソース・ドレイン間
耐圧よりも高い場合に利用される形態の例である。ま
た、本実施例においても、第1のNMOSトランジスタ
701と第2のNMOSトランジスタ702と第3のN
MOSトランジスタ703と第1及び第2のPMOSト
ランジスタ704,705とに夫々p−SiTFTを用
いていることを前提としている。
【0060】カスコード接続された2個のLDD構造の
pチャネルp−SiTFTを採用することによって入力
電圧VINが20Vの時、出力信号線104と第1の電
源線101との間に加わる電圧(−20)Vを、カスコ
ード接続された2個のpチャネルTFTでほぼ均等に分
圧できることは上述した通りである。
【0061】一方、本実施例ではnチャネルTFTが3
段にカスコード接続された構成がとられている。その場
合、入力電圧VINが0Vの時、出力信号線104と第
2の電源線102との間に加わる電圧20Vをカスコー
ド接続された3個のnチャネルTFTで3等分に分圧す
ることができるようになる。その理由について、図8を
用いて具体的に説明する。
【0062】図8に示すように、LDD構造のnチャネ
ルp−SiTFTのリーク電流特性はゲート逆バイアス
電圧に対してほぼ一定の電流が流れる。図8には図7に
示すCMOSインバータ回路においてVDD=20V、
VSS=0Vとして、0Vの入力電圧VINを入力した
時のnチャネルp−SiTFTの動作点が示されてい
る。この動作点(バイアス点)は同一のリーク電流値を
与える個々のTFTのドレイン電圧Vds及びゲート電
圧Vgsとして求められる。
【0063】すなわち、nチャネル薄膜トランジスタN
1にゲート電圧Vgs=0Vとドレイン電圧Vds=
6.8Vとが印加され、nチャネル薄膜トランジスタN
2にゲート電圧Vgs=−6.8VとVds=6.7V
とが印加され、nチャネル薄膜トランジスタN3にゲー
ト電圧Vgs=−13.5Vとドレイン電圧Vds=
6.5Vとが印加された時、nチャネル薄膜トランジス
タN1,N2,N3には同じ電流値をとり、この点が動
作点となる。
【0064】したがって、入力電圧VIN=0Vの時、
カスコード接続された3個のnチャネル薄膜トランジス
タN1,N2,N3のソース・ドレイン間電圧は夫々
6.8V、6.7V、6.5Vとなり、ほぼ3等分され
る。
【0065】以上説明したように、3段カスコード接続
したLDD構造のnチャネルp−SiTFTを採用する
ことによって、個々のnチャネルTFTのソース・ドレ
イン間に印加される電圧を1/3に低くすることができ
る。一般に、p−SiTFTのソース・ドレイン間耐圧
はpチャネルTFTよりもnチャネルTFTの方が低く
なる傾向にある。そのような場合、本実施例のように、
nチャネルTFTの接続個数をpチャネルTFTの接続
個数よりも多くする形態を採用した方が、より高耐圧化
を図ることができる。
【0066】このように、本発明の半導体集積回路にお
いて、nチャネルTFTの接続個数とpチャネルTFT
の接続個数とは独立したものである。その接続個数はn
チャネル及びpチャネルTFTの夫々の耐圧と、回路に
要求される耐圧とを考慮して決定してやれば良い。
【0067】図9は本発明の別の実施例による半導体集
積回路の平面図である。この図9を用いて本発明の別の
実施例による半導体集積回路について説明する。
【0068】図9に示す半導体集積回路はカスコード接
続された2個のLDD構造のNMOSトランジスタN
1,N2と、1個のPMOSトランジスタP1とから構
成されたCMOSインバータ回路である。本実施例はp
チャネルTFTの耐圧が回路に要求される耐圧よりも十
分高く、カスコード接続やLDD構造のような高耐圧化
手段を採用しなくても済む場合に利用される形態の例で
ある。
【0069】TFTのソース・ドレイン間耐圧はドレイ
ン端で発生するホットキャリアと強い相関を持ち、その
場合、nチャネルTFTのソース・ドレイン間耐圧はp
チャネルTFTのソース・ドレイン間耐圧よりも小さな
ものとなる場合が多い。本実施例はそのような場合に適
用されるものである。また、本実施例においても、第1
及び第2のNMOSトランジスタ801,802と第1
のPMOSトランジスタ803とに夫々p−SiTFT
を用いていることを前提としている。
【0070】カスコード接続された2個のLDD構造の
nチャネルp−SiTFTを採用することによって、入
力電圧VINが0Vの時、出力信号線104と第2の電
源線102との間に加わる電圧20Vを、カスコード接
続された2個のnチャネルTFTでほぼ均等に分圧でき
ることは上述した通りである。
【0071】一方、本実施例ではpチャネルTFTに対
してカスコード接続の形態が採られていないため、入力
電圧VINが20Vの時、出力信号線104と第1の電
源線101との間に加わる電圧(−20V)はそのまま
pチャネルTFT803のソース・ドレイン間に印加さ
れることになる。しかしながら、上述したように、pチ
ャネルTFTのソース・ドレイン間耐圧が回路に要求さ
れる耐圧よりも高い場合において、回路耐圧に関して問
題が生じることは無い。
【0072】逆に、nチャネルTFTのソース・ドレイ
ン間耐圧が回路に要求される耐圧よりも十分高く、pチ
ャネルTFTの耐圧が回路に要求される耐圧よりも低い
場合には、図9の回路においてnチャネルTFTとpチ
ャネルTFTとの構成を逆にすれば良い。すなわち、1
個のNMOSトランジスタと、カスコード接続されたn
個(nは2以上の整数)のLDD構造のPMOSトラン
ジスタとでCMOSインバータ回路を構成してやれば良
い。そのような構成を採れば、回路耐圧に関して問題が
生じることは無い。
【0073】このように、本発明の別の実施例による半
導体集積回路はnチャネルTFTとpチャネルTFTと
のうち少なくともどちらか一方がカスコード接続され、
かつLDD構造になっていることを特徴としており、他
方のTFTの構造については限定しないものである。例
えば、他方のTFTの構造が本発明の一実施例や他の実
施例のように、カスコード接続されかつLDD構造にな
っていても良いし、別の実施例のように、LDD領域を
有していない1個のTFTで構成されていても良い。ま
た、他方のTFTがその他の構造、例えばカスコード接
続された構造であっても良いし、1個のLDD構造のT
FTになっていても良い。
【0074】図10は本発明のさらに別の実施例による
半導体集積回路の平面図である。図10に示す半導体集
積回路は本発明の半導体集積回路をCMOS構成のNA
ND回路に適用した例である。
【0075】図10に示すように、本実施例による半導
体集積回路は、カスコード接続されかつLDD構造を有
する第1及び第2のNMOSトランジスタ1001,1
002と、同じくカスコード接続されかつLDD構造を
有する第3及び第4のNMOSトランジスタ1003,
1004と、同じくカスコード接続されかつLDD構造
を有する第1及び第2のPMOSトランジスタ100
5,1006と、同じくカスコード接続されかつLDD
構造を有する第3及び第4のPMOSトランジスタ10
07,1008とで構成されたNAND回路である。
【0076】この際、第1及び第2のNMOSトランジ
スタN1,N2のゲート電極と、第1及び第2のPMO
SトランジスタP1,P2のゲート電極とは第1の入力
信号線1009に共通接続されている。また、第3及び
第4のNMOSトランジスタN3,N4のゲート電極
と、第3及び第4のPMOSトランジスタP3,P4の
ゲート電極とは第2の入力信号線1010に共通接続さ
れている。さらに、第4のNMOSトランジスタN4の
ドレイン電極と、第2及び第4のPMOSトランジスタ
P2,P4のドレイン電極とは出力信号線104として
共通に接続されている。本実施例においてもNAND回
路を構成している個々のトランジスタは、全てp−Si
TFTであることを前提としている。
【0077】このような構成にすることによって、第1
及び第2の入力信号線1009,1010に入力される
信号の論理レベルがハイレベル及びローレベルのどちら
のレベルにあっても、個々のTFTのソース・ドレイン
間に印加される最大電圧は第1の電源線101に供給さ
れる電圧の半分となる。その理由は、本発明の一実施例
と同様に、図5及び図6に示すように、ゲート逆バイア
ス電圧に対してTFTのリーク電流がほぼ一定であるこ
とによる。その結果、図10に示すNAND回路の耐圧
としては個々のTFTのソース・ドレイン間耐圧の2倍
とすることができる。
【0078】本実施例では本発明の半導体集積回路をC
MOS構成のNANDゲート回路に適用した例を示した
が、他の論理ゲート回路に適用しても良い。例えば、N
ORゲート回路やEXNOR(イクスクルーシブ・ノ
ア)ゲート回路等、全ての論理ゲート回路に適用するこ
とができる。
【0079】また、CMOS回路ではなく、その論理ゲ
ート回路が全てNMOSトランジスタで構成されたNM
OS回路であっても良いし、また全てがPMOSトラン
ジスタで構成されたPMOS回路であっても良い。
【0080】このように、ゲート電極が互いに共通に接
続されかつ順次カスコード接続されたLDD構造のm個
のn型トランジスタと、ゲート電極が互いに共通に接続
されかつ順次カスコード接続されたLDD構造のn個の
p型トランジスタとのうち少なくともどちらか一方を含
むことによって、カスコード接続された個々のTFTの
ソース・ドレイン間に印加される最大電圧を均等に分割
できるので、カスコード接続されたTFTの個数分だ
け、確実に回路耐圧を向上させることができるようにな
る。また、回路耐圧のばらつきも無くなるので、設計が
容易になるとともに、高歩留まりのp−SiTFT高耐
圧回路を提供することができる。
【0081】
【発明の効果】以上説明したように本発明によれば、多
結晶シリコン薄膜トランジスタを絶縁基板上に集積して
作製された半導体集積回路において、ゲート電極が互い
に共通に接続されるとともに順次カスコード接続されか
つドレイン領域に低濃度不純物領域を有するm個(mは
2以上の整数)のn型トランジスタと、ゲート電極が互
いに共通に接続されるとともに順次カスコード接続され
かつドレイン領域に低濃度不純物領域を有するn個(n
は2以上の整数)のp型トランジスタとのうち少なくと
もどちらか一方を含むことによって、カスコード接続さ
れたTFTに印加される電圧を均等に分圧することがで
き、回路耐圧のばらつきを無くした高耐圧の半導体集積
回路を提供することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体集積回路の平面
図である。
【図2】(a)は図1に示す半導体集積回路において入
力信号がローレベル信号VSSの時のバイアス状態を等
価回路で示す図、(b)は図1に示す半導体集積回路に
おいて入力信号がハイレベル信号VDDの時のバイアス
状態を等価回路で示す図である。
【図3】本発明の一実施例による半導体集積回路の具体
例を示す図である。
【図4】(a)は図3に示す半導体集積回路において入
力電圧VIN=0Vの時のバイアス状態を等価回路で示
す図、(b)は図3に示す半導体集積回路において入力
電圧VIN=20Vの時のバイアス状態を等価回路で示
す図である。
【図5】図3に示すLDD構造のnチャネルp−SiT
FTのドレイン電流−ゲート電圧特性を示す図である。
【図6】図3に示すLDD構造のpチャネルp−SiT
FTのドレイン電流−ゲート電圧特性を示す図である。
【図7】本発明の他の実施例による半導体集積回路の平
面図である。
【図8】図7に示すLDD構造のnチャネルp−SiT
FTのドレイン電流−ゲート電圧特性を示す図である。
【図9】本発明の別の実施例による半導体集積回路の平
面図である。
【図10】本発明のさらに別の実施例による半導体集積
回路の平面図である。
【図11】従来例による半導体集積回路の平面図であ
る。
【図12】(a)は図11に示す半導体集積回路におい
て入力信号がローレベル信号VSSの時のバイアス状態
を等価回路で示す図、(b)は図11に示す半導体集積
回路において入力信号がハイレベル信号VDDの時のバ
イアス状態を等価回路で示す図である。
【図13】図11に示すnチャネルTFTのドレイン電
流−ゲート電圧特性を示す図である。
【図14】図11に示すpチャネルTFTのドレイン電
流−ゲート電圧特性を示す図である。
【符号の説明】
101 第1の電源線 102 第2の電源線 103 入力信号線 104 出力信号線 105 第1のNMOSトランジスタ 106 第2のNMOSトランジスタ 107 第mのNMOSトランジスタ 108 第1のPMOSトランジスタ 109 第2のPMOSトランジスタ 110 第nのPMOSトランジスタ 111 コンタクトホール 112 LDD領域 201 LDD抵抗 301 第1のNMOSトランジスタ 302 第2のNMOSトランジスタ 303 第1のPMOSトランジスタ 304 第2のPMOSトランジスタ 701 第1のNMOSトランジスタ 702 第2のNMOSトランジスタ 703 第3のNMOSトランジスタ 704 第1のPMOSトランジスタ 705 第2のPMOSトランジスタ 901 第1のNMOSトランジスタ 902 第2のNMOSトランジスタ 903 第1のPMOSトランジスタ 1001 第1のNMOSトランジスタ 1002 第2のNMOSトランジスタ 1003 第3のNMOSトランジスタ 1004 第4のNMOSトランジスタ 1005 第1のPMOSトランジスタ 1006 第2のPMOSトランジスタ 1007 第3のPMOSトランジスタ 1008 第4のPMOSトランジスタ 1009 第1の入力信号線 1010 第2の入力信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H03K 17/10 H01L 27/08 321B 17/687 H03K 17/687 F (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 27/08 331 H01L 27/092 H03K 17/10 H03K 17/687

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 多結晶シリコン薄膜トランジスタを絶縁
    基板上に集積して作製される半導体集積回路であって、
    ゲート電極が互いに共通に接続されるとともに順次カス
    コード接続されかつドレイン領域に低濃度不純物領域を
    有するm個(mは2以上の整数)のn型トランジスタ
    と、ゲート電極が互いに共通に接続されるとともに順次
    カスコード接続されかつドレイン領域に低濃度不純物領
    域を有するn個(nは2以上の整数)のp型トランジス
    タとのうち少なくともどちらか一方を含むことを特徴と
    する半導体集積回路。
  2. 【請求項2】 多結晶シリコン薄膜トランジスタを絶縁
    基板上に集積して作製される半導体集積回路であって、
    ゲート電極が互いに共通に接続されるとともに順次カス
    コード接続されかつドレイン領域に低濃度不純物領域を
    有するm個(mは2以上の整数)のn型トランジスタ
    と、ゲート電極が互いに共通に接続されるとともに順次
    カスコード接続されかつドレイン領域に低濃度不純物領
    域を有するn個(nは2以上の整数)のp型トランジス
    タとからなるCMOS回路を含むことを特徴とする半導
    体集積回路。
  3. 【請求項3】 多結晶シリコン薄膜トランジスタを絶縁
    基板上に集積して作製される半導体集積回路であって、
    ゲート電極が互いに共通に接続されるとともに順次カス
    コード接続されかつドレイン領域に低濃度不純物領域を
    有するm個(mは2以上の整数)のn型トランジスタ
    と、1個のp型トランジスタとからなるCMOS回路を
    含むことを特徴とする半導体集積回路。
  4. 【請求項4】 多結晶シリコン薄膜トランジスタを絶縁
    基板上に集積して作製される半導体集積回路であって、
    1個のn型トランジスタと、ゲート電極が互いに共通に
    接続されるとともに順次カスコード接続されかつドレイ
    ン領域に低濃度不純物領域を有するn個(nは2以上の
    整数)のp型トランジスタとからなるCMOS回路を含
    むことを特徴とする半導体集積回路。
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