JP4896380B2 - 電界効果型トランジスタの評価方法及び当該評価方法を用いた電界効果型トランジスタの作製方法 - Google Patents

Description

本発明は、電界効果型トランジスタの設計及び製造時に必要な特性パラメータの評価方法に関し、特に低濃度ドレイン構造を有する電界効果型トランジスタの外部抵抗の評価方法に関する。

電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）と呼ばれる３端子素子は、ソース領域及びドレイン領域と呼ばれる２つの不純物領域とそれらに挟まれたチャネル領域を電流経路とし、ゲートと呼ばれる端子の電圧によってチャネル領域を変調して流れる電流を制御する構成を有している。このＦＥＴの中でも、特にＭＯＳＴ(Metal Oxide Semiconductor Transistor)、特に、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）はコンピュータやディスプレイなど電子機器の主要な構成要素として広く用いられている。

電子機器への応用では、ＦＥＴをスイッチング素子として利用する形態が広く用いられているが、この場合、ＦＥＴのオフ(リーク)電流が大きくなるとスイッチング特性が劣化することが一つの問題となっている。オフ（リーク）電流を抑える方法としては一般に、チャネル領域の外側に低濃度のドレイン領域を持つ、いわゆるＬＤＤ(Lightly Doped Drain)構造にすることが行われている。その場合は、ＬＤＤ領域の抵抗値とその長さの最適化が必要である。つまりＬＤＤ抵抗の最適化が必要である。ＬＤＤ領域のドーパント密度を小さくし抵抗を大きくすればオフ（リーク）電流の抑制には効果がある。しかしその反面、オン電流や動作速度が低下するという問題が生じる。そのため、それらのメリットとデメリットを考慮し、最適なＬＤＤ抵抗を設定する必要がある。しかしながら、ＬＤＤ抵抗のようなＦＥＴの外部抵抗（ＦＥＴ中の電流経路の抵抗のうちチャネル抵抗以外の抵抗）を求めることは難しい。

ソース・ドレイン領域やＬＤＤ領域の抵抗値は、リンや硼素といった一導電型不純物の濃度や深さと活性化方法で制御することが可能である。活性層中にソース・ドレイン領域とチャネル領域のみを有する従来型構造のＦＥＴについてはいくつかの評価方法が提案されている。例えば、以下に示すような線形領域におけるチャネル抵抗を測定する方法が提案されている(例えば、非特許文献１参照)。

この方法によれば、外部抵抗（ｒ）を含まないＦＥＴのチャネル抵抗を（ｒ_ch）は下記の式で表される。

ここで、Ｖは外部ドレイン電圧（ＦＥＴのドレイン電極に印加する電圧）、Ｉ_dはＦＥＴを流れる電流を表し、Ｌ_g、ΔＬ_jはそれぞれチャネル長の設計値とソース、ドレイン領域における拡散層の横方向の広がりの和を表す。そしてμ、Ｃ_ox、ＷはそれぞれＦＥＴの移動度、ゲート絶縁膜容量、チャネル幅を表し、V_g、V_thはそれぞれ外部ゲート電圧（FETのゲート電極に印加する電圧）、FETのしきい値電圧を示す。

また、ＦＥＴ中の電流経路の全抵抗（Ｒ_ch）は、チャネル抵抗（ｒ_ch）と外部抵抗（ｒ）との和で与えられる。

(1)式からわかるように、外部ゲート電圧Ｖ_gにかかわらずＬ_g=ΔＬ_jのとき実効チャネル長は０となり、ｒ_ch＝０となる。そして（２）式より、このときＲ_chは外部抵抗（r）に等しい。したがってΔＬ_j、ｒが外部ゲート電圧依存性をもたなければ任意のゲート電圧におけるｒ_ch−Ｌ_gプロットは図８（ａ）のように一点で交わる。そしてその交点のｘ座標がΔＬ_jを、ｙ座標が外部抵抗（ｒ）を与える。ところが、ＬＤＤ構造のＦＥＴにこの手法を適用してもｒ_ch−Ｌ_gプロットは図８（ｂ）のように一点では交わらない。従ってＬＤＤ構造のＦＥＴにこの手法を適用することはできない。これは、ＬＤＤ抵抗の一部が外部ゲート電圧（Ｖ_g）に依存し、チャネルの一部とみなされるためである。このため、これまでＬＤＤ構造の外部抵抗（ｒ）を見積もることは困難であった。

ドーパントのドーズ量と活性化方法を実際のＦＥＴのＬＤＤ領域と同じにしたＴＥＧ(Test Element Group)を作製し、そのシート抵抗からＦＥＴのＬＤＤ抵抗を見積もる方法がある。しかし、この手法から求められるシート抵抗は単なる膜抵抗であり、実動作におけるＦＥＴのＬＤＤ抵抗とは異なる。ＦＥＤのＬＤＤ抵抗は接合抵抗であり、外部ゲート電圧（Ｖ_g）に依存し変化するためである。

さらに、従来よく知られた技術のシート抵抗の測定では、精度良く測定するために、シート抵抗測定用ＴＥＧはＦＥＴのＬＤＤ領域に比べてかなり大きなものとなってしまう。そのため測定される抵抗値は大きな領域の平均値であり、個々のＦＥＴのＬＤＤ抵抗のバラツキを評価することは困難であった。

小柳光正著、「サブミクロンデバイスII」、丸善株式会社、１９８８年１月３０日、ｐ．２０２−２０８

そこで本発明は、ＦＥＴの実動作上のＬＤＤ抵抗を見積もり、最適なＬＤＤ領域を形成することが可能な技術を提供することを目的とする。また、それにより、オフ（リーク）電流を抑え、かつスイッチング特性に優れたＦＥＴを提供することを目的とする。

本発明は、ＬＤＤ構造を有するＦＥＴの外部抵抗を求めるために、外部抵抗の無いＦＥＴに外部抵抗をつけたモデルを考え、そのＦＥＴのドレイン電流と、外部ゲート電圧およびドレイン電流の関係から外部抵抗を求めることを特徴とするものである。

本発明では、ＬＤＤ構造を有するＦＥＴの外部抵抗を求めるために、従来型構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を仮定する。そして、ＬＤＤ構造を有するＦＥＴのしきい値電圧を求め、次に一定のゲート電圧を印加した状態でのＬＤＤ構造を有するＦＥＴのドレイン電圧対ドレイン電流特性を測定し、これを等価回路に当てはめる。このとき、ドレイン電流が飽和する外部ドレイン電圧を外部飽和ドレイン電圧とし、しきい値電圧と外部ゲート電圧とから、従来型構造（評価を行うＬＤＤ構造を有するＦＥＴから外部抵抗を取り除いた仮想的構造）のＦＥＴにおける飽和ドレイン電圧を求める。以上で求めた外部飽和ドレイン電圧、飽和ドレイン電流、飽和ドレイン電圧より外部抵抗を求める。外部抵抗の値は主としてＬＤＤ抵抗に相当するので、以上の手順を行うことによりＦＥＴのＬＤＤ抵抗を評価することができる。

すなわち、本発明は、ＬＤＤ構造を有するＦＥＴの外部ゲート電圧に対するドレイン電流の特性を測定してしきい値電圧（Ｖ_th）を抽出する段階と、外部ドレイン電圧に対するドレイン電流の特性を測定して外部飽和ドレイン電圧（Ｖ_sat）と飽和ドレイン電流（Ｉ_dsat）を抽出する段階と、ＬＤＤ構造を有するＦＥＴから外部抵抗を取り除いた仮想的な従来型構造における飽和ドレイン電圧（Ｖ_dsat）をしきい値電圧（Ｖ_th）から決定して、外部飽和ドレイン電圧（Ｖ_sat）、飽和ドレイン電流（Ｉ_dsat）、飽和ドレイン電圧（Ｖ_dsat）より、外部抵抗（ｒ）をＶ_dsat＝Ｖ_sat−Ｉ_dsat×ｒの関係式より求めることでＬＤＤ領域の抵抗値を見積もる段階を有することを特徴としている。

本発明によれば、ＦＥＴの実動作上のＬＤＤ抵抗を見積もり、最適なＬＤＤ領域を形成することが可能となる。また、それにより、オフ（リーク）電流を抑え、スイッチング特性に優れたＦＥＴを提供することができる。

本発明を用いることによって、実際のＦＥＴの外部抵抗を評価することができるため、ドーピングやその活性化率の局所的なバラツキも評価することができる。従来は外部抵抗を評価する方法として、外部ドレイン電圧とドレイン電流の関係からソース-ドレイン間の抵抗を求める方法が用いられてきたが、この手法では外部抵抗はチャネル抵抗を含んだ値で評価するしかなかった。しかし、本発明を用いることによって、外部抵抗とチャネル抵抗を分離して評価することができる。

以下、図面を参照して本発明の実施形態について説明する。図７は本発明の実施形態を説明するフローチャートである。本発明では、ＬＤＤの抵抗値を求めるために、従来構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を仮定する。

まず、外部ゲート電圧（Ｖ_g）対ドレイン電流（Ｉ_d）特性を測定し、その特性よりしきい値電圧（Ｖ_th）を抽出する（第１段階）。次いで、外部ドレイン電圧（Ｖ）対ドレイン電流（Ｉ_d）特性を測定して、ドレイン電流が飽和する外部ドレイン電圧、すなわち外部飽和ドレイン電圧（Ｖ_sat）を決定する（第２段階）。そして、しきい値電圧（Ｖ_th）から、ＬＤＤ構造を有するＦＥＴから外部抵抗を取り除いた仮想的な従来型構造のＦＥＴにおける飽和ドレイン電圧（Ｖ_dsat）を求め、外部飽和ドレイン電圧（Ｖ_sat）、飽和ドレイン電流（Ｉ_dsat）、飽和ドレイン電圧（Ｖ_dsat）を以下で説明する理論式に代入して外部抵抗を求める（第３段階）。外部抵抗の値はＬＤＤの抵抗値に相当するので、以上の手順を行うことによりＦＥＴのＬＤＤの抵抗値を評価することができる。

ＬＤＤ構造を有するＦＥＴとして、図１（Ａ）で示すような素子を考える。すなわち、ゲート電極１０、ドレイン領域１１、ソース領域１２、ＬＤＤ領域１３、チャネル形成領域１４が備えられたＦＥＴである。本発明は、このような構成のＦＥＴに対し、従来型構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を考えている。その等価回路を図１（Ｂ）に示す。

ＦＥＴには図１（Ａ）（Ｂ）のように外部ドレイン電圧（Ｖ）と外部ゲート電圧（Ｖ_g）が印加されており、ドレイン電流（Ｉ_d）が流れているものとする。

このときの外部抵抗に印加される電圧（Ｖ_r）と、ＬＤＤ構造のＦＥＴから外部抵抗を取り除いた仮想的な従来型構造部分に印加される電圧（Ｖ_d）はそれぞれ次のよう表される。

また、グラデュアルチャネル近似を用いると線形領域におけるドレイン電流（Ｉ_d）は次式で与えられる。

ここで、ＷとＬはそれぞれＦＥＴのチャネル幅とチャネル長を表す。またＣ_ox、μはゲート絶縁膜容量とＦＥＴの移動度を表す。Ｖ_g、Ｖ_th、Ｖはそれぞれ外部ゲート電圧、ＦＥＴのしきい値電圧、ドレイン電圧を表す。

次に飽和領域の成り立つ条件式を求めるために(4)式と（５）式の関係を使ってドレイン電流（Ｉ_d）を外部ドレイン電圧（Ｖ）で微分する。

ドレイン電流が飽和するための条件はd(Ｉ_d)／d(Ｖ)＝０だから、(6)式からd(Ｉ_d)／d(Ｖ_d)＝０が成り立つときであることがわかる。そこで(5)式をドレイン電圧Ｖ_dで微分する。

(7)式において、ドレイン電流が飽和する条件、すなわちd(Ｉ_d)／d(Ｖ_d)＝０を考慮すると次式が成り立つ。

飽和ドレイン電流をＩ_dsat、そのときの外部ドレイン電圧をＶ_sat、ＬＤＤ構造中のＦＥＴ中の仮想的な従来型構造部分に印加される電圧をＶ_dsatとおくと、（４）式と（８）式より次式が成り立つ。

従って、(9)、(10)式より次式が得られる。

(９)式は外部抵抗が加わることにより外部飽和ドレイン電圧（Ｖ_sat）がＩd_sat×ｒの分大きくなることを示している。また、外部抵抗（ｒ）は外部ゲート電圧に依存することがわかる。

次に、(8)式を(5)式に代入すれば飽和ドレイン電流の式が得られる。

(12)式には外部抵抗（ｒ）の項がなく、ＬＤＤ構造のＦＥＴから外部抵抗を取り除いた従来型構造のＦＥＴの飽和電流を与える式を表す。そこで、(12)式の両辺の平方根を取ると、外部ゲート電圧（Ｖ_g）とドレイン電流（Ｉ_d）の平方根が線形関係を有することがわかる。外部ゲート電圧（Ｖ_g）を横軸、ドレイン電流（Ｉ_d）の平方根を縦軸としてグラフをプロットしたとき、横軸(Ｖ_g)と交わる点（Ｉ_d＝０となる点）がしきい値電圧（Ｖ_th）を与える。よって、しきい値電圧（Ｖ_th）は外部抵抗の有無に依らない。これによりしきい値電圧（Ｖ_th）が求まることがわかる。

次に、任意のゲート電圧（Ｖ_g）におけるドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）曲線を測定する。そしてこの曲線からドレイン電流（Ｉ_d）が飽和するときの外部飽和ドレイン電圧（Ｖ_sat）と飽和ドレイン電流（Ｉ_dsat）を求める。
仮想的な従来型構造のＦＥＴにおける飽和ドレイン電圧（Ｖ_dsat）を（１０）式を用いて求める。以上で求めたＶ_sat、Ｉ_dsat、Ｖ_dsatを(9)式に代入すれば外部抵抗（ｒ）を求めることができる。

本発明はｐチャネル型及びｎチャネル型ＦＥＴの両者に適用することができる。また、単結晶ウエハ、またはガラス基板上に成膜または結晶化させた非晶質または多結晶の半導体で製作したＦＥＴに適用することができる。さらにＳｉ、Ｇｅなどの単体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮなどの化合物半導体、およびＳｉＧｅ、Ａｌ_xＧａＡｓ_1-xのような混晶半導体で作成したＦＥＴに適用することができる。

ＬＤＤ領域に添加する不純物のドーズ量が異なる２種類のＦＥＴについてＬＤＤ抵抗を評価した。これらのＦＥＴはガラス基板上に形成した多結晶Ｓｉで作成した。このＦＥＴのサイズは、チャネル長（Ｌ）／チャネル幅（Ｗ）＝１０／１０μｍ、ＬＤＤ長＝１μｍであり、ｎチャネル型である。外部ゲート電圧が５Ｖのときのこれら２種類のＦＥＴの外部抵抗を求め、ＬＤＤ抵抗を評価した。

ＬＤＤ領域のドーズ量が５×１０¹²atoms/cm²のしきい値電圧を求めるために外部ドレイン電圧が３Ｖのときのドレイン電流（Ｉ_d）−外部ゲート電圧（Ｖ_g）曲線を測定した。図３はＬＤＤ領域へのドーズ量が５×１０¹²/cm²の試料のドレイン電流（Ｉ_d）−外部ゲート電圧（Ｖ_g）曲線を表す。ただし、縦軸はドレイン電流Ｉ_dの平方根で表されている。この図から（１２）式を用いてしきい値電圧（Ｖ_th）を求めると、Ｖ_th＝０．８１Ｖとなった。

図２はＬＤＤのドーズ量が５×１０¹²atoms/cm²のＦＥＴの外部ゲート電圧が５Ｖのときのドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）曲線を表している。外部飽和ドレイン電圧はドレイン電流が一定となる(飽和する)外部ドレイン電圧で定義される。しかし、飽和領域におけるドレイン端の電界が強いときはアバランシェまたはドレイン誘起障壁低下現象（ＤＩＢＬ：Drain Induced Barrier Lowering)が起こるため、外部ドレイン電圧が外部飽和ドレイン電圧を越えてもドレイン電流は上昇し、一定にはならない。このような場合は、次のように外部飽和ドレイン電圧を決めることができる。図２のように飽和領域に沿った直線からドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）曲線が離れる点の外部ドレイン電圧Ｖ(外部電圧)を外部飽和ドレイン電圧Ｖ_satとする。そしてその点のＹ座標が飽和ドレイン電流Ｉ_dsatとなる。このようにしてＶ_sat、 Ｉ_dsatを求めると、それぞれ８Ｖ、４．７８×１０^-5Ａが得られた。従って(10)式に従ってＬＤＤ構造のＦＥＴ中の仮想的な従来型構造部分の飽和ドレイン電圧Ｖ_dsatを求めるとＶ_dsat＝５−０．８１＝４．１９Ｖが得られる。以上からＶ_sat、Ｉ_dsat、Ｖ_dsatが求められた。従って(9)式を使って外部抵抗（ｒ）は次のように求められる。

これはチャネル両端のＬＤＤ抵抗の和を表すので、片側のみではこれの１／２となる。さらにこれをsheet抵抗（ｒ_s）に換算すると、ｒ_s＝ｒ×(w/2l)＝(7.97×10⁴)×(10/2)＝３．９９×１０⁵(ohm/square)となる。ここで、ｗとｌはそれぞれＬＤＤ領域の幅と長さを表す。

同様に、ＬＤＤ領域へのドーズ量が３×１０¹³atoms/cm²のＦＥＴについても同様にＬＤＤ抵抗を求めた。図５はＬＤＤ領域へのドーズ量が３×１０¹³atoms/cm²のＦＥＴのドレイン電流（Ｉ_d）−外部ゲート電圧（Ｖ_g）曲線を表す。ただし、縦軸はドレイン電流Ｉ_dの平方根で表されている。この図から（１２）式を用いてしきい値電圧（Ｖ_th）を求めると、Ｖ_th＝０．５２Ｖとなった。図４は、ＬＤＤ領域へのドーズ量が３×１０¹³atoms/cm²、ＦＥＴの外部ゲート電圧が５Ｖのときのドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）曲線を表す。この図からＶ_sat、Ｉ_dsatはそれぞれ５．７５Ｖ、６．６５×１０^-5Ａが得られた。

従ってＬＤＤ構造を有するＦＥＴ中の仮想的な従来型構造部分の飽和ドレイン電圧（Ｖ_dsat）を求めるとＶ_dsat＝５−０．５２＝４．４８Ｖが得られる。以上から外部抵抗（ｒ）を求めると、

これをシート抵抗（ｒ_s）に換算するとｒ_s＝ｒ(ｗ／２ｌ)＝(１．９１×１０⁴)(１０／２)＝９．５５×１０⁴(ohm/square)となる。
以上の結果をまとめると表1のようになる。

次にＬ／Ｗ＝４／１０μｍ、ＬＤＤ＝１μｍのＦＥＴを使ってソース・ドレイン間の抵抗と本発明から求めたＬＤＤ抵抗のゲート電圧依存性を調べた。ここで、ソース・ドレイン間の抵抗は、ドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）曲線から見積もられる外部飽和ドレイン電圧を飽和ドレイン電流で割ることにより求めた。

図６はその結果を表す。横軸はゲート電圧（Ｖ_g）からしきい値電圧（Ｖ_th）を引いた飽和ドレイン電圧（Ｖ_dsat）を表す。縦軸は抵抗を表し、黒丸がソース-ドレイン間の抵抗を、白丸がＬＤＤ抵抗を表す。そしてこれら二つの抵抗値の差はチャネル抵抗に相当する。これまでは黒丸の抵抗が示すように、外部抵抗はチャネル抵抗を含んだ値で評価するしかなかった。しかし本発明を用いることによって、外部抵抗とチャネル抵抗を分離して評価することができる。

実施の形態で説明するＬＤＤ構造を有するＦＥＴとその等価回路を示す図である。 ＬＤＤのドーズ量が５×１０¹²atoms/cm²、ＦＥＴのゲート電圧が５Ｖのときのドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）特性を示すグラフである。 ＬＤＤのドーズ量が５×１０¹² atoms/cm²におけるＦＥＴのドレイン電流（Ｉ_d）−外部ゲート電圧（Ｖ_g）特性を示すグラフである。 ＬＤＤのドーズ量が３×１０¹³ atoms/cm²、ＦＥＴのゲート電圧が５Ｖのときのドレイン電流（Ｉ_d）−外部ドレイン電圧（Ｖ）特性を示すグラフである。 ＬＤＤへのドーズ量が３×１０atoms/cm²におけるＦＥＴのドレイン電流（Ｉ_d）-外部ゲート電圧（Ｖ_g）特性を示すグラフである。 ソース・ドレイン間の抵抗を飽和電圧を飽和電流で割ることにより求めた結果と本発明によりＬＤＤ抵抗を求めた結果を示すグラフである。 本発明の一実施形態を説明するフローチャート図である。 従来型構造のＦＥＴのｒ_ch−Ｌ_gプロット、ＬＤＤ構造のＦＥＴのｒ_ch−Ｌ_gプロットを示す図である。

Claims (4)

1. 低濃度ドレイン構造を有する電界効果型トランジスタの構造を、低濃度ドレイン構造を有さない電界効果型トランジスタのソース側またはドレイン側に外部抵抗が直列に接続された等価回路であると仮定し、
   前記低濃度ドレイン構造を有する電界効果型トランジスタにおいて、
   ゲート電圧に対するドレイン電流の特性を測定してしきい値電圧を求め、
   一定のゲート電圧を印加した状態において、前記低濃度ドレイン構造を有する電界効果トランジスタのドレイン電圧対ドレイン電流特性を測定し、
   前記ドレイン電圧対ドレイン電流特性を前記等価回路に当てはめ、
   ドレイン電流が飽和する飽和ドレイン電流（Ｉ _ｄｓａｔ ）における外部ドレイン電圧を外部飽和ドレイン電圧（Ｖ _ｓａｔ ）として、前記しきい値電圧と、前記ゲート電圧とから、前記従来型構造を有する電界効果型トランジスタにおける飽和ドレイン電圧（Ｖ _ｄｓａｔ ）を求め、
   前記外部飽和ドレイン電圧（Ｖ _ｓａｔ ）、前記飽和ドレイン電流（Ｉ _ｄｓａｔ ）、前記飽和ドレイン電圧（Ｖ _ｄｓａｔ ）及び、Ｖ _ｄｓａｔ ＝Ｖ _ｓａｔ −Ｉ _ｄｓａｔ ×ｒの関係式を用いることにより、前記等価回路における外部抵抗である付加抵抗ｒを求めることを特徴とする電界効果型トランジスタの評価方法。
2. 請求項１において、
   前記低濃度ドレイン構造を有する電界効果型トランジスタはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであることを特徴とする電界効果型トランジスタの評価方法。
3. 請求項１において、
   前記低濃度ドレイン構造を有する電界効果型トランジスタは薄膜トランジスタ（ＴＦＴ）であることを特徴とする電界効果型トランジスタの評価方法。
4. 請求項１乃至３のいずれか一に記載の電界効果型トランジスタの評価方法を用いて、所望の低濃度ドレイン構造を形成することを特徴とする電界効果型トランジスタの作製方法。

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