JP4364577B2 - 半導体素子の評価方法 - Google Patents
半導体素子の評価方法 Download PDFInfo
- Publication number
- JP4364577B2 JP4364577B2 JP2003283636A JP2003283636A JP4364577B2 JP 4364577 B2 JP4364577 B2 JP 4364577B2 JP 2003283636 A JP2003283636 A JP 2003283636A JP 2003283636 A JP2003283636 A JP 2003283636A JP 4364577 B2 JP4364577 B2 JP 4364577B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- current
- leakage current
- conductor
- current density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000011156 evaluation Methods 0.000 title description 8
- 239000004020 conductor Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 239000010408 film Substances 0.000 description 65
- 239000010410 layer Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 239000003990 capacitor Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 239000003550 marker Substances 0.000 description 7
- -1 leakage current Chemical compound 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000011799 hole material Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体素子の評価方法に関し、特に、ゲートリーク電流をリークパスで分離する半導体素子の評価方法に関する。
近年、半導体素子を用いた機能回路の開発が活発に進められている。高機能回路の実現のためには、デバイスを高速動作させることが必要となり、そのためにはデバイスのサイズの縮小及びその高集積化が必要となる。しかしながら、デバイスのサイズを縮小すると、しきい値電圧の低下やパンチスルーが起こり、ゲート電圧によってドレイン電流を制御できないといった、いわゆる短チャネル効果が生じる。短チャネル効果を抑制するためにはゲート絶縁膜を薄膜化することが効果的であるが、該ゲート絶縁膜を薄膜化すると、ゲートリーク電流が大きくなり回路動作の不良原因となる。
一方、非特許文献１によれば、基板の不純物濃度が小さなＭＯＳキャパシタでは、ゲート電極の端部から空乏層が横に広がる。そして広がった空乏層のエッジ部分の空乏層幅はゲート電極直下の空乏層幅に比べて小さくなるため、空乏層のエッジ部分の電界はゲート電極直下に比べて大きくなる。その結果、このエッジ部分からのゲートリーク電流が大きくなる。従って、基板の不純物濃度が小さなＭＯＳキャパシタで発生するゲートリーク電流には、電極面内全体に流れる面内リーク電流と、空乏層のエッジ部分からのリーク電流が含まれる。
Ｎｉｃｏｌｌｉａｎ ａｎｄ Ｂｒｅｗｓ、ＭＯＳ Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ、Ｐ３７８、Ｆｉｇ９．４
また、トランジスタ等の電界効果型の半導体素子は、ソース・ドレイン方向（チャネル長方向）の半導体のエッジ部分からのリーク電流が発生する。そこで、上記の空乏層エッジ部分からのリーク電流と、半導体のエッジ部分からのリーク電流について、図１２（Ａ）（Ｃ）のトランジスタの上面図、図１２（Ｂ）（Ｄ）のトランジスタの断面図を用いて簡単に説明する。
空乏層エッジリーク電流は、空乏層のエッジ部分からのリーク電流に相当し、図１２（Ａ）のトランジスタの上面図の点線で囲んだ領域に発生する電流であり、図１２（Ｂ）の断面図において矢印の向きに流れる電流に相当する。シリコンエッジリーク電流は、ソース・ドレイン方向（チャネル長方向）の半導体のエッジ部分からのリーク電流に相当し、図１２（Ｃ）のトランジスタの上面図の点線で囲んだ領域に発生する電流であり、図１２（Ｄ）のトランジスタの断面図において、矢印の向きに流れる電流に相当する。絶縁体が薄膜化すると、この部分は他の部分に比べて薄くなるため、高電界が印加されて、リーク電流が生じる。なおシリコンエッジリーク電流は、半導体のエッチング形状に依存し、電界効果型トランジスタのみに発生するリーク電流である。
上記のように、導電体の面内、空乏層エッジ部分、半導体のエッジ部分からリーク電流が発生することが分かっている。しかしながら、ゲートリーク電流は、リークパスで分離して定量的に議論することができなかった。そのため、ゲート絶縁膜の膜質改善のための的確な対処を行うことができなかった。
上記の実情を鑑み、本発明は、ゲートリーク電流をリークパスで分離する半導体素子の評価方法を提供することを課題とする。そして、プロセスに対して的確なフィードバックを行って、ゲート絶縁膜の膜質の改善を可能とすることを課題とする。
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
本発明の半導体素子の評価方法は、半径ｒの導電体に電圧を印加して、ゲートリーク電流（電流値）を測定する第１のステップと、前記ゲートリーク電流を、半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する第２のステップと、前記半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出する第３のステップを有することを特徴とする。
第１のステップは、半導体と導電体の間に電位差を設けるステップであり、好適には半導体の電位は低電位電源ＶSSの電位と同電位にするとよい。低電位電源の電位は多くの場合において接地電位（＝０Ｖ）である。第２のステップにおいて、半導体と導電体が重なった領域は、導電体の面積πｒ2に相当する。従って、この値πｒ2を用いるとよい。第３のステップにおいて、係数とは、２Ａ、Ｂに相当する。空乏層エッジリーク電流は２Ａに比例し、面内リーク電流はＢに比例する。
本発明の半導体素子の評価方法は、導電体に電圧を印加して、ゲートリーク電流を測定する第１のステップと、前記ゲートリーク電流を、半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する第２のステップと、前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出する第３のステップを有することを特徴とする。
第１のステップは、半導体と導電体の間に電位差を設けるステップであり、好適には、半導体が含む不純物領域の電位は低電位電源Ｖｓｓの電位と同電位にするとよい。第２のステップにおいて、半導体と導電体が重なった領域は、半導体が含むチャネル形成領域に相当し、チャネル幅とチャネル長を掛けた面積Ｗ＊Ｌ（Ｗはチャネル幅、Ｌはチャネル長）に相当する。従って、この値Ｗ＊Ｌを用いるとよい。第３のステップにおいて、係数とは、Ａ、Ｂ、Ｃに相当する。空乏層エッジリーク電流はＢに比例し、面内リーク電流はＣに比例し、シリコンエッジリーク電流はＡに比例する。
本発明において、半導体素子とは、ＭＯＳ構造を有するものであり、ＭＯＳキャパシタ、トランジスタに相当する。また、上述したように、空乏層エッジリーク電流は空乏層のエッジ部分からのリーク電流に相当し、面内リーク電流はゲート電極の面内からのリーク電流に相当し、シリコンエッジリーク電流はソース・ドレイン方向（チャネル長方向）の半導体のエッジ部分からのリーク電流に相当する。
上記構成を有する本発明は、ゲートリーク電流をリークパスで分離して定量的に議論することを可能とし、プロセスに対して的確なフィードバックを行って、ゲート絶縁膜の膜質改善を可能とする。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
まず、ＭＯＳ構造を有する半導体素子として、ＭＯＳキャパシタの場合について説明する。導電体のエッジ部分のリーク電流は、導電体の外周の長さに比例すると考えられる。そこで、導電体が円形のＭＯＳキャパシタの電極半径をｒ、比例定数をＡとすると、導電体のエッジ部分からのリーク電流Ｉｇ1は、Ｉｇ1＝２πｒ＊Ａ（式（１））で表される。同様に、導電体の面内からのリーク電流Ｉｇ2は、Ｉｇ2＝πｒ2＊Ｂ（式（２））で表される。但し、式（１）（２）において、比例定数Ａ、Ｂはゲート絶縁膜の厚さ、導電体に印加される電圧、シリコンウエハ基板のドーパント密度の関数で与えられる。従って、導電体のエッジ部分からのリーク電流と、導電体の面内からのリーク電流の両方を含むゲートリーク電流Ｉｇ3は式（１）と式（２）の和で与えられ、Ｉｇ3＝Ｉｇ1＋Ｉｇ2＝２πｒ＊Ａ＋πｒ2＊Ｂ（式（３））で表される。
式（３）から、ゲートリーク電流の電流密度Ｊｇは、Ｊｇ＝Ｉｇ3／πｒ2＝２Ａ／ｒ＋Ｂ（式（４））で表される。そして、式（４）から、電流密度Ｊｇは、電極半径ｒの逆数に比例することが分かる。従って、式（４）を用いて、電流密度と電極半径ｒの逆数との関係をフィッティングした直線（１次方程式）の傾き（２Ａ）から導電体のエッジ部分からのリーク電流、切片（Ｂ）から導電体の面内からのリーク電流が求められる。
式（３）から、ゲートリーク電流の電流密度Ｊｇは、Ｊｇ＝Ｉｇ3／πｒ2＝２Ａ／ｒ＋Ｂ（式（４））で表される。そして、式（４）から、電流密度Ｊｇは、電極半径ｒの逆数に比例することが分かる。従って、式（４）を用いて、電流密度と電極半径ｒの逆数との関係をフィッティングした直線（１次方程式）の傾き（２Ａ）から導電体のエッジ部分からのリーク電流、切片（Ｂ）から導電体の面内からのリーク電流が求められる。
上記のモデルを用いた、本発明の半導体素子の評価方法は、図１（Ａ）に示すような３つのステップを有することを特徴とする。
第１のステップでは、半径ｒの導電体に電圧を印加して、ゲートリーク電流を測定する。ここでは、半導体と導電体の間に電位差が設けられ、半導体の電位を低電位電源ＶSS（多くの場合は０Ｖ）と同電位にし、導電体に電圧を印加したときに流れた電流（ゲートリーク電流）を測定する。
第２のステップでは、電流密度Ｊｇを算出する。より詳しくは、ゲートリーク電流の電流値を、半導体と導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する。なお、半導体と導電体が重なった領域は、導電体の面積πｒ2で算出することができる。
第３のステップでは、前記導電体の半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出する。より詳しくは、各リーク電流の電流密度の値が算出される。なお、空乏層エッジリーク電流は上記式の傾き２Ａに比例し、面内リーク電流は切片Ｂに比例する。必要に応じて、算出された各リーク電流の電流密度と、半導体と導電体が重なった領域の面積を用いれば、各リーク電流の電流値を算出することができる。
第１のステップでは、半径ｒの導電体に電圧を印加して、ゲートリーク電流を測定する。ここでは、半導体と導電体の間に電位差が設けられ、半導体の電位を低電位電源ＶSS（多くの場合は０Ｖ）と同電位にし、導電体に電圧を印加したときに流れた電流（ゲートリーク電流）を測定する。
第２のステップでは、電流密度Ｊｇを算出する。より詳しくは、ゲートリーク電流の電流値を、半導体と導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する。なお、半導体と導電体が重なった領域は、導電体の面積πｒ2で算出することができる。
第３のステップでは、前記導電体の半径ｒの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝２Ａ／ｒ＋Ｂ（Ａ、Ｂは定数）の係数を用いて、空乏層エッジリーク電流及び面内リーク電流を算出する。より詳しくは、各リーク電流の電流密度の値が算出される。なお、空乏層エッジリーク電流は上記式の傾き２Ａに比例し、面内リーク電流は切片Ｂに比例する。必要に応じて、算出された各リーク電流の電流密度と、半導体と導電体が重なった領域の面積を用いれば、各リーク電流の電流値を算出することができる。
次に、ＭＯＳ構造を有する半導体素子として、トランジスタの場合について説明する。トランジスタの構造を考慮すると、ゲートリーク電流は、導電体の面内、空乏層エッジ部分、及び半導体のエッジ部分から発生すると考えられ、面内リーク電流は導電体の面積に比例し、シリコンエッジリーク電流はチャネル長に比例し、空乏層エッジリーク電流はチャネル幅に比例すると考えられる。実際に測定されるゲートリーク電流は、これらのリーク電流の和で与えられるため、ゲートリーク電流Ｉｇ5は、Ｉｇ5＝Ｌ×Ａ＋Ｗ×Ｂ＋Ｌ×Ｗ×Ｃ（式（５））で表される。但し、ＬはＴＦＴのチャネル長（ゲート長）、Ｗはチャネル幅（ゲート幅）を表す。比例定数Ａ、Ｂ、Ｃはゲート絶縁膜の厚さ、チャネルのドーパント密度、導電体に印加される電圧の関数で与えられる。式（５）の第１項（Ｌ×Ａ）はシリコンエッジリーク電流、第２項（Ｗ×Ｂ）は空乏層エッジリーク電流、第３項（Ｌ×Ｗ×Ｃ）は面内リーク電流を表す。式（５）から、ゲートリーク電流の電流密度Ｊｇは、Ｊｇ＝Ｉｇ5／（Ｌ×Ｗ）＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（式（６））で表される。
上記のモデルを用いた、本発明の半導体素子の評価方法は、図１（Ｂ）に示すような３つのステップを有することを特徴とする。
第１のステップでは、導電体に電圧を印加して、ゲートリーク電流を測定する。ここでは、半導体と導電体の間に電位差が設けられ、半導体が含む不純物領域の電位を低電位電源と同電位にし、導電体に電圧を印加したときに流れる電流（ゲートリーク電流）を測定する。
第２のステップでは、電流密度を算出する。より詳しくは、ゲートリーク電流の電流値を、半導体と導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する。なお、第２のステップにおいて、半導体と導電体が重なった領域は、チャネル幅とチャネル長を掛けた面積（Ｗ＊Ｌ）で算出することができる。
第３のステップでは、半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出する。より詳しくは、各リーク電流の電流密度の値が算出される。なお、シリコンエッジリーク電流は上記式の第１項の定数Ａに比例し、空乏層エッジリーク電流は第２項の定数Ｂに比例し、面内リーク電流は第３の定数Ｃに比例する。必要に応じて、算出された各リーク電流の電流密度と、半導体と導電体が重なった領域の面積を用いれば、各リーク電流の電流値を算出することができる。
第１のステップでは、導電体に電圧を印加して、ゲートリーク電流を測定する。ここでは、半導体と導電体の間に電位差が設けられ、半導体が含む不純物領域の電位を低電位電源と同電位にし、導電体に電圧を印加したときに流れる電流（ゲートリーク電流）を測定する。
第２のステップでは、電流密度を算出する。より詳しくは、ゲートリーク電流の電流値を、半導体と導電体が重なった領域の面積で割って、電流密度Ｊｇを算出する。なお、第２のステップにおいて、半導体と導電体が重なった領域は、チャネル幅とチャネル長を掛けた面積（Ｗ＊Ｌ）で算出することができる。
第３のステップでは、半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃ（Ａ、Ｂ、Ｃは定数）の係数を用いて、空乏層エッジリーク電流、面内リーク電流及びシリコンエッジリーク電流を算出する。より詳しくは、各リーク電流の電流密度の値が算出される。なお、シリコンエッジリーク電流は上記式の第１項の定数Ａに比例し、空乏層エッジリーク電流は第２項の定数Ｂに比例し、面内リーク電流は第３の定数Ｃに比例する。必要に応じて、算出された各リーク電流の電流密度と、半導体と導電体が重なった領域の面積を用いれば、各リーク電流の電流値を算出することができる。
上記構成を有する本発明は、単結晶のシリコンウエハ基板やガラス基板上に成膜又は結晶化させた、非晶質半導体又は多結晶半導体で作製したＮチャネル型、Ｐチャネル型のいずれのＦＥＴにも適用することができる。さらにシングルドレイン、ＬＤＤ、ＧＯＬＤ構造のいずれのＦＥＴに適用することができる。上記ＦＥＴに用いる半導体としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体の他、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ等の化合物半導体、ＳｉＧｅ、ＡｌｘＧａＡｓ１−ｘ等の混晶半導体を適用することができる。絶縁体としては、熱酸化処理により作製された薄膜、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）ガスを作製工程に用いた薄膜、窒化酸化珪素膜、窒化珪素膜等の単層膜及びそれらの組み合わせによる多層膜を適用することができる。導電体（ゲート電極）としては、多結晶半導体（ｐ−Ｓｉ）のほかタングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の単層膜及びそれらの組み合わせによる多層膜を適用することができる。なお、Ｎチャネル型ＦＥＴとは、ソース、ドレイン領域及びＬＤＤ領域にはリン（Ｐ）、砒化物（Ａｒｓｅｎｉｄｅ）、アンチモン（Ｓｂ）などのドナーとして働く不純物を注入し、チャネル領域にはホウ素（Ｂ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）などのアクセプターとして働く不純物を注入したものに相当する。Ｐチャネル型ＦＥＴとは、ソース、ドレイン領域およびＬＤＤ領域にホウ素、スズ、アルミニウムなどのアクセプターとして働く不純物を注入する。そしてチャネル領域にはリン、砒化物、アンチモンなどのドナーとして働く不純物を注入したものに相当する。
半導体素子としてＭＯＳキャパシタを例に挙げて、該ＭＯＳキャパシタのゲートリーク電流をリークパスで分離する方法について、以下に説明する。
まず、以下の評価に用いるＭＯＳキャパシタの作製方法について図２（Ａ）の断面図、図２（Ｂ）の上面図を用いて簡単に説明する。最初に、Ｐ型のシリコンウエハ基板１０（抵抗率２〜７Ω）上に、絶縁膜１１として、酸化窒化シリコン膜をＣＶＤ法により形成した。この絶縁膜１１は、２０、３０、４０、５０、８０ｎｍの厚さで条件振りをして形成した。次に、ゲート電極１２として、窒化タンタル（ＴａＮ）を３０ｎｍの厚さ、タングステン（Ｗ）を３７０ｎｍの厚さでスパッタリング法により形成した。続いて、半径ｒが０．１２５、０．２５、０．５ｍｍとなるように、レジストマスクを用いてパターニングし、ドライエッチングを行うことで、窒化タンタル、タングステンの２層からなるゲート電極１２を形成した。シリコンウエハ基板１０の裏面はアルミニウムシリコン（ＡｌＳｉ）を４００ｎｍの厚さでスパッタリング法により形成し、その後水素アニールのため、３５０度の熱処理を行った。上記の工程を経て作製されたＭＯＳキャパシタにおいて、シリコンウエハ基板１０の下部をグランドに接続し、ゲート電極１２に０〜５０Ｖを印加して、ゲートリーク電流を測定した。
図３（Ａ）は、絶縁膜に４ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流の電流密度の電極半径依存性を示す。横軸は電極半径ｒ（ｍｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ２）を対数目盛で示しており、詳しくは０．０Ｅ＋００は０、５．０Ｅ−１５は５×１０−１５、１．０Ｅ−１４は１．０×１０−１４、１．５Ｅ−１４は１．５×１０−１４、２．０Ｅ−１４は２×１０−１４、２．５Ｅ−１４は２．５×１０−１４を示す。これは以降のグラフでも同じである。
また、図３（Ａ）において、丸印（○）のマーカをつないだ線は絶縁膜の厚さが２０ｎｍ、三角印（△）のマーカをつないだ線は絶縁膜の厚さが３０ｎｍ、ひし形印（◇）のマーカをつないだ線は絶縁膜の厚さが４０ｎｍ、矩形印（□）のマーカをつないだ線は絶縁膜の厚さが５０ｎｍ、バツ印（×）のマーカをつないだ線は絶縁膜の厚さが８０ｎｍを示す。これは図３（Ｂ）においても同様である。
図３（Ａ）から、絶縁膜の膜厚には関係なく、電極半径が大きくなるにつれて、電流密度は下降することが分かる。仮にゲートリーク電流が主に面内リーク電流に依るのであれば、電流密度は電極半径に依存しない。従って、ゲートリーク電流には、面内以外の領域からのリーク電流が含まれることが分かる。
また、図３（Ａ）において、丸印（○）のマーカをつないだ線は絶縁膜の厚さが２０ｎｍ、三角印（△）のマーカをつないだ線は絶縁膜の厚さが３０ｎｍ、ひし形印（◇）のマーカをつないだ線は絶縁膜の厚さが４０ｎｍ、矩形印（□）のマーカをつないだ線は絶縁膜の厚さが５０ｎｍ、バツ印（×）のマーカをつないだ線は絶縁膜の厚さが８０ｎｍを示す。これは図３（Ｂ）においても同様である。
図３（Ａ）から、絶縁膜の膜厚には関係なく、電極半径が大きくなるにつれて、電流密度は下降することが分かる。仮にゲートリーク電流が主に面内リーク電流に依るのであれば、電流密度は電極半径に依存しない。従って、ゲートリーク電流には、面内以外の領域からのリーク電流が含まれることが分かる。
図３（Ｂ）は、絶縁膜に４ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流密度の電極半径の逆数に対する依存性を示す。横軸は電極半径の逆数１／ｒ（ｍｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図３（Ｂ）から、絶縁膜の膜厚には関係なく、電流密度は、電極半径の逆数に正比例することが分かる。ここで、前述の式（４）から、ゲートリーク電流が、面内リーク電流と空乏層エッジリーク電流の和であれば、電流密度は電極半径の逆数に正比例することが分かっている。従って、図３（Ｂ）から、ゲートリーク電流は、面内リーク電流と空乏層エッジリーク電流の和であることが分かる。
図３（Ｂ）から、絶縁膜の膜厚には関係なく、電流密度は、電極半径の逆数に正比例することが分かる。ここで、前述の式（４）から、ゲートリーク電流が、面内リーク電流と空乏層エッジリーク電流の和であれば、電流密度は電極半径の逆数に正比例することが分かっている。従って、図３（Ｂ）から、ゲートリーク電流は、面内リーク電流と空乏層エッジリーク電流の和であることが分かる。
次に、図３（Ｂ）の直線の傾きと切片から、面内リーク電流と空乏層エッジリーク電流を算出した図を図４に示す。但し、電極半径は０．５ｍｍの場合を示す。横軸は絶縁膜の厚さ（ｎｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図４から、絶縁膜の膜厚が４０ｎｍ以上になると、ゲートリーク電流は主に空乏層エッジリーク電流に依り、絶縁膜の膜厚が４０ｎｍ以下になると、空乏層エッジリーク電流に加えて、面内リーク電流も生じることが分かる。
なお、ゲートリーク電流の電流値と、前記電流値における面内リーク電流と、空乏層エッジリーク電流の割合は、ゲート電極に印加される電圧によって変化する。
図４から、絶縁膜の膜厚が４０ｎｍ以上になると、ゲートリーク電流は主に空乏層エッジリーク電流に依り、絶縁膜の膜厚が４０ｎｍ以下になると、空乏層エッジリーク電流に加えて、面内リーク電流も生じることが分かる。
なお、ゲートリーク電流の電流値と、前記電流値における面内リーク電流と、空乏層エッジリーク電流の割合は、ゲート電極に印加される電圧によって変化する。
半導体素子としてＴＦＴを例に挙げて、該ＴＦＴのゲートリーク電流をリークパスで分離する方法について、以下に説明する。
まず、以下の評価に用いるＴＦＴの作製方法について図５（Ａ）の断面図、図５（Ｂ）の上面図を用いて簡単に説明する。最初に、ガラス基板２０上に絶縁膜２１として、酸化シリコン膜を１５０ｎｍの厚さで形成し、該絶縁膜２１上に非晶質半導体膜（ａ−Ｓｉ、アモルファスシリコン）を５０ｎｍの厚さで形成した。次に、前記非晶質半導体膜上に触媒（好適にはニッケル）を添加し、熱処理又はレーザ照射を行って結晶質半導体膜を形成した。続いて、前記結晶質半導体膜上にチャネルドープとして、Ｎ型は４×１０１３ ａｔｏｍｓ／ｃｍ２の濃度でボロンが添加されるようにドーピング処理を行い、Ｐ型は２×１０１３ ａｔｏｍｓ／ｃｍ２の濃度でボロンが添加されるようにドーピング処理を行った。続いて、結晶質半導体膜のパターン加工を行った後、ゲート絶縁膜２５を形成した。この絶縁膜２５は、２０、３０、４０、５０、８０ｎｍの厚さで条件振りをして形成した。次に、窒化タンタルを３０ｎｍの厚さ、タングステンを３７０ｎｍの厚さでスパッタリング法により形成し、その後、レジストマスクを用いてパターニングし、ドライエッチングを行うことで、窒化タンタル、タングステンの２層からなるゲート電極２６を形成した。続いて、ソース領域及びドレイン領域２２、２３の形成のため、絶縁膜２５の膜厚に応じて、導電型がＮチャネル型の場合は、加速電圧を適宜変えてリンが３×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ２添加されるようにドーピング処理を行い、Ｐチャネル型の場合は、加速電圧を適宜変えて、ボロンが１×１０１６ａｔｏｍｓ／ｃｍ２添加されるようにドーピング処理を行った。その後、ドーパントの活性化のため、５５０度、４時間の熱処理を行った。上記の工程を経て作製されたトランジスタにおいて、ソースとドレインはグランドに接続し、Ｎチャネル型トランジスタのゲート電極に０〜５０Ｖ印加、Ｐチャネル型トランジスタのゲート電極に０Ｖ〜−５０Ｖ印加して、ゲートリーク電流を測定した。
図６（Ａ）は、チャネル幅（Ｗ）が８μｍのＮチャネル型トランジスタのゲート絶縁膜に、６ＭＶ/ｃｍの電界を印加したときに生じるゲートリーク電流の電流密度のチャネル長依存性を表す。横軸はチャネル長Ｌ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
また、図６（Ａ）において、黒抜きのひし形印（◆）のマーカをつないだ線は絶縁膜の厚さが２０ｎｍ、三角印（△）のマーカをつないだ線は絶縁膜の厚さが３０ｎｍ、白抜きのひし形印（◇）のマーカをつないだ線は絶縁膜の厚さが４０ｎｍ、矩形印（□）のマーカをつないだ線は絶縁膜の厚さが５０ｎｍ、丸印（○）のマーカをつないだ線は絶縁膜の厚さが８０ｎｍを示す。これは図６（Ｂ）、７、８、１０においても同様である。
図６（Ａ）から、電流密度のチャネル長依存性は小さいことが分かる。さらにその傾向は絶縁膜の厚さに依らないことがわかる。
また、図６（Ａ）において、黒抜きのひし形印（◆）のマーカをつないだ線は絶縁膜の厚さが２０ｎｍ、三角印（△）のマーカをつないだ線は絶縁膜の厚さが３０ｎｍ、白抜きのひし形印（◇）のマーカをつないだ線は絶縁膜の厚さが４０ｎｍ、矩形印（□）のマーカをつないだ線は絶縁膜の厚さが５０ｎｍ、丸印（○）のマーカをつないだ線は絶縁膜の厚さが８０ｎｍを示す。これは図６（Ｂ）、７、８、１０においても同様である。
図６（Ａ）から、電流密度のチャネル長依存性は小さいことが分かる。さらにその傾向は絶縁膜の厚さに依らないことがわかる。
図６（Ｂ）は、チャネル長（Ｌ）が１．５μmのＮチャネル型トランジスタのゲート絶縁膜に６ＭＶ/ｃｍの電界を印加したときに生じるゲートリーク電流密度のチャネル幅依存性を表す。横軸はチャネル幅Ｗ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図６（Ｂ）から、チャネル幅が大きくなると電流密度は低下することが分かる。これは、ゲートリーク電流にシリコンエッジリーク電流が含まれることを示している。
図６（Ａ）（Ｂ）から、Ｎチャネル型トランジスタのリーク電流には、面内リーク電流とシリコンエッジリーク電流が生じていることがわかる。
図６（Ｂ）から、チャネル幅が大きくなると電流密度は低下することが分かる。これは、ゲートリーク電流にシリコンエッジリーク電流が含まれることを示している。
図６（Ａ）（Ｂ）から、Ｎチャネル型トランジスタのリーク電流には、面内リーク電流とシリコンエッジリーク電流が生じていることがわかる。
図７（Ａ）は、チャネル幅が８μｍのＰチャネル型トランジスタのゲート絶縁膜に６ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流密度のチャネル長依存性を表す。横軸はチャネル長Ｌ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図７（Ａ）から、チャネル長が大きくなると電流密度は低下する傾向があることがわかる。仮に、ゲートリーク電流が、面内リーク電流とシリコンエッジリーク電流のみであれば電流密度はチャネル長に依存しない。従って、この結果はゲートリーク電流には他のリーク電流、例えば空乏層エッジリーク電流も含まれていることを示す。
図７（Ａ）から、チャネル長が大きくなると電流密度は低下する傾向があることがわかる。仮に、ゲートリーク電流が、面内リーク電流とシリコンエッジリーク電流のみであれば電流密度はチャネル長に依存しない。従って、この結果はゲートリーク電流には他のリーク電流、例えば空乏層エッジリーク電流も含まれていることを示す。
図７（Ｂ）は、チャネル長が１．５μｍのＰチャネル型トランジスタのゲート絶縁膜に６ＭＶ／ｃｍの電界を印加したときに生じるゲートリーク電流密度のチャネル幅依存性を表す。横軸はチャネル幅Ｗ（μｍ）、縦軸は電流密度Ｊｇ（Ａ／μｍ2）を対数目盛で示す。
図７（Ｂ）から、Ｎチャネル型トランジスタと同様に、チャネル幅が大きくなると電流密度は低下することが分かる。これはゲートリーク電流にシリコンエッジリークが含まれることを示している。
図７（Ａ）（Ｂ）から、Ｐチャネル型トランジスタのリーク電流には、シリコンエッジリークと他のリーク、例えば空乏層エッジリークが含まれていることが推測される。
図７（Ｂ）から、Ｎチャネル型トランジスタと同様に、チャネル幅が大きくなると電流密度は低下することが分かる。これはゲートリーク電流にシリコンエッジリークが含まれることを示している。
図７（Ａ）（Ｂ）から、Ｐチャネル型トランジスタのリーク電流には、シリコンエッジリークと他のリーク、例えば空乏層エッジリークが含まれていることが推測される。
次に、ゲートリーク電流の原因を調べるため、電流密度のチャネル長及びチャネル幅の逆数に対する依存性が、式（６）を用いてフィッティングできるかどうか調べた。
図８（Ａ）は、Ｎチャネル型トランジスタにおける電流密度のチャネル長の逆数に対する依存性を示す。
図８（Ａ）から、電流密度は、チャネル長の逆数にほとんど依存しないことが分かる。これは式（６）から分かるように空乏層エッジからのリークが非常に小さいことを示している。
図８（Ａ）は、Ｎチャネル型トランジスタにおける電流密度のチャネル長の逆数に対する依存性を示す。
図８（Ａ）から、電流密度は、チャネル長の逆数にほとんど依存しないことが分かる。これは式（６）から分かるように空乏層エッジからのリークが非常に小さいことを示している。
図８（Ｂ）は、Ｎチャネル型トランジスタにおける電流密度のチャネル幅の逆数に対する依存性を示す。
図８（Ｂ）において、ゲート絶縁膜の厚さが２０ｎｍの場合は、リーク電流の測定ノイズが大きく、測定限界であった。そして、ゲート絶縁膜の厚さが２０ｎｍの場合を除けば、電流密度はチャネル幅の逆数に正比例することが分かる。従って、この結果は、ゲートリーク電流には、シリコンエッジリーク電流が含まれることを示す。また、式（６）から、フィッティングした直線の切片は面内リークを表すが、これがゼロでないことから、ゲートリーク電流には面内リーク電流も含まれることがわかる。
図８（Ｂ）において、ゲート絶縁膜の厚さが２０ｎｍの場合は、リーク電流の測定ノイズが大きく、測定限界であった。そして、ゲート絶縁膜の厚さが２０ｎｍの場合を除けば、電流密度はチャネル幅の逆数に正比例することが分かる。従って、この結果は、ゲートリーク電流には、シリコンエッジリーク電流が含まれることを示す。また、式（６）から、フィッティングした直線の切片は面内リークを表すが、これがゼロでないことから、ゲートリーク電流には面内リーク電流も含まれることがわかる。
次に図８（Ａ）（Ｂ）のフィッティングした直線から傾きと切片を求め、式（６）を用いて、チャネル長が８μｎ、チャネル幅が８μｍの場合の電流密度とゲート絶縁膜の厚さとの相関を求めた。図９はその結果を表す。図９から、ゲートリーク電流は、主に面内リーク電流とシリコンエッジリーク電流であり、それらはゲート絶縁膜の厚さが小さくなると大きくなる傾向がみられる。
次にＰチャネル型トランジスタに関しても同様に、電流密度のチャネル長およびチャネル幅の逆数に対する依存性を調べた。
図１０（Ａ）は、Ｐチャネル型トランジスタにおける電流密度のチャネル長の逆数に対する依存性を示す。図１０（Ａ）から、電流密度は、チャネル長の逆数に正比例することが分かる。
図１０（Ａ）は、Ｐチャネル型トランジスタにおける電流密度のチャネル長の逆数に対する依存性を示す。図１０（Ａ）から、電流密度は、チャネル長の逆数に正比例することが分かる。
図１０（Ｂ）は、Ｐチャネル型トランジスタにおける電流密度のチャネル幅の逆数に対する依存性を示す。図１０（Ｂ）から、電流密度は、チャネル幅の逆数に正比例することが分かる。
この結果から、ゲートリーク電流にはシリコンエッジリーク電流と空乏層エッジリーク電流が含まれることを示している。
この結果から、ゲートリーク電流にはシリコンエッジリーク電流と空乏層エッジリーク電流が含まれることを示している。
次に図１０（Ａ）（Ｂ）のフィッティングした直線から傾きと切片を求め、式（６）を用いて、チャネル長が８μｍ、チャネル幅が８μｍの場合の電流密度とゲート絶縁膜の厚さとの相関を求めた。図１１はその結果を表す。図１１から、ゲートリーク電流は、面内リーク電流、シリコンエッジリーク電流、空乏層エッジリーク電流が含まれることがわかる。
図９と図１１を比較すると、面内リーク電流、シリコンエッジリーク電流ともにＰチャネル型トランジスタに比べＮチャネル型トランジスタの方が大きいことがわかる。この理由として次のことが考えられる。
まず、Ｎチャネル型トランジスタではプラスの電圧値を印加しているため、ゲート絶縁膜とシリコンとの界面には電子が誘起され、電子が絶縁膜に注入される。それに対しＰチャネル型トランジスタではマイナスの電圧値を印加しているため、ゲート絶縁膜とシリコンとの界面には正孔が誘起され、正孔が絶縁膜に注入される。しかし正孔に対するシリコンと絶縁膜との障壁の高さは電子に対するそれよりも大きいため、ゲート電圧の大きさが同じならば電子の方が注入されやすい。従って電子は絶縁膜中に注入されやすいため面内リークが支配的となり、正孔は注入されにくいため面内リークは小さく、そしてリークしやすいエッジ部分でのリークが大きくなるものと考えられる。
まず、Ｎチャネル型トランジスタではプラスの電圧値を印加しているため、ゲート絶縁膜とシリコンとの界面には電子が誘起され、電子が絶縁膜に注入される。それに対しＰチャネル型トランジスタではマイナスの電圧値を印加しているため、ゲート絶縁膜とシリコンとの界面には正孔が誘起され、正孔が絶縁膜に注入される。しかし正孔に対するシリコンと絶縁膜との障壁の高さは電子に対するそれよりも大きいため、ゲート電圧の大きさが同じならば電子の方が注入されやすい。従って電子は絶縁膜中に注入されやすいため面内リークが支配的となり、正孔は注入されにくいため面内リークは小さく、そしてリークしやすいエッジ部分でのリークが大きくなるものと考えられる。
Claims (6)
- 半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
半径ｒの前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出し、
前記半径ｒの逆数と、前記電流密度Ｊｇを含む式Ｊｇ＝２Ａ／ｒ＋Ｂで示されるグラフをフィッティングした直線を用いて、係数２Ａと切片Ｂを算出し、前記半導体の空乏層のエッジ部分からリークした第１の電流と、前記半導体と前記導電体が重なった領域からリークした第２の電流を算出することを特徴とする半導体素子の評価方法。 - 半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記半導体の電位を接地電位にし、半径ｒの前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記導電体の面積πｒ２で割って、電流密度Ｊｇを算出し、
前記半径ｒの逆数と、前記電流密度Ｊｇを含む式Ｊｇ＝２Ａ／ｒ＋Ｂで示されるグラフをフィッティングした直線を用いて、係数２Ａと切片Ｂを算出し、前記半導体の空乏層のエッジ部分からリークした第１の電流と、前記半導体と前記導電体が重なった領域からリークした第２の電流を算出することを特徴とする半導体素子の評価方法。 - 請求項１または請求項２において、
前記第１の電流は前記係数２Ａに比例した値であり、前記第２の電流は前記切片Ｂに比例した値であることを特徴とする半導体素子の評価方法。 - 半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出し、
前記半導体のチャネル幅Ｗの逆数と前記電流密度Ｊｇとの関係をフィッティングした直線の傾きから係数Ａを求め、
前記半導体のチャネル長Ｌの逆数と前記電流密度Ｊｇとの関係をフィッティングした直線の傾きから係数Ｂを求め、
前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記係数Ａと前記係数Ｂと前記電流密度Ｊｇの関係から切片Ｃを求め、Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃの式から、前記半導体のチャネル幅方向のエッジ部分からリークした第１の電流、前記半導体と前記導電体が重なった領域からリークした第２の電流及び前記半導体のチャネル長方向のエッジ部分からリークした第３の電流を算出することを特徴とする半導体素子の評価方法。 - 半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記半導体が含む不純物領域の電位を接地電位にし、前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積であるチャネル幅Ｗとチャネル長Ｌの積で割って、電流密度Ｊｇを算出し、
前記半導体のチャネル幅Ｗの逆数と前記電流密度Ｊｇとの関係をフィッティングした直線の傾きから係数Ａを求め、
前記半導体のチャネル長Ｌの逆数と前記電流密度Ｊｇとの関係をフィッティングした直線の傾きから係数Ｂを求め、
前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記係数Ａと前記係数Ｂと前記電流密度Ｊｇの関係から切片Ｃを求め、Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃの式から、前記半導体のチャネル幅方向のエッジ部分からリークした第１の電流、前記半導体と前記導電体が重なった領域からリークした第２の電流及び前記半導体のチャネル長方向のエッジ部分からリークした第３の電流を算出することを特徴とする半導体素子の評価方法。 - 請求項４または請求項５において、
前記第１の電流は前記係数Ｂに比例した値であり、前記第２の電流は前記切片Ｃに比例した値であり、前記第３の電流は前記係数Ａに比例した値であることを特徴とする半導体素子の評価方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003283636A JP4364577B2 (ja) | 2003-07-31 | 2003-07-31 | 半導体素子の評価方法 |
| TW093122125A TWI333075B (en) | 2003-07-31 | 2004-07-23 | Method for evaluating semiconductor device |
| KR1020040057563A KR101069331B1 (ko) | 2003-07-31 | 2004-07-23 | 반도체 소자 평가 방법 |
| US10/900,109 US7112982B2 (en) | 2003-07-31 | 2004-07-28 | Method for evaluating semiconductor device |
| CNB2004100766765A CN100481361C (zh) | 2003-07-31 | 2004-07-30 | 评估半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003283636A JP4364577B2 (ja) | 2003-07-31 | 2003-07-31 | 半導体素子の評価方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005049299A JP2005049299A (ja) | 2005-02-24 |
| JP2005049299A5 JP2005049299A5 (ja) | 2006-08-31 |
| JP4364577B2 true JP4364577B2 (ja) | 2009-11-18 |
Family
ID=34101061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003283636A Expired - Fee Related JP4364577B2 (ja) | 2003-07-31 | 2003-07-31 | 半導体素子の評価方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7112982B2 (ja) |
| JP (1) | JP4364577B2 (ja) |
| KR (1) | KR101069331B1 (ja) |
| CN (1) | CN100481361C (ja) |
| TW (1) | TWI333075B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365611B2 (en) * | 2005-06-01 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate, test method for element substrate, and manufacturing method for semiconductor device |
| WO2006129319A2 (en) * | 2005-06-02 | 2006-12-07 | Daro Semiconductors Ltd. | Apparatus, method and computer-readable code for automated design of physical structures of integrated circuits |
| US7897452B2 (en) * | 2005-06-20 | 2011-03-01 | Fuji Electric Systems Co., Ltd. | Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode |
| KR101124665B1 (ko) | 2005-07-08 | 2012-03-28 | 삼성전자주식회사 | 누설전류 측정회로 및 누설전류 비교회로 |
| TWI306950B (en) * | 2006-11-06 | 2009-03-01 | Macronix Int Co Ltd | Method for measuring intrinsic capacitances of a mos device |
| CN101620994B (zh) * | 2008-06-30 | 2011-01-12 | 中芯国际集成电路制造(北京)有限公司 | 掺杂栅介质层、多晶硅层及叠层顶层的最小厚度确定方法 |
| JP5484109B2 (ja) * | 2009-02-09 | 2014-05-07 | 三菱電機株式会社 | 電気光学装置 |
| CN103646968B (zh) * | 2013-11-27 | 2017-01-11 | 西安电子科技大学 | 一种基于电容结构的hemt栅泄漏电流分离结构与方法 |
| CN104062485B (zh) * | 2014-07-04 | 2016-08-17 | 西安电子科技大学 | Hemt器件栅泄漏电流中台面泄漏电流的测试方法 |
| CN107861045A (zh) * | 2017-10-13 | 2018-03-30 | 天津市英贝特航天科技有限公司 | 一种基于直流ct技术的短路芯片查找装置及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3683183B2 (ja) | 2000-03-17 | 2005-08-17 | 松下電器産業株式会社 | 絶縁膜の評価方法及び評価装置 |
| JP4167872B2 (ja) * | 2001-10-04 | 2008-10-22 | 株式会社日立産機システム | 漏れ電流の監視装置及びその監視システム |
| US7019545B2 (en) * | 2002-10-17 | 2006-03-28 | United Microelectronics Corp. | Method for monitoring quality of an insulation layer |
-
2003
- 2003-07-31 JP JP2003283636A patent/JP4364577B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-23 TW TW093122125A patent/TWI333075B/zh not_active IP Right Cessation
- 2004-07-23 KR KR1020040057563A patent/KR101069331B1/ko active IP Right Grant
- 2004-07-28 US US10/900,109 patent/US7112982B2/en not_active Expired - Fee Related
- 2004-07-30 CN CNB2004100766765A patent/CN100481361C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005049299A (ja) | 2005-02-24 |
| KR20050014677A (ko) | 2005-02-07 |
| KR101069331B1 (ko) | 2011-10-05 |
| TW200512468A (en) | 2005-04-01 |
| CN1580798A (zh) | 2005-02-16 |
| TWI333075B (en) | 2010-11-11 |
| US20050024079A1 (en) | 2005-02-03 |
| US7112982B2 (en) | 2006-09-26 |
| CN100481361C (zh) | 2009-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Jeon et al. | Revisited parameter extraction methodology for electrical characterization of junctionless transistors | |
| US8598636B2 (en) | Heat dissipation structure of SOI field effect transistor | |
| US9722094B2 (en) | TFT, array substrate and method of forming the same | |
| US7525138B2 (en) | JFET device with improved off-state leakage current and method of fabrication | |
| US8293606B2 (en) | Body tie test structure for accurate body effect measurement | |
| JP4364577B2 (ja) | 半導体素子の評価方法 | |
| US20200235240A1 (en) | Diamond MIS Transistor | |
| US20070267762A1 (en) | Semiconductor devices | |
| US20100109097A1 (en) | Integrated circuit system employing an elevated drain | |
| JP3910971B2 (ja) | 電界効果トランジスタ | |
| US7525136B2 (en) | JFET device with virtual source and drain link regions and method of fabrication | |
| Rahimian et al. | A novel nanoscale MOSFET with modified buried layer for improving of AC performance and self-heating effect | |
| US9076760B2 (en) | JFET having width defined by trench isolation | |
| Narayanan et al. | Analysis of kink reduction in SOI MOSFET using selective back oxide structure | |
| Wie | Nonsaturating drain current characteristic in short-channel amorphous-silicon thin-film transistors | |
| JP4445213B2 (ja) | 半導体装置 | |
| Mishima et al. | Characteristics of low-temperature poly-Si TFTs on Al/glass substrates | |
| JPWO2014174937A1 (ja) | 異種材料接合を有する半導体デバイス | |
| US20210066503A1 (en) | Body-contacted field effect transistors configured for test and methods | |
| JP4896380B2 (ja) | 電界効果型トランジスタの評価方法及び当該評価方法を用いた電界効果型トランジスタの作製方法 | |
| US7060511B2 (en) | Evaluation method of a field effect transistor | |
| JP4302287B2 (ja) | 半導体装置の評価方法及び評価装置 | |
| Song et al. | Influences of silicon-rich shallow trench isolation on total ionizing dose hardening and gate oxide integrity in a 130 nm partially depleted SOI CMOS technology | |
| JPH10163479A (ja) | 静電放電感度が減じられた、接合部の浅い、サリサイドされたｎｍｏｓトランジスタのデザイン方法 | |
| US11327045B2 (en) | Sensor device for detecting a pH change in a solution and a method for forming the sensor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060708 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060708 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090818 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090819 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130828 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |