JP4445213B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。これまで、トランジスタの動作速度の高速化は主にゲート電極の加工寸法の微細化によって進められており、最近ではゲート長が０．１μｍ以下にまで微細化されている。また、ゲート電極の膜厚はシリコンを主構成材料として用いた場合で２０ｎｍ程度にまで薄膜化することが要求されている。しかし、以前はそれほど問題となっていなかったゲート電極の細線化による抵抗の増加が信号遅延に与える影響が、トランジスタの高速化にとって無視できないほど大きくなっている。この問題を解決するためには、高速化や低消費電力化が図れ、シリコンプロセスとの親和性の大きい材料が不可欠である。最近では、前記の要求を満たす材料として電子の移動度がシリコンの約２．６倍、正孔の移動度がシリコンの約４．２倍と高いゲルマニウムをシリコンに添加したシリコンゲルマニウムをゲート電極に用いることが考えられている。また、ゲート絶縁膜の下にあるシリコン（チャネル）に歪みを与えると電子の移動度が増加することから、シリコンよりも格子定数の大きなシリコンゲルマニウムをチャネルの下地膜（チャネル下地膜）に用いてシリコンに歪みを与え、ドレイン電流を増加させる方法も考えられている。
【０００３】
しかし、ＭＯＳトランジスタの製造プロセスでは、ゲート電極やチャネル下地膜の形成後に高温の熱処理が加わるため、シリコンゲルマニウムからなるゲート電極やチャネル下地膜には熱処理によるゲルマニウムの拡散や凝集が生じる可能性がある。その結果、シリコンゲルマニウムの組成に変化が生じ、移動度の低下や、シリコンゲルマニウムの仕事関数が変化し、ＭＯＳトランジスタのしきい値電圧の変動などの問題が生じる恐れがある。また、チャネルに十分な歪みが与えられなくなり、ドレイン電流の減少などの問題が生じる恐れがある。
【０００４】
この問題に対して、例えば特開２０００−２６９５０１号公報では、シリコンゲルマニウムを主構成材料とするチャネル下地膜の上面に、炭素を含有するシリコン膜を形成する形態が記載され、特開２０００−７７４２５号公報、特開２００２−１３４７４１号公報、特開２００２−１８４９９３号公報などにもシリコンゲルマニウムゲート電極に炭素を注入する形態が開示されている。
【特許文献１】
特開２０００−２６９５０１号公報
【特許文献２】
特開２０００−７７４２５号公報
【特許文献３】
特開２００２−１３４７４１号公報
【特許文献４】
特開２００２−１８４９９３号公報
【０００５】
【発明が解決しようとする課題】
しかし、前記公知文献に開示の形態のように単に炭素を添加するだけでは、その添加量に応じてリーク電流が増加する恐れがあることを本発明者らは見出した。
【０００６】
そこで、本発明は、低抵抗でリーク電流を抑制した高性能の半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本願発明者らは、ゲルマニウムが添加されたゲート電極およびチャネル下地膜からのゲルマニウムの拡散を抑制する手段をリーク電流増加させずに得るために鋭意研究を行った結果、ゲート電極およびチャネル下地膜にコバルトまたは窒素を添加することが有効であることを明らかにした。
【０００８】
また、炭素を添加する場合であれば、添加量を制御することによっても、前記の課題解決に寄与することを見出した。これにより、実質問題とならない程度にリーク電流を抑制しつつ、ゲルマニウムの拡散を抑制できる半導体装置を提供できる。
【０００９】
そこで、前記課題は例えば、下記のような構成を備えた半導体装置によって解決される。
又、炭素または窒素を添加することが有効であることを明らかにした。
【００１０】
（１）半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート電極がゲルマニウムと前記ゲルマニウムより少量のコバルトとを含有することを特徴とする半導体装置である。なお、前記少量とは層中の各元素のat％における少量であるということである。なお、前記ゲート電極はシリコンゲルマニウムを主構成材料とすることが好ましい。なお、主構成材料とは、ゲート電極を構成する層中におけるシリコンゲルマニウムのat％が少なくとも半分を越えることをいうことができる。以下にも同様である。
または、ゲート電極はゲルマニウムと、前記ゲルマニウムより少量の窒素を含有 することを特徴とする半導体装置である。
または、ゲート電極はゲルマニウムと炭素とを含有し、前記炭素は、前記ゲルマニウムより少量で、かつ０．０８ａｔ．％以上０．９６ａｔ．％以下含有することを特徴とする半導体装置である。
【００１１】
（２）半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート絶縁膜の基板側には、前記ゲート絶縁膜と間隔を介してチャネル下地膜が形成され、前記チャネル下地膜は、シリコンゲルマニウムを主構成材料とし、コバルトを含有することを特徴とする半導体装置である。例えば、ゲート絶縁膜の下にシリコンを主構成材料とするチャネルを備え、前記チャネルの下にシリコンゲルマニウムを主構成材料とするチャネル下地膜を備え、そのチャネル下地膜がコバルトを含有するものである。
または、ゲート絶縁膜の基板側には、前記ゲート絶縁膜と間隔を介してチャネル下地膜が形成され、前記チャネル下地膜は、シリコンゲルマニウムを主構成材料とし、窒素を含有することを特徴とする半導体装置である。
または、ゲート絶縁膜の基板側には、前記ゲート絶縁膜と間隔を介してチャネル下地膜が形成され、前記チャネル下地膜は、シリコンゲルマニウムを主構成材料とし、炭素を０．０８ａｔ．％以上０．９６ａｔ．％以下含有することを特徴とする半導体装置である。
【００１２】
このような形態を備えることにより、低抵抗でリーク電流を抑制した高性能の半導体装置を提供することができる。このため、しきい値などの特性変化を抑えた信頼性の高い半導体装置を構成できる。
【００１３】
また、例えば、シリコンゲルマニウムを主構成材料とするゲート電極とチャネル下地膜のうち少なくとも一方を有する半導体装置においては、少なくとも以下のいずれかの作用を有することができる。例えば、ゲート電極またはチャネル下地膜からゲルマニウムが拡散しにくい安定性の高い半導体装置を提供するができる。または、高速化に対応した電気抵抗の低いゲート電極部を有する半導体装置を提供することができる。または、チャネルに与える歪みの変化を抑えた信頼性の高い半導体装置を提供することである。または、歩留りの高い、製造コストに優れた半導体装置を提供することができる。
【００１４】
【発明の実施の形態】
以下に本発明の実施形態を例示する。なお、本発明は、本発明で開示した形態に限定されるものではなく、周知技術及び今後の周知技術に基づく修正を除外するものではない。なお、以下において、ゲルマニウムはＧｅ、コバルトはＣｏ、炭素はＣ、窒素はＮ、タングステンはＷ、モリブデンはＭｏとして必要に応じて記号を用いる。
【００１５】
本発明の半導体装置について、詳細に説明する。
（第１実施例）
本発明における第１実施例である半導体装置の主要部分の断面構造を図１に示す。本実施例の半導体装置は、図１に示すように、シリコン基板１の上に形成された電界効果トランジスタ１０から構成される。
【００１６】
電界効果トランジスタ１０は、ウェル１１に形成されたソース・ドレイン１２とゲート絶縁膜１３と、ゲート電極１４とを備え，ゲート電極１４およびソース・ドレイン１２の上面には、シリサイド（１８、１９）が形成される。なお、ソース・ドレイン１２とは、ゲート電極１４を挟んで対向する１２で示されたソース領域、もしくはドレイン領域のことである。ソースとドレインの違いは、電流がどちらからどちらへ流すかという違いであり、基本的な構造上の違いはないので、本明細書では、ソース・ドレイン１２として表記する。また、トランジスタは、酸化シリコンや窒化シリコンからなる浅溝素子分離２によって、他のトランジスタと互いに電気的に絶縁される。
【００１７】
ゲート絶縁膜１３は、例えば、酸化シリコン、窒化シリコン、酸化チタン、酸化ジルコニウム、酸化ハフニウム、五酸化タンタル、二酸化シリコンなどの誘電体膜、あるいはこれらの積層構造からなり、例えば化学気相蒸着法、スパッタ法などを用いて形成される。また、ゲート電極１４はシリコンゲルマニウムを主構成材料として、例えば化学気相蒸着法、スパッタ法、分子線エピタキシー法などを用いて形成される。
【００１８】
ゲート絶縁膜１３とゲート電極１４、シリサイド（１８、１９）の側壁には、酸化シリコンや窒化シリコンからなるサイドウォール１５が形成される。
【００１９】
電界効果トランジスタ１０の上面には、例えば、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜やＳＯＧ（Spin On Glass）膜、あるいはＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜、あるいは化学気相成長法、あるいはスパッタ法で形成した酸化シリコンからなる層間絶縁膜３で覆われる。
【００２０】
シリコン基板１上に形成された電界効果トランジスタ１０は、所望の回路が構成されるように図１に示すような、コンタクトプラグ７や配線２１等によって電気的に接続される。
【００２１】
本実施例におけるＧｅの拡散抑制効果を、分子動力学シミュレーションによる解析結果を用いて、以下に説明する。分子動力学シミュレーションとは、例えばジャーナルオブアプライドフィジックス（Journal of Applied Physics）の第５４巻（１９８３年発行）の４８７７ページに記述されているように，原子間ポテンシャルを通して各原子に働く力を計算し、この力を基にニュートンの運動方程式を解くことによって各時刻における各原子の位置を算出する方法である。
【００２２】
本実施例の効果は、ゲート電極に添加元素を含有させることによって、ゲート電極形成後の熱処理によるゲート電極中のＧｅの拡散が抑制されることである。そこで、Ｇｅの拡散係数を計算し、これを添加元素の有無で比較することにより、本実施例の効果を解析できる。分子動力学シミュレーションにより拡散係数を計算する方法は、例えばフィジカルレビューＢ（Physical Review B）の第２９巻（１９８４年発行）の５３６７ページから５３６９ページまでに記述されている。
【００２３】
はじめに、シリコンゲルマニウム（シリコン：ゲルマニウム＝１：１）からなる一辺３ｎｍの立方体をゲート電極の解析モデルとして用いた計算例を示す。９００℃において、ゲート電極中のＧｅが拡散する際の、Ｇｅの拡散係数Ｄの比を計算した結果を図２〜７に示す。Ｄ０は添加元素を含まない場合のＧｅの拡散係数であり、図２はシリコンゲルマニウムにＣｏを添加した場合の低濃度領域におけるＤ／Ｄ０の添加濃度依存性、図３は高濃度領域におけるＤ／Ｄ０の添加濃度依存性を示した結果である。具体的には、図２はシリコンゲルマニウムからなる一辺３nmの立方体形状のゲート電極中のゲルマニウムが拡散する際の、９００℃でのゲルマニウムの拡散係数を、コバルトの添加濃度の低い領域について示した図である。図３は、シリコンゲルマニウムからなる一辺３nmの立方体形状のゲート電極中のゲルマニウムが拡散する際の、９００℃でのゲルマニウムの拡散係数を、コバルトの添加濃度の高い領域について示した図である。
【００２４】
図４はシリコンゲルマニウムにＮを添加した場合の低濃度領域におけるＤ／Ｄ０の添加濃度依存性、図５は高濃度領域におけるＤ／Ｄ０の添加濃度依存性を示した結果である。
具体的には、図４は、シリコンゲルマニウムからなる一辺３nmの立方体形状のゲート電極中のゲルマニウムが拡散する際の、９００℃でのゲルマニウムの拡散係数を、窒素の添加濃度の低い領域について示した図である。図５は、シリコンゲルマニウムからなる一辺３nmの立方体形状のゲート電極中のゲルマニウムが拡散する際の、９００℃でのゲルマニウムの拡散係数を、窒素の添加濃度の高い領域について示した図である。
【００２５】
シリコンゲルマニウムにＣｏを添加した場合、図２に示すように、シリコンゲルマニウム中のＧｅの拡散係数はシリコンゲルマニウムに添加するＣｏの濃度が０．０３ａｔ．％を超えると急激に減少するという効果が得られる。また、Ｃｏを０．０８ａｔ．％以上添加すると拡散係数は無添加の場合の約１０分の１以下に低減されるという効果が得られる。図３に示すように、その効果はＣｏの濃度が１．４ａｔ．％を超えると急激に弱くなる。また、Ｃｏを１．７ａｔ．％まで添加すると拡散係数は無添加の場合の約２分の１まで増加することが分かる。
【００２６】
次に、シリコンゲルマニウムにＮを添加した場合は図４に示すように、シリコンゲルマニウム中のＧｅの拡散係数はシリコンゲルマニウムに添加するＮの濃度が０．０１２ａｔ．％を超えると急激に減少する。また、Ｎを０．０３ａｔ．％以上添加すると拡散係数は無添加の場合の約３０分の１以下にまで低減される効果が得られる。図５に示すように、その効果はＮの濃度が０．９ａｔ．％を超えると急激に弱くなる。また、Ｎを１．０６ａｔ．％まで添加すると拡散係数は無添加の場合の約２分の１まで増加することが分かる。
【００２７】
従って、シリコンゲルマニウムを主構成材料とするゲート電極にＣｏを添加する場合は、Ｃｏを０．０３ａｔ．％以上にする。或はさらに、１．７ａｔ．％以下にすることが好ましい。より好ましくはＣｏを０．０８ａｔ．％以上の濃度で添加し、或はさらに１．４ａｔ．％以下の濃度で添加することでゲート電極中のＧｅの拡散を抑制することができる。
【００２８】
また、Ｎを添加する場合は、Ｎを０．０１２ａｔ．％以上にする。或はさらに、１．０６ａｔ．％以下にすることが好ましい。より好ましくはＮを０．０３ａｔ．％以上の濃度で添加し、或はさらに、０．９ａｔ．％以下の濃度で添加することでゲート電極中のＧｅの拡散を抑制することができる。
【００２９】
次にＣを添加する場合を検討した。図６はシリコンゲルマニウムにＣを添加した場合の低濃度領域におけるＤ／Ｄ０の添加濃度依存性、図７は高濃度領域におけるＤ／Ｄ０の添加濃度依存性を示した結果である。具体的には、図６は、シリコンゲルマニウムからなる一辺３nmの立方体形状のゲート電極中のゲルマニウムが拡散する際の、９００℃でのゲルマニウムの拡散係数を、炭素の添加濃度の低い領域について示した図である。また、図７は、シリコンゲルマニウムからなる一辺３nmの立方体形状のゲート電極中のゲルマニウムが拡散する際の、９００℃でのゲルマニウムの拡散係数を、炭素の添加濃度の高い領域について示した図である。
【００３０】
シリコンゲルマニウムにＣを添加した場合は図６に示すように、シリコンゲルマニウム中のＧｅの拡散係数はシリコンゲルマニウムに添加するＣの濃度が０．００８ａｔ．％を超えると急激に減少する。また、Ｃを０．０２ａｔ．％以上添加すると拡散係数は無添加の場合の約５０分の１以下にまで低減される効果が得られる。図７に示すように、その効果はＣの濃度が０．８ａｔ．％を超えると急激に弱くなる。また、Ｃを０．９６ａｔ．％まで添加すると拡散係数は無添加の場合の約２分の１まで増加することが分かる。
【００３１】
このためＣを添加する場合は、Ｃを０．００８ａｔ．％以上にする。或はさらに、０．９６ａｔ．％以下にすることが好ましい。より好ましくはＣを０．０２ａｔ．％以上の濃度で添加し、或はさらに０．８ａｔ．％以下の濃度で添加することでゲート電極中のＧｅの拡散を抑制することができる。
【００３２】
以上の効果は、上記の添加濃度範囲であればゲート電極にＣｏとＮを含有させる場合、或はＣｏとＣを含有する形態であってもよい。或はＣｏ、Ｃ、Ｎを含有させてもよい。
n なお、このような場合でも、解析モデルの寸法や温度、ＳｉとＧｅの含有比率などの計算条件を変えても同様に示すことができる。本実施例におけるシリコンゲルマニウムのＳｉとＧｅの含有比率は必要に応じて変えることができる。
【００３３】
また、前記のように、低抵抗でリーク電流増加を抑制すると共に、Ｃｏを添加することにより添加した膜の電気抵抗の低減できる。また、Ｃｏによる電気抵抗の低減効果を得ることにより、高速化や低消費電力化を図るＭＯＳトランジスタを備えた半導体装置に適応することが好ましい。また、Ｎでは添加濃度の調整が容易であるという利点がある。また、Ｃは添加した膜の強度の向上を図ることができる。また、多きなＧｅの拡散を抑制する効果を得ることができる。
【００３４】
シリサイド（１８、１９）には、ゲート電極１４やソース・ドレイン１２とコンタクトプラグ７との間の電気抵抗を低減させるために、例えばＷやＭｏのような金属を主構成材料とするシリサイド膜または金属膜、シリサイド膜と金属膜との積層膜が用いられる。また、ゲート電極１４にＣｏを添加する場合は、シリサイド（１８、１９）の主構成材料にＣｏを用いることで、コスト低減を図ることができる。このため、ゲート電極上にはシリサイド層を備え、そのシリサイドがコバルトを主構成材料とするシリサイド膜または金属膜、またはシリサイド膜と金属膜の積層構造である形態を備えることが好ましい。
【００３５】
また、上述の元素の拡散速度は、単結晶より多結晶の方が大きくなる。ゲート電極に用いられるシリコンゲルマニウムを多結晶で形成することにより効果的な半導体装置を形成することができる。
【００３６】
なお、本実施例が適用される半導体装置のゲート電極の最小加工寸法は０．４〜０．０３μｍであることが望ましい。但し、必ずしもこれに限定されるものではない。
【００３７】
また、シリコン基板１の構造は、ＳＯＩ（Silicon On Insulator）構造であってもよい。
半導体基板上（例えば単結晶シリコン等を用いることができる）に絶縁層（例えば、酸化シリコンなどを用いることができる）が配置し、その上に半導体層（例えば単結晶化したシリコンを用いることができる）が形成される。その半導体層の上にゲート絶縁膜とその上にゲート電極が形成される形態をとることができる。
【００３８】
また、前述した形態を備えた半導体装置は、しきい値などの特性変化を抑えた信頼性の高い半導体装置を提供することができる。
【００３９】
また、前記形態を備えることにより、ゲート電極またはチャネル下地膜からゲルマニウムが拡散しにくい安定性の高い半導体装置を提供するができる。または、高速化に対応した電気抵抗の低いゲート電極部を有する半導体装置を提供することができる。または、チャネルに与える歪みの変化を抑えた信頼性の高い半導体装置を提供することである。または、歩留りの高い、製造コストに優れた半導体装置を提供することができる。
（第２実施例）
本発明における第２実施例である半導体装置の主要部分の断面構造を図８に示す。第２実施例の第１実施例との主な違いは、ゲート電極が第一ゲート電極１４ａと第二ゲート電極１４ｂからなる二層構造となっている点であり、それ以外は第１実施例と同様の構造を有している。第二ゲート電極１４ｂには、主構成材料としてシリコンゲルマニウムが用いられ、添加元素としてＣｏまたはＮを第１実施例のゲート電極１４と同様の濃度で含有させる。または、Ｃを第１実施例のゲート電極１４と同様の濃度で含有させる。第一ゲート電極１４ａには、主構成材料としてシリコンまたはシリコンゲルマニウムが用いられる。なお、第１実施例で記載した添加元素は含有させない。或は、第二ゲート電極14ｂにおける前記添加元素濃度より低い濃度だけ添加する場合であってもよい。これにより、添加元素がゲート絶縁膜に接することをより効果的に防ぐことができ、添加元素が原因となって生じるリーク電流による電気特性の低下を抑制することができる。
（第３実施例）
本発明における第３実施例である半導体装置の主要部分の断面構造を図９（ａ）に示す。第３実施例の第１実施例との主な違いは、ゲート電極が第一ゲート電極１４ａと第二ゲート電極１４ｂと第三ゲート電極１４ｃからなる三層構造となっている点であり、それ以外は第１実施例と同様の構造を有している。第一ゲート電極１４ａ、第二ゲート電極１４ｂ、第三ゲート電極１４ｃの主構成材料にはシリコンゲルマニウムが用いられる。第二ゲート電極１４ｂには、添加元素としてＣｏまたはＮを第１実施例のゲート電極１４と同様の濃度で含有させる。或は、添加元素としてＣを第１実施例のゲート電極１４と同様の濃度で含有させる。第一ゲート電極１４ａは、図９（ｂ）に示すように第二ゲート電極１４ｂとの界面付近で、添加元素としてＣｏまたはＮを第１実施例のゲート電極１４と同様の濃度で含有させ、その濃度をゲート絶縁膜１３に向かって単調に減少し、ゲート絶縁膜１３との界面でほぼ０となる濃度分布を有するように添加元素を含有させる。或は、添加元素としてＣを第１実施例のゲート電極１４と同様の濃度で含有させ、その濃度をゲート絶縁膜１３に向かって単調に減少し、ゲート絶縁膜１３との界面でほぼ０となる濃度分布を有するように添加元素を含有させる。これによって、ゲート電極に含有させる添加元素がゲート絶縁膜に接してできる界面欠陥準位を防ぎ、リーク電流を抑制することができる。第三ゲート電極１４ｃは、図９（ｂ）に示すように第二ゲート電極１４ｂとの界面付近で、添加元素としてＣｏを第１実施例のゲート電極１４と同様の濃度で含有させ、その濃度がシリサイド１８に向かって単調に増加し、シリサイド１８との界面で濃度がほぼ５０％となる濃度分布を有するようにＣｏを含有させる。これによって、ゲート電極とシリサイドとの電気抵抗の差を低減することができる。また、第一ゲート電極１４ａ、第二ゲート電極１４ｂに含有させる添加元素にＣｏを用いることで、コスト低減を図ることができる。
【００４０】
なお、第３実施例の半導体装置のゲート電極は、第一ゲート電極１４ａと第二ゲート電極１４ｂ、あるいは第二ゲート電極１４ｂと第三ゲート電極１４ｃからなる二層構造であってもよい。
（第４実施例）
本発明における第４実施例である半導体装置の主要部分の断面構造を図１０に示す。第４実施例の半導体装置は、ゲート電極１３の下にシリコンを主構成材料とするチャネル１６を備え、チャネル１６の下にシリコンゲルマニウムを主構成材料とするチャネル下地膜１５を備える。チャネル下地膜１５には、添加元素としてＣｏまたはＮを第１実施例のゲート電極１４と同様の濃度で含有させる。或は、添加元素としてＣを第１実施例のゲート電極１４と同様の濃度で含有させる。これによって、チャネル下地膜１５中のＧｅの拡散を抑制し、チャネル１６に与える歪みの変化を防ぐことができる。
【００４１】
なお、チャネル１６上の構造は第１実施例、または第２実施例、または第３実施例、またはそれ以外の構造であってもよい。また、シリコンゲルマニウムのＳｉとＧｅの含有比率は必要に応じて変えても構わない。
（第５実施例）
本発明における第５実施例である半導体装置の主要部分の断面構造を図１１に示す。本実施例の半導体装置は、図１１に示すように、ｎ形基板３１の上に形成されたバイポーラトランジスタ３０から構成される。
【００４２】
バイポーラトランジスタ３０は、ｎ+形基板（３２、３３）と、ｎ形エピタキシャル層３４と、シリコン酸化膜３５と、ｐ形エピタキシャルベース層３６と、シリコンナイトライド／シリコン酸化膜スペーサ３７と、ｐ+形ポリシリコン３８と、ｎ+形ポリシリコン３９とを備える。ｐ形エピタキシャルベース層３６には、主構成材料としてシリコンゲルマニウムが用いられ、添加元素としてＣｏまたはＮを第１実施例のゲート電極１４と同様の濃度で含有させる。または、Ｃを第１実施例のゲート電極１４と同様の濃度で含有させる。
【００４３】
本実施例では、ベース層からゲルマニウムが拡散しにくい安定性の高い半導体装置を提供することができる。これにより、しきい値などの特性変化を抑えた信頼性の高い半導体装置を提供することができる。
【００４４】
なお、本実施例の半導体装置はｎｐｎ形バイポーラトランジスタであるが、ｎ形基板３１と、ｎ+形基板（３２、３３）と、ｎ形エピタキシャル層３４と、ｎ+形ポリシリコン３９と、がｐ形であり、ｐ形エピタキシャルベース層３６と、ｐ+形ポリシリコン３８と、がｎ形である、ｐｎｐ形バイポーラトランジスタであってもよい。
また、ｎ形基板３１の構造は、ＳＯＩ構造であってもよい。
【００４５】
【発明の効果】
本発明により、低抵抗でリーク電流を抑制した高性能の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置の主要部の断面図である。
【図２】シリコンゲルマニウムにＣｏを添加した場合の低濃度領域におけるＤ／Ｄ０の添加濃度依存性を示す図である。
【図３】シリコンゲルマニウムにＣｏを添加した場合の高濃度領域におけるＤ／Ｄ０の添加濃度依存性を示す図である。
【図４】シリコンゲルマニウムにＮを添加した場合の低濃度領域におけるＤ／Ｄ０の添加濃度依存性を示す図である。
【図５】図５はシリコンゲルマニウムにＮを添加した場合の高濃度領域におけるＤ／Ｄ０の添加濃度依存性を示す図である。
【図６】シリコンゲルマニウムにＣを添加した場合の低濃度領域におけるＤ／Ｄ０の添加濃度依存性を示す図である。
【図７】シリコンゲルマニウムにＣを添加した場合の高濃度領域におけるＤ／Ｄ０の添加濃度依存性を示す図である。
【図８】本発明の第２実施例である半導体装置の主要部の断面図である。
【図９】（ａ）は、本発明の第３実施例である半導体装置の主要部の断面図である。（ｂ）は、図９（ａ）中の一領域の構造を示す断面図および、その領域に含有する添加元素の濃度分布を示した図である。
【図１０】本発明の第４実施例である半導体装置の主要部の断面図である。
【図１１】本発明の第５実施例である半導体装置の主要部の断面図である。
【符号の説明】
１…………………………………………シリコン基板
２…………………………………………浅溝素子分離
３、２０…………………………………層間絶縁膜
７…………………………………………コンタクトプラグ
８、２２…………………………………バリアメタル
１０………………………………………電界効果トランジスタ
１１………………………………………ウェル
１２………………………………………ソース・ドレイン
１３………………………………………ゲート絶縁膜
１４、１４ａ、１４ｂ、１４ｃ………ゲート電極
１５………………………………………チャネル下地膜
１６………………………………………チャネル
１７………………………………………サイドウォール
１８、１９………………………………シリサイド
３０………………………………………バイポーラトランジスタ
３１………………………………………ｎ形基板
３２、３３………………………………ｎ+形基板
３４………………………………………ｎ形エピタキシャル層
３５………………………………………シリコン酸化膜
３６………………………………………ｐ形エピタキシャルベース層
３７………………………………………シリコンナイトライド／シリコン酸化膜スペーサ
３８………………………………………ｐ+形ポリシリコン
３９………………………………………ｎ+形ポリシリコン
４１………………………………………ゲルマニウム原子
４２………………………………………添加原子
４３………………………………………コバルト原子

Claims (7)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
    前記ゲート電極がシリコンとゲルマニウムと前記ゲルマニウムより少量のコバルトとを含有し、
    前記ゲート電極が前記コバルトを０．０３ａｔ．％以上１．７ａｔ．％以下の濃度で含有することを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
    前記ゲート電極はシリコンとゲルマニウムと前記ゲルマニウムより少量の窒素を含有し、
    前記ゲート電極が前記窒素を０．０１２ａｔ．％以上１．０６ａｔ．％以下の濃度で含有することを特徴とする半導体装置。
  3. 半導体基板と、
    前記半導体基板内に形成されたチャネル下地膜と、
    前記チャネル下地膜上に形成されたチャネル形成領域と、
    前記チャネル形成領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
    前記チャネル下地膜は、シリコンゲルマニウムを主構成材料とし、コバルトを含有し、かつ、前記チャネル下地膜が前記コバルトを０．０３ａｔ．％以上１．７ａｔ．％以下の濃度で含有することを特徴とする半導体装置。
  4. 半導体基板と、
    前記半導体基板内に形成されたチャネル下地膜と、
    前記チャネル下地膜上に形成されたチャネル形成領域と、
    前記チャネル形成領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
    前記チャネル下地膜は、シリコンゲルマニウムを主構成材料とし、窒素を含有し、かつ、前記チャネル下地膜が前記窒素を０．０１２ａｔ．％以上１．０６ａｔ．％以下の濃度で含有することを特徴とする半導体装置。
  5. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
    前記ゲート電極はシリコンとゲルマニウムと炭素とを含有し、前記炭素は、前記ゲルマニウムより少量で、かつ０．００８ａｔ．％以上０．９６ａｔ．％以下含有することを特徴とする半導体装置。
  6. 半導体基板と、
    前記半導体基板内に形成されたチャネル下地膜と、
    前記チャネル下地膜上に形成されたチャネル形成領域と、
    前記チャネル形成領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
    前記チャネル下地膜は、シリコンゲルマニウムを主構成材料とし、炭素を０．００８ａｔ．％以上０．９６ａｔ．％以下含有することを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、上記ゲート電極上にシリサイド膜を備え、前記シリサイド膜がコバルトを主構成材料とすることを特徴とする半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256498B2 (en) * 2004-03-23 2007-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Resistance-reduced semiconductor device and methods for fabricating the same
JP5055771B2 (ja) 2005-02-28 2012-10-24 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2006278873A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置およびその製造方法
US7612421B2 (en) * 2005-10-11 2009-11-03 Atmel Corporation Electronic device with dopant diffusion barrier and tunable work function and methods of making same
JP2008171999A (ja) * 2007-01-11 2008-07-24 Toshiba Corp 半導体装置およびその製造方法
US8477473B1 (en) 2010-08-19 2013-07-02 MCube Inc. Transducer structure and method for MEMS devices
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9960284B2 (en) * 2015-10-30 2018-05-01 Globalfoundries Inc. Semiconductor structure including a varactor
US11152482B2 (en) * 2018-01-12 2021-10-19 Intel Corporation Antiferroelectric gate dielectric transistors and their methods of fabrication

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5624869A (en) * 1994-04-13 1997-04-29 International Business Machines Corporation Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen
JP3549408B2 (ja) 1998-09-03 2004-08-04 松下電器産業株式会社 バイポーラトランジスタ
JP3592981B2 (ja) 1999-01-14 2004-11-24 松下電器産業株式会社 半導体装置及びその製造方法
US6252283B1 (en) * 1999-01-22 2001-06-26 Advanced Micro Devices, Inc. CMOS transistor design for shared N+/P+ electrode with enhanced device performance
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
JP2002134741A (ja) 2000-10-20 2002-05-10 Seiko Epson Corp 半導体装置とその製造方法
JP2002184993A (ja) 2000-12-11 2002-06-28 Sony Corp 半導体装置

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