JPS6313379A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ８形半導体装置およびその製造方法に関
する。

〔従来の技術〕

従来用いられているＭＯＳ形トランジスタを第９図に示
す。シリコン（Ｓｔ）基板１の主表面上に、８１０２等
からなるゲート絶縁膜１介して多結晶Ｓｔからなるゲー
ト電極３が形成されている。４はｎチャネルであればＡ
８あるいはＰ等のｎ形を与えるＶ族元素を不純物として
添加したＳｔ層（ｎ形Ｓ１層）からなるソースおよびド
レイン層で、ゲート電極３を形成した後に、ゲート電極
３をマスクとしてＡ３またはＰをイオン注入し、その後
９００　’Ｃａ度の温度で熱処理して形成される。

５は厚いＳｉＯ２膜等からなる素子分離用絶縁膜である
。

〔発明が解決しようとする問題点〕

上述したようにして形成されたソース・ドレイン層は、
その深さを浅くすることが困難である。

その結果、特にゲートφチャネル長の短い微細なＭＯＳ
）ランジスタでは、横方向の寸法に比較して縦方向の寸
法が極端に大きくなり、良好な動作特性を得ることがで
きなくなる（例えばアプライド・ソリッド・ステートφ
サイエンスのサブリメント２　Ａ　（１９８１年）中の
「フィツクス　オン　ＭＯＳトランジスタＪ（Ｊ、Ｒ０
Ｂｒｅｗｓ＋″’Ｐｈ７ｓｉｃｓ　ｏｆＭＯ８Ｔｒａｎ
ｓｉｓｔｏｒ″＋　ｉｎ　Ｄ、Ｋａｈｎｇ　ｈ　Ｅｄ、
　＋Ａｐｐｌｉｅｄ　　５ｏｌｉｄ　　５ｔａｔｅ　　
５ｃｉｅｎｃｅ　　ｓｓｕｐｐｌｅｍｅｎｔ２　Ａ　＋
　Ａｃａｄｅｍｉｃ　Ｐｒ６８Ｂ＋　Ｎｅｙ　Ｙｏｒｋ
　ｅ　　１９８１　））。

また、ゲート電極は、ソース・ドレイン層形成のための
マスクにならなければならないため、通常３００　ｎｒ
ｎ〜５００ｎｍ以上の厚さが必要となるが、これは素子
の構造の凹凸を大きくすることとなり。

配線等が難しくなる。

さらに、ソース・ドレイン層形成のために、９００℃程
度の熱処理が必要であるため、ゲート電極およびゲート
絶縁膜がこれに耐えなければならない。

このため、低抵抗率であっても耐熱性の低いＡｔ等の金
属や、高誘電率であっても耐熱性の低い’ｒａｚｏｓ　
等をゲート電極やゲート絶縁膜として使用することがで
きない。

また、ｓｔ中のキャリアの移動度は大きくない。

したがって、Ｓｉ基板中にＡｌ１等をイオン注入するこ
とによって形成されたソースあるいはドレイン層の抵抗
は高くなシ、ＭＯ３素子の特性を悪化させる。

浅くて、しかも低抵抗のソース・ドレイン層を実現する
手段としては、従来よシソースあるいはドレインのイオ
ン注入層の上に、低抵抗の金属あるいは金属シリサイド
層を形成することが提案されている。しかし、この方法
では、イオン注入層と金属あるいは金属シリサイド層と
の間のコンタクト抵抗が問題となり、特にＭＯＳ素子を
故紙化し、イオン注入層を浅くした場合にはその影響が
大きく、ソース・ドレイン層の抵抗の低下に効果がなく
なると報告されている（ＩＥＥＥ）ランザクションズ・
オン−エレクトロン・デバイメイズ２９巻４号６５１頁
、１９８２年（Ｄ、Ｂ、　５ｃｏｔｔ　ｅｔ、ａｌ、。

ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃ
ｔｒｏｎ　Ｄｅｖｉｃｅａ＋Ｖｏｌ　　、　２９　、　
Ｎｏ、４　、　Ｐ２Ｓ５　、１９８２））。

〔問題点を解決するための手段〕

本発明の半導体装置は、ソース・ドレイン層として、Ｓ
ｔ等の半導体基板に不純物イオンを注入してなる層の代
りに、不純物をドープしたゲルマニウム（Ｇｅ）または
Ｇｅとｓｔとの混晶を主成分とする膜を用いたものであ
る。

また、本発明の製造方法は、ゲート電極の側壁を絶縁膜
で覆った上で、ソースおよびドレイン形成領域をエツチ
ングで除去し、そこにａｅまたはＧｅとＳｔとの混晶を
主成分とする膜を形成するものである。

〔作用〕

ＧｏはＳｔに比較してキャリアの移動度が大きいことか
らソース・ドレイン層の抵抗が低くカる。

また、ソース・ドレイン層の深さは基板のエツチングで
制御でき、浅く形成することが可能である。

さらに、ソース・ドレイン形成温度ｔ−３００℃程度ま
で低くできるため、耐熱性の低いゲート絶縁膜やゲート
電極を使用し、しかもセルファライン工程が利用できる
。

また、ソース・ドレイン層は上方に厚くすることによυ
、ソース・ドレイン層の抵抗を一層低くできるとともに
素子構造の平坦化ができる。

ＧｅＯ代シにＧｏとｓｔとの混晶を用いた場合もほぼ同
様である。

〔実施例〕

（実施例１） 第１図は本発明をｎチャネルＭＯ８形トランジスタに適
用した場合の一実施例を示す断面図である。

第９図と同一記号は同一部分を示し、１はＳｉ基板、２
はＳ　ｉ　Ｏ２からなるゲート絶縁膜、３は多結晶Ｓｉ
からなるゲート電極、５はＳｉｇｈからなる素子分離用
絶縁膜である。６はゲート側壁絶縁膜、７はｎ形Ｇｅ層
である。この構造の特徴は、ソース・ドレイン層として
ＧｅＮｒを用いていることにある。

まず、本実施例のｎチャネルＭＯ８形トランジスタの動
作原理について説明する。

第２図（−）は、ゲート電極３の電位を制御し、チャネ
ルをオフ状態とした際の、ソース−チャネル（ゲート電
極下）−ドレインのエネルギーバンド図である（ここで
は簡単のため、ソースφドレインを同電位としである）
。従来のＭＯ８Ｏ８形ンジスタと同様に、ｎ形Ｇｅで構
成されるソース領域の伝導帯にある電子は、ソース・チ
ャネル間の電位障壁を越えられないため、ソース・ドレ
イン間に電圧を印加しても電流は流れない。

次に、ゲートの電位を制御して、チャネルがオン状態と
なるようにすると、第２図（ｂ）に示すようなバンド図
となる。ソースあるいはドレインとチャネルの伝導帯と
の間には、約０．１ｅＶの不連続が残っているが、障壁
の高さがわずかであるので、ソースとドレインとの間に
電圧を印加すれば、電流が流れることになる。すなわち
、本発明によるトランジスタも従来のＳｉ　ｎチャネル
ＭＯ８形トランジスタとほぼ同様な動作をすることにな
る。ここで、つけ加えると、第２図のような不連続を有
するバンド図が得られるのは、ａＳとｓｔとのバンドギ
ャップがそれぞれ約０．６７ｅＶと約１．１１ｅＶであ
り、電子親和力はａｅの方がｓｌよシ約０．１ｅＶ程度
大きいからである。Ｇｅ−８上接合の０．１ｅＶの伝導
帯の不連続は、この電子親和力の差によるものである。

次に、このような本発明によるＭＯ８形トランジスタ構
造を形成する方法について述べる。まず、Ｇｅ膜の形成
法について説明する。ＣＶＤ法にょシＧｅＨ４ガスを含
む雰囲気中でＳｔ基板を処理すると、基板温度約２５０
℃以上で、Ｇｅ膜をＳｔ基板上にのみ選択的にエピタキ
シャル成長させることができ、例えばＳｉＯ□膜のよう
な絶縁膜上にはＧ。

は堆積しない。また、ＧｅＨ４ガスといっしょに、例え
ばＰＨｓガスあるいはＡｓＨ３ガス等のＶ族元素を構成
元素とするガスを導入すると、Ｇｅ膜中にＰあるいはＡ
３等のＶ族元素を添加できることになシ、ｎ形Ｇｅ膜が
得られる。このようにＰＨ３やＡ　ｓ　Ｈ３ガスを導入
しても、Ｓｉ上のみに選択成長することに変わシはない
。また、Ｓ１上へのＧｅの選択エビ成長は、ＧｅＣＬ＜
とＨ２ガスを用いることによっても可能である。ただし
、その際には、最初にＧ６Ｈ４ガスを導入して、Ｇｅの
核形成を行なっておく必要がある。また、成長温度は、
ＧｅＨ４ガスを用いた場合よシ少し高く、４００℃以上
必要である。

次に、このＧｏの選択エピタキシャル成長を用いた本実
施例のトランジスタの製造工程について説明する。第３
図（、）に示すように、通常のＭＯ８Ｏ８形ンジスタの
製造工程と同様に、素子分離用絶縁膜５およびゲート絶
縁膜２を形成した後、ゲート電極として例えばＰドープ
あるいはＡｓ　ドープの多結晶Ｓｉ膜を形成し、ゲート
電極３のパターニングを行なう０次に、例えばこれを熱
酸化することにより、第３図（ｂ）に示すようなゲート
電極３を絶縁膜６で覆った構造ができる。次に、公知の
反応性イオンエツチング法等により、方向性をもってソ
ース・ドレインとなる領域（ソース・ドレイン形成領域
）上の酸化膜を除去し、第３図（ｃ）に示すようにゲー
ト側壁絶縁膜６を残す、このとき。

ゲート電極３上にも、酸化膜６Ａを残すようにする。熱
酸化時に、多結晶Ｓｔからなるゲート電極３上の酸化膜
は、Ｓｌ基板上（ソース・ドレイン形成領域上）の酸化
膜より厚く形成されるため、反応性イオンエツチングに
よりゲート電極３上に酸化膜６Ａを残すことは可能であ
る。

次に、第３図（ｄ）に示すように、Ｓｉの選択エツチン
グにより、ソース・ドレイン形成領域のＳｔをエツチン
グする。その後に、前述したＧ　ｅ　Ｈ４ガスあるいは
Ｇｅ　Ｃ１４とＨ２ガスとを用いたＣＶＤ法によ＃）ｎ
形Ｇｅ／１７をＳｔ上にのみ選択成長させ、第３図（ｅ
）の構造を得る。この構造の特徴は、前述したように、
ソース・ドレインの形成温度を、容易に５００℃程度以
下にすることができ、また、ソース・ドレイン層の深さ
は、Ｓｌのエツチング深さと等しいので、Ｓｉのエツチ
ング速度と時間とを制御することにより、容易に浅くす
ることができることである。

ところで、第３図（ｅ）の工程で、ゲート電標３の上部
の酸化膜６Ａが、ソース・ドレイン形成領域上の酸化膜
のエツチングの際に除去されてしまったとすると、次の
エツチングの工程で、ゲート電極３を構成する多結晶Ｓ
ｉもエツチングされる。

このとき、多結晶Ｓｔが全部エツチングされてしまわな
ければ、次のＧｏのエビ成長後に、第４図に示すように
ゲート電極３上にもａｅ層７Ａが堆積した構造となる。

この構造でも機能的に問題はないが、ゲート電極とソー
スあるいはドレイン間に大きな段差が生じることになり
、次層の配線層形成の際に不利である。これを避けるた
めには、上述したようにゲート電極のパターン形成前に
ゲート電極上に、エツチングに耐えうる厚さの絶縁膜を
形成しておけばよい。そのために、第６図に示す実施例
のようにゲート電極上に特別に絶縁膜（１２）を形成す
る方法をとってもよい。

上記の工程では、ソース拳ドレイン形成にイオン注入を
用いておらず、ゲート電極３は、イオン注入のマスクと
まる必要がないため、その厚さは抵抗があｔｂ大きくな
らない範囲で自由に選べる。

また、Ｇｅ層７の厚さは、堆積速度と時間とを制御する
ことによって、上方向には任意に設定できる。したがっ
て、素子分離用絶縁膜５．ゲート電極３．ソース・ドレ
インＧｅ層Ｔの厚さを適当に選ぶことによって、第５図
のような平坦な構造が得られることになる。こうするこ
とによシ、次層の配線層の形成が容易になシ、またＧｅ
層７ｔ−厚くすることによシソース・ドレインの抵抗を
一層低くすることができる。

また、Ｇｅはｓｔに比べ電子移動度が高く、例えばｎ形
不純物濃度をｌ　Ｑ　”ｃｍ−’とした場合で。

Ｓｉの抵抗本釣６Ｘ１０　１ｊｃｍに対し、Ｇｏのそレ
バ約１．５　ｘ　１０−３Ωｃｍ、不純物濃度ヲ１ｏ２
ｏｆｆｉ−３とした場合で、Ｓｔ約７×１０　Ω百に対
しＧｏ約３．５Ｘ１０　　、Ｇ−と、低抵抗のソース・
ドレインが得られる。また、第５図のような構造とすれ
ば、ソース・ドレインの深さは浅く保ったまま、厚いソ
ース・ドレイン層が形成でき、なお一層の低抵抗化が可
能となる。さらに、先に説明したようなソース・ドレイ
ンのイオン注入層の上に金属あるいは金属シリサイド層
を形成する方法のように、コンタクト抵抗が問題となる
こともない。

次に、本構造において、ソース・ドレインの深さをどこ
まで浅くできるかについて述べる。ソース・ドレインの
深さは、第３図（ｄ）のＳｔ基板のエツチング深さで決
まる。この際、ソースとドレイン領域は、ゲート電極３
直下まで達していないと、オフセットゲートと唸り、Ｎ
ＩＯ３形トランジスタの特性が悪くなる。したがってＳ
ｉのエツチングを完全に等方的て行なえば、ｓｔのエツ
チング深さは、ゲート側壁絶縁膜６の厚さよシわずかに
深くすれば十分である。ゲート側壁絶縁膜厚は、１゜ｎ
ｍ８度まで薄くできるので、ソース・ドレインの深さも
１０ｎｍ程度°まで浅くすることができることになる。

このようにソース曇ドレインの抵抗を低くし、またその
深さを浅？できることによシ、次のよう表利点がある。

す表わち、ソース・ドレインの抵抗が低くできると、Ｍ
Ｏ８形トランジスタの高周波特性（あるいは動特性）が
良好にな９、応答速度が速くなるため、高速回路が構成
できるようになる。また、拡散層深さを浅くできると、
公知の短チヤネル効果が生じにくくなるので、短チャネ
ルの微細なＭＯ８形トランジスタを形成しても、その特
性の安定性・再現性が失なわれることはなく、高速動作
をする素子ができることになる。

（実施例２） 上述した実施例では、ゲート電極として多結晶Ｓ１を用
いた場合について示した。しかし、上記実施例では、基
板は多結晶Ｓｉ形成の際に７００゜〜９００℃以上で熱
処理されることになシ、ゲート酸化膜はこの温度に耐え
なければなら々かった。

そこで、次に、耐熱性の低いゲート絶縁膜およびゲート
電極を用いることができる工程について、第６図を用い
て説明する。

通常の工程で形成したゲート絶縁膜２上に、ゲート電極
（となる導電材層）１１を形成し、続いて酸化膜や窒化
膜等の絶縁膜１２を形成する（第６図（ａ））。なお、
この絶縁膜Ｉ２は、前述したように、ゲート側壁絶縁膜
を残してソース・ドレイン形成領域上の絶縁膜を、反応
性イオンエツチングにより除去する際に、ゲート電極上
にも絶縁膜が確実に残るようにするために形成したもの
である。

次に、ゲート電極１１のパターン形成を行ない（第６図
（ｂ））、さらに、ＣＶＤ法等の、ゲート電極１１の側
壁にも膜が堆積するような方法で、絶縁膜１３を形成す
る（第６図（Ｃ））。次に１反応性イオンエツチング等
により、方向性をもって、ソース・ドレイン形成領域上
の絶縁膜１３とゲート絶縁膜２を除去する（第６図（ｄ
））。次いで、第３図に示したと同じ方法でＳｔ基板１
のエツチング、続いてＧｅＨ４あるいはＧ６Ｃ２４とＨ
，とによるｎ形Ｇａ層７のエピタキシャル成長を行なえ
ば、Ｃｒｅは絶縁膜上には堆積しないので、第７図のよ
うな構造が得られる。

とのように、絶縁膜１３をＣＶＤ法等により堆積させる
ため、ゲート電源３として多結晶Ｓｉを用いる必要がな
い。また、この工程でも、ソース・ドレイン層の形成温
度は５００℃以下（３００℃穆度まで）にすることがで
きるので、耐熱性の低いＴａ２０５　等の高誘電率の絶
縁膜をゲート絶縁膜２として用い、かつ）Ｌ等の耐熱性
の低い高導電率を有する金属をゲート電極１１として用
い、しかもセルファライン工程でＭＯ８形トランジスタ
を構成することができる。この場合も、ソース・ドレイ
ン層を浅くできることは言うまでもなく、素子特性全従
来のＭＯＳトランジスタに比べて著しく向上させること
ができる。

すなわち、ＭＯ８形トランジスタの素子性能を決定する
伝達コンダクタンスｇｍは、ゲート絶縁膜の誘電率に比
例するため、ゲート絶縁膜の誘電率は大きいほど良い。

また、ゲート電極の抵抗は、できるだけ低い方が、寄生
抵抗の効果が少なくなり、高周波特性（あるいは動特性
）が良好になる。

しかし、従来のＭＯ８形トランジスタの形成工程では、
ソース会ドレインのイオン注入後の熱処理温度が９００
°穆度と高いため、５ｉＣｈ　（誘電率３．９）よシは
るかに高い誘電率を有するが耐熱性の低いＴａ２０３（
誘電率３０）や低抵抗体であるが耐熱性の低いＡｔを用
いることはできなかった。

これに対し、上述した形成工程では４００′Ｃ糧変の耐
熱性を有していれば十分であるので、’ｒａ、ｏ。

やＡｔを用いることができるという利点を有する。

さらに、ゲート電極の仕事関数が変化するとＭＯ８形ト
ランジスタの閾値電圧が変化することを利用し、ゲート
電極材料の選択によって、トランジスタ特性を最適化す
ることができるが、その際、従来はゲート電極としては
多結晶Ｓ１あるいは高融点金属（Ｍｏ、Ｔａ等）のみし
か使えなかったが、本発明によれば、高仕事関数を有す
るｐｔシリサイドや低仕事関数を有するＬａ等の希土類
金属等まで、多くの種類の金属を用いることができると
いう利点もある。なお、Ｔａ　２　ｏｓの代シにストロ
ンチウム等の酸化物、その他車化膜、あるいはＧ　ｈ　
Ａ　Ｂ等の半導体（半絶縁性）などを用いることも可能
である。

なお、第１の実施例と同様であるが、本実施例でもＧｅ
層は、上方向には厚く形成できるので、ソース−ドレイ
ンの抵抗をさらに小さくすることもできる。また、Ｇｅ
層を厚くすることで、ソース・ドレイン形成後の形状を
平坦に近くすることも可能であシ、次層の配線層の形成
が容易になるという特徴も有している。

（実施例３） 以上、ソース・ドレインとしてｎ形Ｇｅ層を用いた例に
ついて示したが、Ｇｅ層を、ＧｅとＳｔとの混晶として
も、はぼ同様の効果が得られる。

なお、Ｇｅ膜に同族の元素１例えば炭素やスズなどが１
〜２％程度混入しても、はとんど同様のものが得られる
。

Ｇｅ−８ｉ混晶をエピタキシャル成長させる方法として
は、例えばＧｅＨ４等のＧｅを構成元素とするガスと、
ＳｉＨ４やＳｉ２Ｈ６等のＳｔ　を構成元素とするガス
とを用いたＣＶＤ法がある。例えば、ＧｅＨ４ガスとＳ
　！　２　Ｉｇガスとを用いる方法では、Ｓｉの濃度を
高くする（すなわち５ｉｚＨｓ　ガスの比率を増大させ
る）はど膜形成温度を高くする必要がある。−例として
、ｓｌとＧｏの比率をｌ：工程度とした場合で約６００
　℃以上必要である。

ところで、Ｇｅ−８ｔ混晶は、絶縁膜上にも多結晶膜あ
るいは非晶質膜として堆積するので、第３図あるいは第
６図に示したようなセルファライン工程は用いることが
できない。・したがって、Ｇｅ−５ｔ混晶を堆積した後
に、公知のフォトリングラフィおよびエツチングを施す
か、あるいはリフトオフを利用するなどの方法により、
不要なＧｅ−８１混晶を除去すればよい。次に、リング
ラフィを用いず、エツチングのみにより不要なＧｅ　−
８１混晶を除去する例について、第８図を用いて説明す
る。

′第６図に示したと同様の工程でゲート電極の側壁に絶
縁膜１３を形成した後、さらにソース・ドレイン形成領
域のｓｔ基板を選択エツチングする（第８図（ａ））。

次に、上述した方法によシ、Ｇｅ−５ｔ混晶を堆積させ
る。この場合、Ｇｅ−８ｔ混晶は絶縁物上にも堆積する
ので、Ｇｅ−８ｔ混晶層２１が全面に形成される（第８
図（ｂ））。次Ｋ、この上に流動性の高い材料、例えば
レジスト２２を塗布して表面を平坦にしく第８図（Ｃ）
）、次いで公知のイオンスパッタ法により表面から一様
にエツチングし、ゲート電極１１上のＧｏ−８ｔ混晶層
２１を除去すれば、第８図（ｄ）のような構造が得られ
る。レジスト２２はその後除去する。

したがって、この方法を用いれば、セルファライン工程
によシ、Ｇｅ−８ｔ混晶層をソース・ドレイン領域に形
成できることになる。

以上、Ｓｔ基板を用いたｎチャネルＭＯ８形トランジス
タを例に説明したが、ｐチャネルＭＯ８形トランジスタ
についても、またＧａＡｓ等、他の基板を用いた場合に
も、同様ＫＧｅまたはＧｅとｓｌとの混晶を主成分とす
るソース・ドレインを形成することが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、キャリアの移動
度の大きいＧｅまたはａｅとＳｔとの混晶を主成分とす
る膜をソース・ドレインとして利用することＫよシ、浅
くてしかも低抵抗のソース・ドレインが形成でき、また
耐熱性が低くても誘電率の高いゲート絶縁膜あるいは耐
熱性が低くても導電率の高いゲート電極材料の使用が可
能になることから、伝達コンダクタンスｇｍの大きい、
高周波特性の良好なＭＯ８形トランジスタが形成できる
。また、ソース・ドレインを浅く形成できることから短
チヤネル効果が生じに＜＜、かつセルファライン工程の
利用も可能で、＠細なＭＯ８形トランジスタが形成でき
る。さらに素子構造を容易に平坦化して次層の配線層等
の形成を容易にでき、高密度・高速の集積回路を形成す
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すｎチャネルＭＯ８形ト
ランジスタの断面図、第２図はその動作を説明するため
のエネルギーバンド図、第３図は製造方法の一例を示す
工程断面図、第４図および第５図はそれぞれ変形例を示
す断面図、第６図は本発明の第２の実施例を示す工程断
面図、第７図は同じくｎチャネルＭＯ８形トランジスタ
の断面図、第８図は本発明の第３の実施例を示す工程断
面図、第９図は従来例を示す断面図である。 １・φ・・Ｓｔ基板、２・・・・ゲート絶縁膜、３．１
１・・・・ゲート電極、６．１３−・・・ゲート側壁絶
縁膜、７・・・・Ｇｅ層、２１・・・・Ｇｅ−８ｔ混晶
層。 特許出願人　　日本電信電話株式会社 代　理　人　　山川政樹（ほか１名） 第１図 第２図 Ｃ丁・・−Ｙ） 第３図 第５図 第６図 第８図 第９図

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上にゲート絶縁膜を介して形成したゲ
   ート電極と、このゲート電極を挾んで半導体基板に形成
   されたソースおよびドレインとを備えた半導体装置にお
   いて、ソースおよびドレインをゲルマニウムまたはゲル
   マニウムとシリコンとの混晶を主成分とする膜によつて
   構成したことを特徴とする半導体装置。
2. （２）ゲート絶縁膜をシリコン酸化膜よりも耐熱性が低
   くかつ高い誘電率を有する絶縁膜としたことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。
3. （３）ゲート電極を金属または金属シリサイドとしたこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。
4. （４）半導体基板上にゲート絶縁膜を介してゲート電極
   を形成する工程と、このゲート電極の側壁に絶縁膜を形
   成する工程と、ソースおよびドレイン形成領域の半導体
   基板をエッチングにより除去する工程と、このソースお
   よびドレイン形成領域にゲルマニウムまたはゲルマニウ
   ムとシリコンとの混晶を主成分とする膜を形成する工程
   とを含むことを特徴とする半導体装置の製造方法。
5. （５）ゲルマニウムまたはゲルマニウムとシリコンとの
   混晶を主成分とする膜の形成をゲルマニウムを構成元素
   とするガスを含むガス中において行なうことを特徴とす
   る特許請求の範囲第４項記載の半導体装置の製造方法。