JPS6313378A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ８Ｏ８形体導体装置びその製造方法に関
する。

〔従来の技術〕

従来用いられているＭＯ８形トランジスタを第８図に示
す。シリコン（Ｓｔ）基板１の主表面上に、５ｉ０２等
からなるゲー）ｅＲＩ膜２を介して多結晶Ｓｉからなる
ゲート電極３が形成されている。４．５は、ｎチャネル
であればＢ等のｐ形を与える■族元素、ｎチャネルであ
ればＡｓあるいはＰ等のｎ形を与えるＶ族元素を、それ
ぞれ不純物として添加したＳｉ　層からなるソースおよ
びドレイン層で、ゲート電極３を形成した後に、ゲート
電極３をマスクとしてＡｓまたはＢ等をイオン注入し、
その後９００℃程度の温度で熱処理して形成される。６
は厚い５ｉ（ｈＪｌ　等からなる素子分離用絶縁膜であ
る。

〔発明が解決しようとする問題点〕

上述したようにして形成されたドレイン層は、その深さ
を浅くすることが困難である。特に、ｐチャネルＭＯ８
形トランジスタのドレイン層に用いられるＢは拡散係数
が大きく、ドレイン層は深くなる。その結果、特にゲー
ト拳チャネル長の短い微細なＭＯＳ　　）ランジスタで
は、横方向の寸法に比較して縦方向の寸法が極端に大き
くなシ、良好な動作特性を得ることができなくなる（例
えばアプライド・ソリッド・ステート・サイエンスのサ
ブリメント２Ａ　（１９８１年）中の「フイジクス第２
’　　ＭＯＳ　　）ランジスタｊ　（Ｊ、Ｒ，Ｂｒｅｗ
ｓ　１’Ｐｈｙｓｉｃｓ　ｏｆ　ＭＯＳ　　Ｔｒａｎｓ
ｉｓｔｏｒ“、ｌｎＤ、Ｋａｈｎｇ、　ｇｄ、、　　Ａ
ｐｐｌｉｅｄ　５ｏｌｉｄ　５ｔａｔｅＳｃｉｅｎｃｅ
、　　Ｓｕｐｐｌｅｍｅｎｔ　２Ａ、Ａｃａｄｅｍｉｃ
Ｐｒｅｓｓ　、　Ｎｅｗ　Ｙｏｒｋ、　　１９８１　）
　）。

また、Ｓｉ中のキャリアの移ｍｉは大きくない。

したがって、Ｓｔ　基板中にＢやＡｓ等をイオン注入す
ることによって形成されたドレイン層の抵抗は高くなり
、ＭＯ８素子の特性を悪化させる。

〔問題点を解決するだめの手段〕

本発明の半導体装置は、ドレイン層として、Ｓｉ基板に
不純物イオンを注入してなる層の代りに、不純物をドー
プしたゲルマニウム（Ｇｅ）ま７’ｃｌｄＧｅ　と　Ｓ
ｉとの混晶を主成分とする膜を用いたものである。

また、本発明の製造方法は、ゲート電極のｆＪｌ壁を絶
縁膜で覆った上で、ドレイン形成領域をエツチングで除
去し、そこにＧｅ”またはＧｅとＳｉとの混晶を主成分
とする膜を形成するものである。

〔作　用〕

Ｇｅ　はＳｔ　に比較してキャリアの移動度が大きいこ
とからドレイン層の抵抗が低くなる。

また、ドレイン層の深さは基板のエツチングで制御でき
、浅く形成することが可能である。

Ｇｅの代シにＧｅとＳｉ　　との混晶を用いた場合もほ
ぼ同様である。

〔実施例〕

（実施例１〕 第１図は本発明をｐまたはｎチャネルＭＯ８形トランジ
スタに適用した場合の一実施例を示す断面図である。第
８図と同一記号は同一部分を示し、１は８１基板、２は
５１０２からなるゲート絶縁膜、３は多結晶Ｓｉからな
るゲート電標、４はソース、６は５１０２からなる素子
分離用絶縁膜であシ、７はゲート側壁絶縁膜である。８
はドレインを形成するＧｅ層であり、ｐチャネルＭＯ８
形トランジスタではｐ形Ｇｅ層、ｎチャネル間Ｏ８トラ
ンジスタではｎ形Ｇｅ層を用いる。このようにこの構造
の特徴は、ドレイン層としてＧｅ層８を用いていること
にある。

次に、本実施例のＭＯ８形トランジスタの動作原理につ
いて説明する。まず、ｐチャネルのＭＯ８形トランジス
タについて、第２図に示す、ゲート絶縁膜直下のソース
ーテヤネルー　ドレイン部分のエネルギーバンド図を用
いて説明する。なお、第２図では、簡単のためソースと
ドレインとを同電位としである。

ｆｊｇ２図（ａ）は、ゲート電極の電位を制御し、チャ
ネル（ゲート電極下〕をオフ状態としたときのエネルギ
ーバンド図であυ、ソースの価電子帯の正孔は、ソース
−チャネル間の電位障壁を越えられないので、ソースと
ドレイン間に電圧を印加しても、ソースー　ドレイン間
の電流は流れない。

次に、ゲート電極の電位を制御して、チャネルをオン状
態とすると、第２図（ｂ）のようなエネルギーバンドと
力る。ノース−チャネル間の障壁が小さくなるので、ソ
ースとドレイン間に電圧を印加すれば、両者間に電流を
流すことができる。すなわち、従来のＳｉｐチャネルＭ
Ｏ８形トランジスタとほとんど同様な動作特性を示すこ
とになる。

次に、ｎチャネルＭＯ８形トランジスタの動作原理につ
いて、第３図のエネルギーバンド図を用いて説明する。

第３図（ａ）は、ゲート電極の電位を制御し、チャネル
をオフ状態とした場合のエネルギーバンドであシ、ソー
スの伝導帯の℃子はソース−チャネル間の電位障壁を越
えられないので、ソースとドレイン間に電圧を印加して
も電流は流れない。次に、ゲート電極の電位を制御して
チャネルをオン状態とすると、第３図（ｂ）のようなエ
ネルギーバンド図となシ、ソース−チャネル間の障壁が
小さくなるので、ソースとドレイン間に電圧を印加すれ
ば、両者間に電流が流れる。すなわち、従来のＳｔ　ｎ
チャネルＭＯ８形トランジスタとほとんど同様な動作特
性を示すことになる。

本実施例のＭＯ８形トランジスタの特徴の１つは、従来
のソース・ドレインともにＳｔ　のＭＯ８形トランジス
タと比べて、浅くしかも低抵抗のドレイン層が得られる
ことである。これは、Ｇｅ　がＳｔに比べ電子と正孔の
移動度が高いことに由来している。例えば、ｐ形不縞物
濃度を１０１９ｃｍ−３とした場合で、Ｓｉの抵抗率約
９に１０−３０１に対し、Ｇｅのそれは約２．５　Ｘ　
１０−３ΩＧ、であシ、不純物濃度を１０２０ｍ−３と
した場合で、Ｓｔ約１．２Ｘ１０−３Ωｍに対しＧｅ　
５，５　ｘ　１０−４Ω備と、Ｇｅの抵抗率はＳｉに比
較して約１／３〜１／４と小さい。ｎ形の場合も同様で
、不純物濃度を１０１９ｃｍ−３とした場合で、Ｓｔの
抵抗率６Ｘ１０−３Ωαに対しＧｅ　は１．５　Ｘ　１
０−３Ωｍ１不純物濃度を１０２００Ｒ−３とした場合
で、Ｓｉ約７Ｘ１０’Ωαに対してＧｏ約３．５　Ｘ　
１０−’飴と、Ｓｔに比較してＧｅの抵抗率は約１／２
〜１／４と小さい。

次に、このような本発明によるＭＯ８形トランジスタの
形成方法について述べる。まず、本発明の特徴であるド
レイン層のＧｅ膜の形成方法について説明する。ＣＶＤ
法により、０６Ｈ４ガスを含むガス雰囲気中でＳｔ基板
を処理すると、基板温度２５０℃以上で、Ｇｅの膜をＳ
ｉ基板上に選択的にエピタキシャル成長でき、例えばＳ
ｉＯ２等の絶縁体膜上にばＧｅ膜は堆積しない。このと
き、ＧｅＨ４ガスと同時に、例えばＰＩ（３ガスあるい
はＡｓＨ３のような■族元素を構成元素とするガスを導
入すると、ＰあるいはＡ８等のＶ族元素をａｅエピタキ
シャル膜に添加できることになシ、ｎ形のＧｅ膜が得ら
れる。なお、ＧｅがＳｉ　上のみに選択的にエピタキシ
ャル成長する性質は、Ｐ）Ｉ。

やＡ　ｓ　Ｈｓ　等のガスを同時に導入しても変わ９は
ない。一方、上で述べ九Ｇｅのエピタキシャル成長で、
ＰＨ，やＡ１１）Ｉｓ等のＶ族元素を構成元素とするガ
スの代わ９に、Ｂ２　Ｈ６、Ａｔ（ＣＨｓ　）８　＊Ｇ
ａ　（ＣＨｓ　）ｓ等の■族元素を構成元素とするガス
を用いれば、同様に、ｐ形Ｇｅのエピタキシャル膜が得
られる。

また、Ｓｉ上へのＧｅの選択エピタキシャル成長は、Ｇ
４１Ｃｔ４ガスとＨ２ガスとを用いることによっても可
能である。ただし、その際には、ＧｅＨ４ガスを最初に
導入するなどして、Ｇｅの核を形成する必要がある。ま
た、ＧｅＣＬｓとＨ！とによるＧｅの選択エピタキシャ
ル成長温度は４００℃以上であシ、ＧｅＨ４を用いた場
合より高い。

次に、とのＧｅの選択エピタキシャル成長を用いた実施
例のトランジスタの製造工程について第４図を用いて説
明する。まず、通常のＭＯ８形トランジスタの製造工程
と同様に、素子分離用絶縁膜６およびゲート絶縁膜２會
形成し、ゲート電極３のバターニングを行なった後、ゲ
ート電極３の周囲を覆うＳ　ｉｏ、等の絶縁膜７を形成
する（第４図（ａ））。例えば、ゲート電極３として多
結晶Ｓｔを用いれば、上記絶縁膜Ｔは、このゲート電極
３の表面を熱酸化することにより容易に形成できる。

もちろん、ＣＶＤ等の方法によって形成してもよい。次
に、ソース４となる領域（ソース形成領域〕には不純物
がイオン注入され、ドレインとなる（ドレイン形成領域
）にはイオン注入されないように、レジスト等のマスク
膜９を形成する。この状態で、ｎチャネルＭＯ８形トラ
ンジスタを形１１−ｊる場合にはＡｓ等の■族元素を、
ｐチャネルＭＯ８形トランジスタを形成する場合にはＢ
等の■族元素をイオン注入し、ソース層４を形成する（
第４図（ｂ）〕。次いでマスク膜９を除去し、イオン注
入した不純物を活性化する熱処理を行なう。次に、ソー
ス層４上にレジスト等のマスク膜１０を形成し、ドレイ
ン形成領域上の絶縁膜２を除去する（第４図ＩＣ））。

次に、ドレインとなる領域のＳｉ層を選択エツチングす
る（第４図（ｄ））。さらに、前述のＧｅの選択エピタ
キシャル成長法によシ、ドレインとなるｐ形あるいはｐ
形のｃｅ層８を形成することによル、第１図に示したよ
うな本発明によるＭＯ８形トランジスタができる（第４
図（ｅ））。

ここで、上記工程において、第４図（ｃ）で示したソー
ス層４上にマスク膜１０を形成する工程を省いても特に
問題はなく、第５図に示すようになる。

１ず、ドレイン形成領域上の絶縁膜２のエツチングの際
に、ソース層４上の絶縁膜２もエツチングされ、第５図
（ａ）の構造になる。次に、ドレイン形成領域のＳｉの
選択エツチングを行なうと、第５図（ｂ）のように、ソ
ース層４の一部もエツチングされる。しかし、イオン注
入によって形成したソース層４の深さよシ浅く、Ｓｉを
エツチングするようにすれば、十分にソース層４を残す
ことができる。次に、前述したよりなＧｅの選択エピタ
キシャル成長法で、ｐ形あるいはｐ形のＧｅ層８を形成
すれば、第５図（ｃ）の構造となる。このとき、ソース
層４上に形成されたＧｅ　層８Ａは、トランジスタの特
性に特に悪影響を与えることはなく、むしろ素子構造が
平坦になって、次Ｊ５の配線層等の形成が容易となる利
点を有する。

以上説明し喪ように、ドレインの深さは、第４図（ｄ）
あるいは第５図（ｂ）で説明したＳｉ基板１のエツチン
グ深さで決まる。この際、ソースとドレイン領域は、ゲ
ート電極３直下まで達していないと、オフセットゲート
となシ、ＭＯ８形トランジスタの特性が悪くなる。した
がってＳｉのエツチングを完全に等方的に行なえば、Ｓ
ｉ　のエツチング深さは、ゲート側壁絶縁膜γの厚さよ
シわずかに深くすれば十分である。ゲート側壁絶縁膜厚
は、１０ｎｍＨ度まで薄くできるので、ドレインの深さ
も１０　ｎｍ柱度でで浅くすることができる。従来のイ
オン注入および熱処理による活性化の技術ゼは、１００
〜２００　ｎｒｎが限反でちることと比べると、著しく
浅くできることとなシ、これにより、良好な特性を有す
るチャネル長１１００ｎ以下のｎチャネルまたはｐチャ
ネルのＭＯ８形トランジスタが実現できる。また、ドレ
イン層は、基板の上方向には任意に厚くできるので、例
えば第５図において、グー、ト電極３および素子分離用
絶縁膜６の厚さく上面の高さ）をほぼ等しくした上で、
ドレイ／としてのエピタキシャルＧｅ層８およびソース
上のエピタキシャルＧｅ層８Ａの厚さを制御すれば、容
易に第６図に示すような平坦な構造が得られる。したが
って、次層の配線層の形成が容易になシ、またドレイン
の抵抗も一層低減できる。

このようにビレ１ンの抵抗を低クシ、マたその深さを浅
くできることにより、次のような利点がある。すなわち
、ドレインの抵抗が低くでさると、ＭＯ８形トランジス
タの高置１波特性（あるいは動特性〕が良好になシ、応
答速度が速くなるため、高速回路が構成できるようにな
る。また、拡散層深さを浅くできると、公知の短チヤネ
ル効果が生じにくくなるので、短チャネルの微細なＭＯ
８形トランジスタを形成しても、その特性の安定性・再
現性が失われることはなく、高速動作をする素子ができ
ることになる。

ところで、同様にソースについてもＧｅ層を用い、浅く
かつ低抵抗のソース層を形成することが考えられる。し
かしながら、その場合、ｎチャネルＭＯ８）ランジスタ
については、Ｓｉ　のエネルギーバンドの伝導帯下端の
エネルギーレベルとｃｅのそれとの差が約０．１ｅＶ　
と小さいため、はとんどＭＯ８形トランジスタの特性に
影響はないが、ｐチャネルＭＯ８形トランジスタの場合
は、Ｓｉのエネルギーバンドの価電子帯上端のエネルギ
ーレベルはＧｅのそれに比べて０．３ｅＶ程度低い。し
たがって、ゲート電極の電位を制御して、チャネルをオ
ン状態とした場合のエネルギーバンド図（ここでは量率
のため、ノース−ドレインを同電位としである〕は、第
７図に示すようになる。同図より明らかなように、ｐチ
ャネルＭＯ８形トランジスタの王な中ヤリアである正孔
が流れる価電子帯のソースとチャネルとの間に、０．３
ｅＶ程度の段差が生じる。ソースの価電子帯上端付近に
ある正孔が、チャネルに流れ込むためには、この０．３
ｅＶ程度の段差を越える必要が生じ、ソースとチャネル
間に比較的大きな抵抗が挿入された場合と同様となる。

したがって、このような、ソース・ドレインｆｐ形Ｇｅ
層を用いｆｃ、ｐチャネルＭＯ８形トランジスタの特性
は悪くなってしまうととになる。すなわち、ｎチャネル
ＭＯ８形トランジスタでは良好な動作をするが、ｐチャ
ネルＭＯ８形トランジスタについては必ずしも特性が良
くなるとは限らない。

これに対し、上述したようにドレインのみをＧｅとした
場合には、第２図および第３図を用いて説明した通う、
ｐ形およびｎ形のいずれについても、良好な特性を有す
るＭＯ８形トランジスタが形成でき、ＣＭＯＳ構成の集
積回路を構成することが可能となる。

（実施例２） 以上、ドレインとしてＧｅ　層を用いた例について示し
たが、Ｇｅ層を、ＧｅとＳｔとの混晶としても、はぼ同
様の効果が得られる。なお、Ｇｅ膜に同族の元素、例え
ば炭素やスズなどが、１〜２チ程度混入しても、はとん
ど同様のものが得られる。

Ｇｅ　−Ｓ　ｉ混晶をエピタキシャル成長させる方法と
しては、例えばＧｅＨ４等のＧｅを構成元素とするガス
とＳｉＨ４や５ｉ２Ｈ−等の８１　を構成元素とするガ
スとを用いたＣＶＤ法がある。低温での成長を考えると
、ＧＧＨ４ガスと　Ｓ　１２Ｈ６ガスとを用いる方法が
最適であるが、Ｓｉ　のｎ度を高くする（すなわちＳｉ
２Ｈ６ガスの比率を増大させる）はど膜形成温就を高く
する必要が生じてくる。例えば、ＧｅとＳｔ　　との比
率を１＝１程度にした場合で約６００℃以上必要となる
。

なお、上記のＣＶＤ法によるＧｅＳｉ混晶の形成法では
、絶縁膜上にもＧｅ−３ｉ　混晶が多結晶膜として堆）
λするので、第４図、第５図で説明した選択成長を用い
た工程は用いることはできない。したがって、Ｇｅ−３
ｉ晶晶を地積した後に、不要なＧｅ層−８ｉ混晶を、公
知のフォトリングラフィおよびエツチングを胞すか、ち
るいはリフトオフを利用するなどの方法によ）、不要な
Ｇｅ　−３ｉ　混晶を除去すればよい。また、リングラ
フィを用いず、エツチングのみによシネ要なＧｅ−３ｉ
混晶を除去する方法として、例えば第５図（ａ）　、　
（ｂ）に示したと同様の工程でソース層４を形成し、Ｓ
ｉ基板の選択エツチングを行なった後、全面にＧｅ−５
ｉ混晶層を堆積させ、さらにその上に流動性の局いレジ
スト等の材料を塗布して表面を平坦にした上で、公知の
イオンスパッタ法等によシ表面から一様にエツチングし
、ゲート電極上のＧｅ　−８ｉ混晶層を除去する方法が
ある。この方法によればセルファライン工程によｐ、Ｇ
ｅ−８ｉ混晶層をソース・ドレイン領域に形成できるこ
とになる。

〔発明の効果〕

以上説明したように、本発明によれば、キャリアの移動
度の大きいＧｅまたはＧｅとＳｔとの混晶を主成分とす
る膜をドレインとして利用することによム浅くてしかも
低抵抗のドレインが形成できる。また、Ｇｅ膜の厚さを
制御することによ）、平坦で、ソース・ドレイン直列抵
抗が小さい構造が実現できる。したがって、本発明を用
いれば、良好な特性を有するチャネル長０．１μｍ以下
のｐチャネルおよびｎチャネルのＭＯ８形トランジスタ
が形成でき、高速な動作特性を有する高性能の微細なＣ
ＭＯＳ　ＦＥＴ　を用いた集積回路が実現できることに
なる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＭＯ３形トランジスタ
の断面図、第２図および第３図はその動作を説明するだ
めのエネルギーバンド図、第４図および第５図はそれぞ
れ製造方法の一例を示す工程断面図、第６図は変形例を
示す断面図、第７図は本発明の詳細な説明するために示
したソース・ドレインをＧｅ　とした場合のエネルギー
バンド図、第８図は従来例を示す断面図である。 １・・・・８１基板、２・・・・ゲート絶縁膜、３・・
・φゲート電極、４・・・・ソース層、７・・＝・ゲー
ト側壁絶縁膜、８・・・・Ｇｅ層。

Claims (3)

【特許請求の範囲】
1. （１）シリコン基板上にゲート絶縁膜を介して形成した
   ゲート電極と、このゲート電極を挾んで半導体基板に形
   成されたソースおよびドレインとを備えた半導体装置に
   おいて、ソースをシリコン、ドレインをゲルマニウムま
   たはゲルマニウムとシリコンとの混晶を主成分とする膜
   によつてそれぞれ構成したことを特徴とする半導体装置
   。
2. （２）シリコン基板上にゲート絶縁膜を介してゲート電
   極を形成する工程と、このゲート電極の側壁に絶縁膜を
   形成する工程と、ソース形成領域のシリコン基板に不純
   物を導入してソースを形成する工程と、ドレイン形成領
   域のシリコン基板をエッチングにより除去する工程と、
   このドレイン形成領域にゲルマニウムまたはゲルマニウ
   ムとシリコンとの混晶を主成分とする膜を形成する工程
   とを含むことを特徴とする半導体装置の製造方法。
3. （３）ゲルマニウムまたはゲルマニウムとシリコンとの
   混晶を主成分とする膜の形成をゲルマニウムを構成元素
   とするガスを含むガス中で行なうことを特徴とする特許
   請求の範囲第２項記載の半導体装置の製造方法。