JPS5933875A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS5933875A JPS5933875A JP14370282A JP14370282A JPS5933875A JP S5933875 A JPS5933875 A JP S5933875A JP 14370282 A JP14370282 A JP 14370282A JP 14370282 A JP14370282 A JP 14370282A JP S5933875 A JPS5933875 A JP S5933875A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はｒ−ト電極を改良したＭＯ３型半導体装置に関
する。
する。
最近、ＭＯ８型半導体装置の高集積度化、高速化を目的
として、グー）！極として多結晶シリコンの代りに比較
的抵抗の低い金属シリサイドを用いることが行なわれて
いる。かかる金属シリサイド（例えばモリブデンシリサ
イド）からなるゲート電極を有するＭＯＳ ）ランジス
タは、従来、次のよう々方法により製造されている。
として、グー）！極として多結晶シリコンの代りに比較
的抵抗の低い金属シリサイドを用いることが行なわれて
いる。かかる金属シリサイド（例えばモリブデンシリサ
イド）からなるゲート電極を有するＭＯＳ ）ランジス
タは、従来、次のよう々方法により製造されている。
まず、ｐ型シリフン基板１にゾロンの選択ドーピング、
選択酸化によシ周囲にｐ−型反転防止層２を有するフィ
ールド酸化膜３を形成する。
選択酸化によシ周囲にｐ−型反転防止層２を有するフィ
ールド酸化膜３を形成する。
つづいて、フィールド酸化膜３で分離された島状の基板
１領域表面に熱酸化によりダート酸化膜４を形成した後
、全面にスパッタ法によｐ例えば厚さ３０００ＡのＭｏ
Ｓｉｘ膜５を堆積する（第１図（、）図示）。
１領域表面に熱酸化によりダート酸化膜４を形成した後
、全面にスパッタ法によｐ例えば厚さ３０００ＡのＭｏ
Ｓｉｘ膜５を堆積する（第１図（、）図示）。
次いで、ＭｏＳｉｘ膜５をノにターニングしてｒ −ト
電極６を形成する（第１図（ｂ）図示）。つづいて、ダ
ート電極６をマスクとしてｎ型不純物、例えば砒素全ｒ
−ト酸化膜４を通して基板１にイオン注入し、活性化し
てｎ＋型のソース、ドレイン領域７，８を形成する（第
１図（Ｃ）図示）。
電極６を形成する（第１図（ｂ）図示）。つづいて、ダ
ート電極６をマスクとしてｎ型不純物、例えば砒素全ｒ
−ト酸化膜４を通して基板１にイオン注入し、活性化し
てｎ＋型のソース、ドレイン領域７，８を形成する（第
１図（Ｃ）図示）。
ひきつづき、全面にＣＶＤ −５Ｉ０２ Ｐａ ９全堆
積し、コンタクトホール１０・・・を開孔した後、Ａ／
、膜を蒸着、パターニングによりソース、ドレイン領域
７，８及びデート電極６とコンタクトホール１θ・・を
介して接続したＡｔ配線１１〜１３を形成してＭＯ８）
ランノスタを製造する（第１図（ｄ）図示）。
積し、コンタクトホール１０・・・を開孔した後、Ａ／
、膜を蒸着、パターニングによりソース、ドレイン領域
７，８及びデート電極６とコンタクトホール１θ・・を
介して接続したＡｔ配線１１〜１３を形成してＭＯ８）
ランノスタを製造する（第１図（ｄ）図示）。
しかしガから、ＭｏＳｉｘをｒ−ト電極とするＭＯ８）
ラン・ゾスタは次のような問題があった。
ラン・ゾスタは次のような問題があった。
即ち、ＭＯとｓｉの組成比Ｘ、を小さくすると、Ｍｏ３
ｉｘの耐薬品が低下し、製造上多くの問題が止じる。一
方、ＭｏとＳｌの組成比Ｘを大きくすると、比抵抗が大
きくなり過きる。このため、前記組成比Ｘば２＜ｘ≦３
の範囲に設定することが望丑しいか、この範囲ではＭｏ
Ｓｉｘのデート電極を有するＭＯ８）ランジスタのフラ
ットバンド電圧（ｖＦＢ）は第２図の点線に示す如く不
安定となり、制御性が悪化する。その結果、ＭＯ８＋−
ランジスタの閾値電圧の制御性が悪化するという重大な
問題を生じる。こうした現象は他の金属硅化物の場合に
もみられる。
ｉｘの耐薬品が低下し、製造上多くの問題が止じる。一
方、ＭｏとＳｌの組成比Ｘを大きくすると、比抵抗が大
きくなり過きる。このため、前記組成比Ｘば２＜ｘ≦３
の範囲に設定することが望丑しいか、この範囲ではＭｏ
Ｓｉｘのデート電極を有するＭＯ８）ランジスタのフラ
ットバンド電圧（ｖＦＢ）は第２図の点線に示す如く不
安定となり、制御性が悪化する。その結果、ＭＯ８＋−
ランジスタの閾値電圧の制御性が悪化するという重大な
問題を生じる。こうした現象は他の金属硅化物の場合に
もみられる。
本発明はｒ−１・電極を形成する金属硅化物の仕事関数
を安定化させ、閾値電圧を安定的に制御し得るＭＯ８型
半導体装置を提供しようとするものである。
を安定化させ、閾値電圧を安定的に制御し得るＭＯ８型
半導体装置を提供しようとするものである。
本発明者は、ＭＯ８ＩＸからなるダート電極がそのＭｏ
とＳｌの組成比Ｘの変動によりｆ−）電極からなるＭＯ
８構造のフラットバンド電圧（ｖＦＢ）が不安定と々る
原因について種々検討した結果、ＭｏＳｉｘが熱処理工
程においてＭｏＳｉ２とＳｌとに分離することによりそ
のｖＦＢの不安定性を生じることを究明［７た。即ち、
ＭＱＳＩＸ膜（但しｘ〉２）を堆積した後、熱処理を施
すと、第３図に示す如（ＭｏＳｉ２領域とＳｉ 領域
とに分離し、ＭｏＳｉ２領域を囲むようにＳｉ領域が形
成される。このようにＭｏＳｉ２領域とＳｌ領域の分離
が起こると、膜界面においてはＳｉ領域が多いため、膜
（ｒ−）電極）の仕事関数は主としてＳｉ領域の仕事と
関数で決まる。このため、前記従来例の如（ＭｏＳｉｘ
のダート電極６をマスクとして砒素のイオン注入を行な
う工程（第１図（ｃ）参照）があると、第３図のＳｉ領
域は砒素が少量含まれたものとなり、これがフラットバ
ンド電圧（ｖＦ、ｌ）の低下原因と々る。
とＳｌの組成比Ｘの変動によりｆ−）電極からなるＭＯ
８構造のフラットバンド電圧（ｖＦＢ）が不安定と々る
原因について種々検討した結果、ＭｏＳｉｘが熱処理工
程においてＭｏＳｉ２とＳｌとに分離することによりそ
のｖＦＢの不安定性を生じることを究明［７た。即ち、
ＭＱＳＩＸ膜（但しｘ〉２）を堆積した後、熱処理を施
すと、第３図に示す如（ＭｏＳｉ２領域とＳｉ 領域
とに分離し、ＭｏＳｉ２領域を囲むようにＳｉ領域が形
成される。このようにＭｏＳｉ２領域とＳｌ領域の分離
が起こると、膜界面においてはＳｉ領域が多いため、膜
（ｒ−）電極）の仕事関数は主としてＳｉ領域の仕事と
関数で決まる。このため、前記従来例の如（ＭｏＳｉｘ
のダート電極６をマスクとして砒素のイオン注入を行な
う工程（第１図（ｃ）参照）があると、第３図のＳｉ領
域は砒素が少量含まれたものとなり、これがフラットバ
ンド電圧（ｖＦ、ｌ）の低下原因と々る。
このようなことから、本発明者は上記知見に基づき更に
鋭意研究を重ねた結果、Ｍｏ５Ｉｘ膜中の分離したＳｌ
領域にゾロン等のアクセノタ原子をドーピングすること
によって、分離したＳｉ領域の仕事関数をＭｏ５Ｉ２の
仕事関数に近似させ、第２図の実線に示す如く、ＭｏＳ
ｉｘの組成比Ｘの＝５− 変化に関係なくフラットバンド電圧（ｖＦＢ）全安定化
させ、ひいては閾値電圧の制御性が良好々ＭＯ８型半導
体装置を見い出したものである。
鋭意研究を重ねた結果、Ｍｏ５Ｉｘ膜中の分離したＳｌ
領域にゾロン等のアクセノタ原子をドーピングすること
によって、分離したＳｉ領域の仕事関数をＭｏ５Ｉ２の
仕事関数に近似させ、第２図の実線に示す如く、ＭｏＳ
ｉｘの組成比Ｘの＝５− 変化に関係なくフラットバンド電圧（ｖＦＢ）全安定化
させ、ひいては閾値電圧の制御性が良好々ＭＯ８型半導
体装置を見い出したものである。
次に、本発明の実施例を第４図（、）〜（ｄ）の製造工
程を併記して説明する。
程を併記して説明する。
（１） まず、比抵抗５〜】０Ω・確のｐ型シリコン
基板２ノにバッファ酸化膜を介してシリコン窒化膜パタ
ーン（いずれも図示せず）を形成し、該ノ４ターンをマ
スクとしてゾロンを基板２１表面にイオン注入した後高
温酸素雰囲気中で熱処理してフィールド酸化膜２２を形
成すると共にフィールド酸化膜２２周辺の基板２１にｐ
−型反転防止層２３を形成した。つづいて、シリコン窒
化膜パターン及びバッファ酸化膜を順次除去した後、再
度、熱酸化処理を施してフィールド酸化膜２２で分電１
された島状の基板２１領域表面に例えば厚さ５００＾の
ｆ−）酸化膜２４を形成した。ひきつづき、全面にスパ
ッタ法により厚さ３０００スのＭｏ Ｓ ｉ ２．５膜
２５を堆積した後、６− ｉ９ ＭｏＳ ｉ ２．５ 膜２５全而にアクセプタ原
子としてのゾロンをドーズ量Ｉ Ｘ １０ ”／ＣｎＬ
２の条件でイオン注入した（第４図（、）図示）。
基板２ノにバッファ酸化膜を介してシリコン窒化膜パタ
ーン（いずれも図示せず）を形成し、該ノ４ターンをマ
スクとしてゾロンを基板２１表面にイオン注入した後高
温酸素雰囲気中で熱処理してフィールド酸化膜２２を形
成すると共にフィールド酸化膜２２周辺の基板２１にｐ
−型反転防止層２３を形成した。つづいて、シリコン窒
化膜パターン及びバッファ酸化膜を順次除去した後、再
度、熱酸化処理を施してフィールド酸化膜２２で分電１
された島状の基板２１領域表面に例えば厚さ５００＾の
ｆ−）酸化膜２４を形成した。ひきつづき、全面にスパ
ッタ法により厚さ３０００スのＭｏ Ｓ ｉ ２．５膜
２５を堆積した後、６− ｉ９ ＭｏＳ ｉ ２．５ 膜２５全而にアクセプタ原
子としてのゾロンをドーズ量Ｉ Ｘ １０ ”／ＣｎＬ
２の条件でイオン注入した（第４図（、）図示）。
（１１）次いで、＋Ｊ’ ｌ：Ｉ ７ドー：７’ Ｍｏ
Ｓ ｌ ２．５ 膜２５をフォトエツチング技術により
１＋ターニングしてダート電極２６を形成した（第４図
（ｂ）図示）。
Ｓ ｌ ２．５ 膜２５をフォトエツチング技術により
１＋ターニングしてダート電極２６を形成した（第４図
（ｂ）図示）。
つづいてダート電極２６及びフィールド酸化膜２２をマ
スクと（２てｎ型不純物、例えば砒素をドーズ量５×１
０１５／Ｃ７ｎ２の条件でダート酸化膜２４全通し７て
基板２１表面にイオン注入した後、１０００℃の酸素雰
囲気中で１０分間活性化してｎ１型のソース、ドレイン
領域２７．２８を形成した（第４図（ｃ）図示）。この
場合、ケ”−計電極２６中への砒素濃度を前記ホウ素濃
度よシ低くするために、砒素のイオン注入量は前述した
ゾロンのイオン注入量より低く設定した。々お、前記ダ
ート電極２６のパターニング時に用いたレジストパター
ンをそのままｅ−計電極２６に形成した状態で、砒素の
イオン注入を行なえば、砒素のドーズ量は前記社？ロン
のドーズ量に関係なく自由に設定できる。
スクと（２てｎ型不純物、例えば砒素をドーズ量５×１
０１５／Ｃ７ｎ２の条件でダート酸化膜２４全通し７て
基板２１表面にイオン注入した後、１０００℃の酸素雰
囲気中で１０分間活性化してｎ１型のソース、ドレイン
領域２７．２８を形成した（第４図（ｃ）図示）。この
場合、ケ”−計電極２６中への砒素濃度を前記ホウ素濃
度よシ低くするために、砒素のイオン注入量は前述した
ゾロンのイオン注入量より低く設定した。々お、前記ダ
ート電極２６のパターニング時に用いたレジストパター
ンをそのままｅ−計電極２６に形成した状態で、砒素の
イオン注入を行なえば、砒素のドーズ量は前記社？ロン
のドーズ量に関係なく自由に設定できる。
（：１ｉ） 次いで、全面に例えば厚さ８０００Ａの
ＣＶＤ −Ｓｉ０，２膜２９を堆積し、フォトエツチン
グ技術によりソース、ドレイン領域２７．２８及びｆ−
）電極２６の一部に対応する５１０２膜２９を選択的に
除去してコンタクトホール３θ・・を開孔した後、全面
にＡｔ膜を蒸着し、パターニングして前記ソース、ドレ
イン領域２７．２８及びダート電極２６とコンタクトホ
ール３０・・・を介して接続したＡｔ配線３１〜３３を
形成してｎチャンネルＭｏ８ ）ランジスタを製造した
（第４図（ｄ）図示）。
ＣＶＤ −Ｓｉ０，２膜２９を堆積し、フォトエツチン
グ技術によりソース、ドレイン領域２７．２８及びｆ−
）電極２６の一部に対応する５１０２膜２９を選択的に
除去してコンタクトホール３θ・・を開孔した後、全面
にＡｔ膜を蒸着し、パターニングして前記ソース、ドレ
イン領域２７．２８及びダート電極２６とコンタクトホ
ール３０・・・を介して接続したＡｔ配線３１〜３３を
形成してｎチャンネルＭｏ８ ）ランジスタを製造した
（第４図（ｄ）図示）。
しかして、本発明のＭｏ８ ）ランジスタはホウ素がド
ーピングされたＭｏ８１２．５ からなるダート電極２
６を有するため、ダート電極２６は分離したＳ１領域の
フラットバンド電圧がＭｏ Ｓ ｉ ２のそれに近似し
、安定したフラットバンド電圧を有する。その結果、閾
値電圧の制御性が良好となり、設計値通シの安定した動
作が可能となる。
ーピングされたＭｏ８１２．５ からなるダート電極２
６を有するため、ダート電極２６は分離したＳ１領域の
フラットバンド電圧がＭｏ Ｓ ｉ ２のそれに近似し
、安定したフラットバンド電圧を有する。その結果、閾
値電圧の制御性が良好となり、設計値通シの安定した動
作が可能となる。
また、ｙ−計電極２６がＭｏＳｉ２．５ からなるた
め、ｒ−）抵抗の低減化が可能となり、ひいては高速動
作を達成できる。
め、ｒ−）抵抗の低減化が可能となり、ひいては高速動
作を達成できる。
更に、前記製造方法の如くＭｏ５１２．５膜２５の堆積
後にゾロンのイオン注入を行なうことにより、Ｍｏ５１
２．５ 膜２５中のストレスを緩和できる。
後にゾロンのイオン注入を行なうことにより、Ｍｏ５１
２．５ 膜２５中のストレスを緩和できる。
なお、上記実施例ではＭｏ８ＩＸとしてその組成比Ｘが
２．５のものを用いたが、組成比Ｘが２より大きければ
同様な効果を発揮できる〇また、ｒ−計電極の材料とし
てはＭｏＳｉｘの他にＴａ５Ｉｘ 、 Ｗｈｉｚ 、
Ｐｔ５ｌｘ 、 Ｔｌ５ＩＫ（但し、いずれもＸは２よ
りも大きい）等の金属硅化物を用いてもよい。
２．５のものを用いたが、組成比Ｘが２より大きければ
同様な効果を発揮できる〇また、ｒ−計電極の材料とし
てはＭｏＳｉｘの他にＴａ５Ｉｘ 、 Ｗｈｉｚ 、
Ｐｔ５ｌｘ 、 Ｔｌ５ＩＫ（但し、いずれもＸは２よ
りも大きい）等の金属硅化物を用いてもよい。
更に、上記実施例ではアクセプタ原子としてホウ素を用
いたが、これに限定されずガリウム。
いたが、これに限定されずガリウム。
インジュウム等でもよい。
本発明に係るＭＯ８型半導体装置はｎチャンネルＭｏ８
）ランジスタに限らず、ｐチャンネルＭＯ８）ランジ
スタ、 ０ＭＯ８等にも同様に適用できる。
）ランジスタに限らず、ｐチャンネルＭＯ８）ランジ
スタ、 ０ＭＯ８等にも同様に適用できる。
９−
以上詳述した如く、本発明によればｒ−計電極を形成す
る金属硅化物の仕事関数を安定化させることにより、閾
値電圧を安定的に制御された高性能で高速動作が可能な
ＭＯ８型半導体装置を提供できるものである。
る金属硅化物の仕事関数を安定化させることにより、閾
値電圧を安定的に制御された高性能で高速動作が可能な
ＭＯ８型半導体装置を提供できるものである。
第１図（、）〜（ｄ）は従来のｎチャンネルＭｏ８ ）
ランジスタの製造工程を示す断面図、第２図はＭｏ Ｓ
ｉ ｘからなるケ９−ト電極のＸの変動とＭｏ８構造
のフラットバンド電圧との関係、並びにデロンドーゾＭ
Ｏ８ＩＸからなるｒ−１電極のＸの変動とＭｏ８構造の
フラットバンド電圧との関係、を示す線図、第３図はＭ
ｏ５ｉｘＪ［の熱処理後におけるＭｏ５１２領域とｓｉ
領領域し、分離した状態を示す説明図、第４図（、）〜
（ｄ）は本発明の一実施例であるｎチャンネルＭｏｓト
ランソスタを得るための製造工程を示す断面図である。 ２ノ・・・ｐ Ｗ シ！ｊ コン基板、２２・・・フィ
ールド酸化膜、２４・・・ｒ−ト酸化膜、２６ がロン
ドープＭｏ Ｓ １２．５からなるｆ−）’ｌ極、２７
・ｎ＋型ソ１０− −ス領域、２８・・ｎ＋型ドレイン領Ｍ、３１〜３３・
・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦１１− 第４ 第２図 （°） 図 １１１１１１１１１ ＭｏＳｉｘ ’？’／ｌＸ ＄＠ 第３図 （Ｃ） （ｄ）
ランジスタの製造工程を示す断面図、第２図はＭｏ Ｓ
ｉ ｘからなるケ９−ト電極のＸの変動とＭｏ８構造
のフラットバンド電圧との関係、並びにデロンドーゾＭ
Ｏ８ＩＸからなるｒ−１電極のＸの変動とＭｏ８構造の
フラットバンド電圧との関係、を示す線図、第３図はＭ
ｏ５ｉｘＪ［の熱処理後におけるＭｏ５１２領域とｓｉ
領領域し、分離した状態を示す説明図、第４図（、）〜
（ｄ）は本発明の一実施例であるｎチャンネルＭｏｓト
ランソスタを得るための製造工程を示す断面図である。 ２ノ・・・ｐ Ｗ シ！ｊ コン基板、２２・・・フィ
ールド酸化膜、２４・・・ｒ−ト酸化膜、２６ がロン
ドープＭｏ Ｓ １２．５からなるｆ−）’ｌ極、２７
・ｎ＋型ソ１０− −ス領域、２８・・ｎ＋型ドレイン領Ｍ、３１〜３３・
・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦１１− 第４ 第２図 （°） 図 １１１１１１１１１ ＭｏＳｉｘ ’？’／ｌＸ ＄＠ 第３図 （Ｃ） （ｄ）
Claims (4)
- （１） ＭＳｉｘ（但し、Ｍは金属、Ｘは２より大き
い数）にて表わされ、かつアクセプタ原子を含む金属硅
化物からなるダート電極を備えたことを特徴とするＭＯ
８型半導体装置。 - （２）金属硅化物がＭｏ８１ｘ 、 ＴａＳｉｘ 、
Ｔｌ５ＩＸ 。 ＷＳｉＸ及びＰｔ５Ｉｘ （但し、Ｘは２よりも大きい
数）から選ばれるものであることを特徴とする特許請求
の範囲第１項記載のＭＯ８型半導体装置。 - （３） アクセプタ原子がホウ素、インジウム。 ガリウムのうちから選ばれる１種又は２種以上の混合物
であることを特徴とする特許請求の範囲第１項記載のＭ
Ｏ８型半導体装置。 - （４）ｆ−）電極と構成する金属硅化物中にアクセプタ
原子とドナー原子とを含み、かつアクセプタ原子の濃度
がドナー原子のそれよ多大きいことを特徴とする特許請
求の範囲第１項記載０ＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14370282A JPS5933875A (ja) | 1982-08-19 | 1982-08-19 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14370282A JPS5933875A (ja) | 1982-08-19 | 1982-08-19 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933875A true JPS5933875A (ja) | 1984-02-23 |
| JPH0479150B2 JPH0479150B2 (ja) | 1992-12-15 |
Family
ID=15344978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14370282A Granted JPS5933875A (ja) | 1982-08-19 | 1982-08-19 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073700A1 (fr) * | 2001-03-02 | 2002-09-19 | National Institute For Materials Science | Grille et structure cmos et structure mos |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121667A (en) * | 1979-03-13 | 1980-09-18 | Seiko Epson Corp | Integrated circuit |
-
1982
- 1982-08-19 JP JP14370282A patent/JPS5933875A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121667A (en) * | 1979-03-13 | 1980-09-18 | Seiko Epson Corp | Integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073700A1 (fr) * | 2001-03-02 | 2002-09-19 | National Institute For Materials Science | Grille et structure cmos et structure mos |
| US7091569B2 (en) | 2001-03-02 | 2006-08-15 | National Institute For Materials Science | Gate and CMOS structure and MOS structure |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479150B2 (ja) | 1992-12-15 |
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