JPH0226075A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、絶縁ゲート電界効果型トランジスタを含む半
導体装置の製造方法に関する。

（従来の技術） 半導体デバイスを微細化することによって半導体装置は
高集積化および高性能化が図られてきた。すなわち、デ
バイスの微細化がＶＬＳＩの高速化につながっていた。

しかし、設計ルールがサブミクロンとなると配線やコン
タクトなどの寄生抵抗が大きくなり、ＬＳＩの動作速度
を制限する要因となってきた。微細化が進むとこれら寄
生抵抗はさらに増大するため、配線の低抵抗化が望まれ
ている。ＭＯ８電界効果型トランジスタ（ＭＯＳＦＥＴ
）のゲート電極として、従来信頼性の高いｎ型多結晶シ
リコンが用いられてきた。最近では、ｎ型多結晶シリコ
ンゲート電極の配線抵抗を下げるために、ｎ型多結晶シ
リコン上に金属シリサイド膜を積層した、いわゆるポリ
サイド構造が用いられるようになった。将来は、さらに
抵抗率の金属ゲートが必要になることが予想される。

相補型ＭＯ３ＦＥＴ（０ＭＯ８）は、低消費電力、高ノ
イズマージン、広範囲動作電源、といった特徴によって
ＶＬＳＩを構成する素子の中心的な役割を果している。

０ＭＯ８のゲート電極としてもやはりｎｆｆ多結晶シリ
コンあるいはそのシリサイドが用いられている。ところ
で、ＣＭＯＳデバイスのＩｔ、１Ｈ化を阻む原因の一つ
にｐチャネルＭＯ８ＦＥＴの短チヤネル効果がある。そ
の原因は、ゲート電極がｎ型多結晶シリコンであるため
に、閾値電圧を所望の値に設定するとｐチャネルＭＯ８
ＦＥＴが埋め込みチャネルデバイスとなるためである。

ｐチャネルＭＯ８ＦＥＴも短チヤネル効果に強い表面チ
ャネル型デバイス構造とする方法が２通りある。第一の
方法は、ｐチャネルＭＯ８ＦＥＴのゲート電極としてｐ
型多結晶シリコンを用いる、いわゆるｐ−ｎゲート０Ｍ
Ｏ８とする方法である。しかし、この方法を用いてもゲ
ート電極の抵抗は、ポリサイドより低くすることができ
ないという欠点がある。第二の方法として、仕事関数が
ｎ型多結晶シリコンとｐ型多結晶シリコンの間の値を有
する金属、例えば、タングステン、モリブデンといった
金属をゲート電極とすることである。

タングステンをゲート電極とするＭＯ８ＦＥＴデバイス
を形成する方法として、ダバリ（Ｂ、Ｄａｖａｒｉ）ら
によって１９８７年シンポジウム・オン・ＶＬＳＩテク
ノロジー（１９８７ＳＹＭＰＯ８ＩＵＭ　ＯＮ　ＶＬＳ
Ｉ　ＴＥＣＨＮＯＬＯＧＹ）　（７）６１〜６２頁にお
いてｒ　１０ｎｍゲート酸化膜のサブミクロンタングス
テンゲートＭＯ８ＦＥＴ（ＳＵＢＭＩＣＲＯＮＴＵＮＧ
ＳＴＥＮ　ＧＡＴＥ　ＭＯＳＦＥＴ　ＷＩＴＨ１０ｎｍ
　ＧＡＴＥＯＸＩＤＥ）　Ｊと題した報告がある。この
内容を第２図を用いて説明する。ｐ型シリコン基板３１
上に素子分離８１０２領域３２を形成した後、１０ｎｍ
のゲート酸化膜３３を堆積する。ＤＣマグネトロンスパ
ッタによりタングステン膜、つづいて第１ＣＶＤＳｉＯ
２膜３５を堆積し、パターンユングしてタングステンゲ
ート電極３４を形成すると第２図（ａ）が獲られる。第
１ＣＶＤＳｉＯ２膜は、ソース・ドレインを自己整合的
に形成するためのイオン注入のマスクとして用いる。

次に、第２ＣＶＤＳｉＯ□膜３６を前記ゲート電極の側
壁に形成すると第２図（ｂ）が得られる。イオン注入法
によってゲート電極パターンをマスクにしてヒ素をシリ
コン基板中に注入しソース・ドレイン３７を形成し、前
記第２ＣＶＤＳｉＯ２膜３６ノ外側に第３ＣＶＤＳｉＯ
２膜３８を形成した後、前記ソース・ドレイン３７上に
チタンシリサイド３９を形成すると第２図（Ｃ）が得ら
れる。

次に、パッシベーション膜４ｏを堆積し、コンタクトホ
ール開口後金属配線４１を形成すると第２図（ｄ）に示
すようなタングステンをゲート電極とするｎチャネルＭ
Ｏ８ＦＥＴが得られる。

（発明が解決しようとする課題） ゲート電極材料が決まるとＭＯＳＦＥＴの閾値電圧を所
望の値に設定するには、チャネル領域の不純物濃度分布
を制御する。−船釣にはイオン注入により行われる。ま
た、チャネル長が短くなった場合に生じるソース・ドレ
イン間のパンチスルーを防止するために、シリコン基板
のやや深い領域に不純物？Ｉ’Ａ度の高い領域を設ける
必要があり、やはりイオン注入法によって形成する。す
なわち、半導体基板中へは二重のイオン注入を行うこと
が一般的である。タングステン膜−）　ＭＯＳＦＥＴの
場合には、その仕事関数がｎ型多結晶シリコンとｐ型多
結晶シリコンの間にあるために、閾値電圧を所望の値に
するためにはチャネル領域の不純物濃度は非常に低い値
となる。一方、パンチスルーを防止するための比較的濃
度の不純物領域をチャネル領域よりやや深い領域に設け
ておく必要もある。イオン注入法による不純物導入は注
入量の制御性はよいが、その分布はほぼガウス分布とな
るために、パンチスルーを防止する高濃度不純物領域が
閾値電圧を制御するチャネル領域の不純物濃度に影響゛
を及ぼしやすく、特に埋め込みチャネル型デバイスでは
著しい。そのため、イオン注入のばらつきゃアニールの
ばらつきといったプロセス感度が大きくなり、ＭＯＳＦ
ＥＴの閾値電圧のばらつきを大きくするという欠点があ
った。

（課題を解決するための手段） 本発明は、第１導電型半導体基板表面に前記半導体基板
の不純物濃度より高い不純物濃度領域を形成する工程と
、この不純物が拡散しない程度に低温の選択エピタキシ
ャル成長によって前記高い不純物濃度領域上に低濃度の
半導体層を形成する工程と、ゲート絶縁膜形成後に仕事
関数がインドリシックシリコンのフェルミレベルの近傍
の値を有する低抵抗率の物質によってゲート電極を形成
する工程と、前記ゲート電極を用いて自己整合的に第２
導電型高濃度半導体拡散層領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法を行うことで問
題点を解決した。

（作用） 前記方法を用いることによって、パンチスルーを防止す
るための比較的高濃度領域と、表面の低濃度領域の境界
となる不純物濃度遷移領域が急激になりしかも低濃度領
域の濃度が深さ方向にある領域まで均一になる。その結
果、従来イオン注入した後に熱処理で活性化するといっ
た方法に比べて、不純物分布のゆらぎが大幅に低減され
、プロセス感度の小さいしきい値電圧の制御が可能にな
った。

（実施例） 以下、本発明の実施例について図面を用いて、詳細に説
明する。

第１図（ａ）〜（Ｏは、本発明によって製造した０ＭＯ
８の断面構造を順を追って示す模式図である。

ｐ型シリコン基板１中の所望の領域にｎウェル２を形成
し、各半導体素子を誘電体分離するための素子分離８１
０２領域を形成すると第１図（ａ）の構造が得られる。

次に、イオン注入法によってｐ型基板表面にホウ素を、
ｎウェル表面にリンをそれぞれ注入する。

注入量と熱処理を適当な条件を選択することによって不
純物濃度が５　Ｘ　１０１７（１０１７（となるやや不
純物濃度の高いｐ型シリコン領域４およびやや不純物濃
度の高いｎ型シリコン領域５を形成すると第１図（ｂ）
の構造が得られる。８１０２領域上には堆積することな
く単結晶シリコン領域にのみ単結晶シリコンがエピタキ
シャル成長する、いわゆる選択エビ成長を行なう。つま
り前記やや不純物濃度の高いｐ型シリコン領域４および
やや不純物濃度の高いｎ型シリコン領域５の上にジクロ
ルシラン（ＳｉＨ２Ｃｌ２）等の原料ガスを用いて成長
温度８５０°Ｃで、厚さ１１００ｎの低不純物濃度エピ
タキシャル層６を堆積する。このようにして第１図（Ｃ
）の構造が得られる。次に、７５０°Ｃウェット酸化に
より膜厚８ｎｍのゲート酸化膜７を形成し、膜厚３００
ｎｍのタングステン膜８つづいて１５０ｎｍのＰＳＧ膜
９をスパッタ法により堆積すると第１図（ｄ）の構造が
得られる。次に、リソグラフィー技術と反応性イオンエ
ツチング技術によってタングステン膜８をゲート電極と
して形成し、ＣＶＤ法によりＳｉＯ２膜を堆積した後反
応性イオンエツチングすることで側壁ＣＶＤ５１０２膜
１０が形成する。こうして第１図（ｅ）の構造になる。

次に、イオン注入によってヒ素およびホウ素を所望の領
域に注入し、高濃度ｎ型拡散層１１及び高濃度ｐ型拡散
層１２を形成する。次に、層間絶縁膜１３を堆積し、コ
ンタクトホール開口後アルミ配線を行うと第１図（０に
示すようなタングステンをゲート電極とする相補型ＭＯ
８電界効果壓トランジスタが得られた。

本実施例では０ＭＯ８を形成したが、これに限定するも
のでなく、ｐチャネルＭＯ３ＦＥＴあるいはｎチャネル
ＭＯ８ＦＥＴでもかまわない。エピタキシャル層の不純
物濃度が１０１６（１０１６（以下であれば、ｎ型でも
ｐ型でも閾値電圧はほとんど変化しないため、０ＭＯ８
の場合においてもエピタキシャル成長工程に対してｎチ
ャネルおよびｐチャネルＭＯ８ＦＥＴを区別する必要が
ない。また、本実施例においてゲート電極としてタング
ステンを用いたが、これに限定するものでなく、仕事関
数がインドリシックシリコンのフェルミレベル（バンド
ギャップの中央に位置する）の近傍（±０．１ｖの範囲
内が望ましい）に存在し、かつ比抵抗の小さい物質であ
ればかまわない。例えばＭｏ、Ｃｕあるいはこれらの条
件を満たす合金等でもよい。また、本実施例においてゲ
ート酸化膜厚を８ｎｍ、エピタキシャル成長層厚さを１
１００ｎとしたが、これに限定するものでない。また、
半導体中の不純物分布に関しても閾値電圧が所望の値と
なり、かつパンチスルーなどの短チヤネル効果を生じな
い分布であればかまわない。

また、前記実施例では選択エピタキシャルを８５０°Ｃ
で行なったが、９００°Ｃ以下であれば下の層（第１図
でいう領域４，５）からの不純物のアウトデイフコ−ジ
ョン（外方拡散）は無視できる。ガスソースＭＢＥを用
いると６００°Ｃ程度の低温でエピタキシャル成長がで
きる。

（発明の効果） 本発明を用いれば、抵抗率の低い金属をゲート電極を用
いて短チヤネル効果が防止でき、プロセス感度の小さい
も絶縁ゲート電界効果トランジスタが得られる。また、
チャネル領域の不純物濃度が低いためにトランジスタの
駆動能力が大きくなり、また抵抗率の小さな金属をゲー
ト電極として用いられるために半導体装置の動作速度が
大きくなった。

【図面の簡単な説明】

第１図（ａ）〜（Ｄは、本発明の実施例における半導体
装置の断面構造を示す模式図である。 第２図（ａ）〜（ｄ）は、従来技術によりｎチャネルＭ
Ｏ８ＦＥＴを形成する製造工程を順を追って示す断面模
式図である。 １．３１・・・ｐ型シリコン基板、２・・・ｎウェル、
３，３２・・・素子分離５１０２領域、４・・・やや高
不純物濃度のｐ半導体型領域、５・・・やや高不純物濃
度のｐ半導体型領域、６・・・低不純物濃度エピタキシ
ャル層、７，３３・・・ゲート酸化膜、８・・・タング
ステン膜、９・・・ＰＳＧ膜、１０・・・側壁ＣＶＤ５
１０２膜、１１・・・高濃度ｎ型拡散層、１２・・・高
濃度ｐ型拡散層、１３・・・層間絶縁膜、３４・・・タ
ングステンゲート電極、３５・・・第１ＣＶＤＳｔＯ２
膜、３６・・・第２ＣＶＤＳｉＯ２膜、３７・・・ソー
ス・ドレイン、３８・・・第３ＣＶＤＳｉＯ□膜、３９
−・・チタンシリサイド、４０・・・パッシベーション
膜、４１・、・金属配線。

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体基板表面に前記半導体基板の不純物濃
   度より高い不純物濃度領域を形成する工程と、この不純
   物が拡散しない程度に低温の選択エピタキシャル成長に
   よって前記高い不純物濃度領域上に低濃度の半導体層を
   形成する工程と、ゲート絶縁膜形成後に仕事関数がイン
   トリンシックシリコンのフェルミレベルの近傍の値を有
   する低抵抗率の物質によってゲート電極を形成する工程
   と、前記ゲート電極を用いて自己整合的に第２導電型高
   濃度半導体拡散層領域を形成する工程とを含むことを特
   徴とする半導体装置の製造方法。