JP2712230B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体技術に関するものである。特に、MO
S構造を有するゲート電極の形成方法に関するものであ
る。
S構造を有するゲート電極の形成方法に関するものであ
る。
［従来の技術］ 従来の半導体装置を、MOS型半導体装置の製造方法を
一例に取り、ゲート酸化工程以降について概略を示そ
う。
一例に取り、ゲート酸化工程以降について概略を示そ
う。
Ｎ型、比抵抗10〜20（Ωcm）のシリコーン基板200上
に、ゲート酸化膜として第１酸化シリコン膜201を400Å
形成させたのち、第１ゲート電極層として例えば、第１
多結晶シリコン層202をCVD（Chemical Vapour Depositi
on）法によって4000Å堆積させたのちポジレジストを用
いたフォトリソグラフィーによって所望のパターニング
する。（第２図（ａ）） さらに、第１ゲート電極層202を900℃水蒸気雰囲気中
で40分間酸化し、第１ゲート電極層202の周囲に約1500
Åのだい２酸化シリコン酸203を形成させる。このと
き、同時にシリコン基板上の酸化膜206も400Åになる。
（第２図（ｂ）） さらに、第２ゲート電極層として第２多結晶シリコン
層205をCVD（Chemical Vapour Deposition）法によって
4000Å堆積させたのちポジレジストを用いたフォトリソ
グラフィーによって所望のパターニングする。（第２図
（ｃ）） こののち、MOSトランジスターのソース、ドレインと
なる部分をポジレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化リン素（Ｐ＋）を１
×1015［個／cm2］以上イオン注入する。
に、ゲート酸化膜として第１酸化シリコン膜201を400Å
形成させたのち、第１ゲート電極層として例えば、第１
多結晶シリコン層202をCVD（Chemical Vapour Depositi
on）法によって4000Å堆積させたのちポジレジストを用
いたフォトリソグラフィーによって所望のパターニング
する。（第２図（ａ）） さらに、第１ゲート電極層202を900℃水蒸気雰囲気中
で40分間酸化し、第１ゲート電極層202の周囲に約1500
Åのだい２酸化シリコン酸203を形成させる。このと
き、同時にシリコン基板上の酸化膜206も400Åになる。
（第２図（ｂ）） さらに、第２ゲート電極層として第２多結晶シリコン
層205をCVD（Chemical Vapour Deposition）法によって
4000Å堆積させたのちポジレジストを用いたフォトリソ
グラフィーによって所望のパターニングする。（第２図
（ｃ）） こののち、MOSトランジスターのソース、ドレインと
なる部分をポジレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化リン素（Ｐ＋）を１
×1015［個／cm2］以上イオン注入する。
この後、酸化シリコン膜をCVD法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
タイエッチングによって開孔し、配線金属例えばAlを蒸
着し、配線金属をフォトリソグラフィー、およびドライ
エッチングして、配線に必要な部分をのこす。
のち、コンタクト孔をフォトリソグラフィー、およびド
タイエッチングによって開孔し、配線金属例えばAlを蒸
着し、配線金属をフォトリソグラフィー、およびドライ
エッチングして、配線に必要な部分をのこす。
以上従来のMOS型半導体装置の製造方法の概略をしめ
した。
した。
［発明が解決しようとする課題］ しかし、前述の従来技術では、ソース、及びドレイン
の構造は、いわゆるシングルソース、ドレイン構造しか
とることができずドレインとゲート電極層との間に発生
する高電界を緩和するいわゆるLDD（lightly doped dra
in）構造をとることが不可能であった。
の構造は、いわゆるシングルソース、ドレイン構造しか
とることができずドレインとゲート電極層との間に発生
する高電界を緩和するいわゆるLDD（lightly doped dra
in）構造をとることが不可能であった。
本発明は、このような課題を解決するものでその目的
とするところは、第１ゲート電極の側壁に、絶縁物から
なる壁体を設けることによってLDD構造を実現するとと
もに第１ゲート電極と第２ゲート電極の分離を確実に実
現できるようにすることにある。
とするところは、第１ゲート電極の側壁に、絶縁物から
なる壁体を設けることによってLDD構造を実現するとと
もに第１ゲート電極と第２ゲート電極の分離を確実に実
現できるようにすることにある。
［課題を解決するための手段］ 一対のソースドレイン間に複数のゲート電極が介在す
るMISトランジスタの製造方法において、第１導電型の
半導体基板上に第１絶縁膜を形成する工程、前記第１絶
縁膜上部に第２絶縁膜を有する第１導電層を形成する工
程、前記第１導電層をフォトエッチにより、複数の第１
ゲート電極に加工し、前記導電層をマスクとして選択的
に前記一対のソースドレインを形成する第２導電型の不
純物を半導体基板中に導入する第１イオン注入工程、前
記第１絶縁膜と前記第２絶縁膜及び前記複数の第１ゲー
ト電極の側壁に第３絶縁膜を形成する工程、前記第２絶
縁膜及び前記第３絶縁膜をマスクとして選択的に第２導
電型の不純物を半導体基板中に導入する第２イオン注入
工程、前記複数の第１ゲート電極間の前記半導体基板上
に第４絶縁膜を形成する工程、前記第４絶縁膜上に第２
ゲート電極を形成する工程を含むことを特徴とする。
るMISトランジスタの製造方法において、第１導電型の
半導体基板上に第１絶縁膜を形成する工程、前記第１絶
縁膜上部に第２絶縁膜を有する第１導電層を形成する工
程、前記第１導電層をフォトエッチにより、複数の第１
ゲート電極に加工し、前記導電層をマスクとして選択的
に前記一対のソースドレインを形成する第２導電型の不
純物を半導体基板中に導入する第１イオン注入工程、前
記第１絶縁膜と前記第２絶縁膜及び前記複数の第１ゲー
ト電極の側壁に第３絶縁膜を形成する工程、前記第２絶
縁膜及び前記第３絶縁膜をマスクとして選択的に第２導
電型の不純物を半導体基板中に導入する第２イオン注入
工程、前記複数の第１ゲート電極間の前記半導体基板上
に第４絶縁膜を形成する工程、前記第４絶縁膜上に第２
ゲート電極を形成する工程を含むことを特徴とする。
［実施例］ 第１図は、本発明のMOS型半導体装置の実施例を具体
的に示す。
的に示す。
Ｎ型、比抵抗８〜12（Ωcm）のシリコン基板100上
に、第１ゲート酸化膜として第１酸化シリコン膜101を1
000℃O2雰囲気中で400Å形成させたのち、第１ゲート電
極材として、第１多結晶シリコン層101をCVD法により40
00Å堆積させた後イオン化リン（Ｐ＋）を50Kevの加速
エネルギーで５×1015（cm-2）に注入した、ついで第２
酸化シリコン膜103をCVD法によって1500Å堆積させた
後、ポジレジストを用いたフォトリソグラフィーによっ
て所望のパターニングを行ない、ドライエッチングによ
ってはじめに第１酸化シリコン膜103次いで第１多結晶
シリコン層104をエッチングした。このとき、第１多結
晶シリコン層102のエッチング条件は、SF6，CClF5ガ
ス、150W圧力0.6Torrで60秒程度エッチングした。
に、第１ゲート酸化膜として第１酸化シリコン膜101を1
000℃O2雰囲気中で400Å形成させたのち、第１ゲート電
極材として、第１多結晶シリコン層101をCVD法により40
00Å堆積させた後イオン化リン（Ｐ＋）を50Kevの加速
エネルギーで５×1015（cm-2）に注入した、ついで第２
酸化シリコン膜103をCVD法によって1500Å堆積させた
後、ポジレジストを用いたフォトリソグラフィーによっ
て所望のパターニングを行ない、ドライエッチングによ
ってはじめに第１酸化シリコン膜103次いで第１多結晶
シリコン層104をエッチングした。このとき、第１多結
晶シリコン層102のエッチング条件は、SF6，CClF5ガ
ス、150W圧力0.6Torrで60秒程度エッチングした。
次に、フォトリソグラフィーによって所望のパターニ
ングを行なった後、イオン化したリン（P+）を30Kevの
加速エネルギーで８×1012（コ／cm2）イオン注入し
た。
ングを行なった後、イオン化したリン（P+）を30Kevの
加速エネルギーで８×1012（コ／cm2）イオン注入し
た。
次にCVD法によって第３酸化シリコン層105を5000Å堆
積させる。このときの堆積条件は、780℃雰囲気中N2O＋
CH4ガス200Paで30分間熱処理を行うことによって得られ
る。次に、第２酸化シリコン層をRIE（Reactive Ion Et
ching）モードで、DRYエッチングした。このとき、第１
多結晶シリコン層102及び、第２酸化シリコン層103の側
壁部には、第３酸化シリコン層が残った状態、いわゆる
サイドウォール（Side Wall）105が形成される。このDR
Yエッチングによって第１酸化シリコン層103は、1000Å
程度に膜減りするが、この工程までで第１多結晶シリコ
ン層102は、酸化シリコン膜によって完全におおわれた
ことになる。（第１図（ｂ）） 次に、イオン化したリンをトランジスターのソース、
ドレインとなる部分に60Kevの加速エネルギーで５×15
（コ／cm2）イオン注入したのち第２ゲート酸化膜とし
て、第４酸化シリコン膜107を1000℃O2雰囲気中で400Å
形成させ、第２ゲート電極材として、第２多結晶シリコ
ン層108をCVD法により4000Å堆積させた後イオン化リン
（Ｐ＋）を50Kevの加速エネルギーで５×1015（cm-2）
注入した。次にポジレジストを用いたフォトリソグラフ
ィーによって所望のパターニングを行ったのちドライエ
ッチングした。このときのエッチ条件は、C2ClF5＋SF61
50W圧力0.6Torrで約90秒であった。（第１図（ｃ）） こののち、第２多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させ、第１多結晶シリコン、第
２多結晶シリコンとの接触を取るための孔を開孔し配線
材を堆積し、パターニングしたのち、素子表面保護膜を
堆積させ、最後に配線材と外部端子との接触を取るため
の孔を開孔した。
積させる。このときの堆積条件は、780℃雰囲気中N2O＋
CH4ガス200Paで30分間熱処理を行うことによって得られ
る。次に、第２酸化シリコン層をRIE（Reactive Ion Et
ching）モードで、DRYエッチングした。このとき、第１
多結晶シリコン層102及び、第２酸化シリコン層103の側
壁部には、第３酸化シリコン層が残った状態、いわゆる
サイドウォール（Side Wall）105が形成される。このDR
Yエッチングによって第１酸化シリコン層103は、1000Å
程度に膜減りするが、この工程までで第１多結晶シリコ
ン層102は、酸化シリコン膜によって完全におおわれた
ことになる。（第１図（ｂ）） 次に、イオン化したリンをトランジスターのソース、
ドレインとなる部分に60Kevの加速エネルギーで５×15
（コ／cm2）イオン注入したのち第２ゲート酸化膜とし
て、第４酸化シリコン膜107を1000℃O2雰囲気中で400Å
形成させ、第２ゲート電極材として、第２多結晶シリコ
ン層108をCVD法により4000Å堆積させた後イオン化リン
（Ｐ＋）を50Kevの加速エネルギーで５×1015（cm-2）
注入した。次にポジレジストを用いたフォトリソグラフ
ィーによって所望のパターニングを行ったのちドライエ
ッチングした。このときのエッチ条件は、C2ClF5＋SF61
50W圧力0.6Torrで約90秒であった。（第１図（ｃ）） こののち、第２多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させ、第１多結晶シリコン、第
２多結晶シリコンとの接触を取るための孔を開孔し配線
材を堆積し、パターニングしたのち、素子表面保護膜を
堆積させ、最後に配線材と外部端子との接触を取るため
の孔を開孔した。
以上、本発明の実施例を具体的にしめした。しかし、
この実施例は、あくまで一実施例であり例えば、多結晶
シリコン層をMoSi2、TiSi2，WSi2,Mo,Ti,W,Pt層等に変
えても、また多結晶シリコンとMoSi2、TiSi2，WSi2、層
等のポリサイド層等に変えても効果は同じである。
この実施例は、あくまで一実施例であり例えば、多結晶
シリコン層をMoSi2、TiSi2，WSi2,Mo,Ti,W,Pt層等に変
えても、また多結晶シリコンとMoSi2、TiSi2，WSi2、層
等のポリサイド層等に変えても効果は同じである。
［発明の効果］ 以上本発明によれば、MOSトランジスターにLDD構造を
採用できるためゲート長を0.5μｍにしても安定した素
子特性も実現できた。
採用できるためゲート長を0.5μｍにしても安定した素
子特性も実現できた。
また、本発明のMOS型半導体装置の製造方法によって
作られた4MビットのMASKROMは従来の半導体装置に比べ
て歩留まりを20％増加させることが出来た。
作られた4MビットのMASKROMは従来の半導体装置に比べ
て歩留まりを20％増加させることが出来た。
第１図（ａ）〜（ｃ）、本発明のMOS型半導体装置の一
実施例の工程断面図である。 第２図（ａ）〜（ｃ）は従来のMOS型半導体装置の工程
断面図である。 100……第１導電型不純物を含むシリコン基板 101……第１ゲート酸化膜 102……第１多結晶シリコン層 103……第１酸化シリコン層 104……第２導電型不純物層 105……サイドウォール 106……第２導電型不純物層 107……第２ゲート酸化膜 108……第２多結晶シリコン層 200……第１導電型不純物を含むシリコン基板 201……第１ゲート酸化膜 202……第１多結晶シリコン層 203……第２酸化シリコン層 204……第２導電型不純物層 205……第２多結晶シリコン層 206……第２ゲート酸化膜
実施例の工程断面図である。 第２図（ａ）〜（ｃ）は従来のMOS型半導体装置の工程
断面図である。 100……第１導電型不純物を含むシリコン基板 101……第１ゲート酸化膜 102……第１多結晶シリコン層 103……第１酸化シリコン層 104……第２導電型不純物層 105……サイドウォール 106……第２導電型不純物層 107……第２ゲート酸化膜 108……第２多結晶シリコン層 200……第１導電型不純物を含むシリコン基板 201……第１ゲート酸化膜 202……第１多結晶シリコン層 203……第２酸化シリコン層 204……第２導電型不純物層 205……第２多結晶シリコン層 206……第２ゲート酸化膜
Claims (1)
- 【請求項１】一対のソースドレイン間に複数のゲート電
極が介在するMISトランジスタの製造方法において、第
１導電型の半導体基板上に第１絶縁膜を形成する工程、
前記第１絶縁膜上部に第２絶縁膜を有する第１導電層を
形成する工程、前記第１導電層をフォトエッチにより、
複数の第１ゲート電極に加工し、前記導電層をマスクと
して選択的に前記一対のソースドレインを形成する第２
導電型の不純物を半導体基板中に導入する第１イオン注
入工程、前記第１絶縁膜と前記第２絶縁膜及び前記複数
の第１ゲート電極の側壁に第３絶縁膜を形成する工程、
前記第２絶縁膜及び前記第３絶縁膜をマスクとして選択
的に第２導電型の不純物を半導体基板中に導入する第２
イオン注入工程、前記複数の第１ゲート電極間の前記半
導体基板上に第４絶縁膜を形成する工程、前記第４絶縁
膜上に第２ゲート電極を形成する工程を含むことを特徴
とするMOS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033293A JP2712230B2 (ja) | 1988-02-16 | 1988-02-16 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033293A JP2712230B2 (ja) | 1988-02-16 | 1988-02-16 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207974A JPH01207974A (ja) | 1989-08-21 |
| JP2712230B2 true JP2712230B2 (ja) | 1998-02-10 |
Family
ID=12382493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033293A Expired - Lifetime JP2712230B2 (ja) | 1988-02-16 | 1988-02-16 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712230B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56133868A (en) * | 1980-03-21 | 1981-10-20 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor device |
-
1988
- 1988-02-16 JP JP63033293A patent/JP2712230B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01207974A (ja) | 1989-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 11 |
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