JPH0227735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0227735A JPH0227735A JP17791488A JP17791488A JPH0227735A JP H0227735 A JPH0227735 A JP H0227735A JP 17791488 A JP17791488 A JP 17791488A JP 17791488 A JP17791488 A JP 17791488A JP H0227735 A JPH0227735 A JP H0227735A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体技術に関するものである。特に、ＭＯ
Ｓ構造を有するゲート電極の形成方法に関するものであ
る。
Ｓ構造を有するゲート電極の形成方法に関するものであ
る。
［従来の技術］
従来の半導体装置の製造方法を、ＭＯＳ型半導体装置の
製造方法を一例に取り、ゲート酸化工程以降について概
略を示そう。
製造方法を一例に取り、ゲート酸化工程以降について概
略を示そう。
Ｎ型、比抵抗 １０〜２０（Ωａｍ）のシリコン基板２
０１上に、ＧＡＴＥａ化膜２０２を４００人形成させた
のち、ゲート電極層２０３として、例えば、多結晶シリ
コン層２０３をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法（こよって４０００
人堆橿させる。
０１上に、ＧＡＴＥａ化膜２０２を４００人形成させた
のち、ゲート電極層２０３として、例えば、多結晶シリ
コン層２０３をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法（こよって４０００
人堆橿させる。
ついで、ポジレジストを用いたフォトリソグラフィーに
よって所望のパターニングをし、（第２図（ａ））、
ドライエツチングによって、多結晶シリコン層２０３
をエツチングする。
よって所望のパターニングをし、（第２図（ａ））、
ドライエツチングによって、多結晶シリコン層２０３
をエツチングする。
次に、イオン化したり、（Ｐｏ）を３０Ｋｅｙの加速エ
ネルギーで ８Ｘ１０”（コ／ ｃ ｍ ” ）イオン
注入する。（第２図（ｂ）） つぎに、ＣＶＤ法によって第１酸化シリコン層を５００
０人堆積させる。
ネルギーで ８Ｘ１０”（コ／ ｃ ｍ ” ）イオン
注入する。（第２図（ｂ）） つぎに、ＣＶＤ法によって第１酸化シリコン層を５００
０人堆積させる。
次に、第１酸化シリコン層をＲＩＥ （Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエ
ツチングする。このとき、多結晶シリコン層２０３の側
壁部には、第２酸化シリコン膜が残った状態、いわゆる
、サイドウオール（Ｓｉｄｅ Ｗａｌｌ）２０４が形
成される。
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエ
ツチングする。このとき、多結晶シリコン層２０３の側
壁部には、第２酸化シリコン膜が残った状態、いわゆる
、サイドウオール（Ｓｉｄｅ Ｗａｌｌ）２０４が形
成される。
こののち、ＭＯＳトランジスターのソース、ドレインと
なる部分をポジレジストをもちいたフオＪソゲラフイー
によって、開孔した後、イオン化ホウ素（Ｂ＋）をｌＸ
ｌ０”［個／ ｃ ｍ ” ］以上イオン注入する。（
第２図（Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例＾ば、ＡＩ
を蒸着し、配線金属をフォトリソグラフィー、およびド
ライエツチングして、配線に必要な部分をのこす。
なる部分をポジレジストをもちいたフオＪソゲラフイー
によって、開孔した後、イオン化ホウ素（Ｂ＋）をｌＸ
ｌ０”［個／ ｃ ｍ ” ］以上イオン注入する。（
第２図（Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例＾ば、ＡＩ
を蒸着し、配線金属をフォトリソグラフィー、およびド
ライエツチングして、配線に必要な部分をのこす。
以上従来のＭＯＳ型半導体装置の製造方法の概略をしめ
した。
した。
〔発明が解決しようとする課題）
しかし、前述の従来技術では、ドレイン端部における高
電界のためドリフトしてきた電子のエネルギーは、格子
温度より高く （ホットエレクトロン）なるため、この
エネルギーを緩和するためにこのホットエレクトロンは
シリコン格子から電子をたたき出しくイオンバクトイオ
ナイゼーション）たたき出された電子がゲート電極から
の電界によってサイドウオールやゲート酸化膜中に飛び
込むために特にＮチャネルＭＯＳトランジスターのスレ
ショルド電圧、コンダクタンスが悪化するという欠点を
有していた。
電界のためドリフトしてきた電子のエネルギーは、格子
温度より高く （ホットエレクトロン）なるため、この
エネルギーを緩和するためにこのホットエレクトロンは
シリコン格子から電子をたたき出しくイオンバクトイオ
ナイゼーション）たたき出された電子がゲート電極から
の電界によってサイドウオールやゲート酸化膜中に飛び
込むために特にＮチャネルＭＯＳトランジスターのスレ
ショルド電圧、コンダクタンスが悪化するという欠点を
有していた。
本発明は、このような問題点を解決するものでその目的
とするところは、ホットエレクトロンによるトランジス
ター特性の劣化を防止することである。
とするところは、ホットエレクトロンによるトランジス
ター特性の劣化を防止することである。
［課題を解決するための手段１
本発明の半導体装置の製造方法は、少なくとも、半導体
基板の表面にゲート絶縁膜を形成する工程と第１電極層
を形成する工程と第１電極層上に該第１電極層とエツチ
ング比が異なる第２電極層を形成する工程と、第１絶縁
膜を形成する工程と、前記第１絶ａ膿及び、第２電極層
をパターニング後エツチングする工程と、不純物を半導
体基板中に導入する工程と第２電極層と第１絶縁膜層の
側壁に壁体を形成する工程と、第１電極層をエツチング
する工程とを具備することを特徴とする。
基板の表面にゲート絶縁膜を形成する工程と第１電極層
を形成する工程と第１電極層上に該第１電極層とエツチ
ング比が異なる第２電極層を形成する工程と、第１絶縁
膜を形成する工程と、前記第１絶ａ膿及び、第２電極層
をパターニング後エツチングする工程と、不純物を半導
体基板中に導入する工程と第２電極層と第１絶縁膜層の
側壁に壁体を形成する工程と、第１電極層をエツチング
する工程とを具備することを特徴とする。
［実 施 例１
第１図は、本発明の半導体装置の製造方法の実施例をＭ
ＯＳ型半導体装置の製造方法を例に取り具体的に示す。
ＯＳ型半導体装置の製造方法を例に取り具体的に示す。
Ｐ型、比抵抗８〜１２（Ωｃｍ）のシリコン基板１００
上に、ＧＡＴＥ酸化膜１０１を１００℃０□雰囲気中で
、４００人形成させたのち、ゲート電極材として、第１
多結晶シリコン層１０２をＣＶＤ法により２０００人堆
積させ、モリブデンシリサイド層（以下Ｍｏ５ｉｚ層と
略記する）１０３をスパッタ法により２０００人堆積さ
せた後、第１酸化シリコン層１０４を１０００℃水蒸気
雰囲気中で２０００人堆積させた。更に、ポジレジスト
を用いた、フォトリソグラフィーによって、所望のパタ
ーニングを行なったのち（第１図（ａ））、 ドライ
エツチングによって、はじめに、第１酸化シリコン層１
０４を、ついでＭｏＳｉ２層１０３をエツチングした６
次に、イオン化したリン（Ｐ９）を１２０Ｋｅｙの加速
エネルギーで８ＸｌＯ”（コ／ ｃ ｍ ” ）イオン
注入した。
上に、ＧＡＴＥ酸化膜１０１を１００℃０□雰囲気中で
、４００人形成させたのち、ゲート電極材として、第１
多結晶シリコン層１０２をＣＶＤ法により２０００人堆
積させ、モリブデンシリサイド層（以下Ｍｏ５ｉｚ層と
略記する）１０３をスパッタ法により２０００人堆積さ
せた後、第１酸化シリコン層１０４を１０００℃水蒸気
雰囲気中で２０００人堆積させた。更に、ポジレジスト
を用いた、フォトリソグラフィーによって、所望のパタ
ーニングを行なったのち（第１図（ａ））、 ドライ
エツチングによって、はじめに、第１酸化シリコン層１
０４を、ついでＭｏＳｉ２層１０３をエツチングした６
次に、イオン化したリン（Ｐ９）を１２０Ｋｅｙの加速
エネルギーで８ＸｌＯ”（コ／ ｃ ｍ ” ）イオン
注入した。
（第１図（ｂ））レジストを除去した後、ＣＶＤ法によ
って、第２酸化シリコン層を５０００人堆積させる。こ
のときの堆積条件は、７８０℃雰囲気中Ｎ ２０＋ＣＨ
４ガス ２００Ｐａで３０分間熱処理を行うことによっ
て得られる。
って、第２酸化シリコン層を５０００人堆積させる。こ
のときの堆積条件は、７８０℃雰囲気中Ｎ ２０＋ＣＨ
４ガス ２００Ｐａで３０分間熱処理を行うことによっ
て得られる。
次に、第２酸化シリコン層をＲＩＥ （Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエ
ツチングした。このとき、ＭｏＳｉ２１ｆ１１０３、酸
化シリコン層１０４の側壁部には、第２酸化シリコン膜
が残った状態、いわゆるサイドウオール（Ｓｉｄｅ
Ｗａｌ １）１０６が形成される。
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエ
ツチングした。このとき、ＭｏＳｉ２１ｆ１１０３、酸
化シリコン層１０４の側壁部には、第２酸化シリコン膜
が残った状態、いわゆるサイドウオール（Ｓｉｄｅ
Ｗａｌ １）１０６が形成される。
さらに、ドライエツチングによって多結晶シリコン層１
０２をセルファラインでエツチングした。このときのエ
ッチ条件は、ＣｘＣｔＦｓ＋ＳＦ、１５０Ｗ 圧力０
．６Ｔｏｒｒで約２０秒であった。
０２をセルファラインでエツチングした。このときのエ
ッチ条件は、ＣｘＣｔＦｓ＋ＳＦ、１５０Ｗ 圧力０
．６Ｔｏｒｒで約２０秒であった。
つぎに、８５０℃水蒸気雰囲気中で３０分間酸化し多結
晶シリコン１０２の側壁部に約７００人の酸化シリコン
１０７を成長させた。さらに、イオン化したリン（Ｐ′
″）を５０Ｋｅｙの加速エネルギーでｌＸｌ０”（コ／
ｃ ｍ ” ）イオン注入した。（第１図（Ｃ）） この後、酸化シリコンを堆積し、配線材との接触をとる
ための孔を開孔したのち配線材を堆積させ、パターニン
グしたのち、素子表面保護膜を堆積させ、最後に配線材
と外部端子との接触を取るための孔を開孔する。
晶シリコン１０２の側壁部に約７００人の酸化シリコン
１０７を成長させた。さらに、イオン化したリン（Ｐ′
″）を５０Ｋｅｙの加速エネルギーでｌＸｌ０”（コ／
ｃ ｍ ” ）イオン注入した。（第１図（Ｃ）） この後、酸化シリコンを堆積し、配線材との接触をとる
ための孔を開孔したのち配線材を堆積させ、パターニン
グしたのち、素子表面保護膜を堆積させ、最後に配線材
と外部端子との接触を取るための孔を開孔する。
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、Ｍ ＯＳ
ｉ ｘをＴ ｉ Ｓ ｊ ｇ 、 Ｗ Ｓ ｉ ａ、
Ｍｏ、Ｔｉ、Ｗ、Ｐｔ等に変えても効果は同じである。
の実施例は、あくまで一実施例であり例えば、Ｍ ＯＳ
ｉ ｘをＴ ｉ Ｓ ｊ ｇ 、 Ｗ Ｓ ｉ ａ、
Ｍｏ、Ｔｉ、Ｗ、Ｐｔ等に変えても効果は同じである。
［発明の効果］
以上本発明によれば、ＭＯＳトランジスターのドレイン
端でのゲート方向の電界を弱くできるとともに、インパ
クトイオナイゼーションによって発生したホットキャリ
アは多結晶シリコン中に取り込まれるためゲート長０．
６μｍのサブミクロンデバイスの寿命を１０年以上確保
できるようになった。
端でのゲート方向の電界を弱くできるとともに、インパ
クトイオナイゼーションによって発生したホットキャリ
アは多結晶シリコン中に取り込まれるためゲート長０．
６μｍのサブミクロンデバイスの寿命を１０年以上確保
できるようになった。
第１図（ａ） 〜（ｄ）は１本発明のＭＯ３型半導体装
置の製造方法の一実施例の工程図である。 第２図（ａ）〜（ｃ）は、従来のＭＯ３型半導体装置の
製造方法の工程図である。 １００・・・シリコン基板 １０１・・・ゲート酸化膜 １０２・・・第１多結晶シリコン層 ・第ｌＭｏ５ｉａ層 ・第１酸化シリコン層 ・レジスト層 ・サイドウオール ・酸化シリコン層 ・シリコン基板 ・ゲート酸化膜 ・第１多結晶シリコン層 ・サイドウオール ↓ ↓ ↓ し Ｌ １ ↓ 以 上
置の製造方法の一実施例の工程図である。 第２図（ａ）〜（ｃ）は、従来のＭＯ３型半導体装置の
製造方法の工程図である。 １００・・・シリコン基板 １０１・・・ゲート酸化膜 １０２・・・第１多結晶シリコン層 ・第ｌＭｏ５ｉａ層 ・第１酸化シリコン層 ・レジスト層 ・サイドウオール ・酸化シリコン層 ・シリコン基板 ・ゲート酸化膜 ・第１多結晶シリコン層 ・サイドウオール ↓ ↓ ↓ し Ｌ １ ↓ 以 上
Claims (1)
- 半導体装置の製造方法において、少なくとも、半導体基
板の表面にゲート絶縁膜を形成する工程と第１電極層を
形成する工程と第１電極層上に該第１電極層とエッチン
グ比が異なる第２電極層を形成する工程と、第１絶縁膜
を形成する工程と、前記第１絶縁膜及び、第２電極層を
パターニング後エッチングする工程と、不純物を半導体
基板中に導入する工程と第２電極層と第１絶縁膜層の側
壁に壁体を形成する工程と、第１電極層をエッチングす
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17791488A JPH0227735A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17791488A JPH0227735A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227735A true JPH0227735A (ja) | 1990-01-30 |
Family
ID=16039269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17791488A Pending JPH0227735A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620548A (en) * | 1989-09-11 | 1997-04-15 | Foto-Wear, Inc. | Method for transferring a silver halide photographic transfer element to a receptor surface |
| KR970054382A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 |
| US6090520A (en) * | 1996-11-04 | 2000-07-18 | Foto-Wear, Inc. | Silver halide photographic material and method of applying a photographic image to a receptor element |
-
1988
- 1988-07-15 JP JP17791488A patent/JPH0227735A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620548A (en) * | 1989-09-11 | 1997-04-15 | Foto-Wear, Inc. | Method for transferring a silver halide photographic transfer element to a receptor surface |
| US6258448B1 (en) | 1989-09-11 | 2001-07-10 | Foto-Wear, Inc. | Silver halide photographic transfer element |
| KR970054382A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 |
| US6090520A (en) * | 1996-11-04 | 2000-07-18 | Foto-Wear, Inc. | Silver halide photographic material and method of applying a photographic image to a receptor element |
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